CN110071087A - 半导体芯片以及包括该半导体芯片的半导体封装 - Google Patents

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Abstract

一种半导体芯片包括：基板，包括具有矩形形状的电路区域和围绕电路区域的外围区域；键区域，与电路区域的一部分和外围区域的一部分重叠；多个驱动电路单元，在电路区域中；以及导电参考线，在外围区域上并在与电路区域的矩形形状的四个边缘中的第一边缘平行的第一方向上延伸。

Description

半导体芯片以及包括该半导体芯片的半导体封装
技术领域
本发明构思涉及半导体芯片和半导体封装，更具体地，涉及用于驱动显示装置的半导体芯片和半导体封装。
背景技术
显示装置可以包括用于显示图像的显示面板和用于驱动显示面板中的像素的显示驱动器IC(DDI)。DDI可以将从外部区域施加的图像信号转换成适合于驱动每个像素的驱动信号。在适当的时间点，DDI可以将转换的信号施加到一个或更多个像素。DDI可以作为封装结构被包括在显示装置中，诸如带载封装(TCP)、膜上芯片(COF)封装和玻璃上芯片(COG)结构。
发明内容
本发明构思提供了半导体芯片，该半导体芯片具有增大的拣选余量和有缺陷器件的减小的百分比，而不用对于额外光刻装置的投资。
根据本发明构思的一方面，提供一种半导体芯片，该半导体芯片包括：基板，包括具有矩形形状的电路区域和围绕电路区域的外围区域；键区域，与电路区域的一部分和外围区域的一部分重叠；多个驱动电路单元，在电路区域中；以及导电参考线，在外围区域中并在第一方向上延伸，该第一方向与电路区域的矩形形状的四个边缘当中的第一边缘平行。
根据本发明构思的一方面，提供一种半导体芯片，该半导体芯片包括：基板，包括电路区域和在电路区域的四侧的外围区域；键区域，与电路区域的部分和外围区域的部分重叠，其中键区域包括工艺图案；以及导电参考线，延伸跨过外围区域中的键区域。
根据本发明构思的另一方面，提供一种半导体封装，该半导体封装包括：半导体芯片，包括电路区域、多个电极焊盘和导电参考线，该电路区域具有在第一方向上延伸至第一长度的矩形形状，该多个电极焊盘布置在电路区域的外周边附近，该导电参考线与电路区域分隔开而使多个电极焊盘在其间，并在第一方向上延伸至第二长度；以及支撑基板，包括其上装载半导体芯片的芯片装载区域以及电连接到电极焊盘的多个布线图案。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是根据本发明构思的一些实施方式的包括半导体芯片的晶片的平面图；
图2是示出根据本发明构思的一些实施方式的分别包括半导体芯片的两个全景的平面图；
图3A和图3B是沿着图2的线2I-2I'和2II-2II'截取的截面图；
图4是根据本发明构思的一些实施方式的半导体芯片的平面图；
图5A至图5C是沿着图4的线4I-I'、4II-II'和4III-4III'截取的截面图；
图6A至图6D是根据本发明构思的一些实施方式的半导体芯片的局部平面图；
图7A至图7C是示出根据本发明构思的一些实施方式的半导体芯片的效果的局部平面图；
图8是示出根据本发明构思的一些实施方式的半导体芯片的效果的曲线图；
图9A和图9B分别是用于描述根据本发明构思的实施方式的包括半导体芯片的半导体封装的平面图和截面图；
图10A和图10B分别是用于描述根据本发明构思的实施方式的包括半导体芯片的半导体封装的平面图和截面图；以及
图11是用于描述根据本发明构思的实施方式的包括半导体芯片的半导体封装的截面图。
具体实施方式
现在将参照附图更全面地描述本发明构思，附图中示出本发明构思的示例实施方式。附图中相同的附图标记表示相同的元件，因此将省略其描述。
图1是根据本发明构思的一些实施方式的包括半导体芯片的晶片的平面图。图2是示出包括根据一些实施方式的半导体芯片的两个全景的平面图。
参照图1和图2，根据一些实施方式的半导体芯片100可以分别具有在一个方向上延伸的矩形结构。根据一些实施方式，半导体芯片100可以是显示驱动器IC(DDI)。然而，半导体芯片100不限于此，也可以是存储芯片或非存储芯片。在图1中示出在分割之前形成在晶片W中的半导体芯片100的图像。根据一些实施方式，多个(例如数百个)半导体芯片100可以形成在晶片W中。根据一些实施方式，晶片W可以包括多个半导体芯片100以及第一划片槽SL1和第二划片槽SL2(其是半导体芯片100之间的区域)。半导体芯片100可以分隔开地布置使第一划片槽SL1和第二划片槽SL2在它们之间。第一划片槽SL1和第二划片槽SL2可以用作划分线以在切分工艺中使半导体芯片100彼此分离。
根据一些实施方式，在第一划片槽SL1和第二划片槽SL2上，可以形成在光刻工艺中使用的各种标记图案、键图案、工艺监控图案、和/或用于器件测试的图案。尽管图案不会影响半导体芯片的操作，但是图案可以用于执行半导体工艺。在下文，除非明显地与其它图案分开，所述图案将被称为“工艺图案”。
可布置在第一划片槽SL1和第二划片槽SL2中的工艺图案可以包括例如测试元件组(TEG)、套刻精度键(overlay key)、后端位置(BEOS)、氧化物位置(OS)和光学CD(OCD)。TEG可以是用于测试制造半导体器件的工艺和所制造的半导体器件的特性的图案。套刻精度键可以是用于测量之前工艺中制造的层和当前工艺中制造的层的对准状态的图案。BEOS可以是用于在化学机械抛光(CMP)工艺之后测量最上层的厚度的图案。OS可以是用于测量最外层的图案，像BEOS一样，并且根据需要，可以由BEOS代替。OCD可以是用于通过使用光学方法测量例如临界线的宽度的图案。
在生产率方面，划片槽的宽度正在减小，因此，其中可形成工艺图案的区域正在变窄。另一方面，由于半导体器件正变得高度集成，所以正在以各种类型和大量地制造工艺图案。因此，需要更宽的区域用于划片槽。也就是，随着半导体器件变得高度集成，使划片槽具有更大的宽度会是有益的。然而，在生产率方面，划片槽的宽度和划片槽在晶片中的占据面积可以受益于减小。
在图1中，晶片W上被标记为方形实线的区域Sf可以是与全景Sf对应的一部分。全景Sf也可以称为全场。全景Sf可以对应于在曝光工艺中通过一次扫描可转录的整个掩模图案。通常，曝光工艺可以通过缩小扫描投影来执行，例如具有4：1的比例的缩小扫描投影。因此，掩模图案可以减小尺寸到1/4并可以被转录在晶片W上。
在图2中，在提供半导体芯片100的晶片W中，以放大状态示出与两个全景Sf1和Sf2对应的部分。在图2中，分别与半导体芯片100的直角处的两个边缘平行且彼此交叉的两个方向可以分别被称为第一方向(例如X方向)和第二方向(例如Y方向)。垂直于第一方向(例如X方向)和第二方向(例如Y方向)的方向被称为第三方向(例如Z方向)。在一些实施方式中，第一方向可以基本上平行于半导体芯片100的边缘当中的较长边缘。附图中用箭头标记的方向和与其相反的方向将被描述为相同的方向。关于方向的上述定义也同样用于附图中。
例如，以在第二方向(例如Y方向)上延伸的第二划片槽SL2作为参考，附图的左侧的部分可以对应于第一全景Sf1，布置在附图的右侧的部分可以对应于第二全景Sf2。根据一些实施方式，第一划片槽SL1可以在第一方向(例如X方向)上延伸，并可以在第二方向(例如Y方向)上排列。根据一些实施方式，第二划片槽SL2可以在第二方向(例如Y方向)上延伸并在第一方向(例如X方向)上排列。在晶片W中的半导体芯片100之间的区域当中，第一划片槽SL1可以是在与半导体芯片100的延伸方向基本上平行的方向上延伸的区域。
第一全景Sf1和第二全景Sf2可以分别包括在第二方向(例如Y方向)上排列的多个半导体芯片100。根据一些实施方式，第一全景Sf1和第二全景Sf2中的每个可以包括几十到几百个半导体芯片100。当半导体芯片100是DDI时，每个全景中可以包括20至30个半导体芯片。
根据一些实施方式，键区域130可以被限定在晶片W中。这里，在键区域130中，可以布置将随后描述的工艺图案131(见图3A)。根据一些实施方式，键区域130可以布置在彼此相邻的半导体芯片100之间。根据一些实施方式，键区域130可以与第一划片槽SL1和与第一划片槽SL1相邻的半导体芯片100水平地重叠。根据一些实施方式，半导体芯片100在第二方向(例如Y方向)上的两个相反的表面可以与键区域130重叠。根据一些实施方式，键区域130可以在第一方向(例如X方向)上大致布置在半导体芯片100的中间区域中。然而，键区域130不限于此，并可以布置为在第一方向(例如X方向)上与半导体芯片100的相反两端相邻。
根据一些实施方式，由于键区域130形成在半导体芯片和第一划片槽SL1上，所以与其中键区域130仅形成在第一划片槽SL1上的情况相比，第一划片槽SL1的(例如在Y方向上的)宽度可以减小。根据在诸如曝光工艺的工艺中使用的装置的能力，对工艺图案的尺寸存在最低限制。当第一划片槽SL1在第二方向(例如Y方向)上的宽度减小时，可以增大半导体芯片100的尺寸，或者可以增加晶片W中的半导体芯片100的数量。
在一些实施方式中，在工艺图案131a(见图3A)当中，具有最大尺寸的工艺图案131a可以布置在键区域130中。第一划片槽SL1的宽度可以由布置在第一划片槽SL1中的工艺图案131a(见图3A)中的具有最大尺寸的工艺图案131a确定。例如，当工艺图案131a(见图3A)当中的具有最大尺寸的工艺图案在第二方向(例如Y方向)上的宽度为约60μm时，考虑到半导体芯片100中的电路区域110和第一划片槽SL1之间的余量宽度，可以确保第一划片槽SL1在第二方向(例如Y方向)上的从约70μm至约80μm的宽度。
在一些实施方式中，在不改变半导体器件的情况下，工艺图案131a(见图3A)中的一些的尺寸不能减小到一定程度以下。然而，由于成本的关注，半导体器件不能容易地改变。更具体地，用于光刻工艺的对准键可以在第二方向(例如Y方向)上具有约74μm的宽度并在第一方向(例如X方向)上具有约800μm的长度。此外，由于对准键受制于照相装置，所以在不改变照相装置的情况下不能减小对准键的尺寸。因此，由于对准键的存在，难以将第一划片槽SL1在第二方向(例如Y方向)上的宽度减小为小于80μm。
通过在半导体芯片100中形成键区域130，而没有诸如改变半导体器件的额外布置，可以容易地减小第一划片槽SL1在第二方向(例如Y方向)上的宽度。因此，可以增大根据一些实施方式的半导体芯片100的尺寸，或者可以增加可在一个晶片W中形成的半导体芯片100的数量。因此，可以提高半导体芯片100的生产率。
根据需要，额外的键区域130可以形成在第二划片槽SL2上。根据一些实施方式，通过将第二划片槽SL2中的键区域130的部分布置为与半导体芯片100重叠，可以促进第二划片槽SL2在第一方向(例如X方向)上的宽度的减小。然而，如图2所示，以单个全景Sf1或Sf2作为参考，尽管第一划片槽SL1的数量可以等于或接近半导体芯片100的数量，但是可以仅存在两个第二划片槽SL2。第二划片槽SL2的数量可以通过将在图2的两侧示出为大约一半的尺寸的第二划片槽SL2的每个计数为一个来确定。因此，通过将键区域130的该部分布置在第二划片槽SL2上而获得的效果可以不如通过将键区域130的该部分布置在第一划片槽SL1上获得的效果。
图3A和图3B是分别地且顺序地沿着图2的线2I-2I'和2II-2II'截取的截面图。
参照图2和图3A，每个半导体芯片100可以包括基板101、形成在基板101上的层间电介质133、以及导电工艺图案131a。
尽管由于尺寸比例而没有在图2中示出，但是半导体芯片100可以包括延伸为基本上平行于第一方向(例如X方向)的导电参考线150。随后将描述导电参考线150的结构和布置的细节，现在将主要描述导电参考线150与其它部件之间的位置关系。
基板101可以是如硅晶片的半导体基板或绝缘体上硅(SOI)基板。基板101可以包括有源区域102和场电介质103。有源区域102可以由场电介质103限定。场电介质103可以在基板101中形成的沟槽内和/或填充基板101中形成的沟槽。根据一些实施方式，场电介质103可以包括氧化物、氮化物或其组合。根据一些实施方式，场电介质103可以包括硅氧化物和/或硅氮化物。有源区域102可以对应于基板101的其中没有形成场电介质103的区域。尽管示出为有源区域102和基板101的下部由虚线区分，但是这是为了便于描述，有源区域102和基板101的下部实际上不能物理地区分。
在分离之前的基板101可以包括第一划片槽SL1和第二划片槽SL2、电路区域110和外围区域110P。在一些实施方式中，第一划片槽SL1和第二划片槽SL2、电路区域110和外围区域110P没有通过物理边界来区分。在电路区域110中，可以布置将随后描述的多个驱动电路单元111(见图4)。外围区域110P可以围绕电路区域110。上述有源区域102是与第一划片槽SL1和第二划片槽SL2、电路区域110和外围区域110P区别的术语，并可以与第一划片槽SL1和第二划片槽SL2、电路区域110和/或外围区域110P垂直地重叠，或者可以不与第一划片槽SL1和第二划片槽SL2、电路区域110和/或外围区域110P垂直地重叠。
根据一些实施方式，层间电介质133、工艺图案131a和/或导电参考线150可以形成在基板101之上。层间电介质133可以包括例如氧化物、氮化物或其组合。层间电介质133可以包括例如硅氧化物。层间电介质133可以在基板、工艺图案131a和/或导电参考线150上(例如覆盖基板、工艺图案131a和/或导电参考线150)，从而防止和/或减少它们之间的意外电分流。参照图3A，示出了在工艺图案131a之间没有形成通路，但是实施方式不限于此，并且在一些实施方式中，可以添加通路。工艺图案131a可以包括导电材料。工艺图案131a可以包括例如包含Cu、Al、Ni、Ag、Au、Pt、Sn、Pb、Ti、Cr、Pd、In、Zn、C、石墨烯和/或其合金的组当中的至少一种材料。
参照图2和图3A，工艺图案131a可以布置在键有源区域130A之上，键有源区域130A是由场电介质103水平地覆盖的区域并具有宽的水平区域。换句话说，键区域130可以由键有源区域130A的水平位置限定。键有源区域130A的名称和附图标记用于将键有源区域130A与其它有源区域102区别开。根据一些实施方式，键有源区域130A的部分可以与导电参考线150垂直地重叠。
然而，工艺图案131a不限于此。参照图3B，工艺图案131a可以布置在键场电介质130F上方，键场电介质130F是由有源区域102水平地覆盖并具有宽水平区域的区域。换句话说，键区域130可以由键场电介质130F的水平位置限定。键场电介质130F的名称和附图标记用于将键场电介质130F与其它场电介质103区别开。根据一些实施方式，键场电介质130F的部分可以与导电参考线150垂直地重叠。
参照图3A和图3B，键区域130可以布置在第一划片槽SL1和与第一划片槽SL1相邻的外围区域110P上。此外，键区域130可以是有源区域102的由场电介质103围绕的宽区域，或者是场电介质103的由有源区域102围绕的宽区域。由于有源区域102和场电介质103之间的光学特性的差异，当由有源区域102围绕的场电介质103或由场电介质103围绕的有源区域102的宽度大于特定宽度时，可以光学地识别有源区域102或场电介质103的位置。
尽管工艺图案131a被示出为仅布置在第一划片槽SL1上，但是工艺图案131a不限于此。例如，工艺图案131a可以在第一划片槽SL1上延伸且延伸到外围区域110P。工艺图案131a可以在键区域130上方形成为由层间电介质133分隔的多个层的形式。工艺图案131a可以不包括在顶层导电图案上的导电图案。在布置在电路区域110、外围区域110P、第一划片槽SL1之上且在层间电介质133中的导电图案当中，顶层导电图案可以指距离基板的上表面最远的导电图案。
导电参考线150可以在外围区域110P中在第一方向(例如X方向)上延伸。导电参考线150可以包括导电材料。导电参考线150可以包括例如包含Cu、Al、Ni、Ag、Au、Pt、Sn、Pb、Ti、Cr、Pd、In、Zn、C、石墨烯和/或其合金的组当中的至少一种材料。导电参考线150可以是顶层导电图案。导电参考线150可以与工艺图案131a相比与基板101的上表面分隔得更远。导电参考线150可以布置在比工艺图案131a更高的垂直水平处。
图4是用于描述根据本发明构思的一些实施方式的半导体芯片100的平面图。图5A至图5C是分别沿着图4的线4I-4I'、4II-4II'和4III-4III'截取的局部截面图。
参照图4和图5A至图5C，根据一些实施方式的半导体芯片100可以包括电路区域110、外围区域110P、输入电极焊盘120in和输出电极焊盘120out以及键区域130。图4所示的半导体芯片100可以是图2所示的半导体芯片100当中的被切分的半导体芯片中的任一个。因此，包括在半导体芯片100中的键区域130可以是在包括于图2的第一划片槽SL1中的键区域130被去除之后留下的区域。根据一些实施方式，半导体芯片100可以是DDI。
根据一些实施方式，按照俯视图，电路区域110可以近似为矩形。根据一些实施方式，电路区域110可以近似为在第一方向(例如X方向)上延伸的矩形。根据一些实施方式，电路区域110可以包括第一边缘110S1和第二边缘110S2。第一边缘110S1可以是在第一方向(例如X方向)上延伸的边缘。第二边缘110S2可以是在第二方向(例如Y方向)上延伸的边缘。第一边缘110S1的长度可以比第二边缘110S2的长度更长。
根据一些实施方式，多个驱动电路单元111可以布置在电路区域110中。根据一些实施方式，电路区域110可以包括多个导电图案112和多个导电通路113。在导电图案112当中，距基板101的上表面最远的图案被称为顶层导电图案112t。例如，当提供四层导电图案120时，从底部起的第四导电图案112可以是顶层导电图案112t。通过导电图案112和导电通路113，驱动电路单元111可以电连接到输入电极焊盘120in和输出电极焊盘120out。当半导体芯片100放置在印刷电路板上并且连接到显示面板时，响应于通过输入电极焊盘120in由印刷电路板施加的驱动控制信号和电源信号，驱动电路单元111可以生成数据信号以驱动显示面板并通过输出电极焊盘120out输出数据信号。例如，驱动电路单元111可以形成为与输出电极焊盘120out的数量一样多。
根据一些实施方式，每个驱动电路单元111可以包括例如移位寄存器、数据寄存器、行锁存单元、数字-模拟转换器和/或输出缓冲单元。移位寄存器可以生成顺序的锁存脉冲并将生成的锁存脉冲提供给行锁存单元。也就是，移位寄存器可以提供锁存脉冲(其通过使由印刷电路板的时序控制器输入的水平开口信号移位而产生)到行锁存单元。
数据寄存器可以将数字数据信号(例如可顺序地输入的红色、绿色和蓝色数字数据信号)施加到行锁存单元。行锁存单元可以以行为单位锁存数字数据信号，并且当负载信号对其输入时，可以以锁存的行为单位输出数据信号。数字-模拟转换器可以基于灰度级电压将由行锁存单元提供的数字数据信号转换为数据电压(其是对应于数字数据信号的模拟数据信号)，并输出所转换的数字数据信号。输出缓冲单元可以将模拟转换的信号调整为接近参考电平并输出经模拟转换和调整的数据信号。
电平移位器和放大器可以被包括在数字-模拟转换器和输出缓冲单元中，并且来自印刷电路板的电源信号可以施加到电平移位器和放大器。
外围区域110P(其是水平地在电路区域110上的区域，并且在一些实施方式中覆盖电路区域110的区域)可以布置在电路区域110的外围(例如周边)周围。在外围区域110P中，可以布置输入电极焊盘120in和输出电极焊盘120out。根据一些实施方式，输入电极焊盘120in和输出电极焊盘120out可以布置在与顶层导电图案112t基本上相同的水平处。输入电极焊盘120in可以与诸如凸块的外部连接端子一起分别形成输入单元，输出电极焊盘120out可以与诸如凸块的外部连接端子一起形成输出单元。根据一些实施方式，输入电极焊盘120in和输出电极焊盘120out可以沿着半导体芯片100的第一边缘110S1排列。输入电极焊盘120in和输出电极焊盘120out可以与第一边缘110S1间隔开并布置在第一方向(例如X方向)上。
输入电极焊盘120in可以包括：多个信号输入焊盘，其接收来自印刷电路板的驱动控制信号的输入；以及至少一个电源输入焊盘，其接收来自印刷电路板的电源信号的输入。根据一些实施方式，如上所述，输出电极焊盘120out可以电连接到驱动电路单元111。在驱动电路单元111中产生的数据信号可以通过输出电极焊盘120out向外部输出。
根据一些实施方式，在执行半导体芯片100的切分工艺之前，诸如凸块的外部连接端子可以连接到输入电极焊盘120in和输出电极焊盘120out中的每个。根据一些实施方式，半导体芯片100还可以包括布置在输入电极焊盘120in和输出电极焊盘120out上的外部连接端子。根据一些实施方式，外部连接端子可以形成为例如金属凸块。根据一些实施方式，键区域130可以布置在外围区域110P中。
根据一些实施方式，导电参考线150可以在第一方向(例如X方向)上延伸。根据一些实施方式，导电参考线150可以跨过键区域130延伸。根据一些实施方式，导电参考线150在第一方向(例如X方向)上的长度可以基本上等于第一边缘110S1的长度。根据一些实施方式，导电参考线150在第一方向(例如X方向)上的长度可以比第二边缘110S2的长度长。根据一些实施方式，导电参考线150在第二方向(例如Y方向)上的宽度可以基本上相同。根据一些实施方式，导电参考线150在第二方向(例如Y方向)上的宽度可以在参考距离150W上是均匀的(见图6A)。根据一些实施方式，导电参考线150在第二方向(例如Y方向)上的宽度可以小于键区域130在第二方向(例如Y方向)上的宽度。根据一些实施方式，导电参考线150可以布置为与外围区域110P的外边缘相邻。根据一些实施方式，导电参考线150可以布置为更靠近外围区域110P的外边缘而不是电路区域110的第一边缘110S1。
根据一些实施方式，导电参考线150可以布置在等于或高于导电图案112的水平的垂直水平处。根据一些实施方式，与除了顶层导电图案112t之外的导电图案112相比，导电参考线150可以与基板101的上表面分隔得更远。根据一些实施方式，导电参考线150可以布置在基本上等于顶层导电图案112t的水平的垂直水平处。
这里，参照图5A，层间电介质133可以提供在导电参考线150的一部分下面。根据一些实施方式，导电参考线150的部分可以完全被层间电介质133覆盖。根据一些实施方式，由于导电参考线150布置为与第一边缘110S1相邻，所以可以防止诸如裂缝或碎裂的缺陷扩展到电路区域110。根据一些实施方式，导电参考线150可以是用于电路区域110的防水层。因此，由于半导体芯片100的缺陷发生减少，所以可以提高半导体芯片100的可靠性。
参照图5B，在导电参考线150的另一部分下面，可以形成导电保护图案151和导电保护通路152。根据一些实施方式，通过导电保护图案151和导电保护通路152，导电参考线150的一部分可以连接到基板101的有源区域102。然而，导电参考线150的部分不限于此，并可以通过导电保护图案151和导电保护通路152连接到场电介质103。在一些实施方式中，可以省略图5B所示的导电保护图案151和导电保护通路152的一部分。参照图5B，除了对应于图5A的部分中的导电参考线150之外，导电保护图案151和导电保护通路152可以布置在导电参考线150下面。根据一些实施方式，导电参考线150、导电保护图案151和导电保护通路152可以减少和/或防止诸如裂缝或碎裂的缺陷扩展到电路区域110。根据一些实施方式，导电参考线150、导电保护图案151和导电保护通路152可以是用于电路区域110的防水膜。因此，可以减少半导体芯片100的缺陷发生，并可以提高半导体芯片100的可靠性。
参照图5C，在导电参考线150的另一部分下面，可以形成导电保护图案151和导电保护通路152。根据一些实施方式，在导电参考线150下面，可以布置具有双层结构的导电保护图案151和导电保护通路152。在一些实施方式中，双层结构可以表示导电保护图案151和导电保护通路152水平地重叠。在一些实施方式中，双层结构可以表示导电保护图案151中的第一个与导电保护图案151中的第二个处于相同的水平层。在一些实施方式中，双层结构可以表示导电保护通路152中的第一个与导电保护通路152中的第二个处于相同的水平层。与图5B不同，图5C所示的半导体芯片100的一部分包括导电保护图案151和导电保护通路152，其具有双层结构，可以更有效地减少和/或防止诸如裂缝或碎裂的缺陷扩展到电路区域110。根据一些实施方式，导电参考线150、导电保护图案151和导电保护通路152可以是用于电路区域110的防水层。因此，可以减少半导体芯片100的缺陷发生，并可以提高半导体芯片100的可靠性。
根据一些实施方式，图5A至图5C可以分别是与键区域130水平地间隔开(例如在第一方向上)的部分。图5A至图5C的结构可以分别对应于导电参考线150的其它部分。根据图5A至图5C的垂直截面结构可以根据需要以任意顺序和组合布置。根据一些实施方式，根据图5A至图5C的结构可以以特定的间隔顺序地且交替地布置。根据一些实施方式，根据图5A至图5C的结构当中的两个可以分别以特定间隔布置。
根据一些实施方式，像在图5A中，在基板101与所有导电参考线150之间的区域(其是与键区域130水平间隔开的区域)中，可以仅布置层间电介质133和场电介质103。根据一些实施方式，像在图5B中，在基板101与所有导电参考线150之间的区域(其是与键区域130水平间隔开的区域)中，可以布置导电保护图案151和导电保护通路152。根据一些实施方式，像在图5C中，在基板101和所有导电参考线150之间的区域(其是与键区域130水平间隔开的区域)中，导电保护图案151和导电保护通路152可以布置为双层结构。
图6A至图6D是示出图4的放大区域B的局部平面图。
参照图6A，工艺图案131a可以垂直地在导电参考线150的一部分上。在一些实施方式中，键区域130在第二方向(例如Y方向)上的长度可以等于或大于工艺图案131a在第二方向上的长度。键区域130可以由布置在键区域130下面的键有源区域130A(见图3A)和/或键场电介质130F(见图3B)的水平位置确定。
根据一些实施方式，布置在键区域130中的工艺图案131a可以是在光刻工艺中使用的对准键。键区域130中的工艺图案131a可以在第一方向(例如X方向)上分隔并以特定间隔布置。根据一些实施方式，工艺图案131a不限于光刻工艺中使用的对准键。例如，也可以在键区域130中形成其它任意工艺图案，其可以通过使用更大的尺寸来限制第一划片槽SL1的宽度的减小。
根据一些实施方式，为了确保工艺余量，导电参考线150可以与外围区域110P的边缘间隔开。根据一些实施方式，导电参考线150可以包括平行于第一方向(例如X方向)的第一参考边缘S1和第二参考边缘S2。根据一些实施方式，第一参考边缘S1和第二参考边缘S2之间的距离可以是参考距离150W。在一些实施方式中，参考距离150W可以是恒定的。根据一些实施方式，参考距离150W可以等于或大于可由测量装置识别的最短距离。通过识别器件是否是有缺陷的，测量装置可以用于将有缺陷的器件和正常的器件分开。参考距离150W例如可以在约0.1μm至约10μm的范围内，但是不限于此。
参照图6B，与图6A中不同，尽管工艺图案131b布置在外围区域110P上，但是工艺图案131b可以不与导电参考线150垂直地重叠。根据一些实施方式，尽管工艺图案131b可以从外围区域110P的外边缘向内延伸，但是由于工艺图案131b在第二方向(例如Y方向)上的长度相对短，所以工艺图案131b可以与导电参考线150水平地间隔开。
参照图6C，与图6A中不同，导电参考线150的第一参考边缘S1可以布置为对应于外围区域110P的边缘。在一些实施方式中，为了确保工艺余量，输入电极焊盘120in和导电参考线150可以以超过特定间隔分开。根据一些实施方式，当导电参考线150相对靠近外围区域110P的边缘移动时，输入电极焊盘120in也可以朝向外围区域110P的边缘移动。因此，由于可用作电路区域110的区域的宽度可以增大，所以可以增大半导体芯片100的尺寸，或者可以增加图1的晶片W中的半导体芯片的数量。
参照图6D，与图6A和6B中描述的实施方式不同，工艺图案131b可以不布置在外围区域110P中。根据一些实施方式，在切分之前，工艺图案(未示出)可以仅布置在第一划片槽SL1和第二划片槽SL2(见图2)上并在用于切分的切割工艺中被完全去除。
图7A至图7C是图4的区域B的放大的局部平面图，用于描述根据本发明构思的一些实施方式的半导体芯片100的效果。参照图7A至图7C，在执行半导体芯片100的切分工艺时，产生不同的碎裂CHP1、CHP2和CHP3。
具体地，图7A示出其中在导电参考线150外面的外围区域110P中引起碎裂CHP1的情况。图7A的碎裂CHP1可以形成在不接近第一参考边缘S1的范围内。
图7B是这样的情况，其中尽管碎裂CHP2接近导电参考线150，但是碎裂CHP2没有扩展到导电参考线150的内部区域。到达第一参考边缘S1的图7B的碎裂CHP2不会到达第二参考边缘S2。
图7C示出其中碎裂CP3延伸到导电参考线150的内部区域中的情况。图7C的碎裂CHP3可以穿过第二参考边缘S2并延伸到第二参考边缘S2之外的外围区域110P。
如上所述，参考距离150W(其是第一参考边缘S1和第二参考边缘S2之间的距离)可以等于或大于可由测量装置识别的最短距离。由于现有技术中的半导体芯片没有参考线，所以以外围区域的边缘作为参考识别碎裂，并且所识别的碎裂被计数为缺陷。另一方面，在根据一些实施方式的半导体芯片100中，可以提供具有可由测量装置识别的距离的导电参考线150。因此，导电参考线150的第一参考边缘S1和第二参考边缘S2可以分别是确定误差的参考。具体地，由于在导电参考线150的第二参考边缘S2外面形成碎裂CHP1和CHP2的情况没有被分类为缺陷，所以可以提高关于拣选缺陷的准确性。
再次参照图2，为了减小第一划片槽SL1的尺寸，采用这样的结构，其中形成对准键的键区域130布置在彼此相邻的半导体芯片100以及在其间的划片槽上。然而，在上述结构中，在键区域130附近，由于碎裂，可能引起许多缺陷。此外，当前正被使用的测量装置不能识别用于识别键区域130附近的碎裂缺陷的边界表面。
在根据一些实施方式的半导体芯片100中，提供也可以应用于键区域130的导电参考线150，因此可以提高关于切分工艺的监控的可靠性。
这里，图8是用于描述根据一些实施方式的发明构思的效果的曲线图。在图8的曲线图中，横轴表示发生的碎裂的尺寸，纵轴表示发生的频率。图8的横轴和纵轴分别以任意单位(A.U.)表示。根据实验的实施方式，如图8所示，碎裂的尺寸大致遵循正态分布。由于根据一些实施方式的半导体芯片提供导电参考线，所以可以比现有技术更精确地识别由于碎裂引起的缺陷发生。
具体地，图8的CT1表示根据一些实施方式中的碎裂的尺寸的缺陷识别的参考值，CT2表示根据现有技术中的碎裂的尺寸的缺陷识别的参考值。在现有技术中，具有等于或大于CT2的尺寸的碎裂的半导体芯片被认为是有缺陷的，并且在本发明构思的实施方式中，具有等于或大于CT1的尺寸的碎裂的半导体芯片被认为是有缺陷的。因此，在现有技术中，尽管具有从CT2至CT1之间的尺寸的碎裂被认为是缺陷，但是在本发明构思的实施方式中，该碎裂可以被认为是没有缺陷的。因此，可以增加关于缺陷的拣选余量。根据一些实施方式，当在不改变装置的情况下以相同的程度发生碎裂时，被认为没有缺陷的正常半导体芯片的数量可以增加。因此，可以提高半导体芯片的生产效率。
图9A和图9B分别是包括根据本发明构思的一些实施方式的半导体芯片100的半导体封装1000的俯视平面图和截面图，图9B是沿着图9A的线9I-9I'截取的截面图。为了便于描述，省略与图1至图8的描述重复的描述，并主要描述不同之处。
参照图9A和图9B，该实施方式的半导体封装1000可以包括半导体芯片100和带布线板200。
半导体芯片100可以是源极驱动器IC，其通过接收来自印刷电路板的信号电压的输入来产生图像信号并将图像信号输出到显示面板的数据线。半导体芯片100也可以是栅极驱动器IC，其产生包括晶体管的导通/截止信号的扫描信号并将扫描信号输出到显示面板的栅极线。
根据一些实施方式，半导体芯片100可以通过使用倒装芯片接合方法被装载在基膜201的芯片装载区域之上。根据一些实施方式，在半导体芯片100的输入电极焊盘120in和输出电极焊盘120out上，可以布置诸如凸块的外部连接端子140。由于外部连接端子140与带布线板200的布线图案210和220电结合，所以半导体芯片100可以装载在带布线板200之上。为了保护外部连接端子140与布线图案210和220之间的结合区域免受物理和/或化学损坏，可以在半导体芯片100和带布线板200之间提供底填充物160。在一些实施方式中，半导体芯片100可以是包括图4所示的导电参考线150的半导体芯片100。
尽管在图9A中示出输入电极焊盘120in和输出电极焊盘120out的一部分以及布线图案210和220的一部分布置在半导体芯片100之上，但是这仅是为了便于描述。在实施方式的倒装芯片装载方法中，由于输入电极焊盘120in和输出电极焊盘120out布置在半导体芯片100下面并且布线图案210和220的部分布置在基膜201的芯片装载区域上，所以输入电极焊盘120in和输出电极焊盘120out以及布线图案210和220可以被半导体芯片100阻挡而不被看到。
带布线板200可以包括具有绝缘性能的基膜201和导电布线图案210和220。根据一些实施方式，基膜201可以是包括具有高热膨胀系数(CTE)和优良耐久性的聚酰亚胺的柔性膜。根据一些实施方式，基膜201可以包括例如合成树脂，诸如环氧基树脂、丙烯酸、聚醚腈、聚醚砜、聚对苯二甲酸乙二醇酯和/或聚萘二甲酸乙二醇酯。
基膜201可以包括：芯片装载区域(用虚线标记的区域，对应于半导体芯片100)，半导体芯片100装载于其上；以及布线单元，其中布线图案210和220布置在芯片装载区域的边界上。布线图案210和220可以形成在基膜201上并包括导电金属材料。例如，布线图案210和220可以由铜(Cu)制成，但是不限于此。布线图案210和220可以被诸如阻焊剂的保护膜覆盖和保护。
布线图案210和220可以包括输入布线图案210和输出布线图案220。输入布线图案210可以用作将例如由印刷电路板传输的信号电压传送到半导体芯片100的通道。每个输入布线图案210的一端可以连接到半导体芯片100的每个输入电极焊盘120in，每个输入布线图案210的另一端可以连接到每个输入布线电极215。
输出布线图案220可以用作将图像信号从半导体芯片100传送到显示面板的数据线的通道。每个输出布线图案220的一端可以连接到半导体芯片100的每个输出电极焊盘120out，每个输出布线图案220的另一端可以连接到每个输出布线电极225。
图10A和图10B分别是包括根据本发明构思的实施方式的半导体芯片的半导体封装的平面图和截面图，图10B是沿着图10A的线10I-10I'截取的截面图。为了便于描述，省略与图1至图9B的描述重复的描述，并将主要描述不同之处。
参照图10A和图10B，半导体封装1000a可以包括半导体芯片100和玻璃基板301。半导体芯片100可以对应于图4的半导体芯片100。
半导体封装1000a可以通过与图9A的半导体封装1000的装载方法类似的装载方法实现。然而，尽管半导体封装1000使用带布线板200作为装载板，但是图10A和图10B所示的半导体封装1000a可以使用玻璃基板301。此外，尽管由铜制成的布线图案210和220通常形成在带布线板200上，但是形成在透明ITO上的布线图案310和320可以形成在玻璃基板301上。
在图9A的半导体封装1000中，半导体芯片100可以通过结合形成在半导体芯片100下面的外部连接端子140的方式装载在带布线板200之上。另一方面，通过使用粘合导电膜(ACF)330，实施方式的半导体封装1000可以将半导体芯片100装载在玻璃基板301之上。
图9A的半导体封装1000的结构被称为膜上芯片(COF)封装结构，图10B的半导体封装1000a的结构被称为玻璃上芯片COG封装结构。在诸如图10A和图10B的半导体封装1000a的COG封装中，如所示的，半导体芯片100可以与LCD面板350一起装载在玻璃基板301之上。
图11是用于描述包括根据本发明构思的一些实施方式的半导体芯片的半导体封装的截面图。为了便于描述，省略与图1至图10B的描述重复的描述，并将主要描述不同之处。
参照图11，根据一些实施方式的半导体封装1000b可以包括半导体芯片100和带载体200a。半导体芯片100可以对应于图4的半导体芯片100。
类似于图9A的半导体封装1000，实施方式的半导体封装1000b可以在使用带载体200a而不是带布线板200上与半导体封装1000不同。带载体200a的基膜201a的厚度可以比带布线板200中使用的基膜201厚。根据一些实施方式，在带载体200a上，可以在装载半导体芯片100的区域上形成开口Op。此外，为了使基膜201a更好地弯曲，可以在基膜201a上形成多个狭缝孔。
布线图案210a和220a形成在带载体200a的基膜201a上，布线图案210a和220a可以通过使用粘合剂230粘附到基膜201a。布线图案210a和220a可以布置为朝向基膜201a的开口Op突出的结构。半导体芯片100可以通过使用外部连接端子140以倒装芯片接合方法装载，并电连接到布线图案210a和220a。如图11所示，当半导体芯片100被装载为容纳在开口Op中的结构时，半导体芯片100可以装载在布线图案210a和220a下面。然而，实施方式不限于此，半导体芯片100也可以装载在布线图案210a和220a之上。与图9A的半导体封装1000或图10A的半导体封装1000a相比，实施方式的半导体封装1000b被称为带载封装(TCP)结构。如图11所示，还可以存在底填充物160a和阻焊剂250。
将理解，尽管这里使用术语“第一”、“第二”等来描述本发明构思的示例实施方式中的构件、区域、层、部分、部、部件和/或元件，但是这些构件、区域、层、部分、部、部件和/或元件不应受这些术语的限制。这些术语仅用于将一个构件、区域、部分、部、部件或元件与另一个构件、区域、部分、部、部件或元件区分开。因此，下面描述的第一构件、区域、部分、部、部件或元件也可以被称为第二构件、区域、部分、部、部件或元件，而没有脱离本发明构思的范围。例如，第一元件也可以被称为第二元件，并且类似地，第二元件也可以被称为第一元件，而没有脱离本发明构思的范围。
为便于描述这里可以使用空间关系术语诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等来描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。将理解，空间关系术语旨在涵盖除了附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其它元件或特征“之下”或“下面”的元件将会取向为在其它元件或特征“之上”。因此，示范性术语“在...下面”能够涵盖之上和之下两种取向。器件可以另外地取向(旋转90度或处于其它取向)，这里所用的空间关系描述语被相应地解释。
这里使用的术语仅是为了描述特定实施方式的目的，而不旨在限制示例实施方式。如这里所用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将理解的，如果在这里使用，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
除非另外地限定，这里使用的所有术语(包括技术术语和科学术语)都具有本发明构思所属的领域内的普通技术人员所通常理解的同样的含义。还将理解的是，术语诸如通用词典中定义的那些术语应当被解释为具有与它们在本说明书的上下文和相关领域中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义，除了这里明确地如此限定。
当某个示例实施方式可以不同地实施时，可以与所描述的顺序不同地执行特定工艺顺序。例如，两个相继描述的工艺可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
在附图中，由例如制造技术和/或公差引起的图示形状的变化是可预期的。因此，本发明构思的示例实施方式不应被解释为限于这里示出的区域的特定形状，而是可以被解释为包括例如由制造工艺产生的形状偏差。例如，示出为矩形形状的蚀刻区域可以是圆化的或特定曲率的形状。因此，附图中示出的区域在本质上是示意性的，附图中示出的区域的形状旨在示出器件的区域的特定形状，而不旨在限制本发明构思的范围。如这里所用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。表述诸如“…中的至少一个”，当在一列元件之后时，修饰整列元件而不是修饰该列中的个别元件。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到该另一元件，或者可以存在居间的元件。相反，当一元件被称为“直接连接”或“直接联接”到另一个元件时，不存在居间元件。用于描述元件或层之间的关系的其它词语应当以类似的方式解释(例如“在...之间”与“直接在...之间”、“相邻”与“直接相邻”、“在......上”与“直接在...上”)。
相同的数字始终表示相同的元件。因此，相同或相似的数字可以参考其它附图来描述，即使它们在相应的附图中没有提及也没有描述。此外，可以参照其它附图来描述没有由附图标记表示的元件。
尽管已经参照其实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变，而没有脱离权利要求书的精神和范围。
本申请要求于2018年1月22日在韩国知识产权局提交的韩国专利申请第10-2018-0007893号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体芯片，包括：
基板，包括具有矩形形状的电路区域和围绕所述电路区域的外围区域；
键区域，与所述电路区域的一部分和所述外围区域的一部分重叠；
多个驱动电路单元，在所述电路区域中；以及
导电参考线，在所述外围区域上并在第一方向上延伸，所述第一方向平行于所述电路区域的所述矩形形状的四个边缘中的第一边缘。
2.如权利要求1所述的半导体芯片，其中所述电路区域的所述第一边缘在所述第一方向上的长度与所述导电参考线在所述第一方向上的长度基本上相同。
3.如权利要求1所述的半导体芯片，其中所述导电参考线在所述第一方向上的长度大于所述键区域在所述第一方向上的长度。
4.如权利要求1所述的半导体芯片，其中所述电路区域的所述矩形形状包括基本上垂直于所述第一方向的第二边缘，并且
其中所述第一边缘比所述第二边缘长。
5.如权利要求1所述的半导体芯片，其中所述导电参考线延伸越过所述键区域的整个长度。
6.如权利要求1所述的半导体芯片，其中所述导电参考线包括多个导电参考线，并且
其中所述多个导电参考线中的导电参考线与所述电路区域的与所述第一方向平行的相应边缘相邻。
7.如权利要求1所述的半导体芯片，还包括：
多个电极焊盘，在所述电路区域和所述导电参考线之间的所述外围区域中，
其中所述多个电极焊盘布置在所述第一方向上。
8.如权利要求1所述的半导体芯片，其中所述导电参考线比所述第一边缘更靠近所述外围区域的外边缘。
9.如权利要求1所述的半导体芯片，其中所述导电参考线在垂直于所述第一方向的第二方向上的宽度是基本上均匀的。
10.如权利要求9所述的半导体芯片，其中所述导电参考线在所述第二方向上的宽度宽于所述键区域在所述第二方向上的宽度，并且
其中所述键区域包括在光刻工艺中使用的多个对准键。
11.一种半导体芯片，包括：
基板，包括电路区域和在所述电路区域的四侧的外围区域；
键区域，与所述电路区域的部分和所述外围区域的部分重叠，其中所述键区域包括工艺图案；以及
导电参考线，延伸跨过所述外围区域中的所述键区域。
12.如权利要求11所述的半导体芯片，其中所述基板在第一方向上和在垂直于所述第一方向的第二方向上延伸，
其中所述电路区域在所述第一方向上的长度大于所述电路区域在所述第二方向上的长度，并且
其中所述导电参考线在所述第一方向上延伸。
13.如权利要求11所述的半导体芯片，其中所述工艺图案在所述导电参考线和所述基板之间。
14.如权利要求11所述的半导体芯片，还包括在所述电路区域中的多个导电图案，
其中所述导电图案中的最上导电图案在与所述导电参考线基本上相同的水平处。
15.如权利要求11所述的半导体芯片，还包括在所述外围区域中且与所述电路区域相邻的多个电极焊盘，
其中所述导电参考线和所述多个电极焊盘处于基本上相同的水平。
16.如权利要求11所述的半导体芯片，其中所述基板还包括：
沟槽；
在所述沟槽内的场电介质；和
由所述场电介质限定的在所述基板的上部内的有源区域，
其中所述有源区域的在所述键区域中的部分被所述场电介质围绕。
17.如权利要求16所述的半导体芯片，还包括在所述导电参考线下面的电路保护结构，
其中所述电路保护结构包括在水平方向上延伸的导电保护图案和在垂直方向上延伸的导电保护通路。
18.如权利要求17所述的半导体芯片，其中所述导电参考线经由所述电路保护结构连接到所述有源区域。
19.一种半导体封装，包括：
半导体芯片，包括：电路区域，具有在第一方向上延伸至第一长度的矩形形状；多个电极焊盘，与所述电路区域的外周边相邻地布置；以及导电参考线，与所述电路区域分隔开而使所述多个电极焊盘在其间并在所述第一方向上延伸至第二长度；和
支撑基板，包括其上装载所述半导体芯片的芯片装载区域和电连接到所述电极焊盘的多个布线图案。
20.如权利要求19所述的半导体封装，其中所述半导体芯片是显示驱动器集成电路(DDI)，
其中所述半导体芯片还包括与所述半导体芯片的与所述第一方向平行的边缘的中心相邻的工艺图案，并且
其中所述导电参考线在与所述电极焊盘基本上相同的水平处，并且所述工艺图案在所述导电参考线下面。
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