JP5866439B2 - 液晶ディスプレイ - Google Patents

Description

本発明は、液晶ディスプレイに関する。より詳しくは、シフトレジスタを備えた液晶ディスプレイに好適な液晶ディスプレイに関するものである。

アクティブマトリクス型の液晶ディスプレイは、通常、マトリクス状に配列された画素を行単位で選択し、選択した画素に表示データに応じた電圧を書き込むことで、画像を表示する。画素を行単位で選択するために、ゲートバスライン用の駆動回路（以下、ゲートドライバとも言う。）内には、クロック信号に基づき出力信号（走査信号）を順にシフトするシフトレジスタが設けられる。

ゲートドライバは、画素内の薄膜トランジスタ（ＴＦＴ）を形成するための製造プロセスを用いて、画素内のＴＦＴと同時に形成されることがある。例えば、アモルファスシリコンを用いて画素内のＴＦＴを形成する場合、製造コストを削減するため、ゲートドライバに含まれるシフトレジスタもアモルファスシリコンを用いて形成されることが好ましい。このように最近では、ゲートドライバは、アレイ基板上にモノリシック形成されることがある。

また近年、液晶ディスプレイの液晶パネル内に液晶材料を充填する方法として、滴下注入法（ＯＤＦ法）が開発されている。滴下注入法によれば、２枚の基板を貼り合わせる工程と、液晶材料を２枚の基板の間に封入する工程とを同時に行うことができる。

ゲートドライバのモノリシック形成に関する技術としては、以下が挙げられる。

表示装置であって、表示パネルは、複数のゲート線及び複数のデータ線が設けられた第１基板と、第１基板に対向する第２基板と、第１基板及び第２基板を結合する密封材とからなり、ゲート駆動部は、外部から複数の信号を受信する配線部と、複数の信号に応答して駆動信号を出力する回路部とからなり、配線部には、密封材を硬化するため第１基板の背面を通じて入射された光を透過させる開口部が設けられた表示装置が開示されている（例えば、特許文献１参照。）。特許文献１には、密封材によって第１基板と第２基板の結合力を向上させることが記載されている。

回路部及び配線部を含む駆動ユニットであって、回路部は、従属的に接続された複数のステージを含み、複数の制御信号に応じて駆動信号を出力し、配線部は、外部から複数の制御信号の入力を受ける第１及び第２信号配線と、第１信号配線を複数のステージに接続させる第１接続配線と、第２信号配線を複数のステージに接続させる第２接続配線とを含み、第１信号配線、第１及び第２接続配線は、第２信号配と異なる層に配置される駆動ユニットが開示されている（例えば、特許文献２参照。）。

ゲート配線、駆動回路部、信号配線部、連結配線部及びコンタクト部を含む表示基板であって、ゲート配線は、表示領域に形成され、ソース配線と交差し、駆動回路部は、表示領域を取り囲む周辺領域に形成され、ゲート配線にゲート信号を出力し、信号配線部は、駆動回路部と隣接して形成され、ソース配線の延長方向に延長され、駆動信号を伝達するものであり、連結配線部は、信号配線部上に重なる一端部と、駆動回路部に電気的に連結された他端部とを含み、コンタクト部は、信号配線部上に形成され、連結配線部の一端部と信号配線部とを電気的に接続する表示基板が開示されている（例えば、特許文献３参照。）。

複数の駆動ステージとダミーステージとで構成される駆動回路であって、複数の駆動ステージは、各ステージの出力端子が以前ステージの制御端子に連結されることによって、互いに従属的に連結され、マトリクス形態に配列されたそれぞれの画素上に形成されたスイッチング素子に連結された複数の駆動信号ラインにスイッチング素子駆動信号を順次出力し、ダミーステージは、ダミー出力端子が複数の駆動ステージのうち、最後のステージの制御端子及び自体のダミー制御端子にそれぞれ連結される駆動回路が開示されている（例えば、特許文献４参照。）。

従来の第１の補助容量幹配線の幅を細く形成し、さらに第２の補助容量幹配線を新たに設け、これを基板の外縁部に最も近い位置に配置した液晶表示装置が開示されている（例えば、特許文献５参照。）。特許文献５の第５の実施形態及び図１３には、第２の補助容量幹配線４４０と、駆動信号供給幹配線４２０のうち最も幅が大きい直流電圧ＶＳＳ用配線４２０ａとにスリット状の開口部が設けられた構造が記載されている。

第１及び第２容量電極によって形成された第１容量と、第３及び第４容量電極によって形成された第２容量と、第１引き出し配線と、ゲート電極に接続された第２引き出し配線と、第３引き出し配線と、第４引き出し配線と、第１配線と、第２配線とを備えるＴＦＴが開示されている（例えば、特許文献６参照。）。

単位回路を多段接続して構成されたシフトレジスタであって、単位回路は、クロック端子及び出力端子の間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタと、一方の導通端子が出力端子のゲートに接続された１以上の制御トランジスタとを含み、出力トランジスタがオン状態でクロック信号がハイレベルとなる期間では、出力トランジスタのゲート電位がクロック信号のハイレベル電位よりも高くなるように構成されており、制御トランジスタの中に、出力トランジスタよりもチャネル長が長いトランジスタが含まれているシフトレジスタが開示されている（例えば、特許文献７参照。）。

基板上に、複数のシフトレジスタ段が縦続接続された構成を備えるように形成されたシフトレジスタであって、シフトレジスタ段は、２つのソース／ドレイン電極の少なくとも一方に対してゲート電極と反対側で膜厚方向に対向する容量電極を備えた第１のトランジスタを備えており、容量電極と、容量電極に対向するいずれか一方のソース／ドレイン電極とのいずれか一方は、シフトレジスタ段の出力トランジスタの制御電極と電気的に接続されているシフトレジスタが開示されている（例えば、特許文献８参照。）。

滴下注入法に関する技術としては、以下が挙げられる。

ＴＦＴ基板と、ＴＦＴ基板に対向配置されたＣＦ基板と、ＴＦＴ基板及びＣＦ基板に挟まれ、両基板の周辺部に形成されたシール材と、ＴＦＴ基板及びＣＦ基板の間に介在する液晶層とを備える液晶表示パネルであって、ＣＦ基板は、シール材が設けられる周辺部に遮光層を有し、遮光層は、ＴＦＴ基板の配線と重なる領域に隙間を有する液晶表示パネルが開示されている（例えば、特許文献９参照。）。

互いに対向配置されたアクティブマトリクス基板及び対向基板と、両基板の間に設けられた液晶層とを備え、表示領域とその周りの非表示領域とが規定された液晶表示パネルであって、非表示領域において、両基板の間には幅狭の線状部分と線状部分よりも幅広の幅広部分とを有し、光硬化性材料により構成された枠形状のシール部が設けられ、アクティブマトリクス基板には遮光性の表示用配線がパターン形成され、対向基板にはシール部の内周端に沿って形成され幅広部分に対応した位置に切り欠き部分を有するブラックマトリクスが設けられている液晶表示パネルが開示されている（例えば、特許文献１０参照。）。

閉環形状の紫外線硬化型のシールを第１の透明基板に形成するシール形成工程と、シールで囲まれた領域内に液晶を滴下する液晶滴下工程と、所定の間隙を持って、第１の透明基板に第２の透明基板をシールを介して貼り合わせた後に、シールを本硬化するシール本硬化工程とを有し、シール形成工程と液晶滴下工程との間に、遮光部を有するマスクを介してシール内側領域に当該紫外線を照射して、シールの一部領域を仮硬化するシール仮硬化工程を行う液晶光学素子の製造方法が開示されている（例えば、特許文献１１参照。）。

特開２００６−３９５２４号公報 特開２００６−７９０４１号公報 特開２００８−２６８６５号公報 特表２００５−５２２７３４号公報 国際公開２０１１／０６７９６３号 国際公開２００９／１５０８６２号 国際公開２０１０／１３７１９７号 国際公開２０１１／１３５８７３号 国際公開２００６／０９８４７５号 特開２００７−６５０３７号公報 特開２００９−２１０９６５号公報

図１９を参照して、比較形態１に係る液晶ディスプレイについて説明する。
比較形態１に係る液晶ディスプレイは、アレイ基板と、対向基板と、両基板を互いに貼り合わせるためのシールと、アレイ基板上にモノリシック形成されたシフトレジスタとを備えている。シフトレジスタは、ゲートバスラインに接続された出力トランジスタＴｒ１１と、出力トランジスタＴｒ１１に接続されたブートストラップ・コンデンサＣＢ１１と、トランジスタＴｒ１２〜Ｔｒ１４と、配線１７４〜１７６からなる配線群１７８とを有している。

比較形態１に係る液晶ディスプレイは、滴下注入法により作製されており、シールは、光硬化性（例えば紫外線硬化性）及び熱硬化性を有するシール材の硬化物を含んでいる。シール材は、光が照射されることによってある程度まで硬化（仮硬化）し、その後、熱処理が施されることによって充分に硬化（本硬化）する。アレイ基板は、太い破線に挟まれた帯状の領域（以下、シール塗布領域とも言う。）１６３を含んでおり、シールは、シール塗布領域１６３上に帯状に形成されている。シール塗布領域１６３は、一方の端部が配線群１７８とアレイ基板の端部１１０ａとの間に設定され、他方の端部がブートストラップ・コンデンサＣＢ１１及び出力トランジスタＴｒ１１の間に設定されている。

ここで、シールの幅は、以下の理由から、できるだけ細く形成されることが要望される。

第一の理由は、画面の高精細化及び／又は大画面化に起因して出力トランジスタＴｒ１１及びブートストラップ・コンデンサＣＢ１１の面積が増加するためである。この結果、ブートストラップ・コンデンサＣＢ１１及び出力トランジスタＴｒ１１が配置されている領域１６４の幅は広くなる傾向にある。なお、高精細化及び／又は大画面化すると、表示領域内の画素用トランジスタのゲートに所定の電圧を印加する能力、すなわち、印加能力を高くする必要があるため、出力トランジスタＴｒ１１及びブートストラップ・コンデンサＣＢ１１の面積が増加する。

第二の理由は、液晶ディスプレイを利用した電子機器のモバイル性を追求する一環として、ゲートドライバ、ソースドライバ等が配置される額縁領域の幅が狭くなる傾向にあるためである。この結果、シール塗布領域１６３の幅が狭くなる傾向にある。

しかしながら、シールの幅を細くした場合、アレイ基板とシールの接着面積、及び、対向基板とシールの接着面積が小さくなる。そのため、液晶ディスプレイに外部から物理的な力を加えたときのパネルの剥離強度が弱くなる。結果として、液晶漏れ等の品質上の不具合が発生することがある。

また、もし仮に、シール材を出力トランジスタＴｒ１１及びブートストラップ・コンデンサＣＢ１１上にも塗布した場合は、出力トランジスタＴｒ１１及びブートストラップ・コンデンサＣＢ１１上において、シール材に照射される光が不足し、シール材を充分に仮硬化できないことがある。これは、出力トランジスタＴｒ１１及びブートストラップ・コンデンサＣＢ１１は、遮光性の電極を含み、遮光部材として機能し、これらによって光が遮られるためである。そして、この場合、仮硬化していないシール材部分が液晶材料に接触すると、シール材成分が液晶材料中に溶解し、その結果、表示不良等の品質上の不具合が発生することがある。したがって、比較形態１では、シール塗布領域１６３は、出力トランジスタＴｒ１１及びブートストラップ・コンデンサＣＢ１１以外の領域に設定する必要がある。

なお、特許文献１１に記載の技術では、シール形成工程及び液晶滴下工程の間のシール仮硬化工程において、遮光部を有するマスクが必要になるため、液晶ディスプレイ自体の単価が上がってしまう。また、シール仮硬化工程は、第１及び第２の透明基板を貼り合わせる前に行う必要があり、仮硬化工程後から両基板を貼り合わせるまでの時間が長くなる。そのため、ごみ等の異物が液晶層に混入し、表示輝点等の表示品質上の不具合をもたらすおそれがある。

本発明は、上記現状に鑑みてなされたものであり、品質上の不具合の発生を低減でき、かつ、基板間の接着強度を向上できる液晶ディスプレイを提供することを目的とするものである。

本発明者は、品質上の不具合の発生を低減でき、かつ、基板間の接着強度を向上できる液晶ディスプレイについて種々検討したところ、シフトレジスタに含まれる素子及び配線のレイアウトに着目した。そして、アレイ基板の第１端部及び表示領域の間に配置されたシフトレジスタにおいて、出力トランジスタ及びブートストラップ・コンデンサを第１端部とこれら以外の部材（より詳細には、配線、又は、出力トランジスタ以外のトランジスタ（第２トランジスタ））との間の領域内に配置することにより、配線及び／又は第２トランジスタを出力トランジスタ及びブートストラップ・コンデンサの表示領域側に配置できることを見いだした。また、配線及び／又は第２トランジスタが配置された領域上においてシール材を仮硬化及び本硬化でき、他方、出力トランジスタ及び／又はブートストラップ・コンデンサが配置された領域上においてシール材を本硬化できることを見いだした。以上の結果、シール材成分が液晶層に溶解するのを抑制でき、また、シール材の塗布領域を広く設定でき、更に、液晶漏れの発生を抑制できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明のある側面は、第１基板と、前記第１基板に対向する第２基板と、前記第１基板及び前記第２基板の間の領域内に設けられたシールとを備える液晶ディスプレイであって、
前記第１基板は、絶縁基板と、前記絶縁基板上にモノリシック形成されたシフトレジスタと、複数のバスラインと、第１端部と、表示領域とを含み、
前記シフトレジスタは、多段接続された複数の単位回路と、前記複数の単位回路に接続された配線とを含み、かつ、前記第１端部及び前記表示領域の間の領域内に配置され、
前記複数の単位回路は少なくとも一つは、
クロック信号が入力されるクロック端子と、
対応するバスラインに接続され、出力信号が出力される出力端子と、
ソース及びドレインの一方が前記クロック端子に接続され、前記ソース及び前記ドレインの他方が前記出力端子に接続された第１トランジスタ（出力トランジスタ）と、
第２トランジスタと、
第１端子が前記第１トランジスタのゲートに接続され、第２端子が前記出力端子に接続されたコンデンサ（ブートストラップ・コンデンサ）とを含み、
前記第１トランジスタ及び前記コンデンサは、前記第１端部と、前記配線又は前記第２トランジスタとの間の領域内に配置される液晶ディスプレイ（以下、「本発明に係るディスプレイ」とも言う。）である。

本発明に係るディスプレイの構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。
なお、前記シフトレジスタは、前記配線を複数有してもよいし、前記少なくとも一つの単位回路は、前記第２トランジスタを複数有してもよい。これらの場合、前記複数の配線の用途は通常、互いに異なり、前記複数の第２トランジスタの用途は通常、互いに異なる。

本発明に係るディスプレイにおける好ましい実施形態について以下に説明する。なお、以下の好ましい実施形態は、適宜、互いに組み合わされてもよく、以下の２以上の好ましい実施形態を互いに組み合わせた実施形態もまた、好ましい実施形態の一つである。

（Ａ）前記第１基板は、前記配線及び／又は前記第２トランジスタが配置された第１領域と、前記第１トランジスタ及び／又は前記コンデンサが配置された第２領域とを含み、
前記シールは、前記液晶層に隣接する第１部分と、前記第１部分に隣接する第２部分とを含み、
前記第１部分は、前記第１領域上に配置され、
前記第２部分は、前記第２領域上に配置されることが好ましい。

（Ｂ）前記配線及び前記第２トランジスタは、前記表示領域と、前記第１トランジスタ又は前記コンデンサとの間の領域内に配置されてもよい。

前記実施形態（Ｂ）において、前記配線は、前記第２トランジスタ及び前記表示領域の間の領域内に配置されてもよい。

前記実施形態（Ｂ）において、前記第２トランジスタは、前記配線及び前記表示領域の間の領域内に配置されてもよい。

（Ｃ）前記第１トランジスタ及び前記コンデンサは、前記配線及び前記第２トランジスタの間の領域内に配置されてもよい。

前記実施形態（Ｃ）において、前記第２トランジスタは、前記第１端部と、前記第１トランジスタ又は前記コンデンサとの間の領域内に配置されてもよい。

前記実施形態（Ｃ）において、前記配線は、前記第１端部と、前記第１トランジスタ又は前記コンデンサとの間の領域内に配置されてもよい。この場合、外部から侵入する静電気から第１及び第２トランジスタを配線によって保護することができる。

（Ｄ）前記配線及び前記第２トランジスタの一方は、前記表示領域と、前記第１トランジスタ又は前記コンデンサとの間の領域内に配置され、
前記配線及び前記第２トランジスタの他方は、前記第１トランジスタ及び前記コンデンサの間の領域内に配置されてもよい。

（Ｅ）前記シールは、光硬化性及び熱硬化性を有する材料の硬化物を含むことが好ましい。

（Ｆ）前記第２基板は、前記シフトレジスタに対向する遮光部材を有することが好ましい。

前記配線の用途は特に限定されないが、下記実施形態（Ｇ）が好適である。

（Ｇ）前記配線には、パルス信号が伝送される

前記バスラインの用途は特に限定されないが、下記実施形態（Ｈ）が好適である。なお、前記複数のバスラインは通常、一行又は一列の画素回路に共通して接続される。

（Ｈ）前記第１基板は、前記表示領域内に設けられた複数の画素回路を含み、
前記複数の画素回路は各々、画素用トランジスタと、前記画素用トランジスタに接続された画素電極とを含み、
前記複数のバスラインは各々、対応する複数の画素用トランジスタのゲートに接続されることが好ましい。

本発明によれば、品質上の不具合の発生を低減でき、かつ、基板間の接着強度を向上できる液晶ディスプレイを実現することができる。

実施形態１の液晶ディスプレイに含まれる液晶パネルの平面模式図である。 図１のＡ−Ｂ線における断面模式図である。 実施形態１の液晶ディスプレイに含まれる液晶パネルの平面模式図である。 実施形態１の液晶ディスプレイの構成を示すブロック図である。 実施形態１におけるシフトレジスタの構成を示すブロック図である。 実施形態１におけるシフトレジスタに含まれる単位回路の回路図である。 実施形態１におけるシフトレジスタのタイミングチャートを示す。 実施形態１におけるシフトレジスタのタイミングチャートを示す。 実施形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 図９のＣ−Ｄ線における断面模式図である。 図９のＥ−Ｆ線における断面模式図である。 実施形態１の液晶ディスプレイの製造工程を説明するための図である。 実施形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態２の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態３の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態４の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 実施形態５の液晶ディスプレイの額縁領域における構成を示す平面模式図である。 比較形態１の液晶ディスプレイの額縁領域における構成を示す平面模式図である。

以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。

（実施形態１）
図１〜１４を参照して、実施形態１の液晶ディスプレイについて説明する。まず、図１〜３を参照して、本実施形態の液晶ディスプレイの全体の構造について説明する。

本実施形態の液晶ディスプレイは、アクティブマトリクス駆動方式、かつ、透過型の液晶ディスプレイであり、液晶パネル１と、液晶パネル１の後方に配置されたバックライト（図示せず）と、液晶パネル１及びバックライトを駆動及び制御する制御部（図示せず）と、液晶パネル１を制御部に接続するフレキシブル基板（図示せず）とを備えている。

液晶パネル１は、画像を表示する表示部２を含み、表示部２には、複数の画素３がマトリクス状に配置されている。なお、各画素３は、複数色（例えば、赤、緑、及び、青の３色）のサブ画素から構成されてもよい。他方、本実施形態の液晶ディスプレイは、モノクロ液晶ディスプレイであってもよく、その場合は、各画素３を複数のサブ画素に分割する必要はない。

液晶パネル１は、前記第１基板に対応するアレイ基板（アクティブマトリクス基板）１０と、前記第２基板に対応し、アレイ基板１０に対向する対向基板５０と、基板１０、５０の間に設けられた液晶層（表示用媒体）６１及びシール６２と、アレイ基板１０の液晶層６１側の表面上に設けられた配向膜（図示せず）と、対向基板５０の液晶層６１側の表面上に設けられた配向膜（図示せず）と、アレイ基板１０上に実装されたソースドライバ５とを有している。また、液晶パネル１、アレイ基板１０及び対向基板５０は、表示部２に対応する領域（表示領域）７と、表示領域７の周囲の領域（額縁領域）８とを含んでいる。なお、ソースドライバ５は、後述するソースバスライン用の駆動回路である。

シール６２は、表示領域７を取り囲むように額縁領域８内に形成されている。また、シール６２は、基板１０、５０を互いに接着するとともに、液晶層６１を基板１０、５０の間に封止している。

アレイ基板１０は、液晶ディスプレイの背面側に設けられ、対向基板５０は、観察者側に設けられている。アレイ基板１０にはバックライトから光が照射され、そして、液晶パネル１に表示される画像が対向基板５０側から観察される。各基板１０、５０の液晶層６１とは反対側の表面上には、偏光板（図示せず）が貼り付けられている。これらの偏光板は、通常はクロスニコルに配置されている。ソースドライバ５は、アレイ基板１０の対向基板５０に対向しない領域、すなわち対向基板５０からはみ出した領域（以下、張り出し領域とも言う。）にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）技術により実装されている。

アレイ基板１０は、表示領域７の左右にモノリシックに形成されたゲートドライバ６ａ、６ｂと、張り出し領域内に形成された端子２６、２７、２８、２９、３０と、表示領域７を縦断するように設けられたソースバスライン（データ信号線）１２と、表示領域７を横断するように設けられたゲートバスライン（走査信号線）１３及びコモンバスライン１７と、額縁領域８内に各々形成された引き出し線１８、１９と、表示領域７を囲むように額縁領域８内に形成された配線（以下、共通幹配線とも言う。）１６と、額縁領域８内に形成された入力配線２５とを有している。ゲートバスライン１３は、左側のゲートドライバ６ａの出力端子に接続されたゲートバスライン１３と、右側のゲートドライバ６ｂの出力端子に接続されたゲートバスライン１３とを含み、これらは交互に配置されている。ゲートバスライン１３は、上記実施形態（Ｄ）におけるバスラインに相当する。端子２６、２８、３０が設けられた領域（図３中の太い二点鎖線で囲まれた領域）にフレキシブル基板が実装されている。各ソースバスライン１２は、対応する引き出し線１８及び端子２７を介して、ソースドライバ５の出力部に接続されている。ソースドライバ５の入力部には、フレキシブル基板、端子２８、入力配線２５及び端子２９を介して、制御部から各種信号及び電源電圧が入力される。共通幹配線１６には、フレキシブル基板及び端子３０を介して、制御部から共通信号が入力される。なお、共通信号とは、全ての画素に共通して印加される信号である。コモンバスライン１７は、額縁領域８内において共通幹配線１６に接続されており、コモンバスライン１７には、共通幹配線１６から共通信号が印加される。

ゲートドライバ６ａ、６ｂには、フレキシブル基板、端子２６及び引き出し線１９を介して制御部から各種信号及び電源電圧が供給される。詳細については後述する。ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネル、ゲートオンアレイ等と称されるゲートドライバは全てゲートドライバ６ａ、６ｂに含まれ得る。なお、２つのゲートドライバ６ａ、６ｂを設ける代わりに、２つのゲートドライバ６ａ、６ｂと同様の機能を発揮する１つのゲートドライバのみを設けてもよい。

対向基板５０は、透明な（透光性を有する）絶縁基板５１と、遮光部材として機能するブラックマトリクス（ＢＭ）５２と、複数の柱状のスペーサ（図示せず）とを有している。ＢＭ５２は、額縁領域８と、バスラインに対向する領域とを遮光するように形成されている。ＢＭ５２は、枠状に形成されており、ゲートドライバ６ａ、６ｂを覆っている。なお、図２では、表示領域７内においてＢＭ５２の図示は省略している。表示領域７内には、複数色のカラーフィルタが設けられてもよく、各カラーフィルタは、ＢＭ５２で区画された領域、すなわち、ＢＭ５２の開口を覆うように形成される。また、対向基板５０は、全てのカラーフィルタを覆う透明な（光透過性を有する）オーバーコート膜を有していてもよい。柱状のスペーサは、ＢＭ５２上の遮光領域内に配置されている。また、シール６２内に粒状のスペーサー（図示せず）が混入されていてもよい。これらのスペーサは、アレイ基板１０と対向基板５０との距離を一定にするための部材であり、両基板間の距離（セルギャップ）は、４．０μｍ程度に設定されている。

カラーフィルタの材料としては、顔料を混合したアクリル樹脂等が挙げられ、ＢＭ５２の材料としては、クロムや、黒色顔料を混合したアクリル樹脂等が挙げられる。好適には、ＢＭ５２は、その厚みが１．０μｍ程度であり、黒色顔料を混合したアクリル樹脂から形成される。オーバーコート膜は、透明な絶縁材料から形成される。具体的には、アクリル樹脂やエポキシ樹脂等の光透過性を有する硬化性樹脂が利用される。オーバーコート膜は、好ましくは、アクリル樹脂から形成され、その厚みは、好ましくは、２．０μｍ程度である。オーバーコート膜は、カラーフィルタを物理的または化学的に保護する機能を有する。

なお、本実施形態の液晶ディスプレイの液晶モードは特に限定されない。ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード等の縦電界を利用する液晶モードの場合、対向基板５０は、共通信号が印加される対向電極を有しており、アレイ基板１０は、共通幹配線１６に接続されたコモン転移用電極１４を有しており、両電極は、導通部材を介して互いに接続されている。対向電極は、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、錫酸化物（ＳｎＯ_２）、酸化インジウム亜鉛（ＩＺＯ：Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等の透明導電材料（光透過性を有する導電材料）から形成されている。好ましくはＩＴＯが利用される。導通部材としては、例えば、導電性を有する微粒子が混入された硬化性樹脂や、銀、カーボンペースト等が挙げられる。シール材に導電性を有する微粒子を混入し、この微粒子を導電部材として用いてもよい。導電性を有する微粒子としては、樹脂製の微粒子に金等の金属がコーティングされたものが挙げられる。

次に、図４〜８を参照して、本実施形態の液晶ディスプレイの回路構成及び動作について説明する。

図４に示すように、本実施形態の液晶ディスプレイは、画素アレイ７１と、制御部内に設けられた表示制御回路７２と、ソースドライバ５と、ゲートドライバ６ａ、６ｂとを備えている。

画素アレイ７１は、前記ゲートバスライン１３に対応するｎ本のゲートバスラインＧ１〜Ｇｎと、前記ソースバスライン１２に対応するｍ本のソースバスラインＳ１〜Ｓｍと、前記画素３に各々形成された（ｍ×ｎ）個の画素回路Ｐｉｊとを含んでいる。ｎとｍは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数とする。ゲートバスラインＧ１〜Ｇｎは互いに平行に配置されており、ソースバスラインＳ１〜Ｓｍは、ゲートバスラインＧ１〜Ｇｎと直交するように互いに平行に配置されている。ゲートバスラインＧｉとソースバスラインＳｊの交点近傍には、画素回路Ｐｉｊが配置されている。このように（ｍ×ｎ）個の画素回路Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置されている。ゲートバスラインＧｉは、ｉ行目に配置された画素回路Ｐｉｊに共通して接続され、ソースバスラインＳｊは、ｊ列目に配置された画素回路Ｐｉｊに共通して接続されている。また、画素回路Ｐｉｊには各々、スイッチング素子としての画素用ＴＦＴ４と、画素電極９とが設けられており、ＴＦＴ４のゲートは、ゲートバスラインＧｉに接続され、ＴＦＴ４のドレイン及びソースは、一方がソースバスラインＳｊに接続され、他方が画素電極９に接続されている。

本実施形態の液晶ディスプレイの外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ等の制御信号と、画像信号ＤＡＴとが供給される。表示制御回路７２は、これらの信号に基づき、ゲートドライバ６ａに対してクロック信号ＣＫ１、ＣＫ２、及び、スタートパルスＳＰ１を出力し、ゲートドライバ６ｂに対してクロック信号ＣＫ３、ＣＫ４、及び、スタートパルスＳＰ２を出力し、ソースドライバ５に対して制御信号ＳＣ及びデジタル映像信号ＤＶを出力する。

ゲートドライバ６ａは、シフトレジスタ７３ａを含んでおり、シフトレジスタ７３ａは、多段接続された複数の単位回路ＳＲ１、ＳＲ３、・・・、ＳＲｎ−１を含んでいる。単位回路ＳＲ１、ＳＲ３、・・・、ＳＲｎ−１は、奇数番目のゲートバスラインＧ１、Ｇ３、・・・、Ｇｎ−１に接続されている。

ゲートドライバ６ｂは、シフトレジスタ７３ｂを含んでおり、シフトレジスタ７３ｂは、多段接続された複数の単位回路ＳＲ２、ＳＲ４、・・・、ＳＲｎを含んでいる。単位回路ＳＲ２、ＳＲ４、・・・、ＳＲｎは、偶数番目のゲートバスラインＧ２、Ｇ４、・・・、Ｇｎに接続されている。

シフトレジスタ７３ａ、７３ｂは、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）に制御する。出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは、それぞれ、ゲートバスラインＧ１〜Ｇｎに与えられる。これにより、ゲートバスラインＧ１〜Ｇｎが１本ずつ順に選択され、１行分の画素回路Ｐｉｊが一括して選択される。すなわち、１行分の画素回路Ｐｉｊの画素用ＴＦＴ４がオン状態になる。

ソースドライバ５は、制御信号ＳＣ及びデジタル映像信号ＤＶに基づき、ソースバスラインＳ１〜Ｓｍに対してデジタル映像信号ＤＶに応じた電圧を印加する。これにより、選択された１行分の画素回路Ｐｉｊにデジタル映像信号ＤＶに応じた電圧が書き込まれる。このようにして、本実施形態の液晶ディスプレイは画像を表示する。

図５に示すように、各単位回路ＳＲ１〜ＳＲｎは、入力端子ＩＮａ、ＩＮｂ、クロック端子ＣＫＡ、ＣＫＢ、電源端子ＶＳＳ、及び、出力端子ＯＵＴを有している。

シフトレジスタ７３ａには、スタートパルスＳＰ１と、エンドパルスＥＰ１と、２相のクロック信号ＣＫ１、ＣＫ２と、ローレベル電位ＶＳＳ（便宜上、電源端子と同じ符号を付している。）とが供給される。スタートパルスＳＰ１は、シフトレジスタ７３ａ内で初段目の単位回路ＳＲ１の入力端子ＩＮａに入力される。エンドパルスＥＰ１は、シフトレジスタ７３ａ内で最終段目の単位回路ＳＲｎ−１の入力端子ＩＮｂに入力される。クロック信号ＣＫ１は、シフトレジスタ７３ａ内で奇数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ａ内で偶数段目の単位回路のクロック端子ＣＫＢとに入力される。クロック信号ＣＫ２は、シフトレジスタ７３ａ内で偶数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ａ内で奇数段目の単位回路のクロック端子ＣＫＢとに入力される。ローレベル電位ＶＳＳは、シフトレジスタ７３ａ内の全ての単位回路の電源端子ＶＳＳに入力される。単位回路ＳＲ１、ＳＲ３、・・・、ＳＲｎ−１の出力端子ＯＵＴからは、それぞれ、出力信号ＳＲＯＵＴ１、ＳＲＯＵＴ３、・・・、ＳＲＯＵＴｎ−１が出力され、出力信号ＳＲＯＵＴ１、ＳＲＯＵＴ３、・・・、ＳＲＯＵＴｎ−１は、それぞれ、ゲートバスラインＧ１、Ｇ３、・・・、Ｇｎ−１に出力される。また各出力信号は、二段後（シフトレジスタ７３ａ内で考えると一段後）の単位回路の入力端子ＩＮａと、四段前（シフトレジスタ７３ａ内で考えると二段前）の単位回路の入力端子ＩＮｂとに入力される。

シフトレジスタ７３ｂには、スタートパルスＳＰ２と、エンドパルスＥＰ２と、２相のクロック信号ＣＫ３、ＣＫ４と、ローレベル電位ＶＳＳとが供給される。スタートパルスＳＰ２は、シフトレジスタ７３ｂ内で初段目の単位回路ＳＲ２の入力端子ＩＮａに入力される。エンドパルスＥＰ２は、シフトレジスタ７３ｂ内で最終段目の単位回路ＳＲｎの入力端子ＩＮｂに入力される。クロック信号ＣＫ３は、シフトレジスタ７３ｂ内で奇数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ｂ内で偶数段目の単位回路のクロック端子ＣＫＢとに入力される。クロック信号ＣＫ４は、シフトレジスタ７３ｂ内で偶数段目の単位回路のクロック端子ＣＫＡと、シフトレジスタ７３ｂ内で奇数段目の単位回路のクロック端子ＣＫＢとに入力される。ローレベル電位ＶＳＳは、シフトレジスタ７３ｂ内の全ての単位回路の電源端子ＶＳＳに入力される。単位回路ＳＲ２、ＳＲ４、・・・、ＳＲｎの出力端子ＯＵＴからは、それぞれ、出力信号ＳＲＯＵＴ２、ＳＲＯＵＴ４、・・・、ＳＲＯＵＴｎが出力され、出力信号ＳＲＯＵＴ２、ＳＲＯＵＴ４、・・・、ＳＲＯＵＴｎは、それぞれ、ゲートバスラインＧ２、Ｇ４、・・・、Ｇｎに出力される。また各出力信号は、二段後（シフトレジスタ７３ｂ内で考えると一段後）の単位回路の入力端子ＩＮａと、四段前（シフトレジスタ７３ｂ内で考えると二段前）の単位回路の入力端子ＩＮｂとに入力される。

なお、ローレベル電位ＶＳＳは、ｎチャネル型のＴＦＴを確実にオフ状態にする観点からは負の電位であることが好ましいが、画素用ＴＦＴ４としてｐチャネル型のＴＦＴに使用する場合には、正の電位であってもよい。

図６に示すように、各単位回路は、ｎチャネル型のＴＦＴであるトランジスタＴｒ１〜Ｔｒ４と、コンデンサ（以下、ブートストラップ・コンデンサとも言う。）ＣＢ１とを含んでいる。以下、トランジスタＴｒ１を出力トランジスタＴｒ１とも言う。

出力トランジスタＴｒ１は、ドレインがクロック端子ＣＫＡに接続されており、ソースが出力端子ＯＵＴに接続されている。トランジスタＴｒ２は、ドレインとゲートが入力端子ＩＮａに接続されており、ソースが出力トランジスタＴｒ１のゲートに接続されている。ブートストラップ・コンデンサＣＢ１は、出力トランジスタＴｒ１のゲート及びソースの間に設けられており、一方の端子が出力トランジスタＴｒ１のゲートに接続されており、他方の端子が出力端子ＯＵＴに接続されている。トランジスタＴｒ３は、ドレインが出力端子ＯＵＴに接続されており、ゲートがクロック端子ＣＫＢに接続されており、ソースが電源端子ＶＳＳに接続されている。トランジスタＴｒ４は、ドレインが出力トランジスタＴｒ１のゲートに接続されており、ゲートが入力端子ＩＮｂに接続されており、ソースが電源端子ＶＳＳに接続されている。

出力トランジスタＴｒ１は、クロック端子ＣＫＡと出力端子ＯＵＴとの間に設けられており、ゲート電位に応じてクロック信号を通過させるか否かを切り替えるトランジスタ（伝送ゲート）として機能する。また、出力トランジスタＴｒ１のゲートは、出力端子ＯＵＴ側の導通端子（ソース）と容量結合されている。このため、後述するように、出力トランジスタＴｒ１がオン状態で、クロック端子ＣＫＡに入力されるクロック信号ＣＫ１又はＣＫ３（以下、クロック信号ＣＫＡとも言う。）がハイレベルとなる期間では、出力トランジスタＴｒ１のゲート電位はクロック信号ＣＫＡのハイレベル電位よりも高くなる。以下、出力トランジスタＴｒ１のゲートが接続されたノードをｎｅｔＡという。

図７及び８に、シフトレジスタ７３ａ、７３ｂのタイミングチャートを示す。図７には、各シフトレジスタ内で奇数段目の単位回路の入出力信号及びノードｎｅｔＡの電圧変化が図示されている。

図７に示すように、各シフトレジスタ内で奇数段目の単位回路には、クロック端子ＣＫＡを介してクロック信号ＣＫ１又はＣＫ３が入力され、クロック端子ＣＫＢを介してクロック信号ＣＫ２又はＣＫ４が入力される。各クロック信号ＣＫ１〜ＣＫ４の電位がハイレベルの期間は、１／２周期と略同じである。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期だけ、クロック信号ＣＫ３は、クロック信号ＣＫ１を１／４周期だけ、クロック信号ＣＫ４は、クロック信号ＣＫ２を１／４周期だけ、それぞれ、遅延させた信号である。

スタートパルスＳＰ１及びＳＰ２は、それぞれ、シフト動作の開始前に、クロック信号ＣＫ２及びＣＫ４の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。エンドパルスＥＰ１及びＥＰ２（図７及び８では図示せず）は、それぞれ、シフト動作の終了後に、クロック信号ＣＫ２及びＣＫ４の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。

図７を参照して、各シフトレジスタ内で奇数段目の単位回路の動作について説明する。
まず、入力端子ＩＮａに入力される信号（スタートパルスＳＰ１、ＳＰ２、又は、前々段（各シフトレジスタ内で考えると一段前）の単位回路の出力信号。以下、入力信号ＩＮａとも言う。）がローレベルからハイレベルに変化すると、ダイオード接続されたトランジスタＴｒ２を介してノードｎｅｔＡの電位もハイレベルに変化し、出力トランジスタＴｒ１はオン状態になる。

次に、入力信号ＩＮａがローレベルに変化すると、トランジスタＴｒ２はオフ状態になり、ノードｎｅｔＡはフローティング状態になるが、出力トランジスタＴｒ１はオン状態を保つ。

次に、クロック信号ＣＫＡ（クロック信号ＣＫ１又はＣＫ３）がローレベルからハイレベルに変化すると、ブートストラップ・コンデンサＣＢ１が充電され、ブートストラップ効果によってノードｎｅｔＡの電位はクロック信号ＣＫＡの振幅Ｖｃｋ（＝（ハイレベル電位ＶＧＨ）−（ローレベル電位ＶＧＬ））の２倍程度まで上昇する。出力トランジスタＴｒ１のゲート電位が充分に高いので、出力トランジスタＴｒ１のソース・ドレイン間の抵抗が小さくなり、クロック信号ＣＫＡは出力トランジスタＴｒ１を電圧降下することなく通過する。

クロック信号ＣＫＡがハイレベルの間、ノードｎｅｔＡの電位はＶｃｋの２倍程度になり、出力信号ＳＲＯＵＴはハイレベルになる。

次に、クロック信号ＣＫＡがローレベルに変化すると、ノードｎｅｔＡの電位はハイレベルになる。同時に、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２又はＣＫ４（以下、クロック信号ＣＫＢとも言う。）がハイレベルに変化することにより、トランジスタＴｒ３がオン状態になり出力端子ＯＵＴにローレベル電位ＶＳＳが印加される。これらの結果、出力信号ＳＲＯＵＴはローレベルになる。

次に、入力端子ＩＮｂに入力される信号（エンドパルスＥＰ１、ＥＰ２、又は、四段後（各シフトレジスタ内で考えると二段後）の単位回路の出力信号。以下、入力信号ＩＮｂとも言う。）がローレベルからハイレベルに変化すると、トランジスタＴｒ４はオン状態になる。トランジスタＴｒ４がオン状態になると、ノードｎｅｔＡにはローレベル電位ＶＳＳが印加され、ノードｎｅｔＡの電位はローレベルに変化し、出力トランジスタＴｒ１はオフ状態になる。

次に、入力信号ＩＮｂがローレベルに変化すると、トランジスタＴｒ４はオフ状態になる。このとき、ノードｎｅｔＡはフローティング状態になるが、出力トランジスタＴｒ１はオフ状態を保つ。入力信号ＩＮａが次のハイレベルになるまで、理想的には、出力トランジスタＴｒ１はオフ状態を保ち、出力信号ＳＲＯＵＴはローレベルを保つ。

そして、トランジスタＴｒ３は、クロック信号ＣＫＢがハイレベルの時にオン状態になる。このため、クロック信号ＣＫＢがハイレベルになるたびに、出力端子ＯＵＴにはローレベル電位ＶＳＳが印加される。このようにトランジスタＴｒ３は、出力端子ＯＵＴを繰り返しローレベル電位ＶＳＳに設定し、出力信号ＳＲＯＵＴを安定化させる機能を有する。

偶数段目の単位回路についても、奇数段目の単位回路と同様に動作する。

以上の結果、図８に示すように、ゲートバスラインＧ１、Ｇ２、Ｇ３、・・・に順次、ゲートパルスが出力されていく。

次に、図９〜１４を参照して、本実施形態の液晶ディスプレイの額縁領域における構成について説明する。

図９に示すように、各ゲートドライバ内には、上述のゲートバスライン１３と直交する方向に延在する配線群７８が設けられている。配線群７８は、ローレベル電位ＶＳＳに設定されている配線７４と、クロック信号ＣＫ１又はＣＫ３を伝送する配線７５と、クロック信号ＣＫ２又はＣＫ４を伝送する配線７６とを含んでいる。各配線内には、スリット状の開口部が形成されている。

出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１は、互いに隣接して配置されている。トランジスタＴｒ２〜Ｔｒ４は、互いに隣接して配置されている。トランジスタＴｒ２〜Ｔｒ４が配置されている領域（以下、制御素子領域とも言う。）７７は、配線群７８及び出力トランジスタＴｒ１の間に位置している。出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１は、制御素子領域７７及び配線群７８の端部１０ａ側（表示領域７の反対側）に配置されている。

図１０に示すように、アレイ基板１０は、太い破線に挟まれた帯状の領域（以下、シール塗布領域とも言う。）６３を含んでおり、シール６２は、シール塗布領域６３からはみ出さないようにしてシール塗布領域６３上に帯状に形成されている。シール塗布領域６３は、一方の端部がブートストラップ・コンデンサＣＢ１とアレイ基板１０の端部１０ａとの間の領域内に設定され、他方の端部が配線７４及び表示領域７の間の領域内に設定されている。また、シール塗布領域６３は、トランジスタＴｒ２〜Ｔｒ４及び配線７４〜７６（配線群７８）が配置されている領域６５と、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている領域６４とを含んでいる。領域６５は、上記第１領域に相当し、領域６４は、上記第２領域に相当する。このように、本実施形態では、比較形態１とは異なり、シール塗布領域６３内に出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている。

シール６２は、出力トランジスタＴｒ１の一部又は全部と、制御素子領域７７の一部の領域又は全領域とを少なくとも覆うように配置されている。シール塗布領域６３からはみ出さない限り、これら以外の領域をシール６２が覆うか否かは特に限定されない。例えば、シール６２は、出力トランジスタＴｒ１の一部又は全部と、制御素子領域７７の全領域と、配線７６の一部又は全部とを覆うように配置されてもよいし、ブートストラップ・コンデンサＣＢ１の一部又は全部と、出力トランジスタＴｒ１の全部と、制御素子領域７７の全領域と、配線７６の全部と、配線７５の一部又は全部と、を覆うように配置されてもよいし、ブートストラップ・コンデンサＣＢ１の一部又は全部と、出力トランジスタＴｒ１の全部と、制御素子領域７７の全領域と、配線７６の全部と、配線７５の全部と、配線７４の一部又は全部と、を覆うように配置されてもよい。このように、シール６２は、液晶層６１に隣接する第１部分と、第１部分に隣接する第２部分とを含み、第１部分は、領域６５上に配置され、第２部分は、領域６４上に配置されている。

各トランジスタＴｒ１〜Ｔｒ４は、ボトムゲート型の薄膜トランジスタであり、なかでも出力トランジスタＴｒ１は、そのサイズが大きく、櫛歯状のソース・ドレイン構造を有する。これにより、大きな、例えば数十μｍ〜数百ｍｍ程度のチャネル幅を確保している。

図１１に示すように、アレイ基板１０は、透明な（透光性を有する）絶縁基板１１を含んでおり、出力トランジスタＴｒ１は、絶縁基板１１上のゲート電極４１と、ゲート電極４１上のゲート絶縁膜４２と、ゲート絶縁膜４２上のｉ層（半導体活性層）４３と、ｉ層４３上のｎ＋層４４と、ｎ＋層４４上に各々設けられたソース電極４５及びドレイン電極４６とを有している。ソース電極４５及びドレイン電極４６は各々、複数の櫛歯部を有しており、ソース電極４５及びドレイン電極４６は、互いに櫛歯部が噛み合うように対向して配置されている。

図１２に示すように、ブートストラップ・コンデンサＣＢ１は、絶縁基板１１上の第１電極３１と、第１電極３１上に設けられ、出力トランジスタＴｒ１と共用されているゲート絶縁膜４２と、ゲート絶縁膜４２上の第２電極３２とを有している。

アレイ基板１０及び対向基板５０は、光透過性を有するため、絶縁基板１１、５１の材料としては、主に、ガラス、石英ガラス、窒化ケイ素等の無機物や、アクリル樹脂等の有機高分子化合物（樹脂）等が利用される。好適には、厚み０．７ｍｍ程度の石英ガラスが挙げられる。

ゲート電極４１及び第１電極３１は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、これらの合金等の材料を含む同じ導電膜から形成されている。ゲート電極４１及び第１電極３１は、これらの導電膜の積層膜から形成されてもよい。好適には、Ａｌが用いられる。ゲート絶縁膜４２は、窒化シリコン、酸化シリコン等の無機絶縁材料を含む透明な（透光性を有する）絶縁膜から形成されている。ゲート絶縁膜４２は、これらの絶縁膜の積層膜を用いて形成されてもよい。ｉ層（半導体活性層）４３は、アモルファスシリコンから形成されており、ｎ＋層４４は、不純物（例えばリン）を含有するアモルファスシリコンから形成されている。ソース電極４５、ドレイン電極４６及び第２電極３２は、Ｍｏ、Ｔｉ、Ａｌ、Ｃｕ、これらの合金等の材料を含む同じ導電膜から形成されている。ソース電極４５、ドレイン電極４６及び第２電極３２は、これらの導電膜の積層膜から形成されてもよい。

ソース電極４５、ドレイン電極４６及び第２電極３２上には、パッシベーション膜として機能する透明な（透光性を有する）絶縁膜４７が形成されている。絶縁膜４７は、窒化シリコン膜、酸化シリコン膜等の無機絶縁膜から形成されている。なお、絶縁膜４７は、これらの無機絶縁膜の積層膜を用いて形成されてもよい。絶縁膜４７上には、平坦化膜として機能する透明な（透光性を有する）絶縁膜４８が形成されている。絶縁膜４８は、有機絶縁膜から形成されている。有機絶縁膜の材料としては、感光性アクリル樹脂等の感光性樹脂が挙げられる。

なお、トランジスタＴｒ２〜４は、出力トランジスタＴｒ１と平面構造が異なるだけであり、その断面構造は、出力トランジスタＴｒ１と同様である。また、各図中、斜線が付された部材と、ゲート電極４１及び第１電極３１とは、同じ導電膜から形成されており、ドット状の模様が付された部材と、ソース電極４５、ドレイン電極４６及び第２電極３２とは、同じ導電膜から形成されている。更に、各図中、斜線が付された部材とドット状の模様が付された部材とが互いに重なる領域内に配置された白塗りの四角形の領域は、両部材を互いに接続するためのコンタクトホールを示している。

また、画素用ＴＦＴ４は、出力トランジスタＴｒ１〜Ｔｒ４と同様にボトムゲート型の薄膜トランジスタであり、同じ工程を経て出力トランジスタＴｒ１〜Ｔｒ４と一緒に形成される。

更に、表示領域７内において、絶縁膜４８上には上述の画素電極９が形成されている。画素電極９は、絶縁膜４７、４８を貫通するコンタクトホール（図示せず）を通して画素用ＴＦＴ４のドレイン電極（図示せず）に電気的に接続されている。画素電極９は、ＩＴＯ、ＳｎＯ_２、ＩＺＯ等の透明導電材料（光透過性を有する導電材料）から形成されている。

次に、本実施形態の液晶ディスプレイの製造方法について説明する。
本実施形態の液晶ディスプレイは、一般的な方法により製造することができるが、より詳細には、まず、複数のアレイ基板１０に分断される前の基板（以下、アレイ用マザーガラスとも言う。）と、複数の対向基板５０に分断される前の基板（ＣＦ用マザーガラスとも言う。）とを通常の方法により各々作製する。

アレイ用マザーガラス及びＣＦ用マザーガラスを作製した後、図１３に示すように、ステップＳ１１〜Ｓ１９を行う。

まず、ステップＳ１１（基板洗浄工程）において、アレイ用マザーガラス及びＣＦ用マザーガラスを洗浄する。

なお、ステップＳ１１とステップＳ１２の間にデガス工程を実施してもよい。デガス工程では、アレイ用マザーガラス及びＣＦ用マザーガラスを加熱し、これらのマザーガラスから有機溶剤、ガス等の不要な物質を除去する

次に、ステップＳ１２（配向膜形成工程）において、アレイ用マザーガラス及びＣＦ用マザーガラス上にそれぞれ配向膜を形成する。配向膜の材料としては、ポリイミド等の有機材料やシリコン酸化物等の無機材料が挙げられる。

次に、ステップＳ１３（ラビング工程）では、各配向膜にラビング処理を施す。なお、液晶層６１中の液晶分子の配向状態によってはステップＳ１３を省略してもよい。また、ラビング処理に代えて、ラビング処理以外の配向処理、例えば光配向処理を施してもよい。

次に、ステップＳ１４（シール塗布工程）において、スクリーン印刷法、ディスペンサ描画法等の方法により、アレイ用マザーガラス及びＣＦ用マザーガラスのいずれかに硬化前のシールの材料（以下、シール材とも言う。）を塗布する。シール材は、ペースト状であり、閉じた環状に塗布される。このシール材は、硬化性（例えば紫外線硬化性）及び熱硬化性を有する材料（以下、光・熱併用型シール材とも言う。）であり、一般的には、アクリル樹脂及び／又はエポキシ樹脂を含む。光・熱併用型シール材の具体例としては、例えば、エポキシアクリル系樹脂を主成分とするフォトレックＳシリーズ（積水化学工業社製）が挙げられる。シール材は、好ましくは、ディスペンサ描画法により塗布される。

次に、ステップＳ１５（液晶材料滴下及び貼り合わせ工程）において、シール材が塗布されたマザーガラス、塗布されていないマザーガラス、又は、両方のマザーガラス上に液晶材料を滴下し、そして、両マザーガラスを互いに貼り合わせる。両マザーガラスの貼り合わせは、大気圧よりも低い環境下（例えば真空下）で行われる。貼り合わせの後、両マザーガラスは大気圧下に置かれる。液晶材料は、好ましくは、ＣＦ用マザーガラス上に滴下される。

次に、ステップＳ１６（シール仮硬化工程）において、アレイ用マザーガラス側からシール材に光を照射し、シール材をある程度まで硬化（仮硬化）させる。このとき、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１によって光が遮られるため、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１上においては、シール材に照射される光が不足し、シール材はほとんど仮硬化しない。しかしながら、トランジスタＴｒ２〜Ｔｒ４及び配線７４〜７６が配置されている領域６５には多くの透光領域が含まれるため、シール材は、領域６５上においては充分に仮硬化することができる。また、仮硬化したシール材部分（上記第１部分に対応する部分）は、表示領域７のより近く配置され、仮硬化しなかったシール材部分（上記第２部分に対応する部分）は、アレイ基板１０の端部１０ａのより近くに配置されている。そのため、仮硬化しなかったシール材部分が液晶層に接触するのを防止することができ、その結果、シール材成分が液晶層に溶解及び拡散するのを防止することができる。なお、アレイ基板１０側から光を照射するのは、対向基板５０にはＢＭ５２が形成されているためである。照射する光の種類は特に限定されず、例えば、紫外線を含む光が挙げられる。好ましくは、紫外線を用いる。

次に、ステップＳ１７（シール本硬化工程）において、貼り合わされたマザーガラスを加熱する。この加熱によりシール材を更に硬化（本硬化）させる。この工程でシール材の全部が硬化する。そのため、シール材は、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている領域６４上において、ステップＳ１６ではほとんど仮硬化せず、ステップＳ１７で本硬化する。他方、シール材は、トランジスタＴｒ２〜Ｔｒ４及び配線７４〜７６が配置されている領域６５上において、ステップＳ１６で仮硬化し、かつ、ステップＳ１７で本硬化する。

このように本実施形態では、仮硬化及び本硬化するシール材部分（上記第１部分に対応する部分）を表示領域７のより近く配置し、仮硬化せず、本硬化するシール材部分（上記第２部分に対応する部分）をアレイ基板１０の端部１０ａのより近くに配置している。

また、特許文献１１に記載の技術においては基板同士を貼り合わせる前にシール材を仮硬化させる必要があったが、本実施形態では、マザーガラス同士を貼り合わせた後にシール材を仮硬化させている。そのため、ごみ等の異物が液晶層に混入するのを防止することができる。更に、本実施形態では、仮硬化のためのマスクも必要ない。そのため、製造コストを削減することができる。

なお、ステップＳ１６、Ｓ１７における光照射及び熱処理の条件は、シール材の特性に合わせて適宜設定できるが、フォトレックＳシリーズを用いた場合は、例えば、１０Ｊ前後の紫外線を照射し、１２０℃で６０分間、熱処理を行う。

次に、ステップＳ１８（分断工程）において、貼り合わされたマザーガラスをパネル分断線で分断し、複数の液晶セルに分割する。

次に、ステップＳ１９（検査工程）において、液晶セルについて点灯検査等の検査を行い、液晶セルの品質状態を確認する。

その後、液晶セルの両表面上に、偏光板及び位相板（任意）を貼り付けた後、ソースドライバ５を実装して、液晶パネル１が完成する。そして、液晶パネル１にフレキシブル基板を接続し、制御部及びバックライトユニットを取り付け、これらを筐体に収納することにより、実施形態１の液晶ディスプレイが完成する。

本実施形態では、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１は、アレイ基板１０の端部１０ａと制御素子領域７７との間の領域内に配置されている。そのため、制御素子領域７７の各トランジスタと配線群７８とを出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１の表示領域７側に配置することができる。また、トランジスタＴｒ２〜Ｔｒ４及び配線７４〜７６が配置されている領域６５上においてシール材を仮硬化及び本硬化させることができ、他方、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている領域６４上においてシール材を本硬化させることができる。以上の結果、シール本硬化工程を終えるまでにシール材成分が液晶層に溶解するのを抑制することができる。また、シール塗布領域６３を広く設定することができる。更に、液晶漏れが発生するのを抑制することができる。したがって、品質上の不具合の発生を低減することができ、かつ、基板間の接着強度を向上することができる。

なお、各素子の大きさ及び各配線の太さは特に限定されず、適宜設定することができるが、例えは、図１４に示す値を適用することができる。なお、配線７４、７５の太さは、配線７６と実質的に同じである。また、配線７４及び配線７５の間隔は、３０μｍに設定することができる。また、出力トランジスタのピッチは、単位回路又はゲートバスラインのピッチと実質的に等しい。更に、素子間、又は、素子及び配線の間を接続する配線の幅に関しては、例えば、１０μｍに設定することができる。

図１４に示された場合では、トランジスタＴｒ２〜Ｔｒ４、配線７６及び配線７５を含む領域Ａにおいて遮光される面積の割合を概算すると、略２５％（＝（１０５×７０＋５０×７０＋３０×６０＋２０×２０×６×コンタクトが６個＋３０×２００×配線の線状部分が４本）／（８００×２００）＝３９０５０／１６００００）である。他方、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１を含む領域Ｂにおいて遮光される面積の割合を概算すると、略８０％（＝（８０×１９０＋２００×１６０）／（３００×２００）＝４７２００／６００）である。このように、領域Ａにおいて遮光される面積の割合は、５０％以下であることが好ましく、領域Ｂにおいて遮光される面積の割合は、５０％より大きいことが好ましい。

（実施形態２）
実施形態２の液晶ディスプレイは、シフトレジスタ中の素子及び配線のレイアウトが異なるが異なることを除いて、実施形態１の液晶ディスプレイと実質的に同じである。

実施形態１では、配線群７８は、トランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）及び表示領域７の間の領域内に配置されていた。他方、本実施形態では、図１５に示すように、トランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）が配線群７８及び表示領域７の間の領域内に配置されている。実施形態１、２は、配線群７８及びトランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）が、表示領域７及び出力トランジスタＴｒ１の間の領域内に配置されているという点で共通の特徴を有する。

アレイ基板１０は、太い破線に挟まれた帯状の領域（以下、シール塗布領域とも言う。）６３を含んでおり、シール６２は、シール塗布領域６３からはみ出さないようにしてシール塗布領域６３上に帯状に形成されている。シール塗布領域６３は、一方の端部がブートストラップ・コンデンサＣＢ１とアレイ基板１０の端部１０ａとの間の領域内に設定され、他方の端部がトランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）と表示領域７との間の領域内に設定されている。また、シール塗布領域６３は、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている領域６４と、トランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）及び配線７４〜７６（配線群７８）が配置されている領域６６とを含んでいる。領域６６は、上記第１領域に相当し、領域６４は、上記第２領域に相当する。このように、本実施形態では、比較形態１とは異なり、シール塗布領域６３内に出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている。

シール６２は、出力トランジスタＴｒ１の一部又は全部と、配線群７８の一部又は全部とを少なくとも覆うように配置されている。シール塗布領域６３からはみ出さない限り、これら以外の領域をシール６２が覆うか否かは特に限定されない。例えば、シール６２は、出力トランジスタＴｒ１の全部と、配線群７８の全部と、制御素子領域７７の一部の領域又は全領域を覆うように配置されてもよいし、ブートストラップ・コンデンサＣＢ１の一部又は全部と、出力トランジスタＴｒ１の全部と、配線群７８の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよい。このように、シール６２は、液晶層６１に隣接する第１部分と、第１部分に隣接する第２部分とを含み、第１部分は、領域６６上に配置され、第２部分は、領域６４上に配置されている。

本実施形態では、実施形態１と同様に、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１は、アレイ基板１０の端部１０ａと制御素子領域７７との間の領域内に配置されている。したがって、本実施形態においても、品質上の不具合の発生を低減することができ、かつ、基板間の接着強度を向上することができる。

なお、実施形態１、２の各々においては、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１の配置場所が互いに入れ替わっていてもよい。

（実施形態３）
実施形態３の液晶ディスプレイは、シフトレジスタ中の素子及び配線のレイアウトが異なることを除いて、実施形態１の液晶ディスプレイと実質的に同じである。

本実施形態では、図１６に示すように、トランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）は、アレイ基板１０の端部１０ａと、ブートストラップ・コンデンサＣＢ１との間の領域内に配置されている。

アレイ基板１０は、太い破線に挟まれた帯状の領域（以下、シール塗布領域とも言う。）６３を含んでおり、シール６２は、シール塗布領域６３からはみ出さないようにしてシール塗布領域６３上に帯状に形成されている。シール塗布領域６３は、一方の端部が制御素子領域７７とアレイ基板１０の端部１０ａとの間の領域内に設定され、他方の端部が配線７４及び表示領域７の間の領域内に設定されている。また、シール塗布領域６３は、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている領域６４と、トランジスタＴｒ２〜Ｔｒ４が配置されている領域６７と、配線７４〜７６（配線群７８）が配置されている領域６８とを含んでいる。領域６８は、上記第１領域に相当し、領域６４は、上記第２領域に相当する。このように、本実施形態では、比較形態１とは異なり、シール塗布領域６３内に出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている。

シール６２は、出力トランジスタＴｒ１の一部又は全部と、配線７６の一部又は全部とを少なくとも覆うように配置されている。シール塗布領域６３からはみ出さない限り、これら以外の領域をシール６２が覆うか否かは特に限定されない。例えば、シール６２は、ブートストラップ・コンデンサＣＢ１の一部又は全部と、出力トランジスタＴｒ１の全部と、配線７６の全部とを覆うように配置されてもよいし、制御素子領域７７の一部の領域又は全領域と、ブートストラップ・コンデンサＣＢ１の全部と、出力トランジスタＴｒ１の全部と、配線７６の全部と、配線７５の一部又は全部とを覆うように配置されてもよいし、制御素子領域７７の一部の領域又は全領域と、ブートストラップ・コンデンサＣＢ１の全部と、出力トランジスタＴｒ１の全部と、配線７６の全部と、配線７５の全部と、配線７４の一部又は全部とを覆うように配置されてもよい。このように、シール６２は、液晶層６１に隣接する第１部分と、第１部分に隣接する第２部分とを含み、第１部分は、領域６８上に配置され、第２部分は、領域６４上に配置されている。

本実施形態では、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１は、アレイ基板１０の端部１０ａと配線７６との間の領域内に配置されている。そのため、配線群７８を出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１の表示領域７側に配置することができる。また、配線７４〜７６が配置されている領域６８上においてシール材を仮硬化及び本硬化させることができ、他方、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている領域６４上においてシール材を本硬化させることができる。以上の結果、シール本硬化工程を終えるまでにシール材成分が液晶層に溶解するのを抑制することができる。また、シール塗布領域６３を広く設定することができる。更に、液晶漏れが発生するのを抑制することができる。したがって、実施形態１と同様に、品質上の不具合の発生を低減することができ、かつ、基板間の接着強度を向上することができる。

ただし、本実施形態では、仮硬化及び本硬化するシール材部分が分離して配置されている点で、実施形態１とは異なる。

（実施形態４）
実施形態４の液晶ディスプレイは、シフトレジスタ中の素子及び配線のレイアウトが異なることを除いて、実施形態３の液晶ディスプレイと実質的に同じである。

実施形態３では、トランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）は、アレイ基板１０の端部１０ａと、ブートストラップ・コンデンサＣＢ１との間の領域内に配置されていた。他方、本実施形態では、図１７に示すように、配線群７８がアレイ基板１０の端部１０ａと、出力トランジスタＴｒ１との間の領域内に配置されている。実施形態３、４は、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が、配線群７８及びトランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）の間の領域内に配置されているという点で共通の特徴を有する。

アレイ基板１０は、太い破線に挟まれた帯状の領域（以下、シール塗布領域とも言う。）６３を含んでおり、シール６２は、シール塗布領域６３からはみ出さないようにしてシール塗布領域６３上に帯状に形成されている。シール塗布領域６３は、一方の端部が配線７４及び端部１０ａの間に設定され、他方の端部がトランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）と表示領域７との間の領域内に設定されている。シール塗布領域６３は、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている領域６４と、トランジスタＴｒ２〜Ｔｒ４が配置されている領域６７と、配線７４〜７６（配線群７８）が配置されている領域６８とを含んでいる。領域６７は、上記第１領域に相当し、領域６４は、上記第２領域に相当する。このように、本実施形態では、比較形態１とは異なり、シール塗布領域６３内に出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている。

シール６２は、ブートストラップ・コンデンサＣＢ１の一部又は全部と、制御素子領域７７の一部の領域又は全領域とを少なくとも覆うように配置されている。シール塗布領域６３からはみ出さない限り、これら以外の領域をシール６２が覆うか否かは特に限定されない。例えば、シール６２は、出力トランジスタＴｒ１の一部又は全部と、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよいし、配線７６の一部又は全部と、出力トランジスタＴｒ１の全部と、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよいし、配線７５の一部又は全部と、配線７６の全部と、出力トランジスタＴｒ１の全部と、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよいし、配線７４の一部又は全部と、配線７５の全部と、配線７６の全部と、出力トランジスタＴｒ１の全部と、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよい。このように、シール６２は、液晶層６１に隣接する第１部分と、第１部分に隣接する第２部分とを含み、第１部分は、領域６７上に配置され、第２部分は、領域６４上に配置されている。

本実施形態では、実施形態１と同様に、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１は、アレイ基板１０の端部１０ａと制御素子領域７７との間の領域内に配置されている。したがって、本実施形態においても、品質上の不具合の発生を低減することができ、かつ、基板間の接着強度を向上することができる。

また、配線群７８は、アレイ基板１０の端部１０ａと、出力トランジスタＴｒ１との間の領域内に配置されている。そのため、外部から侵入する静電気からトランジスタＴｒ１〜Ｔｒ４を配線群７８によって保護することができる。

なお、実施形態３、４の各々においては、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１の配置場所が互いに入れ替わっていてもよい。

（実施形態５）
実施形態５の液晶ディスプレイは、シフトレジスタ中の素子及び配線のレイアウトが異なることを除いて、実施形態１の液晶ディスプレイと実質的に同じである。

本実施形態では、図１８に示すように、トランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）は、表示領域７と、ブートストラップ・コンデンサＣＢ１との間の領域内に配置されており、配線群７８は、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１の間の領域内に配置されている。

アレイ基板１０は、太い破線に挟まれた帯状の領域（以下、シール塗布領域とも言う。）６３を含んでおり、シール６２は、シール塗布領域６３からはみ出さないようにしてシール塗布領域６３上に帯状に形成されている。シール塗布領域６３は、一方の端部が出力トランジスタＴｒ１とアレイ基板１０の端部１０ａとの間の領域内に設定され、他方の端部がトランジスタＴｒ２〜Ｔｒ４（制御素子領域７７）と表示領域７との間の領域内に設定されている。シール塗布領域６３は、出力トランジスタＴｒ１が配置されている領域６９と、ブートストラップ・コンデンサＣＢ１が配置されている領域７０と、トランジスタＴｒ２〜Ｔｒ４が配置されている領域６７と、配線７４〜７６（配線群７８）が配置されている領域７９とを含んでいる。領域６７、７９は、上記第１領域に相当し、領域６９、７０は、上記第２領域に相当する。このように、本実施形態では、比較形態１とは異なり、シール塗布領域６３内に出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１が配置されている。

シール６２は、（１）出力トランジスタＴｒ１の一部又は全部と、配線７４の一部又は全部とを少なくとも覆うように配置されているか、又は、（２）ブートストラップ・コンデンサＣＢ１の一部又は全部と、制御素子領域７７の一部の領域又は全領域とを少なくとも覆うように配置されている。また、シール６２は、液晶層６１に隣接する第１部分と、第１部分に隣接する第２部分とを含でいる。（１）、（２）の各場合において、シール塗布領域６３からはみ出さず、かつ、第１部分がブートストラップ・コンデンサＣＢ１上に配置されない限り、上記以外の領域をシール６２が覆うか否かは特に限定されない。

（１）の場合、例えば、シール６２は、出力トランジスタＴｒ１の全部と、配線群７８の全部とを覆うように配置されてもよいし、出力トランジスタＴｒ１の一部又は全部と、配線群７８の全部と、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよい。

（２）の場合、例えば、シール６２は、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の全領域とを覆うように配置されてもよいし、配線群７８の一部又は全部と、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよいし、出力トランジスタＴｒ１の一部又は全部と、配線群７８の全部と、ブートストラップ・コンデンサＣＢ１の全部と、制御素子領域７７の一部の領域又は全領域とを覆うように配置されてもよい。

本実施形態では、出力トランジスタＴｒ１は、アレイ基板１０の端部１０ａと配線群７８との間の領域内に配置されており、ブートストラップ・コンデンサＣＢ１は、アレイ基板１０の端部１０ａと制御素子領域７７との間の領域内に配置されている。そのため、配線群７８を出力トランジスタＴｒ１の表示領域７側に配置することができ、また、制御素子領域７７をブートストラップ・コンデンサＣＢ１の表示領域７側に配置することができる。また、トランジスタＴｒ２〜Ｔｒ４が配置されている領域６７上と、配線群７８が配置されている領域７９上とにおいてシール材を仮硬化及び本硬化させることができる。他方、出力トランジスタＴｒ１が配置されている領域６９上と、ブートストラップ・コンデンサＣＢ１が配置されている領域７０上においてシール材を本硬化させることができる。以上の結果、シール本硬化工程を終えるまでにシール材成分が液晶層に溶解するのを抑制することができる。また、シール塗布領域６３を広く設定することができる。更に、液晶漏れが発生するのを抑制することができる。したがって、実施形態１と同様に、品質上の不具合の発生を低減することができ、かつ、基板間の接着強度を向上することができる。

ただし、本実施形態では、仮硬化及び本硬化するシール材部分が分離して配置されている点で、実施形態１とは異なる。

なお、実施形態５では、出力トランジスタＴｒ１及びブートストラップ・コンデンサＣＢ１の配置場所が互いに入れ替わっていてもよく、また、制御素子領域７７及び配線群７８の配置場所が互いに入れ替わっていてもよい。

以下、実施形態１〜５の種々の変形例について説明する。
各ＴＦＴの半導体材料は特に限定されず、適宜、選択することができる。例えば、シリコン等の１４属元素の半導体、酸化物半導体等が挙げられる。更に、各ＴＦＴの半導体材料の結晶性は特に限定されず、単結晶、多結晶、非晶質、又は、微結晶であってもよく、これらの２種以上の結晶構造を含んでもよい。しかしながら、出力トランジスタがアモルファスシリコンを含む場合、その駆動能力を大きくする観点から、出力トランジスタのチャネル幅と、ブートストラップ・コンデンサのサイズとは特に大きくなる。したがって、出力トランジスタがアモルファスシリコンを含む場合に、品質上の不具合の発生を低減することができる効果やシールの接着強度を向上することができるといった効果を顕著に発揮することができる。なお、酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）からなる群より選ばれる少なくとも一種の元素と、酸素（Ｏ）とを含むことが好ましく、Ｉｎ、Ｇａ、Ｚｎ及びＯを含むことがより好ましい。

また、各ＴＦＴの型はボトムゲート型に特に限定されず、適宜、選択することができる。

更に、額縁領域には、ゲートドライバのＴＦＴ以外のＴＦＴが更に配置されていてもよい。

また、上述のレイアウトを満たす単位回路の数と配置場所は特に限定されず、適宜設定することができる。すなわち、少なくとも一つの単位回路が上述のいずれかのレイアウトを含んでいればよく、一部又は全ての単位回路が上述のいずれかのレイアウトを含んでもよい。ただし、上述の効果を特に効果的に発揮する観点からは、全ての単位回路が上述のいずれかのレイアウトを含むことが好ましい。

更に、各ゲートドライバの素子及び配線の種類は、出力トランジスタ及びブートストラップ・コンデンサを除いて、特に限定されず、適宜決定することができる。

そして、実施形態１〜５は、互いに組み合わされてもよく、例えば、異なるレイアウトの単位回路を同じシフトレジスタ内に形成してもよいし、複数のシフトレジスタが互いに異なるレイアウトの単位回路を含んでいてもよい。

１：液晶パネル
２：表示部
３：画素
４：画素用ＴＦＴ
５：ソースバスライン用の駆動回路（ソースドライバ）
６ａ、６ｂ：ゲートバスライン用の駆動回路（ゲートドライバ）
７：表示領域
８：額縁領域
９：画素電極
１０：アレイ基板
１０ａ：端部
１１：絶縁基板
１２、Ｓ１〜Ｓｍ：ソースバスライン
１３、Ｇ１〜Ｇｎ：ゲートバスライン
１４：コモン転移用電極
１６：共通幹配線
１７：コモンバスライン
１８、１９：引き出し線
２５：入力配線
２６、２７、２８、２９、３０：端子
３１：第１電極
３２：第２電極
４１：ゲート電極
４２：ゲート絶縁膜
４３：ｉ層（半導体活性層）
４４：ｎ＋層
４５：ソース電極
４６：ドレイン電極
４７、４８：絶縁膜
５０：対向基板
５１：絶縁基板
５２：ブラックマトリクス（ＢＭ）
６１：液晶層
６２：シール
６３：シール塗布領域
６４〜６９、７０、７９：領域
７１：画素アレイ
７２：表示制御回路
７３ａ、７３ｂ：シフトレジスタ
７４〜７６：配線
７７：制御素子領域
７８：配線群
Ｐｉｊ：画素回路
ＳＲ１〜ＳＲｎ：単位回路
ＩＮａ、ＩＮｂ：入力端子
ＣＫＡ、ＣＫＢ：クロック端子
ＶＳＳ：電源端子
ＯＵＴ：出力端子
Ｔｒ１〜Ｔｒ４：トランジスタ
ＣＢ１：ブートストラップ・コンデンサ

Claims (12)

1. 第１基板と、前記第１基板に対向する第２基板と、前記第１基板及び前記第２基板の間に設けられた液晶層及びシールとを備える液晶ディスプレイであって、
   前記第１基板は、絶縁基板と、前記絶縁基板上にモノリシック形成されたシフトレジスタと、複数のバスラインと、当該第１基板の第１端部と、表示領域とを含み、
   前記シフトレジスタは、多段接続された複数の単位回路と、前記複数の単位回路に接続された配線とを含み、かつ、前記第１端部及び前記表示領域の間の領域内に配置され、
   前記複数の単位回路は少なくとも一つは、
   クロック信号が入力されるクロック端子と、
   対応するバスラインに接続され、出力信号が出力される出力端子と、
   ソース及びドレインの一方が前記クロック端子に接続され、前記ソース及び前記ドレインの他方が前記出力端子に接続された第１トランジスタと、
   前記第１トランジスタ以外の第２トランジスタと、
   第１端子が前記第１トランジスタのゲートに接続され、第２端子が前記出力端子に接続されたコンデンサとを含み、
   前記第１トランジスタ及び前記コンデンサは、前記第１端部と、前記第２トランジスタとの間の領域内に配置され、
   前記第２トランジスタは、前記表示領域と、前記第１トランジスタ及び前記コンデンサとの間の領域内に配置され、
   前記シールは、光硬化性を有する材料の硬化物を含み、
   前記第１基板は、前記配線及び／又は前記第２トランジスタが配置された第１領域と、前記第１トランジスタ及び／又は前記コンデンサが配置された第２領域とを含み、
   前記シールは、前記液晶層に隣接する第１部分と、前記第１部分に隣接する第２部分とを含み、
   前記第１部分は、前記第１領域上に配置され、
   前記第２部分は、前記第２領域上に配置される液晶ディスプレイ。
2. 前記配線及び前記第２トランジスタは、前記表示領域と、前記第１トランジスタ又は前記コンデンサとの間の領域内に配置される請求項１記載の液晶ディスプレイ。
3. 前記配線は、前記第２トランジスタ及び前記表示領域の間の領域内に配置される請求項２記載の液晶ディスプレイ。
4. 前記第２トランジスタは、前記配線及び前記表示領域の間の領域内に配置される請求項２記載の液晶ディスプレイ。
5. 前記第１トランジスタ及び前記コンデンサは、前記配線及び前記第２トランジスタの間の領域内に配置される請求項１記載の液晶ディスプレイ。
6. 前記配線は、前記第１端部と、前記第１トランジスタ又は前記コンデンサとの間の領域内に配置される請求項５記載の液晶ディスプレイ。
7. 前記配線は、前記第１トランジスタ及び前記コンデンサの間の領域内に配置される請求項１記載の液晶ディスプレイ。
8. 前記シールは、光硬化性及び熱硬化性を有する材料の硬化物を含む請求項１〜７のいずれかに記載の液晶ディスプレイ。
9. 前記第２基板は、前記シフトレジスタに対向する遮光部材を有する請求項１〜８のいずれかに記載の液晶ディスプレイ。
10. 前記配線には、パルス信号が伝送される請求項１〜９のいずれかに記載の液晶ディスプレイ。
11. 前記第１基板は、前記表示領域内に設けられた複数の画素回路を含み、
    前記複数の画素回路は各々、画素用トランジスタと、前記画素用トランジスタに接続された画素電極とを含み、
    前記複数のバスラインは各々、対応する複数の画素用トランジスタのゲートに接続される請求項１〜１０のいずれかに記載の液晶ディスプレイ。
12. 前記第１領域の方が前記第２領域よりも遮光される面積の割合が小さい請求項１〜１１のいずれかに記載の液晶ディスプレイ。

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