CN105609074B - 一种移位寄存器电路、阵列基板和显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存器电路、阵列基板和显示装置，属于显示驱动技术领域。移位寄存器电路，包括布置在阵列基板上的用于按垂直于栅线的方向进行分区驱动的两个或两个以上驱动模块，对于在垂直于栅线的方向上相邻的第一驱动模块和第二驱动模块；其中，第一驱动模块的第一驱动输入布线被设置为从第一驱动模块的第一端位置的移位寄存器向第一驱动模块的第二端位置的移位寄存器依次接入第一时钟驱动信号，第二驱动模块的第二驱动输入布线被设置为从第二驱动模块的第二端位置的移位寄存器向第二驱动模块的第一端位置的移位寄存器依次接入第二时钟驱动信号。本发明的两个驱动模块在其交界处的RC延迟基本不会发生跳变，有利于提高显示效果。

Description

一种移位寄存器电路、阵列基板和显示装置
技术领域
本发明属于显示驱动技术领域，涉及GOA（Gate Driver On Array，位于阵列基板上的驱动）的分区（Block）驱动，尤其涉及一种移位寄存器电路、阵列基板和显示装置。
背景技术
显示面板中需要使用栅极驱动电路来对形成在阵列基板上的TFT阵列进行驱动来控制各个像素或亚像素单元的显示，其中，GOA技术是将栅极驱动电路制作在阵列基板上，避免了在阵列基板的外部布置用于来形成栅极驱动电路的电路板及芯片，非常有利于减小显示器的边框尺寸、提高显示面板的集成度并降低成本，因此，被广泛应用。
现有的GOA技术中，使用布置在阵列基板上的移位寄存器为相应的栅线提供栅极驱动信号，通常也可以将其称之为GOA单元。图1所示为现有技术一实施例的移位寄存器电路的基本结构示意图。如图1所示，移位寄存器电路10中对应栅线GL1、GL2、…、GLn、GL（n+1）分别设置了移位寄存器SR1、SR2、…、SRn、SR（n+1），它们被布置在阵列基板上，每个移位寄存器的输出信号OUT（即OUT1、OUT2、…或OUTn+1）还作为输入信号INPUT输入到下一行栅线对应的移位寄存器，用来开启下一行的移位寄存器；同时，下一行的移位寄存器的输出信号OUT还输入到上一行的移位寄存器作为复位信号RESET；并且，移位寄存器 SR1、SR2、…、SRn、SR（n+1）输入的时钟驱动信号CLK和CLKB是来自同一信号源，即CLK和CLKB，并且通过阵列基板上布置的相同驱动输入布线110a和110b分别接入每个移位寄存器的驱动信号输入端，即移位寄存器中的CLK和CLKB。
在图1实施例的现有技术的移位寄存器电路中，由于所有移位寄存器是接入同一时钟驱动信号，并且对于每个移位寄存器来说，其驱动信号的输入电阻负载、输入电容负载相对相邻的上一行的移位寄存器的驱动信号的输入电阻负载、输入电容负载是大致连续变化的，因此，移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势如图2所示，其中，横坐标表示栅线GL1、GL2、…、GLn分别对应的移位寄存器，纵坐标表示对应于上述移位寄存器处驱动信号的电阻负载和电容负载，可以看到按行相邻布置的移位寄存器之间的驱动信号的电阻负载和电容负载是基本连续变化的，因此，在显示时不会出现Mura问题。
为了降低图1所示实施例的移位寄存器电路10的功耗，越来越多的移位寄存器电路采用分区驱动，也即若干行对应的多个移位寄存器被划分为一个块或区（Block），将其定义为驱动模块或GOA块；相邻的两个GOA块中，不同的GOA块之间采用不同的时钟驱动信号以使它们分别在不同的时间工作，减少时钟驱动信号充放电的电容负载，从而降低功耗。
但是，本申请的发明人发现，在相邻的GOA块的交界处，相邻设置的移位寄存器的驱动信号输入的电阻负载和电容负载会发生比较大的跳变，从而相应产生驱动信号输入的延迟跳变，该延迟跳变反映在显示上是产生Block问题，例如相邻的GOA块对应的显示区域之间产生Flicker（闪烁）、横纹Mura问题。
发明内容
本发明的目的在于，减小用于分区驱动的相邻的驱动模块或GOA块之间的驱动信号输入的延迟跳变。
为实现以上目的或者其他目的，本发明提供以下技术方案：
按照本发明的一方面，提供一种移位寄存器电路，包括布置在阵列基板上的用于按垂直于栅线的方向进行分区驱动的两个或两个以上驱动模块，每个驱动模块包括多个移位寄存器，对于在垂直于栅线的方向上相邻的任意两个所述驱动模块分别定义为第一驱动模块和第二驱动模块；
其中，所述第一驱动模块的第一驱动输入布线被设置为从所述第一驱动模块的第一端位置的移位寄存器向所述第一驱动模块的第二端位置的移位寄存器依次接入第一时钟驱动信号，所述第二驱动模块的第二驱动输入布线被设置为从所述第二驱动模块的第二端位置的移位寄存器向所述第二驱动模块的第一端位置的移位寄存器依次接入第二时钟驱动信号；
其中，在每个所述驱动模块中，所述第二端位置是在所述垂直于栅线的方向上与所述第一端位置相对的。
根据本发明一实施例的移位寄存器电路，其中，对应所述第一驱动输入布线设置第一输入补偿电阻，对应所述第二驱动布线设置第二输入补偿电阻，其中，所第一驱动输入布线的电阻与所述第一输入补偿电阻之和等于所第二驱动输入布线的电阻与所述第二输入补偿电阻之和。
可选地，所述第一输入补偿电阻和/或所述第二输入补偿电阻被设置在所述阵列基板上和/或阵列基板外。
根据本发明又一实施例的移位寄存器电路，其中，所述第一端位置对应所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最小排列序数，所述第二端位置对应为所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最大排列序数。
具体地，所述第一驱动输入布线在垂直于栅线的方向靠近第一驱动模块布置；所述第二驱动输入布线包括在垂直于栅线的方向布置的第一段和相对所述第一段反转弯折连接的第二段，所述第二段靠近第二驱动模块布置。
根据本发明还一实施例的移位寄存器电路，其中，所述第一端位置对应所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最大排列序数，所述第二端位置对应为所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最小排列序数。
具体地，所述第一驱动输入布线包括在垂直于栅线的方向布置的第一段和相对所述第一段反转弯折连接的第二段，所述第一驱动输入布线的第二段靠近第一驱动模块布置；所述第二驱动输入布线包括在垂直于栅线的方向布置的第一段和相对该第一段垂直弯折连接的第二段，所述第二驱动输入布线的所述第二段靠近第二驱动模块布置。
在之前所述任一实施例的移位寄存器电路中，进一步，所述第一驱动输入布线和所述第二驱动输入布线从所述阵列基板的同一位置处分别接入所述第一时钟驱动信号和所述第二时钟驱动信号。
在之前所述任一实施例的移位寄存器电路中，进一步，所述第一驱动输入布线和所述第二驱动输入布线具有相同的线宽和/或线厚。
在之前所述任一实施例的移位寄存器电路中，进一步，每个驱动模块所包括的移位寄存器的个数相等。
按照本发明的又一方面，提供一种阵列基板，其包括以上任一项所述及的移位寄存器电路。
按照本发明的还一方面，提供一种显示装置，其包括以上所述阵列基板。
本发明的技术效果是，通过对相邻的第一驱动模块和第二驱动模块分别布置时钟驱动信号接入方向相反的第一驱动输入布线和第二驱动输入布线，从而，任何相邻的两驱动模块在其交界处的RC延迟不会发生跳变或者跳变大大减小；使用该移位寄存器的显示装置在显示上不会产生Block问题，有利于降低Flicker（闪烁）、减小横纹Mura，因此，显示效果得到明显提升。
附图说明
从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完整清楚，其中，相同或相似的要素采用相同的标号表示。
图1是现有技术一实施例的移位寄存器电路的基本结构示意图。
图2是图1所示实施例的移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势示意图。
图3是按照本发明第一实施例的移位寄存器电路的基本结构示意图。
图4是图3所示第一实施例的移位寄存器电路的简化结构示意图。
图5是图3所示实施例的移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势示意图。
图6是按照本发明第二实施例的移位寄存器电路的简化结构示意图。
图7是图6所示实施例的移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势示意图。
图8是按照本发明第三实施例的移位寄存器电路的简化结构示意图。
图9是图8所示实施例的移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势示意图。
具体实施方式
下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。容易理解，根据本发明的技术方案，在不变更本发明的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限定或限制。
下面的描述中，为描述的清楚和简明，并没有对图中所示的所有多个部件进行详细描述，附图中示出了本领域普通技术人员为完全能够实现本发明的多个部件，对于本领域技术人员来说，许多部件的操作都是熟悉而且明显的。
在本发明的以下实施例中，阵列基板上设置有多条平行的栅线以及与栅线基本垂直的多条数据线，栅线的方向（即栅线所在的方向）定义为“行”的方向，即图中所示的X方向，垂直于栅线的方向定义为“列”的方向，也即数据线的方向（即在阵列基板上的布置方向），如图中所示的Y方向。需要理解，在其他变换实施例中，例如也可以将栅线的方向定义为“列”的方向，数据线的方向定义为“行”的方向。
图3所示为按照本发明第一实施例的移位寄存器电路的基本结构示意图；图4所示为图3所示第一实施例的移位寄存器电路的简化结构示意图。结合图3和图4所示，其中示出了布置在阵列基板（图中未示出）上的移位寄存器电路30的局部电路结构，该移位寄存器电路30主要是用来为多条栅线提供驱动信号输出，从而可以向栅线施加栅极驱动信号，在该实施例中，示例列出了布置在阵列基板上的其中若干条栅线的输入端，具体分别为栅线GL11、GL12、…、GL1n和栅线GL21、GL22、…、GL2n，栅线GL11、GL12、…、GL1n和栅线GL21、GL22、…、GL2n列的方向上依次平行设置。其中，对应栅线GL11、GL12、…、GL1n，分别设置了移位寄存器SR11、SR12、…、SR1n；对应栅线GL21、GL22、…、GL2n，分别设置了移位寄存器SR21、SR22、…、SR2n。将理解，每个移位寄存器SR的输出端直接连接栅线并为栅线提供栅极驱动信号，也即输出移位寄存器电路30的驱动信号输出，每个移位寄存器SR也可以称之为“GOA单元”。
在本发明的实施例中，每个移位寄存器电路30需要至少接入时钟驱动信号来驱动其中的每个移位寄存器SR，按照接入的时钟驱动信号来划分，可以将移位寄存器电路30在阵列基板上的移位寄存器划分成不同的驱动模块。在图3所示实施例中，移位寄存器SR11、SR12、…、SR1n被接入时钟驱动信号CLK和CLKB，构成了驱动模块310；移位寄存器SR21、SR22、…、SR2n被接入时钟驱动信号CLK’和CLKB’，构成了驱动模块320。驱动模块310和驱动模块320是在Y方向上进行划分的，它们分别被输入不同的时钟驱动信号，从而实现分区驱动。
需要理解的是，驱动模块的划分按照接入的时钟驱动信号不同来实现的，图3中示意的虚线框仅是用来清楚示意驱动模块的区域范围。每个驱动模块整体也是设置在阵列基板上，也可以将其称之为“GOA模块（Block）”。这些驱动模块之间分别采用不同的时钟信号驱动，分别在不同的时间工作，有利于减少时钟驱动信号充放电的电容负载，因此，采用分区驱动可以降低移位寄存器电路30的整体功耗。
继续如图3所示，多个相邻的驱动模块中，每个移位寄存器SR的输出信号还作为输入信号INPUT输入到下一行栅线对应的移位寄存器SR，用来开启下一行的移位寄存器SR；同时，下一行的移位寄存器SR的输出信号还输入到上一行的移位寄存器SR作为复位信号RESET。所有驱动模块可以同时接入电压信号VSS，也即所有移位寄存器SR均通过驱动输入布线350接入电压信号VSS。
继续如图3和图4所示，对应不同的驱动模块分别设置不同的输入布线；具体地，对应驱动模块310设置驱动输入布线311和312，其中驱动输入布线311用来接入时钟驱动信号CLK，驱动输入布线312用来接入时钟驱动信号CLKB；对应驱动模块320设置驱动输入布线321和322，其中驱动输入布线321用来接入时钟驱动信号CLK’，驱动输入布线322用来接入时钟驱动信号CLKB’。
继续如图3和图4所示，驱动模块310和驱动模块320在Y方向上是相邻设置的，也就是说，驱动模块310对应的在Y方向的末行的栅线与驱动模块320在Y方向的首行的栅线是相邻的，也即栅线GL1n和栅线GL21是相邻行，它们表示驱动模块310和驱动模块320的交界处。在本发明实施例中，栅线GL或移位寄存器SR的下标对应的第一位数字反映其所属的驱动模块，其下标对应的第二位数字反映其在所属驱动模块中对应的排列序数（例如行数）。
对应每个驱动模块，可以定义第一端位置和第二端位置，第二端位置是在垂直于栅线的方向上（Y方向）与第一端位置相对的，也即它们在Y方向相向设置。在如图3所示的实施例中，驱动模块310的栅线GL11对应的移位寄存器SR11的时钟驱动信号的输入端位置可以定义为第一端位置，驱动模块310的栅线GL1n对应的移位寄存器SR1n的时钟驱动信号的输入端位置可以定义为第二端位置；相应地，驱动输入布线311和312在Y方向布置，并被设置为从驱动模块310的第一端位置的移位寄存器SR11向驱动模块310的第二端位置的移位寄存器SR1n依次接入时钟驱动信号CLK和CLKB，这反映了驱动模块310的时钟驱动信号的接入方向。驱动模块320的栅线GL21对应的移位寄存器SR21的时钟驱动信号的输入端位置可以定义为第一端位置，驱动模块310的栅线GL2n对应的移位寄存器SR2n的时钟驱动信号的输入端位置可以定义为第二端位置；相应地，驱动输入布线321和322并被设置为从驱动模块320的第二端位置的移位寄存器SR2n向驱动模块320的第一端位置的移位寄存器SR21依次接入时钟驱动信号CLK’和CLKB’，这反映了驱动模块320的时钟驱动信号的接入方向。
按照相邻的驱动模块之间的相对位置来定义，也可以将驱动模块310的第二端位置和驱动模块320的第一端位置定义为“相邻端”，在Y方向上远离相邻端的位置定义为“远端”，也即驱动模块310的第一端位置为其远端、驱动模块320的第二端位置为其远端。对于驱动模块310，其时钟驱动信号CLK和CLKB从远端至相邻端依次接入移位寄存器SR；对于驱动模块320，其时钟驱动信号CLK’和CLKB’从远端至相邻端依次接入移位寄存器SR。但是，需要理解的是，“相邻端”和“远端”只是相对的定义和澄清，例如，对于驱动模块320的远端，相对其下面相邻设置的驱动模块（图中未示出），也可以被称之为“相邻端”。
继续如图3和图4所示，驱动输入布线311和312可以在Y方向平行地布置在阵列基板上，并靠近驱动模块310的一侧设置。对于驱动输入布线321和322，可以但不限于弯折设置地布置在阵列基板上来实现从其第二端位置的移位寄存器SR2n向其第一端位置的移位寄存器SR21依次接入时钟驱动信号CLK’和CLKB’。
在该实施例中，驱动输入布线311和312以及驱动输入布线321和322从阵列基板的同一位置处分别接入相应的时钟驱动信号，具体地，时钟驱动信号CLK和CLKB、CLK’和CLKB’在阵列基板上的接入端设置在起始行的大致上端位置，这样，驱动输入布线311和312在Y方向上从上至下布置在阵列基板上，驱动输入布线321/322先在Y方向上从上至下布置第一段321a/322a并反转弯折后在Y方向上从下至上布置第二段321b/322b，也就是说，驱动输入布线321/322的第一段321a/322a在Y方向布置，第二段321b/322b也在Y方向布置但相对靠近驱动模块320，第二段321b/322b相对第一段321a/322a反转弯折连接。
在该实施例中，驱动输入布线311和312、驱动输入布线321和322可以为导电材料形成，例如可以为金属布线，驱动输入布线311和312以及驱动输入布线321和322可以具有相同的线宽和/或线厚，制造相对更加容易。
继续如图3和图4所示，可选地，对应每条驱动输入布线，可以设置输入补偿电阻，在该实施中，驱动输入布线311和312分别对应设置有输入补偿电阻331和332，驱动输入布线321和322分别对应设置有输入补偿电阻341和342。鉴于驱动输入布线321和322很可能相对驱动输入布线311和312具有不同的电阻，可以通过设置它们的补偿电阻的大小，使（R311+R331）=（R312+R332）=（R321+R341）=（R322+R342），其中，R311表示驱动输入布线311的电阻大小，R331表示输入补偿电阻331的电阻大小，R312表示驱动输入布线312的电阻大小，R332表示输入补偿电阻332的电阻大小，R321表示驱动输入布线321的电阻大小，R341表示输入补偿电阻341的电阻大小，R322表示驱动输入布线322的电阻大小，R342表示输入补偿电阻342的电阻大小。需要理解的是，通过在阵列基板上设置输入补偿电阻的材料、线宽和/线厚等可以调节设置其电阻大小，每个输入补偿电阻的电阻大小可以根据测得的相应的驱动输入布线的电阻大小来确定。
在又一替换实施例中，其中一个或多个输入补偿电阻可以设置在阵列基板之外，也就是说，输入补偿电阻并不限于设置在阵列基板之上。
需要说明的是，时钟驱动信号CLK和CLKB相对时钟驱动信号CLK’和CLKB’是不同的时钟信号，它们的具体形式不是限制性的，其具体可以采用分区驱动的各种时钟驱动信号。
图5所示为图3所示实施例的移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势示意图。结合图3至图5所示，其中横坐标表示移位寄存器电路30对应驱动的栅线的行数，纵坐标表示对应于上述移位寄存器处驱动信号的电阻负载和电容负载。对于每个驱动模块，其电容负载C和电阻负载R是按照时钟驱动信号的接入方向逐行增加地累积到驱动输入布线的。因此，对于驱动模块310的每个移位寄存器来说，在从其第一端位置的移位寄存器SR11向其第二端位置的移位寄存器SR1n依次接入时钟驱动信号时，随着其所在的行数的增加，电容负载C和电阻负载R是逐行大致线性增加的，也即，移位寄存器SR11、SR12、…、SR1n的驱动信号输入的电容负载C和电阻负载R是按照GL11至GL1n逐渐增加的。对于驱动模块320的每个移位寄存器来说，在从其第二端位置的移位寄存器SR2n向其第一端位置的移位寄存器SR21依次接入时钟驱动信号时，随着其所在的行数的增加，电容负载C和电阻负载R是逐行大致线性减小的，也即，移位寄存器SR21、SR22、…、SR2n的驱动信号输入的电容负载C和电阻负载R是按照GL21至GL2n逐渐降低的（驱动输入布线321和322的生产的电阻负载/电容负载相对驱动信号输入的电容负载C/电阻负载R产生贡献的占比是较小的）。
这样，在驱动模块310和320的交界处，也即对应栅线GL1n和GL21的位置处，驱动信号输入的电容负载C和电阻负载R并不会发生跳变或者跳变大大减小，相邻驱动块在分区交界处的RC延迟也不会发生跳变或者跳变大大减小，面内不同Block的延迟差异减小，避免了在显示上产生Block问题，对降低Flicker（闪烁）、减小横纹Mura问题非常有帮助。
图6所示为按照本发明第二实施例的移位寄存器电路的简化结构示意图。移位寄存器电路40也是采用分区驱动，其包括驱动模块410和驱动模块420，相比于图3所示实施例的移位寄存器电路30，驱动模块410和驱动模块420分别与驱动模块310和驱动模块320是以基本相同的方式设置，例如，其第一端位置和第二端位置的定义也是相同的，因此，在此未对驱动模块410和驱动模块420作详述和详细图示。
参见图6，对应驱动模块410设置驱动输入布线411和412，分别用来向驱动模块410的n个移位寄存器SR接入时钟驱动信号CLK和CLKB；对应驱动模块420设置驱动输入布线421和422，分别用来向驱动模块420的n个移位寄存器SR接入时钟驱动信号CLK’和CLKB’。在该实施例中，驱动输入布线411和412被设置为从驱动模块410的第二端位置的移位寄存器（SR1n）向驱动模块410的第一端位置的移位寄存器（SR11）依次接入时钟驱动信号CLK和CLKB；驱动输入布线421和422被设置为从驱动模块420的第一端位置的移位寄存器（SR21）向驱动模块420的第二端位置的移位寄存器（SR2n）依次接入时钟驱动信号CLK’和CLKB’。也就是说，对于驱动模块410，其时钟驱动信号CLK和CLKB从相邻端至远端依次接入移位寄存器SR；对于驱动模块420，其时钟驱动信号CLK’和CLKB’从相邻端至远端依次接入移位寄存器SR。
继续如图6所示，在一实施例中，驱动输入布线411/412先在Y方向上从上至下布置第一段411a/412a并反转弯折后在Y方向上从下至上布置第二段411b/412b，也就是说，驱动输入布线411/412包括在Y方向布置的第一段411a/412a和第二段411b/412b，该第二段411b/412b相对第一段411a/412a反转弯折连接并靠近驱动模块410布置；驱动输入布线421/422先在Y方向上从上至下布置第一段421a/422a并垂直弯折后在Y方向上从上至下布置第二段421b/422b，也就是说驱动输入布线421/422包括在Y方向布置的第一段421a/422a和第二段421b/422b，该第二段421b/422b相对第一段421a/422a垂直弯折连接并靠近驱动模块420布置。驱动输入布线411和412、421和422的具体布线形状不限于该实施例。
继续如图6所示，可选地，对应每条驱动输入布线，可以设置输入补偿电阻，在该实施中，驱动输入布线411和412分别对应设置有输入补偿电阻431和432，驱动输入布线421和422分别对应设置有输入补偿电阻441和442。鉴于驱动输入布线411和412很可能相对驱动输入布线421和422具有不同的电阻，可以通过设置它们的补偿电阻的大小，使（R411+R431）=（R412+R432）=（R421+R441）=（R422+R442），其中，R411表示驱动输入布线411的电阻大小，R431表示输入补偿电阻431的电阻大小，R412表示驱动输入布线412的电阻大小，R432表示输入补偿电阻432的电阻大小，R421表示驱动输入布线421的电阻大小，R441表示输入补偿电阻441的电阻大小，R422表示驱动输入布线422的电阻大小，R442表示输入补偿电阻442的电阻大小。
同样地，在又一替换实施例中，输入补偿电阻431和432以及输入补偿电阻441和442的一个或多个可以设置在阵列基板之外，也就是说，输入补偿电阻并不限于设置在阵列基板之上。
继续如图6所示，具体地，在驱动模块410和420中的每个移位寄存器SR均通过驱动输入布线450接入电压信号VSS。
图7所示为图6所示实施例的移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势示意图；其中横坐标表示移位寄存器电路40对应驱动的栅线的行数，纵坐标表示对应于上述移位寄存器处驱动信号的电阻负载和电容负载。同样，对于每个驱动模块，其电容负载C和电阻负载R是按照时钟驱动信号的接入方向逐行增加地累积到驱动输入布线的。移位寄存器电路40的时钟驱动信号的接入方向不同于图3所示实施例的移位寄存器电路30的时钟驱动信号的接入方向，因此，对于驱动模块410的每个移位寄存器来说，在从其第二端位置的移位寄存器（SR1n）向其第一端位置的移位寄存器（SR11）依次接入时钟驱动信号时，随着其所在的行数的增加，电容负载C和电阻负载R是逐行大致同步线性降低的，也即，移位寄存器SR11、SR12、…、SR1n的驱动信号输入的电容负载C和电阻负载R是按照GL11至GL1n逐渐降低的（驱动输入布线411和412的生产的电阻负载/电容负载相对驱动信号输入的电容负载C/电阻负载R产生贡献的占比是较小的）。对于驱动模块420的每个移位寄存器来说，在从其第一端位置的移位寄存器（SR21）向其第二端位置的移位寄存器（SR2n）依次接入时钟驱动信号时，随着其所在的行数的增加，电容负载C和电阻负载R是逐行大致线性增加的，也即，移位寄存器SR21、SR22、…、SR2n的驱动信号输入的电容负载C和电阻负载R是按照GL21至GL2n同步逐渐增加的。
这样，在驱动模块410和420的交界处，也即对应栅线GL1n和GL21的相应位置处，电容负载C和电阻负载R也不会发生跳变或者跳变大大减小，相邻驱动块在分区交界处的RC延迟也不会发生跳变或者跳变大大减小。
图8所示为按照本发明第三实施例的移位寄存器电路的简化结构示意图。参照图8和图6，移位寄存器电路50是相对移位寄存器电路40扩展得到的，其中，移位寄存器电路50相对移位寄存器电路40扩展增加了一个驱动模块，即驱动模块530。在移位寄存器电路50和移位寄存器电路40中，其中相同标号表示相同的部件，在此不再一一赘述。
继续参见图8，驱动模块530相对驱动模块420是在Y方向上相邻设置的，例如，其可以包括n个从上至下按行布置的移位寄存器（例如SR31、SR32、…、SR3n），其中n个移位寄存器的布置方式与驱动模块420中的移位寄存器的布置方式是相同的。同样地，对于驱动模块530也定义有第一位置端和第二位置端，也即，驱动模块530的栅线GL31对应的移位寄存器SR31的时钟驱动信号的输入端位置可以定义为第一端位置，驱动模块530的栅线GL3n对应的移位寄存器SR3n的时钟驱动信号的输入端位置可以定义为第二端位置。按照相邻的驱动模块之间的相对位置来定义，也可以将驱动模块530的第一端位置和驱动模块320的第一端位置定义为“相邻端”，在Y方向上远离相邻端的位置定义为“远端”；此时，驱动模块420相对驱动模块530来说，其第二端位置定义为“相邻端”，其第一端位置定义为“远端”。
对应驱动模块530设置驱动输入布线531和532，分别用来向驱动模块530的n个移位寄存器SR接入时钟驱动信号CLK”和CLKB”。在该实施例中，驱动输入布线531和532被设置为从驱动模块530的第二端位置的移位寄存器（SR3n）向驱动模块530的第一端位置的移位寄存器（SR31）依次接入时钟驱动信号CLK”和CLKB”，这反映了驱动模块530的时钟驱动信号CLK”和CLKB”的接入方向。
继续如图8所示，在一实施例中，驱动输入布线531/532先在Y方向上从上至下布置第一段531a/532a并反转弯折后在Y方向上从下至上布置第二段531b/532b，也就是说，驱动输入布线531/532包括在Y方向布置的第一段531a/532a和第二段531b/532b，该第二段531b/532b相对第一段531a/532a反转弯折连接并靠近驱动模块410布置。
继续如图8所示，可选地，对应每条驱动输入布线，可以设置输入补偿电阻，在该实施中，驱动输入布线531和532也分别对应设置有输入补偿电阻551和552。鉴于驱动输入布线411和412、驱动输入布线421和422、驱动输入布线531和532之间可能具有不同的电阻，可以通过设置它们的补偿电阻的大小，使（R411+R431）=（R412+R432）=（R421+R441）=（R422+R442）=（R531+R551）=（R532+R552），其中，R411表示驱动输入布线411的电阻大小，R431表示输入补偿电阻431的电阻大小，R412表示驱动输入布线412的电阻大小，R432表示输入补偿电阻432的电阻大小，R421表示驱动输入布线421的电阻大小，R441表示输入补偿电阻441的电阻大小，R422表示驱动输入布线422的电阻大小，R442表示输入补偿电阻442的电阻大小, R531表示驱动输入布线531的电阻大小，R551表示输入补偿电阻551的电阻大小，R532表示驱动输入布线532的电阻大小，R552表示输入补偿电阻552的电阻大小。
图9所示为图8所示实施例的移位寄存器电路中各个移位寄存器的驱动信号输入的电阻负载和电容负载的变化趋势示意图；其中横坐标表示移位寄存器电路50对应驱动的栅线的行数，纵坐标表示对应于上述移位寄存器处驱动信号的电阻负载和电容负载。同样，对于每个驱动模块，其电容负载C和电阻负载R是按照时钟驱动信号的接入方向逐行增加地累积到驱动输入布线的。
如图9所示，驱动模块410/驱动模块420的电容负载C和电阻负载R的变化趋势同样可以参照图7，在驱动模块410和420的交界处，也即对应栅线GL1n和GL21的相应位置处，电容负载C和电阻负载R也不会发生跳变或者跳变大大减小，相邻驱动块在分区交界处的RC延迟也不会发生跳变或者跳变大大减小。对于驱动模块530的每个移位寄存器来说，在从其第二端位置的移位寄存器（SR3n）向其第一端位置的移位寄存器（SR31）依次接入时钟驱动信号时，随着其所在的行数的增加，电容负载C和电阻负载R是逐行大致同步线性降低的，也即，移位寄存器SR31、SR12、…、SR3n的驱动信号输入的电容负载C和电阻负载R是按照GL31至GL3n逐渐降低的。在驱动模块420和530的交界处，也即对应栅线GL2n和GL31的相应位置处，电容负载C和电阻负载R也不会发生跳变或者跳变大大减小，相邻驱动块在分区交界处的RC延迟也不会发生跳变或者跳变大大减小。
本领域技术人员基于以上实施例的教导，针对具有3个以上的驱动模块进行分区驱动时，可以扩展地设置每个驱动模块的驱动输入布线，使任何相邻的两驱动模块的时钟驱动信号的接入方向（按Y反向）是相反地设置，从而使任何相邻的两驱动模块在其交界处的RC延迟不会发生跳变或者跳变大大减小，避免了在显示上产生Block问题，有利于降低Flicker（闪烁）、减小横纹Mura。
进一步，以上实施例的移位寄存器电路30、40或50可以形成在阵列基板上以形成本发明实施例的阵列基板；基于该阵列基板可以制备形成相应的显示装置。该显示装置的显示效果将得到大大提高。
将理理解到，驱动模块的第一端位置和第二端位置是为了澄清相邻的驱动模块的时钟驱动信号的接入方向的而相对定义的，其并不限定于以上实施例。在其他实施例中，第一端位置也可以对应驱动模块在阵列基板上所对应栅线的最大排列序数，第二端位置也可以对应为驱动模块在阵列基板上所对应栅线的最小排列序数，例如，驱动模块320的栅线GL21对应的移位寄存器SR21的时钟驱动信号的输入端位置可以定义为第二端位置，驱动模块310的栅线GL2n对应的移位寄存器SR2n的时钟驱动信号的输入端位置可以定义为第一端位置。
以上例子主要说明了本发明的移位寄存器电路。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (12)

1.一种移位寄存器电路，包括布置在阵列基板上的用于按垂直于栅线的方向进行分区驱动的两个或两个以上驱动模块，每个驱动模块包括多个移位寄存器，其特征在于，对于在垂直于栅线的方向上相邻的任意两个所述驱动模块分别定义为第一驱动模块和第二驱动模块；
其中，所述第一驱动模块的第一驱动输入布线被设置为从所述第一驱动模块的第一端位置的移位寄存器向所述第一驱动模块的第二端位置的移位寄存器依次接入第一时钟驱动信号，所述第二驱动模块的第二驱动输入布线被设置为从所述第二驱动模块的第二端位置的移位寄存器向所述第二驱动模块的第一端位置的移位寄存器依次接入第二时钟驱动信号；
其中，在每个所述驱动模块中，所述第二端位置是在所述垂直于栅线的方向上与所述第一端位置相对的。
2.如权利要求1所述的移位寄存器电路，其特征在于，对应所述第一驱动输入布线设置第一输入补偿电阻，对应所述第二驱动输入布线设置第二输入补偿电阻，其中，所述第一驱动输入布线的电阻与所述第一输入补偿电阻之和等于所述第二驱动输入布线的电阻与所述第二输入补偿电阻之和。
3.如权利要求2所述的移位寄存器电路，其特征在于，所述第一输入补偿电阻和/或所述第二输入补偿电阻被设置在所述阵列基板上和/或阵列基板外。
4.如权利要求1所述的移位寄存器电路，其特征在于，所述第一端位置对应所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最小排列序数，所述第二端位置对应为所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最大排列序数。
5.如权利要求4所述的移位寄存器电路，其特征在于，所述第一驱动输入布线在垂直于栅线的方向靠近第一驱动模块布置；所述第二驱动输入布线包括在垂直于栅线的方向布置的第一段和相对所述第一段反转弯折连接的第二段，所述第二段靠近第二驱动模块布置。
6.如权利要求1所述的移位寄存器电路，其特征在于，所述第一端位置对应所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最大排列序数，所述第二端位置对应为所述第一驱动模块或第二驱动模块在所述阵列基板上所对应栅线的最小排列序数。
7.如权利要求6所述的移位寄存器电路，其特征在于，所述第一驱动输入布线包括在垂直于栅线的方向布置的第一段和相对所述第一段反转弯折连接的第二段，所述第一驱动输入布线的第二段靠近第一驱动模块布置；所述第二驱动输入布线包括在垂直于栅线的方向布置的第一段和相对该第一段垂直弯折连接的第二段，所述第二驱动输入布线的所述第二段靠近第二驱动模块布置。
8.如权利要求1所述的移位寄存器电路，其特征在于，所述第一驱动输入布线和所述第二驱动输入布线从所述阵列基板的同一位置处分别接入所述第一时钟驱动信号和所述第二时钟驱动信号。
9.如权利要求1或5或7所述的移位寄存器电路，其特征在于，所述第一驱动输入布线和所述第二驱动输入布线具有相同的线宽和/或线厚。
10.如权利要求1所述的移位寄存器电路，其特征在于，每个驱动模块所包括的移位寄存器的个数相等。
11.一种阵列基板，其特征在于，包括如权利要求1至10中任一项所述的移位寄存器电路。
12.一种显示装置，其特征在于，包括如权利要求11所述的阵列基板。
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