CN111653229B - 栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动电路，其中，包括：多组移位寄存单元和位于多组移位寄存单元一侧的多条时钟信号线，每条时钟信号线均包括：多个输出部，多条时钟信号线的多个输出部排成多行多列，每一行中的多个输出部分别为不同时钟信号线的输出部；同一行中的多个输出部分别与同一组中的多个移位寄存单元连接；其中，对于任意一条时钟信号线，时钟信号线的多个输出部划分为多组，每组包括位于同一列的多个输出部，不同组输出部位于不同列；对于任意一条时钟信号线，时钟信号线的至少一组输出部沿预设方向的一侧设置有其他时钟信号线的输出部。本发明还提供一种显示装置。本发明可以改善显示画面出现横纹不良的问题。

Description

栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种栅极驱动电路和显示装置。

背景技术

目前，显示装置包括显示区和设置在显示区一侧的非显示区，显示区中设置有显示单元，非显示区中设置有移位寄存单元，移位寄存单元响应于驱动信号的控制将时钟信号传输至显示区中的显示单元中，从而逐行驱动显示单元进行显示。

发明内容

本发明提出了一种栅极驱动电路和显示装置，其中，栅极驱动电路包括：

多组移位寄存单元，每组所述移位寄存单元包括多个所述移位寄存单元；

位于多组所述移位寄存单元一侧的多条时钟信号线，每条所述时钟信号线均包括：多个输出部，每相邻两个所述输出部之间通过连接部连接，多条所述时钟信号线的多个所述输出部排成多行多列，每一行中的多个所述输出部分别为不同所述时钟信号线的所述输出部；同一行中的多个所述输出部分别与同一组中的多个所述移位寄存单元连接；

其中，对于任意一条所述时钟信号线，所述时钟信号线的多个所述输出部划分为多组，每组包括位于同一列的多个所述输出部，不同组所述输出部位于不同列；对于任意一条所述时钟信号线，所述时钟信号线的至少一组所述输出部沿预设方向的一侧设置有其他所述时钟信号线的所述输出部，所述预设方向为靠近所述所述移位寄存单元的方向或远离所述所述移位寄存单元的方向。

可选地，每条所述时钟信号线均包括n组所述输出部，n为所述时钟信号线的总数；

在任意一条所述时钟信号线中，其中n-2组所述输出部沿行方向的两侧均设置有其他所述时钟信号线的所述输出部。

可选地，在任意一组所述输出部中，相邻两个所述输出部之间设置有其他所述时钟信号线的所述输出部。

可选地，在任意一组输出部中，相邻两个所述输出部之间设置有n-1个所述输出部，n-1个所述输出部分别为不同所述时钟信号线的所述输出部，n为所述时钟信号线的总数。

可选地，同一组所述输出部分为多个单元，每个单元包括至少两个依次连接的所述输出部，不同单元之间间隔有其他所述时钟信号线的所述输出部。

可选地，不同单元之间间隔有n-1条所述时钟信号线的所述输出部，n为所述时钟信号线的总数。

可选地，在每条所述时钟信号线中，至少一个所述连接部的两端所连接的所述输出部位于相邻列。

可选地，每个所述输出部沿列方向延伸，部分数量的所述连接部沿第一方向延伸，其余的所述连接部沿第二方向延伸，所述第一方向与所述第二方向交叉，且均与所述列方向交叉。

可选地，所述栅极驱动电路还包括驱动模块，用于向多条所述时钟信号线提供时钟信号，其中，向多条时钟信号线提供的时钟信号依次达到高电平状态，且当前一条所述时钟信号线的时钟信号处于下降沿时，后一条所述时钟信号线的时钟信号处于高电平状态。

本发明还提供一种显示装置，其中，包括上述的栅极驱动电路。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为相关技术中栅极驱动电路的结构示意图；

图2为相关技术中时钟信号线之间寄生电容的等效示意图；

图3为相关技术中栅极驱动电路的时序图；

图4a为相关技术中第一时钟信号线输出信号的波形图；

图4b为相关技术中与第一时钟信号线连接的移位寄存单元输出信号的波形图；

图4c为相关技术中第二时钟信号线至第六时钟信号线输出信号的波形图；

图4d为相关技术中与第二时钟信号线至第六时钟信号线连接的移位寄存单元输出信号的波形图；

图5为本发明实施例提供的栅极驱动电路的示意图；

图6为本发明实施例提供的时钟信号线排布的示意图；

图7为本发明实施例提供的第一移位寄存单元至第六移位寄存单元输出信号的波形图。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

除非另作定义，本发明实施例使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

目前，通常认为显示区内栅线与数据线之间的寄生电容会导致负载变大，进而影响像素的充电效率，遂采取缩小栅线与数据线之间的交叠面积等措施减小二者之间的寄生电容。而发明人在研究中发现，时钟信号线的时钟信号在传输至移位寄存单元之前也存在差异性，而该差异导致移位寄存单元的输出信号呈现周期性差异，进而导致显示不良。

图1为相关技术中栅极驱动电路的结构示意图，如图1所示，该栅极驱动电路包括多条时钟信号线和多个移位寄存单元GOA，图2为相关技术中时钟信号线之间寄生电容的等效示意图，如图2所示，相邻两条时钟信号线之间存在寄生电容，图3为相关技术中栅极驱动电路的时序图，结合图1至图3所示，多条时钟信号线包括：第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6，以六个移位寄存单元GOA为例，六个移位寄存单元GOA分别与六条时钟信号线一一对应连接，六条时钟信号线依次输出时钟信号，当第一时钟信号线CLK1的时钟信号处于下降沿时，第二时钟信号线CLK2处于充电阶段，当第二时钟信号线CLK2的时钟信号处于下降沿时，第三时钟信号线CLK3处于充电阶段，以此类推。由于相邻两条时钟信号线之间的寄生电容的作用，当前一条时钟信号线的时钟信号处于下降沿时会对后一条时钟信号线的充电过程产生耦合干扰，图4a为相关技术中第一时钟信号线输出信号的波形图，图4b为相关技术中与第一时钟信号线连接的移位寄存单元输出信号的波形图，图4c为相关技术中第二时钟信号线至第六时钟信号线输出信号的波形图，图4d为相关技术中与第二时钟信号线至第六时钟信号线连接的移位寄存单元输出信号的波形图，结合图4a至图4d所示，除第一时钟信号线CLK1之外，第二时钟信号线CLK2至第六时钟信号线CLK6输出的时钟信号均在位置A处出现向下扰动，进而导致与第一时钟信号线CLK1连接的移位寄存单元GOA所输出的信号GOUT1和与第二时钟信号线CLK2至第六时钟信号线CLK6连接的移位寄存单元GOA所输出的信号GOUT2至GOUT6的波形产生差异，最终导致G80(灰阶为80的绿色画面)显示画面出现横纹不良。

有鉴于此，本发明实施例提供一种栅极驱动电路，图5为本发明实施例提供的栅极驱动电路的示意图，如图5所示，该栅极驱动电路包括：多组移位寄存单元和位于多组移位寄存单元一侧的多条时钟信号线。每组移位寄存单元包括多个移位寄存单元。每条时钟信号线均包括：多个输出部1，每相邻两个输出部1之间通过连接部2连接，多条时钟信号线的多个输出部1排成多行多列，每一行中的多个输出部1分别为不同时钟信号线的输出部1。同一行中的多个输出部1分别与同一组中的多个移位寄存单元连接。其中，对于任意一条时钟信号线，时钟信号线的多个输出部1划分为多组，每组包括位于同一列的多个输出部1，不同组输出部1位于不同列。对于任意一条时钟信号线，时钟信号线的至少一组输出部1沿预设方向的一侧设置有其他时钟信号线的输出部1，预设方向为靠近移位寄存单元的方向或远离移位寄存单元的方向。

在本发明实施例中，移位寄存单元可以通过源漏金属层的信号线与时钟信号线的连接部1连接，预设方向是指远离或靠近移位寄存单元的方向，在本发明实施例中，以预设方向为远离移位寄存单元的方向为例，多条时钟信号线包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6，第i+1组移位寄存单元包括第一移位寄存单元GOA(6i+1)、第二移位寄存单元GOA(6i+2)、第三移位寄存单元GOA(6i+3)、第四移位寄存单元GOA(6i+4)、第五移位寄存单元GOA(6i+5)和第六移位寄存单元GOA(6i+6)，其中，i为大于等于0的整数。第一时钟信号线CLK1至第六时钟信号线CLK6依次输出时钟信号，以第1组移位寄存单元为例，第一移位寄存单元GOA1与第六时钟信号线CLK6的输出部1连接、第二移位寄存单元GOA2与第五时钟信号线CLK5的输出部1连接、第三移位寄存单元GOA3与第四时钟信号线CLK4的输出部1连接、第四移位寄存单元GOA4与第三时钟信号线CLK3的输出部1连接、第五移位寄存单元GOA5与第二时钟信号线CLK2的输出部1连接，第六移位寄存单元GOA6与第一时钟信号线CLK1的输出部1连接。

在本发明实施例中，每条时钟信号线包括两组输出部1，每行输出部1对应六个移位寄存单元。对于第一行输出部1，沿靠近移位寄存单元的方向，依次是第一时钟信号线CLK1的输出部1、第二时钟信号线CLK2的输出部1、第三时钟信号线CLK3的输出部1、第四时钟信号线CLK4的输出部1、第五时钟信号线CLK5的输出部1和第六时钟信号线CLK6的输出部1。由于每条时钟信号线均至少有一组输出部1远离移位寄存单元的一侧设置有其他时钟信号线的输出部1，因此，对于第二行输出部1，沿靠近移位寄存单元的方向，可以依次是第六时钟信号线CLK6的输出部1、第一时钟信号线CLK1的输出部1、第二时钟信号线CLK2的输出部1、第三时钟信号线CLK3的输出部1、第四时钟信号线CLK4的输出部1和第五时钟信号线CLK5的输出部1，此时，对于任意一条时钟信号线而言，其均存在一组输出部1，该组输出部1远离移位寄存单元的一侧设置有其他时钟信号线的输出部1。需要说明的是，栅极驱动电路中的多个移位寄存单元是级联的。

综上，采用本发明实施例的栅极驱动电路，第一时钟信号线CLK1不仅与第二时钟信号线CLK2之间形成寄生电容，第一时钟信号线CLK1还与第六时钟信号线CLK6之间形成寄生电容，且由于第一时钟信号线CLK1至第六时钟信号线CLK6依次输出时钟信号，因此，第六时钟信号线CLK6的时钟信号的下降沿将会对第一时钟信号线CLK1所输出的时钟信号产生向下的耦合干扰，从而减小第一时钟信号线CLK1与其他五条时钟信号线所输出的时钟信号的波形的差异，从而减小与第一移位寄存单元GOA(6i+1)所输出的信号和与第二时移位寄存单元GOA(6i+2)至第六移位寄存单元GOA(6i+6)输出的信号之间的波形的差异，进而改善G80显示画面出现横纹不良的问题。

下面结合图5至图7对本发明实施例的栅极驱动电路进行详细说明，具体地，在一些具体实施例中，每条时钟信号线均包括n组输出部1，n为时钟信号线的总数。在任意一条时钟信号线中，其中n-2组输出部1沿行方向的两侧均设置有其他时钟信号线的输出部1，n>2。

在本发明实施例中，可以使其中一组输出部1位于最靠近移位寄存单元的一列，一组输出部1位于最远离移位寄存单元的一列，其余组输出部1设置在上述的两组输出部1之间，此时，对于任意一条时钟信号线而言，该时钟信号线与其他信号线之间的寄生电容均近似相同，从而进一步减小每条时钟信号线所输出的时钟信号的波形之间的差异。

在一些具体实施例中，在每条时钟信号线中，至少一个连接部2的两端所连接的输出部1位于相邻列，从而尽可能的减小连接部2的长度，减小时钟信号线的电阻。

在一些具体实施例中，每个输出部1沿列方向延伸，部分数量的连接部2沿第一方向延伸，其余的连接部2沿第二方向延伸，第一方向与第二方向交叉，且均与列方向交叉。

在本发明实施例中，第一方向可以为行方向，第二方向可以为与行方向和列方向均交叉的斜向方向。对于同一条时钟信号线，位于最靠近移位寄存单元的一列的一组输出部1和位于最远离移位寄存单元的一列的输出部1可以通过沿第一方向延伸的连接部2连接，其余的相邻两组输出部1可以通过沿第二方向延伸的连接部2连接。

图6为本发明实施例提供的时钟信号线排布的示意图，如图6所示，在一些具体实施例中，在任意一组输出部1中，相邻两个输出部1之间设置有其他时钟信号线的输出部1。

具体地，在任意一组输出部中，相邻两个输出部之间设置有n-1个输出部，n-1个输出部分别为不同时钟信号线的输出部，n为时钟信号线的总数。

在本发明实施例中，在列方向上，相邻的两个输出部1分别属于不同时钟信号线，举例而言，每条时钟信号线包括六组输出部1，对于第一行输出部1，沿靠近移位寄存单元的方向，依次是第一时钟信号线CLK1的输出部1、第二时钟信号线CLK2的输出部1、第三时钟信号线CLK3的输出部1、第四时钟信号线CLK4的输出部1、第五时钟信号线CLK5的输出部1和第六时钟信号线CLK6的输出部1。对于第二行输出部1，沿靠近移位寄存单元的方向，依次是第六时钟信号线CLK6的输出部1、第一时钟信号线CLK1的输出部1、第二时钟信号线CLK2的输出部1、第三时钟信号线CLK3的输出部1、第四时钟信号线CLK4的输出部1和第五时钟信号线CLK5的输出部1。对于第三行输出部1，沿靠近移位寄存单元的方向，依次是第五时钟信号线CLK5的输出部1、第六时钟信号线CLK6的输出部1、第一时钟信号线CLK1的输出部1、第二时钟信号线CLK2的输出部1、第三时钟信号线CLK3的输出部1和第四时钟信号线CLK4的输出部1。对于第四行输出部1，沿靠近移位寄存单元的方向，依次是第四时钟信号线CLK4的输出部1、第五时钟信号线CLK5的输出部1、第六时钟信号线CLK6的输出部1、第一时钟信号线CLK1的输出部1、第二时钟信号线CLK2的输出部1和第三时钟信号线CLK3的输出部。对于第五行输出部1，沿靠近移位寄存单元的方向，依次是第三时钟信号线CLK3的输出部、第四时钟信号线CLK4的输出部1、第五时钟信号线CLK5的输出部1、第六时钟信号线CLK6的输出部1、第一时钟信号线CLK1的输出部1和第二时钟信号线CLK2的输出部1。对于第六行输出部1，沿靠近移位寄存单元的方向，依次是第二时钟信号线CLK2的输出部1、第三时钟信号线CLK3的输出部、第四时钟信号线CLK4的输出部1、第五时钟信号线CLK5的输出部1、第六时钟信号线CLK6的输出部1和第一时钟信号线CLK1的输出部1。

在本发明实施例中，对于任意一条时钟信号线而言，均有四组输出部1沿行方向的两侧设置有其他时钟信号线的输出部1，从而使每条时钟信号线所输出的时钟信号的波形保持一致。图7为本发明实施例提供的第一移位寄存单元至第六移位寄存单元输出信号的波形图，如图7所示，第一移位寄存单元至第六移位寄存单元输出的信号均在位置A处下拉，因此，采用本发明实施例的栅极驱动电路可以使第一移位寄存单元至第六移位寄存单元输出的信号的波形保持一致，从而消除横纹不良。

在一些具体实施例中，同一组输出部1分为多个单元，每个单元包括至少两个依次连接的输出部1，不同单元之间间隔有其他时钟信号线的输出部1。

具体地，不同单元之间间隔有n-1条时钟信号线的输出部1，n为时钟信号线的总数。

与图6的排布方式的不同在于，在图6所示的每一列输出部1中，任意相邻两个输出部1是属于不同时钟信号线的，而将同一组输出部1分为多个单元，每个单元包括至少两个依次连接的输出部1时，在同一列输出部1中，每两个输出部1可以属于同一条时钟信号线，例如，第一列中的第一个和第二个输出部1同属于第一时钟信号线CLK1，第二列中的第一个和第二个输出部1同属于第二时钟信号线CLK2，以此类推；第一列中第三个和第四个输出部1同属于第六时钟信号线CLK6，第二列中的第三个和第四个输出部1同属于第一时钟信号线CLK1，第三列中的第三个和第四个输出部1同属于第二时钟信号线CLK2，以此类推。

在本发明实施例中，对于同一组连接部1，不同单元之间间隔有(n-1)*m行连接部1，m为大于等于2的正整数，且m越大，时钟信号线的弯折越少，长度越短，时钟信号线的电阻和寄生电容越小，有利于降低由于时钟信号线的电阻和寄生电容所带来的负面影响。

在一些具体实施例中，栅极驱动电路还包括驱动模块，用于向多条时钟信号线提供时钟信号，其中，向多条时钟信号线提供的时钟信号依次达到高电平状态，且当前一条时钟信号线的时钟信号处于下降沿时，后一条时钟信号线的时钟信号处于高电平状态。

在本发明实施例中，驱动模块可以依次向第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、第五时钟信号线CLK5和第六时钟信号线CLK6提供时钟信号，其中，驱动模块向每条时钟信号线提供的时钟信号包括预充电时钟信号和目标时钟信号，预充电时钟信号用于使移位寄存单元输出预充电信号，从而使像素单元中相应的晶体管进行预充电，目标时钟信号用于使移位寄存单元输出扫描信号，从而使数据信号DATA写入相应的像素单元中。在本发明实施例中，当前一条时钟信号线的时钟信号处于下降沿时，后一条时钟信号线的时钟信号处于高电平状态，且后一条时钟信号线的时钟信号为目标时钟信号。

本发明实施例还提供一种显示装置，其中，包括上述的栅极驱动电路。

该显示装置可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：

多组移位寄存单元，每组所述移位寄存单元包括多个所述移位寄存单元；

位于多组所述移位寄存单元一侧的多条时钟信号线，每条所述时钟信号线均包括：多个输出部，每相邻两个所述输出部之间通过连接部连接，多条所述时钟信号线的多个所述输出部排成多行多列，每一行中的多个所述输出部分别为不同所述时钟信号线的所述输出部；同一行中的多个所述输出部分别与同一组中的多个所述移位寄存单元连接；

其中，对于任意一条所述时钟信号线，所述时钟信号线的多个所述输出部划分为多组，每组包括位于同一列的多个所述输出部，不同组所述输出部位于不同列；对于任意一条所述时钟信号线，所述时钟信号线的至少一组所述输出部沿预设方向的一侧设置有其他所述时钟信号线的所述输出部，所述预设方向为靠近所述移位寄存单元的方向或远离所述移位寄存单元的方向。

2.根据权利要求1所述的栅极驱动电路，其特征在于，每条所述时钟信号线均包括n组所述输出部，n为所述时钟信号线的总数；

在任意一条所述时钟信号线中，其中n-2组所述输出部沿行方向的两侧均设置有其他所述时钟信号线的所述输出部。

3.根据权利要求1所述的栅极驱动电路，其特征在于，在任意一组所述输出部中，相邻两个所述输出部之间设置有其他所述时钟信号线的所述输出部。

4.根据权利要求3所述的栅极驱动电路，其特征在于，在任意一组输出部中，相邻两个所述输出部之间设置有n-1个所述输出部，n-1个所述输出部分别为不同所述时钟信号线的所述输出部，n为所述时钟信号线的总数。

5.根据权利要求1所述的栅极驱动电路，其特征在于，同一组所述输出部分为多个单元，每个单元包括至少两个依次连接的所述输出部，不同单元之间间隔有其他所述时钟信号线的所述输出部。

6.根据权利要求5所述的栅极驱动电路，其特征在于，不同单元之间间隔有n-1条所述时钟信号线的所述输出部，n为所述时钟信号线的总数。

7.根据权利要求1所述的栅极驱动电路，其特征在于，在每条所述时钟信号线中，至少一个所述连接部的两端所连接的所述输出部位于相邻列。

8.根据权利要求1所述的栅极驱动电路，其特征在于，每个所述输出部沿列方向延伸，部分数量的所述连接部沿第一方向延伸，其余的所述连接部沿第二方向延伸，所述第一方向与所述第二方向交叉，且均与所述列方向交叉。

9.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括驱动模块，用于向多条所述时钟信号线提供时钟信号，其中，向多条时钟信号线提供的时钟信号依次达到高电平状态，且当前一条所述时钟信号线的时钟信号处于下降沿时，后一条所述时钟信号线的时钟信号处于高电平状态。

10.一种显示装置，其特征在于，包括权利要求1至9中任一项所述的栅极驱动电路。

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