JP7276153B2 - シフトレジスタユニット、ゲート駆動回路、表示装置および駆動方法 - Google Patents

Description

本願は、２０１８年８月３０日に出願された中国特許出願２０１８１１００３２９４．８の優先権を主張し、ここで全文において上記中国特許出願の開示内容を引用して本願の一部とする。

本開示の実施例は、シフトレジスタユニット、ゲート駆動回路、表示装置および駆動方法に係る。

特にＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示パネルの表示分野において、ゲート駆動回路は、通常、ＧＡＴＥ ＩＣに集積されている。ＩＣ設計において、チップの面積は、チップのコストに影響を与える主な要素である。チップ面積を効果的に小さくすることは、技術開発者が注目して考慮すべき事項である。

本開示の少なくとも１つの実施例において、第１入力回路と、出力回路と、充電強化回路を含むシフトレジスタユニットを提供する。前記第１入力回路は、第１入力信号に応答して第１ノードを充電するように構成される。前記出力回路は、前記第１ノードのレベルの制御によってシフト信号と第１出力信号を出力するように構成される。前記充電強化回路は、充電強化信号に応答して前記第１ノードのレベルをさらに強化するように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットは、選択制御回路と、第２入力回路とをさらに含む。前記選択制御回路は、選択制御信号に応答して第２ノードを充電し、前記第２ノードのレベルを保持するように構成される。前記第２入力回路は、前記第２ノードのレベルの制御によって前記第１ノードを充電するように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記選択制御回路は、前記第２ノードに接続され、前記選択制御回路は、第２入力信号を受信し、かつ導通時に前記第２入力信号で前記第２ノードを充電するように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記第２入力回路は、前記第１ノードと前記第２ノードに接続され、前記第２入力回路は、第１クロック信号を受信し、かつ導通時に前記第１クロック信号で前記第１ノードを充電するように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記充電強化回路は、前記第１ノードに接続され、前記充電強化回路は、第２クロック信号を前記充電強化信号として受信し、かつ導通時に前記第２クロック信号で前記第１ノードのレベルをさらに強化するように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記充電強化回路は、第１トランジスタと第１コンデンサを含む。前記第１トランジスタのゲートは、前記第１ノードに接続される。前記第１トランジスタの第１電極は、前記第２クロック信号を受信するように構成される。前記第１トランジスタの第２電極は、前記第１コンデンサの第１電極に接続される。前記第１コンデンサの第２電極は、前記第１ノードに接続される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記選択制御回路は、第２トランジスタと第２コンデンサを含む。前記第２トランジスタのゲートは、前記選択制御信号を受信するように構成される。前記第２トランジスタの第１電極は、前記第２入力信号を受信するように構成される。前記第２トランジスタの第２電極は、前記第２ノードに接続される。前記第２コンデンサの第１電極は、前記第２ノードに接続される。前記第２コンデンサの第２電極は、第１電圧を受信するように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記第２入力回路は、第３トランジスタと第４トランジスタを含む。前記第３トランジスタのゲートは、前記第２ノードに接続される。前記第３トランジスタの第１電極は、前記第１クロック信号を受信するように構成される。前記第３トランジスタの第２電極は、第４トランジスタの第１電極に接続される。前記第４トランジスタのゲートは、前記第１クロック信号を受信するように構成される。前記第４トランジスタの第２電極は、前記第１ノードに接続される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記第１入力回路は、第５トランジスタを含む。前記第５トランジスタのゲートは、前記第１入力信号を受信するように構成される。前記第５トランジスタの第１電極は、第２電圧を受信するように構成される。前記第５トランジスタの第２電極は、前記第１ノードに接続される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記出力回路は、第６トランジスタとシフト信号出力端子を含む。前記シフト信号出力端子は、前記シフト信号を出力するように構成される。前記第６トランジスタのゲートは、前記第１ノードに接続される。前記第６トランジスタの第１電極は、第３クロック信号を前記シフト信号として受信するように構成される。前記第６トランジスタの第２電極は、前記シフト信号出力端子に接続される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記充電強化回路は、第７コンデンサを含む。前記第７コンデンサの第１電極は、前記第１ノードに接続される。前記第７コンデンサの第２電極は、前記出力回路の前記シフト信号を出力する端子に接続される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記シフト信号出力端子は、さらに、前記第１出力信号を出力するように構成され、前記第６トランジスタの第１電極に受信される前記第３クロック信号を、さらに前記第１出力信号とする。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記出力回路は、第７トランジスタと、第３コンデンサと、第１出力信号端子をさらに含む。前記第１出力信号端子は、前記第１出力信号を出力するように構成される。前記第７トランジスタのゲートは、前記第１ノードに接続される。前記第７トランジスタの第１電極は、第４クロック信号を前記第１出力信号として受信するように構成される。前記第７トランジスタの第２電極は、前記第１出力信号端子に接続される。前記第３コンデンサの第１電極は、前記第１ノードに接続される。前記第３コンデンサの第２電極は、前記第１出力信号端子に接続される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、ノード制御回路と第１リセット回路をさらに含む。前記出力回路は、前記シフト信号を出力するように構成されるシフト信号出力端子と、前記第１出力信号を出力するように構成される第１出力信号端子を含む。前記ノード制御回路は、前記第１ノードのレベルの制御によって第３ノードのレベルを制御するように構成される。前記第１リセット回路は、前記第３ノードのレベルの制御によって、前記第１ノード、前記シフト信号出力端子、前記第１出力信号端子および前記充電強化回路をリセットするように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、第２リセット回路と第３リセット回路をさらに含む。前記第２リセット回路は、表示リセット信号に応答して前記第１ノードをリセットするように構成される。前記第３リセット回路は、グローバルリセット信号に応答して前記第１ノードをリセットするように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記出力回路は、第２出力信号を出力するように構成される第２出力信号端子をさらに含む。前記第１リセット回路は、さらに、前記第３ノードのレベルの制御によって前記第２出力信号端子をリセットするように構成される。

たとえば、本開示の一実施例により提供されるシフトレジスタユニットにおいて、前記出力回路は、第３出力信号を出力するように構成される第３出力信号端子と、第４出力信号を出力するように構成される第４出力信号端子をさらに含む。前記第１リセット回路は、さらに、前記第３ノードのレベルの制御によって前記第３出力信号端子と前記第４出力信号端子をリセットするように構成される。

本開示の少なくとも１つの実施例において、本開示の実施例により提供されるようないずれかのシフトレジスタユニットが複数でカスケード接続してなるゲート駆動回路をさらに提供する。

たとえば、本開示の一実施例により提供されるゲート駆動回路は、第１サブクロック信号線と第２サブクロック信号線をさらに含む。各段のシフトレジスタユニットは、前記第１サブクロック信号線に接続して選択制御信号を受信する。各段のシフトレジスタユニットは、前記第２サブクロック信号線に接続して第１クロック信号を受信する。第ｎ＋２段（ｎが０より大きい整数である）のシフトレジスタユニットは、第ｎ段のシフトレジスタユニットに接続し、前記第ｎ段のシフトレジスタユニットから出力されるシフト信号を受信して前記第ｎ＋２段のシフトレジスタユニットの第１入力信号とする。第ｎ段のシフトレジスタユニットは、第ｎ＋３段のシフトレジスタユニットに接続し、前記第ｎ＋３段のシフトレジスタユニットから出力されるシフト信号を受信して前記第ｎ段のシフトレジスタユニットの表示リセット信号とする。各段のシフトレジスタユニットは、本段から出力されるシフト信号を本段の第２入力信号とする。

本開示の少なくとも１つの実施例において、本開示の実施例により提供されるようないずれかのゲート駆動回路を含む表示装置をさらに提供する。

たとえば、本開示の一実施例により提供される表示装置は、アレイ配置の複数のサブ画素ユニットをさらに含む。前記シフトレジスタユニットから第１出力信号と第２出力信号が出力される場合、前記第１出力信号と前記第２出力信号は、それぞれ、異なる行のサブ画素ユニットに与えられる。

本開示の少なくとも１つの実施例において、シフトレジスタユニットの駆動方法をさらに提供する。当該方法において、前記第１入力回路が前記第１入力信号に応答して前記第１ノードを充電するようにし、前記充電強化回路が前記充電強化信号に応答して前記第１ノードのレベルをさらに強化するようにし、前記出力回路が前記第１ノードのレベルの制御によって前記シフト信号と前記第１出力信号を出力するようにすることを含む。

たとえば、本開示の一実施例により提供される駆動方法において、前記充電強化信号の立ち上がりエッジは、前記第１出力信号の立ち上がりエッジより早く、および／または、前記充電強化信号の立ち下がりエッジは、前記第１出力信号の立ち下がりエッジより遅い。

本開示の実施例の技術手段をより明確に説明するために、以下、実施例の図面を簡単に紹介する。明らかに、以下の記載における図面は、単に本開示の一部実施例に係るものであり、本開示に対する限定ではない。

本開示の一実施例により提供されるシフトレジスタユニットの概略図である。 本開示の一実施例により提供される別のシフトレジスタユニットの概略図である。 本開示の一実施例により提供されるまた別のシフトレジスタユニットの概略図である。 本開示の一実施例により提供されるシフトレジスタユニットの回路図である。 本開示の一実施例により提供される別のシフトレジスタユニットの回路図である。 本開示の一実施例により提供されるまた別のシフトレジスタユニットの回路図である。 本開示の一実施例により提供されるさらに別のシフトレジスタユニットの回路図である。 本開示の一実施例により提供されるゲート駆動回路の概略図である。 本開示の一実施例において図８に示すゲート駆動回路に対応して動作する際の信号時系列図である。 本開示の一実施例により提供される信号時系列図である。 本開示の一実施例により提供される別のゲート駆動回路の概略図である。 本開示の一実施例において図１１に示すゲート駆動回路に対応して動作する際の信号時系列図である。 本開示の一実施例により提供される表示装置の概略図である。

本開示の実施例の目的、技術手段及び利点をより明確にするために、以下、本開示の実施例の添付図面を参照しながら、本開示の実施例の技術案に対して明確且つ完全な説明を行う。明らかに、記載される実施例は、本開示の実施例の一部であり、全てではない。記載される本開示の実施例に基づき、当業者が創造性のある作業を付与しない前提下において、獲得した全てのほかの実施例は、すべて本開示の保護範囲に属するものである。

別途に定義することを除き、本開示で使用される技術用語や科学用語は、本開示の所属する分野の一般技能を持つ者が理解する通常の意味である。本開示に使用される「第１」、「第２」及び類似用語は、単に異なる構成部分を区別するためのものであり、順番、数量又は重要度をいっさい表さない。同様に、「１つ」、「一」または「当該」などの類似用語は、少なくとも１つ存在することを表し、数の限定ではない。「含む」や「含有」などの類似用語は、当該用語より前の素子や部材が当該用語の後に列挙される素子や部材及びその同等のものを含むとの意味を指し、ほかの素子や部材を除外しない。「接続」や「連結」などの類似用語は、物理や機械的接続に限定するのではなく、直接か間接かを関係なしに電気的接続も含む。「上」、「下」、「左」、「右」などは、相対的位置関係を表すものであり、記載対象の絶対位置が変わると、当該相対的位置関係も対応的に変わる。

本開示の実施例において、たとえば、各回路がＮ型トランジスタに実現される場合、「プルアップ」とは、当該ノードまたは当該電極のレベルの絶対値を高めるよう、１つのノードまたは１つのトランジスタの１つの電極に対し充電を行うことによって、対応するトランジスタの操作（たとえば導通）を実現することを指す。「プルダウン」とは、当該ノードまたは当該電極のレベルの絶対値を低下させるよう、１つのノードまたは１つのトランジスタの１つの電極に対し放電を行うことによって、対応するトランジスタの操作（たとえば遮断）を実現することを指す。

また、たとえば、各回路がＰ型トランジスタに実現される場合、「プルアップ」とは、当該ノードまたは当該電極のレベルの絶対値を低下させるよう、１つのノードまたは１つのトランジスタの１つの電極に対し放電を行うことによって、対応するトランジスタの操作（たとえば導通）を実現することを指す。「プルダウン」とは、当該ノードまたは当該電極のレベルの絶対値を高めるよう、１つのノードまたは１つのトランジスタの１つの電極に対し充電を行うことによって、対応するトランジスタの操作（たとえば遮断）を実現することを指す。

しかも、「プルアップ」、「プルダウン」の具体的な意味も、用いられるトランジスタの具体的な種類に応じて調整し、トランジスタの制御を実現して対応するスイッチング機能を実現できればよい。

現在、ＯＬＥＤ用のゲート駆動回路は、通常、検出回路、表示回路および両者の合成パルスを出力する接続回路（またはゲート回路）の３つのサブ回路から構成される。このような回路構造は、非常に複雑であるため、高解像度と狭額縁の要件を満たすことができない。

ＯＬＥＤ表示パネルのサブ画素ユニットを補償する際に、サブ画素ユニットに画素補償回路を設置して内部補償を行うほか、さらにセンサトランジスタを設置して外部補償を行う。外部補償を行う際に、シフトレジスタユニットから構成されるゲート駆動回路は、表示パネルのサブ画素ユニットに対し、走査トランジスタとセンサトランジスタ用の駆動信号をそれぞれ与える必要がある。たとえば、１フレームの表示期間において、走査トランジスタ用の走査駆動信号を与え、１フレームのブランキング期間において、センサトランジスタ用のセンサ駆動信号を与える。

１つの外部補償方法において、ゲート駆動回路から出力されるセンサ駆動信号は、行ごとに順に走査される。たとえば、第１フレームのブランキング期間において、表示パネルの第１行のサブ画素ユニット用のセンサ駆動信号を出力し、第２フレームのブランキング期間において、表示パネルの第２行のサブ画素ユニット用のセンサ駆動信号を出力し、順に類推し、１行のサブ画素ユニットに対応するセンサ駆動信号をフレーム毎に出力する頻度で行ごとに順次出力することによって、表示パネルの行ごとの順次補償を完成する。

しかし、上記の行ごとの順次補償方法が用いられる場合、以下の表示不良問題が生じる可能性がある。その１つは、マルチフレーム画像の走査表示プロセスにおいて、行ごとに移動する一つの走査線が存在する。もう１つは、外部補償が行われる時点に相違が存在するため、表示パネルの異なるエリアで輝度の相違が比較的大きい可能性がある。たとえば、表示パネルの第１００行のサブ画素ユニットに対し外部補償を行う場合、外部補償がすでに行われた表示パネルの第１０行のサブ画素ユニットの発光輝度がこの時低くなったりして変化した可能性があるため、表示パネルの異なるエリアで輝度が均一ではなくなる。このような問題は、特に大型の表示パネルで顕在化する。

また、たとえば１つのシフトレジスタユニットにおいて、トランジスタに閾値電圧シフトが存在する可能性があるため、第１ノードへの充電が十分ではないので、当該シフトレジスタユニットに出力異常問題が生じる可能性がある。たとえば、当該シフトレジスタユニットから駆動信号を出力しなかったり、出力される駆動信号のレベルが低かったりする。

上記の問題に対し、本開示の少なくとも１つの実施例において、第１入力回路と、出力回路と、充電強化回路を含むシフトレジスタユニットを提供する。第１入力回路は、第１入力信号に応答して第１ノードを充電するように構成される。出力回路は、第１ノードのレベルの制御によってシフト信号と第１出力信号を出力するように構成される。充電強化回路は、充電強化信号に応答して第１ノードのレベルをさらに強化するように構成される。本開示の実施例は、上記シフトレジスタユニットに対応するゲート駆動回路、表示装置および駆動方法をさらに提供する。

本開示の実施例により提供されるシフトレジスタユニット、ゲート駆動回路、表示装置および駆動方法は、第１ノードのレベルを強化し、回路の信頼性を高めることができる。同時に、行ごとの順次補償を兼ねる（たとえばシャットダウン検出で行ごとの順次補償が必要である）前提において、ランダム補償を実現することもでき、行ごとの順次補償による走査線および表示輝度が均一ではないなどの表示不良問題を避けることができる。

なお、本開示の実施例において、ランダム補償は、行ごとの順次補償とは異なる一つの外部補償方法であり、ランダム補償によって、あるフレームのブランキング期間において、表示パネルの任意の１行のサブ画素ユニットに対応するセンサ駆動信号をランダムに出力することができる。当該任意の１行のサブ画素ユニットは、ランダムに選択される。以下の各実施例において、これとは同じく、繰り返して記載しない。

また、本開示の実施例において、説明のために、「１フレーム」、「フレーム毎」または「あるフレーム」に対し、順次の表示期間とブランキング期間を含むと定義する。たとえば、表示期間において、ゲート駆動回路から駆動信号を出力する。当該駆動信号は、第１行から最後の行まで、完全な１枚の画像の走査表示を完成する（すなわち１フレーム画像の走査表示を行う）ように表示パネルを駆動できる。ブランキング期間において、ゲートから駆動信号を出力する。当該駆動信号は、表示パネルのある行のサブ画素ユニットのセンサトランジスタの駆動に用いられる。たとえば、電気学パラメータの抽出（たとえばトランジスタの閾値電圧の抽出）を行い、それから、当該電気学パラメータに基づいて、当該行のサブ画素ユニットの外部補償を完成する。

以下、図面を参照しながら本開示の実施例及びその例示を詳細に説明する。

本開示の少なくとも１つの実施例において、シフトレジスタユニット１０を提供する。図１に示すように、当該シフトレジスタユニット１０は、第１入力回路１００と、出力回路２００と、充電強化回路３００を含む。複数の当該シフトレジスタユニット１０は、カスケード接続して本開示の一実施例のゲート駆動回路を構成可能であり、表示パネルの表示操作を駆動することに用いられる。よって、表示パネルにおいて、たとえば行ごとの走査方式による１フレーム画像の表示および外部補償操作ができるようになる。

当該第１入力回路１００は、第１入力信号ＳＴＵ１に応答して第１ノードＱを充電するように構成される。

たとえば、図１に示すように、第１入力回路１００は、第１ノードＱに接続される。一部の実施例において、第１入力回路１００は、第１入力信号ＳＴＵ１と第２電圧ＶＤＤを受信するように構成される。第１入力回路１００は、第１入力信号ＳＴＵ１の制御によって導通する際に、第２電圧ＶＤＤで第１ノードＱを充電して第１ノードＱのレベルをプルアップする。また、たとえば、別の実施例において、第１入力回路１００は、第２電圧ＶＤＤを受信しなくてもよい。第１入力回路１００は、導通時に直接第１入力信号ＳＴＵ１で第１ノードＱを充電して第１ノードＱのレベルをプルアップする。

たとえば、複数のシフトレジスタユニット１０がカスケード接続して１つのゲート駆動回路を構成する場合、前からの何段（たとえば第１段、第２段など）のシフトレジスタユニットを除き、ほかの段のシフトレジスタユニット１０の第１入力回路１００は、近隣（たとえば２段前）のシフトレジスタユニット１０に接続してシフト信号を受信し、当該シフト信号を本段のシフトレジスタユニットの第１入力信号ＳＴＵ１とする。前から何段（たとえば第１段、第２段など）のシフトレジスタユニットについて、単独の信号線に接続して第１入力信号ＳＴＵ１を受信する。

なお、本開示の実施例において、第２電圧ＶＤＤは、たとえばハイレベルである。以下の各実施例において、これとは同じく、繰り返して記載しない。

なお、本開示の実施例において、ハイレベルとローレベルとは、相対的である。ハイレベルは、比較的高い電圧範囲（たとえば、ハイレベルに５Ｖ、１０Ｖまたはほかの適切な電圧が用いられる）を示し、かつ複数のハイレベルが同一であってもよく異なってもよい。類似的に、ローレベルは、比較的低い電圧範囲（たとえば、ローレベルに０Ｖ、－５Ｖ、－１０Ｖまたはほかの適切な電圧が用いられる）を示し、かつ複数のローレベルが同一であってもよく異なってもよい。たとえば、ハイレベルの最小値は、ローレベルの最大値より大きい。

当該出力回路２００は、第１ノードＱのレベルの制御によってシフト信号ＣＲと第１出力信号ＯＵＴ１を出力するように構成される。たとえば、出力回路２００は、第３クロック信号ＣＬＫＣと第４クロック信号ＣＬＫＤを受信するように構成される。出力回路２００は、第１ノードＱのレベルの制御によって導通する際に、第３クロック信号ＣＬＫＣをシフト信号ＣＲとして出力し、第４クロック信号ＣＬＫＤを第１出力信号ＯＵＴ１として出力する。

たとえば、１フレームの表示期間において、出力回路２００から出力されるシフト信号ＣＲは、第１入力信号ＳＴＵ１としてほかのシフトレジスタユニット１０に与えられ、表示走査の行ごとのシフトを完成する。出力回路２００から出力される第１出力信号ＯＵＴ１は、表示パネルのある行のサブ画素ユニットを駆動して表示走査を行う。また、たとえば、１フレームのブランキング期間において、出力回路２００から出力される第１出力信号ＯＵＴ１は、表示パネルのある行のサブ画素ユニットのセンサトランジスタを駆動し、当該行のサブ画素ユニットの外部補償を完成する。

当該充電強化回路３００は、充電強化信号ＣＥに応答して第１ノードＱのレベルをさらに強化するように構成される。なお、本開示の実施例において、「第１ノードＱのレベルを強化する」ことは、第１ノードＱの元々のレベルを基にさらに第１ノードＱのレベルを高くしたり低くしたりすることを示す。たとえば、第１ノードＱがハイレベルである場合、「第１ノードＱのレベルを強化する」ことは、第１ノードＱのレベルをプルアップして第１ノードＱのレベルをさらに高めることを示す。また、たとえば、第１ノードＱがローレベルである場合、「第１ノードＱのレベルを強化する」ことは、第１ノードＱのレベルをプルダウンして第１ノードＱのレベルをさらに低くすることを示す。以下、各実施例において、第１ノードＱに対しプルアップすることを例として説明するが、繰り返して記載しない。

たとえば、図１に示すように、充電強化回路３００は、第１ノードＱに接続され、かつ充電強化信号ＣＥを受信するように構成される。充電強化回路３００は、第１ノードＱのレベルの制御によって導通する際に、充電強化信号ＣＥで第１ノードＱのレベルをさらに強化する。たとえば、一部の実施例において、充電強化回路３００は、第２クロック信号ＣＬＫＢを受信して充電強化信号ＣＥとするように構成される。よって、充電強化回路３００は、導通時に第２クロック信号ＣＬＫＢで第１ノードＱのレベルをプルアップする。たとえば、充電強化回路３００にコンデンサを設置することによって、当該コンデンサのブートストラップ機能によって第１ノードＱのレベルを強化する。

たとえば、１フレームの表示期間において、第１入力回路１００で第１ノードＱに対し充電操作を行った後であって、かつ出力回路２００からシフト信号ＣＲと第１出力信号ＯＵＴ１を出力する前に、受電強化回路３００は、充電強化信号ＣＥに応答して第１ノードＱのレベルをさらにプルアップする。よって、第１ノードＱのレベルをさらに高くし、出力回路２００の出力異常の発生を避け、当該シフトレジスタユニット１０の信頼性を高めることができる。

本開示の実施例により提供されるシフトレジスタユニット１０において、充電強化回路３００を設置することによって、駆動信号（シフト信号ＣＲと第１出力信号ＯＵＴ１など）を出力する前に第１ノードＱのレベルをさらに強化することができ、出力異常の発生を避け、シフトレジスタユニット１０の信頼性を高めることができる。

一部の実施例において、図２に示すように、シフトレジスタユニット１０は、選択制御回路４００と、第２入力回路５００とをさらに含む。

当該選択制御回路４００は、選択制御信号ＯＥに応答して第２ノードＨを充電し、第２ノードＨのレベルを保持するように構成される。

たとえば、図２に示すように、選択制御回路４００は、第２ノードＨに接続され、かつ選択制御信号ＯＥと第２入力信号ＳＴＵ２を受信するように構成される。たとえば、１フレームの表示期間において、選択制御回路４００は、選択制御信号ＯＥの制御によって導通する際に、第２入力信号ＳＴＵ２で第２ノードＨを充電する。第２ノードＨのハイレベルは、１フレームの表示期間から当該フレームのブランキング期間まで保持される。たとえば、選択制御回路４００にコンデンサを設置することによって、当該コンデンサによって第２ノードＨのレベルを保持する。

たとえば、複数のシフトレジスタユニット１０がカスケード接続して１つのゲート駆動回路を構成する場合、ある段のシフトレジスタユニット１０は、本段（またはほかの段）のシフトレジスタユニット１０から出力されるシフト信号ＣＲを受信して第２入力信号ＳＴＵ２とする。たとえば、ある段のシフトレジスタユニット１０が１フレームのブランキング期間において駆動信号を出力すると選択する場合、１フレームの表示期間において、当該段のシフトレジスタユニット１０に与えられる選択制御信号ＯＥと第２入力信号ＳＴＵ２の波形時系列を同じくすることによって、当該段のシフトレジスタユニット１０の選択制御回路４００を導通させる。

本開示の実施例において、なお、選択制御信号ＯＥは、制御回路から与えられる。たとえば、１つの例において、当該制御回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）装置またはほかの信号発生回路として実現される。

なお、本開示の実施例において、２つの信号の時系列が同じであることは、ハイレベルである時間が同期することを指し、２つの信号の幅の値の同一が求められない。

当該第２入力回路５００は、第２ノードＨのレベルの制御によって第１ノードＱを充電するように構成される。

たとえば、図２に示すように、第２入力回路５００は、第１ノードＱと第２ノードＨに接続され、かつ第１クロック信号ＣＬＫＡを受信するように構成される。たとえば、１フレームのブランキング期間において、第２入力回路５００は、第２ノードＨのレベルの制御によって導通する際に、第１クロック信号ＣＬＫＡで第１ノードＱを充電する。また、たとえば、ほかの一部の実施例において、第２入力回路５００は、さらに、第２電圧ＶＤＤを受信するように構成される。よって、第２入力回路５００は、導通時に、ハイレベルの第２電圧ＶＤＤで第１ノードＱを充電する。

たとえば、１フレームのブランキング期間において、第２入力回路５００による第１ノードＱの充電操作が完成すると、充電強化回路３００は、充電強化信号ＣＥに応答して第１ノードＱのレベルをさらに強化する。よって、第１ノードＱのレベルをさらに高くし、出力回路２００の出力異常の発生を避け、当該シフトレジスタユニット１０の信頼性を高めることができる。

本開示の実施例により提供されるシフトレジスタユニット１０に選択制御回路４００と第２入力回路５００を設置することによって、当該シフトレジスタユニット１０から構成されるゲート駆動回路は、１フレームのブランキング期間において、１つの表示パネルを駆動して外部補償を行う。

また、当該ゲート駆動回路は、１つの表示パネルを駆動して行ごとの順次補償を実現する。たとえば、第１フレームにおいて、当該ゲート駆動回路は、第１行のサブ画素ユニットを駆動するための駆動信号を出力し、第２フレームにおいて、当該ゲート駆動回路は、第２行のサブ画素ユニットを駆動するための駆動信号を出力し、これに準じて類推し、当該表示パネルに対する行ごとの順次補償を完成する。

また、たとえば、当該ゲート駆動回路は、１つの表示パネルを駆動してランダム補償を実現する。たとえば、あるフレームにおいて、当該ゲート駆動回路は、ランダムに選択される任意の１行のサブ画素ユニットのための駆動信号を出力し、当該表示パネルに対するランダム補償を実現する。

上述のように、本開示の実施例により提供されるシフトレジスタユニット１０は、表示期間において駆動信号を出力するのみならず、ブランキング期間においても駆動信号を出力する。よって、行ごとの順次補償を兼ねる（たとえばシャットダウン検出で行ごとの順次補償が必要である）前提において、ランダム補償を実現することもでき、行ごとの順次補償による走査線および表示輝度が均一ではないなどの表示不良問題を避けることができる。

また、本開示の実施例により提供されるシフトレジスタユニット１０は、１フレームの表示期間とブランキング期間において、第１入力回路１００または第２入力回路５００による第１ノードＱの充電操作が完成すると、充電強化回路３００によって第１ノードＱのレベルをさらに強化する。よって、第１ノードＱのレベルをさらに高くし、出力回路２００の出力異常の発生を避け、シフトレジスタユニット１０の信頼性を高めることができる。

なお、本開示の実施例において、１つのノード（たとえば第１ノードＱ、第２ノードＨ）に対し充電することは、たとえば当該ノードを１つのハイレベルの電圧信号に電気的に接続し、当該ハイレベルの電圧信号で当該ノードのレベルをプルアップすることを示す。たとえば、当該ノードに電気的に接続するコンデンサを設置し、当該ノードを充電することは、当該ノードに電気的に接続されるコンデンサを充電することになる。

一部の実施例において、図３に示すように、シフトレジスタユニット１０は、ノード制御回路６００をさらに含む。当該ノード制御回路６００は、第１ノードＱのレベルの制御によって第３ノードＱＢをレベルを制御するように構成される。

たとえば、図３に示すように、ノード制御回路６００は、第１ノードＱと第３ノードＱＢに接続され、かつ第３電圧ＶＤＤ＿Ａ、第４電圧ＶＤＤ＿Ｂおよび第１電圧ＶＧＬ１を受信するように構成される。

たとえば、本開示の実施例において、第３電圧ＶＤＤ＿Ａ、第４電圧ＶＤＤ＿Ｂは、互いに反転信号であるように構成される。すなわち、第３電圧ＶＤＤ＿Ａがハイレベルであると、第４電圧ＶＤＤ＿Ｂは、ローレベルであるが、第４電圧ＶＤＤ＿Ｂがハイレベルであると、第３電圧ＶＤＤ＿Ａは、ローレベルである。すなわち、同一タイミングで第３電圧ＶＤＤ＿Ａと第４電圧ＶＤＤ＿Ｂの一方がハイレベルにあることを保証する。

たとえば、第１ノードＱのレベルがハイレベルであると、ノード制御回路６００は、ローレベルの第１電圧ＶＧＬ１で第３ノードＱＢのレベルをプルダウンする。また、たとえば、第１ノードＱのレベルがローレベルであると、ノード制御回路６００は、第３電圧ＶＤＤ＿Ａまたは第４電圧ＶＤＤ＿Ｂで第３ノードＱＢを充電して第３ノードＱＢのレベルをハイレベルまでプルアップする。

本開示の実施例において、ノード制御回路６００で第３電圧ＶＤＤ＿Ａと第４電圧ＶＤＤ＿Ｂを受信し、かつ第３電圧ＶＤＤ＿Ａと第４電圧ＶＤＤ＿Ｂの一方がハイレベルであることを保証する。このような方式によれば、シフトレジスタユニットの信頼性をさらに高めることができる。

一部の実施例において、図３に示すように、シフトレジスタユニット１０の出力端子は、シフト信号出力端子ＣＲＴと第１出力信号端子ＯＰ１を含む。シフト信号出力端子ＣＲＴは、シフト信号ＣＲを出力するように構成される。第１出力信号端子ＯＰ１は、第１出力信号ＯＵＴ１を出力するように構成される。

たとえば、１フレームの表示期間において、シフト信号出力端子ＣＲＴから出力されるシフト信号ＣＲは、たとえばほかの段のシフトレジスタユニット１０に与えられて第１入力信号ＳＴＵ１とし、表示走査の行ごとのシフトを完成する。第１出力信号端子ＯＰ１から出力される第１出力信号ＯＵＴ１は、たとえば表示パネルの１行のサブ画素ユニットを駆動して表示走査を行う。たとえば、一部の実施例において、シフト信号出力端子ＣＲＴと第１出力信号端子ＯＰ１から出力される信号の時系列は、同じである。また、たとえば、１フレームのブランキング期間において、第１出力信号端子ＯＰ１から出力される第１出力信号ＯＵＴ１は、表示パネルの１行のサブ画素ユニットを駆動して当該行のサブ画素ユニットの外部補償を完成する。

本開示の実施例により提供されるシフトレジスタユニット１０に２つの信号出力端子（シフト信号出力端子ＣＲＴと第１出力信号端子ＯＰ１）を設置することによって、当該シフトレジスタユニット１０の駆動力を高めることができる。

なお、一部の実施例において、第１出力信号端子ＯＰ１を設置せず、シフト信号出力端子ＣＲＴのみを設置してもよい。よって、シフト信号出力端子ＣＲＴは、シフト信号ＣＲと第１出力信号ＯＵＴ１の両方を出力する。

一部の実施例において、図３に示すように、シフトレジスタユニット１０は、第１リセット回路７００をさらに含む。当該第１リセット回路７００は、第３ノードＱＢのレベルの制御によって、第１ノードＱ、シフト信号出力端子ＣＲＴ、第１出力信号端子ＯＰ１および充電強化回路３００をリセットするように構成される。

たとえば、図３に示すように、第１リセット回路７００は、第３ノードＱＢ、第１ノードＱ、シフト信号出力端子ＣＲＴ、第１出力信号端子ＯＰ１および充電強化回路３００に接続し、かつ第１電圧ＶＧＬ１と第５電圧ＶＧＬ２を受信するように構成される。

たとえば、第１リセット回路７００は、第３ノードＱＢのレベルの制御によって導通する際に、第１電圧ＶＧＬ１で第１ノードＱ、シフト信号出力端子ＣＲＴおよび充電強化回路３００をリセットするとともに、第５電圧ＶＧＬ２で第１出力信号端子ＯＰ１をリセットする。

なお、本開示の実施例において、第５電圧ＶＧＬ２は、たとえばローレベルである。また、一部の例において、第１電圧ＶＧＬ１と第５電圧ＶＧＬ２とは、同じであり、たとえばいずれも－１０Ｖである。また、別の一部の例において、第１電圧ＶＧＬ１と第５電圧ＶＧＬ２とは、異なってもよい。たとえば第１電圧ＶＧＬ１が－６Ｖであるのに対し、第５電圧ＶＧＬ２が－１０Ｖである。

また、第１リセット回路７００は、第５電圧ＶＧＬ２を受信せず、第１電圧ＶＧＬ１で第１出力信号端子ＯＰ１をリセットしてもよい。本開示の実施例において、これについて限定しない。

一部の例において、図３に示すように、シフトレジスタユニットは、第２リセット回路８００と第３リセット回路９００をさらに含む。

当該第２リセット回路８００は、表示リセット信号ＳＴＤに応答して第１ノードＱをリセットするように構成される。たとえば、図３に示すように、第２リセット回路８００は、第１ノードＱに接続され、かつ表示リセット信号ＳＴＤと第１電圧ＶＧＬ１を受信するように構成される。第２リセット回路８００は、表示リセット信号ＳＴＤの制御によって導通する際に、ローレベルの第１電圧ＶＧＬ１で第１ノードＱをリセットする。

たとえば、複数のシフトレジスタユニット１０がカスケード接続して１つのゲート駆動回路を構成する場合、最後の何段（たとえば最後の３段）のシフトレジスタユニットを除き、ほかの段のシフトレジスタユニット１０は、近隣（たとえば３段後）のシフトレジスタユニット１０に接続してシフト信号を受信し、当該シフト信号を自段のシフトレジスタユニットの表示リセット信号ＳＴＤとする。最後の何段（たとえば最後の３段）のシフトレジスタユニットについて、単独の信号線に接続して表示リセット信号ＳＴＤを受信する。

また、本開示の実施例において、「前」、「後」は、走査移動方向に基づく。「２段前のシフトレジスタユニット」とは、本段のシフトレジスタユニットから前方へ数えて２つめのシフトレジスタユニットを示し、「３段後のシフトレジスタユニット」とは、本段のシフトレジスタユニットから後方へ数えて３つめのシフトレジスタユニットを示す。ここの「前」と「後」は相対的である。以下の各実施例において、これとは同じく、繰り返して記載しない。

当該第３リセット回路９００は、グローバルリセット信号ＴＲＳＴに応答して第１ノードＱをリセットするように構成される。たとえば、図３に示すように、第３リセット回路９００は、第１ノードＱに接続し、かつグローバルリセット信号ＴＲＳＴと第１電圧ＶＧＬ１を受信するように構成される。第３リセット回路９００は、グローバルリセット信号ＴＲＳＴの制御によって導通する際に、ローレベルの第１電圧ＶＧＬ１で第１ノードＱをリセットする。

たとえば、複数のシフトレジスタユニット１０がカスケード接続して１つのゲート駆動回路を構成する場合、１フレームの表示期間の前に、各段のシフトレジスタユニット１０の第３リセット回路９００は、グローバルリセット信号ＴＲＳＴに応答して導通し、第１ノードＱのリセットを実現し、当該ゲート駆動回路のグローバルリセットを完成する。

なお、本開示の実施例において、各ノード（第１ノードＱ、第２ノードＨ、第３ノードＱＢ）は、回路構造をより好適に記載するために設けられるものであり、実際に存在する部材を示すというわけではない。ノードは、回路構造で関連回路の接続箇所を示す。すなわち同一のノードＩＤに接続される関連回路は、互いに電気的に接続される。たとえば、図３に示すように、第１入力回路１００、出力回路２００、充電強化回路３００、第２入力回路５００およびノード制御回路６００は、すべて第１ノードＱに接続される。すなわちこれらの回路は、互いに電気的に接続されることを示す。

図３のシフトレジスタユニット１０ではノード制御回路６００、第１リセット回路７００、第２リセット回路８００および第３リセット回路９００が図示されているものの、上記例によって本開示の保護範囲を限定することができないことは、当業者が理解できる。実際の応用において、当業者が状況に応じて上記各回路のうちの１つまたは複数を使用したりしなかったりすることができ、上記各回路に基づいた各種類の組み合わせや変形のすべては、本開示の原理から逸脱しない。これについて、繰り返して記載しない。

本開示の１つの実施例において、図３に示すシフトレジスタユニット１０は、図４に示す回路構造に実現できる。図４に示すように、当該シフトレジスタユニット１０は、第１～第１６トラジスタＭ１～Ｍ１６、第１コンデンサＣ１、第２コンデンサＣ２および第３コンデンサＣ３を含む。なお、図４に示すトランジスタは、すべてＮ型トランジスタを例として説明する。

図４に示すように、充電強化回路３００は、第１トランジスタＭ１と第１コンデンサＣ１を含むように実現される。第１トランジスタＭ１のゲートは、第１ノードＱに接続される。第１トランジスタＭ１の第１電極は、第２クロック信号ＣＬＫＢを充電強化信号ＣＥとして受信するように構成される。第１トランジスタＭ１の第２電極は、第１コンデンサＣ１の第１電極に接続される。第１コンデンサＣ１の第２電極は、第１ノードＱに接続される。たとえば、第１ノードＱのレベルがハイレベルであると、第１トランジスタＭ１が導通し、第１トランジスタＭ１の第１電極に受信される第２クリック信号ＣＬＫＢ（たとえばハイレベルである）は、第１コンデンサＣ１の第１電極に伝送される。第１コンデンサＣ１のブートストラップ機能によって、第２クロック信号ＣＬＫＢは、第１コンデンサＣ１の第２電極、すなわち第１ノードＱのレベルを高めることができる。

図４に示すように、選択制御回路４００は、第２トランジスタＭ２と第２コンデンサＣ２を含むように実現される。第２トランジスタＭ２のゲートは、選択制御信号ＯＥを受信するように構成される。第２トランジスタＭ２の第１電極は、第２入力信号ＳＴＵ２を受信するように構成される。第２トランジスタＭ２の第２電極は、第２ノードＨに接続される。たとえば、選択制御信号ＯＥがハイレベルであると、第２トランジスタＭ２が導通し、第２入力信号ＳＴＵ２（たとえばハイレベルである）で第２ノードＨを充電する。

第２コンデンサＣ２の第１電極は、第２ノードＨに接続される。第２コンデンサＣ２の第２電極は、第１電圧ＶＧＬ１を受信するように構成される。第２コンデンサＣ２を設置することによって、第２ノードＨのレベルを保持することができる。なお、本開示の実施例において、第２コンデンサＣ２の第２電極は、第１電圧ＶＧＬ１を受信するように構成されるほか、ほかの一定のレベル信号を受信するように構成されてもよく、たとえば、直接に接地する。これについて、本開示の実施例において限定しない。

図４に示すように、第２入力回路５００は、第３トランジスタＭ３と第４トランジスタＭ４を含むように実現される。第３トランジスタＭ３のゲートは、第２ノードＨに接続される。第３トランジスタＭ３の第１電極は、第１クロック信号ＣＬＫＡを受信するように構成される。第３トランジスタＭ３の第２電極は、第４トランジスタＭ４の第１電極に接続される。第４トランジスタＭ４のゲートは、第１クロック信号ＣＬＫＡを受信するように構成される。第４トランジスタＭ４の第２電極は、第１ノードＱに接続される。

たとえば、第２ノードＨがハイレベルでありかつ第１クロック信号ＣＬＫＡがハイレベルであると、第３トランジスタＭ３と第４トランジスタＭ４が導通し、ハイレベルの第１クロック信号ＣＬＫＡで第１ノードＱを充電する。また、たとえば、別の一部の実施例において、第３トランジスタＭ３の第１電極は、ハイレベルの第２電圧ＶＤＤを受信するように構成される。第３トランジスタＭ３と第４トランジスタＭ４が導通すると、ハイレベルの第２電圧ＶＤＤで第１ノードＱを充電する。

図４に示すように、第１入力回路１００は、第５トランジスタＭ５に実現される。第５トランジスタＭ５のゲートは、第１入力信号ＳＴＵ１を受信するように構成される。第５トランジスタＭ５の第１電極は、第２電圧ＶＤＤを受信するように構成される。第５トランジスタＭ５の第２電極は、第１ノードＱに接続される。たとえば、第１入力信号ＳＴＵ１がハイレベルであると、第５トランジスタＭ５が導通し、ハイレベルの第２電圧ＶＤＤで第１ノードＱを充電する。また、たとえば、別の一部の実施例において、第５トランジスタＭ５の第１電極は、第１入力信号ＳＴＵ１を受信するように構成される。よって、第５トランジスタＭ５の導通時に、直接第１入力信号ＳＴＵ１で第１ノードＱを充電する。

図４に示すように、出力回路２００は、第６トランジスタＭ６と、第７トランジスタＭ７と、第３コンデンサＣ３と、シフト信号出力端子ＣＲＴと、第１出力信号端子ＯＰ１を含む。シフト信号出力端子ＣＲＴは、シフト信号ＣＲを出力するように構成される。第１出力信号端子ＯＰ１は、第１出力信号ＯＵＴ１を出力するように構成される。２つの信号出力端子を設置することによって、当該シフトレジスタユニット１０の駆動力を高めることができる。

第６トランジスタＭ６のゲートは、第１ノードＱに接続される。第６トランジスタＭ６の第１電極は、第３クロック信号ＣＬＫＣをシフト信号ＣＲとして受信するように構成される。第６トランジスタＭ６の第２電極は、シフト信号出力端子ＣＲＴに接続される。第７トランジスタＭ７のゲートは、第１ノードＱに接続される。第７トランジスタＭ７の第１電極は、第４クロック信号ＣＬＫＤを第１出力信号ＯＵＴ１として受信するように構成される。第７トランジスタＭ７の第２電極は、第１出力信号端子ＯＰ１に接続される。第３コンデンサＣ３の第１電極は、第１ノードＱに接続される。第３コンデンサＣ３の第２電極は、第１出力信号端子ＯＰ１に接続される。

たとえば、第１ノードＱがハイレベルであると、第６トランジスタＭ６が導通し、第３クロック信号ＣＬＫＣをシフト信号ＣＲとしてシフト信号出力端子ＣＲＴに出力する。また、第７トランジスタＭ７が導通し、第４クロック信号ＣＬＫＤを第１出力信号ＯＵＴ１として第１出力信号端子ＯＰ１に出力する。

なお、一部の実施例において、第３クロック信号ＣＬＫＣと第４クロック信号ＣＬＫＤとは同じようにセットされる。このような場合、第７トランジスタＭ７の第１電極は、第６トランジスタＭ６の第１電極に接続する。よって、当該シフトレジスタユニット１０に第４クロック信号ＣＬＫＤを与える必要がないため、クロック信号線を節約することができる。別の一部の実施例において、第３クロック信号ＣＬＫＣと第４クロック信号ＣＬＫＤとは、異なるようにセットされる。本開示の実施例において、第３クロック信号ＣＬＫＣと第４クロック信号ＣＬＫＤのセット方式について限定しない。

また、図４に示すシフトレジスタユニット１０において、第６トランジスタＭ６の第１電極に受信される第３クロック信号ＣＬＫＣをさらに第１出力信号ＯＵＴ１とし、シフト信号出力端子ＣＲＴは、さらに、第１出力信号ＯＵＴ１を出力するように構成される。すなわち、第７トランジスタＭ７、第３コンデンサＣ３および第１出力信号端子ＯＰ１を設置せず、シフト信号出力端子ＣＲＴから出力される駆動信号をシフト信号ＣＲと第１出力信号ＯＵＴ１の両方とする。

図４に示すように、ノード制御回路６００は、第８トランジスタＭ８と、第９トランジスタＭ９と、第１０トランジスタＭ１０を含むように実現される。第８トランジスタＭ８のゲートは、第１電極に接続され、かつ第３電圧ＶＤＤ＿Ａを受信するように構成される。第８トランジスタＭ８の第２電極は、第３ノードＱＢに接続される。第９トランジスタＭ９のゲートは、第１電極に接続され、かつ第４電圧ＶＤＤ＿Ｂを受信するように構成される。第９トランジスタＭ９の第２電極は、第３ノードＱＢに接続される。第１０トランジスタＭ１０のゲートは、第１ノードＱに接続される。第１０トランジスタＭ１０の第１電極は、第３ノードＱＢに接続される。第１０トランジスタＭ１０の第２電極は、第１電圧ＶＧＬ１を受信するように構成される。

上述のように、第３電圧ＶＤＤ＿Ａ、第４電圧ＶＤＤ＿Ｂは、互いに反転信号であるように構成される。すなわち、第３電圧ＶＤＤ＿Ａがハイレベルであると、第４電圧ＶＤＤ＿Ｂは、ローレベルであるが、第３電圧ＶＤＤ＿Ｂがハイレベルであると、第４電圧ＶＤＤ＿Ａは、ローレベルである。すなわち、第８トランジスタＭ８と第９トランジスタＭ９のうち一方のトランジスタのみが導通状態にある。このように、トランジスタの長時間の導通による性能のシフトを避け、回路の信頼性をさらに強化することができる。

第８トランジスタＭ８または第９トランジスタＭ９が導通すると、第３電圧ＶＤＤ＿Ａまたは第４電圧ＶＤＤ＿Ｂで第３ノードＱＢを充電し、第３ノードＱＢのレベルをハイレベルにする。第１ノードＱのレベルがハイレベルになると、第１０トランジスタＭ１０が導通する。たとえばトランジスタの設計上、第１０トランジスタＭ１０と第８トランジスタＭ８（または第９トランジスタＭ９）に対し、（たとえば両者のサイズ比、閾値電圧などの設定によって）Ｍ１０とＭ８（またはＭ９）の両方が導通する際に、第３ノードＱＢのレベルをローレベルにプルダウンできるように設定する。当該ローレベルによって、第１１トランジスタＭ１１と、第１２トランジスタＭ１２と、第１３トランジスタＭ１３と、第１４トランジスタＭ１４は、遮断状態に保持される。

図４に示すように、第１リセット回路７００は、第１１トランジスタＭ１１と、第１２トランジスタＭ１２と、第１３トランジスタＭ１３と、第１４トランジスタＭ１４を含むように実現される。第１１トランジスタＭ１１のゲートは、第３ノードＱＢに接続される。第１１トランジスタＭ１１の第１電極は、第１ノードＱに接続される。第１１トランジスタＭ１１の第２電極は、第１電圧ＶＧＬ１を受信するように構成される。第１２トランジスタＭ１２のゲートは、第３ノードＱＢに接続される。第１２トランジスタＭ１２の第１電極は、シフト信号出力端子ＣＲＴに接続される。第１２トランジスタＭ１２の第２電極は、第１電圧ＶＧＬ１を受信するように構成される。第１３トランジスタＭ１３のゲートは、第３ノードＱＢに接続される。第１３トランジスタＭ１３の第１電極は、第１出力信号端子ＯＰ１に接続される。第１３トランジスタＭ１３の第２電極は、第５電圧ＶＧＬ２を受信するように構成される。第１４トランジスタＭ１４のゲートは、第３ノードＱＢに接続される。第１４トランジスタＭ１４の第１電極は、第１コンデンサＣ１の第１電極に接続される。第１４トランジスタＭ１４の第２電極は、第１電圧ＶＧＬ１を受信するように構成される

たとえば、第３ノードＱＢがハイレベルであると、第１１トランジスタＭ１１と、第１２トランジスタＭ１２と、第１３トランジスタＭ１３と、第１４トランジスタＭ１４が導通し、ローレベルの第１電圧ＶＧＬ１により第１ノードＱ、シフト信号出力端子ＣＲＴおよび充電強化回路３００（すなわち第１コンデンサＣ１）をリセットするとともに、ローレベルの第５電圧ＶＧＬ２により第１出力信号端子ＯＰ１をリセットする。

本開示の実施例において、たとえば、出力回路２００による駆動信号の出力が完成すると、第１リセット回路７００で充電強化回路３００（第１コンデンサＣ１）をリセットすることによって、第１コンデンサＣ１に蓄積される電荷をクリアすることができる。よって、次回、充電強化回路３００は、より好適に第１コンデンサＣ１のブートストラップ機能で第１ノードＱのレベルを強化することができる。

図４に示すように、第２リセット回路８００は、第１５トランジスタＭ１５に実現される。第１５トランジスタＭ１５のゲートは、表示リセット信号ＳＴＤを受信するように構成される。第１５トランジスタＭ１５の第１電極は、第１ノードＱに接続される。第１５トランジスタＭ１５の第２電極は、第１電圧ＶＧＬ１を受信するように構成される。

たとえば、表示リセット信号ＳＴＤがハイレベルであると、第１５トランジスタＭ１５が導通し、ローレベルの第１電圧ＶＧＬ１により第１ノードＱをリセットする。なお、表示リセット信号ＳＴＤについて、上記の第２リセット回路８００の関連記載を参照し、ここでは繰り返して記載しない。

図４に示すように、第３リセット回路９００は、第１６トランジスタＭ１６に実現される。第１６トランジスタＭ１６のゲートは、グローバルリセット信号ＴＲＳＴを受信するように構成される。第１６トランジスタＭ１６の第１電極は、第１ノードＱに接続される。第１６トランジスタＭ１６の第２電極は、ローレベルの第１電圧ＶＧＬ１を受信するように構成される。

たとえば、グローバルリセット信号ＴＲＳＴがハイレベルであると、第１６トランジスタＭ１６が導通し、ローレベルの第１電圧ＶＧＬ１で第１ノードＱをリセットする。

図５に示すように、本開示の別の一部の実施例において、シフトレジスタユニット１０をさらに提供する。図５に示すシフトレジスタユニット１０は、図４に示すシフトレジスタユニット１０に比べ、第１トランジスタＭ１と第１コンデンサＣ１と第１４トランジスタＭ１４が省かれるとともに、第７コンデンサＣ７が追加されている。第７コンデンサＣ７の第１電極は、第１ノードＱに接続される。第７コンデンサＣ７の第２電極は、出力回路２００のシフト信号ＣＲを出力する端子に接続され、すなわちシフト信号出力端子ＣＲＴに接続される。

図５に示すシフトレジスタユニット１０において、充電強化回路３００は、第７コンデンサＣ７に実現される。たとえば、１フレームのブランキング期間において、第３クロック信号ＣＬＫＣを利用し、第７コンデンサＣ７のブートストラップ機能により第１ノードＱのレベルを強化することによって、シフトレジスタユニット１０の信頼性を高めることができる。図５に示すシフトレジスタユニット１０の具体的な動作原理は、以下記載されるが、ここでは繰り返して記載しない。

図６に示すように、本開示の別の一部の実施例において、シフトレジスタユニット１０をさらに提供する。図６に示すシフトレジスタユニット１０は、図４に示すシフトレジスタユニット１０に比べ、出力回路２００には第１７トランジスタＭ１７と、第４コンデンサＣ４と、第２出力信号ＯＵＴ２を出力するように構成される第２出力信号端子ＯＰ２をさらに含む。それに応じて、第１リセット回路７００は、さらに、第３ノードＱＢのレベルの制御によって、第２出力信号端子ＯＰ２をリセットするように構成される。図６に示すシフトレジスタユニット１０において、第１リセット回路７００は、第１８トランジスタＭ１８をさらに含む。

図６に示すように、第１７トランジスタＭ１７のゲートが第１ノードＱに接続され、第１７トランジスタＭ１７の第１電極が第５クロック信号ＣＬＫＥを受信するように構成され、第１７トランジスタＭ１７の第２電極が第２出力信号端子ＯＰ２に接続される。第４コンデンサＣ４の第１電極が第１ノードＱに接続され、第４コンデンサＣ４の第２電極が第２出力信号端子ＯＰ２に接続される。第１８トランジスタＭ１８のゲートが第３ノードＱＢに接続され、第１８トランジスタＭ１８の第１電極が第２出力信号端子ＯＰ２に接続され、第１８トランジスタＭ１８の第２電極が第５電圧ＶＧＬ２を受信するように構成される。

たとえば、１つの例において、１フレームのブランキング期間において、シフトレジスタユニット１０に与えられる第４クロック信号ＣＬＫＤと第５クロック信号ＣＬＫＥとは、異なるように構成される。１つの表示パネルの各行のサブ画素ユニットに対応して２本のゲート線が設置される場合、図６に示すシフトレジスタユニット１０の第１出力信号端子ＯＰ１と第２出力信号端子ＯＰ２は、当該表示パネルのある行のサブ画素ユニットの２本のゲート線にそれぞれ電気的に接続される。よって、たとえば１フレームのブランキング期間において、当該２本のゲート線に対し、異なる駆動信号をそれぞれ与え、当該行のサブ画素ユニットの外部補償を完成する。

また、たとえば、別の例において、１フレームの表示期間において、シフトレジスタユニット１０に与えられる第４クロック信号ＣＬＫＤと第５クロック信号ＣＬＫＥとは、周期及びデューティー比が同じくかつ時系列で隣接するように構成される。なお、第４クロック信号ＣＬＫＤと第５クロック信号ＣＬＫＥとは時系列で隣接することは、第４クロック信号ＣＬＫＤと第５クロック信号ＣＬＫＥとは時間順に相次いでシフトレジスタユニット１０に与えられることを示す（たとえば、図１２に示す第９サブクロック信号線ＣＬＫ９から与えられる第４クロック信号ＣＬＫＤと第１０サブクロック信号線ＣＬＫ１０から与えられる第５クロック信号ＣＬＫＥ）。たとえば、第４クロック信号ＣＬＫＤ、第５クロック信号ＣＬＫＥが、それぞれ第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２として出力される場合、第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２は、１つの表示パネルの隣接する２行（たとえば第ｎ行と第ｎ＋１行）のサブ画素ユニットをそれぞれ駆動する。以下の記載において、時系列に隣接することは、すべてこれとは同じであるので、繰り返して記載しない。

このような場合、図６に示すシフトレジスタユニット１０は、１つの表示パネルの２行のサブ画素ユニットを駆動することができる。たとえば、第１出力信号端子ＯＰ１は、表示パネルの第ｎ行のサブ画素ユニットに電気的に接続され、第２出力信号端子ＯＰ２は、表示パネルの第ｎ＋１行のサブ画素ユニットに電気的に接続され、ｎは、０より大きい整数である。このような設置方法が用いられると、各シフトレジスタユニット１０が２行のサブ画素ユニットを駆動することができるため、当該シフトレジスタユニット１０から構成されるゲート駆動回路を占める面積を減少することができ、当該ゲート駆動回路を用いた表示装置の狭額縁が実現される。

図７に示すように、本開示の別の一部の実施例において、シフトレジスタユニット１０をさらに提供する。図７に示すシフトレジスタユニット１０は、図６に示すシフトレジスタユニット１０に比べ、出力回路２００には第１９トランジスタＭ１９と、第２１トランジスタＭ２１と、第５コンデンサＣ５と、第６コンデンサＣ６と、第３出力信号ＯＵＴ３を出力するように構成される第３出力信号端子ＯＰ３と、第４出力信号ＯＵＴ４を出力するように構成される第４出力信号端子ＯＰ４をさらに含む。それに応じて、第１リセット回路７００は、さらに、第３ノードＱＢのレベルの制御によって、第３出力信号端子ＯＰ３と第４出力信号端子ＯＰ４をリセットするように構成される。図７に示すシフトレジスタユニット１０において、第１リセット回路７００は、第２０トランジスタＭ２０と第２２トランジスタＭ２２をさらに含む。

図７に示すように、第１９トランジスタＭ１９のゲートが第１ノードＱに接続され、第１９トランジスタＭ１９の第１電極が第６クロック信号ＣＬＫＦを受信するように構成され、第１９トランジスタＭ１９の第２電極が第３出力信号端子ＯＰ３に接続される。第５コンデンサＣ５の第１電極が第１ノードＱに接続され、第５コンデンサＣ５の第２電極が第３出力信号端子ＯＰ３に接続される。第２０トランジスタＭ２０のゲートが第３ノードＱＢに接続され、第２０トランジスタＭ２０の第１電極が第３出力信号端子ＯＰ３に接続され、第２０トランジスタＭ２０の第２電極が第５電圧ＶＧＬ２を受信するように構成される。第２１トランジスタＭ２１のゲートが第１ノードＱに接続され、第２１トランジスタＭ２１の第１電極が第７クロック信号ＣＬＫＧを受信するように構成され、第２１トランジスタＭ２１の第２電極が第４出力信号端子ＯＰ４に接続される。第６コンデンサＣ６の第１電極が第１ノードＱに接続され、第６コンデンサＣ６の第２電極が第４出力信号端子ＯＰ４に接続される。第２２トランジスタＭ２２のゲートが第３ノードＱＢに接続され、第２２トランジスタＭ２２の第１電極が第４出力信号端子ＯＰ４に接続され、第２２トランジスタＭ２２の第２電極が第５電圧ＶＧＬ２を受信するように構成される。

たとえば、１つの表示パネルの各行のサブ画素ユニットに対応して２本のゲート線が設置される場合、図７に示すシフトレジスタユニット１０は、当該表示パネルの２行のサブ画素ユニットを駆動することができる。たとえば、１フレームの表示期間において、シフトレジスタユニット１０に与えられる第４クロック信号ＣＬＫＤと第５クロック信号ＣＬＫＥとは、周期及びデューティー比が同じくかつ時系列で隣接するように構成され、シフトレジスタユニット１０に与えられる第６クロック信号ＣＬＫＦと第７クロック信号ＣＬＫＧとは、周期及びデューティー比が同じくかつ時系列で隣接するように構成される。１フレームのブランキング期間において、シフトレジスタユニット１０に与えられる第４クロック信号ＣＬＫＤと第６クロック信号ＣＬＫＦとは、異なるように構成され、または、シフトレジスタユニット１０に与えられる第５クロック信号ＣＬＫＥと第７クロック信号ＣＬＫＧとは、異なるように構成される。

たとえば、第１出力信号端子ＯＰ１は、表示パネルの第ｎ行のサブ画素ユニットに対応する第１本のゲート線に電気的に接続され、第１出力信号端子ＯＰ１から出力される第１出力信号ＯＵＴ１は、表示パネルの第ｎ行のサブ画素ユニットを駆動する。第２出力信号端子ＯＰ２は、表示パネルの第ｎ＋１行のサブ画素ユニットに対応する第１本のゲート線に電気的に接続され、第２出力信号端子ＯＰ２から出力される第２出力信号ＯＵＴ２は、表示パネルの第ｎ＋１行のサブ画素ユニットを駆動する。第３出力信号端子ＯＰ３は、表示パネルの第ｎ行のサブ画素ユニットに対応する第２本のゲート線に電気的に接続され、第３出力信号端子ＯＰ３から出力される第３出力信号ＯＵＴ３は、表示パネルの第ｎ行のサブ画素ユニットを駆動する。第４出力信号端子ＯＰ４は、表示パネルの第ｎ＋１行のサブ画素ユニットに対応する第２本のゲート線に電気的に接続され、第４出力信号端子ＯＰ４から出力される第４出力信号ＯＵＴ４は、表示パネルの第ｎ＋１行のサブ画素ユニットを駆動する。ｎは、０より大きい整数である。

なお、本開示の実施例に用いられるトランジスタは、いずれも薄膜トランジスタまたは電界効果トランジスタまたはほかの同一特性のスイッチングデバイスであってもよいが、本開示の実施例において、いずれも薄膜トランジスタを例として説明する。ここで用いられるトランジスタのソース、ドレインは、構造上、対称であるため、構造上の相違がなくてもよい。本開示の実施例において、トランジスタのうち、ゲート以外の２つの電極を区別するよう、その一方を第１電極とし、他方を第２電極として直接に記載される。また、トランジスタの特性によって、トランジスタをＮ型とＰ型のトランジスタに区分する。トランジスタがＰ型トランジスタである場合、カットイン電圧がローレベル電圧（たとえば０Ｖ、－５Ｖ、－１０Ｖまたはほかの適切な電圧）であり、カットオフ電圧がハイレベル電圧（たとえば５Ｖ、１０Ｖまたはほかの適切な電圧）である。トランジスタがＮ型トランジスタである場合、カットイン電圧がハイレベル電圧（たとえば５Ｖ、１０Ｖまたはほかの適切な電圧）であり、カットオフ電圧がローレベル電圧（たとえば０Ｖ、－５Ｖ、－１０Ｖまたはほかの適切な電圧）である。

なお、本開示の実施例により提供されるシフトレジスタユニット１０に用いられるトランジスタは、いずれもＮ型トランジスタを例として説明される。本開示の実施例は、これに限られない。たとえば、シフトレジスタユニット１０の少なくとも一部のトランジスタは、Ｐ型トランジスタを用いてもよい。

本開示の一部の実施例において、ゲート駆動回路２０をさらに提供する。図８に示すように、当該ゲート駆動回路２０は、複数のカスケード接続のシフトレジスタユニット１０を含む。シフトレジスタユニット１０は、たとえば図４に示すシフトレジスタユニット１０の構造またはその変形が用いられる。なお、図８には、ゲート駆動回路２０の前から４段のシフトレジスタユニット（Ａ１、Ａ２、Ａ３、Ａ４）のみが概略的に示されるが、本開示の実施例は、これに限られない。

たとえば、図８に示すように、各シフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１は、表示パネルの異なる行のサブ画素ユニットをそれぞれ駆動し、たとえばサブ画素ユニットの走査トランジスタまたはセンサトランジスタを駆動する。たとえば、Ａ１、Ａ２、Ａ３、Ａ４は、表示パネルの第１行、第２行、第３行、第４行のサブ画素ユニットをそれぞれ駆動する。

図８に示すように、ゲート駆動回路２０は、第１サブクロック信号線ＣＬＫ１、第２サブクロック信号線ＣＬＫ２および第３サブクロック信号線ＣＬＫ３をさらに含む。

各段のシフトレジスタユニットは、第１サブクロック信号線ＣＬＫ１に接続して選択制御信号ＯＥを受信する。各段のシフトレジスタユニットは、第２サブクロック信号線ＣＬＫ２に接続して第１クロック信号線ＣＬＫＡを受信する。各段のシフトレジスタユニットは、第３サブクロック信号線ＣＬＫ３に接続してグローバルリセット信号ＴＲＳＴを受信する。

図８に示すように、当該ゲート駆動回路２０は、第４サブクロック信号線ＣＬＫ４、第５サブクロック信号線ＣＬＫ５、第６サブクロック信号線ＣＬＫ６および第７サブクロック信号線ＣＬＫ７をさらに含む。

第４ｎ－３段のシフトレジスタユニットは、第４サブクロック信号線ＣＬＫ４に接続して第２クロック信号ＣＬＫＢを受信する。第４ｎ－２段のシフトレジスタユニットは、第５サブクロック信号線ＣＬＫ５に接続して、第２クロック信号ＣＬＫＢを受信する。第４ｎ－１段のシフトレジスタユニットは、第６サブクロック信号線ＣＬＫ６に接続して第２クロック信号ＣＬＫＢを受信する。第４ｎ段のシフトレジスタユニットは、第７サブクロック信号線ＣＬＫ７に接続して第２クロック信号ＣＬＫＢを受信する。ｎは、０より大きい整数である。本実施例において、第４サブクロック信号線ＣＬＫ４、第５サブクロック信号線ＣＬＫ５、第６サブクロック信号線ＣＬＫ６および第７サブクロック信号線ＣＬＫ７の計４本の信号線で与えられる第２クロック信号ＣＬＫＢは、４ＣＬＫのクロック信号が用いられる。

図８に示すように、当該ゲート駆動回路２０は、第８サブクロック信号線ＣＬＫ８、第９サブクロック信号線ＣＬＫ９、第１０サブクロック信号線ＣＬＫ１０および第１１サブクロック信号線ＣＬＫ１１をさらに含む。

第４ｎ－３段のシフトレジスタユニットは、第８サブクロック信号線ＣＬＫ８に接続して、第３クロック信号ＣＬＫＣを受信する。第４ｎ－２段のシフトレジスタユニットは、第９サブクロック信号線ＣＬＫ９に接続して第３クロック信号ＣＬＫＣを受信する。第４ｎ－１段のシフトレジスタユニットは、第１０サブクロック信号線ＣＬＫ１０に接続して、第３クロック信号ＣＬＫＣを受信する。第４ｎ段のシフトレジスタユニットは、第１１サブクロック信号線ＣＬＫ１１に接続して第３クロック信号ＣＬＫＣを受信する。ｎは、０より大きい整数である。本実施例において、第８サブクロック信号線ＣＬＫ８、第９サブクロック信号線ＣＬＫ９、第１０サブクロック信号線ＣＬＫ１０および第１１サブクロック信号線ＣＬＫ１１の計４本の信号線で与えられる第３クロック信号ＣＬＫＣは、４ＣＬＫのクロック信号が用いられる。

図８に示すように、当該ゲート駆動回路２０は、第１２サブクロック信号線ＣＬＫ１２、第１３サブクロック信号線ＣＬＫ１３、第１４サブクロック信号線ＣＬＫ１４および第１５サブクロック信号線ＣＬＫ１５をさらに含む。

第４ｎ－３段のシフトレジスタユニットは、第１２サブクロック信号線ＣＬＫ１２に接続して第４クロック信号ＣＬＫＤを受信する。第４ｎ－２段のシフトレジスタユニットは、第１３サブクロック信号線ＣＬＫ１３に接続して第４クロック信号ＣＬＫＤを受信する。第４ｎ－１段のシフトレジスタユニットは、第１４サブクロック信号線ＣＬＫ１４に接続して第４クロック信号ＣＬＫＤを受信する。第４ｎ段のシフトレジスタユニットは、第１５サブクロック信号線ＣＬＫ１５に接続して第４クロック信号ＣＬＫＤを受信する。ｎは、０より大きい整数である。本実施例において、第１２サブクロック信号線ＣＬＫ１２、第１３サブクロック信号線ＣＬＫ１３、第１４サブクロック信号線ＣＬＫ１４および第１５サブクロック信号線ＣＬＫ１５の計４本の信号線で与えられる第４クロック信号ＣＬＫＤは、４ＣＬＫのクロック信号が用いられる。

図８に示すように、第ｎ＋２段のシフトレジスタユニットは、第ｎ段のシフトレジスタユニットに接続し（たとえば第ｎ段のシフトレジスタユニットのシフト信号出力端子ＣＲＴに接続し）、第ｎ段のシフトレジスタユニットから出力されるシフト信号ＣＲを受信して第ｎ＋２段のシフトレジスタユニットの第１入力信号ＳＴＵ１とする。第ｎ段のシフトレジスタユニットは、第ｎ＋３段のシフトレジスタユニットに接続し（たとえば第ｎ＋３段のシフトレジスタユニットのシフト信号出力端子ＣＲＴに接続し）、第ｎ＋３段のシフトレジスタユニットから出力されるシフト信号ＣＲを受信して、第ｎ段のシフトレジスタユニットの表示リセット信号ＳＴＤとする。ｎは、０より大きい整数である。なお、図８に示すゲート駆動回路２０において、第ｎ段のシフトレジスタユニットから出力されるシフト信号ＣＲを本段のシフトレジスタユニットの第２入力信号ＳＴＵ２とする。

なお、図８に示すカスケード接続関係は、一例に過ぎない。本開示の記載に基づき、実際の状況に応じてほかのカスケード接続方式を用いてもよい。たとえば、異なるクロック信号が用いられる場合、各段のシフトレジスタユニットの間のカスケード接続関係も、対応的に変更しなければならない。

図９は、図８に示すゲート駆動回路２０の動作時の信号時系列図を示す。図９において、Ｈ＜４＞は、ゲート駆動回路２０の第４段のシフトレジスタユニットの第２ノードＨを示し、Ｑ＜３＞、Ｑ＜４＞は、それぞれ、ゲート駆動回路２０の第３段、第４段のシフトレジスタユニットの第１ノードＱを示す。ＯＵＴ１＜３＞、ＯＵＴ１＜４＞は、それぞれ、ゲート駆動回路２０の第３段、第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１を示す。括弧の中の数字は、対応する表示パネルのサブ画素ユニットの行数を示す。以下の各実施例において、いずれもこれとは同じく、繰り返して記載しない。

なお、本実施例において、たとえば、各段のシフトレジスタユニット１０から出力されるシフト信号ＣＲと、第１出力信号ＯＵＴ１とは、同じである。よって、図９には、第３段、第４段のシフトレジスタユニットから出力されるシフト信号が示されていない。

１Ｆは、第１フレームを示し、ＤＳは、１フレーム中の表示期間を示し、ＢＬは、１フレーム中のブランキング期間を示す。なお、図８のＳＴＵは、第１段、第２段のシフトレジスタユニットが受信される第１入力信号を示す。

なお、図９は、第３電圧ＶＤＤ＿Ａがローレベルであり、第４電圧ＶＤＤ＿Ｂがハイレベルであることを例として示しているが、本開示の実施例は、これに限られない。図９に示す信号時系列図の中の信号レベルは、概略的に示されるものであり、実のレベル値ではない。

以下、図９の信号時系列図を参照しながら、図８に示すゲート駆動回路２０の動作原理を説明する。たとえば、図８に示すゲート駆動回路２０のシフトレジスタユニットは、図４に示すシフトレジスタユニットが用いられる。

第１フレーム１Ｆの開始前、第３サブクロック信号線ＣＬＫ３によりハイレベルが与えられる。各段のシフトレジスタユニットが第３サブクロック信号線ＣＬＫ３に接続してグローバルリセット信号ＴＲＳＴを受信するため、ハイレベルのグローバルリセット信号ＴＲＳＴによって第１６トランジスタＭ１６が導通され、各段のシフトレジスタユニットの第１ノードＱをリセットする。同時に、第１サブクロック信号線ＣＬＫ１によりハイレベルが与えられる。各段のシフトレジスタユニットが第１サブクロック信号線ＣＬＫ１に接続して選択制御信号ＯＥを受信するため、ハイレベルの選択制御信号ＯＥによって第２トランジスタＭ２が導通される。また、このとき、第２トランジスタＭ２に受信される第２入力信号ＳＴＵ２がローレベルであるため、ローレベルの第２入力信号ＳＴＵ２によって各段のシフトレジスタユニットの第２ノードＨをリセットする。よって、ゲート駆動回路２０のグローバルリセットを実現する。

第４電圧ＶＤＤ＿Ｂがハイレベルであるため、第９トランジスタＭ９が導通され、第３ノードＱＢは、ハイレベルまで充電される。第３ノードＱＢのハイレベルによって、第１１トランジスタＭ１１が導通され、第１ノードＱのレベルをさらにプルダウンする。

第１フレーム１Ｆの表示期間ＤＳにおいて、第４段のシフトレジスタユニット１０の動作過程について、以下のように記載する。

第１段階Ｐ１において、第４段のシフトレジスタユニットが第２段のシフトレジスタユニットに接続してシフト信号ＣＲを第１入力信号ＳＴＵ１として受信し、また、このとき、第２段のシフトレジスタユニットから出力されるシフト信号ＣＲ（すなわち第９サブクロック信号線ＣＬＫ９から与えられる第３クロック信号ＣＬＫＣ）がハイレベルであるため、第１段階Ｐ１において第４段のシフトレジスタユニットに受信される第１入力信号ＳＴＵ１は、ハイレベルである。第１入力信号ＳＴＵ１がハイレベルであるため、第５トランジスタＭ５が導通され、ハイレベルの第２電圧ＶＤＤによって第１ノードＱ＜４＞を充電し、図９の第１ノードＱ＜４＞が表示期間ＤＳにおける１つめの立ち上がりエッジにあることに対応する。

第２段階Ｐ２において、第１コンデンサＣ１と第３コンデンサＣ３の保持機能によって、第１ノードＱ＜４＞のレベルがハイレベルに保持されるため、第１トランジスタＭ１は、導通状態を保持すると共に、第７サブクロック信号線ＣＬＫ７から与えられる第２クロック信号ＣＬＫＢは、ローレベルからハイレベルになる。よって、ハイレベルの第２クロック信号ＣＬＫＢは、第１コンデンサＣ１のブートストラップ機能によって第１ノードＱ＜４＞のレベルをさらにプルアップし、図９の第１ノードＱ＜４＞が表示期間ＤＳにおける２つめの立ち上がりエッジにあることに対応する。

第３段階Ｐ３において、第１コンデンサＣ１と第３コンデンサＣ３の保持機能によって、第１ノードＱ＜４＞が引き続きハイレベルに保持されるため、第７トランジスタＭ７は、導通状態を保持する。また、第１５サブクロック信号線ＣＬＫ１５から与えられる第４クロック信号ＣＬＫＤは、ハイレベルになる。よって、第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜４＞は、ハイレベルになる。また、第３コンデンサＣ３のブートストラップ機能によって、第１ノードＱ＜４＞のレベルは、さらにプルアップされ、図９の第１ノードＱ＜４＞が表示期間ＤＳにおける３つめの立ち上がりエッジにあることに対応する。

なお、第３段階Ｐ３において、第１ノードＱ＜４＞のハイレベルによって、第６トランジスタＭ６が導通する。また、第１１サブクロック信号線ＣＬＫ１１から与えられる第３クロック信号ＣＬＫＣは、ハイレベルになる。よって、第４段のシフトレジスタユニットから出力されるシフト信号ＣＲは、ハイレベルになる。たとえば、第４段のシフトレジスタユニットから出力されるシフト信号は、第６段のシフトレジスタユニットに与えられて第１入力信号ＳＴＵ１とすることによって、行ごとの走査表示を実現する。第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜４＞は、表示パネルの第４行のサブ画素ユニットを表示駆動する。

第４段階Ｐ４において、第１５サブクロック信号線ＣＬＫ１５により与えられる第４クロック信号ＣＬＫＤがローレベルになるため、第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜４＞を、ローレベルに変更する。同時に、この段階において、第７サブクロック信号線ＣＬＫ７により与えられる第２クロック信号線ＣＬＫＢを、ハイレベルからローレベルに変更する。第１コンデンサＣ１と第３コンデンサＣ３のブートストラップ機能によって、第１ノードＱ＜４＞のレベルは、一定幅で下がるが、相変わらずハイレベルに保持される。

第４段階Ｐ４の後に、第４段のシフトレジスタユニットが第７段のシフトレジスタユニットに接続してシフト信号ＣＲを表示リセット信号ＳＴＤとして受信し、また、このとき、第７段のシフトレジスタユニットから出力されるシフト信号ＣＲ（すなわち第１０サブクロック信号線ＣＬＫ１０により与えられる第３クロック信号ＣＬＫＣ）がハイレベルであるため、第４段のシフトレジスタユニットに受信される表示リセット信号ＳＴＤは、ハイレベルである。表示リセット信号ＳＴＤがハイレベルであるため、第１５トランジスタＭ１５が導通され、ローレベルの第１電圧ＶＧＬ１により第１ノードＱ＜４＞のリセット操作を完成し、第１ノードＱ＜４＞をローレベルに変更する。

第４段のシフトレジスタユニットは、表示パネルの第４行のサブ画素ユニットを駆動して表示させてから、順に類推して、第５段、第６段等のシフトレジスタユニットは、表示パネルのサブ画素ユニットを行ごとに駆動して１フレームの表示駆動を完成する。ここまで、第１フレーム１Ｆの表示期間ＤＳが終了する。

たとえば、第１フレーム１Ｆで第４行のサブ画素ユニットの補償が必要となると、第１フレーム１Ｆの表示期間ＤＳにおいて、第４段のシフトレジスタユニットに対しさらに以下の操作を行う。

第３段階Ｐ３において、第１サブクロック信号線ＣＬＫ１により与えられる選択制御信号ＯＥがハイレベルであるため、第２トランジスタＭ２が導通される。また、この段階で、第４段のシフトレジスタユニットから出力されるシフト信号ＣＲがハイレベルであるため、第２トランジスタＭ２に受信される第２入力信号ＳＴＵ２は、ハイレベルである。当該ハイレベルの第２入力信号ＳＴＵ２によって、第２ノードＨ＜４＞を充電して第２ノードＨ＜４＞のレベルをプルアップする。第２コンデンサＣ２の保持機能によって、第２ノードＨ＜４＞のハイレベルは、第１フレームのブランキング期間ＢＬまで保持される。

たとえば、第１フレーム１Ｆで第４行のサブ画素ユニットの補償が必要となると、第１フレーム１Ｆのブランキング期間ＢＬにおいて、第４段のシフトレジスタユニットに対しさらに以下の操作を行う。

第５段階Ｐ５において、第２サブクロック信号線ＣＬＫ２で与えられる第１クロック信号ＣＬＫＡがハイレベルになり、第４トランジスタＭ４が導通される。同時に、第３トランジスタＭ３も、第２ノードＨ＜４＞のハイレベルの制御によって導通される。よって、ハイレベルの第１クロック信号ＣＬＫＡによって、第１ノードＱ＜４＞を充電して第１ノードＱ＜４＞のレベルをプルアップし、図９の第１ノードＱ＜４＞がブランキング期間ＢＬにおける１つめの立ち上がりエッジにあることに対応する。

また、第５段階Ｐ５において、第３トランジスタＭ３の寄生容量の結合機能によって、第２サブクロック信号線ＣＬＫ２により与えられる第１クロック信号ＣＬＫＡをローレベルからハイレベルに変更すると、第２ノードＨ＜４＞のレベルを小さい幅で上昇させる。

第６段階Ｐ６において、第１コンデンサＣ１と第３コンデンサＣ３の保持機能によって、第１ノードＱ＜４＞は、ハイレベルに保持される。よって、第１トランジスタＭ１は、導通状態を保持する。また、第７サブクロック信号線ＣＬＫ７により与えられる第２クロック信号ＣＬＫＢを、ローレベルからハイレベルに変更する。よって、ハイレベルの第２クロック信号ＣＬＫＢは、第１コンデンサＣ１のブートストラップ機能によって、第１ノードＱ＜４＞のレベルをさらにプルアップし、図９の第１ノードＱ＜４＞がブランキング期間ＢＬにおける２つめの立ち上がりエッジにあることに対応する。

第７段階Ｐ７において、第１５サブクロック信号線ＣＬＫ１５により与えられる第４クロック信号ＣＬＫＤをハイレベルに変更するため、第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜４＞は、ハイレベルになる。同時に、第３コンデンサＣ３のブートストラップ機能によって、第１ノードＱ＜４＞のレベルは、さらにプルアップされ、図９の第１ノードＱ＜４＞がブランキング期間ＢＬにおける３つめの立ち上がりエッジにあることに対応する。たとえば、第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜４＞は、表示パネルの第４行のサブ画素ユニットを駆動して外部補償を実現する。

なお、第７段階Ｐ７において、シフト信号ＣＲを出力する必要がないため、第１１サブクロック信号線ＣＬＫ１１により与えられる第３クロック信号ＣＬＫＣは、ハイレベルにする必要がない。

第８段階Ｐ８において、第１５サブクロック信号線ＣＬＫ１５により与えられる第４クロック信号ＣＬＫＤをローレベルに変更するため、第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜４＞は、ローレベルになる。同時に、第８段階Ｐ８において、第７サブクロック信号線ＣＬＫ７により与えられる第２クロック信号線ＣＬＫＢを、ハイレベルからローレベルに変更する。第１コンデンサＣ１と第３コンデンサＣ３のブートストラップ機能によって、第１ノードＱ＜４＞のレベルを、一定幅に下がるが、相変わらずハイレベルに保持される。

第９段階Ｐ９において、第３サブクロック信号線ＣＬＫ３により与えられるグローバルリセット信号ＴＲＳＴは、ハイレベルである。よって、各段のシフトレジスタユニットの第１６トランジスタＭ１６が導通され、各段のシフトレジスタユニットの第１ノードＱをリセットする。また、第１サブクロック信号線ＣＬＫ１によりハイレベルが与えられる。各段のシフトレジスタユニットが第１サブクロック信号線ＣＬＫ１に接続して選択制御信号ＯＥを受信するため、ハイレベルの選択制御信号ＯＥによって第２トランジスタＭ２が導通される。また、このとき、第２トランジスタＭ２に受信される第２入力信号ＳＴＵ２がローレベルであるため、ローレベルの第２入力信号ＳＴＵ２によって、各段のシフトレジスタユニットの第２ノードＨをリセットする。よって、ゲート駆動回路２０のグローバルリセットを実現する。

ここまで、第１フレームの駆動時系列が終了する。その後、第２フレーム、第３フレームなどの多くの段階においてゲート駆動回路の駆動に対して、上記の記載を参照し、ここでは繰り返して記載しない。

本開示の実施例により提供されるゲート駆動回路２０は、１フレームの表示期間ＤＳ及びブランキング期間ＢＬにおいて、第１入力回路１００または第２入力回路５００で第１ノードＱの充電操作を完成した後、充電強化回路３００によって第１ノードＱのレベルをさらに強化することができる。よって、第１ノードＱのレベルをさらに高くし、出力回路２００の出力異常の発生を避け、シフトレジスタユニット１０の信頼性を高めることができる。

なお、図９に示すように、第４段のシフトレジスタユニットの出力回路２００が駆動信号を出力する際に第１ノードＱ＜４＞が比較的高いレベルにあるために、第７サブクロック信号線ＣＬＫ７により与えられる第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）の立ち上がりエッジは、第１出力信号ＯＵＴ１＜４＞の立ち上がりエッジより早い。また、図９に示すように、第７サブクロック信号線ＣＬＫ７により与えられる第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）の立ち上がりエッジは、第１出力信号ＯＵＴ１＜４＞の立ち下がりエッジよりわずかに遅い。このように、第４段のシフトレジスタユニットの出力回路２００が駆動信号を出力する際に第１ノードＱ＜４＞が比較的高いレベルにあることをさらに保証する。本開示の実施例は、これに限られない。たとえば、第７サブクロック信号線ＣＬＫ７により与えられる第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）の立ち下がりエッジは、第１出力信号ＯＵＴ１＜４＞の立ち下がりエッジに同期する。

なお、以上、ランダム補償の動作原理を記載する際に、第１フレームのブランキング期間において、表示パネルの第４行のサブ画素ユニットに対応する駆動信号を出力することを例として説明したが、本開示は、これについて限定しない。たとえば、あるフレームのブランキング期間において、表示パネルの第ｎ（０より大きい整数）行のサブ画素ユニットに対応する駆動信号の出力が必要となると、以下のように操作する。

たとえば、当該フレームの表示期間において、第ｎ段のシフトレジスタユニットから出力されるシフト信号ＣＲがハイレベルであると、受信される選択制御信号ＯＥもハイレベルであって、第ｎ段のシフトレジスタユニットの第２ノードＨのレベルをハイレベルまで充電する。当該ハイレベルは、当該フレームのブランキング期間まで保持される。

当該フレームのブランキング期間において、駆動信号の出力が必要となる前に、まずハイレベルの第１クロック信号ＣＬＫＡを与えて第ｎ段のシフトレジスタユニットの第１ノードＱのレベルをプルアップする。それから、駆動信号の出力が必要となると、ハイレベルの第４クロック信号ＣＬＫＤを与え、導通する回路２００は、当該第４クロック信号ＣＬＫＤを第１出力信号ＯＵＴ１として第１出力信号端子ＯＰ１に出力する。

本開示の実施例により提供されるゲート駆動回路２０は、行ごとの順次補償を兼ねる（たとえばシャットダウン検出で行ごとの順次補償が必要である）前提において、ランダム補償を実現することもでき、行ごとの順次補償による走査線および表示輝度が均一ではないなどの表示不良問題を避けることができる。

別の実施例において、図５に示すシフトレジスタユニット１０から構成されるゲート駆動回路に対し、それに対応する動作時系列が図１０に示されるが、以下、図９との相違点のみを記載する。なお、図５に示すシフトレジスタユニット１０には第１トランジスタＭ１と第１コンデンサＣ１が設置されていないため、それに応じて、図１０には第２クロック信号ＣＬＫＢが示されていない。

たとえば、図１０に示すように、ブランキング期間ＢＬにおいて、第１段階Ａ１では、第１１サブクロック信号線ＣＬＫ１１で与えられる第３クロック信号ＣＬＫＣがハイレベルになるため、ハイレベルの第３クロック信号ＣＬＫＣは、第７コンデンサＣ７のブートストラップ機能によって第１ノードＱ＜４＞のレベルをさらにプルアップし、図１０の第１ノードＱ＜４＞がブランキング期間ＢＬの２つめの立ち上がりエッジにあることに対応する。

第２段階Ａ２において、第１５サブクロック信号線ＣＬＫ１５により与えられる第４クロック信号ＣＬＫＤがハイレベルになるため、第４段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜４＞を、ハイレベルに変更する。また、第３コンデンサＣ３のブートストラップ機能によって、第１ノードＱ＜４＞のレベルは、さらにプルアップされ、図９の第１ノードＱ＜４＞がブランキング期間ＢＬにおける３つめの立ち上がりエッジにあることに対応する。

上述のように、図５に示すシフトレジスタユニット１０において、第７コンデンサＣ７を設置することによって、１フレームのブランキング期間において第１ノードＱのレベルをさらに強化し、出力異常の発生を避け、シフトレジスタユニット１０の信頼性を高めることができる。

本開示の一部の実施例において、ゲート駆動回路２０をさらに提供する。図１１に示すように、当該ゲート駆動回路２０は、複数のカスケード接続のシフトレジスタユニット１０を含む。シフトレジスタユニット１０は、たとえば図６に示すシフトレジスタユニット１０の構造またはその変形が用いられる。なお、図１１には、ゲート駆動回路２０の前から５段のシフトレジスタユニット（Ａ１、Ａ２、Ａ３、Ａ４、Ａ５）しか概略的に示されていないが、本開示の実施例は、これに限られない。

たとえば、図１１に示すように、各シフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２は、表示パネルの２行のサブ画素ユニットをそれぞれ駆動する。たとえば、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５は、表示パネルの第１行、第２行、第３行、第４行、第５行、第６行、第７行、第８行、第９行、第１０行のサブ画素ユニットをそれぞれ駆動する。

図１１に示すように、ゲート駆動回路２０は、第１サブクロック信号線ＣＬＫ１、第２サブクロック信号線ＣＬＫ２および第３サブクロック信号線ＣＬＫ３をさらに含む。

各段のシフトレジスタユニットは、第１サブクロック信号線ＣＬＫ１に接続して選択制御信号ＯＥを受信する。各段のシフトレジスタユニットは、第２サブクロック信号線ＣＬＫ２に接続して第１クロック信号線ＣＬＫＡを受信する。

第１段、第２段のシフトレジスタユニットは、第３サブクロック信号線ＣＬＫ３に接続して第１入力信号ＳＴＵ１を受信し、第１段と第２段とを除いたほかの段のシフトレジスタユニットは、さらに第３サブクロック信号線ＣＬＫ３に接続してグローバルリセット信号ＴＲＳＴを受信する。このような方式によれば、クロック信号線の数を省くことができ、当該ゲート駆動回路を用いた表示装置の額縁のサイズを小さくすることができる。たとえば、前から２段のシフトレジスタユニット１０には、第１６トランジスタＭ１６を設置しなくてもよい。

図１１に示すように、ゲート駆動回路２０は、第４サブクロック信号線ＣＬＫ４、第５サブクロック信号線ＣＬＫ５、第６サブクロック信号線ＣＬＫ６、第７サブクロック信号線ＣＬＫ７および第８サブクロック信号線ＣＬＫ８をさらに含む。

第５ｎ－４段のシフトレジスタユニットは、第４サブクロック信号線ＣＬＫ４に接続して第３クロック信号ＣＬＫＣを受信する。第５ｎ－３段のシフトレジスタユニットは、第５サブクロック信号線ＣＬＫ５に接続して第３クロック信号ＣＬＫＣを受信する。第５ｎ－２段のシフトレジスタユニットは、第６サブクロック信号線ＣＬＫ６に接続して第３クロック信号ＣＬＫＣを受信する。第５ｎ－１段のシフトレジスタユニットは、第７サブクロック信号線ＣＬＫ７に接続して第３クロック信号ＣＬＫＣを受信する。第５ｎ段のシフトレジスタユニットは、第８サブクロック信号線ＣＬＫ８に接続して第３クロック信号ＣＬＫＣを受信する。ｎは、０より大きい整数である。第４サブクロック信号線～第８サブクロック信号線により与えられる第３クロック信号ＣＬＫＣは、シフト信号ＣＲの出力に用いられる。

図１１に示すように、ゲート駆動回路２０は、第９サブクロック信号線ＣＬＫ９、第１０サブクロック信号線ＣＬＫ１０、第１１サブクロック信号線ＣＬＫ１１、第１２サブクロック信号線ＣＬＫ１２、第１３サブクロック信号線ＣＬＫ１３、第１４サブクロック信号線ＣＬＫ１４、第１５サブクロック信号線ＣＬＫ１５、第１６サブクロック信号線ＣＬＫ１６、第１７サブクロック信号線ＣＬＫ１７および第１８サブクロック信号線ＣＬＫ１８をさらに含む。

第５ｎ－４段のシフトレジスタユニットは、第９サブクロック信号線ＣＬＫ９に接続して第４クロック信号ＣＬＫＤを受信する。第５ｎ－４段のシフトレジスタユニットは、第１０サブクロック信号線ＣＬＫ１０に接続して第５クロック信号ＣＬＫＥを受信する。第５ｎ－４段のシフトレジスタユニットは、第１２サブクロック信号線ＣＬＫ１２に接続して第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）を受信する。

第５ｎ－３段のシフトレジスタユニットは、第１１サブクロック信号線ＣＬＫ１１に接続して第４クロック信号ＣＬＫＤを受信する。第５ｎ－３段のシフトレジスタユニットは、第１２サブクロック信号線ＣＬＫ１２に接続して第５クロック信号ＣＬＫＥを受信する。第５ｎ－３段のシフトレジスタユニットは、第１４サブクロック信号線ＣＬＫ１４に接続して第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）を受信する。

第５ｎ－２段のシフトレジスタユニットは、第１３サブクロック信号線ＣＬＫ１３に接続して第４クロック信号ＣＬＫＤを受信する。第５ｎ－２段のシフトレジスタユニットは、第１４サブクロック信号線ＣＬＫ１４に接続して第５クロック信号ＣＬＫＥを受信する。第５ｎ－２段のシフトレジスタユニットは、第１６サブクロック信号線ＣＬＫ１６に接続して第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）を受信する。

第５ｎ－１段のシフトレジスタユニットは、第１５サブクロック信号線ＣＬＫ１５に接続して第４クロック信号ＣＬＫＤを受信する。第５ｎ－１段のシフトレジスタユニットは、第１６サブクロック信号線ＣＬＫ１６に接続して第５クロック信号ＣＬＫＥを受信する。第５ｎ－１段のシフトレジスタユニットは、第１８サブクロック信号線ＣＬＫ１８に接続して第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）を受信する。

第５ｎ段のシフトレジスタユニットは、第１７サブクロック信号線ＣＬＫ１７に接続して第４クロック信号ＣＬＫＤを受信する。第５ｎ段のシフトレジスタユニットは、第１８サブクロック信号線ＣＬＫ１８に接続して第５クロック信号ＣＬＫＥを受信する。第５ｎ段のシフトレジスタユニットは、第１０サブクロック信号線ＣＬＫ１０に接続して第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）を受信する。

上述のように、図１１に示すゲート駆動回路２０において、１０ＣＬＫのクロック信号が用いられ、第９サブクロック信号線～第１８サブクロック信号線（ＣＬＫ９～ＣＬＫ１８）の計１０本のクロック信号線は、各段のシフトレジスタユニット１０に対し、行ごとに出力される駆動信号を与える。具体的な時系列波形は、図１２を参照する。本実施例において、１０ＣＬＫのクロック信号を用いることによって、各行のサブ画素ユニットのプレ充電時間をさらに増やすことができ、当該ゲート駆動回路２０がより高い頻度の走査表示に適用する。

また、本実施例において、ある段のシフトレジスタユニット１０について、第２クロック信号ＣＬＫＢ（すなわち充電強化信号ＣＥ）を与えるための単独の信号線を必要とせず、上記第９サブクロック信号線～第１８サブクロック信号線のうちの１本の信号線を利用して第２クロック信号ＣＬＫＢを与えればよい。１０ＣＬＫを用いる場合、このようなクロック信号線共用方式によって、クロック信号線の数を省くことができ、当該ゲート駆動回路を用いた表示装置の額縁のサイズを小さくすることができる。

図１２には、図１１に示すゲート駆動回路２０の動作時の信号時系列図を示す。図１２において、Ｈ＜１１＞は、ゲート駆動回路２０の第６段のシフトレジスタユニットの第２ノードＨを示し、Ｑ＜１１＞は、ゲート駆動回路２０の第６段のシフトレジスタユニットの第１ノードＱを示す。ＯＵＴ１＜１１＞、ＯＵＴ２＜１２＞は、それぞれ、ゲート駆動回路２０の第６段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１、第２出力信号ＯＵＴ２を示す。

１Ｆは、第１フレームを示し、ＤＳは、１フレームの表示期間を示し、ＢＬは、１フレームのブランキング期間を示す。なお、図１２は、第３電圧ＶＤＤ＿Ａがローレベルであり、第４電圧ＶＤＤ＿Ｂがハイレベルであることを例として示しているが、本開示の実施例は、これに限られない。図１２に示す信号時系列図の中の信号レベルは、概略的に示されるものであり、実のレベル値ではない。

以下、図１２の信号時系列図を参照しながら、図１１に示すゲート駆動回路２０の動作原理を説明する。

第１段階Ｂ１において、第６段のシフトレジスタユニットが第４段のシフトレジスタユニットに接続してシフト信号ＣＲを第１入力信号ＳＴＵ１として受信し、また、このとき、第４段のシフトレジスタユニットから出力されるシフト信号ＣＲ（第１５サブクロック信号線ＣＬＫ１５により与えられる第４クロック信号ＣＬＫＤとは時系列が同じである）がハイレベルであるため、この段階において第６段のシフトレジスタユニットに受信される第１入力信号ＳＴＵ１は、ハイレベルである。第１入力信号ＳＴＵ１がハイレベルであるため、第５トランジスタＭ５が導通し、ハイレベルの第２電圧ＶＤＤによって第１ノードＱ＜１１＞を充電し、図１２の第１ノードＱ＜１１＞が表示期間ＤＳの１つめの立ち上がりエッジにあることに対応する。

第２段階Ｂ２において、第１コンデンサＣ１と第３コンデンサＣ３と第４コンデンサＣ４の保持機能によって、第１ノードＱ＜１１＞がハイレベルに保持されるため、第７トランジスタＭ７は、導通状態を保持する。また、第９サブクロック信号線ＣＬＫ９により与えられる第４クロック信号ＣＬＫＤは、ローレベルからハイレベルになる。よって、第６段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜１１＞は、ハイレベルになり、駆動信号の出力を開始する。また、ハイレベルの第４クロック信号ＣＬＫＤは、第３コンデンサＣ３のブートストラップ機能によって第１ノードＱ＜１１＞のレベルをさらにプルアップし、図１２の第１ノードＱ＜１１＞が表示期間ＤＳの２つめの立ち上がりエッジにあることに対応する。

なお、第２段階Ｂ２において、第１０サブクロック信号線ＣＬＫ１０により与えられる第５クロック信号ＣＬＫＥがローレベルからハイレベルになると、第６段のシフトレジスタユニットから出力される第２出力信号ＯＵＴ２＜１２＞は、ハイレベルになり、駆動信号の出力を開始する。また、第４コンデンサＣ４のブートストラップ機能によって、ハイレベルの第５クロック信号ＣＬＫＥも第１ノードＱ＜１１＞のレベルに影響を与える。しかし、設置時に、たとえば第３コンデンサＣ３と第４コンデンサＣ４のキャパシタンスを第１コンデンサＣ１より小さくした（たとえば、第１コンデンサＣ１のキャパシタンスが４ｐＦであり、第３コンデンサＣ３と第４コンデンサＣ４のキャパシタンスが１ｐＦである）ため、ここでは、第５クロック信号ＣＬＫＥから第１ノードＱ＜１１＞のレベルに及ぼす影響を無視する。

第３段階Ｂ３において、第１コンデンサＣ１と第３コンデンサＣ３と第４コンデンサＣ４の保持機能によって、第１ノードＱ＜１１＞が引き続きハイレベルに保持されるため、第１トランジスタＭ１は、導通状態を保持する。第６段のシフトレジスタユニットは、第１２サブクロック信号線ＣＬＫ１２に接続して第２クロック信号ＣＬＫＢ（充電強化信号ＣＥ）を受信する。このとき、第１２サブクロック信号線ＣＬＫ１２により与えられる充電強化信号ＣＥは、ハイレベルになる。第１コンデンサＣ１のブートストラップ機能によって、第１ノードＱ＜１１＞のレベルは、さらにプルアップされ、図１２の第１ノードＱ＜１１＞が表示期間ＤＳの３つめの立ち上がりエッジにあることに対応する。

また、第３段階Ｂ３において、第９サブクロック信号線ＣＬＫ９により与えられる第４クロック信号ＣＬＫＤがハイレベルからローレベルになると、第６段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜１１＞は、ローレベルになる。しかし、この段階で第１２サブクロック信号線ＣＬＫ１２で与えられる充電強化信号ＣＥによって第１ノードＱ＜１１＞のハイレベルを保証するため、第９サブクロック信号線ＣＬＫ９で提供される第４クロック信号ＣＬＫＤをハイレベルからローレベルに変更する際に、第１ノードＱ＜１１＞のレベルに影響を与えることがない。

第４段階Ｂ４において、第１０サブクロック信号線ＣＬＫ１０により与えられる第５クロック信号ＣＬＫＥがローレベルになるため、第６段のシフトレジスタユニットから出力される第２出力信号ＯＵＴ２＜１２＞は、ローレベルになる。また、第４コンデンサＣ４のブートストラップ機能によって、前記第１ノードＱ＜１１＞のレベルは、一定幅で下がるが、相変わらずハイレベルに保持され、図１２の第１ノードＱ＜１１＞が表示期間ＤＳの１つめの立ち下がりエッジにあることに対応する。

第５段階Ｂ５において、第１２サブクロック信号線ＣＬＫ１２で与えられる充電強化信号ＣＥがハイレベルからローレベルになる。第１コンデンサＣ１のブートストラップ機能によって、前記第１ノードＱ＜１１＞のレベルは、一定幅で下がるが、相変わらずハイレベルに保持され、図１２の第１ノードＱ＜１１＞が表示期間ＤＳの２つめの立ち下がりエッジにあることに対応する。

第５段階Ｂ５の後に、第６段のシフトレジスタユニットが第１０段のシフトレジスタユニットに接続してシフト信号ＣＲを表示リセット信号ＳＴＤとして受信し、また、このとき、第１０段のシフトレジスタユニットから出力されるシフト信号ＣＲ（第１７サブクロック信号線ＣＬＫ１７で与えられる第４クロック信号ＣＬＫＤとは時系列が同じである。）がハイレベルであるため、第６段のシフトレジスタユニットに受信される表示リセット信号ＳＴＤは、ハイレベルである。表示リセット信号ＳＴＤがハイレベルであるため、第１５トランジスタＭ１５が導通し、ローレベルの第１電圧ＶＧＬ１で第１ノードＱ＜１１＞のリセット操作を完成し、第１ノードＱ＜１１＞がローレベルになる。

第６段のシフトレジスタユニットは、表示パネルの第１１行、第１２行のサブ画素ユニットを駆動して表示させてから、順に類推して、第７段、第８段のシフトレジスタユニットは、表示パネルのサブ画素ユニットを行ごとに駆動して１フレームの表示駆動を完成する。ここまで、第１フレーム１Ｆの表示期間ＤＳが終了する。

たとえば、第１フレーム１Ｆで第１１行のサブ画素ユニットの補償が必要となると、第１フレーム１Ｆの表示期間ＤＳにおいて、第６段のシフトレジスタユニットに対しさらに以下の操作を行う。

第２段階Ｂ２において、第１サブクロック信号線ＣＬＫ１により与えられる選択制御信号ＯＥがハイレベルであるため、第２トランジスタＭ２が導通される。また、この段階において、第６段のシフトレジスタユニットから出力されるシフト信号ＣＲがハイレベルであるため、第２トランジスタＭ２に受信される第２入力信号ＳＴＵ２は、ハイレベルである。当該ハイレベルの第２入力信号ＳＴＵ２によって、第２ノードＨ＜１１＞を充電して第２ノードＨ＜１１＞のレベルをプルアップする。第２コンデンサＣ２の保持機能によって、第２ノードＨ＜１１＞のハイレベルは、第１フレーム１Ｆのブランキング期間ＢＬまで保持される。

たとえば、第１フレーム１Ｆで第１１行のサブ画素ユニットの補償が必要となると、第１フレーム１Ｆのブランキング期間ＢＬにおいて、第６段のシフトレジスタユニットに対しさらに以下の操作を行う。

第６段階Ｂ６において、第２サブクロック信号線ＣＬＫ２で与えられる第１クロック信号ＣＬＫＡがハイレベルになり、第４トランジスタＭ４が導通する。また、第３トランジスタＭ３も、第２ノードＨ＜１１＞のハイレベルの制御によって導通する。よって、ハイレベルの第１クロック信号ＣＬＫＡによって、第１ノードＱ＜１１＞を充電して第１ノードＱ＜１１＞のレベルをプルアップし、図１２の第１ノードＱ＜１１＞がブランキング期間ＢＬの１つめの立ち上がりエッジにあることに対応する。

また、第６段階Ｂ６において、第３トランジスタＭ３の寄生容量の結合機能によって、第２サブクロック信号線ＣＬＫ２で与えられる第１クロック信号ＣＬＫＡがローレベルからハイレベルになると、第２ノードＨ＜１１＞のレベルを小さい幅で上昇させる。

第７段階Ｂ７において、第９サブクロック信号線ＣＬＫ９で与えられる第４クロック信号ＣＬＫＤがハイレベルになるため、第６段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜１１＞は、ハイレベルになる。また、第３コンデンサＣ３のブートストラップ機能によって、第１ノードＱ＜１１＞のレベルは、さらにプルアップされ、図１２の第１ノードＱ＜１１＞がブランキング期間ＢＬの２つめの立ち上がりエッジにあることに対応する。たとえば、第６段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜１１＞は、表示パネルの第１１行のサブ画素ユニットを駆動して外部補償を実現する。

第８段階Ｂ８において、第９サブクロック信号線ＣＬＫ９により与えられる第４クロック信号ＣＬＫＤがローレベルになるため、第６段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜１１＞は、ローレベルになる。また、この段階において、第３コンデンサＣ３のブートストラップ機能によって、第１ノードＱ＜１１＞のレベルは、一定幅で下がるが、相変わらずハイレベルに保持される。

第９段階Ｂ９において、第３サブクロック信号線ＣＬＫ３により与えられるグローバルリセット信号ＴＲＳＴは、ハイレベルである。よって、各段のシフトレジスタユニットの第１６トランジスタＭ１６が導通され、各段のシフトレジスタユニットの第１ノードＱをリセットする。また、第１サブクロック信号線ＣＬＫ１でハイレベルが与えられる。各段のシフトレジスタユニットが第１サブクロック信号線ＣＬＫ１に接続して選択制御信号ＯＥを受信するため、ハイレベルの選択制御信号ＯＥによって第２トランジスタＭ２が導通される。また、このとき、第２トランジスタＭ２に受信される第２入力信号ＳＴＵ２がローレベルであるため、ローレベルの第２入力信号ＳＴＵ２によって、各段のシフトレジスタユニットの第２ノードＨをリセットする。よって、ゲート駆動回路２０のグローバルリセットを実現する。

ここまで、第１フレームの駆動時系列が終了する。後に第２フレーム、第３フレームなど多くの段階でゲート駆動回路の駆動について、上記の記載を参照し、ここでは繰り返して記載しない。

本実施例により提供されるゲート駆動回路２０は、１０ＣＬＫのクロック信号が用いられるため、各段のシフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２のハイレベルは、７５％の時間で重なる。たとえば、図１２に示すように、第１出力信号ＯＵＴ１＜１１＞がハイレベルである開始から７５％の時間（すなわち第２段階Ｂ２）において、このとき表示パネルの第１１行のサブ画素ユニットに与えられる駆動信号がハイレベルであるものの、このとき当該駆動信号は、当該第１１行のサブ画素ユニットのプレ充電に用いられ、この期間中に当該第１１行のサブ画素ユニットは、表示を行わない。第１出力信号ＯＵＴ１＜１１＞がハイレベルである最後の２５％の時間において、表示パネルの第１１行のサブ画素ユニットに与えられる駆動信号こそ有効信号であり、このとき当該第１１行のサブ画素ユニットは、表示を行う。よって、シフトレジスタユニットから出力される駆動信号は、ハイレベルである最後の２５％の期間中に有効信号である（たとえば図１２では、第３段階Ｂ３でのＯＵＴ１＜１１＞のハイレベル）。図１２に示すように、第３段階Ｂ３において、ハイレベルの充電強化信号ＣＥを与えることによって、シフトレジスタユニットから有効信号を出力する際に第１ノードＱが比較的高いレベルに保持されることを保証し、信頼性を高めることができる。

たとえば、別の一部の実施例において、図１１に示すゲート駆動回路２０は、図７に示すシフトレジスタユニットが用いられる。すなわち、シフトレジスタユニットは、さらに第３出力信号端子ＯＰ３と第４出力信号端子ＯＰ４を含み、それぞれ第３出力信号ＯＵＴ３＜１１＞と第４出力信号ＯＵＴ４＜１２０＞をそれぞれ出力する。たとえば、図１２に示すように、ブランキング期間ＢＬにおいて、シフトレジスタユニットに与えられる第６クロック信号ＣＬＫＦは、第９サブクロック信号線ＣＬＫ９で与えられる第４クロック信号ＣＬＫＤとは異なる時系列波形を用いる。よって、第７段階Ｂ７において、第６段のシフトレジスタユニットは、異なる第１出力信号ＯＵＴ１＜１１＞と第３出力信号ＯＵＴ３＜１１＞を出力する。よって、当該ゲート駆動回路は、１つの表示パネルを駆動することに用いられる。たとえば、当該表示パネルの各行のサブ画素ユニットに対応して２本のゲート線が設置されている。

本開示の少なくとも１つの実施例において、表示装置１をさらに提供する。図１３に示すように、当該表示装置１は、本開示の実施例により提供されるゲート駆動回路２０を含む。当該表示装置１は、表示パネル４０をさらに含む。表示パネル４０は、複数のサブ画素ユニット４１０から構成されるアレイを含む。たとえば、当該表示装置１は、データ駆動回路３０をさらに含む。データ駆動回路３０は、データ信号を画素アレイに与える。ゲート駆動回路２０は、駆動信号を画素アレイに与えるために用いられる。たとえば、当該駆動信号は、サブ画素ユニット４１０の走査トランジスタとセンサトランジスタを駆動する。データ駆動回路３０は、データ線ＤＬを介してサブ画素ユニット４１０に電気的に接続され、ゲート駆動回路２０は、ゲート線ＧＬを介してサブ画素ユニット４１０に電気的に接続される。

なお、本実施例の表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットパソコン、ノートパソコン、デジタルフォトフレーム、ナビゲータなど、表示機能を有する製品や部材である。

本開示の実施例により提供される表示装置１の技術効果は、上記実施例のゲート駆動回路２０に関連する記載を参照し、ここでは繰り返して記載しない。

本開示の少なくとも１つの実施例において、本開示の実施例により提供されるシフトレジスタユニット１０を駆動可能な駆動方法をさらに提供する。複数の当該シフトレジスタユニット１０は、カスケード接続して本開示の一実施例のゲート駆動回路２０を構成する。当該ゲート駆動回路２０は、表示パネルを駆動して少なくとも１フレームの画像を表示する。

当該駆動方法において、第１入力回路１００が第１入力信号ＳＴＵ１に応答して第１ノードＱを充電するようにし、充電強化回路３００が充電強化信号ＣＥに応答して第１ノードＱのレベルをさらに強化するようにし、出力回路２００が第１ノードＱのレベルの制御によってシフト信号ＣＲと第１出力信号ＯＵＴ１を出力するようにすることを含む。

たとえば、別の一部の実施例により提供される駆動方法において、充電強化信号ＣＥの立ち上がりエッジは、第１出力信号ＯＵＴ１の立ち上がりエッジより早い。

たとえば、また別の一部の実施例により提供される駆動方法において、充電強化信号ＣＥの立ち下がりエッジは、第１出力信号ＯＵＴ１の立ち下がりエッジより遅い。

たとえば、また別の一部の実施例により提供される駆動方法において、充電強化信号ＣＥの立ち上がりエッジは、第１出力信号ＯＵＴ１の立ち上がりエッジより早く、かつ、充電強化信号ＣＥの立ち下がりエッジは、第１出力信号ＯＵＴ１の立ち下がりエッジより遅い。

なお、本開示の実施例により提供される駆動方法の詳細の記載および技術効果は、本開示の実施例のシフトレジスタユニット１０およびゲート駆動回路２０の動作原理の記載を参照し、ここでは繰り返して記載しない。

以上は、本開示の具体的な実施形態に過ぎない。本開示の保護範囲は、これに限られない。本開示の保護範囲は、特許請求の範囲の保護範囲を基準とするべきである。

Claims (20)

1. 第１入力信号に応答して第１ノードを充電するように構成される第１入力回路と、
   前記第１ノードのレベルの制御によってシフト信号と第１出力信号を出力するように構成される出力回路と、
   充電強化信号に応答して前記第１ノードのレベルをさらに強化するように構成される充電強化回路と
   を含む、シフトレジスタユニット。
2. 選択制御信号に応答して第２ノードを充電し、前記第２ノードのレベルを保持するように構成される選択制御回路と、
   前記第２ノードのレベルの制御によって前記第１ノードを充電するように構成される第２入力回路と
   をさらに含む、請求項１に記載のシフトレジスタユニット。
3. 前記選択制御回路は、前記第２ノードに接続され、
   前記選択制御回路は、第２入力信号を受信し、かつ導通時に前記第２入力信号で前記第２ノードを充電するように構成される、請求項２に記載のシフトレジスタユニット。
4. 前記第２入力回路は、前記第１ノードと前記第２ノードに接続され、
   前記第２入力回路は、第１クロック信号を受信し、かつ導通時に前記第１クロック信号で前記第１ノードを充電するように構成される、請求項２または３に記載のシフトレジスタユニット。
5. 前記充電強化回路は、前記第１ノードに接続され、
   前記充電強化回路は、第２クロック信号を前記充電強化信号として受信し、かつ導通時に前記第２クロック信号で前記第１ノードのレベルをさらに強化するように構成される、請求項１～４のいずれか一項に記載のシフトレジスタユニット。
6. 前記充電強化回路は、第１トランジスタと第１コンデンサを含み、
   前記第１トランジスタのゲートは、前記第１ノードに接続され、
   前記第１トランジスタの第１電極は、前記第２クロック信号を受信するように構成され、
   前記第１トランジスタの第２電極は、前記第１コンデンサの第１電極に接続され、
   前記第１コンデンサの第２電極は、前記第１ノードに接続される、請求項５に記載のシフトレジスタユニット。
7. 前記選択制御回路は、第２トランジスタと第２コンデンサを含み、
   前記第２トランジスタのゲートは、前記選択制御信号を受信するように構成され、
   前記第２トランジスタの第１電極は、前記第２入力信号を受信するように構成され、
   前記第２トランジスタの第２電極は、前記第２ノードに接続され、
   前記第２コンデンサの第１電極は、前記第２ノードに接続され、
   前記第２コンデンサの第２電極は、第１電圧を受信するように構成される、請求項３に記載のシフトレジスタユニット。
8. 前記第２入力回路は、第３トランジスタと第４トランジスタを含み、
   前記第３トランジスタのゲートは、前記第２ノードに接続され、
   前記第３トランジスタの第１電極は、前記第１クロック信号を受信するように構成され、
   前記第３トランジスタの第２電極は、第４トランジスタの第１電極に接続され、
   前記第４トランジスタのゲートは、前記第１クロック信号を受信するように構成され、
   前記第４トランジスタの第２電極は、前記第１ノードに接続される、請求項４に記載のシフトレジスタユニット。
9. 前記出力回路は、第６トランジスタとシフト信号出力端子を含み、
   前記シフト信号出力端子は、前記シフト信号を出力するように構成され、
   前記第６トランジスタのゲートは、前記第１ノードに接続され、
   前記第６トランジスタの第１電極は、第３クロック信号を前記シフト信号として受信するように構成され、
   前記第６トランジスタの第２電極は、前記シフト信号出力端子に接続される、請求項１～８のいずれか一項に記載のシフトレジスタユニット。
10. 前記充電強化回路は、第７コンデンサを含み、
    前記第７コンデンサの第１電極は、前記第１ノードに接続され、
    前記第７コンデンサの第２電極は、前記出力回路の前記シフト信号を出力する端子に接続される、請求項１～９のいずれか一項に記載のシフトレジスタユニット。
11. 前記シフト信号出力端子は、さらに、前記第１出力信号を出力するように構成され、
    前記第６トランジスタの第１電極に受信される前記第３クロック信号を、さらに前記第１出力信号とする、請求項９に記載のシフトレジスタユニット。
12. 前記出力回路は、第７トランジスタと、第３コンデンサと、第１出力信号端子をさらに含み、
    前記第１出力信号端子は、前記第１出力信号を出力するように構成され、
    前記第７トランジスタのゲートは、前記第１ノードに接続され、
    前記第７トランジスタの第１電極は、第４クロック信号を前記第１出力信号として受信するように構成され、
    前記第７トランジスタの第２電極は、前記第１出力信号端子に接続され、
    前記第３コンデンサの第１電極は、前記第１ノードに接続され、
    前記第３コンデンサの第２電極は、前記第１出力信号端子に接続される、請求項９に記載のシフトレジスタユニット。
13. 前記出力回路は、前記シフト信号を出力するように構成されるシフト信号出力端子と、前記第１出力信号を出力するように構成される第１出力信号端子を含み、
    前記出力回路は、第２出力信号を出力するように構成される第２出力信号端子をさらに含む、請求項１～８のいずれか一項に記載のシフトレジスタユニット。
14. 前記出力回路は、第３出力信号を出力するように構成される第３出力信号端子と、第４出力信号を出力するように構成される第４出力信号端子をさらに含む、請求項１３に記載のシフトレジスタユニット。
15. カスケード接続の複数の請求項１～１４のいずれか一項に記載のシフトレジスタユニットを含むゲート駆動回路。
16. 第１サブクロック信号線と第２サブクロック信号線をさらに含み、
    各段のシフトレジスタユニットは、前記第１サブクロック信号線に接続して選択制御信号を受信し、
    各段のシフトレジスタユニットは、前記第２サブクロック信号線に接続して第１クロック信号を受信し、
    第ｎ（０より大きい整数）＋２段のシフトレジスタユニットは、第ｎ段のシフトレジスタユニットに接続し、前記第ｎ段のシフトレジスタユニットから出力されるシフト信号を受信して前記第ｎ＋２段のシフトレジスタユニットの第１入力信号とし、
    第ｎ段のシフトレジスタユニットは、第ｎ＋３段のシフトレジスタユニットに接続し、前記第ｎ＋３段のシフトレジスタユニットから出力されるシフト信号を受信して前記第ｎ段のシフトレジスタユニットの表示リセット信号とし、
    各段のシフトレジスタユニットは、本段から出力されるシフト信号を本段の第２入力信号とする、請求項１５に記載のゲート駆動回路。
17. 請求項１５または１６に記載のゲート駆動回路を含む表示装置。
18. アレイ配置の複数のサブ画素ユニットをさらに含み、
    前記シフトレジスタユニットから第１出力信号と第２出力信号が出力される場合、前記第１出力信号と前記第２出力信号は、それぞれ、異なる行のサブ画素ユニットに与えられる、請求項１７に記載の表示装置。
19. 請求項１～１４のいずれか一項に記載のシフトレジスタユニットの駆動方法において、
    前記第１入力回路が前記第１入力信号に応答して前記第１ノードを充電するようにし、
    前記充電強化回路が前記充電強化信号に応答して前記第１ノードのレベルをさらに強化するようにし、
    前記出力回路が前記第１ノードのレベルの制御によって前記シフト信号と前記第１出力信号を出力するようにすることを含む、駆動方法。
20. 前記充電強化信号の立ち上がりエッジは、前記第１出力信号の立ち上がりエッジより早く、および／または、
    前記充電強化信号の立ち下がりエッジは、前記第１出力信号の立ち下がりエッジより遅い、請求項１９に記載の駆動方法。
    

Images