JP7433050B2 - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents
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Description
本願は、2018年5月31日に提出された中国特許出願第201810552885.4号及び2018年2月14日に提出された中国特許出願第201810151627.5号の優先権を主張し、そのすべての公開内容を本願の一部としてここに援用する。
1つのフレームの表示期間において、前記表示入力回路が前記表示入力信号に応答して前記表示信号を前記第1のノードに入力する第1の入力フェーズと、前記出力回路が前記第1のノードのレベルの制御の下で第1の出力信号を出力する第1の出力フェーズとを含み、
1つのフレームのブランキング期間において、前記ブランキング入力回路が前記ブランキング入力信号を前記制御ノードに入力し、前記ブランキング信号を前記第1のノードに入力する第2の入力フェーズと、前記出力回路が前記第1のノードのレベルの制御の下で第2の出力信号を出力する第2の出力フェーズとを含むシフトレジスタユニットの駆動方法であって、前記複合出力信号は、前記第1の出力信号と前記第2の出力信号とを含む、シフトレジスタユニットの駆動方法をさらに提供する。
30 データ駆動回路
100 ブランキング入力回路
110 充電サブ回路
120 記憶サブ回路
130 分離サブ回路
200 表示入力回路
300 出力回路
400 補償選択回路
500 ノイズ低減回路
600 第1の制御回路
700 第2の制御回路
800 第3の制御回路
900 ブランキングリセット回路
1000 表示リセット回路
Claims (21)
- 表示装置のためのシフトレジスタユニットであって、前記シフトレジスタユニットは、ブランキング入力回路と、表示入力回路と、出力回路と、補償選択回路とを備え、
前記ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し1つのフレームのブランキング期間においてブランキング信号を第1のノードに入力し、
前記表示入力回路は、表示入力信号に応答して1つのフレームの表示期間において表示信号を前記第1のノードに入力し、
前記出力回路は、前記第1のノードのレベルの制御の下で、第1の出力信号又は第2の出力信号を出力端子へ出力し、
前記補償選択回路は、前記出力端子に電気的に接続され、かつ補償選択制御信号に応答し、前記第1の出力信号又は前記第2の出力信号により前記制御ノードを充電し、
前記1つのフレームの表示期間において、前記出力回路は、前記第1のノードのレベルの制御の下で、前記第1の出力信号を前記出力端子に出力し、
前記1つのフレームのブランキング期間において、前記出力回路は、前記第1のノードのレベルの制御の下で、前記第2の出力信号を前記出力端子に出力し、
前記1つのフレームの表示期間において、前記補償選択回路は、前記補償選択制御信号に応答し、前記第1の出力信号により前記制御ノードを充電し、
前記出力端子はシフト信号出力端子を備え、前記シフト信号出力端子は前記第1の出力信号又は前記第2の出力信号を出力し、前記補償選択回路は第1のトランジスタを備え、
前記第1のトランジスタのゲートは補償選択制御端子に接続されて前記補償選択制御信号を受信し、前記第1のトランジスタの第1の極は前記シフト信号出力端子に接続されて前記第1の出力信号又は前記第2の出力信号を受信し、前記第1のトランジスタの第2の極は前記制御ノードに接続され、
前記ブランキング入力回路は、
第2のクロック信号に応答して前記ブランキング入力信号を前記制御ノードに入力する充電サブ回路と、
前記充電サブ回路が入力した前記ブランキング入力信号を記憶する記憶サブ回路と、
前記制御ノードのレベル及び第1のクロック信号の制御の下で、前記ブランキング信号を前記第1のノードに入力する分離サブ回路と、を備え、
前記充電サブ回路は第2のトランジスタを備え、前記第2のトランジスタのゲートは第2のクロック信号端子に接続されて前記第2のクロック信号を受信し、前記第2のトランジスタの第1の極はブランキング入力信号端子に接続されて前記ブランキング入力信号を受信し、前記第2のトランジスタの第2の極は前記制御ノードに接続され、
前記記憶サブ回路は第1のコンデンサを備え、前記第1のコンデンサの第1の極は前記制御ノードに接続され、前記第1のコンデンサの第2の極は第1の電圧端子に接続されて第1の電圧を受信し、
前記分離サブ回路は第3のトランジスタと、第4のトランジスタとを備え、前記第3のトランジスタのゲートは前記制御ノードに接続され、前記第3のトランジスタの第1の極は第3のクロック信号端子に接続されて第3のクロック信号を受信してこれを前記ブランキング信号とし、前記第3のトランジスタの第2の極は前記第4のトランジスタの第1の極に接続され、前記第4のトランジスタのゲートは第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第4のトランジスタの第2の極は前記第1のノードに接続され、
前記表示入力回路は第5のトランジスタを備え、
前記第5のトランジスタのゲートは表示入力信号端子に接続されて前記表示入力信号を受信し、前記第5のトランジスタの第1の極は第2の電圧端子に接続されて第2の電圧を受信しこれを前記表示信号とし、前記第5のトランジスタの第2の極は前記第1のノードに接続されている、シフトレジスタユニット。 - 前記出力端子は画素信号出力端子をさらに備え、前記画素信号出力端子は前記第1の出力信号又は前記第2の出力信号を出力し、前記出力回路は第6のトランジスタと、第7のトランジスタと、第2のコンデンサとを備え、
前記第6のトランジスタのゲートは前記第1のノードに接続され、前記第6のトランジスタの第1の極は第4のクロック信号端子に接続されて第4のクロック信号を受信しこれを前記第1の出力信号又は前記第2の出力信号とし、前記第6のトランジスタの第2の極は前記シフト信号出力端子に接続され、
前記第7のトランジスタのゲートは前記第1のノードに接続され、前記第7のトランジスタの第1の極は前記第4のクロック信号端子に接続されて前記第4のクロック信号を受信しこれを前記第1の出力信号又は前記第2の出力信号とし、前記第7のトランジスタの第2の極は前記画素信号出力端子に接続され、
前記第2のコンデンサの第1の極は前記第1のノードに接続され、前記第2のコンデンサの第2の極は前記第6のトランジスタの第2の極に接続されている、請求項1に記載のシフトレジスタユニット。 - ノイズ低減回路と、第1の制御回路とをさらに備えるシフトレジスタユニットであって、
前記出力端子は画素信号出力端子をさらに備え、前記画素信号出力端子は前記第1の出力信号又は前記第2の出力信号を出力し、
前記第1の制御回路は、前記第1のノードのレベルの制御の下で、第2のノードのレベルを制御し、
前記ノイズ低減回路は、前記第2のノードのレベルの制御の下で、前記第1のノードと、前記シフト信号出力端子と、前記画素信号出力端子のノイズを低減する、請求項1に記載のシフトレジスタユニット。 - 前記第1の制御回路は、第8のトランジスタと、第9のトランジスタと、第10のトランジスタとを備え、
前記第8のトランジスタのゲートは第1の極に接続され、かつ第4の電圧端子に接続されて第4の電圧を受信し、前記第8のトランジスタの第2の極は前記第2のノードに接続され、
前記第9のトランジスタのゲートは第1の極に接続され、かつ第5の電圧端子に接続されて第5の電圧を受信し、前記第9のトランジスタの第2の極は前記第2のノードに接続され、
前記第10のトランジスタのゲートは前記第1のノードに接続され、前記第10のトランジスタの第1の極は前記第2のノードに接続され、前記第10のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項3に記載のシフトレジスタユニット。 - 前記ノイズ低減回路は、第11のトランジスタと、第12のトランジスタと、第13のトランジスタとを備え、
前記第11のトランジスタのゲートは前記第2のノードに接続され、前記第11のトランジスタの第1の極は前記第1のノードに接続され、前記第11のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信し、
前記第12のトランジスタのゲートは前記第2のノードに接続され、前記第12のトランジスタの第1の極は前記シフト信号出力端子に接続され、前記第12のトランジスタの第2の極は前記第1の電圧端子に接続されて前記第1の電圧を受信し、
前記第13のトランジスタのゲートは前記第2のノードに接続され、前記第13のトランジスタの第1の極は前記画素信号出力端子に接続され、前記第13のトランジスタの第2の極は第3の電圧端子に接続されて第3の電圧を受信する、請求項3に記載のシフトレジスタユニット。 - 第2の制御回路をさらに備えるシフトレジスタユニットであって、
前記第2の制御回路は、ブランキング制御信号に応答して前記第2のノードのレベルを制御する、請求項3に記載のシフトレジスタユニット。 - 前記第2の制御回路は第14のトランジスタを備え、前記ブランキング制御信号は第1のクロック信号を含み、
前記第14のトランジスタのゲートは第1のクロック信号端子に接続されて前記第1のクロック信号を受信し、前記第14のトランジスタの第1の極は前記第2のノードに接続され、前記第14のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項6に記載のシフトレジスタユニット。 - 第3の制御回路をさらに備えるシフトレジスタユニットであって、
前記第3の制御回路は、表示制御信号に応答して前記第2のノードのレベルを制御する、請求項3に記載のシフトレジスタユニット。 - 前記第3の制御回路は第15のトランジスタを備え、前記表示制御信号は前記表示入力信号を含み、
前記第15のトランジスタのゲートは表示入力信号端子に接続されて前記表示入力信号を受信し、前記第15のトランジスタの第1の極は前記第2のノードに接続され、前記第15のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項8に記載のシフトレジスタユニット。 - ブランキングリセット回路をさらに備えるシフトレジスタユニットであって、
前記ブランキングリセット回路は、ブランキングリセット信号に応答して前記第1のノードをリセットする、請求項1から9のいずれか1項に記載のシフトレジスタユニット。 - 前記ブランキングリセット回路は第16のトランジスタを備え、
前記第16のトランジスタのゲートは第2のクロック信号端子に接続されて第2のクロック信号を受信しこれを前記ブランキングリセット信号とし、前記第16のトランジスタの第1の極は前記第1のノードに接続され、前記第16のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項10に記載のシフトレジスタユニット。 - 表示リセット回路をさらに備えるシフトレジスタユニットであって、
前記表示リセット回路は、表示リセット信号に応答して前記第1のノードをリセットする、請求項1から3、6、8のいずれか1項に記載のシフトレジスタユニット。 - 前記表示リセット回路は第17のトランジスタを備え、
前記第17のトランジスタのゲートは表示リセット信号端子に接続されて前記表示リセット信号を受信し、前記第17のトランジスタの第1の極は前記第1のノードに接続され、前記第17のトランジスタの第2の極は第1の電圧端子に接続されて第1の電圧を受信する、請求項12に記載のシフトレジスタユニット。 - カスケードされた請求項1から13のいずれか1項に記載のシフトレジスタユニットを複数備える、ゲート駆動回路。
- 第1のサブクロック信号線と、第2のサブクロック信号線と、第3のサブクロック信号線と、第4のサブクロック信号線とを備えるゲート駆動回路であって、
前記シフトレジスタユニットが第4のクロック信号端子を備える場合、
4n-3段目のシフトレジスタユニットの第4のクロック信号端子は、前記第1のサブクロック信号線に接続され、
4n-2段目のシフトレジスタユニットの第4のクロック信号端子は、前記第2のサブクロック信号線に接続され、
4n-1段目のシフトレジスタユニットの第4のクロック信号端子は、前記第3のサブクロック信号線に接続され、
4n段目のシフトレジスタユニットの第4のクロック信号端子は、前記第4のサブクロック信号線に接続され、
nは0より大きい整数である、請求項14に記載のゲート駆動回路。 - 第5のサブクロック信号線と、第6のサブクロック信号線とをさらに備えるゲート駆動回路であって、
前記シフトレジスタユニットが第2のクロック信号端子及び第3のクロック信号端子を備える場合、
2n-1段目のシフトレジスタユニットの第2のクロック信号端子は前記第5のサブクロック信号線に接続され、第3のクロック信号端子は前記第6のサブクロック信号線に接続され、
2n段目のシフトレジスタユニットの第2のクロック信号端子は前記第6のサブクロック信号線に接続され、第3のクロック信号端子は前記第5のサブクロック信号線に接続され、
nは0より大きい整数である、請求項15に記載のゲート駆動回路。 - 前記シフトレジスタユニットがブランキング入力信号端子と、表示入力信号端子と、シフト信号出力端子とを備える場合、 n+1段目のシフトレジスタユニットのブランキング入力信号端子はn段目のシフトレジスタユニットのシフト信号出力端子に接続され、
n+2段目のシフトレジスタユニットの表示入力信号端子はn段目のシフトレジスタユニットのシフト信号出力端子に接続され、
nは0より大きい整数である、請求項14に記載のゲート駆動回路。 - 請求項14から17のいずれか1項に記載のゲート駆動回路を備える、表示装置。
- 1つのフレームの表示期間において、
前記表示入力回路が前記表示入力信号に応答して前記表示信号を前記第1のノードに入力する第1の入力フェーズと、
前記出力回路が前記第1のノードのレベルの制御の下で第1の出力信号を出力する第1の出力フェーズと、を含み、
1つのフレームのブランキング期間において、
前記ブランキング入力回路が前記ブランキング入力信号を前記制御ノードに入力し、前記ブランキング信号を前記第1のノードに入力する第2の入力フェーズと、
前記出力回路が前記第1のノードのレベルの制御の下で第2の出力信号を出力する第2の出力フェーズと、を含むシフトレジスタユニットの駆動方法である、請求項1から13のいずれか1項に記載のシフトレジスタユニットの駆動方法。 - 1つのフレームの表示期間において、前記補償選択回路は、前記補償選択制御信号に応答し、前記第1の出力信号により前記制御ノードを充電することをさらに含む、請求項19に記載の駆動方法。
- 前記ゲート駆動回路が1つの表示パネルを駆動するとき、
任意の1つのフレームの表示期間において、n段目のシフトレジスタユニットの出力端子が第1の出力信号を出力し、n段目のシフトレジスタユニットにおける補償選択回路が前記補償選択制御信号に応答し、前記第1の出力信号によりn段目のシフトレジスタユニットにおける制御ノードを充電することと、
前記1つのフレームのブランキング期間において、前記n段目のシフトレジスタユニットの出力端子が第2の出力信号を出力することと、を含むゲート駆動回路の駆動方法であって、
nは0より大きい整数である、請求項14から17のいずれか1項に記載のゲート駆動回路の駆動方法。
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