JP7396901B2 - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 Download PDF

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Description

本願は、２０１８年７月１８日に提出された出願番号が２０１８１０７９２８９１．７である中国特許出願の優先権を主張し、ここで、上記中国特許出願に開示されている内容の全体が本願の一部として援用される。
本開示の実施例は、シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関する。
表示分野、特にＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）表示パネルでは、現在、ゲート駆動回路は一般的にＧＡＴＥ ＩＣに集積されている。ＩＣ設計においては、チップの面積は、チップコストに影響を与える要因であり、どのようにチップの面積を効果的に減少させるかは、技術開発者にとって重要な考慮事項である。
本開示の少なくとも１つの実施例は、ブランキングユニットと、第１転送回路と、第２転送回路と、第１入出力ユニットと、第２入出力ユニットとを含むシフトレジスタユニットを提供する。前記ブランキングユニットは、補償選択制御信号に応答してプルアップ制御ノードを充電し、ブランキングプルアップ信号をブランキングプルアップノードに入力するように構成され、前記第１入出力ユニットは、第１プルアップノードと、第１出力端とを含み、前記第２入出力ユニットは、第２プルアップノードと、第２出力端とを含み、前記第１転送回路は、前記ブランキングプルアップノード及び前記第１プルアップノードに電気的に接続され、かつ第１転送信号に応答して前記ブランキングプルアップ信号を用いて前記第１プルアップノードを充電するように構成され、前記第２転送回路は、前記ブランキングプルアップノード及び前記第２プルアップノードに電気的に接続され、かつ第２転送信号に応答して前記ブランキングプルアップ信号を用いて前記第２プルアップノードを充電するように構成され、前記第１入出力ユニットは、第１表示入力信号に応答して前記第１プルアップノードを充電するように構成され、かつ前記第１プルアップノードのレベルの制御下で複合出力信号を第１出力端に出力するように構成され、前記第２入出力ユニットは、第２表示入力信号に応答して前記第２プルアップノードを充電するように構成され、かつ前記第２プルアップノードのレベルの制御下で複合出力信号を第２出力端に出力するように構成される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記ブランキングユニットは、ブランキング入力回路と、ブランキングプルアップ回路とを含む。前記ブランキング入力回路は、前記補償選択制御信号に応答して前記プルアップ制御ノードを充電し、前記プルアップ制御ノードのレベルを維持するように構成され、前記ブランキングプルアップ回路は、前記プルアップ制御ノードのレベルの制御下で前記ブランキングプルアップ信号を前記ブランキングプルアップノードに入力するように構成される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記ブランキングユニットは、ブランキングカップリング回路をさらに含む。前記ブランキングカップリング回路は、前記プルアップ制御ノードに電気的に接続され、かつ前記プルアップ制御ノードのレベルに対してカップリングプルアップを行うように構成される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記ブランキング入力回路は、第１トランジスタと、第１コンデンサとを含む。前記第１トランジスタのゲートが補償選択制御端に接続されて前記補償選択制御信号を受信し、前記第１トランジスタの第１極がブランキング入力信号端に接続され、前記第１トランジスタの第２極が前記プルアップ制御ノードに接続され、前記第１コンデンサの第１極が前記プルアップ制御ノードに接続され、前記第１コンデンサの第２極が第１電圧端に接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記ブランキングプルアップ回路は、第２トランジスタを含む。前記第２トランジスタのゲートが前記プルアップ制御ノードに接続され、前記第２トランジスタの第１極が第２電圧端に接続されて第２電圧を受信し、前記第２トランジスタの第２極が前記ブランキングプルアップノードに接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、ブランキングカップリング回路は、カップリングコンデンサと、第３トランジスタとを含む。前記第３トランジスタのゲートが前記プルアップ制御ノードに接続され、前記第３トランジスタの第１極が第２電圧端に接続されて第２電圧を受信し、前記第３トランジスタの第２極が前記カップリングコンデンサの第１極に接続され、前記カップリングコンデンサの第２極が前記プルアップ制御ノードに接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第１転送回路は、第１転送トランジスタを含む。前記第１転送トランジスタのゲートが第１転送信号端に接続されて前記第１転送信号を受信し、前記第１転送トランジスタの第１極が前記ブランキングプルアップノードに接続されて前記ブランキングプルアップ信号を受信し、前記第１転送トランジスタの第２極が前記第１プルアップノードに接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第１転送信号端は、第１クロック信号端を含み、前記第１転送信号は、前記第１クロック信号端を介して受信される第１クロック信号を含む。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第２転送回路は、第２転送トランジスタを含む。前記第２転送トランジスタのゲートが第２転送信号端に接続されて前記第２転送信号を受信し、前記第２転送トランジスタの第１極が前記ブランキングプルアップノードに接続されて前記ブランキングプルアップ信号を受信し、前記第２転送トランジスタの第２極が前記第２プルアップノードに接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第２転送信号端は、第１クロック信号端を含み、前記第２転送信号は、前記第１クロック信号端を介して受信される第１クロック信号を含む。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第１入出力ユニットは、表示入力回路と、出力回路と、第１プルダウン制御回路と、プルダウン回路とを含む。前記第１出力端は、シフト信号出力端と、画素走査信号出力端とを含み、前記シフト信号出力端と前記画素走査信号出力端とが前記複合出力信号を出力し、前記表示入力回路は、前記第１表示入力信号に応答して前記第１プルアップノードを充電するように構成され、前記出力回路は、前記第１プルアップノードのレベルの制御下で前記複合出力信号を前記第１出力端に出力するように構成され、前記第１プルダウン制御回路は、前記第１プルアップノードのレベルの制御下でプルダウンノードのレベルを制御するように構成され、前記プルダウン回路は、前記プルダウンノードのレベルの制御下で前記第１プルアップノード、前記シフト信号出力端及び前記画素走査信号出力端をプルダウンしてリセットするように構成される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記表示入力回路は、第４トランジスタを含み、前記第４トランジスタのゲートが表示入力信号端に接続されて前記第１表示入力信号を受信し、前記第４トランジスタの第１極が第２電圧端に接続されて第２電圧を受信し、前記第４トランジスタの第２極が前記第１プルアップノードに接続され、
前記出力回路は、第５トランジスタと、第６トランジスタとを含み、前記第５トランジスタのゲートが前記第１プルアップノードに接続され、前記第５トランジスタの第１極が第２クロック信号端に接続されて第２クロック信号を受信して前記第２クロック信号を前記複合出力信号とし、前記第５トランジスタの第２極が前記シフト信号出力端に接続され、前記第６トランジスタのゲートが前記第１プルアップノードに接続され、前記第６トランジスタの第１極が前記第２クロック信号端に接続されて前記第２クロック信号を受信して前記第２クロック信号を前記複合出力信号とし、前記第６トランジスタの第２極が前記画素走査信号出力端に接続され、
前記第１プルダウン制御回路は、第７トランジスタと、第９トランジスタとを含み、前記第７トランジスタのゲートが第１極に接続され、かつ第３電圧端に接続されて第３電圧を受信するように構成され、前記第７トランジスタの第２極が前記プルダウンノードに接続され、前記第９トランジスタのゲートが前記第１プルアップノードに接続され、前記第９トランジスタの第１極が前記プルダウンノードに接続され、前記第９トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、
前記プルダウン回路は、第１０トランジスタと、第１１トランジスタと、第１２トランジスタとを含み、前記第１０トランジスタのゲートが前記プルダウンノードに接続され、前記第１０トランジスタの第１極が前記第１プルアップノードに接続され、前記第１０トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信し、前記第１１トランジスタのゲートが前記プルダウンノードに接続され、前記第１１トランジスタの第１極が前記シフト信号出力端に接続され、前記第１１トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信し、前記第１２トランジスタのゲートが前記プルダウンノードに接続され、前記第１２トランジスタの第１極が前記画素走査信号出力端に接続され、前記第１２トランジスタの第２極が第６電圧端に接続されて第６電圧を受信する。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記出力回路は、第２コンデンサをさらに含み、前記第２コンデンサの第１極が前記第１プルアップノードに接続され、前記第２コンデンサの第２極が前記第５トランジスタの第２極に接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第１プルダウン制御回路は、第８トランジスタをさらに含み、前記第８トランジスタのゲートが第１極に接続され、かつ第４電圧端に接続されて第４電圧を受信するように構成され、前記第８トランジスタの第２極が前記プルダウンノードと異なる第２プルダウンノードに接続される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第１入出力ユニットは、第２プルダウン制御回路と、第３プルダウン制御回路とをさらに含む。前記第２プルダウン制御回路は、第１クロック信号に応答して前記プルダウンノードのレベルを制御するように構成され、前記第３プルダウン制御回路は、前記第１表示入力信号に応答して前記プルダウンノードのレベルを制御するように構成される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第２プルダウン制御回路は第１３トランジスタを含み、前記第３プルダウン制御回路は第１４トランジスタを含む。前記第１３トランジスタのゲートが第１クロック信号端に接続されて前記第１クロック信号を受信し、前記第１３トランジスタの第１極が前記プルダウンノードに接続され、前記第１３トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、前記第１４トランジスタのゲートが表示入力信号端に接続されて前記第１表示入力信号を受信し、前記第１４トランジスタの第１極が前記プルダウンノードに接続され、前記第１４トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信する。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第２プルダウン制御回路は、第１３トランジスタと、第１７トランジスタとを含み、前記第３プルダウン制御回路は第１４トランジスタを含む。前記第１３トランジスタのゲートが第１クロック信号端に接続されて前記第１クロック信号を受信し、前記第１３トランジスタの第１極が前記プルダウンノードに接続され、前記第１３トランジスタの第２極が前記第１７トランジスタの第１極に接続され、前記第１７トランジスタのゲートが前記プルアップ制御ノードに電気的に接続され、前記第１７トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、前記第１４トランジスタのゲートが表示入力信号端に接続されて前記第１表示入力信号を受信し、前記第１４トランジスタの第１極が前記プルダウンノードに接続され、前記第１４トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信する。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第１入出力ユニットは、表示リセット回路と、グローバルリセット回路とをさらに含む。前記表示リセット回路は、表示リセット信号に応答して前記第１プルアップノードをリセットするように構成され、前記グローバルリセット信号は、グローバルリセット信号に応答して前記第１プルアップノードをリセットするように構成される。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記表示リセット回路は、第１５トランジスタを含み、前記グローバルリセット回路は、第１６トランジスタを含む。前記第１５トランジスタのゲートが表示リセット信号端に接続されて前記表示リセット信号を受信し、前記第１５トランジスタの第１極が前記第１プルアップノードに接続され、前記第１５トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、前記第１６トランジスタのゲートがグローバルリセット信号端に接続されて前記グローバルリセット信号を受信し、前記第１６トランジスタの第１極が前記第１プルアップノードに接続され、前記第１６トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信する。
例えば、本開示の一実施例に係るシフトレジスタユニットでは、前記第２入出力ユニットの回路構造は、前記第１入出力ユニットの回路構造と同じである。
例えば、本開示の一実施例に係るシフトレジスタユニットは、少なくとも１つの第３転送回路と、前記少なくとも１つの第３転送回路に電気的に接続される少なくとも１つの第３入出力ユニットとをさらに含む。
本開示の少なくとも１つの実施例は、複数のカスケード接続される本開示の実施例に係るいずれかのシフトレジスタユニットを含むゲート駆動回路をさらに提供する。
本開示の少なくとも１つの実施例は、本開示の実施例に係るいずれかのゲート駆動回路及びアレイ状に配列される複数のサブ画素ユニットを含み、前記ゲート駆動回路における各シフトレジスタユニットの前記第１出力端と前記第２出力端とがそれぞれ異なる行のサブ画素ユニットに電気的に接続される表示装置をさらに提供する。
本開示の少なくとも１つの実施例は、１フレーム用の表示期間及びブランキング期間を含み、前記表示期間において、前記ブランキングユニットが前記補償選択制御信号に応答して前記プルアップ制御ノードを充電するようにし、前記ブランキング期間において、前記第１転送回路が前記第１転送信号に応答して前記ブランキングプルアップ信号を用いて前記第１プルアップノードを充電するようにし、前記第２転送回路が前記第２転送信号に応答して前記ブランキングプルアップ信号を用いて前記第２プルアップノードを充電するようにするシフトレジスタユニットの駆動方法をさらに提供する。
例えば、本開示の一実施例に係る駆動方法では、前記第１転送信号と前記第２転送信号とのシーケンスが同じである。
本開示の実施例の技術案をさらに明確に説明するために、以下に実施例の図面について簡単に説明する。明言するまでもないが、下記に記載の図面は、本開示の一部の実施例に関するものに過ぎず、本開示を制限するものではない
本開示の少なくとも１つの実施例に係るシフトレジスタユニットの模式図である。 本開示の少なくとも１つの実施例に係る他のシフトレジスタユニットの模式図である。 本開示の少なくとも１つの実施例に係るまた他のシフトレジスタユニットの模式図である。 本開示の少なくとも１つの実施例に係るシフトレジスタユニットにおける第１入出力ユニットの模式図である。 本開示の少なくとも１つの実施例に係る、ブランキングユニットと第１転送回路と第２転送回路とを含む回路図である。 本開示の少なくとも１つの実施例に係る、ブランキングユニットと第１転送回路と第２転送回路とを含む他の回路図である。 本開示の少なくとも１つの実施例に係る、ブランキングユニットと第１転送回路と第２転送回路とを含むまた他の回路図である。 本開示の少なくとも１つの実施例に係る第１入出力ユニットの回路図である。 本開示の少なくとも１つの実施例に係る他の第１入出力ユニットの回路図である。 本開示の少なくとも１つの実施例に係るまた他の第１入出力ユニットの回路図である。 本開示の少なくとも１つの実施例に係るさらに他の第１入出力ユニットの回路図である。 本開示の少なくとも１つの実施例に係るシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例に係るゲート駆動回路の模式図である。 本開示の少なくとも１つの実施例に係る他のゲート駆動回路の模式図である。 本開示の少なくとも１つの実施例に係る図１４に示されるゲート駆動回路の作動時に対する信号シーケンス図である。 本開示の少なくとも１つの実施例に係る表示装置の模式図である。 本開示の少なくとも１つの実施例に係るシフトレジスタユニットの駆動方法の模式図である。
本開示の目的、技術案及び利点をさらに明確に説明するために、以下、本開示の実施例の図面を参照して、本開示の実施例の技術案について明確かつ完全に説明する。明らかなように、記載の実施例は、本開示の一部の実施例であり、全ての実施例ではない。記載の本開示の実施例に基づいて、当業者が創造的な労働をせずに取得するその他の実施例は、いずれも本開示の保護範囲に含まれる。
特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する通常の意味である。本開示で使用される「第１」、「第２」及び類似する語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。同様に、「１つ」や「１」、「該」等の類似する語も数量制限ではなく、少なくとも１つが存在することを示すものである。「含む」や「含まれる」などの類似する語は、この語の前に出現した素子や物がこの語の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに応じて変わる可能性がある。
本開示の実施例では、例えば、各回路がＮ型トランジスタとして実装される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を充電して、該ノード又は該電極のレベルの絶対値を上げることで、対応するトランジスタの動作（例えば、オン）を達成することを意味し、用語「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を放電して、該ノード又は該電極のレベルの絶対値を下げることで、対応するトランジスタの動作（例えば、オフ）を達成することを意味する。
また例えば、各回路がＰ型トランジスタとして実装される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を放電して、該ノード又は該電極のレベルの絶対値を下げることで、対応するトランジスタの動作（例えばオン）を達成することを意味し、用語「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を充電して、ノード又は該電極のレベルの絶対値を上げることで、対応するトランジスタの動作（例えばオフ）を達成することを意味する。
また、「プルアップ」、「プルダウン」という用語の具体的な意味は、トランジスタに対する制御を実現して対応するオンオフ機能を達成できれば、用いられるトランジスタの具体的なタイプに応じて調整される。
現在、ＬＥＤ用のゲート駆動回路は、一般的には、検出回路、表示回路及び両方の複合パルスを出力する接続回路（又はゲート回路）という３つのサブ回路から構成され、このような回路構造は、非常に複雑であり、高解像度、狭フレームという要求を満たすことができない。
ＯＬＥＤ表示パネルにおけるサブ画素ユニットを補償する場合、サブ画素ユニットに画素補償回路を設置して内部補償を行う以外、検知トランジスタを設置することで外部補償を行うようにしてもよい。外部補償を行う場合、シフトレジスタユニットから構成されるゲート駆動回路は、表示パネルにおけるサブ画素ユニットへ、それぞれ走査トランジスタ用及び検知トランジスタ用の駆動信号を提供する必要があり、例えば、１フレームの表示期間に走査トランジスタ用の走査駆動信号を提供し、１フレームのブランキング期間に検知トランジスタ用の検知駆動信号を提供する。
外部補償方法では、ゲート駆動回路から出力される検知駆動信号は１行ずつ順次走査するものであり、例えば、１フレーム目のブランキング期間に表示パネルにおける１行目のサブ画素ユニット用の検知駆動信号を出力し、２フレーム目のブランキング期間に表示パネルにおける２行目のサブ画素ユニット用の検知駆動信号を出力し、このように、１フレームごとに１行のサブ画素ユニットに対応する検知駆動信号を出力する頻度で１行ずつ順次出力すれば、表示パネルに対する１行ずつの順次補償が完了する。
しかしながら、上記１行ずつの順次補償の方法を用いる場合、以下の表示不良の問題が発生する可能性がある。その一は、マルチフレーム画像に対する走査・表示では、１行ずつ移動する１本の走査線が存在することである。その二は、外部補正の時点の違いにより、表示パネルの異なる領域の輝度差が大きくなることがあり、例えば、表示パネルの１００行目のサブ画素ユニットに対して外部補償を行うとき、表示パネルの１０行目のサブ画素ユニットは、外部補償済みであるが、１０行目のサブ画素ユニットの発光輝度がすでに変わった（例えば、発光輝度が下がった）可能性があるため、表示パネルの異なる領域の輝度が不均一になり、大きいサイズの表示パネルでは、この問題が顕著になる。
上述したように、ゲート駆動回路が表示パネルを駆動する場合、外部補償を達成しようとすると、該ゲート駆動回路は、表示期間用の走査駆動信号を出力できるだけではなく、ブランキング期間用の検知駆動信号を出力する必要もあり、すなわち、ブランキング期間専用のブランキングユニットを必要とする。この場合に、ゲート駆動回路の占める面積が大きい可能性があり、したがって、該ゲート駆動回路を用いる表示装置のフレームのサイズが大きくなる。
上記問題に対して、本開示の少なくとも１つの実施例は、ブランキングユニットと、第１転送回路と、第２転送回路と、第１入出力ユニットと、第２入出力ユニットとを含むシフトレジスタユニットを提供する。ブランキングユニットは、補償選択制御信号に応答してプルアップ制御ノードを充電し、ブランキングプルアップ信号をブランキングプルアップノードに入力するように構成され、第１入出力ユニットは、第１プルアップノードと、第１出力端とを含み、第２入出力ユニットは、第２プルアップノードと、第２出力端とを含み、第１転送回路は、ブランキングプルアップノード及び第１プルアップノードに電気的に接続され、かつ第１転送信号に応答してブランキングプルアップ信号を用いて第１プルアップノードを充電するように構成され、第２転送回路は、ブランキングプルアップノード及び第２プルアップノードに電気的に接続され、かつ第２転送信号に応答してブランキングプルアップ信号を用いて第２プルアップノードを充電するように構成され、第１入出力ユニットは、第１表示入力信号に応答して第１プルアップノードを充電するように構成され、かつ第１プルアップノードのレベルの制御下で複合出力信号を第１出力端に出力するように構成され、第２入出力ユニットは、第２表示入力信号に応答して第２プルアップノードを充電するように構成され、かつ第２プルアップノードのレベルの制御下で複合出力信号を第２出力端に出力するように構成される。
本開示の実施例は、上記シフトレジスタユニットに対応するゲート駆動回路、表示装置及び駆動方法をさらに提供する。
本開示の実施例に係るシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法は、ブランキングユニットを共用できるため、該シフトレジスタユニットを用いる表示装置は、フレームのサイズを減少させ、コストを削減することができるとともに、１行ずつの順次補償を考慮した（例えば、電源断検出では、１行ずつ順次補償する必要がある）うえで、ランダムな補償をさらに実現でき、それにより、１行ずつの順次補償に起因する走査線及び表示輝度の不均一などの表示不良の問題を回避することができる。
なお、本開示の実施例では、ランダムな補償とは、１行ずつの順次補償と異なる外部補償方法であり、ランダムな補償を用いることは、あるフレームのブランキング期間に、表示パネルにおける任意の１行のサブ画素ユニットに対応する検知駆動信号をランダムに出力することができる。以下の各実施例は、これと同様であるため、詳細な説明が省略される。
さらに、本開示の実施例では、説明の目的で、「１フレーム」、「各フレーム」又は「あるフレーム」は、順次に行われる表示期間とブランキング期間とを含むように定義され、例えば、表示期間において、ゲート駆動回路が表示出力信号を出力し、該表示出力信号は、１行目から最後の１行までフルフレームの画像の走査・表示（すなわち、１フレームの画像の走査・表示）を完了させるように表示パネルを駆動し、ブランキング期間において、ゲート駆動回路がブランキング出力信号を出力し、該ブランキング出力信号は、ある行のサブ画素ユニットの外部補償を完了させるように、表示パネルにおける該行のサブ画素ユニットの検知トランジスタを駆動するために用いられる。
以下、図面を参照しながら本開示の実施例及びその例について詳細に説明する。
本開示の少なくとも１つの実施例は、シフトレジスタユニット１０を提供し、図１に示すように、該シフトレジスタユニット１０は、ブランキングユニット１００と、第１転送回路２１０と、第２転送回路２２０と、第１入出力ユニット３１０と、第２入出力ユニット３２０とを含む。第１入出力ユニット３１０は、第１プルアップノードＱ１と、第１出力端ＯＰ１とを含み、第２入出力ユニットＱ２は、第２プルアップノードＱ２と、第２出力端ＯＰ２とを含む。複数の該シフトレジスタユニット１０は、カスケード接続されて本開示の一実施例に係るゲート駆動回路を構築することができる。
ブランキングユニット１００は、補償選択制御信号に応答してプルアップ制御ノードＨを充電し、ブランキングプルアップ信号をブランキングプルアップノードＮに入力するように構成される。例えば、１フレームの表示期間に、該ブランキングユニット１００は、補償選択制御信号に応答してプルアップ制御ノードＨを充電してもよく、例えば、１フレームの表示期間又はブランキング期間に、該ブランキングユニット１００は、ブランキングプルアップ信号をブランキングプルアップノードＮに入力するようにしてもよい。
第１転送回路２１０は、ブランキングプルアップノードＮ及び第１プルアップノードＱ１に電気的に接続され、かつ第１転送信号に応答してブランキングプルアップ信号を用いて第１プルアップノードＱ１を充電するように構成される。例えば、第１転送回路２１０は、第１転送信号端ＴＳ１に接続されて第１転送信号を受信し、第１転送回路２１０は、第１転送信号の制御下でオンになり、それによりブランキングプルアップノードＮの取得したブランキングプルアップ信号を用いて第１プルアップノードＱ１を充電することができる。例えば、一部の実施例では、第１転送信号端ＴＳ１は、第１クロック信号端ＣＬＫＡであってもよく、すなわち、第１転送信号は、第１クロック信号端ＣＬＫＡにより受信される第１クロック信号である。
第２転送回路２２０は、ブランキングプルアップノードＮ及び第２プルアップノードＱ２に電気的に接続され、かつ第２転送信号に応答してブランキングプルアップ信号を用いて第２プルアップノードＱ２を充電するように構成される。例えば、第２転送回路２２０は、第２転送信号端ＴＳ２に接続されて第２転送信号を受信し、第２転送回路２２０は、第２転送信号の制御下でオンになり、それによりブランキングプルアップノードＮの取得したブランキングプルアップ信号を用いて第２プルアップノードＱ２を充電できる。例えば、一部の実施例では、第２転送信号端ＴＳ２は、第１クロック信号端ＣＬＫＡであってもよく、すなわち、第２転送信号は、第１クロック信号端ＣＬＫＡにより受信される第１クロック信号である。
なお、本開示の実施例では、ノード（例えばプルアップ制御ノードＨ、第１プルアップノードＱ１、第２プルアップノードＱ２など）を充電することは、例えば、該ノードをハイレベルの電圧信号に電気的に接続して、該ハイレベルの電圧信号を用いて該ノードのレベルをプルアップすることを意味し、ノードを放電（又はリセット）することは、例えば、該ノードをローレベルの電圧信号に電気的に接続して、該ローレベルの電圧信号を用いて該ノードのレベルをプルダウンすることを意味する。例えば、該ノードに電気的に接続されるコンデンサを設置してもよく、該ノードを充電又は放電することは、すなわち、該ノードに電気的に接続されるコンデンサを充電又は放電することを意味する。
第１入出力ユニット３１０は、第１表示入力信号に応答して第１プルアップノードＱ１を充電するように構成され、かつ第１プルアップノードＱ１のレベルの制御下で複合出力信号を第１出力端ＯＰ１に出力するように構成される。例えば、１フレームの表示期間に、第１入出力ユニット３１０は、走査駆動信号を出力してもよく、該走査駆動信号は、走査・表示するように、表示パネルにおけるある行のサブ画素ユニットを駆動してもよい。また例えば、１フレームのブランキング期間に、第１入出力ユニット３１０は、検知駆動信号を出力してもよく、該検知駆動信号は、ある行のサブ画素ユニットの外部補償を完了させるように、表示パネルにおける該行のサブ画素ユニットの検知トランジスタを駆動するために用いられてもよい。
第２入出力ユニット３２０は、第２表示入力信号に応答して第２プルアップノードＱ２を充電するように構成され、かつ第２プルアップノードＱ２のレベルの制御下で複合出力信号を第２出力端ＯＰ２に出力するように構成される。例えば、１フレームの表示期間に、第２入出力ユニット３２０は、走査駆動信号を出力してもよく、該走査駆動信号は、走査・表示するように表示パネルにおけるある行のサブ画素ユニットを駆動してもよい。また例えば、１フレームのブランキング期間に、第２入出力ユニット３２０は、検知駆動信号を出力してもよく、該検知駆動信号は、ある行のサブ画素ユニットの外部補償を完了させるように、表示パネルにおける該行のサブ画素ユニットの検知トランジスタを駆動するために用いられてもよい。
例えば、本開示の一部の実施例は、さらに、シフトレジスタユニット１０を提供し、図２に示すように、該シフトレジスタユニット１０と図１に示されるシフトレジスタユニット１０との相違点は、第３転送回路２３０と、第３転送回路２３０に電気的に接続される第３入出力ユニット３３０とをさらに含むことである。
例えば、第３転送回路２３０は、ブランキングプルアップノードＮ及び第３プルアップノードＱ３に電気的に接続され、かつ第３転送信号に応答してブランキングプルアップ信号を用いて第３プルアップノードＱ３を充電するように構成される。第３入出力ユニット３３０は、第３表示入力信号に応答して第３プルアップノードＱ３を充電するように構成され、かつ第３プルアップノードＱ３のレベルの制御下で複合出力信号を第３出力端ＯＰ３に出力するように構成される。
本開示の一部の実施例に係るシフトレジスタユニット１０における複数の入出力ユニット（第１入出力ユニット３１０や第２入出力ユニット３２０、第３入出力ユニット３３０など）は、ブランキングユニット１００を共用できることで、回路構造を簡略化でき、それにより、該シフトレジスタユニット１０を用いる表示装置は、フレームのサイズを減少させ、コストを削減することができる。
なお、図１及び図２は、本開示の２つの例にすぎず、本開示の実施例に係るシフトレジスタユニット１０は、より多くの転送回路と、入出力ユニットとをさらに含んでもよく、転送回路及び入出力ユニットの数は、実際の状況に応じて設定されてもよく、本開示の実施例は、これらについて限定していない。
図３に示すように、本開示の一部の実施例では、ブランキングユニット１００は、ブランキング入力回路１１０と、ブランキングプルアップ回路１２０とを含む。
該ブランキング入力回路１１０は、補償選択制御信号に応答してプルアップ制御ノードＨを充電してプルアップ制御ノードＨのレベルを維持するように構成される。例えば、一部の実施例では、ブランキング入力回路１１０は、ブランキング入力信号端ＳＴＵ１及び補償選択制御端ＯＥに接続され、それにより補償選択制御端ＯＥから入力される補償選択制御信号の制御下で、ブランキング入力信号端ＳＴＵ１から入力されるブランキング入力信号を用いてプルアップ制御ノードＨを充電し、プルアップ制御ノードＨのレベルを維持することができる。例えば、ブランキング入力回路１１０は、１フレームの表示期間にプルアップ制御ノードＨを充電し、それによりプルアップ制御ノードＨのレベルをハイレベルにプルアップし、プルアップ制御ノードＨのハイレベルを該フレームのブランキング期間まで維持することができる。
該ブランキングプルアップ回路１２０は、プルアップ制御ノードＨのレベルの制御下でブランキングプルアップ信号をブランキングプルアップノードＮに入力するように構成される。例えば、一部の実施例では、ブランキングプルアップ回路１２０は、第２電圧端ＶＤＤに接続されて第２電圧を受信し、第２電圧をブランキングプルアップ信号としてもよく、また例えば、ブランキングプルアップ回路１２０は、第１クロック信号端ＣＬＫＡに接続されて第１クロック信号を受信し、第１クロック信号をブランキングプルアップ信号としてもよい。例えば、プルアップ制御ノードＨがハイレベルである場合、ブランキングプルアップ回路１２０がオンになり、それによりブランキングプルアップ信号をブランキングプルアップノードＮに入力できる。
なお、本開示の実施例では、第２電圧端ＶＤＤは、例えば、直流ハイレベル信号を提供するように構成されてもよく、すなわち、第２電圧はハイレベルであり、以下の各実施例は、これと同様であるため、詳細な説明が省略される。
図３に示すように、ブランキングユニット１００は、ブランキングカップリング回路１３０をさらに含んでもよい。該ブランキングカップリング回路１３０は、プルアップ制御ノードＨに電気的に接続され、かつプルアップ制御ノードＨに対してカップリングプルアップを行うように構成される。例えば、一部の実施例では、ブランキングカップリング回路１３０は、第２電圧端ＶＤＤに接続されて第２電圧を受信してもよく、また例えば、ブランキングカップリング回路１３０は、第１クロック信号端ＣＬＫＡに接続されて第１クロック信号を受信してもよい。例えば、プルアップ制御ノードＨがハイレベルである場合、該ブランキングカップリング回路は、第２電圧又は第１クロック信号を用いてプルアップ制御ノードＨに対してカップリングプルアップを行うことができ、それによりプルアップ制御ノードＨの漏電を回避することができる。
なお、本開示の実施例では、シフトレジスタユニットにブランキングユニット（例えばブランキング入力回路、ブランキングプルアップ回路及びブランキングカップリング回路を含む）を設置することは、１フレームのブランキング期間中にブランキング出力信号を出力できることを達成するためである。ブランキング入力回路、ブランキングプルアップ回路及びブランキングカップリング回路の「ブランキング」は、単に、これらの回路がブランキング期間に関連していることを示すものにすぎず、これらの回路がブランキング期間中にのみ作動することを限定するものではなく、以下の各実施例は、これと同様であるため、詳細な説明が省略される。
図５及び図６に示すように、一部の実施例では、ブランキング入力回路１１０は、第１トランジスタＭ１と、第１コンデンサＣ１とを含むように実装できる。第１トランジスタＭ１のゲートが補償選択制御端ＯＥに接続されて補償選択制御信号を受信し、第１トランジスタＭ１の第１極がブランキング入力信号端ＳＴＵ１に接続されてブランキング入力信号を受信し、第１トランジスタＭ１の第２極がプルアップ制御ノードＨに接続される。例えば、補償選択制御信号がハイレベルの導通信号である場合、第１トランジスタＭ１がオンになり、それによりブランキング入力信号を用いてプルアップ制御ノードＨを充電できる。
第１コンデンサＣ１の第１極がプルアップ制御ノードＨに接続され、第１コンデンサＣ１の第２極が第１電圧端ＶＧＬ１に接続される。第１コンデンサＣ１を設置することで、プルアップ制御ノードＨのレベルを維持でき、例えば、１フレームの表示期間中に、ブランキング入力回路１１０は、プルアップ制御ノードＨをハイレベルになるまで充電し、第１コンデンサＣ１は、プルアップ制御ノードＨのハイレベルを該フレームのブランキング期間まで維持できる。なお、本開示の実施例では、第１コンデンサＣ１の第２極は第１電圧端ＶＧＬ１に接続される以外、その他の電圧端に接続されてもよく、例えば、第１コンデンサＣ１の第２極が接地される。本開示の実施例は、これについて限定していない。
なお、本開示の実施例では、第１電圧端ＶＧＬ１は、例えば、直流のローレベル信号を提供するように構成されてもよく、すなわち、第１電圧はローレベルであり、以下の各実施例は、これと同様であるため、詳細な説明が省略される。
図５及び図６に示すように、一部の実施例では、ブランキングプルアップ回路１２０は、第２トランジスタＭ２として実装できる。第２トランジスタＭ２のゲートがプルアップ制御ノードＨに接続され、第２トランジスタＭ２の第１極が第２電圧端ＶＤＤに接続されて第２電圧を受信して、第２電圧をブランキングプルアップ信号とし、第２トランジスタＭ２の第２極がブランキングプルアップノードＮに接続される。
例えば、プルアップ制御ノードＨがハイレベルである場合、第２トランジスタＭ２がオンになり、それによりブランキングプルアップ信号をブランキングプルアップノードＮに入力できる。例えば、図７に示すように、その他の一部の実施例では、第２トランジスタＭ２の第１極は、さらに第１クロック信号端ＣＬＫＡに接続されて第１クロック信号を受信して、第１クロック信号をブランキングプルアップ信号としてもよい。
図５及び図６に示すように、一部の実施例では、ブランキングカップリング回路１３０は、カップリングコンデンサＣＳＴと、第３トランジスタＭ３とを含むように実装できる。第３トランジスタＭ３のゲートがプルアップ制御ノードＨに接続され、第３トランジスタＭ３の第１極が第２電圧端ＶＤＤに接続されて第２電圧を受信し、第３トランジスタＭ３の第２極がカップリングコンデンサＣＳＴの第１極に接続され、カップリングコンデンサＣＳＴの第２極がプルアップ制御ノードＨに接続される。例えば、プルアップ制御ノードＨがハイレベルである場合、第３トランジスタＭ３がオンになり、それにより第２電圧をカップリングコンデンサＣＳＴの第１極に印加できる。ハイレベルの第２電圧は、カップリングコンデンサＣＳＴによりプルアップ制御ノードＨのレベルに対してカップリングプルアップを行うことができ、それによりプルアップ制御ノードＨの漏電を回避することができる。
例えば、図７に示すように、他の一部の実施例では、第３トランジスタＭ３の第１極は、さらに第１クロック信号端ＣＬＫＡに接続されて第１クロック信号を受信してもよい。例えば、プルアップ制御ノードＨがハイレベルである場合、第３トランジスタＭ３がオンになり、それにより第１クロック信号をカップリングコンデンサＣＳＴの第１極に印加できる。第１クロック信号がハイレベルである場合、第１クロック信号は、カップリングコンデンサＣＳＴによりプルアップ制御ノードＨのレベルに対してカップリングプルアップを行うことができ、それによりプルアップ制御ノードＨの漏電を回避することができる。
図５に示すように、本開示の一部の実施例では、第１転送回路２１０は、第１転送トランジスタＭＴ１として実装できる。第１転送トランジスタＭＴ１のゲートが第１転送信号端ＴＳ１に接続されて第１転送信号を受信し、第１転送トランジスタＭＴ１の第１極がブランキングプルアップノードＮに接続されてブランキングプルアップ信号を受信し、第１転送トランジスタＭＴ１の第２極が第１プルアップノードＱ１に接続される。例えば、第１転送信号がハイレベルである場合、第１転送トランジスタＭＴ１がオンになり、それによりブランキングプルアップ信号を用いて第１プルアップノードＱ１を充電できる。
図５に示すように、本開示の一部の実施例では、第２転送回路２２０は、第２転送トランジスタＭＴ２として実装できる。第２転送トランジスタＭＴ２のゲートが第２転送信号端ＴＳ２に接続されて第２転送信号を受信し、第２転送トランジスタＭＴ２の第１極がブランキングプルアップノードＮに接続されてブランキングプルアップ信号を受信し、第２転送トランジスタＭＴ２の第２極が第２プルアップノードＱ２に接続される。例えば、第２転送信号がハイレベルである場合、第２転送トランジスタＭＴ２がオンになり、それによりブランキングプルアップ信号を用いて第２プルアップノードＱ２を充電できる。
例えば、図６に示すように、一部の実施例では、第１転送トランジスタＭＴ１及び第２転送トランジスタＭＴ２のゲートは、いずれも第１クロック信号端ＣＬＫＡに接続されて同一の第１クロック信号を受信してもよい。第１クロック信号がハイレベルである場合、第１転送トランジスタＭＴ１と第２転送トランジスタＭＴ２とが同時にオンになり、それによりブランキングプルアップ信号を用いて第１プルアップノードＱ１と第２プルアップノードＱ２とを同時に充電できる。
図４に示すように、本開示の実施例に係るシフトレジスタユニット１０では、第１入出力ユニット３１０は、表示入力回路２００と、出力回路３００と、第１プルダウン制御回路４００と、プルダウン回路５００とを含む。
第１出力端ＯＰ１は、シフト信号出力端ＣＲと、画素走査信号出力端ＯＵＴと、を含み、シフト信号出力端ＣＲと画素走査信号出力端ＯＵＴとが複合出力信号を出力する。
該表示入力回路２００は、第１表示入力信号に応答して第１プルアップノードＱ１を充電するように構成される。例えば、一部の実施例では、表示入力回路２００は、表示入力信号端ＳＴＵ２に接続されて第１表示入力信号を受信してもよく、それにより表示入力回路２００が第１表示入力信号の制御下でオンになる。例えば、表示入力回路２００は、第２電圧端ＶＤＤに接続されて第２電圧を受信してもよい。例えば、１フレームの表示期間中に、表示入力回路２００は、第１表示入力信号の制御下でオンになり、それにより第２電圧を用いて第１プルアップノードＱ１を充電できる。
例えば、複数の入出力ユニットがカスケード接続される場合、各段の入出力ユニットの表示入力信号端ＳＴＵ２が２段前の入出力ユニットの出力端に電気的に接続されてもよい。例えば、出力端がシフト信号出力端ＣＲと画素走査信号出力端ＯＵＴとを含む場合、本段の入出力ユニットの表示入力信号端ＳＴＵ２が２段前の入出力ユニットのシフト信号出力端ＣＲに電気的に接続されてもよい。
さらに、本開示の実施例では、「２段前の入出力ユニット」は、本段の入出力ユニットから前の２番目の入出力ユニットを意味し、「３段後の入出力ユニット」は、本段の入出力ユニットから後の３番目の入出力ユニットを意味し、ここでの「前」と「後」とは相対的なものである。以下の各実施例はこれと同様であるため、詳細な説明が省略される。
なお、本開示の実施例では、表示入力回路２００は、対応する機能を実現できれば、その他の構成形態を用いてもよい。本開示の実施例は、これについて限定していない。
該出力回路３００は、第１プルアップノードＱ１のレベルの制御下で複合出力信号を第１出力端ＯＰ１に出力するように構成される。例えば、一部の実施例では、出力回路３００は、第２クロック信号端ＣＬＫＢに接続されて第２クロック信号を受信して、第２クロック信号を複合出力信号としてもよい。例えば、複合出力信号は、表示出力信号とブランキング出力信号とを含んでもよく、１フレームの表示期間中に、出力回路３００が第１プルアップノードＱ１のレベルの制御下で表示出力信号を第１出力端ＯＰ１に出力し、例えば一部の実施例では、第１出力端ＯＰ１は、シフト信号出力端ＣＲと、画素走査信号出力端ＯＵＴとを含んでもよく、シフト信号出力端ＣＲから出力される表示出力信号は、上下段のシフトレジスタユニットの走査シフトに用いられてもよく、画素走査信号出力端ＯＵＴから出力される表示出力信号は、走査・表示するように、表示パネルにおけるサブ画素ユニットを駆動するために用いられてもよい。１フレームのブランキング期間において、出力回路３００は、第１プルアップノードＱ１のレベルの制御下でブランキング出力信号を第１出力端ＯＰ１に出力し、該ブランキング出力信号は、検知トランジスタを駆動するために用いられてもよい。
第１プルダウン制御回路４００は、第１プルアップノードＱ１のレベルの制御下でプルダウンノードＱＢのレベルを制御するように構成される。例えば、１つの例では、第１プルダウン制御回路４００は、第３電圧端ＶＤＤ＿Ａ及び第５電圧端ＶＧＬ２に接続される。なお、本開示の実施例では、第５電圧端ＶＧＬ２は、例えば、第５電圧を提供するように構成され、例えば、該第５電圧は、直流のローレベル信号である。以下の各実施例はこれと同様であるため、詳細な説明が省略される。
例えば、第１プルアップノードＱ１がハイレベルである場合、第１プルダウン制御回路４００は、第５電圧端ＶＧＬ２により提供されるローレベルの第５電圧でプルダウンノードＱＢをローレベルにプルダウンしてもよい。また例えば、第１プルアップノードＱ１のレベルがローレベルである場合、第１プルダウン制御回路５００は、プルダウンノードＱＢをハイレベルにプルアップするために、第３電圧端ＶＤＤ＿Ａから入力される第３電圧（例えば、ハイレベル）を用いてプルダウンノードＱＢを充電してもよい。
他の一部の例では、第１プルダウン制御回路４００は、さらに第４電圧端ＶＤＤ＿Ｂに接続されて第４電圧（例えば、ハイレベル）を受信してもよく、例えば、第３電圧端ＶＤＤ＿Ａと第４電圧端ＶＤＤ＿Ｂとは、交互にハイレベルが入力されるように構成されてもよく、すなわち、第３電圧端ＶＤＤ＿Ａにハイレベルが入力されるとき、第４電圧端ＶＤＤ＿Ｂにローレベルが入力され、第３電圧端ＶＤＤ＿Ａにローレベルが入力されるとき、第４電圧端ＶＤＤ＿Ｂにハイレベルが入力されてもよい。
プルダウン回路５００は、プルダウンノードＱＢのレベルの制御下で第１プルアップノードＱ１と第１出力端ＯＰ１とをプルダウンしてリセットするように構成される。例えば、第１出力端ＯＰ１がシフト信号出力端ＣＲと画素走査信号出力端ＯＵＴとを含む場合、プルダウン回路５００は、シフト信号出力端ＣＲと画素走査信号出力端ＯＵＴとを同時にプルダウンしてリセットしてもよい。
例えば、プルダウン回路５００が第５電圧端ＶＧＬ２に接続され、プルダウン回路５００がプルダウンノードＱＢのレベルの制御下でオンになるとき、第５電圧端ＶＧＬ２により提供されるローレベルの第５電圧で第１プルアップノードＱ１、シフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴをプルダウンして、リセットを達成してもよい。
一部の実施例では、図４に示すように、第１入出力ユニット３１０は、第２プルダウン制御回路６００をさらに含んでもよく、第２プルダウン制御回路６００は、第１クロック信号に応答してプルダウンノードＱＢのレベルを制御するように構成される。例えば、一例では、第２プルダウン制御回路６００は、第１クロック信号端ＣＬＫＡに接続されて第１クロック信号を受信するとともに、第５電圧端ＶＧＬ２に接続されてローレベルの第５電圧を受信してもよい。例えば、１フレームのブランキング期間において、第２プルダウン制御回路６００は、第１クロック信号に応答してオンになり、それによりローレベルの第５電圧を用いてプルダウンノードＱＢのレベルを制御（例えば、プルダウンノードＱＢのレベルをプルダウンする）してもよい。
一部の実施例では、図４に示すように、第１入出力ユニット３１０は、第３プルダウン制御回路７００をさらに含んでもよく、第３プルダウン制御回路７００は、第１表示入力信号に応答してプルダウンノードＱＢのレベルを制御するように構成される。例えば、第３プルダウン制御回路７００は、表示入力信号端ＳＴＵ２に接続されて第１表示入力信号を受信するとともに、第５電圧端ＶＧＬ２に接続されてローレベルの第５電圧を受信してもよい。例えば、１フレームの表示期間において、第３プルダウン制御回路７００は、第１表示入力信号に応答してオンになり、それによりローレベルの第５電圧を用いてプルダウンノードＱＢのレベルを制御（例えば、プルダウンノードＱＢのレベルをプルダウンする）してもよい。プルダウンノードＱＢのレベルをローレベルにプルダウンすると、プルダウンノードＱＢのレベルによる第１プルアップノードＱ１のレベルへの影響を回避することができ、それにより表示期間において表示入力回路２００が第１プルアップノードＱ１をより十分に充電できるようにする。
一部の実施例では、図４に示すように、第１入出力ユニット３１０は、表示リセット回路８００をさらに含んでもよく、表示リセット回路８００は、表示リセット信号に応答して第１プルアップノードＱ１をリセットするように構成される。例えば、一例では、表示リセット回路８００は、表示リセット信号端ＳＴＤに接続されて表示リセット信号を受信するとともに、第５電圧端ＶＧＬ２に接続されてローレベルの第５電圧を受信してもよい。例えば、１フレームの表示期間において、表示リセット回路８００は、表示リセット信号に応答してオンになり、それにより第５電圧端ＶＧＬ２により提供されるローレベルの第５電圧で第１プルアップノードＱ１をリセットしてもよい。例えば、複数の入出力ユニットがカスケード接続される場合、各段の入出力ユニットの表示リセット信号端ＳＴＤが３段後の入出力ユニットの出力端（例えば、シフト信号出力端ＣＲ）に電気的に接続されてもよい。
一部の実施例では、図４に示すように、第１入出力ユニット３１０は、グローバルリセット回路９００をさらに含んでもよく、グローバルリセット回路９００は、グローバルリセット信号に応答して第１プルアップノードＱ１をリセットするように構成される。例えば、一例では、グローバルリセット回路９００は、グローバルリセット信号端ＴＲＳＴに接続されてグローバルリセット信号を受信するとともに、第５電圧端ＶＧＬ２に接続されてローレベルの第５電圧を受信する。例えば、複数の入出力ユニットがカスケード接続される場合、１フレームの表示期間の前に、各段の入出力ユニットにおけるグローバルリセット回路９００は、グローバルリセット信号に応答してオンになり、それにより第５電圧端ＶＧＬ２により提供されるローレベルの第５電圧で第１プルアップノードＱ１をリセットすることができ、各段の入出力ユニットに対するグローバルリセットを達成する。
図４の第１入出力ユニット３１０には第１プルダウン制御回路４００、プルダウン回路５００、第２プルダウン制御回路６００、第３プルダウン制御回路７００、表示リセット回路８００及びグローバルリセット回路９００が示されるが、上記例が本開示の保護範囲を限定できないことを当業者であれば理解できる。実際の適用においては、当業者は場合によって上記各回路のうちの１つ又は複数を用いてもよく、用いなくてもよい。前述した各回路に基づくさまざまな組合せや変形はいずれも本開示の原理から逸脱しないものであり、これについて詳細な説明が省略される。
本開示の少なくとも１つの実施例では、図４に示される第１入出力ユニット３１０は、図８に示される回路構造として実装できる。図８に示すように、該第１入出力ユニット３１０は、第４～第１７トランジスタＭ４～Ｍ１７と、第２コンデンサＣ２とを含む。第１出力端ＯＰ１は、シフト信号出力端ＣＲと、画素走査信号出力端ＯＵＴとを含み、シフト信号出力端ＣＲと画素走査信号出力端ＯＵＴは、いずれも複合出力信号を出力できる。なお、図８に示されるトランジスタは、いずれもＮ型トランジスタを例として説明するものである。また、本開示のその他の図面に示されるトランジスタもＮ型トランジスタを例として説明するものであり、これについて詳細な説明が省略される。
図８に示すように、表示入力回路２００は、第４トランジスタＭ４として実装でき、第４トランジスタＭ４のゲートが表示入力信号端ＳＴＵ２に接続されて第１表示入力信号を受信し、第４トランジスタＭ４の第１極が第２電圧端ＶＤＤに接続されて第２電圧を受信し、第４トランジスタＭ４の第２極が第１プルアップノードＱ１に接続される。例えば、１フレームの表示期間において、第４トランジスタＭ４が第１表示入力信号の制御下でオンになり、それにより第２電圧を用いて第１プルアップノードＱ１を充電できる。
図８に示すように、出力回路３００は、第５トランジスタＭ５と、第６トランジスタＭ６と、第２コンデンサＣ２とを含むように実装できる。第５トランジスタＭ５のゲートが第１プルアップノードＱ１に接続され、第５トランジスタＭ５の第１極が第２クロック信号端ＣＬＫＢに接続されて第２クロック信号を受信して、第２クロック信号を複合出力信号とし、第５トランジスタＭ５の第２極がシフト信号出力端ＣＲに接続され、第６トランジスタＭ６のゲートが第１プルアップノードＱ１に接続され、第６トランジスタＭ６の第１極が第２クロック信号端ＣＬＫＢに接続されて第２クロック信号を受信して、第２クロック信号を複合出力信号とし、第６トランジスタＭ６の第２極が画素走査信号出力端ＯＵＴに接続され、第２コンデンサＣ２の第１極が第１プルアップノードＱ１に接続され、第２コンデンサＣ２の第２極が第５トランジスタＭ５の第２極に接続される。例えば、第１プルアップノードＱ１のレベルがハイレベルである場合、第５トランジスタＭ５と第６トランジスタＭ６とがオンになり、それにより第２クロック信号を複合出力信号としてそれぞれシフト信号出力端ＣＲと画素走査信号出力端ＯＵＴとに出力できる。
図８に示すように、第１プルダウン制御回路４００は、第７トランジスタＭ７と、第８トランジスタＭ８と、第９トランジスタＭ９とを含むように実装できる。第７トランジスタＭ７のゲートは、第１極に接続され、かつ第３電圧端ＶＤＤ＿Ａに接続されて第３電圧を受信するように構成され、第７トランジスタＭ７の第２極がプルダウンノードＱＢに接続され、第８トランジスタＭ８のゲートは、第１極に接続され、かつ第４電圧端ＶＤＤ＿Ｂに接続されて第４電圧を受信するように構成され、第８トランジスタＭ８の第２極がプルダウンノードＱＢに接続され、第９トランジスタＭ９のゲートが第１プルアップノードＱ１に接続され、第９トランジスタＭ９の第１極がプルダウンノードＱＢに接続され、第９トランジスタＭ９の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信する。
例えば、第３電圧端ＶＤＤ＿Ａと第４電圧端ＶＤＤ＿Ｂとは、交互にハイレベルが入力されるように構成されてもよく、すなわち、第３電圧端ＶＤＤ＿Ａにハイレベルが入力されるとき、第４電圧端ＶＤＤ＿Ｂにローレベルが入力され、第３電圧端ＶＤＤ＿Ａにローレベルが入力されるとき、第４電圧端ＶＤＤ＿Ｂにハイレベルが入力され、つまり、第７トランジスタＭ７と第８トランジスタＭ８の一方のみがオン状態にあり、このように、トランジスタの長時間の導通による特性ドリフトを回避することができる。第７トランジスタＭ７又は第８トランジスタＭ８がオンになると、第３電圧又は第４電圧は、プルダウンノードＱＢを充電でき、それによりプルダウンノードＱＢのレベルをハイレベルにプルアップする。第１プルアップノードＱ１のレベルがハイレベルである場合、第９トランジスタＭ９がオンになり、例えば、トランジスタの設計では、第９トランジスタＭ９と第７トランジスタＭ７（又は第８トランジスタＭ８）を、Ｍ９とＭ７（Ｍ８）がいずれもオンになる場合、プルダウンノードＱＢのレベルがローレベルにプルダウンされるように構成（例えば、両方のサイズ比、閾値電圧などの設定）させてもよく、例えば、該ローレベルにより、第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２がオフ状態を維持できる。
図８に示すように、プルダウン回路５００は、第１０トランジスタＭ１０と、第１１トランジスタＭ１１と、第１２トランジスタＭ１２とを含むように実装できる。第１０トランジスタＭ１０のゲートがプルダウンノードＱＢに接続され、第１０トランジスタＭ１０の第１極が第１プルアップノードＱ１に接続され、第１０トランジスタＭ１０の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信し、第１１トランジスタＭ１１のゲートがプルダウンノードＱＢに接続され、第１１トランジスタＭ１１の第１極がシフト信号出力端ＣＲに接続され、第１１トランジスタＭ１１の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信し、第１２トランジスタＭ１２のゲートがプルダウンノードＱＢに接続され、第１２トランジスタＭ１２の第１極が画素走査信号出力端ＯＵＴに接続され、第１２トランジスタＭ１２の第２極が第６電圧端ＶＧＬ３に接続されて第６電圧を受信する。なお、本開示の実施例の第６電圧端ＶＧＬ３は、例えば、直流のローレベル信号を提供するように構成されてもよく、すなわち、第６電圧はローレベルである。以下の各実施例はこれと同様であるため、詳細な説明が省略される。
例えば、プルダウンノードＱＢのレベルがハイレベルである場合、第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２がオンになり、それによりローレベルの第５電圧を用いて第１プルアップノードＱ１のレベルとシフト信号出力端ＣＲのレベルをプルダウンすることで、動作を減少させることができ、ローレベルの第６電圧を用いて画素走査信号出力端ＯＵＴのレベルをプルダウンすることでノイズを低減させることができる。
なお、本開示の実施例では、例えば、第１電圧端ＶＧＬ１、第５電圧端ＶＧＬ２及び第６電圧端ＶＧＬ３から入力されるローレベル信号は、同じであってもよく、すなわち、上記３つの電圧端が共通の信号線に接続されて同じローレベル信号を受信してもよく、また例えば、上記３つの電圧端がそれぞれ異なる信号線に接続されて異なるローレベル信号を受信してもよい。本開示の実施例は、第１電圧端ＶＧＬ１、第５電圧端ＶＧＬ２及び第６電圧端ＶＧＬ３の設置形態について限定していない。
図８に示すように、第２プルダウン制御回路６００は、第１３トランジスタＭ１３として実装できる。第１３トランジスタＭ１３のゲートが第１クロック信号端ＣＬＫＡに接続されて第１クロック信号を受信し、第１３トランジスタＭ１３の第１極がプルダウンノードＱＢに接続され、第１３トランジスタＭ１３の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信する。例えば、１フレームのブランキング期間において、第１クロック信号がハイレベルである場合、第１３トランジスタＭ１３がオンになり、それによりローレベルの第５電圧を用いてプルダウンノードＱＢをプルダウンできる。
例えば、他の一部の例では、図８に示すように、第２プルダウン制御回路６００は、第１７トランジスタＭ１７をさらに含んでもよい。第１７トランジスタＭ１７のゲートがプルアップ制御ノードＨに電気的に接続され、第１７トランジスタＭ１７の第１極が第１３トランジスタＭ１３の第２極に接続され、第１７トランジスタＭ１７の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信する。
例えば、１フレームのブランキング期間に、第１クロック信号のレベルとプルアップ制御ノードＨのレベルがいずれもハイレベルである場合、第１３トランジスタＭ１３と第１７トランジスタＭ１７がいずれもオンになり、プルダウンノードＱＢが第５電圧端ＶＧＬ２に電気的に接続され、それによりローレベルの第５電圧を用いてプルダウンノードＱＢのレベルをローレベルにプルダウンできる。
図８に示すように、第３プルダウン制御回路７００は、第１４トランジスタＭ１４として実装できる。第１４トランジスタＭ１４のゲートが表示入力信号端ＳＴＵ２に接続されて第１表示入力信号を受信し、第１４トランジスタＭ１４の第１極がプルダウンノードＱＢに接続され、第１４トランジスタＭ１４の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信する。例えば、１フレームの表示期間において、第１４トランジスタＭ１４が第１表示入力信号に応答してオンになり、それによりローレベルの第５電圧を用いてプルダウンノードＱＢのレベルをプルダウンしてもよい。プルダウンノードＱＢのレベルをローレベルにプルダウンして、プルダウンノードＱＢのレベルによるプルアップノードＱのレベルへの影響を回避することができ、それにより表示期間において第４トランジスタＭ４がプルアップノードＱをより十分に充電するようにする。
例えば、複数の入出力ユニットがカスケード接続される場合、各段の入出力ユニットの表示入力信号端ＳＴＵ２が２段前の入出力ユニットのシフト信号出力端ＣＲに電気的に接続されてもよい。すなわち、第１表示入力信号は、２段前の入出力ユニットのシフト信号出力端ＣＲから出力される信号であってもよい。
図８に示すように、表示リセット回路８００は第１５トランジスタＭ１５として実装できる。第１５トランジスタＭ１５のゲートが表示リセット信号端ＳＴＤに接続されて表示リセット信号を受信し、第１５トランジスタＭ１５の第１極が第１プルアップノードＱ１に接続され、第１５トランジスタＭ１５の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信する。例えば、１フレームの表示期間において、第１５トランジスタＭ１５が表示リセット信号に応答してオンになり、それによりローレベルの第５電圧を用いて第１プルアップノードＱ１をリセットすることができる。例えば、複数の入出力ユニットがカスケード接続される場合、各段の入出力ユニットの表示リセット信号端ＳＴＤが３段後の入出力ユニットのシフト信号出力端ＣＲに電気的に接続されてもよく、すなわち、表示リセット信号は、３段後の入出力ユニットのシフト信号出力端ＣＲから出力される信号であってもよい。
図８に示すように、グローバルリセット回路９００は、第１６トランジスタＭ１６として実装できる。第１６トランジスタＭ１６のゲートがグローバルリセット信号端ＴＲＳＴに接続されてグローバルリセット信号を受信し、第１６トランジスタＭ１６の第１極が第１プルアップノードＱ１に接続され、第１６トランジスタＭ１６の第２極が第５電圧端ＶＧＬ２に接続されて第５電圧を受信する。例えば、複数の入出力ユニットがカスケード接続される場合、１フレームの表示期間の前に、各段の入出力ユニットにおける第１６トランジスタＭ１６は、グローバルリセット信号に応答してオンになり、ローレベルの第５電圧で第１プルアップノードＱ１をリセットすることにより、各段の入出力ユニットに対するグローバルリセットを達成する。
図９に示すように、本開示の他の一部の実施例は、さらに、第１入出力ユニット３１０を提供し、図９に示される第１入出力ユニット３１０と図８に示される第１入出力ユニット３１０とを比較すると、出力回路３００は、第１８トランジスタＭ１８と、第３コンデンサＣ３とをさらに含み、それに応じて、プルダウン回路５００は、第１９トランジスタＭ１９をさらに含む。
図９に示すように、第１８トランジスタＭ１８のゲートが第１プルアップノードＱ１に接続され、第１８トランジスタＭ１８の第１極が第３クロック信号端ＣＬＫＣに接続されて第３クロック信号を受信し、第１８トランジスタＭ１８の第２極が他の画素走査信号出力端ＯＵＴ２に接続される。第３コンデンサＣ３の第１極が第１プルアップノードＱ１に接続され、第３コンデンサＣ３の第２極が第１８トランジスタＭ１８の第２極に接続される。例えば、第１プルアップノードＱ１のレベルがハイレベルである場合、第１８トランジスタＭ１８がオンになり、それにより第３クロック信号を画素走査信号出力端ＯＵＴ２に出力する。例えば、一例では、第３クロック信号端ＣＬＫＣから入力される第３クロック信号は、第２クロック信号端ＣＬＫＢから入力される第２クロック信号と同じであるように構成されてもよく、また例えば、他の例では、第３クロック信号は、さらに第２クロック信号と異なるように構成されてもよく、それにより２つの画素走査信号出力端ＯＵＴとＯＵＴ２がそれぞれ異なる信号を出力でき、したがって、シフトレジスタユニットの駆動能力を向上させ、出力信号の多様性を高めることができる。
なお、図９に示される例では、第３コンデンサＣ３を設置することで、第１プルアップノードＱ１のレベルの維持能力を向上でき、当然のことながら、第３コンデンサＣ３を設置しなくてもよく、本開示の実施例は、これについて限定していない。
図９に示すように、第１９トランジスタＭ１９のゲートがプルダウンノードＱＢに接続され、第１９トランジスタＭ１９の第１極が画素走査信号出力端ＯＵＴ２に接続され、第１９トランジスタＭ１９の第２極が第６電圧端ＶＧＬ３に接続される。例えば、プルダウンノードＱＢのレベルがハイレベルである場合、第１９トランジスタＭ１９はオンになり、それによりローレベルの第６電圧を用いて画素走査信号出力端ＯＵＴ２のレベルをプルダウンしてリセットしてもよい。なお、画素走査信号出力端ＯＵＴ２をプルダウンしてリセットすることを達成できれば、第１９トランジスタＭ１９の第２極は、さらに他の信号端に接続されるように構成されてもよく、本開示の実施例は、これについて限定していない。
上述したように、本開示の実施例に係るシフトレジスタユニット１０では、第１コンデンサＣ１を用いてプルアップ制御ノードＨのレベルを維持し、第２コンデンサＣ２を用いて第１プルアップノードＱ１のレベルを維持することができる。第１コンデンサＣ１及び/又は第２コンデンサＣ２は、製造プロセスで製造されたコンデンサ素子であってもよく、例えば、専用のコンデンサ電極を製造することでコンデンサ素子を実装してもよく、該コンデンサの各電極が金属層、半導体層（例えば、ドープトポリシリコン）などにより実装できる。あるいは、一部の例では、回路配線パラメータを設計することで、第１コンデンサＣ１及び/又は第２コンデンサＣ２が各素子間の寄生コンデンサにより実装されてもよい。第１コンデンサＣ１及び/又は第２コンデンサＣ２の接続形態は、以上に説明される形態に限られず、プルアップ制御ノードＨ又は第１プルアップノードＱ１に書き込まれたレベルを記憶できれば、その他の適切な接続形態であってもよい。
第１プルアップノードＱ１及び/又はプルアップ制御ノードＨのレベルがハイレベルに維持される場合、一部のトランジスタ（例えば第１トランジスタＭ１、第１０トランジスタＭ１０、第１５トランジスタＭ１５、第１６トランジスタＭ１６及び第１転送トランジスタＴＭ１）の第１極は、第１プルアップノードＱ１又はプルアップ制御ノードＨに接続され、第２極は、ローレベル信号に接続される。これらのトランジスタのゲートから入力されるのが非導通信号であっても、その第１極と第２極との間に電圧差があるため、漏電することがあり、その結果、シフトレジスタユニット１０において、第１プルアップノードＱ１及び/又はプルアップ制御ノードＨに対するレベル維持の効果が悪くなる。
例えば、図５に示すように、プルアップ制御ノードＨを例として、第１トランジスタＭ１の第１極がブランキング入力信号端ＳＴＵ１に接続され、第２極がプルアップ制御ノードＨに接続される。プルアップ制御ノードＨのレベルがハイレベルであり、ブランキング入力信号端ＳＴＵ１から入力される信号がローレベルである場合、プルアップ制御ノードＨは、第１トランジスタＭ１を介して漏電する可能性がある。
上記問題に対して、図７及び図１０に示すように、本開示の一部の実施例は、さらに、漏電防止構造を有する回路構造を提供する。図７及び図１０に示すように、トランジスタＭ１＿ｂ、ＭＴ１＿ｂ、ＭＴ２＿ｂ、Ｍ１０＿ｂ、Ｍ１５＿ｂ、Ｍ１６＿ｂ、Ｍ２０及びＭ２１が追加される。以下、トランジスタＭ１＿ｂを例として漏電防止の作動原理について説明する。
トランジスタＭ１＿ｂのゲートが第１トランジスタＭ１のゲートに接続され、トランジスタＭ１＿ｂの第１極がトランジスタＭ２０の第２極に接続され、トランジスタＭ１＿ｂの第２極がプルアップ制御ノードＨに接続される。トランジスタＭ２０のゲートがプルアップ制御ノードＨに接続され、トランジスタＭ２０の第１極が第７電圧端ＶＢに接続されてハイレベルの第７電圧を受信する。プルアップ制御ノードＨがハイレベルである場合、トランジスタＭ２０がプルアップ制御ノードＨのレベルの制御下でオンになり、それにより第７電圧端ＶＢから入力されるハイレベルの第７電圧をトランジスタＭ１＿ｂの第１極に入力でき、トランジスタＭ１＿ｂの第１極及び第２極をいずれもハイレベルとすることで、プルアップ制御ノードＨがトランジスタＭ１＿ｂを介して漏電することを防止できる。この場合、トランジスタＭ１＿ｂのゲートが第１トランジスタＭ１のゲートに接続され、したがって、第１トランジスタＭ１とトランジスタＭ１＿ｂとの結合は、前述した第１トランジスタＭ１と同じ効果を達成できるとともに、漏電防止の効果も有する。
同様に、図７に示すように、漏電防止構造を達成するために、第１転送トランジスタＭＴ１と第２転送トランジスタＭＴ２とに対応して、それぞれトランジスタＭＴ１＿ｂとトランジスタＭＴ２＿ｂとを設置してもよい。トランジスタＭＴ１＿ｂ及びトランジスタＭＴ２＿ｂのゲートがいずれも第１クロック信号端ＣＬＫＡに接続されて第１クロック信号を受信し、第１転送トランジスタＭＴ１の第２極及びトランジスタＭＴ１＿ｂの第１極が第１漏電防止ノードＯＦ１に接続され、図１０に示すように、第１漏電防止ノードＯＦ１が第１入出力ユニット３１０におけるトランジスタＭ２１に電気的に接続され、第２転送トランジスタＭＴ２の第２極及びトランジスタＭＴ２＿ｂの第１極が第２漏電防止ノードＯＦ２に接続され、第２漏電防止ノードＯＦ２が、例えば第２入出力ユニット３２０におけるトランジスタに電気的に接続でき、それにより漏電防止機能を実現する。トランジスタＭＴ１＿ｂを設置することで、第１プルアップノードＱ１が漏電することを防止でき、トランジスタＭＴ２＿ｂを設置することで、第２プルアップノードＱ２が漏電することを防止できる。
同様に、図１０に示すように、トランジスタＭ１０＿ｂ、Ｍ１５＿ｂ及びＭ１６＿ｂがそれぞれトランジスタＭ２１に結合されて漏電防止構造を実装することができ、それにより第１プルアップノードＱ１が漏電することを防止できる。例えば、トランジスタＭ２１の第１極が第８電圧端ＶＣに接続されてハイレベルの第８電圧を受信する。第１プルアップノードＱ１の漏電を防止する作動原理は、上記したプルアップ制御ノードＨの漏電を防止する作動原理と同じであり、ここでは詳細な説明が省略される。
図１１に示すように、本開示の他の一部の実施例は、さらに、第１入出力ユニット３１０を提供し、図１１に示される第１入出力ユニット３１０を図１０に示される第１入出力ユニット３１０と比較すると、第２プルダウンノードＱＢ２が追加され、第２プルダウンノードＱＢ２と協働するために、それに応じてトランジスタＭ２２、Ｍ２２＿ｂ、Ｍ９＿ｂ、Ｍ１３＿ｂ、Ｍ１７＿ｂ、Ｍ１４＿ｂ、Ｍ１１＿ｂ、Ｍ１２＿ｂ及びＭ１９＿ｂが追加される。なお、第８トランジスタＭ８の第２極がプルダウンノードＱＢに接続されず、第２プルダウンノードＱＢ２に接続され、トランジスタＭ２２＿ｂは、第１プルアップノードＱ１の漏電を防止するために設置される漏電防止トランジスタである。
図１１に示される第１入出力ユニット３１０では、トランジスタＭ２２、Ｍ２２＿ｂ及びＭ９＿ｂの作動原理は、それぞれトランジスタＭ１０、Ｍ１０＿ｂ及びＭ９の作動原理と同様であり、トランジスタＭ１３＿ｂ、Ｍ１７＿ｂ及びＭ１４＿ｂの作動原理は、それぞれトランジスタＭ１３、Ｍ１７及びＭ１４の作動原理と同様であり、トランジスタＭ１１＿ｂ、Ｍ１２＿ｂ及びＭ１９＿ｂの作動原理は、それぞれトランジスタＭ１１、Ｍ１２及びＭ１９の作動原理と同様であり、ここでは詳細な説明が省略される。
本開示の実施例に係るシフトレジスタユニット１０では、第２プルダウンノードＱＢ２及び対応するトランジスタを設置することで、該シフトレジスタユニット１０の性能をさらに向上できる。例えば、第１プルアップノードＱ１を充電するとき、プルダウンノードＱＢのレベルと第２プルダウンノードＱＢ２のレベルとをよりよくローレベルにすることができ、それにより第１プルアップノードＱ１のレベルへ影響を与えず、第１プルアップノードＱ１をより十分に充電する。また例えば、シフトレジスタユニット１０が出力する必要のないとき、第１プルアップノードＱ１及び出力端（ＣＲ、ＯＵＴ、ＯＵＴ２）のノイズをさらに低減し、出力異常を回避することができる。
図１２は、本開示の実施例に係るシフトレジスタユニット１０を示し、第１転送トランジスタＭＴ１が第１プルアップノードＱ１を介して第１入出力ユニット３１０に接続され、第２転送トランジスタＭＴ２が第２プルアップノードＱ２を介して第２入出力ユニット３２０に接続される。例えば、図１２中の第１入出力ユニット３１０は、本開示の実施例に係る任意の１つの第１入出力ユニットを用いることができ、例えば該第１入出力ユニット３１０は、図８、図９、図１０及び図１１に示される任意の１つの回路構造を用いることができる。なお、本開示の実施例では第１入出力ユニット３１０の回路構造について説明し、第２入出力ユニット３２０の回路構造は、第１入出力ユニット３１０の回路構造と同じであってもよい。本開示の実施例は、これを含むがこれに限られず、例えば、対応する機能を実現できれば、第２入出力ユニット３２０の回路構造は、第１入出力ユニット３１０の回路構造と異なってもよい。
本開示の実施例では、用いられるトランジスタは、いずれも薄膜トランジスタ、電界効果トランジスタ、又は特性が同一であるその他のスイッチ素子であってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明するものである。ここでは用いられるトランジスタのソース、ドレインは、構造上対称的であってもよく、したがって、そのソース、ドレインは、構造的な相違点がなくてもよい。本開示の実施例では、トランジスタのゲート以外の２極を区別するために、一方の極を第１極、他方の極を第２極として直接説明する。また、トランジスタの特性に応じて、トランジスタセントをＮ型とＰ型トランジスタに分けることができる。トランジスタがＰ型トランジスタである場合、オン電圧がローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又はその他の適切な電圧）であり、オフ電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又はその他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又はその他の適切な電圧）であり、オフ電圧がローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又はその他の適切な電圧）である。
なお、本開示の実施例に係るシフトレジスタユニット１０で用いられるトランジスタは、いずれもＮ型トランジスタを例として説明するものであり、本開示の実施例は、これを含むがこれに限られず、例えば、シフトレジスタユニット１０における少なくとも一部のトランジスタは、Ｐ型トランジスタを用いてもよい。
本開示の少なくとも１つの実施例は、さらに、ゲート駆動回路２０を提供し、図１３に示すように、該ゲート駆動回路２０は、カスケード接続される複数のシフトレジスタユニット１０を含み、任意の１つ又は複数のシフトレジスタユニット１０は、本開示の実施例に係るシフトレジスタユニット１０の構造又はその変形を用いることができる。図１３のＡ１、Ａ２、Ａ３及びＡ４は、入出力ユニットであり、例えばこれらの４つの入出力ユニットはいずれも図９の回路構造を用いることができる。なお、本開示の実施例では、シフトレジスタユニット１０のカスケード接続は、いずれもシフトレジスタユニット１０における入出力ユニット間のカスケード接続を示し、異なるシフトレジスタユニット１０におけるブランキングユニットの間がカスケード接続されない。
例えば、図１３に示すように、各シフトレジスタユニット１０は、２つの入出力ユニットを含み、該ゲート駆動回路２０が表示パネルを駆動する場合、各入出力ユニットの出力端がそれぞれ表示パネルにおける１行のサブ画素ユニットに電気的に接続されてもよい。例えば、入出力ユニットＡ１、Ａ２、Ａ３及びＡ４がそれぞれ１行目、２行目、３行目及び４行目のサブ画素ユニットに電気的に接続される。
なお、図１３に示されるゲート駆動回路２０では、シフトレジスタユニット１０における２つの入出力ユニットは隣接するものであり、つまり、表示パネルにおける隣接行のサブ画素ユニットを駆動するために用いられる。本開示の実施例は、これを含むがこれに限られず、例えば、そのうちのいずれかのシフトレジスタユニット１０は、入出力ユニットＡ１と入出力ユニットＡ３とを含んでもよく、他のシフトレジスタユニット１０は、入出力ユニットＡ２と入出力ユニットＡ４とを含んでもよく、つまり、シフトレジスタユニット１０に含まれる２つの入出力ユニットは、隣接しなくてもよい。
例えば、他の一部の実施例では、図１４に示すように、シフトレジスタユニット１０は、４つの入出力ユニット（Ａ１、Ａ２、Ａ３及びＡ４）をさらに含んでもよく、該４つの入出力ユニットは、それぞれ第１転送回路２１０、第２転送回路２２０、第３転送回路２３０及び第４転送回路２４０を介してブランキングユニット１００に電気的に接続される。
本開示の実施例に係るゲート駆動回路は、ブランキングユニットを共用でき、それにより該ゲート駆動回路を用いる表示装置は、フレームのサイズを減少させ、コストを削減することができる。
以下、図１４に示されるゲート駆動回路２０を例として、ゲート駆動回路２０における信号線について説明する。
図１４に示すように、ゲート駆動回路２０は、第１サブクロック信号線ＣＬＫ＿１と、第２サブクロック信号線ＣＬＫ＿２と、第３サブクロック信号線ＣＬＫ＿３と、第４サブクロック信号線ＣＬＫ＿４とをさらに含む。４ｎ－３段目の入出力ユニットが第１サブクロック信号線ＣＬＫ＿１に接続されて第２クロック信号を受信し、例えば、４ｎ－３段目の入出力ユニットが第２クロック信号端ＣＬＫＢを介して第１サブクロック信号線ＣＬＫ＿１に接続され、４ｎ－２段目の入出力ユニットが第２サブクロック信号線ＣＬＫ＿２に接続されて第２クロック信号を受信し、例えば、４ｎ－２段目の入出力ユニットが第２クロック信号端ＣＬＫＢを介して第２サブクロック信号線ＣＬＫ＿２に接続され、４ｎ－１段目の入出力ユニットが第３サブクロック信号線ＣＬＫ＿３に接続されて第２クロック信号を受信し、例えば、４ｎ－１段目の入出力ユニットが第２クロック信号端ＣＬＫＢを介して第３サブクロック信号線ＣＬＫ＿３に接続され、４ｎ段目の入出力ユニットが第４サブクロック信号線ＣＬＫ＿４に接続されて第２クロック信号を受信し、例えば、４ｎ段目の入出力ユニットが第２クロック信号端ＣＬＫＢを介して第４サブクロック信号線ＣＬＫ＿４に接続され、ｎはゼロより大きい整数である。
上述したように、本開示の実施例に係るゲート駆動回路は、４ＣＬＫのクロック信号を用いてもよく、このように、該ゲート駆動回路における隣接する入出力ユニットから出力される信号波形が重なることより、例えば、プリチャージ時間を延長できる。本開示の実施例は、用いられるクロック信号のタイプについて限定しないが、例えば、６ＣＬＫ、８ＣＬＫなどのクロック信号を用いてもよい。
図１４に示すように、ゲート駆動回路２０は、第８サブクロック信号線ＣＬＫ＿８と、第９サブクロック信号線ＣＬＫ＿９と、第１０サブクロック信号線ＣＬＫ＿１０と、第１１サブクロック信号線ＣＬＫ＿１１とをさらに含んでもよい。入出力ユニットが第３クロック信号端ＣＬＫＣに接続される場合に、４ｎ－３段目の入出力ユニットは、第８サブクロック信号線ＣＬＫ＿８に接続されて第３クロック信号を受信し、例えば、４ｎ－３段目の入出力ユニットが第３クロック信号端ＣＬＫＣを介して第８サブクロック信号線ＣＬＫ＿８に接続され、４ｎ－２段目の入出力ユニットが第９サブクロック信号線ＣＬＫ＿９に接続されて第３クロック信号を受信し、例えば、４ｎ－２段目の入出力ユニットが第３クロック信号端ＣＬＫＣを介して第９サブクロック信号線ＣＬＫ＿９に接続され、４ｎ－１段目の入出力ユニットが第１０サブクロック信号線ＣＬＫ＿１０に接続されて第３クロック信号を受信し、例えば、４ｎ－１段目の入出力ユニットが第３クロック信号端ＣＬＫＣを介して第１０サブクロック信号線ＣＬＫ＿１０に接続され、４ｎ段目の入出力ユニットが第１１サブクロック信号線ＣＬＫ＿１１に接続されて第３クロック信号を受信し、例えば、４ｎ段目の入出力ユニットが第３クロック信号端ＣＬＫＣを介して第１１サブクロック信号線ＣＬＫ＿１１に接続され、ｎはより大きいゼロの整数である。
図１４に示すように、ゲート駆動回路２０は、第５サブクロック信号線ＣＬＫ＿５と、第６サブクロック信号線ＣＬＫ＿６と、第７サブクロック信号線ＣＬＫ＿７とをさらに含んでもよい。ゲート駆動回路２０における各々のブランキングユニット１００が第５サブクロック信号線ＣＬＫ＿５に接続されて補償選択制御信号を受信し、例えば、ゲート駆動回路２０における各々のブランキングユニット１００が補償選択制御端ＯＥを介して第５サブクロック信号線ＣＬＫ＿５に接続され、各段の入出力ユニットが第６サブクロック信号線ＣＬＫ＿６に接続されてグローバルリセット信号を受信し、例えば、各段の入出力ユニットがグローバルリセット信号端ＴＲＳＴを介して第６サブクロック信号線ＣＬＫ＿６に接続され、各段の入出力ユニットが第７サブクロック信号線ＣＬＫ＿７に接続されて第１クロック信号を受信し、例えば、各段の入出力ユニットが第１クロック信号端ＣＬＫＡを介して第７サブクロック信号端ＣＬＫ＿７に接続される。
図１４に示すように、各段の入出力ユニットの表示入力信号端ＳＴＵ２が２段前の入出力ユニットのシフト信号出力端ＣＲに接続され、各段の入出力ユニットの表示リセット信号端ＳＴＤが３段後の入出力ユニットのシフト信号出力端ＣＲに接続される。
なお、図１４に示されるカスケード接続関係は例示的なものにすぎず、本開示の説明によれば、実際状況に応じて他のカスケード接続形態を用いてもよい。
例えば、一部一部の実施例では、図１４に示されるゲート駆動回路２０における入出力ユニットは、図９に示される回路構造を用い、ゲート駆動回路２０におけるブランキングユニット１００は、図６に示される回路構造を用いる。このような場合、図１５は、図１４に示されるゲート駆動回路２０が作動するときの信号シーケンス図を示す。
図１５において、Ｈ＜５＞は、５段目の入出力ユニットに電気的に接続されるゲート駆動回路２０におけるブランキングユニット１００のプルアップ制御ノードＨであり、Ｑ＜１＞、Ｑ＜５＞、Ｑ＜６＞、Ｑ＜７＞及びＱ＜８＞は、それぞれゲート駆動回路２０における１段目、５段目、６段目、７段目及び８段目の入出力ユニットのプルアップノードＱ（すなわち、図９に示される第１プルアップノードＱ１）を示す。ＯＵＴ＜１＞（ＣＲ＜１＞）、ＯＵＴ＜７＞（ＣＲ＜７＞）及びＯＵＴ＜８＞（ＣＲ＜８＞）は、それぞれゲート駆動回路２０における１段目、７段目及び８段目の入出力ユニットの画素走査信号出力端ＯＵＴ（シフト信号出力端ＣＲ）を示し、ＯＵＴ２＜７＞とＯＵＴ２＜８＞は、それぞれゲート駆動回路２０における７段目と８段目の入出力ユニットの画素走査信号出力端ＯＵＴ２を示す。１Ｆは、１つ目のフレームを示し、ＤＳは、１フレーム目における表示期間を示し、ＢＬは、１フレーム目におけるブランキング期間を示す。なお、図１５のＳＴＵ２は、１段目の入出力ユニットにおける表示入力信号端を示す。
なお、図１５においては、第３電圧端ＶＤＤ＿Ａにローレベルが入力され、第４電圧端ＶＤＤ＿Ｂにハイレベルが入力されることを例として例示したが、本開示の実施例は、これに限られない。図１５に示される信号シーケンス図の信号レベルは、例示的なものにすぎず、実際のレベル値を示すものではない。
以下、図１５中の信号シーケンス図を参照しながら、図１４に示されるゲート駆動回路２０の作動原理について説明する。
１つ目のフレーム１Ｆが開始する前、第５サブクロック信号線ＣＬＫ＿５と第６サブクロック信号線ＣＬＫ＿６がハイレベルを提供し、各ブランキングユニット１００の補償選択制御端ＯＥがいずれも第５サブクロック信号線ＣＬＫ＿５に接続されるため、各ブランキングユニット１００における第１トランジスタＭ１がオンになり、このとき、ブランキング入力信号端ＳＴＵ１にローレベルが入力されるため、各ブランキングユニット１００におけるプルアップ制御ノードＨをリセットでき、各段の入出力ユニットのグローバルリセット信号端ＴＲＳＴがいずれも第６サブクロック信号線ＣＬＫ＿６に接続されるため、各段の入出力ユニットにおける第１６トランジスタＭ１６がオンになり、それにより各段の入出力ユニットにおけるプルアップノードＱをリセットできる。
第４電圧端ＶＤＤ＿Ｂにハイレベルが入力され、第８トランジスタＭ８がオンになるため、プルダウンノードＱＢのレベルがハイレベルになるまで充電される。プルダウンノードＱＢのハイレベルにより第１０トランジスタＭ１０がオンになり、それによりプルアップノードＱのレベルをローレベルにさらにプルダウンできる。
１つ目のフレーム１Ｆの表示期間ＤＳにおいて、１段目の入出力ユニットの作動プロセスについて以下に説明する。
第１段階Ｐ１では、１段目の入出力ユニットの表示入力信号端ＳＴＵ２にハイレベルが入力され、第４トランジスタＭ４がオンになるため、第２電圧端ＶＤＤから入力されるハイレベルが第４トランジスタＭ４を介してプルアップノードＱ＜１＞を充電でき、それによりプルアップノードＱ＜１＞のレベルがハイレベルにプルアップされ、プルアップノードＱ＜１＞のハイレベルが第２コンデンサＣ２によって維持されうる。第５トランジスタＭ５と第６トランジスタＭ６がプルアップノードＱ＜１＞のレベルの制御下でオンになるが、第１段階Ｐ１で第２クロック信号端ＣＬＫＢ（第１サブクロック信号線ＣＬＫ１に接続される）にローレベル信号が入力されるため、シフト信号出力端ＣＲ＜１＞と画素走査信号出力端ＯＵＴ＜１＞がいずれも該ローレベル信号を出力する。第１段階Ｐ１では、プルアップノードＱ＜１＞へのプリチャージが完了する。
第２段階Ｐ２では、第２クロック信号端ＣＬＫＢにハイレベル信号が入力され、プルアップノードＱ＜１＞のレベルがブートストラップ効果によりさらにプルアップされるため、第５トランジスタＭ５と第６トランジスタＭ６がオン状態を維持し、それによりシフト信号出力端ＣＲ＜１＞と画素走査信号出力端ＯＵＴ＜１＞がいずれも該ハイレベル信号を出力する。例えば、シフト信号出力端ＣＲ＜１＞から出力されるハイレベル信号は、上下段のシフトレジスタユニット（入出力ユニット）の走査シフトに用いられてもよく、画素走査信号出力端ＯＵＴ＜１＞から出力されるハイレベル信号は、表示するように、表示パネルにおけるサブ画素ユニットを駆動するために用いられてもよい。
第３段階Ｐ３では、第２クロック信号端ＣＬＫＢにローレベル信号が入力され、この場合、プルアップノードＱ＜１＞がハイレベルを維持するため、第５トランジスタＭ５と第６トランジスタＭ６とが引き続きオン状態を維持することにより、シフト信号出力端ＣＲ＜１＞と画素走査信号出力端ＯＵＴ＜１＞とがいずれも該ローレベル信号を出力する。第２コンデンサＣ２のブートストラップ作用により、プルアップノードＱ＜１＞のレベルも低下する。
第４段階Ｐ４では、１段目の入出力ユニットの表示リセット信号端ＳＴＤが４段目の入出力ユニットのシフト信号出力端に接続され、この場合、４段目の入出力ユニットのシフト信号出力端がハイレベルを出力するため、１段目の入出力ユニットの表示リセット信号端ＳＴＤにハイレベルが入力され、第１５トランジスタＭ１５がオンになり、プルアップノードＱ＜１＞のレベルがローレベルにプルダウンされ、それによりプルアップノードＱ＜１＞のリセットが完了する。プルアップノードＱ＜１＞のレベルがローレベルであるため、第９トランジスタＭ９がオフになり、それとともに、第４電圧端ＶＤＤ＿Ｂから入力されるハイレベルがプルダウンノードＱＢを充電でき、プルダウンノードＱＢがハイレベルになるまで充電されることにより、第１０トランジスタＭ１０がオンになり、プルアップノードＱ＜１＞のレベルをさらにリセットできる。同時に、第１１トランジスタＭ１１と第１２トランジスタＭ１２もオンになり、それによりシフト信号出力端ＣＲ＜１＞のレベルと画素走査信号出力端ＯＵＴ＜１＞のレベルをさらにプルダウンしてリセットすることができる。
１段目の入出力ユニットは、表示を完了させるように、表示パネルにおける１行目のサブ画素を駆動した後、同様に、２段目、３段目などの入出力ユニットは、１フレームの表示を完了させるように、表示パネルにおけるサブ画素ユニットを１行ずつ駆動する。以上、１つ目のフレーム１Ｆの表示期間ＤＳが終了する。
また、１つ目のフレーム１Ｆの表示期間ＤＳ中には、さらに、プルアップ制御ノードＨを充電し、例えば、１つ目のフレーム１Ｆにおいて７行目のサブ画素ユニットを補償する必要があると、１つ目のフレーム１Ｆの表示期間ＤＳ中にさらに以下の動作を行う。
第５段階Ｐ５では、第５サブクロック信号線ＣＬＫ＿５が５段目の入出力ユニットのシフト信号出力端と同一の信号を提供し、５段目の入出力ユニットのシフト信号出力端がハイレベルを出力するとき、ブランキングユニット１００の補償選択制御端ＯＥにハイレベルが入力され、第１トランジスタＭ１がオンになり（図６を参照）、それとともに、ブランキング入力信号端ＳＴＵ１を５段目の入出力ユニットのシフト信号出力端に接続することにより、ブランキング入力信号端ＳＴＵ１から入力されるハイレベルがプルアップ制御ノードＨ＜５＞を充電して、プルアップ制御ノードＨ＜５＞のレベルをハイレベルまでプルアップしてもよい。
なお、上記したプルアップ制御ノードＨ＜５＞を充電するプロセスは例にすぎず、本開示の実施例は、これを含むがこれに限られない。例えば、第５サブクロック信号線ＣＬＫ＿５に提供される信号のシーケンスがブランキング入力信号端ＳＴＵ１に提供される信号のシーケンスと同一であれば、ブランキングユニット１００のブランキング入力信号端ＳＴＵ１をさらに３段目又は４段目の入出力ユニットのシフト信号出力端に接続してもよい。
プルアップ制御ノードＨ＜５＞のハイレベルが１つ目のフレーム１Ｆのブランキング期間ＢＬまで維持できる。１つ目のフレーム１Ｆにおいて７行目のサブ画素ユニットを補償する必要がある場合、１つ目のフレーム１Ｆのブランキング期間ＢＬに以下の動作を行う。
第６段階Ｐ６では、第７サブクロック信号線ＣＬＫ＿７がハイレベルを提供し、第１クロック信号端ＣＬＫＡが第７サブクロック信号線ＣＬＫ＿７に接続されるため、この段階では第１クロック信号がハイレベルであり、図１４の４つの転送回路がすべてオンになり、それによりハイレベルの第２電圧は、プルアップノードＱ＜５＞、Ｑ＜６＞、Ｑ＜７＞及びＱ＜８＞のレベルをハイレベルにプルアップするために、プルアップノードＱ＜５＞、Ｑ＜６＞、Ｑ＜７＞及びＱ＜８＞を同時に充電できる。
なお、第６段階では、７段目の入出力ユニットの転送回路のみをオンにすることにより、プルアップノードＱ＜７＞のレベルのみをハイレベルにプルアップしてもよい。
第７段階Ｐ７では、７段目の入出力ユニットにおける（第３サブクロック信号線ＣＬＫ＿３に接続される）第２クロック信号端ＣＬＫＢにハイレベル信号を入力し、プルアップノードＱ＜７＞のレベルがブートストラップ作用によりさらにプルアップされ、７段目の入出力ユニットにおける第５トランジスタＭ５と第６トランジスタＭ６がオンになり、７段目の入出力ユニットにおける第２クロック信号端ＣＬＫＢから入力されるハイレベル信号をシフト信号出力端ＣＲ＜７＞と画素走査信号出力端ＯＵＴ＜７＞に出力できる。例えば、画素走査信号出力端ＯＵＴ＜７＞から出力される信号は、表示パネルにおけるサブ画素ユニットの検知トランジスタを駆動して、外部補償を達成するために用いられてもよい。それとともに、第３クロック信号端ＣＬＫＣから入力される信号は、画素走査信号出力端ＯＵＴ２＜７＞に出力でき、図１５に示すように、ＯＵＴ２＜７＞の信号はＯＵＴ＜７＞と異なってもよく、それによりゲート駆動回路の駆動能力を向上させ、多様化のニーズを満たすことができる。
第８段階Ｐ８では、７段目の入出力ユニットにおける（第３サブクロック信号線ＣＬＫ＿３に接続される）第２クロック信号端ＣＬＫＢから入力される信号のレベルがハイレベルからローレベルになり、プルアップノードＱ＜７＞のレベルがブートストラップ作用によりプルダウンされる。
第９段階Ｐ９では、第５サブクロック信号線ＣＬＫ＿５と第６サブクロック信号線ＣＬＫ＿６がハイレベルを提供し、各々のブランキングユニット１００の補償選択制御端ＯＥがいずれも第５サブクロック信号線ＣＬＫ＿５に接続され、各段の入出力ユニットのグローバルリセット信号端ＴＲＳＴがいずれも第６サブクロック信号線ＣＬＫ＿６に接続され、したがって、各々のブランキングユニット１００におけるプルアップ制御ノードＨのレベル及び各段の入出力ユニットにおけるプルアップノードＱのレベルをリセットできる。
以上、１フレーム目の駆動シーケンスが終了する。２フレーム目、３フレーム目など後続の多くの段階でのゲート駆動回路に対する駆動は上記説明を参照でき、ここでは詳細な説明が省略される。
なお、ランダムな補償の作動原理について以上に説明したときは、１フレーム目のブランキング期間に、表示パネルの７行目のサブ画素ユニットに対応する駆動信号を出力することを例として説明したが、本開示は、これについて限定していない。例えば、あるフレームのブランキング期間において、表示パネルのｎ行目のサブ画素ユニットに対応する駆動信号を出力する必要がある場合、該フレームのブランキング期間において、ｎ段目の入出力ユニットにおけるプルアップノードＱのレベルをハイレベルにプルアップするとともに、該フレームのブランキング期間において、ｎ段目の入出力ユニットにおける第２クロック信号端ＣＬＫＢ又は第３クロック信号端ＣＬＫＣを介してハイレベル信号を入力する必要があり、ｎはゼロより大きい整数である。
なお、本開示の実施例では、２つの信号シーケンスが同じであるとは、ハイレベルにある時間が同期されることであり、２つの信号の振幅が同じであることが要求されない。
本開示の少なくとも１つの実施例は、さらに、表示装置１を提供し、図１６に示すように、該表示装置１は、本開示の実施例に係るゲート駆動回路２０と、アレイ状に配列される複数のサブ画素ユニット４１０とを含む。例えば、該表示装置１は、複数のサブ画素ユニット４１０から構成される画素アレイが設置される表示パネル４０をさらに含む。
ゲート駆動回路２０における各シフトレジスタユニット１０の第１出力端ＯＰ１と第２出力端ＯＰ２がそれぞれ異なる行のサブ画素ユニット４１０に電気的に接続され、例えば、ゲート駆動回路２０がグリッドラインＧＬを介してサブ画素ユニット４１０に電気的に接続される。ゲート駆動回路２０は、駆動信号を画素アレイに提供するために用いられ、例えば該駆動信号はサブ画素ユニット４１０の走査トランジスタと検知トランジスタを駆動できる。
例えば、該表示装置１は、データ信号を画素アレイに提供するためのデータ駆動回路３０をさらに含む。例えば、データ駆動回路３０はデータラインＤＬを介してサブ画素ユニット４１０に電気的に接続される。
なお、本実施例の表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの、表示機能を有する任意の製品又は部材であってもよい。
本開示の実施例に係る表示装置１の技術的効果については、上記実施例における、ゲート駆動回路２０に関する説明を参照でき、ここでは、詳細な説明が省略される。
本開示の少なくとも１つの実施例は、さらに、本開示の実施例に係るシフトレジスタユニット１０を駆動するための駆動方法を提供し、複数の該シフトレジスタユニット１０はカスケード接続されて本開示の一実施例のゲート駆動回路を構築でき、該ゲート駆動回路は少なくとも１フレームの画面を表示するように表示パネルを駆動するために用いられる。該駆動方法は、１フレーム用の表示期間とブランキング期間とを含む。図１７に示すように、該駆動方法は、
表示期間において、ブランキングユニットが補償選択制御信号に応答してプルアップ制御ノードを充電するようにするステップＳ１００と、
ブランキング期間において、第１転送回路が第１転送信号に応答してブランキングプルアップ信号を用いて第１プルアップノードを充電するようにし、第２転送回路が第２転送信号に応答してブランキングプルアップ信号を用いて第２プルアップノードを充電するようにするステップＳ２００と、を含む。
他の一部の実施例に係る駆動方法では、第１転送信号と第２転送信号とのシーケンスが同じである。
なお、本開示の実施例に係る駆動方法に関する詳細な説明及び技術的効果については、本開示の実施例における、シフトレジスタユニット１０及びゲート駆動回路２０の作動原理についての説明を参照でき、ここでは詳細な説明が省略される。
以上は、本開示の具体的な実施形態にすぎず、本開示の保護範囲は、これに限定されず、特許請求の範囲を基準とすべきである。
20 ゲート駆動回路
30 データ駆動回路
100 ブランキングユニット
110 ブランキング入力回路
120 ブランキングプルアップ回路
130 ブランキングカップリング回路
200 表示入力回路
210 第１転送回路
220 第２転送回路
230 第３転送回路
240 第４転送回路
300 出力回路
310 第１入出力ユニット
320 第２入出力ユニット
330 第３入出力ユニット
400 第１プルダウン制御回路
500 プルダウン回路
600 第２プルダウン制御回路
700 第３プルダウン制御回路
800 表示リセット回路
900 グローバルリセット回路

Claims (25)

  1. ブランキングユニットと、第１転送回路と、第２転送回路と、第１入出力ユニットと、第２入出力ユニットとを含み、
    前記ブランキングユニットは、補償選択制御信号に応答してプルアップ制御ノードを充電し、ブランキングプルアップ信号をブランキングプルアップノードに入力するように構成され、
    前記第１入出力ユニットは、第１プルアップノードと、第１出力端とを含み、前記第２入出力ユニットは、第２プルアップノードと、第２出力端とを含み、
    前記第１転送回路は、前記ブランキングプルアップノード及び前記第１プルアップノードに電気的に接続され、かつ第１転送信号に応答して前記ブランキングプルアップ信号を用いて前記第１プルアップノードを充電するように構成され、
    前記第２転送回路は、前記ブランキングプルアップノード及び前記第２プルアップノードに電気的に接続され、かつ第２転送信号に応答して前記ブランキングプルアップ信号を用いて前記第２プルアップノードを充電するように構成され、
    前記第１入出力ユニットは、第１表示入力信号に応答して前記第１プルアップノードを充電するように構成され、かつ前記第１プルアップノードのレベルの制御下で複合出力信号を第１出力端に出力するように構成され、
    前記第２入出力ユニットは、第２表示入力信号に応答して前記第２プルアップノードを充電するように構成され、かつ前記第２プルアップノードのレベルの制御下で複合出力信号を第２出力端に出力するように構成される、シフトレジスタユニット。
  2. 前記ブランキングユニットは、ブランキング入力回路と、ブランキングプルアップ回路とを含み、
    前記ブランキング入力回路は、前記補償選択制御信号に応答して前記プルアップ制御ノードを充電し、前記プルアップ制御ノードのレベルを維持するように構成され、
    前記ブランキングプルアップ回路は、前記プルアップ制御ノードのレベルの制御下で前記ブランキングプルアップ信号を前記ブランキングプルアップノードに入力するように構成される、請求項１に記載のシフトレジスタユニット。
  3. 前記ブランキングユニットは、ブランキングカップリング回路をさらに含み、
    前記ブランキングカップリング回路は、前記プルアップ制御ノードに電気的に接続され、かつ前記プルアップ制御ノードのレベルに対してカップリングプルアップを行うように構成される、請求項２に記載のシフトレジスタユニット。
  4. 前記ブランキング入力回路は、第１トランジスタと、第１コンデンサとを含み、
    前記第１トランジスタのゲートが補償選択制御端に接続されて前記補償選択制御信号を受信し、前記第１トランジスタの第１極がブランキング入力信号端に接続され、前記第１トランジスタの第２極が前記プルアップ制御ノードに接続され、
    前記第１コンデンサの第１極が前記プルアップ制御ノードに接続され、前記第１コンデンサの第２極が第１電圧端に接続される、請求項２又は３に記載のシフトレジスタユニット。
  5. 前記ブランキングプルアップ回路は、第２トランジスタを含み、
    前記第２トランジスタのゲートが前記プルアップ制御ノードに接続され、前記第２トランジスタの第１極が第２電圧端に接続されて第２電圧を受信し、前記第２トランジスタの第２極が前記ブランキングプルアップノードに接続される、請求項２～４のいずれか一項に記載のシフトレジスタユニット。
  6. ブランキングカップリング回路は、カップリングコンデンサと、第３トランジスタとを含み、
    前記第３トランジスタのゲートが前記プルアップ制御ノードに接続され、前記第３トランジスタの第１極が第２電圧端に接続されて第２電圧を受信し、前記第３トランジスタの第２極が前記カップリングコンデンサの第１極に接続され、前記カップリングコンデンサの第２極が前記プルアップ制御ノードに接続される、請求項３に記載のシフトレジスタユニット。
  7. 前記第１転送回路は、第１転送トランジスタを含み、
    前記第１転送トランジスタのゲートが第１転送信号端に接続されて前記第１転送信号を受信し、前記第１転送トランジスタの第１極が前記ブランキングプルアップノードに接続されて前記ブランキングプルアップ信号を受信し、前記第１転送トランジスタの第２極が前記第１プルアップノードに接続される、請求項１～６のいずれか一項に記載のシフトレジスタユニット。
  8. 前記第１転送信号端は、第１クロック信号端を含み、前記第１転送信号は、前記第１クロック信号端を介して受信される第１クロック信号を含む、請求項７に記載のシフトレジスタユニット。
  9. 前記第２転送回路は、第２転送トランジスタを含み、
    前記第２転送トランジスタのゲートが第２転送信号端に接続されて前記第２転送信号を受信し、前記第２転送トランジスタの第１極が前記ブランキングプルアップノードに接続されて前記ブランキングプルアップ信号を受信し、前記第２転送トランジスタの第２極が前記第２プルアップノードに接続される、請求項１～８のいずれか一項に記載のシフトレジスタユニット。
  10. 前記第２転送信号端は、第１クロック信号端を含み、前記第２転送信号は、前記第１クロック信号端を介して受信される第１クロック信号を含む、請求項９に記載のシフトレジスタユニット。
  11. 前記第１入出力ユニットは、表示入力回路と、出力回路と、第１プルダウン制御回路と、プルダウン回路とを含み、
    前記第１出力端は、シフト信号出力端と、画素走査信号出力端とを含み、前記シフト信号出力端と前記画素走査信号出力端とが前記複合出力信号を出力し、
    前記表示入力回路は、前記第１表示入力信号に応答して前記第１プルアップノードを充電するように構成され、
    前記出力回路は、前記第１プルアップノードのレベルの制御下で前記複合出力信号を前記第１出力端に出力するように構成され、
    前記第１プルダウン制御回路は、前記第１プルアップノードのレベルの制御下でプルダウンノードのレベルを制御するように構成され、
    前記プルダウン回路は、前記プルダウンノードのレベルの制御下で前記第１プルアップノード、前記シフト信号出力端及び前記画素走査信号出力端をプルダウンしてリセットするように構成される、請求項１～１０のいずれか一項に記載のシフトレジスタユニット。
  12. 前記表示入力回路は、第４トランジスタを含み、前記第４トランジスタのゲートが表示入力信号端に接続されて前記第１表示入力信号を受信し、前記第４トランジスタの第１極が第２電圧端に接続されて第２電圧を受信し、前記第４トランジスタの第２極が前記第１プルアップノードに接続され、
    前記出力回路は、第５トランジスタと、第６トランジスタとを含み、前記第５トランジスタのゲートが前記第１プルアップノードに接続され、前記第５トランジスタの第１極が第２クロック信号端に接続されて第２クロック信号を受信して前記第２クロック信号を前記複合出力信号とし、前記第５トランジスタの第２極が前記シフト信号出力端に接続され、前記第６トランジスタのゲートが前記第１プルアップノードに接続され、前記第６トランジスタの第１極が前記第２クロック信号端に接続されて前記第２クロック信号を受信して前記第２クロック信号を前記複合出力信号とし、前記第６トランジスタの第２極が前記画素走査信号出力端に接続され、
    前記第１プルダウン制御回路は、第７トランジスタと、第９トランジスタとを含み、前記第７トランジスタのゲートが第１極に接続され、かつ第３電圧端に接続されて第３電圧を受信するように構成され、前記第７トランジスタの第２極が前記プルダウンノードに接続され、前記第９トランジスタのゲートが前記第１プルアップノードに接続され、前記第９トランジスタの第１極が前記プルダウンノードに接続され、前記第９トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、
    前記プルダウン回路は、第１０トランジスタと、第１１トランジスタと、第１２トランジスタとを含み、前記第１０トランジスタのゲートが前記プルダウンノードに接続され、前記第１０トランジスタの第１極が前記第１プルアップノードに接続され、前記第１０トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信し、前記第１１トランジスタのゲートが前記プルダウンノードに接続され、前記第１１トランジスタの第１極が前記シフト信号出力端に接続され、前記第１１トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信し、前記第１２トランジスタのゲートが前記プルダウンノードに接続され、前記第１２トランジスタの第１極が前記画素走査信号出力端に接続され、前記第１２トランジスタの第２極が第６電圧端に接続されて第６電圧を受信する、請求項１１に記載のシフトレジスタユニット。
  13. 前記出力回路は、第２コンデンサをさらに含み、
    前記第２コンデンサの第１極が前記第１プルアップノードに接続され、前記第２コンデンサの第２極が前記第５トランジスタの第２極に接続される請求項１２に記載のシフトレジスタユニット。
  14. 前記第１プルダウン制御回路は、第８トランジスタをさらに含み、
    前記第８トランジスタのゲートが第１極に接続され、かつ第４電圧端に接続されて第４電圧を受信するように構成され、前記第８トランジスタの第２極が前記プルダウンノードと異なる第２プルダウンノードに接続される、請求項１２又は１３に記載のシフトレジスタユニット。
  15. 前記第１入出力ユニットは、第２プルダウン制御回路と、第３プルダウン制御回路とをさらに含み、
    前記第２プルダウン制御回路は、第１クロック信号に応答して前記プルダウンノードのレベルを制御するように構成され、
    前記第３プルダウン制御回路は、前記第１表示入力信号に応答して前記プルダウンノードのレベルを制御するように構成される、請求項１１～１４のいずれか一項に記載のシフトレジスタユニット。
  16. 前記第２プルダウン制御回路は第１３トランジスタを含み、前記第３プルダウン制御回路は第１４トランジスタを含み、
    前記第１３トランジスタのゲートが第１クロック信号端に接続されて前記第１クロック信号を受信し、前記第１３トランジスタの第１極が前記プルダウンノードに接続され、前記第１３トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、
    前記第１４トランジスタのゲートが表示入力信号端に接続されて前記第１表示入力信号を受信し、前記第１４トランジスタの第１極が前記プルダウンノードに接続され、前記第１４トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信する、請求項１５に記載のシフトレジスタユニット。
  17. 前記第２プルダウン制御回路は、第１３トランジスタと、第１７トランジスタとを含み、前記第３プルダウン制御回路は、第１４トランジスタを含み、
    前記第１３トランジスタのゲートが第１クロック信号端に接続されて前記第１クロック信号を受信し、前記第１３トランジスタの第１極が前記プルダウンノードに接続され、前記第１３トランジスタの第２極が前記第１７トランジスタの第１極に接続され、前記第１７トランジスタのゲートが前記プルアップ制御ノードに電気的に接続され、前記第１７トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、
    前記第１４トランジスタのゲートが表示入力信号端に接続されて前記第１表示入力信号を受信し、前記第１４トランジスタの第１極が前記プルダウンノードに接続され、前記第１４トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信する、請求項１５に記載のシフトレジスタユニット。
  18. 前記第１入出力ユニットは、表示リセット回路と、グローバルリセット回路とをさらに含み、
    前記表示リセット回路は、表示リセット信号に応答して前記第１プルアップノードをリセットするように構成され、前記グローバルリセット回路は、グローバルリセット信号に応答して前記第１プルアップノードをリセットするように構成される、請求項１１～１７のいずれか一項に記載のシフトレジスタユニット。
  19. 前記表示リセット回路は、第１５トランジスタを含み、前記グローバルリセット回路は、第１６トランジスタを含み、
    前記第１５トランジスタのゲートが表示リセット信号端に接続されて前記表示リセット信号を受信し、前記第１５トランジスタの第１極が前記第１プルアップノードに接続され、前記第１５トランジスタの第２極が第５電圧端に接続されて第５電圧を受信し、
    前記第１６トランジスタのゲートがグローバルリセット信号端に接続されて前記グローバルリセット信号を受信し、前記第１６トランジスタの第１極が前記第１プルアップノードに接続され、前記第１６トランジスタの第２極が前記第５電圧端に接続されて前記第５電圧を受信する、請求項１８に記載のシフトレジスタユニット。
  20. 前記第２入出力ユニットの回路構造は、前記第１入出力ユニットの回路構造と同じである、請求項１１～１９のいずれか一項に記載のシフトレジスタユニット。
  21. 少なくとも１つの第３転送回路と、前記少なくとも１つの第３転送回路に電気的に接続される少なくとも１つの第３入出力ユニットとをさらに含む、請求項１に記載のシフトレジスタユニット。
  22. カスケード接続される複数の請求項１～２１のいずれか一項に記載のシフトレジスタユニットを含む、ゲート駆動回路。
  23. 請求項２２に記載のゲート駆動回路と、アレイ状に配列される複数のサブ画素ユニットとを含み、
    前記ゲート駆動回路における各シフトレジスタユニットの前記第１出力端と前記第２出力端とがそれぞれ異なる行のサブ画素ユニットに電気的に接続される、表示装置。
  24. １フレーム用の表示期間及びブランキング期間を含む請求項１～２１のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、
    前記表示期間において、前記ブランキングユニットが前記補償選択制御信号に応答して前記プルアップ制御ノードを充電するようにし、
    前記ブランキング期間において、前記第１転送回路が前記第１転送信号に応答して前記ブランキングプルアップ信号を用いて前記第１プルアップノードを充電するようにし、前記第２転送回路が前記第２転送信号に応答して前記ブランキングプルアップ信号を用いて前記第２プルアップノードを充電するようにする、駆動方法。
  25. 前記第１転送信号と前記第２転送信号とのシーケンスが同じである、請求項２４に記載の駆動方法。
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