JP7330892B2 - シフト・レジスタ・ユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

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本願は、出願番号がＣＮ２０１８１０６９１０８４．６であって、出願日が２０１８年６月２８日である中国特許出願に基づく優先権を主張し、当該中国特許出願のすべての開示内容を本願の一部としてここに援用する。

本開示の実施態様は、シフト・レジスタ・ユニット、ゲート駆動回路、表示装置及び駆動方法に関する。

表示の分野では、特にＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）の表示パネルにおいて、現在、一般的に、ゲート駆動回路がＧＡＴＥ ＩＣに集積化されている。ＩＣデザインでは、チップの面積はチップのコストに影響を与える主な要因であるので、チップの面積を効果的に削減する方法は技術開発者にとって重要な検討事項になる。

本開示の少なくとも一実施態様によれば、ブランキング入力回路と、表示入力回路と、出力回路と、カップリング回路とを含むシフト・レジスタ・ユニットが提供される。前記ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し、１フレームのブランキング時間帯にブランキング信号を第１のノードに入力するように配置される。前記表示入力回路は、第１のクロック信号に応じて、１フレームの表示時間帯に表示信号を前記第１のノードに入力するように配置される。前記出力回路は、前記第１のノードのレベルによる制御に基づき、複合出力信号を出力端に出力するように配置される。前記カップリング回路は、前記制御ノードに電気的に接続されているとともに、前記ブランキング信号に応じて前記制御ノードのレベルに対してカップリング制御を行うように配置される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記カップリング回路は第１のコンデンサを含み、前記第１のコンデンサの第１の電極は第３のクロック信号端に接続されて第３のクロック信号を前記ブランキング信号として受信し、前記第１のコンデンサの第２の電極は前記制御ノードに接続される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記カップリング回路は、第１のコンデンサと、第１のトランジスタとを含む。前記第１のトランジスタのゲートは前記制御ノードに接続され、前記第１のトランジスタの第１の電極は第３のクロック信号端に接続されて第３のクロック信号を前記ブランキング信号として受信し、前記第１のトランジスタの第２の電極は前記第１のコンデンサの第１の電極に接続され、前記第１のコンデンサの第２の電極は前記制御ノードに接続される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記ブランキング入力回路は、第２のクロック信号に応じて、前記ブランキング入力信号を前記制御ノードに入力するように配置される充電サブ回路と、前記充電サブ回路によって入力された前記ブランキング入力信号を記憶するように配置される記憶サブ回路と、前記制御ノードのレベルと第３のクロック信号とによる制御に基づき、前記ブランキング信号を前記第１のノードに入力するように配置される隔離サブ回路と、を含む。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記充電サブ回路は第２のトランジスタを含む。前記第２のトランジスタのゲートは第２のクロック信号端に接続されて前記第２のクロック信号を受信し、前記第２のトランジスタの第１の電極はブランキング入力信号端に接続されて前記ブランキング入力信号を受信し、前記第２のトランジスタの第２の電極は前記制御ノードに接続される。前記記憶サブ回路は第２のコンデンサを含み、前記第２のコンデンサの第１の電極は前記制御ノードに接続され、前記第２のコンデンサの第２の電極は第１の電圧端に接続されて第１の電圧を受信する。前記隔離サブ回路は、第３のトランジスタと、第４のトランジスタとを含む。前記第３のトランジスタのゲートは前記制御ノードに接続され、前記第３のトランジスタの第１の電極は第３のクロック信号端に接続されて前記第３のクロック信号を前記ブランキング信号として受信し、前記第３のトランジスタの第２の電極は前記第４のトランジスタの第１の電極に接続される。前記第４のトランジスタのゲートは前記第３のクロック信号端に接続されて前記第３のクロック信号を受信し、前記第４のトランジスタの第２の電極は前記第１のノードに接続される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記表示入力回路は第５のランジスタを含み、前記第５のランジスタのゲートは第１のクロック信号端に接続されて前記第１のクロック信号を受信し、前記第５のランジスタの第１の電極は表示入力信号端に接続されて前記表示信号を受信し、前記第５のランジスタの第２の電極は前記第１のノードに接続される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記出力端は、シフト信号出力端と、画素信号出力端とを含む。前記シフト信号出力端と前記画素信号出力端とは前記複合出力信号を出力する。前記出力回路は、第６のトランジスタと、第７のトランジスタと、第３のコンデンサとを含む。前記第６のトランジスタのゲートは前記第１のノードに接続され、前記第６のトランジスタの第１の電極は第４のクロック信号端に接続されて第４のクロック信号を前記複合出力信号として受信し、前記第６のトランジスタの第２の電極は前記シフト信号出力端に接続される。前記第７のトランジスタのゲートは前記第１のノードに接続され、前記第７のトランジスタの第１の電極は前記第４のクロック信号端に接続されて前記第４のクロック信号を前記複合出力信号として受信し、前記第７のトランジスタの第２の電極は前記画素信号出力端に接続され、前記第３のコンデンサの第１の電極は前記第１のノードに接続される。前記第３のコンデンサの第２の電極は前記第６のトランジスタの第２の電極に接続される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットノイズにおいて、ノイズ低減回路と、制御回路とをさらに含む。前記制御回路は、前記第１のノードのレベルによる制御に基づき、第２のノードのレベルを制御するように配置される。前記ノイズ低減回路は、前記第２のノードのレベルによる制御に基づき、前記第１のノード、前記シフト信号出力端、及び前記画素信号出力端に対してノイズ低減を行うように配置される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記制御回路は、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタとを含む。前記第８のトランジスタのゲートは、前記第８のトランジスタの第１の電極に接続されているとともに、第７の電圧端に接続されて第７の電圧を受信するように配置され、前記第８のトランジスタの第２の電極は前記第２のノードに接続される。前記第９のトランジスタのゲートは、前記第９のトランジスタの第１の電極に接続されているとともに、第８の電圧端に接続されて第８の電圧を受信するように配置され、前記第９のトランジスタの第２の電極は前記第２のノードに接続される。前記第１０のトランジスタのゲートは前記第１のノードに接続され、前記第１０のトランジスタの第１の電極は前記第２のノードに接続され、前記第１０のトランジスタの第２の電極は第４の電圧端に接続されて第４の電圧を受信する。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記ノイズ低減回路は、第１１のトランジスタと、第１２のトランジスタと、第１３のトランジスタとを含む。前記第１１のトランジスタのゲートは前記第２のノードに接続され、前記第１１のトランジスタの第１の電極は前記第１のノードに接続され、前記第１１のトランジスタの第２の電極は第３の電圧端に接続されて第３の電圧を受信する。前記第１２のトランジスタのゲートは前記第２のノードに接続され、前記第１２のトランジスタの第１の電極は前記シフト信号出力端に接続され、前記第１２のトランジスタの第２の電極は第５の電圧端に接続されて第５の電圧を受信する。前記第１３のトランジスタのゲートは前記第２のノードに接続され、前記第１３のトランジスタの第１の電極は前記画素信号出力端に接続され、前記第１３のトランジスタの第２の電極は第６の電圧端に接続されて第６の電圧を受信する。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、表示リセット回路をさらに含む。前記表示リセット回路は、表示リセット信号に応じて、前記第１のノードをリセットするように配置される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記表示リセット回路は第１４のトランジスタを含む。前記第１４のトランジスタのゲートは表示リセット信号端に接続されて前記表示リセット信号を受信し、前記第１４のトランジスタの第１の電極は前記第１のノードに接続され、前記第１４のトランジスタの第２の電極は第２の電圧端に接続されて第２の電圧を受信する。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、グローバル・リセット回路をさらに含む。前記グローバル・リセット回路は、グローバル・リセット信号に応じて、前記制御ノードをリセットするように配置される。

例えば、本開示の一実施態様に係るシフト・レジスタ・ユニットにおいて、前記グローバル・リセット回路は第１５のトランジスタを含む。前記第１５のトランジスタのゲートはグローバル・リセット信号端に接続されて前記グローバル・リセット信号を受信し、前記第１５のトランジスタの第１の電極は前記制御ノードに接続され、前記第１５のトランジスタの第２の電極は第１の電圧端に接続されて第１の電圧を受信する。

本開示の少なくとも一実施態様によれば、ゲート駆動回路をさらに提供する。該ゲート駆動回路は、複数のカスケード接続される本開示の実施態様に係るシフト・レジスタ・ユニットを含む。

例えば、本開示の一実施態様に係るゲート駆動回路において、第１のサブクロック信号線と、第２のサブクロック信号線と、第３のサブクロック信号線と、第４のサブクロック信号線とをさらに含む。第２ｎ－１（ｎが０より大きい整数である）段のシフト・レジスタ・ユニットは前記第１のサブクロック信号線に接続されて第１のクロック信号を受信し、第２ｎ－１段のシフト・レジスタ・ユニットは前記第３のサブクロック信号線に接続されて第４のクロック信号を受信し、第２ｎ段のシフト・レジスタ・ユニットは前記第２のサブクロック信号線に接続されて第１のクロック信号を受信し、第２ｎ段のシフト・レジスタ・ユニットは前記第４のサブクロック信号線に接続されて第４のクロック信号を受信する。

例えば、本開示の一実施態様に係るゲート駆動回路において、第５のサブクロック信号線と、第６のサブクロック信号線と、第７のサブクロック信号線とをさらに含む。第２ｎ－１（ｎが０より大きい整数である）段のシフト・レジスタ・ユニットは前記第５のサブクロック信号線に接続されて第２のクロック信号を受信し、第２ｎ－１段のシフト・レジスタ・ユニットは前記第６のサブクロック信号線に接続されて第３のクロック信号を受信し、第２ｎ段のシフト・レジスタ・ユニットは前記第６のサブクロック信号線に接続されて第２のクロック信号を受信し、第２ｎ段のシフト・レジスタ・ユニットは前記第５のサブクロック信号線に接続されて第３のクロック信号を受信し、各段のシフト・レジスタ・ユニットは前記第７のサブクロック信号線に接続されてグローバル・リセット信号を受信する。

本開示の少なくとも一実施態様によれば、本開示の実施態様に係るゲート駆動回路を含む表示装置が提供される。

本開示の少なくとも一実施態様によれば、１フレームのブランキング時間帯に、前記カップリング回路を、前記ブランキング信号に応じて前記制御ノードのレベルに対してカップリング制御を行うようにさせ、前記ブランキング入力回路が前記ブランキング信号を前記第１のノードに入力し、前記出力回路が前記第１のノードのレベルによる制御に基づき、前記複合出力信号を出力する、シフト・レジスタ・ユニットの駆動方法が提供されている。

本発明の実施形態に係る技術案をさらに明らかに説明するために、以下に実施形態に係る添付図面について簡単に紹介する。言うまでもないが、以下に記載の図面は、ただ本発明のある実施形態に係るものであり、本発明に対し制限するものではない。

本開示のある実施形態に係るシフト・レジスタ・ユニットの模式図である。 本開示のある実施形態に係るブランキング入力回路の模式図である。 本開示のある実施形態に係る別のシフト・レジスタ・ユニットの模式図である。 本開示のある実施形態に係るシフト・レジスタ・ユニットの回路図である。 本開示のある実施形態に係る別のシフト・レジスタ・ユニットの回路図である。 本開示のある実施形態に係るさらに別のシフト・レジスタ・ユニットの回路図である。 本開示のある実施形態に係るさらに別のシフト・レジスタ・ユニットの回路図である。 本開示のある実施形態に係るさらに別のシフト・レジスタ・ユニットの回路図である。 本開示のある実施形態に係るまた別のシフト・レジスタ・ユニットの回路図である。 本開示のある実施形態に係るゲート駆動回路の模式図である。 本開示のある実施形態に係る図１０に示すゲート駆動回路の動作時の信号のシーケンス図である。 図４に示すシフト・レジスタ・ユニットの第１のコンデンサが含まれない場合の信号シミュレーション図である。 図４に示すシフト・レジスタ・ユニットの信号シミュレーション図である。 図６に示すシフト・レジスタ・ユニットの信号シミュレーション図である。 本開示のある実施形態に係る表示装置の模式図である。

本開示の実施形態の目的、技術案および利点をより明確化するために、以下、本開示の実施形態の技術案について、本開示の実施形態の図面を参照し、明確かつ十分に説明する。説明される実施形態は、本開示の一部の実施形態であり、全ての実施形態ではないことが明らかである。説明される本開示の実施形態に基づき、当業者が創造的な労働を必要としない前提で得られる他の実施形態は、全て本開示の保護範囲に属する。

別途定義しない限り、ここに使用される技術用語又は科学用語とは、当業者によって理解される通常の意味を示すべきである。本開示に使用される「第１」、「第２」及び類似する用語は、何らの順番、数又は重要度を示すものではなく、異なる構成要素を区別するものに過ぎない。同様に、「１つ」や「１」、「当該」などの類似する用語は、数に対する制限を示すものではなく、少なくとも１つがある意味を示すものである。「含む」や「有する」などの類似する用語とは、前述の要素や物体は後に挙げられる要素や物体及びその同等物を網羅する意味であり、他の要素や物体を除外するものではない。「接続」や「繋がる」などの類似する用語は、物理的又は機械的な接続に限定されていなく、電気的な接続を含むことができ、直接か間接かに拘らない。「上」、「下」、「左」、「右」などの用語は、ただ相対的な位置関係を示すものであり、記述される対象の絶対位置が変更したら、当該相対的な位置関係がそれに応じて変更することもある。

本開示の実施形態では、例えば、Ｎ型トランジスタで各回路が実現される場合、用語「プルアップ」とは、ノード又はトランジスタのある電極のレベルの絶対値が上昇するように、当該ノード又は当該電極に対して充電することにより、対応するトランジスタの動作（例えば、オン）を実行させることを指す。用語「プルダウン」とは、ノード又はトランジスタのある電極のレベルの絶対値が低下するように、当該ノード又は当該電極を放電させることにより、対応するトランジスタの動作（例えば、オフ）を実行させることを指す。

また、例えば、Ｐ型トランジスタで各回路が実現される場合、用語「プルアップ」とは、ノード又はトランジスタのある電極のレベルの絶対値が低下するように、当該ノード又は当該電極を放電させることにより、対応するトランジスタの動作（例えば、オン）を実行させることを指す。用語「プルダウン」とは、ノード又はトランジスタのある電極のレベルの絶対値が上昇するように、当該ノード又は当該電極に対して充電することにより、対応するトランジスタの動作（例えば、オフ）を実行させることを指す。

そして、用語「プルアップ」、「プルダウン」の具体的な意味は、トランジスタに対する制御が実現されることにより、対応するスイッチ機能が実現可能の限り、採用されるトランジスタの具体的なタイプによって調整すればよい。

現在、ＯＬＥＤに用いられるゲート駆動回路は、一般的に３つのサブ回路、すなわち、検出回路と、表示回路と、それら両方の複合パルスが出力される接続回路（又はゲート回路）と組み合わせて構成される。このような回路構成は、非常に複雑になり、高解像度で狭額縁の要求を満たすことができない。

ＯＬＥＤ表示パネルにおけるサブ画素ユニットに対して補償する際、サブ画素ユニットにおいて画素補償回路を設けて内部補償を行う以外、センシング・トランジスタを設けることで外部補償を行ってもよい。外部補償を行うとき、シフト・レジスタ・ユニットからなるゲート駆動回路は、表示パネルにおけるサブ画素ユニットに走査トランジスタとセンシング・トランジスタを駆動するための駆動信号をそれぞれ提供する必要がある。例えば、１フレームの表示時間帯（ＤＳ）に、走査トランジスタのための走査駆動信号が提供され、１フレームのブランキング時間帯（ＢＬ）に、センシング・トランジスタのための感知駆動信号が提供される。

あるシフト・レジスタ・ユニットにおいて、トランジスタには閾値電圧のドリフト（例えば、負のドリフト）が存在する可能性があることから、制御ノードでリーク電流が生じる可能性がある。例えば、１フレームのブランキング時間帯に、制御ノードでリーク電流が生じるとき、第１のノードに対する充電が不充分になることから、当該シフト・レジスタ・ユニットはセンシング・トランジスタのための感知駆動信号を正常に出力できない可能性がある。

上記の問題について、本開示の少なくとも一実施形態によれば、ブランキング入力回路と、表示入力回路と、出力回路と、カップリング回路とを含むシフト・レジスタ・ユニットが提供される。ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し、１フレームのブランキング時間帯にブランキング（ｂｌａｎｋｉｎｇ）信号を第１のノードに入力するように配置される。表示入力回路は、第１のクロック信号に応じて、１フレームの表示時間帯に表示信号を第１のノードに入力するように配置される。出力回路は、第１のノードのレベルによる制御に基づき、複合出力信号を出力端に出力するように配置される。カップリング回路は、制御ノードに電気的に接続されているとともに、ブランキング信号に応じて制御ノードのレベルに対してカップリング制御を行うように配置される。本開示の実施形態によれば、上記のシフト・レジスタ・ユニットに対応するゲート駆動回路、表示装置及び駆動方法がさらに提供される。

本開示の実施形態に係るシフト・レジスタ・ユニットでは、制御ノードが高レベルである場合、制御ノードのレベルに対してカップリング制御を行うことにより、１フレームのブランキング時間帯に第１のノードに対する充電はより充分になり、異常な出力を回避することができる。

なお、本開示の実施形態では、説明するために、「１フレーム」、「各フレーム」又は「ある１フレーム」は、順に発生する表示時間帯とブランキング時間帯とを含むものであるように定義される。例えば、表示時間帯にゲート駆動回路は表示出力信号を出力し、当該表示出力信号は、第１行から最後の１行まで全画像の走査表示を完成するように表示パネルを駆動することができ、ブランキング時間帯にゲート駆動回路はブランキング出力信号を出力し、当該ブランキング出力信号は、表示パネルのある行のサブ画素ユニットにおけるセンシング・トランジスタを駆動して当該行のサブ画素ユニットの外部補償を完成することができる。

以下、図面を参照し、本開示の実施形態及びその例示について詳細に説明する。

本開示の少なくとも１つの実施形態によれば、シフト・レジスタ・ユニット１０が提供される。図１に示すように、当該シフト・レジスタ・ユニット１０は、ブランキング入力回路１００と、表示入力回路２００と、出力回路３００と、カップリング回路４００とを含む。ブランキング入力回路１００と、表示入力回路２００と、出力回路３００とは第１のノードＱを介して接続される。

当該ブランキング入力回路１００は、ブランキング入力信号を制御ノードＨに入力し、１フレームのブランキング時間帯にブランキング信号を第１のノードＱに入力するように配置される。

ある実施形態では、ブランキング入力回路１００は、ブランキング入力信号端ＳＴＵ１及び第２のクロック信号端ＣＬＫＢに接続されてもよく、これにより、第２のクロック信号端ＣＬＫＢから入力される第２のクロック信号による制御に基づき、ブランキング入力信号端ＳＴＵ１から入力されるブランキング入力信号を制御ノードＨに入力することができる。ブランキング入力回路１００は、さらに、第３のクロック信号端ＣＬＫＣに接続されてもよく、これにより、１フレームのブランキング時間帯に第３のクロック信号端ＣＬＫＣから入力される第３のクロック信号をブランキング信号として第１のノードＱに入力することで、第１のノードＱを高レベルにプルアップすることもできる。

例えば、ブランキング入力回路１００は、１フレームのブランキング時間帯に、ブランキング入力信号を受信して記憶し、次のフレームのブランキング時間帯に、ブランキング入力信号に基づき、第１のノードＱにブランキング信号を出力することにより、第１のノードＱを高レベルにプルアップすることができる。

例えば、複数のシフト・レジスタ・ユニット１０がカスケード接続されてゲート駆動回路を形成する場合、第１段のシフト・レジスタ・ユニット以外、残りの各段のシフト・レジスタ・ユニットのブランキング入力信号端ＳＴＵ１は、上の１段のシフト・レジスタ・ユニットの出力端ＯＵＴＰＵＴに電気的に接続されてもよい。例えば、出力端ＯＵＴＰＵＴにはシフト信号出力端ＣＲと画素信号出力端ＯＵＴとが含まれる場合、ブランキング入力信号端ＳＴＵ１はシフト信号出力端ＣＲに接続されてもよい。

当該表示入力回路２００は、第１のクロック信号に応じて、１フレームの表示時間帯に表示信号を第１のノードＱに入力するように配置される。例えば、ある実施形態では、表示入力回路２００は、第１のクロック信号端ＣＬＫＡに接続されて第１のクロック信号を受信してはよいし、表示入力信号端ＳＴＵ２に接続されて表示信号を受信してもよい。例えば、表示入力回路２００は、１フレームの表示時間帯に、第１のクロック信号による制御に基づき、表示信号を第１のノードＱに入力して第１のノードＱを高レベルにプルアップすることができる。

例えば、複数のシフト・レジスタ・ユニット１０がカスケード接続されてゲート駆動回路を形成する場合、第１段のシフト・レジスタ・ユニット以外、残りの各段のシフト・レジスタ・ユニットの表示入力信号端ＳＴＵ２は、上の１段のシフト・レジスタ・ユニットの出力端ＯＵＴＰＵＴに電気的に接続されてもよい。例えば、出力端ＯＵＴＰＵＴにはシフト信号出力端ＣＲと画素信号出力端ＯＵＴとが含まれる場合、表示入力信号端ＳＴＵ２はシフト信号出力端ＣＲに接続されてもよい。

なお、本開示の実施形態では、表示入力回路２００には、対応する機能を実現できれば、他の配置方式が採用されてもよく、本開示の実施形態はこれを限定しない。

当該出力回路３００は、第１のノードＱのレベルによる制御に基づき、複合出力信号を出力端ＯＵＴＰＵＴに出力するように配置される。例えば、ある実施形態では、出力回路３００は、第４のクロック信号端ＣＬＫＤに接続されて第４のクロック信号を複合出力信号として受信してもよい。例えば、複合出力信号には、表示出力信号とブランキング出力信号とが含まれ、１フレームの表示時間帯に、出力回路３００は、第１のノードＱのレベルによる制御に基づき、表示出力信号を出力端ＯＵＴＰＵＴに出力することができる。例えば、ある実施形態では、出力端ＯＵＴＰＵＴは、シフト信号出力端ＣＲと、画素信号出力端ＯＵＴとを含んでもよい。シフト信号出力端ＣＲから出力される表示出力信号は上段及び下段のシフト・レジスタ・ユニットの走査シフトに用いられてもよい。画素信号出力端ＯＵＴから出力される表示出力信号は、走査表示を行うように表示パネルにおけるサブ画素ユニットを駆動するために用いられてもよい。１フレームのブランキング時間帯に、出力回路３００は、第１のノードＱのレベルによる制御に基づき、ブランキング出力信号を出力端ＯＵＴＰＵＴに出力し、当該ブランキング出力信号はセンシング・トランジスタを駆動するために用いられてもよい。

当該カップリング回路４００は、制御ノードＨに電気的に接続されているとともに、ブランキング信号に応じて制御ノードＨのレベルに対してカップリング制御を行うように配置され、例えば、制御ノードＨのレベルをカップリング・プルアップする。例えば、ある実施形態では、カップリング回路４００は、第３のクロック信号端ＣＬＫＣに接続され、第３のクロック信号端ＣＬＫＣから入力される第３のクロック信号をブランキング信号としてもよい。例えば、１フレームのブランキング時間帯に、ブランキング入力回路１００は、制御ノードＨの電位が高レベルにプルアップされるように制御ノードＨに対して充電する。そして、次の1フレームのブランキング時間帯に、カップリング回路４００は、ブランキング信号に応じて、制御ノードＨのレベルをカップリング・プルアップしてもよい。これにより、制御ノードＨでリーク電流が生じることを回避することができ、よって当該フレームのブランキング時間帯に第１のノードＱに対する充電はより充分になり、異常な出力を回避することができる。

本開示の実施形態に係るシフト・レジスタ・ユニット１０では、カップリング回路４００を設けることにより、制御ノードＨが高レベルである場合、制御ノードＨのレベルをさらにカップリング・プルアップし、よって１フレームのブランキング時間帯に第１のノードＱに対する充電はより充分になり、異常な出力を回避することができる。

本開示の実施形態のある実施形態では、図２に示すように、ブランキング入力回路１００は、充電サブ回路１１０と、記憶サブ回路１２０と、隔離サブ回路１３０とを含む。

当該充電サブ回路１１０は、第２のクロック信号に応じて、ブランキング入力信号を制御ノードＨに入力するように配置される。例えば、充電サブ回路１１０は、ブランキング入力信号端ＳＴＵ１に接続されてブランキング入力信号を受信し、充電サブ回路１１０は、第２のクロック信号端ＣＬＫＢに接続されて第２のクロック信号を受信する。例えば、充電サブ回路１１０は、第２のクロック信号による制御に基づきオンになり、よってブランキング入力信号を制御ノードＨに入力することができる。

当該記憶サブ回路１２０は、充電サブ回路１１０から入力されるブランキング入力信号を記憶するように配置される。例えば、１フレームのブランキング時間帯に、制御ノードＨは、入力されたブランキング入力信号によって高レベルに充電され、記憶サブ回路１２０は、当該ブランキング入力信号を記憶することができ、よって次の1フレームのブランキング時間帯まで制御ノードＨが高レベルを保つことができる。

当該隔離サブ回路１３０は、制御ノードＨのレベルと第３のクロック信号とによる制御に基づき、ブランキング信号を第１のノードＱに入力するように配置される。例えば、ある実施形態では、隔離サブ回路１３０は、第３のクロック信号端ＣＬＫＣに接続されて第３のクロック信号を受信するとともに、第３のクロック信号をブランキング信号とする。

例えば、１フレームのブランキング時間帯に、隔離サブ回路１３０は、制御ノードＨのレベルと第３のクロック信号とによる制御に基づきオンになり、よってブランキング信号を第１のノードＱに入力することができる。また、例えば、ある実施形態では、隔離サブ回路１３０は、第１のノードＱと制御ノードＨとの間に設けられ、第１のノードＱと制御ノードＨとの相互影響を防止するために用いられる。例えば、ブランキング信号を出力する必要がない場合、隔離サブ回路１３０は第１のノードＱと制御ノードＨとの間の接続を遮断することができる。

本開示の実施形態に係るシフト・レジスタ・ユニット１０によれば、異なる時間帯に、ブランキング入力回路１００と表示入力回路２００によってそれぞれ第１のノードＱのレベルを制御することを実現することにより、ブランキング入力回路１００と表示入力回路２００とが同一の出力回路３００を共有して複合出力信号を出力することを実現する。

ある実施形態では、図３に示すように、シフト・レジスタ・ユニット１０は、第１のノードＱのレベルによる制御に基づき、第２のノードＱＢのレベルを制御するように配置される制御回路５００をさらに含んでもよい。例えば、ある実施形態では、制御回路５００は、第７の電圧端ＣＬＫＭ、及び第４の電圧端ＶＳＳ４に接続される。なお、本開示の実施形態では、第４の電圧端ＶＳＳ４は、例えば、直流の低レベル信号を提供するように配置されてもよい。以下の各実施形態は同様であるため、詳細な説明を省略する。

例えば、第１のノードＱが高レベルにある場合、制御回路５００は、第４の電圧端ＶＳＳ４によって第２のノードＱＢを低レベルにプルダウンすることができる。また、例えば、第１のノードＱの電位が低レベルにある場合、制御回路５００は、第２のノードＱＢのレベルを高レベルにプルアップするように、第７の電圧端ＣＬＫＭから入力される第７の電圧（例えば、高レベル）を利用して第２のノードＱＢに対して充電することができる。

別の実施形態では、制御回路５００は、第８の電圧端ＣＬＫＮに接続されて第８の電圧（例えば、高レベル）を受信してもよい。例えば、第７の電圧端ＣＬＫＭと第８の電圧端ＣＬＫＮが交互に高レベル電圧を入力するように配置されてもよい。つまり、第７の電圧端ＣＬＫＭが高レベル電圧を入力するとき、第８の電圧端ＣＬＫＮが低レベル電圧を入力し、第７の電圧端ＣＬＫＭが低レベル電圧を入力するとき、第８の電圧端ＣＬＫＮが高レベル電圧を入力する。

ある実施形態では、図３に示すように、シフト・レジスタ・ユニット１０は、ノイズ低減回路６００を含んでもよい。ノイズ低減回路６００は、第２のノードＱＢのレベルによる制御に基づき、第１のノードＱ及び出力端ＯＵＴＰＵＴに対してノイズ低減を行うように配置される。例えば、出力端ＯＵＴＰＵＴにはシフト信号出力端ＣＲと画素信号出力端ＯＵＴとが含まれる場合、ノイズ低減回路６００は、シフト信号出力端ＣＲ及び画素信号出力端ＯＵＴに対して同時にノイズ低減を行ってもよい。

例えば、ノイズ低減回路６００は、第３の電圧端ＶＳＳ３、第５の電圧端ＶＳＳ５、及び第６の電圧端ＶＳＳ６に接続される。ノイズ低減回路６００は、第２のノードＱＢのレベルによる制御に基づきオンになると、第３の電圧端ＶＳＳ３、第５の電圧端ＶＳＳ５、第６の電圧端ＶＳＳ６によってそれぞれ第１のノードＱ、シフト信号出力端ＣＲ、及び画素信号出力端ＯＵＴをプルダウンすることにより、ノイズ低減を実現させることができる。なお、本開示の実施形態における第３の電圧端ＶＳＳ３、第５の電圧端ＶＳＳ５及び第６の電圧端ＶＳＳ６は、例えば、直流の低レベル信号を提供するように配置されてもよい。以下の各実施形態は同様であるため、詳細な説明を省略する。

ある実施形態では、図３に示すように、シフト・レジスタ・ユニット１０は、表示リセット信号に応じて、第１のノードＱをリセットするように配置される表示リセット回路７００を含んでもよい。例えば、一例として、表示リセット回路７００は、表示リセット信号端ＳＴＤに接続されて表示リセット信号を受信するとともに、第２の電圧端ＶＳＳ２に接続されて低レベルの第２の電圧を受信してもよい。例えば、１フレームの表示時間帯に、表示リセット回路７００は、表示リセット信号に応じてオンになり、第２の電圧端ＶＳＳ２によって第１のノードＱをリセットしてもよい。例えば、複数のシフト・レジスタ・ユニット１０がカスケード接続されてゲート駆動回路を形成する場合、最後の１段のシフト・レジスタ・ユニット以外、残りの各段のシフト・レジスタ・ユニットの表示リセット信号端ＳＴＤは、次の１段のシフト・レジスタ・ユニットの出力端ＯＵＴＰＵＴ（例えばシフト信号出力端ＣＲ）に電気的に接続されてもよい。なお、本開示の実施形態における第２の電圧端ＶＳＳ２は、例えば、直流の低レベル信号を提供するように配置されてもよい。以下の各実施形態は同様であるため、詳細な説明を省略する。

ある実施形態では、図３に示すように、シフト・レジスタ・ユニット１０は、グローバル・リセット信号に応じて、制御ノードＨをリセットするように配置されるグローバル・リセット回路８００を含んでもよい。例えば、一例として、グローバル・リセット回路８００は、グローバル・リセット信号端ＴＲＳＴに接続されてグローバル・リセット信号を受信するとともに、第１の電圧端ＶＳＳ１に接続されて低レベルの第１のレベルを受信する。例えば、複数のシフト・レジスタ・ユニット１０がカスケード接続されてゲート駆動回路を形成する場合、１フレームの表示時間帯の前に、各段のシフト・レジスタ・ユニット１０におけるグローバル・リセット回路８００は、グローバル・リセット信号に応じてオンになり、第１の電圧端ＶＳＳ１によって制御ノードＨをリセットすることにより、各段のシフト・レジスタ・ユニット１０に対するグローバル・リセットを実現する。なお、本開示の実施形態における第１の電圧端ＶＳＳ１は、例えば、直流の低レベル信号を提供するように配置されてもよい。以下の各実施形態は同様であるため、詳細な説明を省略する。

なお、本開示の実施形態では、例えば、第１の電圧端ＶＳＳ１と、第２の電圧端ＶＳＳ２と、第３の電圧端ＶＳＳ３と、第４の電圧端ＶＳＳ４と、第５の電圧端ＶＳＳ５と、第６の電圧端ＶＳＳ６とから入力される低レベル信号は同じであってもよい。つまり、上記の６つの電圧端が同一信号線に接続されて同一低レベル信号を受信してもよい。また、例えば、上記の６つの電圧端のうちの２つ、３つ又はそれ以上は、同一信号線に接続されて同一低レベル信号を受信してもよい。また、例えば、上記の６つの電圧端は、それぞれ異なる信号線に接続されて異なる低レベル信号をそれぞれ受信してもよい。本開示の実施形態では、第１の電圧端ＶＳＳ１、第２の電圧端ＶＳＳ２、第３の電圧端ＶＳＳ３、第４の電圧端ＶＳＳ４、第５の電圧端ＶＳＳ５、及び第６の電圧端ＶＳＳ６の設置方式が限定されない。

当業者にとっては、図３には、シフト・レジスタ・ユニット１０の制御回路５００と、ノイズ低減回路６００と、表示リセット回路７００と、グローバル・リセット回路８００とが示されたが、上記の例示が本開示の保護範囲を制限しないことは理解されるべきである。実用上、当業者は、状況に応じて、上記の各回路のうちの１つ又は複数のものを使用するか使用しないかを選択することができ、前記各回路による様々な組み合わせや変形のすべては本開示の原理から逸脱しないものであり、この詳細な説明を省略する。

本開示のある実施形態では、図３に示すシフト・レジスタ・ユニット１０は、図４に示す回路構成として実現されてもよい。図４に示すように、当該シフト・レジスタ・ユニット１０は、第２ないし第１５のトランジスタＭ２－Ｍ１５と、第１のコンデンサＣ１と、第２のコンデンサＣ２と、第３のコンデンサＣ３とを含む。出力端ＯＵＴＰＵＴは、シフト信号出力端ＣＲと、画素信号出力端ＯＵＴとを含み、シフト信号出力端ＣＲと画素信号出力端ＯＵＴのいずれも複合出力信号を出力できる。なお、図４中に示す全てのトランジスタについて、Ｎ型トランジスタを例として説明する。

図４に示すように、ブランキング入力回路１００における充電サブ回路１１０は、第２のトランジスタＭ２として実現されてもよい。第２のトランジスタＭ２のゲートは、第２のクロック信号端ＣＬＫＢに接続されて第２のクロック信号を受信し、第２のトランジスタＭ２の第１の電極は、ブランキング入力信号端ＳＴＵ１に接続されてブランキング入力信号を受信し、第２のトランジスタＭ２の第２の電極は制御ノードＨに接続される。例えば、第２のクロック信号が高レベルのオン信号になると、第２のトランジスタＭ２は、第２のクロック信号による制御に基づきオンになり、よってブランキング入力信号を入力し制御ノードＨに対して充電することができる。

図４に示すように、ブランキング入力回路１００における記憶サブ回路１２０は、第２のコンデンサＣ２として実現されてもよい。第２のコンデンサＣ２の第１の電極は、制御ノードＨに接続され、第２のコンデンサＣ２の第２の電極は第１の電圧端ＶＳＳ１に接続されて第１の電圧を受信する。第２のコンデンサＣ２が設けられることで、制御ノードＨの電位が保たれることができる。例えば、１フレームのブランキング時間帯に、充電サブ回路１１０によって制御ノードＨが高電位に充電され、第２のコンデンサＣ２によって制御ノードＨの高電位が次の1フレームのブランキング時間帯まで保たれる。なお、本開示の実施形態では、第２のコンデンサＣ２の第２の電極は、第１の電圧端ＶＳＳ１に接続される以外、その他電圧端に接続されてもよい。例えば、第２のコンデンサＣ２の第２の電極は接地されてもよい。本開示の実施形態では、これが限定されない。

図４に示すように、ブランキング入力回路１００における隔離サブ回路１３０は、第３のトランジスタＭ３及び第４のトランジスタＭ４として実現されてもよい。第３のトランジスタＭ３のゲートは制御ノードＨに接続され、第３のトランジスタＭ３の第１の電極は第３のクロック信号端ＣＬＫＣに接続されて第３のクロック信号をブランキング信号として受信し、第３のトランジスタＭ３の第２の電極は第４のトランジスタＭ４の第１の電極に接続される。第４のトランジスタＭ４のゲートは第３のクロック信号端ＣＬＫＣに接続されて第３のクロック信号を受信し、第４のトランジスタＭ４の第２の電極は第１のノードＱに接続される。例えば、１フレームのブランキング時間帯に、第３のトランジスタＭ３が制御ノードＨによる制御に基づきオンになり、第３のクロック信号が高レベルになると、第４のトランジスタＭ４が第３のクロック信号による制御に基づきオンになり、よって第３のクロック信号がブランキング信号として第３のトランジスタＭ３と第４のトランジスタＭ４を介して第１のノードＱに対して充電する。

図４に示すように、表示入力回路２００は第５のランジスタＭ５として実現されてもよい。第５のランジスタＭ５のゲートは第１のクロック信号端ＣＬＫＡに接続されて第１のクロック信号を受信し、第５のランジスタＭ５の第１の電極は表示入力信号端ＳＴＵ２に接続されて表示信号を受信し、第５のランジスタＭ５の第２の電極は第１のノードＱに接続される。例えば、１フレームの表示時間帯に、第５のランジスタＭ５は第１のクロック信号による制御に基づきオンになり、よって表示信号を利用して第１のノードＱに対して充電する。

図４に示すように、出力回路３００は、第６のトランジスタＭ６と、第７のトランジスタＭ７と、第３のコンデンサＣ３とを含むように実現されてもよい。第６のトランジスタＭ６のゲートは第１のノードＱに接続され、第６のトランジスタＭ６の第１の電極は第４のクロック信号端ＣＬＫＤに接続されて第４のクロック信号を複合出力信号として受信し、第６のトランジスタＭ６の第２の電極はシフト信号出力端ＣＲに接続される。第７のトランジスタＭ７のゲートは第１のノードＱに接続され、第７のトランジスタＭ７の第１の電極は第４のクロック信号端ＣＬＫＤに接続されて第４のクロック信号を複合出力信号として受信し、第７のトランジスタＭ７の第２の電極は画素信号出力端ＯＵＴに接続される。第３のコンデンサＣ３の第１の電極は第１のノードＱに接続され、第３のコンデンサＣ３の第２の電極は第６のトランジスタＭ６の第２の電極に接続される。例えば、第１のノードＱの電位が高レベルである場合、第６のトランジスタＭ６及び第７のトランジスタＭ７がオンになり、よって第４のクロック信号を複合出力信号としてシフト信号出力端ＣＲ及び画素信号出力端ＯＵＴに出力することができる。

図４に示すように、制御回路５００は、第８のトランジスタＭ８と、第９のトランジスタＭ９と、第１０のトランジスタＭ１０とを含むように実現されてもよい。第８のトランジスタＭ８のゲートは第１の電極に接続されるとともに、第７の電圧端ＣＬＫＭに接続されて第７の電圧を受信するように配置され、第８のトランジスタＭ８の第２の電極は第２のノードＱＢに接続される。第９のトランジスタＭ９のゲートは第１の電極に接続されるとともに、第８の電圧端ＣＬＫＮに接続されて第８の電圧を受信するように配置され、第９のトランジスタＭ９の第２の電極は第２のノードＱＢに接続される。第１０のトランジスタＭ１０のゲートは第１のノードＱに接続され、第１０のトランジスタＭ１０の第１の電極は第２のノードＱＢに接続され、第１０のトランジスタＭ１０の第２の電極は第４の電圧端ＶＳＳ４に接続されて第４の電圧を受信する。

例えば、第７の電圧端ＣＬＫＭと第８の電圧端ＣＬＫＮは、交互に高レベルを入力するように配置されてもよい。つまり、第７の電圧端ＣＬＫＭが高レベルを入力すると、第８の電圧端ＣＬＫＮが低レベルを入力し、また、第７の電圧端ＣＬＫＭが低レベルを入力すると、第８の電圧端ＣＬＫＮが高レベルを入力する。言い換えると、第８のトランジスタＭ８と第９のトランジスタＭ９のうち、１つのトランジスタのみがオン状態にあり、よってトランジスタが長時間でオンになることで起因するパフォーマンスドリフトを抑制することができる。第８のトランジスタＭ８又は第９のトランジスタＭ９がオンになると、第７の電圧又は第８の電圧によって第２のノードＱＢに対して充電することができ、よって第２のノードＱＢを高レベルにプルアップする。第１のノードＱの電位が高レベルである場合、第１０のトランジスタＭ１０がオンになる。例えば、トランジスタの設計上、第１０のトランジスタＭ１０と第８のトランジスタＭ８（又は第９のトランジスタＭ９）は、第１０のトランジスタＭ１０と第８のトランジスタＭ８（又は第９のトランジスタＭ９）両方がオンになる場合、第２のノードＱＢのレベルを低レベルまでプルダウンするように配置（例えば、両方のサイズ比、閾値電圧などに対して配置）されてもよい。ここで、該低レベルにより、第１１のトランジスタＭ１１、第１２のトランジスタＭ１２、及び第１３のトランジスタＭ１３を、オフ状態を保つようにすることができる。

図４に示すように、ノイズ低減回路６００は、第１１のトランジスタＭ１１と、第１２のトランジスタＭ１２と、第１３のトランジスタＭ１３とを含むように実現されてもよい。第１１のトランジスタＭ１１のゲートは第２のノードＱＢに接続され、第１１のトランジスタＭ１１の第１の電極は第１のノードＱに接続され、第１１のトランジスタＭ１１の第２の電極は第３の電圧端ＶＳＳ３に接続されて第３の電圧を受信する。第１２のトランジスタＭ１２のゲートは第２のノードＱＢに接続され、第１２のトランジスタＭ１２の第１の電極はシフト信号出力端ＣＲに接続され、第１２のトランジスタＭ１２の第２の電極は第５の電圧端ＶＳＳ５に接続されて第５の電圧を受信する。第１３のトランジスタＭ１３のゲートは第２のノードＱＢに接続され、第１３のトランジスタＭ１３の第１の電極は画素信号出力端ＯＵＴに接続され、第１３のトランジスタＭ１３の第２の電極は第６の電圧端ＶＳＳ６に接続されて第６の電圧を受信する。

例えば、第２のノードＱＢの電位が高レベルである場合、第１１のトランジスタＭ１１、第１２のトランジスタＭ１２、及び第１３のトランジスタＭ１３がオンになり、よって第３の電圧、第５の電圧、及び第６の電圧を利用してそれぞれ第１のノードＱ、シフト信号出力端ＣＲ、画素信号出力端ＯＵＴをプルダウンしてノイズを低減することができる。

図４に示すように、表示リセット回路７００は、第１４のトランジスタＭ１４として実現されてもよい。第１４のトランジスタＭ１４のゲートは表示リセット信号端ＳＴＤに接続されて表示リセット信号を受信し、第１４のトランジスタＭ１４の第１の電極は第１のノードＱに接続され、第１４のトランジスタＭ１４の第２の電極は第２の電圧端ＶＳＳ２に接続されて第２の電圧を受信する。例えば、表示リセット信号が高レベルである場合、第１４のトランジスタＭ１４がオンになり、よって第２の電圧端ＶＳＳ２を利用して第１のノードＱをリセットすることができる。

図４に示すように、グローバル・リセット回路８００は第１５のトランジスタＭ１５として実現されてもよい。第１５のトランジスタＭ１５のゲートはグローバル・リセット信号端ＴＲＳＴに接続されてグローバル・リセット信号を受信し、第１５のトランジスタＭ１５の第１の電極は制御ノードＨに接続され、第１５のトランジスタＭ１５の第２の電極第１の電圧端ＶＳＳ１に接続されて第１の電圧を受信する。例えば、グローバル・リセット信号が高レベルである場合、第１５のトランジスタＭ１５がオンになり、よって第１の電圧端ＶＳＳ１を利用して制御ノードＨをリセットすることができる。

ある実施形態では、図４に示すように、カップリング回路４００は第１のコンデンサＣ１として実現されてもよい。第１のコンデンサＣ１の第１の電極は第３のクロック信号端ＣＬＫＣに電気的に接続されて第３のクロック信号をブランキング信号として受信し、第１のコンデンサＣ１の第２の電極は制御ノードＨに接続される。例えば、制御ノードＨが高レベルである場合、第３のトランジスタＭ３がオンになるとともに、第３のクロック信号が高レベルである場合、第４のトランジスタＭ４がオンになり、よって高レベルの第３のクロック信号がブランキング信号として第３のトランジスタＭ３と第４のトランジスタＭ４を介して第１のノードＱに入力され、第１のノードＱに対して充電する。同時に、第３のクロック信号が高レベルである場合、当該高レベルが第１のコンデンサＣ１を介して制御ノードＨに対してさらにカップリング・プルアップすることにより、第３のトランジスタＭ３がより充分にオンになり、ブランキング信号による第１のノードＱに対する充電はより充分になり、よって異常な出力を回避する。

別の実施形態では、図５に示すように、第１のコンデンサＣ１の第１の電極は第１０の電圧端ＶＤＤに接続されて第１０の電圧を受信してもよく、例えば、第１０の電圧は直流高レベルである。なお、図５に示すシフト・レジスタ・ユニットと図４中に示すシフト・レジスタ・ユニットの同じ部分について、上記の説明を参照することができ、ここで詳細な説明を省略する。

さらにある実施形態では、図６に示すように、カップリング回路４００は、第１のトランジスタＭ１と、第１のコンデンサＣ１とを含むように実現されてもよい。第１のトランジスタＭ１のゲートは制御ノードＨに接続され、第１のトランジスタＭ１の第１の電極は第３のクロック信号端ＣＬＫＣに接続されて第３のクロック信号をブランキング信号として受信し、第１のトランジスタＭ１の第２の電極は第１のコンデンサＣ１の第１の電極に接続される。第１のコンデンサＣ１の第２の電極は制御ノードＨに接続される。例えば、制御ノードＨが高レベルである場合、第１のトランジスタＭ１がオンになり、よって第３のクロック信号端ＣＬＫＣから提供される第３のクロック信号が第１のコンデンサＣ１の第１の電極に与えられてもよい。第３のクロック信号が高レベルである場合、該高レベルは第１のコンデンサＣ１を介して制御ノードＨに対してさらにカップリング・プルアップし、よって第３のトランジスタＭ３がより充分にオンになり、ブランキング信号による第１のノードＱに対する充電はより充分になり、よって異常な出力を回避する。

なお、図６に示すシフト・レジスタ・ユニットと図４に示すシフト・レジスタ・ユニットの同じ部分について、上記の説明を参照することができ、ここで詳細な説明を省略する。

別の実施形態に係るシフト・レジスタ・ユニット１０には、図７に示すように、図６中に示すシフト・レジスタ・ユニット１０と比べて、当該シフト・レジスタ・ユニット１０は第２０のトランジスタＭ２０をさらに含んでもよい。当該第２０のトランジスタＭ２０のゲートは、グローバル・リセット信号端ＴＲＳＴに接続されてグローバル・リセット信号を受信し、第２０のトランジスタＭ２０の第１の電極は第１のノードＱに接続され、第２０のトランジスタＭ２０の第２の電極は第１の電圧端ＶＳＳ１に接続されて第１の電圧を受信する。例えば、複数の図７におけるシフト・レジスタ・ユニット１０がカスケード接続されてゲート駆動回路を形成すると、１フレームの表示時間帯の前に、各段のシフト・レジスタ・ユニット１０における第１５のトランジスタＭ１５及び第２０のトランジスタＭ２０はグローバル・リセット信号に応じてオンになり、第１の電圧端ＶＳＳ１によって制御ノードＨ及び第１のノードＱに対して同時にリセットし、よって各段のシフト・レジスタ・ユニット１０に対するグローバル・リセットを実現する。

なお、図７には、第２０のトランジスタＭ２０の第２の電極が第１の電圧端ＶＳＳ１に接続されるが、本開示の実施形態は、これを含むがこれに限らない。例えば、第２０のトランジスタＭ２０の第２の電極は、さらに、第２の電圧端ＶＳＳ２、第３の電圧端ＶＳＳ３、第４の電圧端ＶＳＳ４、第５の電圧端ＶＳＳ５、及び第６の電圧端ＶＳＳ６のうちの任意１つに接続されて直流の低レベル信号を受信してもよい。

以下、図１２、図１３及び図１４に示す信号シミュレーション図を参照し、図４及び図６に示す例示についてさらに説明する。図１２は、図４に示すシフト・レジスタ・ユニット１０の第１のコンデンサが含まない場合（つまり、カップリング回路４００が設けられない場合）の信号シミュレーション図である。図１３は、図４に示すシフト・レジスタ・ユニット１０（カップリング回路４００には、第１のコンデンサＣ１が含まれる）の信号シミュレーション図である。図１４は、図６に示すシフト・レジスタ・ユニット１０（カップリング回路４００には、第１のコンデンサＣ１と、第１のトランジスタＭ１とが含まれる）の信号シミュレーション図である。

カップリング回路４００が設けられる場合、図１３及び図１４に示すように、制御ノードＨが高レベルであり、かつ、第３のクロック信号端ＣＬＫＣから提供される第３のクロック信号が高レベルである場合、制御ノードＨのレベルがさらにカップリング・プルアップされ、第１のノードＱに対する充電はより充分になり（つまり、第１のノードＱの電位はより高くなり）、よって異常な出力を回避することができる。

また、図１３に示すように、カップリング回路４００には第１のコンデンサＣ１のみが含まれ、第１のトランジスタＭ１が含まない場合、制御ノードＨが低レベルになり、かつ、第３のクロック信号端ＣＬＫＣから提供される第３のクロック信号が高レベルである場合、当該高レベルが第１のコンデンサＣ１を介して制御ノードＨをカップリング・プルアップし（図１３における点線の楕円に示すように）、よって制御ノードＨへノイズが導入されてしまう。

図１４に示すように、カップリング回路４００には第１のコンデンサＣ１と第１のトランジスタＭ１が含まれる場合、制御ノードＨが低レベルになると、第１のトランジスタＭ１がオフされるため、このときの第３のクロック信号端ＣＬＫＣから提供される第３のクロック信号が高レベルであっても、当該高レベルが第１のコンデンサＣ１を介して制御ノードＨをカップリング・プルアップすることができない（図６に示すシフト・レジスタ・ユニットを参照）。つまり、制御ノードＨへノイズが導入されることがない。

図８に示すように、本開示のある実施形態によれば、シフト・レジスタ・ユニット１０がさらに提供されている。図６に示すシフト・レジスタ・ユニット１０と比べて、図８に示すシフト・レジスタ・ユニット１０は、出力回路３００は第１６のトランジスタＭ１６をさらに含んでもよい。これに応じて、ノイズ低減回路６００は第１７のトランジスタＭ１７をさらに含んでもよい。

図８に示すように、第１６のトランジスタＭ１６のゲートは第１のノードＱに接続され、第１６のトランジスタＭ１６の第１の電極は第５のクロック信号端ＣＬＫＥに接続されて第５のクロック信号を受信し、第１６のトランジスタＭ１６の第２の電極は他の画素信号出力端ＯＵＴ２に接続される。例えば、第１のノードＱの電位が高レベルである場合、第１６のトランジスタＭ１６がオンになり、よって第５のクロック信号が画素信号出力端ＯＵＴ２に出力される。例えば、ある実施形態では、第５のクロック信号端ＣＬＫＥから入力される第５のクロック信号は、第４のクロック信号端ＣＬＫＤから入力される第４のクロック信号と同じであるように配置されてもよい。また、例えば、別の実施形態では、第５のクロック信号と第４のクロック信号は異なることで、画素信号出力端ＯＵＴとＯＵＴ２からそれぞれ異なる信号を出力して駆動能力を向上させることができる。

図８に示すように、第１７のトランジスタＭ１７のゲートは第２のノードＱＢに接続され、第１７のトランジスタＭ１７の第１の電極は画素信号出力端ＯＵＴ２に接続され、第１７のトランジスタＭ１７の第２の電極は第６の電圧端ＶＳＳ６に接続される。例えば、第２のノードＱＢの電位が高レベルである場合、第１７のトランジスタＭ１７がオンになり、よって第６の電圧端ＶＳＳ６を利用して画素信号出力端ＯＵＴ２に対してノイズ低減を行うことができる。なお、第１７のトランジスタＭ１７の第２の電極は、画素信号出力端ＯＵＴ２に対するプルダウンノイズ低減が実現可能の限り、他の信号端に接続されるように配置されてもよい。本開示の実施形態では、これが限定されない。

以上、シフト・レジスタ・ユニットに出力端が２つ、３つ含まれる例のみが示されるが、本開示の記載によれば、実際な状況に応じてそれ以上の出力端が設けられることができ、上記の例示が本開示の保護範囲を制限すべきものではないことは、当業者によって理解されるべきである。

上述したように、本開示の実施形態に係るシフト・レジスタ・ユニット１０では、第２のコンデンサＣ２を利用して制御ノードＨでの電位が維持され、第３のコンデンサＣ３を利用して第１のノードＱでの電位が維持される。第２のコンデンサＣ２及び／又は第３のコンデンサＣ３は、プロセスによって製造されたコンデンサ素子であってもよい。例えば、専用のコンデンサ電極を作ることによりコンデンサ素子を実現させ、当該コンデンサの各電極は金属層、半導体層（例えば、ドープトポリシリコン）などで実現されてもよい。あるいは、第２のコンデンサＣ２及び／又は第３のコンデンサＣ３は、各素子同士の間の寄生コンデンサによって実現されてもよい。第２のコンデンサＣ２及び／又は第３のコンデンサＣ３の接続方式は、以上に記載の方式に限らず、制御ノードＨ又は第１のノードＱに書き込まれるレベルを記憶できる限り、他の適宜な接続方式であってもよい。

第１のノードＱ及び／又は制御ノードＨの電位が高レベルに維持される場合、あるトランジスタ（例えば、第２のトランジスタＭ２、第１５のトランジスタＭ１５、第４のトランジスタＭ４、第５のランジスタＭ５、第１１のトランジスタＭ１１、及び第１４のトランジスタＭ１４）の第１の電極が第１のノードＱ又は制御ノードＨに接続され、第２の電極が低レベル信号に接続されることがある。これらのトランジスタのゲートに入力されるのは非オン信号である場合であっても、これらの第１の電極と第２の電極の間に電圧差があるので、リーク電流が生じることで、シフト・レジスタ・ユニット１０において第１のノードＱ及び／又は制御ノードＨに対する電位維持の効果が劣化する可能性がある。

例えば、図６に示すように、制御ノードＨを例として、第２のトランジスタＭ２は、第１の電極がブランキング入力信号端ＳＴＵ１に接続され、第２の電極が制御ノードＨに接続される。制御ノードＨが高レベルにあり、ブランキング入力信号端ＳＴＵ１から入力される信号が低レベルである場合、制御ノードＨから第２のトランジスタＭ２を介してリーク電流が生じる可能性がある。

上記の問題について、図９に示すように、本開示のある実施形態によれば、リーク電流を防止するためのシフト・レジスタ・ユニット１０が提供される。当該シフト・レジスタ・ユニット１０は、図６におけるシフト・レジスタ・ユニット１０との相違点が、第２のリーク電流防止トランジスタＭ２＿ｂと、第４のリーク電流防止トランジスタＭ４＿ｂと、第５のリーク電流防止トランジスタＭ５＿ｂと、第１１のリーク電流防止トランジスタＭ１１＿ｂと、第１４のリーク電流防止トランジスタＭ１４＿ｂと、第１５のリーク電流防止トランジスタＭ１５＿ｂと、第１８のトランジスタＭ１８と、第１０の九トランジスタＭ１９とが追加されることである。以下、第２のリーク電流防止トランジスタＭ２＿ｂを例として、リーク電流防止の動作原理について説明する。

第２のリーク電流防止トランジスタＭ２＿ｂのゲートは第２のクロック信号端ＣＬＫＢに接続され、第２のリーク電流防止トランジスタＭ２＿ｂの第１の電極は第１８のトランジスタＭ１８の第２の電極に接続され、第２のリーク電流防止トランジスタＭ２＿ｂの第２の電極は制御ノードＨに接続される。第１８のトランジスタＭ１８のゲートは制御ノードＨに接続され、第１８のトランジスタＭ１８の第１の電極は第９の電圧端ＶＡに接続されて高レベルの第９の電圧を受信する。制御ノードＨが高レベルにある場合、第１８のトランジスタＭ１８は、制御ノードＨのレベルによる制御に基づきオンになり、よって第９の電圧端ＶＡから入力される高レベル信号を第２のリーク電流防止トランジスタＭ２＿ｂの第１の電極に入力することにより、第２のリーク電流防止トランジスタＭ２＿ｂの第１の電極及び第２の電極両方を高レベルにさせ、これにより、制御ノードＨでの電荷が第２のリーク電流防止トランジスタＭ２＿ｂを介してリークすることを防止できる。このとき、第２のリーク電流防止トランジスタＭ２＿ｂのゲートは第２のトランジスタＭ２のゲートに接続されるので、第２のトランジスタＭ２と第２のリーク電流防止トランジスタＭ２＿ｂの組み合わせは、前記第２のトランジスタＭ２と同じ効果を実現させながら、リーク電流防止の効果も奏する。

これと同様に、第１５のリーク電流防止トランジスタＭ１５＿ｂは第１８のトランジスタＭ１８と組み合わせることにより、制御ノードＨでの電荷が第１５のリーク電流防止トランジスタＭ１５＿ｂ及び第１５のトランジスタＭ１５を介してリークすることを防止できる。これと同様に、第４のリーク電流防止トランジスタＭ４＿ｂ、第５のリーク電流防止トランジスタＭ５＿ｂ、第１１のリーク電流防止トランジスタＭ１１＿ｂ、及び第１４のリーク電流防止トランジスタＭ１４＿ｂは、それぞれ第１９のトランジスタＭ１９と組み合わせて、リーク電流防止の構成を実現することにより、第１のノードＱでの電荷のリークを防止することができる。第１のノードＱのリーク電流の発生を防止する動作原理は、上述した制御ノードＨでのリーク電流の発生を防止する動作原理と同じであり、ここで詳細な説明を省略する。

なお、本開示の実施形態で採用するトランジスタは、全て薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を持つ他のスイッチ素子であってもよい。本開示の実施形態では、全て薄膜トランジスタを例として説明する。ここで採用するトランジスタのソースとドレインは、構成上、対称なものとすることができるので、そのソースとドレインは、構成上、違いのないものとすることができる。本開示の実施形態では、トランジスタのゲート以外の２つの電極を区別するために、直接その中の１つを第１の電極として、他の１つを第２の電極として説明する。なお、トランジスタは、特性によって、Ｎ型とＰ型トランジスタに分類される。トランジスタがＰ型トランジスタである場合、オン電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適宜な電圧）であり、オフ電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適宜な電圧）であり、トランジスタがＮ型トランジスタ場合、オン電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適宜な電圧）であり、オフ電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適宜な電圧）である。

また、なお、本開示の実施形態に係るシフト・レジスタ・ユニット１０に採用されるトランジスタは、全てＮ型トランジスタを例として説明したが、本開示の実施形態では、これを含むがこれに限らない。例えば、シフト・レジスタ・ユニット１０における少なくとも一部のトランジスタには、Ｐ型トランジスタが採用されてもよい。

本開示のある実施形態によれば、図１０に示すように、複数のカスケード接続されるシフト・レジスタ・ユニット１０を含むゲート駆動回路２０が提供される。その中の任意の１つ又は複数のシフト・レジスタ・ユニット１０は本開示の実施形態に係るシフト・レジスタ・ユニット１０の構成又はその変形を採用してもよい。なお、図１０に、ゲート駆動回路２０における前の４段のシフト・レジスタ・ユニット（Ａ１、Ａ２、Ａ３和Ａ４）のみが模式的に示される。

図１０に示すように、ゲート駆動回路２０は、第１のサブクロック信号線ＣＬＫ＿１と、第２のサブクロック信号線ＣＬＫ＿２と、第３のサブクロック信号線ＣＬＫ＿３と、第４のサブクロック信号線ＣＬＫ＿４とをさらに含む。シフト・レジスタ・ユニットが第１のクロック信号端ＣＬＫＡ、及び第４のクロック信号端ＣＬＫＤに接続される場合、第２ｎ－１（ｎは０より大きい整数である）段のシフト・レジスタ・ユニットは、第１のサブクロック信号線ＣＬＫ＿１に接続されて第１のクロック信号を受信し、例えば、第１のクロック信号端ＣＬＫＡを介して第１のサブクロック信号線ＣＬＫ＿１に接続され、第２ｎ－１段のシフト・レジスタ・ユニットは、第３のサブクロック信号線ＣＬＫ＿３に接続されて第４のクロック信号を受信し、例えば、第４のクロック信号端ＣＬＫＤを介して第３のサブクロック信号線ＣＬＫ＿３に接続される。第２ｎ段のシフト・レジスタ・ユニットは、第２のサブクロック信号線ＣＬＫ＿２に接続されて第１のクロック信号を受信し、例えば、第１のクロック信号端ＣＬＫＡを介して第２のサブクロック信号線ＣＬＫ＿２に接続される。第２ｎ段のシフト・レジスタ・ユニットは、第４のサブクロック信号線ＣＬＫ＿４に接続されて第４のクロック信号を受信し、例えば、第４のクロック信号端ＣＬＫＤを介して第４のサブクロック信号線ＣＬＫ＿４に接続される。

図１０に示すように、ゲート駆動回路２０は、第５のサブクロック信号線ＣＬＫ＿５と、第６のサブクロック信号線ＣＬＫ＿６と、第７のサブクロック信号線ＣＬＫ＿７とをさらに含む。シフト・レジスタ・ユニットが第２のクロック信号端ＣＬＫＢ、第３のクロック信号端ＣＬＫＣ、及びグローバル・リセット信号端ＴＲＳＴに接続される場合、第２ｎ－１（ｎは０より大きい整数である）段のシフト・レジスタ・ユニットは第５のサブクロック信号線ＣＬＫ＿５に接続されて第２のクロック信号を受信し、例えば、第２のクロック信号端ＣＬＫＢを介して第５のサブクロック信号線ＣＬＫ＿５に接続され、第２ｎ－１段のシフト・レジスタ・ユニットは第６のサブクロック信号線ＣＬＫ＿６に接続されて第３のクロック信号を受信し、例えば、第３のクロック信号端ＣＬＫＣを介して第６のサブクロック信号線ＣＬＫ＿６に接続される。第２ｎ段のシフト・レジスタ・ユニットは第６のサブクロック信号線ＣＬＫ＿６に接続されて第２のクロック信号を受信し、例えば、第２のクロック信号端ＣＬＫＢを介して第６のサブクロック信号線ＣＬＫ＿６に接続され、第２ｎ段のシフト・レジスタ・ユニットは第５のサブクロック信号線ＣＬＫ＿５に接続されて第３のクロック信号を受信し、例えば、第２のクロック信号端ＣＬＫＢを介して第５のサブクロック信号線ＣＬＫ＿５に接続される。各段のシフト・レジスタ・ユニットは第７のサブクロック信号線ＣＬＫ＿７に接続されてグローバル・リセット信号を受信し、例えば、グローバル・リセット信号端ＴＲＳＴを介して第７のサブクロック信号線ＣＬＫ＿７に接続される。

図１０に示すように、第１段のシフト・レジスタ・ユニット以外、残りの各段のシフト・レジスタ・ユニットのブランキング入力信号端ＳＴＵ１及び表示入力信号端ＳＴＵ２は、上の１段のシフト・レジスタ・ユニットのシフト信号出力端ＣＲに接続され、最後の１段のシフト・レジスタ・ユニット以外、残りの各段のシフト・レジスタ・ユニットの表示リセット信号端ＳＴＤは、次の１段のシフト・レジスタ・ユニットのシフト信号出力端ＣＲに接続される。

図１１は、図１０に示すゲート駆動回路２０の動作時の信号のシーケンス図である。図１１には、Ｈ＜１＞及びＨ＜２＞は、それぞれゲート駆動回路２０における第１段及び第２段のシフト・レジスタ・ユニットの制御ノードＨを示し、Ｑ＜１＞及びＱ＜２＞は、それぞれゲート駆動回路２０における第１段及び第２段のシフト・レジスタ・ユニットの第１のノードＱを示す。ＯＵＴ＜１＞（ＣＲ＜１＞）及びＯＵＴ＜２＞（ＣＲ＜２＞）は、それぞれゲート駆動回路２０における第１段及び第２段のシフト・レジスタ・ユニットの画素信号出力端ＯＵＴ（シフト信号出力端ＣＲ）を示す。１Ｆ、２Ｆ、３Ｆ、及び４Ｆは、それぞれ第１フレーム、第２フレーム、第３フレーム、及び第４フレームを示す。ＤＳは、１フレームにおける時間帯を示し、ＢＬは、１フレームにおけるブランキング時間帯を示す。なお、図１１におけるＳＴＵ１及びＳＴＵ２は、それぞれ第１段のシフト・レジスタ・ユニットのブランキング入力信号端及び表示入力信号端を示し、ＳＴＤは最後の１段のシフト・レジスタ・ユニットの表示リセット信号端を示す。

なお、図１１に示すように、第１フレーム１Ｆ、第２フレーム２Ｆ、第３フレーム３Ｆ、及び第４フレーム４Ｆに、第７の電圧端ＣＬＫＭから低レベルが入力され、第８の電圧端ＣＬＫＮから高レベルが入力されることが例示されたが、本開示の実施形態はこれに限らない。上述したように、第７の電圧端ＣＬＫＭと第８の電圧端ＣＬＫＮは、交互に高レベルを入力するように配置されてもよい。つまり、あるフレームに、第７の電圧端ＣＬＫＭから高レベルが入力され、第８の電圧端ＣＬＫＮから低レベルが入力されるようにしてもよい。図１１に示す信号のシーケンス図における信号レベルは、ただ例示的なものに過ぎず、真実のレベル値を示すことではない。

以下、図１１にける信号のシーケンス図を参照し、図１０に示すゲート駆動回路２０の動作原理を説明する。例えば、図１０に示すゲート駆動回路２０におけるシフト・レジスタ・ユニットには、図６に示すシフト・レジスタ・ユニットが採用されてもよい。

第１フレーム１Ｆが開始する前に、第７のサブクロック信号線ＣＬＫ＿７から高レベルが供給され、各段のシフト・レジスタ・ユニットのグローバル・リセット信号端ＴＲＳＴは、いずれも第７のサブクロック信号線ＣＬＫ＿７に接続されるので、各段のシフト・レジスタ・ユニットにおける第１５のトランジスタＭ１５をオンにし、よって各段のシフト・レジスタ・ユニットの制御ノードＨをリセットしてグローバル・リセットを実現させることができる。

第７の電圧端ＣＬＫＭから高レベルが入力されるため、第８のトランジスタＭ８がオンになり、第２のノードＱＢが高レベルに充電される。第２のノードＱＢの高レベルによって第１１のトランジスタＭ１１がオンにされ、第１のノードＱが低レベルにプルダウンされる。

第１フレーム１Ｆの表示時間帯ＤＳにおける、第１段のシフト・レジスタ・ユニットの動作手順について、次のように説明する。

第１段階１において、第１段のシフト・レジスタ・ユニットの表示入力信号端ＳＴＵ２から高レベルが入力されるとともに、第１のクロック信号端ＣＬＫＡ（第１のサブクロック信号線ＣＬＫ＿１に接続される）から高レベルが入力され、第５のランジスタＭ５がオンになるので、表示入力信号端ＳＴＵ２から入力される高レベルによって第５のランジスタＭ５を介して第１のノードＱ＜１＞に対して充電して第１のノードＱ＜１＞を高レベルにプルアップして第３のコンデンサＣ３によって当該高レベルが保たれることができる。第６のトランジスタＭ６和第７のトランジスタＭ７は、第１のノードＱ＜１＞による制御に基づきオンになるが、この段階で第４のクロック信号端ＣＬＫＤ（第３のサブクロック信号線ＣＬＫ３に接続される）から低レベル信号が入力されるので、シフト信号出力端ＣＲ＜１＞及び画素信号出力端ＯＵＴ＜１＞のいずれも低レベル信号を出力する。この段階で、第１のノードＱ＜１＞に対するプリ充電は完成される。

第２段階２において、第４のクロック信号端ＣＬＫＤから高レベル信号が入力され、第１のノードＱ＜１＞の電位は、ブートストラップ効果（ｂｏｏｔｓｔｒａｐ ｅｆｆｅｃｔ）によってさらにプルアップされるので、第６のトランジスタＭ６及び第７のトランジスタＭ７がオン状態を保ち、よってシフト信号出力端ＣＲ＜１＞と画素信号出力端ＯＵＴ＜１＞のいずれも高レベル信号を出力する。例えば、シフト信号出力端ＣＲ＜１＞から出力される高レベル信号は、上段及び下段のシフト・レジスタ・ユニットの走査シフトに用いられてもよく、画素信号出力端ＯＵＴ＜１＞から出力される高レベル信号は、表示パネルにおけるサブ画素ユニットを駆動して表示させることに用いられてもよい。

第３段階３において、第１段のシフト・レジスタ・ユニットの表示リセット信号端ＳＴＤは第２段のシフト・レジスタ・ユニットのシフト信号出力端ＣＲ＜２＞に接続され、このとき、第２段のシフト・レジスタ・ユニットのシフト信号出力端ＣＲ＜２＞から高レベルが出力されるので、第１段のシフト・レジスタ・ユニットの表示リセット信号端ＳＴＤに高レベルが入力され、第１４のトランジスタＭ１４がオンになり、第１のノードＱ＜１＞が低レベルにプルダウンされ、第１のノードＱ＜１＞のリセットは完成される。第１のノードＱ＜１＞が低レベルであり、第１０のトランジスタＭ１０がオフになり、第８の電圧端ＣＬＫＮから入力される高レベルによって第２のノードＱＢに対して充電し、第２のノードＱＢが高レベルに充電されるので、第１１のトランジスタＭ１１がオンになり、さらに第１のノードＱ＜１＞に対してノイズ低減が行われる。同時に、第１２のトランジスタＭ１２及び第１３のトランジスタＭ１３もオンになり、シフト信号出力端ＣＲ＜１＞及び画素信号出力端ＯＵＴ＜１＞が低レベルにプルダウンされることで、リセットは完成される。

第１段のシフト・レジスタ・ユニットによって表示パネルにおける第１行のサブ画素を駆動して表示を完成させる後、同様に、第２段、第３段などのシフト・レジスタ・ユニットによって表示パネルにおけるサブ画素ユニットが行ずつ駆動して１フレームの表示駆動を完成させる。ここまで、第１フレームの表示時間帯が終了する。

第１フレーム１Ｆのブランキング時間帯ＢＬにおける、第１段のシフト・レジスタ・ユニットの動作手順について、次のように説明する。

第４段階４において、第１段のシフト・レジスタ・ユニットのブランキング入力信号端ＳＴＵ１から高レベルが入力されるとともに、第２のクロック信号端ＣＬＫＢ（第５のサブクロック信号線ＣＬＫ＿５に接続される）から高レベルが入力され、第２のトランジスタＭ２がオンになるので、ブランキング入力信号端ＳＴＵ１から入力される高レベルによって第２のトランジスタＭ２を介して制御ノードＨ＜１＞に対して充電して制御ノードＨ＜１＞を高レベルにプルアップして第２のコンデンサＣ２によって保たれることができる。このとき第８の電圧端ＣＬＫＮから高レベルが入力され、第２のノードＱＢが当該高レベルによって高レベルに充電されるので、第１１のトランジスタＭ１１がオンになり、第１のノードＱ＜１＞が低レベルにプルダウンされる。また、この段階で、第３のクロック信号端ＣＬＫＣ（第６のサブクロック信号線ＣＬＫ＿６に接続される）から低レベルが入力されるので、第４のトランジスタＭ４がオフ状態を保ち、第４のトランジスタＭ４によって制御ノードＨ＜１＞から第１のノードＱ＜１＞への影響が遮断されることで、第１のノードＱ＜１＞が低レベルを保つ。この段階で、制御ノードＨに対するプリ充電は完成される。

第２フレーム２Ｆの表示時間帯ＤＳに、ゲート駆動回路２０は第１フレーム１Ｆの表示時間帯ＤＳと同じ動作を繰り返すので、ここで詳細な説明を省略する。

第２フレーム２Ｆのブランキング時間帯ＢＬにおける、ゲート駆動回路２０の動作手順について、次のように説明する。

第５段階５において、第１段のシフト・レジスタ・ユニットでは、第２のコンデンサＣ２による記憶により、制御ノードＨ＜１＞が高レベルを保ち、第３のトランジスタＭ３がオンになる。第３のクロック信号端ＣＬＫＣ（第６のサブクロック信号線ＣＬＫ＿６に接続される）から高レベルが入力され、第４のトランジスタＭ４がオンになるので、第３のクロック信号端ＣＬＫＣから入力される高レベルによって第３のトランジスタＭ３と第４のトランジスタＭ４を介して第１のノードＱ＜１＞に対して充電して第１のノードＱ＜１＞を高レベルにプルアップすることができる。同時に、制御ノードＨ＜１＞が高レベルであり、第１のトランジスタＭ１がオンになるので、第３のクロック信号端ＣＬＫＣから入力される高レベルによって第１のコンデンサＣ１を介して制御ノードＨ＜１＞がカップリング・プルアップされて制御ノードＨ＜１＞の電位をさらにプルアップすることができる。制御ノードＨ＜１＞がカップリング・プルアップされることで、第３のトランジスタＭ３がより充分にオンになり、よって第３のクロック信号端ＣＬＫＣから入力される高レベルによる第１のノードＱに対する充電はより充分になる。

第１のノードＱが高レベルであり、第６のトランジスタＭ６及び第７のトランジスタＭ７がオンになるので、第４のクロック信号端ＣＬＫＤ（第３のサブクロック信号線ＣＬＫ＿３に接続される）から入力される高レベルがシフト信号出力端ＣＲ＜１＞及び画素信号出力端ＯＵＴ＜１＞に出力されることができる。例えば、シフト信号出力端ＣＲ＜１＞から出力される信号は、上段及び下段のシフト・レジスタ・ユニットの走査シフトに用いられてもよく、画素信号出力端ＯＵＴから出力される信号は、表示パネルにおけるサブ画素ユニットのセンシング・トランジスタを駆動して外部補償を実現させることに用いられてもよい。

同時に、第５段階５において、第２段のシフト・レジスタ・ユニットの第２のクロック信号端ＣＬＫＢは第６のサブクロック信号線ＣＬＫ６に接続され、第２段のシフト・レジスタ・ユニットのブランキング入力信号端ＳＴＵ１は第１段のシフト・レジスタ・ユニットのシフト信号出力端ＣＲ＜１＞に接続されるので、第２段のシフト・レジスタ・ユニットにおける第２のトランジスタＭ２がオンになり、よって第２段のシフト・レジスタ・ユニットにおける制御ノードＨ＜２＞が高レベルにプルアップされてその高レベルを保つ。

第６段階６において、第１段のシフト・レジスタ・ユニットでは、第４のクロック信号端ＣＬＫＤ（第３のサブクロック信号線ＣＬＫ＿３に接続される）は高レベルから低レベルになるので、シフト信号出力端ＣＲ＜１＞から出力される信号は高レベルから低レベルになり、第３のコンデンサＣ３によるカップリングにより、第１のノードＱ＜１＞の電位がプルダウンされる。第１のノードＱ＜１＞が低レベルになると、第８の電圧端ＣＬＫＮから入力される高レベルによって第２のノードＱＢが高レベルに充電され、第２のノードＱＢの高レベルによって第１１のトランジスタＭ１１がオンにされ、第１のノードＱ＜１＞のレベルがさらにプルダウンされることで、第１のノードＱ＜１＞のリセットは完成される。

第３フレーム３Ｆの表示時間帯ＤＳに、ゲート駆動回路２０は第１フレーム１Ｆの表示時間帯ＤＳと同じ動作を繰り返すので、ここで詳細な説明を省略する。

第３フレーム３Ｆのブランキング時間帯ＢＬにおける、ゲート駆動回路２０の動作手順について、次のように説明する。

第７段階７において、第１段のシフト・レジスタ・ユニットにおいて、第２のクロック信号端ＣＬＫＢ（第５のサブクロック信号線ＣＬＫ＿５に接続される）から高レベルが入力され、第２のトランジスタＭ２がオンになるが、この段階で、ブランキング入力信号端ＳＴＵ１は低レベルであるので、制御ノードＨは第２のトランジスタＭ２を介して低レベルまで放電されることで、リセットは完成される。

第７段階７における第２段のシフト・レジスタ・ユニットの動作について、第５段階５における第１段のシフト・レジスタ・ユニットの対応する動作を参照できるので、ここで詳細な説明を省略する。

ここまで、第３フレーム３Ｆの駆動が終了する。引き続いて第４フレーム、第５フレームなどのより多くの段階におけるゲート駆動回路に対する駆動について、上記の説明を参照できるので、ここで詳細な説明を省略する。

上述したように、カップリング回路４００を設けることにより、制御ノードＨが高レベルである場合、制御ノードＨをさらにカップリング・プルアップすることで、１フレームのブランキング時間帯に第１のノードＱに対する充電がより充分になり、異常な出力を回避することができる。

本開示の実施形態によれば、図１５に示すように、本開示の実施形態に係るゲート駆動回路２０を含む表示装置１が提供される。当該表示装置１は、複数のサブ画素ユニット４１０からなるアレイが含まれる表示パネル４０をさらに備える。例えば、当該表示装置１はデータ駆動回路３０をさらに備えてもよい。データ駆動回路３０は、データ信号を画素アレイに供給するために用いられる。ゲート駆動回路２０は、駆動信号を画素アレイに供給するために用いられ、例えば、当該駆動信号によってサブ画素ユニット４１０における走査トランジスタ及びセンシング・トランジスタを駆動することができる。データ駆動回路３０は、データ線ＤＬを介してサブ画素ユニット４１０に電気的に接続され、ゲート駆動回路２０は、ゲート線ＧＬを介してサブ画素ユニット４１０に電気的に接続される。

なお、本実施形態における表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレット・パソコン、ノート・パソコン、デジタル・フォト・フレーム、ナビゲーターなど、表示機能を持つ任意な製品又は部品であってもよい。

本開示の実施形態に係る表示装置１の技術効果について、上記の実施形態におけるゲート駆動回路２０に対応する説明を参照できるので、ここで詳細な説明を省略する。

本開示の実施形態によれば、本開示の実施形態に係るシフト・レジスタ・ユニット１０を駆動する駆動方法がさらに提供される。当該駆動方法は、１フレームのブランキング時間帯に、カップリング回路４００を、ブランキング信号に応じて制御ノードＨのレベルに対してカップリング制御を行うようにさせ、例えば、カップリング回路４００が制御ノードＨのレベルをカップリング・プルアップし、ブランキング入力回路１００がブランキング信号を第１のノードＱに入力し、出力回路３００が第１のノードＱのレベルによる制御に基づき複合出力信号を出力する。

本開示の実施形態によれば、本開示の実施形態に係るシフト・レジスタ・ユニット１０を駆動するための駆動方法がさらに提供される。当該駆動方法は、以下通りの動作を含む。

第１フレームの表示時間帯に、表示入力回路２００は、第１のクロック信号に応じて、表示信号を第１のノードＱに入力し、出力回路３００は、第１のノードＱのレベルによる制御に基づき、第１の出力信号を出力する。

第１フレームのブランキング時間帯に、ブランキング入力回路１００がブランキング入力信号を制御ノードＨに入力する。

第２フレームのブランキング時間帯に、カップリング回路４００は、ブランキング信号に応じて、制御ノードＨのレベルに対してカップリング制御を行い、例えば、制御ノードＨのレベルをカップリング・プルアップし、ブランキング入力回路１００は、ブランキング信号を第１のノードＱに入力し、出力回路３００は、第１のノードＱのレベルによる制御に基づき、第２の出力信号を出力する。複合出力信号には、第１の出力信号と第２の出力信号が含まれる。

なお、本開示の実施形態に係る駆動方法の詳細及び技術効果は、本開示の実施形態におけるシフト・レジスタ・ユニット１０とゲート駆動回路２０の動作原理に対する説明を参照できるので、ここで詳細な説明を省略する。

以上は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲はこれらに限らない。本開示の保護範囲は、特許請求項の範囲に記載の保護範囲に従うべきである。

１ 表示装置
１０ シフト・レジスタ・ユニット
２０ ゲート駆動回路
３０ データ駆動回路
４０ 表示パネル
１００ ブランキング入力回路
１１０ 充電サブ回路
１２０ 記憶サブ回路
１３０ 隔離サブ回路
２００ 表示入力回路
３００ 出力回路
４００ カップリング回路
４１０ サブ画素ユニット
５００ 制御回路
６００ ノイズ低減回路
７００ 表示リセット回路
８００ グルーバル・リセット回路

Claims (17)

1. ブランキング入力回路と、表示入力回路と、出力回路と、カップリング回路とを含むシフト・レジスタ・ユニットであって、
   前記ブランキング入力回路は、ブランキング入力信号を制御ノードに入力し、１フレームのブランキング時間帯にブランキング信号を第１のノードに入力するように用いられ、
   前記表示入力回路は、第１のクロック信号に応じて、１フレームの表示時間帯に表示信号を前記第１のノードに入力するように用いられ、前記表示信号を利用して前記第１のノードを充電し、
   前記出力回路は、前記第１のノードのレベルによる制御に基づき、複合出力信号を出力端に出力するように用いられ、前記複合出力信号は、表示出力信号と、ブランキング出力信号とを含み、前記１フレームは、表示時間帯と、ブランキング時間帯とを含み、前記１フレームの表示時間帯に、前記出力回路は前記表示出力信号を出力し、前記表示出力信号は走査表示を行うようにサブ画素ユニットを駆動するために用いられ、前記１フレームのブランキング時間帯に、前記出力回路は前記ブランキング出力信号を出力し、前記ブランキング出力信号は前記サブ画素ユニットにおけるセンシング・トランジスタを駆動するために用いられ、
   前記カップリング回路は、前記制御ノードに電気的に接続されるとともに、前記ブランキング信号に応じて前記制御ノードのレベルに対してカップリング・プルアップを行うように用いられ、
   前記カップリング回路は、第１のコンデンサと、第１のトランジスタとを含み、
   前記第１のトランジスタのゲートは前記制御ノードに接続され、前記第１のトランジスタの第１の電極は第３のクロック信号端に接続されて第３のクロック信号を前記ブランキング信号として受信し、前記第１のトランジスタの第２の電極は前記第１のコンデンサの第１の電極に接続され、前記第１のコンデンサの第２の電極は前記制御ノードに接続される、
   シフト・レジスタ・ユニット。
2. 前記ブランキング入力回路は、
   第２のクロック信号に応じて、前記ブランキング入力信号を前記制御ノードに入力するように用いられる充電サブ回路と、
   前記充電サブ回路によって入力される前記ブランキング入力信号を記憶するように用いられる記憶サブ回路と、
   前記制御ノードのレベルと第３のクロック信号とによる制御に基づき、前記ブランキング信号を前記第１のノードに入力するように用いられる隔離サブ回路と、を含む、
   請求項１に記載のシフト・レジスタ・ユニット。
3. 前記充電サブ回路は第２のトランジスタを含み、前記第２のトランジスタのゲートは第２のクロック信号端に接続されて前記第２のクロック信号を受信し、前記第２のトランジスタの第１の電極はブランキング入力信号端に接続されて前記ブランキング入力信号を受信し、前記第２のトランジスタの第２の電極は前記制御ノードに接続され、
   前記記憶サブ回路は第２のコンデンサを含み、前記第２のコンデンサの第１の電極は前記制御ノードに接続され、前記第２のコンデンサの第２の電極は第１の電圧端に接続されて第１の電圧を受信し、
   前記隔離サブ回路は、第３のトランジスタと、第４のトランジスタとを含み、前記第３のトランジスタのゲートは前記制御ノードに接続され、前記第３のトランジスタの第１の電極は第３のクロック信号端に接続されて前記第３のクロック信号を前記ブランキング信号として受信し、前記第３のトランジスタの第２の電極は前記第４のトランジスタの第１の電極に接続され、前記第４のトランジスタのゲートは前記第３のクロック信号端に接続されて前記第３のクロック信号を受信し、前記第４のトランジスタの第２の電極は前記第１のノードに接続される、
   請求項２に記載のシフト・レジスタ・ユニット。
4. 前記表示入力回路は第５のトランジスタを含み、
   前記第５のトランジスタのゲートは第１のクロック信号端に接続されて前記第１のクロック信号を受信し、前記第５のトランジスタの第１の電極は表示入力信号端に接続されて前記表示信号を受信し、前記第５のトランジスタの第２の電極は前記第１のノードに接続される、
   請求項１ないし３のいずれか一項に記載のシフト・レジスタ・ユニット。
5. 前記出力端は、シフト信号出力端と、画素信号出力端とを含み、前記シフト信号出力端と前記画素信号出力端とは前記複合出力信号を出力し、前記出力回路は、第６のトランジスタと、第７のトランジスタと、第３のコンデンサとを含み、
   前記第６のトランジスタのゲートは前記第１のノードに接続され、前記第６のトランジスタの第１の電極は第４のクロック信号端に接続されて第４のクロック信号を前記複合出力信号として受信し、前記第６のトランジスタの第２の電極は前記シフト信号出力端に接続され、
   前記第７のトランジスタのゲートは前記第１のノードに接続され、前記第７のトランジスタの第１の電極は前記第４のクロック信号端に接続されて前記第４のクロック信号を前記複合出力信号として受信し、前記第７のトランジスタの第２の電極は前記画素信号出力端に接続され、
   前記第３のコンデンサの第１の電極は前記第１のノードに接続され、前記第３のコンデンサの第２の電極は前記第６のトランジスタの第２の電極に接続される、
   請求項１ないし４のいずれか一項に記載のシフト・レジスタ・ユニット。
6. ノイズ低減回路と、制御回路とをさらに含み、
   前記制御回路は、前記第１のノードのレベルによる制御に基づき、第２のノードのレベルが制御されるように用いられ、
   前記ノイズ低減回路は、前記第２のノードのレベルによる制御に基づき、前記第１のノード、前記シフト信号出力端、及び前記画素信号出力端に対してノイズ低減を行うように用いられる、
   請求項５に記載のシフト・レジスタ・ユニット。
7. 前記制御回路は、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタとを含み、
   前記第８のトランジスタのゲートは、前記第８のトランジスタの第１の電極に接続されるとともに、第７の電圧端に接続されて第７の電圧を受信するように用いられ、前記第８のトランジスタの第２の電極は前記第２のノードに接続され、
   前記第９のトランジスタのゲートは、前記第９のトランジスタの第１の電極に接続されるとともに、第８の電圧端に接続されて第８の電圧を受信するように用いられ、前記第９のトランジスタの第２の電極は前記第２のノードに接続され、
   前記第１０のトランジスタのゲートは前記第１のノードに接続され、前記第１０のトランジスタの第１の電極は前記第２のノードに接続され、前記第１０のトランジスタの第２の電極は第４の電圧端に接続されて第４の電圧を受信する、
   請求項６に記載のシフト・レジスタ・ユニット。
8. 前記ノイズ低減回路は、第１１のトランジスタと、第１２のトランジスタと、第１３のトランジスタとを含み、
   前記第１１のトランジスタのゲートは前記第２のノードに接続され、前記第１１のトランジスタの第１の電極は前記第１のノードに接続され、前記第１１のトランジスタの第２の電極は第３の電圧端に接続されて第３の電圧を受信し、
   前記第１２のトランジスタのゲートは前記第２のノードに接続され、前記第１２のトランジスタの第１の電極は前記シフト信号出力端に接続され、前記第１２のトランジスタの第２の電極は第５の電圧端に接続されて第５の電圧を受信し、
   前記第１３のトランジスタのゲートは前記第２のノードに接続され、前記第１３のトランジスタの第１の電極は前記画素信号出力端に接続され、前記第１３のトランジスタの第２の電極は第６の電圧端に接続されて第６の電圧を受信する、
   請求項６又は請求項７に記載のシフト・レジスタ・ユニット。
9. 表示リセット回路をさらに含み、前記表示リセット回路は、表示リセット信号に応じて、前記第１のノードをリセットするように用いられる、
   請求項１ないし８のいずれか一項に記載のシフト・レジスタ・ユニット。
10. 前記表示リセット回路は第１４のトランジスタを含み、
    前記第１４のトランジスタのゲートは表示リセット信号端に接続されて前記表示リセット信号を受信し、前記第１４のトランジスタの第１の電極は前記第１のノードに接続され、前記第１４のトランジスタの第２の電極は第２の電圧端に接続されて第２の電圧を受信する、
    請求項９に記載のシフト・レジスタ・ユニット。
11. グローバル・リセット回路をさらに含み、前記グローバル・リセット回路は、グローバル・リセット信号に応じて、前記制御ノードをリセットするように用いられる、
    請求項１又は請求項２に記載のシフト・レジスタ・ユニット。
12. 前記グローバル・リセット回路は第１５のトランジスタを含み、
    前記第１５のトランジスタのゲートはグローバル・リセット信号端に接続されて前記グローバル・リセット信号を受信し、前記第１５のトランジスタの第１の電極は前記制御ノードに接続され、前記第１５のトランジスタの第２の電極は第１の電圧端に接続されて第１の電圧を受信する、
    請求項１１に記載のシフト・レジスタ・ユニット。
13. 複数のカスケード接続される請求項１ないし１２のいずれか一項に記載のシフト・レジスタ・ユニットを含む、
    ゲート駆動回路。
14. 第１のサブクロック信号線と、第２のサブクロック信号線と、第３のサブクロック信号線と、第４のサブクロック信号線とをさらに含み、
    第２ｎ－１（ｎが０より大きい整数である）段のシフト・レジスタ・ユニットは前記第１のサブクロック信号線に接続されて第１のクロック信号を受信し、第２ｎ－１段のシフト・レジスタ・ユニットは前記第３のサブクロック信号線に接続されて第４のクロック信号を受信し、
    第２ｎ段のシフト・レジスタ・ユニットは前記第２のサブクロック信号線に接続されて第１のクロック信号を受信し、第２ｎ段のシフト・レジスタ・ユニットは前記第４のサブクロック信号線に接続されて第４のクロック信号を受信する、
    請求項１３に記載のゲート駆動回路。
15. 第５のサブクロック信号線と、第６のサブクロック信号線と、第７のサブクロック信号線とをさらに含み、
    第２ｎ－１（ｎが０より大きい整数である）段のシフト・レジスタ・ユニットは前記第５のサブクロック信号線に接続されて第２のクロック信号を受信し、第２ｎ－１段のシフト・レジスタ・ユニットは前記第６のサブクロック信号線に接続されて第３のクロック信号を受信し、
    第２ｎ段のシフト・レジスタ・ユニットは前記第６のサブクロック信号線に接続されて第２のクロック信号を受信し、第２ｎ段のシフト・レジスタ・ユニットは前記第５のサブクロック信号線に接続されて第３のクロック信号を受信し、
    各段のシフト・レジスタ・ユニットは前記第７のサブクロック信号線に接続されてグローバル・リセット信号を受信する、
    請求項１４に記載のゲート駆動回路。
16. 請求項１３ないし１５のいずれか一項に記載のゲート駆動回路を含む、
    表示装置。
17. 請求項１ないし１２のいずれか一項に記載のシフト・レジスタ・ユニットの駆動方法であって、
    １フレームのブランキング時間帯に、前記カップリング回路を、前記ブランキング信号に応じて前記制御ノードのレベルに対してカップリング制御を行うようにさせ、前記ブランキング入力回路が前記ブランキング信号を前記第１のノードに入力し、前記出力回路が前記第１のノードのレベルによる制御に基づき、前記複合出力信号を出力する、
    駆動方法。

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