CN109952607B - 驱动电路以及显示装置 - Google Patents

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Abstract

提供能够防止电路的误动作的驱动电路以及显示装置。多个移位寄存器的每一个包括：第一被控制端子输入有规定的时钟信号，且从第二被控制端子输出驱动信号的输出用开关元件；及第一被控制端子输入有在规定的置位期间变为高电平的置位信号，且第二被控制端子与输出用开关元件的控制端子连接的第一输入用开关元件，多个移位寄存器中的一部分的移位寄存器包括控制用开关元件，其第一被控制端子连接至连接有第一输入用开关元件的第二被控制端子和输出用开关元件的控制端子的输出控制节点、或者输出用开关元件的第二被控制端子的任一个，其第二被控制端子连接至规定电位，控制用开关元件的控制端子输入有在规定的时钟信号的上升时间点之前变为高电平的第一清除信号。

Description

驱动电路以及显示装置
技术领域
本发明涉及一种驱动电路以及显示装置。
背景技术
近年来，作为平板显示器的代表的液晶显示器(LCD)不仅广泛用于中型面板或小型面板的领域，还广泛用于TV用等大型面板的领域。对于这样的液晶显示器，广泛使用有源矩阵型的液晶显示装置。
有源矩阵型的液晶显示装置的显示面板具备多个源极总线(影像信号线)、多个栅极总线以及像素形成部等。像素形成部设置于多个源极总线与多个栅极总线交叉的部位，并呈矩阵状配置。各像素形成部包括薄膜晶体管以及用于保持像素电压值的像素电容等。薄膜晶体管的栅极端子连接于穿过栅极总线与源极总线交叉的部位的栅极总线。此外，薄膜晶体管的源极端子连接于穿过该部位的源极总线。此外，有源矩阵型的液晶显示装置包括用于为了驱动栅极总线的驱动栅极驱动器以及源极总线的源极驱动器等。
一个源极总线无法同时传递表示多行量的像素电压值的影像信号。因此，向呈矩阵状配置的像素形成部内的像素电容的影像信号的写入(充电)需要逐行依次实施。因此，栅极驱动器(驱动电路)呈连接有移位寄存器多级的结构以使在逐个规定期间依次选择多个栅极总线。栅极驱动器基于多个时钟信号，从各级的移位寄存器向各栅极总线依次输出驱动信号(参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本专利第5132818号公报
发明内容
本发明所要解决的技术问题
但是，如专利文献1所公开的现有的驱动电路中，当在时钟信号上升时在移位寄存器中产生噪声时，电路有可能产生误动作。
本发明是鉴于所述实际情况而完成的，其目的在于，提供一种能够防止电路的误动作的驱动电路以及具备该驱动电路的显示装置。解决问题的方法
本发明的实施方式涉及的驱动电路，是多个移位寄存器相互连接，并基于多个时钟信号向配设于显示面板的多个信号线中的各个信号线依次输出驱动信号的驱动电路，所述多个移位寄存器具有两个被控制端子间的导通状态由输入至控制端子的信号来控制的开关元件，所述多个移位寄存器的每一个包括：输出用开关元件，其在第一被控制端子输入有规定的时钟信号，且从第二被控制端子输出驱动信号；以及第一输入用开关元件，其在所述第一被控制端子输入有在规定的置位期间变为高电平的置位信号，且所述第二被控制端子与所述输出用开关元件的控制端子连接，所述多个移位寄存器中的一部分的移位寄存器包括控制用开关元件，其所述第一被控制端子连接至连接有所述第一输入用开关元件的所述第二被控制端子和所述输出用开关元件的所述控制端子的输出控制节点、或者所述第二被控制端子的任一个，所述第二被控制端子连接至规定电位，所述控制用开关元件的控制端子输入有在所述规定的时钟信号的上升时间点之前变为高电平的第一清除信号。
本发明的实施方式所涉及的显示装置具备本发明的实施方式所涉及的驱动电路。
发明效果
根据本发明，能够防止电路的误动作。
附图说明
图1为表示具备本实施方式的驱动电路的显示装置的主要部分的一个示例的示意图。
图2为表示移位寄存器的基本结构的一个示例的电路图。
图3为表示图2所示的移位寄存器的动作的一个示例的时序图。
图4为表示作为本实施方式的驱动电路的栅极驱动器的多个移位寄存器的连接状态的一个示例的框图。
图5为表示四相的时钟信号的一个示例的说明图。
图6为表示作为比较例的移位寄存器的结构的一个示例的电路图。
图7为表示图6所示的移位寄存器的动作的一个示例的时序图。
图8为表示在图6所示的移位寄存器中产生噪声的情况的一个示例的说明图。
图9为表示本实施方式的驱动电路内的移位寄存器的结构的第一实施例的电路图。
图10为表示图9所示的移位寄存器10的动作的一个示例的时序图。
图11为表示本实施方式的驱动电路内的移位寄存器的结构的第二实施例的电路图。
图12为表示本实施方式的驱动电路内的移位寄存器的结构的第三实施例的电路图。
图13为表示图12所示的移位寄存器的动作的一个示例的时序图。
图14为表示本实施方式的驱动电路内的移位寄存器的结构的第四实施例的电路图。
图15为表示本实施方式的驱动电路内的移位寄存器的结构的第五实施例的电路图。
图16为表示八相的时钟信号的一个示例的说明图。
图17为表示图15所示的移位寄存器的动作的一个示例的时序图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。图1为表示具备本实施方式的驱动电路的显示装置的主要部分的一个示例的示意图。本实施方式的显示装置例如为有源矩阵型的液晶显示装置。如图1所示，显示装置具备：作为驱动电路的栅极驱动器(也称作扫描信号线驱动电路)100、源极驱动器(也称作影像信号线驱动电路)200、及显示面板300等。另外，栅极驱动器100例如使用非晶硅、多结晶硅、微结晶硅、氧化物半导体等，并形成于显示面板300上。更具体而言，栅极驱动器100形成于透光性的像素基板(也称作有源矩阵基板、单元阵列基板)上。
在显示面板300与源极驱动器200之间连接有多个(图1的示例中为j)的源极总线(影像信号线)SL1～SLj。此外，在显示面板300与栅极驱动器100之间连接有多个(图1的示例中为j)的栅极总线GL1～GLi。在多个源极总线与多个栅极总线交叉的部位分别设置有像素形成部。像素形成部呈矩阵状配置，并具备TFT(Thin Film Transistor：薄膜晶体管)以及用于保持像素电压值的像素电容等。
源极驱动器200基于从未图示的显示控制电路输出的数字影像信号、源极启动脉冲信号、源极时钟信号等信号，向各源极总线SL1～SLj输出驱动用影像信号。
栅极驱动器100具备连接有多个移位寄存器10的移位寄存器组110。另外，在本说明书中，为了便于说明，将各移位寄存器10以及移位寄存器组110简单称作移位寄存器。
栅极驱动器100基于从未图示的显示控制电路输出的栅极启动脉冲信号(也称为移位寄存器动作开始信号)GSP、栅极结束脉冲信号(也称为移位寄存器动作结束信号)GEP、时钟信号GCK、第一清除信号CLR1以及第二清除信号CLR2等，按顺序向各栅极总线GL1～GLi输出驱动信号。为了便于说明，对于时钟信号GCK，将各相的时钟信号汇总成一个表示。另外，每1个垂直扫描期间都重复向各栅极总线GL1～GLi输出驱动信号。
接着，对移位寄存器进行说明。图2为表示移位寄存器的基本结构的一个示例的电路图，图3为表示图2所示的移位寄存器的动作的一个示例的时序图。图3所示的时序图示出图2所例示的移位寄存器的动作。如图2所示，移位寄存器具备三个作为开关元件的薄膜晶体管M1～M3和一个电容器cap1。另外，在本说明书中，薄膜晶体管的漏极、源极以及栅极也分别被称作第一被控制端子、第二被控制端子以及控制端子。
更具体而言，移位寄存器包括：输出用薄膜晶体管M1，其在漏极输入有规定的时钟信号CKA，且从源极向输出节点(Gout/Qn)输出驱动信号；第一输入用薄膜晶体管M2，其在漏极输入有规定的置位信号(例如，为该移位寄存器更前段侧的移位寄存器的输出等，用附图标记S1表示)，且源极与输出用薄膜晶体管M1的栅极连接，栅极与漏极连接；以及第二输入用薄膜晶体管M3，其中漏极与连接有第一输入用薄膜晶体管M2的源极和输出用薄膜晶体管M1栅极的输出控制节点(也称为netA)连接，且在源极施加规定电位，在栅极输入规定的复位信号(例如，为该移位寄存器更后段侧的移位寄存器的输出，用附图标记R2表示)。此外，在输出用薄膜晶体管M1的栅极、源极间连接有电容器cap1。
如图3所示，在时间点t0，当输入置位信号S1时，第一输入用薄膜晶体管M2成为导通状态，电容器cap1被实施充电(预充电)。由此，输出控制节点(netA)的电位从低电平变化为高电平，输出用薄膜晶体管M1成为导通状态。但是，在置位信号S1成为高电平的时间点t0与t1之间(也称为置位期间)，时钟信号CKA成为低电平，因此输出节点(Gout/Qn)的电位维持在低电平。
在时间点t1，置位信号S1从高电平变化为低电平。复位信号R2为低电平，因此第二输入用薄膜晶体管M4成为截止状态。因此，输出控制节点(netA)成为浮置状态。并且，在时间点t1，当时钟信号CKA从低电平变化为高电平时，向电容器cap1充电的电荷保持输出控制节点(netA)与输出节点(Gout)的电位差，因此伴随着输出用薄膜晶体管M1的漏极的电位的上升，输出控制节点(netA)的电位也上升(netA自举)。其结果，输出用薄膜晶体管M1成为导通状态，输出节点(Gout/Qn)的电位上升。也将时间点t1与后述的t2之间称作选择期间。
在时间点t2，时钟信号CKA从高电平变化为低电平。在时间点t2，输出用薄膜晶体管M1成为导通状态，因此伴随着输出用薄膜晶体管M1的漏极的电位的下降，输出节点(Gout/Qn)的电位下降。此外，伴随着输出节点(Gout/Qn)的电位的下降，输出控制节点(netA)的电位也下降。
在时间点t3，当复位信号R2从低电平变化为高电平时，第二输入用薄膜晶体管M3成为导通状态，输出控制节点(netA)的电位下降至低电平。也将复位信号R2成为高电平的期间称作复位期间。另外，在图3的示例中，描述了时间点t2与时间点t3不同的情况，但时间点t2与时间点t3也可以为相同的时间点。
接着，对本实施方式的多个移位寄存器的连接状态进行说明。图4为表示作为本实施方式的驱动电路的栅极驱动器100的多个移位寄存器10的连接状态的一个示例的框图。本说明书中，多个移位寄存器10也称为移位寄存器组。在图4的示例中，栅极驱动器100由1080个(1080级)的移位寄存器SR1～SR1080构成，但移位寄存器的数量并不限定于1080个。各移位寄存器10具有端子CKA、CKB、CLR、VSS、S1、Gout/Qn、R2。图4所示的栅极驱动器100根据四相的时钟信号进行动作。
图5为表示四相的时钟信号的一个示例的说明图。如图5所示，四相的时钟信号由四个时钟信号CK1、CK2、CK3、CK4构成。四相的时钟信号是由在一个周期内相位位移的四个时钟信号构成的时钟信号。图5中，可以知道各时钟信号CK1、CK2、CK3、CK4的相位偏移。相当于相位偏移的期间为规定的水平扫描期间，且为一个驱动信号输出的期间，并表示为1个水平扫描期间(1H)。
根据移位寄存器10是第一级到第1080级的哪一级，各移位寄存器10的端子CKA、CKB输入有四个时钟信号CK1、CK2、CK3、CK4中的任两个时钟信号。另外，根据移位寄存器10为哪级,各移位寄存器10的端子CLR输入有两个清除信号CLR1(第一清除信号)、CLR2(第二清除信号)中任一个清除信号。
从各移位寄存器10的端子Gout/Qn输出驱动信号(GL1～GL1080)。驱动信号也称为扫描信号。各移位寄存器10的端子S1输入有比该移位寄存器10两级前的驱动信号(Qn-2)。但是，从第一级到第二级的移位寄存器10(SR1～SR2)的端子S1输入有栅极启动脉冲信号GSP1～GSP2来代替两级前的驱动信号(Qn-2)。栅极启动脉冲信号GSP是用于使多个移位寄存器中的前级侧的一个或多个移位寄存器(规定的移位寄存器)的动作开始的信号，也称为移位寄存器动作开始信号。此外，也将栅极启动脉冲信号GSP1～GSP2统称为GSP。
另外，各移位寄存器10的端子R2输入有比该移位寄存器10三级后的驱动信号(Qn+3)。但是，从第1078级到第1080级的最后三个移位寄存器10(SR1078～SR1080)的端子R2输入有栅极结束脉冲信号GEP1～GEP3来代替三级后的驱动信号(Qn+3)。栅极结束脉冲信号GEP是用于使多个移位寄存器中的后级侧的一个或多个移位寄存器(规定的移位寄存器)的动作结束的信号，也称为移位寄存器动作结束信号。另外，各移位寄存器10的端子VSS施加有规定电位。此外，也将栅极结束脉冲信号GEP1～GEP3统称为GEP。
接着，对在时钟信号上升时在移位寄存器中产生噪声的情况进行说明。首先，说明作为比较例的移位寄存器的结构。
图6为作为比较例的移位寄存器的结构的一个示例的电路图，图7为表示图6所示的移位寄存器的动作的一个示例的时序图。图6所示的移位寄存器为在图2所示的移位寄存器中追加了薄膜晶体管M4、M5、M6的结构。
移位寄存器包括：输出用薄膜晶体管M1，其在漏极输入有规定的时钟信号CKA，且从源极向输出节点(Gout/Qn)输出驱动信号；第一输入用薄膜晶体管M2，其在漏极输入有规定的置位信号S1(该移位寄存器前两级的移位寄存器的输出Qn-2)，且源极与输出用薄膜晶体管M1的栅极连接，栅极与漏极连接；以及第二输入用薄膜晶体管M3，其中漏极与连接有第一输入用薄膜晶体管M2的源极和输出用薄膜晶体管M1栅极的输出控制节点(netA)连接，且在源极施加规定电位，在栅极输入规定的复位信号R2(该移位寄存器后三级的移位寄存器的输出Qn+3)。此外，在输出用薄膜晶体管M1的栅极、源极间连接有电容器cap1。
进一步地，移位寄存器包括：薄膜晶体管M4(规定的开关元件)，其中漏极与输出控制节点(netA)连接，源极与规定电位连接，栅极与规定的节点(称为netB)连接；薄膜晶体管M5，其中漏极输入有规定的时钟信号CKB，源极与netB连接，栅极与漏极连接；以及薄膜晶体管M6，其中漏极与netB连接，源极与规定电位连接，栅极与输出控制节点(netA)连接。
如图7所示，移位寄存器的动作与图3所示的移位寄存器的动作相同，因此说明不同点。如图7所示，在输出控制节点(netA)为低电平的状态下，使薄膜晶体管M4、M5、M6动作以使netB成为高电平。薄膜晶体管M4、M5、M6构成噪声抑制电路，其用于使输出控制节点(netA)稳定在低电平。如图7所示，在时间点t11之前以及时间点t16之后，netB变为高电平。由此，薄膜晶体管M4变为导通状态，输出控制节点(netA)的电位维持在薄膜晶体管M4的源极的电位(规定电位)。
图8为表示在图6所示的移位寄存器中产生噪声的情况的一个示例的说明图。如图8所示，存在产生噪声的可能性的移位寄存器在时钟信号上升而使移位寄存器动作的情况下，在时钟信号CKA的上升的时间点中，置位信号S1(Qn-2)维持在低电平。另外，时钟信号CKB也维持在低电平。另外，复位信号R2(Qn+3)也维持在低电平。在这样的情况下，第一输入用薄膜晶体管M2、第二输入用薄膜晶体管M3、薄膜晶体管M4～M6变为截止状态。因此，输出控制节点(netA)变为浮置状态。并且，在时间点t21，当时钟信号CKA从低电平变化为高电平时，由于在输出用薄膜晶体管M1的栅极和漏极之间存在寄生电容，因此输出控制节点(netA)的电位上升，输入用薄膜晶体管M1的漏极也上升，且输出节点(Gout/Qn)的电位上升。如图8所示，输出节点(Gout/Qn)的电位的上升变为噪声，成为电路的误动作的原因。
接着，对能够防止电路的误动作的移位寄存器进行说明。
图9为本实施方式的驱动电路内的移位寄存器10的结构的第一实施例的电路图，图10为表示图9所示的移位寄存器10的动作的一个示例的时序图。如图9所示，本实施方式的移位寄存器10的第一实施例除了图6所示的结构之外还包括控制用薄膜晶体管M7。
本实施方式的移位寄存器包括：输出用薄膜晶体管M1，其在漏极输入有规定的时钟信号CKA，且从源极向输出节点(Gout/Qn)输出驱动信号；第一输入用薄膜晶体管M2，其在漏极输入有规定的置位信号S1(Qn-2)，且源极与输出用薄膜晶体管M1的栅极连接；以及控制用薄膜晶体管M7，其中漏极与连接有第一输入用薄膜晶体管M2的源极和输出用薄膜晶体管M1栅极的输出控制节点(netA)连接，且源极与规定电位连接。
并且，如图10所示，控制用薄膜晶体管M7的栅极输入有在规定的时钟信号CKA的上升时间点(更具体而言，时钟信号CKA最开始变为高电平的时间点)之前变为高电平的第一清除信号CLR1。
当控制用薄膜晶体管M7的栅极输入有第一清除信号CLR1时，控制用薄膜晶体管M7导通，控制用薄膜晶体管M7的漏极(即，输出控制节点，netA)的电位变为控制用薄膜晶体管M7的源极的规定电位(低电位)。并且，假设即使输出用薄膜晶体管M1的漏极输入有规定的时钟信号CKA，由于输出控制节点(netA)维持在低电位，能够防止经由输出用薄膜晶体管M1的栅极从源极输出噪声，并且可以防止电路的误动作。在图10中，在时钟信号CKA的上升时间点t21，输出节点(Gout/Qn)的电位的上升被抑制在容许电平以下。另外，由于输出控制节点(netA)维持在低电位，因此能够使在输出控制节点(netA)累积的电荷放电。
如图10所示，移位寄存器10中，第一清除信号CLR1变为高电平的期间与输出控制节点变为高电平的期间不重叠。即，能够防止在图4所示的多个移位寄存器中，在输出控制节点变为高电平之前，在如输出用薄膜晶体管M1的漏极输入有规定的时钟信号CKA的移位寄存器(称为一部分的移位寄存器)中，产生如上述的噪声。在图4的示例中，第4级以后的移位寄存器SR4～SR1080相当于一部分的移位寄存器，且端子CLR中输入有第一清除信号CLR1。
此外，也可以输入在栅极启动脉冲信号GSP1～GSP2中首先上升的GSP1来代替第一清除信号CLR1。通过共用第一清除信号CLR1和首先上升的栅极启动脉冲信号GSP1，能够抑制信号线的增加。
在具备所述薄膜晶体管M4～M6的结构中，第一清除信号CLR1的信号宽度(高电平的长度)可以为M×规定的水平扫描期间。规定的水平扫描期间为输出一个驱动信号的期间，并为1个水平扫描期间(表示为1H)。在输入到薄膜晶体管M4的栅极(例如，经由薄膜晶体管M5间接的)的时钟信号CKB(CK4)比输入到输出用薄膜晶体管M1的漏极的规定的时钟信号CKA(CK1)早M个相位的情况下(图9的示例中，M＝1)，在上升到多个时钟信号中的第M个为止的时钟信号作为CKA输入的移位寄存器中，由于在CKA输入之前不输入CKB，因此在CKA输入时netB的电位不上升，并且不能通过薄膜晶体管M4等使输出控制节点(netA)的电位为低电位。
因此，将第一清除信号的信号宽度设为(M×规定的水平扫描期间)。如图10所示，第一清除信号CLR1的信号宽度为1个水平扫描期间(表示为1H)。由此，无论时钟信号的相位数如何，由于输出控制节点(netA)通过CLR1或netB维持在低电位，因此能够防止经由输入用薄膜晶体管M1的栅极从源极输出噪声，并且可以防止电路的误动作。
图11为表示本实施方式的驱动电路内的移位寄存器的结构的第二实施例的电路图。与图9所示的第一实施例的不同点在于，控制用薄膜晶体管M7的漏极连接到输出用薄膜晶体管M1的源极来代替连接到输出控制节点(netA)。
与第一实施例同样地，在第二实施例中，将在规定的时钟信号的上升时间点之前变为高电平的第一清除信号CLR1输入到控制用薄膜晶体管M7的栅极。由此，控制用薄膜晶体管M7导通，控制用薄膜晶体管M7的漏极(即，输出用薄膜晶体管M1的源极)的电位变为控制用薄膜晶体管M7的源极的规定电位(低电位)。并且，假设即使输出用薄膜晶体管M1的漏极输入有规定的时钟信号，由于输出用薄膜晶体管M1的源极维持在低电位，因此能够防止经由输出用薄膜晶体管M1的栅极从源极输出噪声，并且可以防止电路的误动作。
图12为本实施方式的驱动电路内的移位寄存器10的结构的第三实施例的电路图，图13为表示图12所示的移位寄存器10的动作的一个示例的时序图。如图12所示，本实施方式的移位寄存器10的第三实施例与图9所示的第一实施例的不同点在于，在第三实施例中，在一部分的移位寄存器以外的剩余的移位寄存器中将第二清除信号CLR2输入到控制用薄膜晶体管M7的栅极。
如图13所示，在剩余的移位寄存器中，在复位期间(复位信号R2为高电平的期间)的开始时间点(图13中为时间点t32)之后变为高电平的第二清除信号CLR2被输入到控制用薄膜晶体管M7的栅极。
在剩余的移位寄存器中，第一清除信号CLR1变为高电平的期间与输出控制节点(netA)变为高电平的期间重叠。这样剩余的移位寄存器中，在输出控制节点(netA)的电位变为高电位的期间，第一清除信号CLR变为高电平，从而使控制用薄膜晶体管M7进行使输出控制节点(netA)的电位为低电位的动作，因此进行了相反的动作。因此，通过使用第二清除信号CLR2代替第一清除信号CLR1，可以防止与剩余的移位寄存器相关的电路的误动作。
即，在复位信号R2被输入到第二输入用薄膜晶体管M3的栅极，且输出控制节点(netA)的电位降低到低电位之后(在复位期间的开始时间点之后)，通过将第二清除信号CLR2(与第一清除信号CLR1不同)输入到控制用薄膜晶体管M7的栅极，可以将输出控制节点(netA)的电位维持在更低电位侧，使在输出控制节点(netA)中累积的电荷放电并防止电路的误动作。
在图4的示例中，第一级至第三级的移位寄存器SR1～SR3相当于剩余的移位寄存器，且端子CLR中输入有第二清除信号CLR2。
此外，也可以输入栅极结束脉冲信号GEP1～GEP3中的任一个来代替第二清除信号CLR2。通过共用第二清除信号CLR2和栅极结束脉冲信号GEP1～GEP3中的任一个，能够抑制信号线的增加。
本实施方式的移位寄存器10的结构不限定于图9、图11以及图12所示的结构。以下，说明其他结构。
图14为表示本实施方式的驱动电路内的移位寄存器的结构的第四实施例的电路图。与图9、图11以及图12所示的结构的不同点在于，不具备构成噪声抑制用的电路的薄膜晶体管M4～M6。此外，根据其是上述一部分的移位寄存器还是剩余的移位寄存器而将第一清除信号CLR1或第二清除信号CLR2输入到薄膜晶体管M7的栅极。第三实施例的移位寄存器10的动作由于与第一实施例至第三实施例相同而省略其说明。
如图14所示，在不具备薄膜晶体管M4～M6的结构中，在多个时钟信号为N相的情况下，能够将第一清除信号CLR1的信号宽度(高电平的长度)作为N×规定的水平扫描期间。N相的时钟信号是由在一个周期内相位位移的N个时钟信号构成的时钟信号。规定的水平扫描期间为输出一个驱动信号的期间，并为1个水平扫描期间(表示为1H)。例如，在为四相的时钟信号的情况下，第一清除信号的信号宽度为四个水平扫描期间(表示为4H)。在使用四相的时钟信号的情况下，在从第一级到第四级的时钟信号最开始上升的期间中，移位寄存器内的各节点的电位在从初始状态变为规定的电位状态之前存在产生噪声的可能性，而变为容易产生误动作的状态。
因此，将第一清除信号CLR1的信号宽度设为4个水平扫描期间(4H)。由此，无论时钟信号的相位数如何，由于输出控制节点(netA)通过CLR1维持在低电位，因此能够防止经由输入用薄膜晶体管M1的栅极从源极输出噪声，并且可以防止电路的误动作。
在上述的示例中，说明了时钟信号为四相的情况，但时钟信号并不限定于四相。以下，说明为八相的时钟信号的情况的一个示例。
图15为表示本实施方式的驱动电路内的移位寄存器15的结构的第五实施例的电路图，图16为表示八相的时钟信号的一个示例的说明图，图17为表示图15所示的移位寄存器15的动作的一个示例的时序图。与图9、图11以及图12所示的移位寄存器的不同点在于，输出节点(Gout/Qn)被分离为将驱动信号输出到扫描线(信号线)的输出节点(Gout)和将输出信号向其他级的移位寄存器输出的输出节点(Qn)，且时钟信号从四相增至八相，从而具备追加的薄膜晶体管M8～M15。在图15中，薄膜晶体管M1以及M10为输出用薄膜晶体管，薄膜晶体管M7为控制用薄膜晶体管，薄膜晶体管M2为第一输入用薄膜晶体管，薄膜晶体管M3为第二输入用薄膜晶体管。
如图16所示，八相的时钟信号由8个时钟信号CK1～CK8构成。八相的时钟信号是由在一个周期内相位位移的8个时钟信号构成的时钟信号。图16中，可以知道各时钟信号CK1～CK8的相位偏移。相当于相位偏移的期间为规定的水平扫描期间，且为一个驱动信号输出的期间，并表示为1个水平扫描期间(1H)。
如图17所示，控制用薄膜晶体管M7的栅极输入有在规定的时钟信号CKA的上升时间点(更具体而言，时钟信号CKA最开始变为高电平的时间点)之前变为高电平的第一清除信号CLR1。
当控制用薄膜晶体管M7的栅极输入有第一清除信号CLR1时，控制用薄膜晶体管M7导通，控制用薄膜晶体管M7的漏极(即，输出控制节点，netA)的电位变为控制用薄膜晶体管M7的源极的规定电位(低电位)。并且，假设即使输出用薄膜晶体管M1、M10的漏极输入有规定的时钟信号CKA，由于输出控制节点(netA)维持在低电位，能够防止经由输出用薄膜晶体管M1、M10的栅极从源极输出噪声，并且可以防止电路的误动作。在图17中，在时钟信号CKA的上升时间点t41，输出节点(Gout)以及(Qn)的电位的上升被抑制在容许电平以下。另外，由于输出控制节点(netA)维持在低电位，因此能够使在输出控制节点(netA)累积的电荷放电。
本实施方式所涉及的驱动电路是多个移位寄存器相互连接，并基于多个时钟信号向配设于显示面板的多个信号线中的各个信号线依次输出驱动信号的驱动电路，所述多个移位寄存器具有两个被控制端子间的导通状态由输入至控制端子的信号来控制的开关元件，所述多个移位寄存器的每一个包括：输出用开关元件，其在第一被控制端子输入有规定的时钟信号，且从第二被控制端子输出驱动信号；以及第一输入用开关元件，其在所述第一被控制端子输入有在规定的置位期间变为高电平的置位信号，且所述第二被控制端子与所述输出用开关元件的控制端子连接，所述多个移位寄存器中的一部分的移位寄存器包括：所述第一被控制端子连接至连接有所述第一输入用开关元件的所述第二被控制端子、和所述输出用开关元件的所述控制端子的输出控制节点，或者所述输出用开关元件的所述第二被控制端子的任一个，所述第二被控制端子连接至规定电位的控制用开关元件，所述控制用开关元件的控制端子输入有在所述规定的时钟信号的上升时间点之前变为高电平的第一清除信号。
驱动电路中，具有开关元件(薄膜晶体管)的多个移位寄存器相互连接，并基于多个时钟信号向配设于显示面板的多个信号线中的各个信号线依次输出驱动信号。
多个移位寄存器的每一个包括：输出用开关元件，其在第一被控制端子(漏极)输入有规定的时钟信号，从第二被控制端子(源极)输出驱动信号；第一输入用开关元件，其在第一被控制端子(漏极)输入有在规定的置位期间变为高电平的置位信号(例如，该移位寄存器的更前级侧的移位寄存器的输出等)，且第二被控制端子(源极)与输出用开关元件的控制端子(栅极)连接。
多个移位寄存器中的一部分的移位寄存器包括：第一被控制端子(漏极)连接至连接有第一输入用开关元件的所述第二被控制端子(源极)和输出用开关元件的控制端子(栅极)的输出控制节点(也称为netA)，或者输出用开关元件的第二被控制端子(源极)的任一个，第二被控制端子(源极)连接至规定电位的控制用开关元件。控制用开关元件的控制端子(栅极)输入有在规定的时钟信号的上升时间点之前变为高电平的第一清除信号。
各移位寄存器的动作的概要如以下所示。当在第一输入用开关元件的漏极输入有规定的置位信号时，第一输入用开关元件的漏极与栅极连接，因此第一输入用开关元件导通，输出控制节点(netA)的电位向置位信号的高电平上升。之后，当在输出用开关元件的漏极输入有规定的时钟信号时，输出用开关元件的栅极连接于输出控制节点(netA)，其电位变高，因此输出用开关元件变为导通状态，从输出用开关元件的源极输出驱动信号。
但是，当规定的置位信号(前级的移位寄存器的输出等)未输入到第一输入用开关元件的漏极的状态下，输出用开关元件的漏极输入有规定的时钟信号时，基于时钟信号的噪声通过输出用开关元件的寄生电容(例如，漏极和栅极之间的寄生电容)经由输出用开关元件的栅极从源极输出。在这种情况下，陷入与在不输出驱动信号的时刻错误地输出驱动信号同样的状态，而成为电路的误动作的原因。
因此，在控制用开关元件的控制端子(栅极)输入在规定的时钟信号的上升时间点之前变为高电平的第一清除信号。由此，控制用开关元件导通，控制用开关元件的漏极(即，输出控制节点或者输出用开关元件的源极)的电位变为控制用开关元件的源极的规定电位(低电位)。并且，假设即使输出用开关元件的漏极输入有规定的时钟信号，由于输出控制节点或者输出用开关元件的源极维持在低电位，因此能够防止经由输出用开关元件的栅极从源极输出噪声，并且可以防止电路的误动作。
本实施方式涉及的驱动电路中，所述一部分的移位寄存器中，所述第一清除信号变为高电平的期间与所述输出控制节点变为高电平的期间不重叠。
一部分的移位寄存器中，第一清除信号变为高电平的期间与输出控制节点变为高电平的期间不重叠。由此，能够防止在多个移位寄存器中，在输出控制节点变为高电平之前，在如输出用开关元件的漏极输入有规定的时钟信号的移位寄存器中，产生如上述的噪声。
本实施方式涉及的驱动电路中，所述第一清除信号包含用于使规定的移位寄存器的动作开始的移位寄存器动作开始信号。
第一清除信号包含用于使规定的移位寄存器的动作开始的移位寄存器动作开始信号。移位寄存器动作开始信号也称为栅极启动脉冲信号，是用于使多个移位寄存器中的前级侧的一个或多个移位寄存器(规定的移位寄存器)的动作开始的信号。通过共用第一清除信号和移位寄存器动作开始信号，能够抑制信号线的增加。
本实施方式涉及的驱动电路中，所述多个移位寄存器的每一个包括第二输入用开关元件，其在所述输出控制节点连接有第一被控制端子，在第二被控制端子施加有规定电位，且在控制端子被赋予在规定的复位期间变为高电平的复位信号，所述一部分的移位寄存器以外的剩余的移位寄存器包括所述控制用开关元件，所述控制用开关元件的所述控制端子输入有在所述复位期间的开始时间点之后变为高电平的第二清除信号。
所述多个移位寄存器的每一个包括：第二输入用开关元件，其在输出控制节点(netA)连接有第一被控制端子(漏极)，在第二被控制端子(源极)施加有规定电位，且在控制端子(栅极)被赋予在规定的复位期间变为高电平的复位信号(例如，该移位寄存器的更后级的移位寄存器的输出)。
一部分的移位寄存器以外的剩余的移位寄存器包括控制用开关元件，控制用开关元件的控制端子(栅极)输入有在复位期间的开始时间点之后变为高电平的第二清除信号。
在为输入第一清除信号的时刻输出控制节点(netA)的电位变为高电位(高电平)的移位寄存器的情况下，使控制用开关元件进行使输出控制节点(netA)的电位为低电位的动作，因此进行了相反的动作。因此，在复位信号被输入到第二输入用开关元件的栅极，且输出控制节点(netA)的电位向低电位降低之后(在复位期间的开始时间点之后)，通过将第二清除信号(与第一清除信号CLR1不同)输入到控制用开关元件的栅极，可以将输出控制节点(netA)的电位维持在更低电位侧，使在输出控制节点(netA)中累积的电荷放电并防止电路的误动作。
本实施方式涉及的驱动电路中，所述剩余的移位寄存器中，所述第一清除信号变为高电平的期间与所述输出控制节点变为高电平的期间重叠。
剩余的移位寄存器中，第一清除信号变为高电平的期间与输出控制节点变为高电平的期间重叠。这样的移位寄存器中，在输出控制节点(netA)的电位变为高电位的期间，第一清除信号变为高电平，从而使控制用开关元件进行使输出控制节点(netA)的电位为低电位的动作，因此进行了相反的动作。因此，通过使用第二清除信号代替第一清除信号，可以防止与剩余的移位寄存器相关的电路的误动作。
本实施方式涉及的驱动电路中，所述第二清除信号包含用于使规定的移位寄存器的动作结束的移位寄存器动作结束信号。
第二清除信号包含移位寄存器动作结束信号。移位寄存器动作结束信号也称为栅极结束脉冲信号，是用于使多个移位寄存器中的后级侧的一个或多个移位寄存器(规定的移位寄存器)的动作结束的信号。通过共用第二清除信号和移位寄存器动作结束信号，能够抑制信号线的增加。
本实施方式涉及的驱动电路中，在所述多个时钟信号为N相的情况下，所述第一清除信号的信号宽度为N×规定的水平扫描期间。
在多个时钟信号为N相的情况下，第一清除信号的信号宽度为N×规定的水平扫描期间。N相的时钟信号是由在一个周期内相位位移的N个时钟信号构成的时钟信号。规定的水平扫描期间为输出一个驱动信号的期间，并为1个水平扫描期间(表示为1H)。例如，在为四相的时钟信号的情况下，第一清除信号的信号宽度为四个水平扫描期间(表示为4H)。在使用四相的时钟信号的情况下，在从第一级到第四级的时钟信号最开始上升的期间中，移位寄存器内的各节点的电位在从初始状态变为规定的电位状态之前存在产生噪声的可能性，而变为容易产生误动作的状态。因此，将第一清除信号的信号宽度设为4个水平扫描期间(4H)。由此，无论时钟信号的相位数如何，由于输出控制节点或输出用开关元件的源极维持在低电位，因此能够防止经由输出用开关元件的栅极从源极输出噪声，并且可以防止电路的误动作。
本实施方式涉及的驱动电路中，包括规定的开关元件，其在所述输出控制节点连接有第一被控制端子，第二被控制端子连接至规定电位，比所述规定的时钟信号早M相位的时钟信号被输入到控制端子，所述第一清除信号的信号宽度为M×规定的水平扫描期间。
包括规定的开关元件，其在输出控制节点连接有第一被控制端子，第二被控制端子连接至规定电位，比规定的时钟信号早M相位的时钟信号被输入到控制端子。规定的开关元件例如为用于使输出控制节点(netA)的电位为低电位来抑制噪声的产生的开光元件。
第一清除信号的信号宽度为M×规定的水平扫描期间。规定的水平扫描期间为输出一个驱动信号的期间，并为1个水平扫描期间(表示为1H)。在输入到规定的开光元件的栅极(例如，经由其他开光元件间接的)的时钟信号(CKB)比输入到输出用开光元件的漏极的规定的时钟信号(CKA)早M个相位的情况下，在上升到多个时钟信号中的第M个为止的时钟信号作为CKA输入的移位寄存器中，由于在CKA输入之前不输入CKB，并且不能通过规定的开光元件等使输出控制节点(netA)的电位为低电位。因此，将第一清除信号的信号宽度设为M×规定的水平扫描期间。由此，无论时钟信号的相位数如何，由于输出控制节点或输出用开关元件的源极维持在低电位，因此能够防止经由输出用开关元件的栅极从源极输出噪声，并且可以防止电路的误动作。
本实施方式涉及的显示装置包括本实施方式涉及的驱动电路。
能够实现可以防止电路的误动作的显示装置。
附图标记说明
10、15 移位寄存器
100 栅极驱动器
110 移位寄存器组
200 源极驱动器
300 显示面板
M1～M15 薄膜晶体管

Claims (9)

1.一种驱动电路，是多个移位寄存器相互连接，并基于多个时钟信号向配设于显示面板的多个信号线中的各个信号线依次输出驱动信号的驱动电路，所述多个移位寄存器具有两个被控制端子间的导通状态由输入至控制端子的信号来控制的开关元件，所述驱动电路的特征在于，
所述多个移位寄存器的每一个包括：
输出用开关元件，其在第一被控制端子输入有规定的时钟信号，且从第二被控制端子输出驱动信号；以及
第一输入用开关元件，其在所述第一被控制端子输入有在规定的置位期间变为高电平的置位信号，且所述第二被控制端子与所述输出用开关元件的控制端子连接，
所述多个移位寄存器中的一部分的移位寄存器包括：
控制用开关元件，其所述第一被控制端子连接至连接有所述第一输入用开关元件的所述第二被控制端子和所述输出用开关元件的所述控制端子的输出控制节点、或者所述输出用开关元件的所述第二被控制端子的任一个，其所述第二被控制端子连接至规定电位；以及
规定的开关元件，其在所述输出控制节点连接有第一被控制端子，第二被控制端子连接至规定电位，比所述规定的时钟信号早M相位且输入所述规定的时钟信号之前不输入的其他时钟信号被输入到控制端子，
所述控制用开关元件的控制端子输入有在所述规定的时钟信号的最开始的上升的时间点之前变为高电平的第一清除信号，到所述时间点为止，所述输出控制节点、或所述输出用开关元件的所述第二被控制端子被维持在低电位。
2.根据权利要求1所述的驱动电路，其特征在于，
所述一部分的移位寄存器中，所述第一清除信号变为高电平的期间与所述输出控制节点变为高电平的期间不重叠。
3.根据权利要求1所述的驱动电路，其特征在于，
所述第一清除信号包含用于使规定的移位寄存器的动作开始的移位寄存器动作开始信号。
4.根据权利要求1所述的驱动电路，其特征在于，
所述多个移位寄存器的每一个包括：
第二输入用开关元件，其在所述输出控制节点连接有第一被控制端子，在第二被控制端子施加有规定电位，且在控制端子被赋予在规定的复位期间变为高电平的复位信号，
所述一部分的移位寄存器以外的剩余的移位寄存器包括所述控制用开关元件，
所述控制用开关元件的所述控制端子输入有在所述复位期间的开始时间点之后变为高电平的第二清除信号。
5.根据权利要求4所述的驱动电路，其特征在于，
所述剩余的移位寄存器中，所述第一清除信号变为高电平的期间与所述输出控制节点变为高电平的期间重叠。
6.根据权利要求4所述的驱动电路，其特征在于，
所述第二清除信号包含用于使规定的移位寄存器的动作结束的移位寄存器动作结束信号。
7.根据权利要求1至6中任一项所述的驱动电路，其特征在于，
在所述多个时钟信号为N相的情况下，所述第一清除信号的信号宽度为N×规定的水平扫描期间。
8.根据权利要求1至6中任一项所述的驱动电路，其特征在于，
所述第一清除信号的信号宽度为M×规定的水平扫描期间。
9.一种显示装置，其特征在于，
包括权利要求1至权利要求8中任一项所述的驱动电路。
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