CN106847225B - 显示装置以及栅极驱动电路和驱动单元 - Google Patents

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Abstract

本发明公开了一种显示装置以及栅极驱动电路和驱动单元，所述栅极驱动单元包括：信号保持电路，用于在第一时钟信号的高电平期间，根据输入的高电平的触发信号，输出高电平；第一级输出电路，用于在第二时钟信号的高电平期间，根据所述信号保持电路输出端的高电平，输出高电平的第一级驱动信号；第二级输出电路，用于在第三时钟信号的高电平期间，根据第一级输出电路输出端的高电平，输出高电平的第二级驱动信号。本发明既减少显示装置中所采用的栅极驱动单元的数量，又可简化栅极驱动单元的级联关系，节约级联布线空间，利于显示装置的小型化和低成本。

Description

显示装置以及栅极驱动电路和驱动单元
技术领域
本发明涉及栅极驱动技术领域，特别是指一种显示装置以及栅极驱动电路和驱动单元。
背景技术
目前液晶显示装置在生活中得到越来越广泛的应用。为获得高分辨率与窄边框的效果，业界通常在液晶显示装置中采用栅极驱动(Gate Driver on Array，简称：GOA)技术。栅极驱动电路是栅极驱动技术的重要部件。栅极驱动电路可包括多个级联的栅极驱动单元(或称移位寄存器)，每个栅极驱动单元可与一根栅线对接向栅线输入信号，从而实现像素的逐行扫描。
目前采用的栅极驱动单元，大都是一个触发信号仅触发一个移位寄存信号；也就是说，目前传统的栅极驱动单元仅输出一路栅极驱动信号，仅能实现一行像素的驱动。这样，整个栅极驱动电路使用的栅极驱动单元较多，占用面积较大，不利于显示面板的小型化和低成本。
虽然，公开号为CN 103474040的专利公开了一种栅极驱动单元，可以通过一个触发信号触发两个移位寄存信号，减少显示装置中所使用的栅极驱动单元个数，但该栅极驱动单元的级联电路布线非常复杂：从图1可以看出，第n个栅极驱动单元(GOA单元)虽然可以输出Output[n]与Output[n+6]两路栅极驱动信号，但该栅极驱动单元还需要由其它GOA单元输出的栅极驱动信号Output[n+8]和Output[n+2]作为输入的复位信号，从而导致级联关系非常复杂，布线复杂占用空间较多，因此，基于该种栅极驱动单元的整个栅极驱动电路由于需要较多的级联布线空间，仍需占用较大面积，不利于显示装置的小型化。
发明内容
有鉴于此，本发明的目的在于提出一种显示装置以及栅极驱动电路和驱动单元，既减少显示装置中所采用的栅极驱动单元的数量，又简化栅极驱动单元的级联关系，节约级联布线空间，以利于显示装置的小型化和低成本。
基于上述目的本发明提供一种栅极驱动单元，包括：
信号保持电路，用于在其第一时钟信号输入端接收到第一时钟信号的高电平期间，根据其触发信号输入端输入的高电平的触发信号，在其输出端输出高电平；
第一级输出电路，其触发信号输入端与所述信号保持电路的输出端相连，用于在其第二时钟信号输入端接收到第二时钟信号的高电平期间，根据所述信号保持电路输出端的高电平，在其输出端输出高电平的第一级驱动信号；
第二级输出电路，其触发信号输入端与第一级输出电路的输出端相连，用于在其第三时钟信号输入端接收到第三时钟信号的高电平期间，根据第一级输出电路输出端的高电平，在其输出端输出高电平的第二级驱动信号；
其中，第二时钟信号的高电平在第一时钟信号的高电平结束时到达，第三时钟信号的高电平在第二时钟信号的高电平结束时到达。
进一步，所述信号保持电路、第一级输出电路、第二级输出电路分别还包括一个复位信号输入端，以及所述信号保持电路、第一级输出电路、第二级输出电路分别还用于在各自复位信号输入端接收到复位信号时，将输出复位为低电平。
其中，所述信号保持电路的复位信号输入端具体接入第一复位信号，所述信号保持电路根据第一复位信号进行输出端复位；
第一级输出电路的复位信号输入端具体接入所述信号保持电路，并由第一复位信号控制第一级输出电路的输出端复位；
第二级输出电路的复位信号输入端接入第二复位信号，所述第二复位信号具体为第一时钟信号。
较佳地，所述信号保持电路具体包括：高电平保持子电路和电平拉低子电路；
其中，所述高电平保持子电路用于在第一时钟信号的高电平期间，根据输入的高电平的触发信号，在所述信号保持电路的输出端输出高电平；
所述电平拉低子电路用于在第一时钟信号的高电平期间，切断所述高电平保持子电路与参考低电压VGL之间的连接；在第一复位信号的高电平到达时，接通所述高电平保持子电路与VGL之间的连接，以将所述信号保持电路输出端的电平复位为低电平；其中，所述第一复位信号在第二时钟信号的高电平结束后到达。
较佳地，所述高电平保持子电路具体包括：晶体管T1、T2、T3；
其中，T1的漏极连接于所述栅极驱动单元的触发信号输入端，T1与T2的栅极均连接于第一时钟信号输入端，T1的源极与T2的漏极以及T3的漏极相连接，T3的源极连接于第二时钟信号输入端，T3的栅极与T2的源极相连接的Q点作为所述信号保持电路的输出端；
所述电平拉低子电路具体用于在第一时钟信号的高电平期间，切断所述Q点与VGL之间的连接；在第二时钟信号的高电平结束后，接通所述Q点与VGL之间的连接，拉低所述Q点的电平。
较佳地，所述电平拉低子电路具体包括：晶体管T10、T11、T12、T13；其中，
T10的栅极、T11的栅极、T12的源极以及T13的漏极连接于QB点；T10的漏极以及T13的栅极连接于所述Q点；T10的源极与T11的漏极均连接于T3的漏极；T11的源极连接于VGL信号；T12的漏极连接于VGH信号；T12的栅极连接于所述信号保持电路的复位信号输入端。
较佳地，所述第一级输出电路具体包括：晶体管T4、T5、T6、T7，以及电容C1、C2；其中，
T4的栅极连接于第一级输出电路的触发信号输入端以及所述Q点，T4的漏极连接于第二时钟信号输入端，T4的源极与T5的漏极以及T6的栅极相连接，T5与T7的栅极的连接点作为第一级输出电路的复位信号输入端连接于QB点，T5与T7的源极均连接于VGL信号，T6的漏极连接于VDD，C1跨接于T4的栅极和源极之间，C2跨接于T6的栅极和源极之间，T7的漏极与T6的源极的连接点A点作为第一级输出电路的输出端。
较佳地，所述第二级输出电路具体包括：晶体管T8、T9、T14、T15、T16，以及电容C3；其中，
T14的栅极连接于T6的栅极，T14的漏极连接于第二级输出电路的触发信号输入端以及所述A点，T14的源极与T15以及T16的漏极相连，T15的源极连接于T8的栅极，T8的漏极连接于VDD，T9与T16的源极均连接于VGL信号，T9与T16的栅极的连接点作为第二级输出电路的复位信号输入端连接于第一时钟信号输入端，T15的栅极连接于第三时钟信号输入端，C3跨接于T8的栅极与源极之间，T8的源极与T9的漏极的连接点B点作为第二级输出电路的输出端。
本发明还提供一种栅极驱动电路，包括：至少两个级联的上述栅极驱动单元；其中，
上一级栅极驱动单元输出的第二级驱动信号，作为下一级栅极驱动单元输入的触发信号。
本发明还提供一种显示装置，包括：上述的栅极驱动电路。
本发明实施例的技术方案中，设置于第一级输出电路前的信号保持电路可以在第一时钟信号的高电平期间根据触发信号输出高电平的驱动信号，并保持该驱动信号至第二时钟信号的高电平期间输入到第一级输出电路；而级联的两级输出电路中，第一、二级输出电路，分别在第二、三时钟信号的高电平期间输出高电平的驱动信号，从而实现一个触发信号，触发两级栅极驱动信号；从而，在驱动相同行的像素的情况下，显示装置和栅极驱动电路中栅极驱动单元的使用个数。
同时由于触发信号与第一级输出电路输出的驱动信号在时序上相差一个时钟信号，而级联的两级输出电路所输出的两路驱动信号在时序上相差一个时钟信号，因此，使得本发明的栅极驱动单元可以在级联情况下，将第二级输出电路输出的驱动信号作为级联的下一级栅极驱动单元的触发信号，级联关系非常简单，级联的栅极驱动单元之间的布线也很简单，可以节省栅极驱动电路板上的布线空间，进一步利于显示装置的小型化和低成本。
附图说明
图1为现有技术的多个栅极驱动单元的级联示意图；
图2为本发明实施例的栅极驱动单元的电路原理框图；
图3为本发明实施例的栅极驱动单元的各输入输出信号的时序图；
图4为本发明实施例的栅极驱动单元的一种具体电路的示意图；
图5为本发明实施例的信号保持电路的另一种电路的示意图；
图6为本发明实施例的栅极驱动单元的电路各时间阶段的工作流程示意图；
图7为本发明实施例的多个栅极驱动单元的级联示意图；
图8为本发明实施例的级联驱动电路的时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
本发明所提供的栅极驱动单元中，设置于第一级输出电路前的信号保持电路可以在第一时钟信号的高电平期间根据触发信号输出高电平的驱动信号，并保持该驱动信号至第二时钟信号的高电平期间输入到第一级输出电路；而级联的两级输出电路中，第一、二级输出电路，分别在第二、三时钟信号的高电平期间输出高电平的驱动信号，从而实现一个触发信号，触发两级移位寄存信号的驱动输出；也就是说，本发明的一个栅极驱动单元接收一个触发信号后，可以触发两路栅极驱动信号；从而，在驱动相同行的像素的情况下，应用本发明的栅极驱动单元，可减少显示装置中栅极驱动单元的使用个数。
此外，由于触发信号与第一级输出电路输出的驱动信号在时序上相差一个时钟信号，而级联的两级输出电路所输出的两路驱动信号在时序上相差一个时钟信号，因此，可以直接应用第二级输出电路输出的驱动信号作为级联的下一级栅极驱动单元的触发信号，用以触发下一级栅极驱动单元的两路驱动信号的输出。级联关系非常简单，级联的栅极驱动单元之间的布线也就很简单，节省栅极驱动电路板上的布线空间，进一步利于显示装置的小型化和低成本。
下面结合附图详细说明本发明实施例的技术方案。
本发明实施例提供的栅极驱动单元的电路框图，如图2所示，包括：信号保持电路201、第一级输出电路202、第二级输出电路203。
其中，信号保持电路201的输入输出端至少包括：第一时钟信号输入端，触发信号输入端，以及一个输出端。其中，信号保持电路201的第一时钟信号输入端、触发信号输入端分别作为栅极驱动单元的第一时钟信号输入端、触发信号输入端。
信号保持电路201用于在第一时钟信号输入端接收到第一时钟信号CLK1的高电平期间，根据触发信号输入端输入的高电平的触发信号STU，在其输出端Q点输出高电平。
进一步，信号保持电路201还可以包括一个复位信号输入端，信号保持电路201还用于在复位信号输入端接收到复位信号时，将输出复位为低电平。
第一级输出电路202的输入输出端至少包括：第二时钟信号输入端，触发信号输入端，以及一个输出端。其中，第一级输出电路202的第二时钟信号输入端、输出端分别作为栅极驱动单元的第二时钟信号输入端、第一级驱动信号输出端OUT1；第一级输出电路202的触发信号输入端与信号保持电路201的输出端相连。
第一级输出电路202用于在第二时钟信号输入端接收到第二时钟信号CLK2的高电平期间，根据信号保持电路201的Q点输出的高电平，在本级输出电路的输出端OUT1输出高电平的第一级驱动信号。
进一步，第一级输出电路202还可以包括一个复位信号输入端，第一级输出电路202还用于在复位信号输入端接收到复位信号时，将输出复位为低电平。
第二级输出电路203的输入输出端至少包括：第三时钟信号输入端，触发信号输入端，以及一个输出端。其中，第二级输出电路203的第三时钟信号输入端、输出端分别作为栅极驱动单元的第三时钟信号输入端、第二级驱动信号输出端OUT2，第二级输出电路203的触发信号输入端与第一级输出电路202的输出端相连。
第二级输出电路203用于在第三时钟信号输入端接收到第三时钟信号CLK3的高电平期间，根据第一级输出电路202输出端的高电平，在本级输出电路的输出端OUT2输出高电平的第二级驱动信号。
进一步，第二级输出电路203还可以包括一个复位信号输入端，第二级输出电路203还用于在复位信号输入端接收到复位信号时，将输出复位为低电平。也就是说，信号保持电路、第一级输出电路、第二级输出电路分别还包括一个复位信号输入端，以及所述信号保持电路、第一级输出电路、第二级输出电路分别还用于在各自复位信号输入端接收到复位信号时，将输出复位为低电平。
较佳地，信号保持电路201的复位信号输入端作为栅极驱动单元的复位信号输入端外接第一复位信号XK，信号保持电路201根据第一复位信号进行输出端复位；而第一级输出电路202的复位信号输入端接入信号保持电路201，并由第一复位信号控制第一级输出电路的输出端复位；也就是说，第一级输出电路202的输出端与信号保持电路201的输出端一并根据第一复位信号XK进行复位。
而第二级输出电路203则可以利用第一时钟信号作为其复位信号，也就是说，第二级输出电路的复位信号输入端接入的第二复位信号具体可以是第一时钟信号，第二级输出电路根据第一时钟信号进行输出端复位。
其中，上述的第一时钟信号CLK1与触发信号STU的高电平同时到达，第二时钟信号CLK2的高电平在第一时钟信号CLK1的高电平结束时到达，第三时钟信号CLK3的高电平在第二时钟信号CLK2的高电平结束时到达；第一复位信号XK的高电平在第二时钟信号CLK2的高电平结束时到达；第一时钟信号CLK1的高电平在第三时钟信号CLK3的高电平结束后再次到达。
具体地，触发信号STU、各时钟信号CLK1、CLK2、CLK2，以及第一复位信号XK，两级输出电路输出OUT1、OUT2的信号时序图可以如图3所示。
基于上述原理，本发明实施例提供的一种较优实施方式的栅极驱动单元电路，如图4所示。
在信号保持电路201中可以包括：高电平保持子电路和电平拉低子电路。
其中，高电平保持子电路用于在第一时钟信号的高电平期间，根据输入的高电平的触发信号，在所述信号保持电路的输出端输出高电平；
电平拉低子电路用于在第一时钟信号的高电平期间，切断所述高电平保持子电路与参考低电压(Voltage Gate Low，VGL)之间的连接；在第一复位信号XK的高电平到达时，接通所述高电平保持子电路与VGL之间的连接，以将信号保持电路输出端的电平复位为低电平；其中，所述第一复位信号XK在第二时钟信号的高电平结束后到达。
具体地，高电平保持子电路包括：三个晶体管(或称TFT元件)，分别标记为T1、T2、T3；
其中，T1的漏极连接于所述栅极驱动单元的触发信号输入端，T1与T2的栅极均连接于第一时钟信号输入端，T1的源极与T2的漏极以及T3的漏极相连接，连接点为N_1节点；T3的源极连接于第二时钟信号输入端，T3的栅极与T2的源极相连接的Q点作为所述信号保持电路的输出端。本发明实施例中采用了上述T1、T2、T3的连接结构来实现第一时钟信号的高电平期间，根据输入的高电平的触发信号，在输出端输出高电平的功能。该连接结构具有漏电流小的优点，具体原因将在后续阐述。
电平拉低子电路具体用于在第一时钟信号的高电平期间，切断所述Q点与VGL之间的连接；在第二时钟信号的高电平结束后，接通所述Q点与VGL之间的连接，拉低所述Q点的电平。
上述电平拉低子电路具体可以包括四个晶体管(或称TFT元件)分别标记为T10、T11、T12、T13。
其中，T10的栅极、T11的栅极、T12的源极以及T13的漏极相连接，连接点为QB点；T10的漏极以及T13的栅极连接于所述Q点；T10的源极与T11的漏极均连接于T3的漏极；T11的源极连接于VGL信号；T12的漏极连接于参考高电压(Voltage Gate High，VGH)信号；T12的栅极连接于复位信号输入端外接第一复位信号XK。其中，T10与T11的连接结构有助于减小漏电流，具体原因将在后续详述。
这里需要说明的是，上述的信号保持电路201也可采用其它电路来实现，比如，采用如图5所示的一种简化电路结构来实现，包括2个晶体管(或称TFT元件)，分别标记为T501、T502。
其中，T501作为高电平保持子电路，在第一时钟信号CLK1的高电平期间，根据输入的高电平的触发信号STU，在输出端Q点输出高电平。
T502作为电平拉低子电路，在第一时钟信号的高电平期间(此时复位信号为低电平)，切断所述高电平保持子电路与VGL之间的连接；在第二时钟信号的高电平结束时复位信号的高电平到达，接通所述高电平保持子电路与VGL之间的连接，将信号保持电路输出端的电平复位为低电平。
图5所示的信号保持电路相比于图4所示的信号保持电路，虽然电路结构简单，但会有漏电流较大的问题；实验证明，采用本发明实施例的图4所示的信号保持电路可大大减小漏电流，降低器件功耗。
图4所示的栅极驱动单元的电路中，第一级输出电路202具体包括：晶体管T4、T5、T6、T7，以及电容C1、C2。
其中，T4的栅极连接于第一级输出电路的触发信号输入端以及所述Q点，T4的漏极连接于第二时钟信号输入端，T4的源极与T5的漏极以及T6的栅极相连接，T5与T7的栅极的连接点作为第一级输出电路202的复位信号输入端接入到信号保持电路；具体地，第一级输出电路202的复位信号输入端接入到信号保持电路中的QB点，T5与T7的源极均连接于VGL信号，T6的漏极连接于VDD(电路工作电压)，C1跨接于T4的栅极和源极之间，C2跨接于T6的栅极和源极之间，T7的漏极与T6的源极的连接点A点作为第一级输出电路的输出端OUT1。
第二级输出电路203具体包括：晶体管T8、T9、T14、T15、T16，以及电容C3。
其中，T14的栅极连接于T6的栅极，T14的漏极连接于第二级输出电路的触发信号输入端以及所述A点，T14的源极与T15以及T16的漏极相连，连接点为N_2节点；T15的源极连接于T8的栅极，T8的漏极连接于VDD，T9与T16的源极均连接于VGL信号，T9与T16的栅极连接点作为第二级输出电路203的复位信号输入端连接于第一时钟信号输入端，T15的栅极连接于第三时钟信号输入端，C3跨接于T8的栅极与源极之间，T8的源极与T9的漏极的连接点B点作为第二级输出电路的输出端OUT2。
显然，本领域技术人员还可以采用其它电路来实现上述第一、二级输出电路在高电平的时钟信号到达时，根据输入的高电平信号输出高电平的驱动信号的功能，而这些电路也应在本发明的保护范围之内。
本发明实施例的栅极驱动单元在各时间阶段的工作流程，如图6所示，包括如下时间阶段：
第一时间阶段(Time1阶段)：信号保持电路201在第一时钟信号CLK1的高电平期间，根据输入的高电平的触发信号STU，在其输出端Q点输出高电平。
具体地，如图4所示的电路中，CLK1、STU为高电平；CLK2、CLK3、XK为低电平，T1、T2、T4打开。STU信号通过T1与T2写入，提升Q点电压至高电平。同时T13打开，置低QB点电压，以关闭T10、T11，使得Q点电压的高电平保持。
第二时间阶段(Time2阶段)：第一级输出电路202在第二时钟信号CLK2的高电平期间，根据信号保持电路201的Q点输出的高电平，在本级输出电路的输出端OUT1输出高电平的第一级驱动信号。
具体地，如图4所示的电路中，CLK1、STU、XK为低电平，CLK2为高电平。由于在Time1阶段Q点升高到足以打开T4，因此CLK2通过T4流入CA端口。经过电容C1耦合作用，Q点电位又被抬高，从而使CLK2几乎全摆幅输出到CA端口，即CA端口输出高电平。CA作为T6栅极开关，打开T6，使VDD全摆幅输出到A端口，即第一级输出电路202的输出端OUT1，使得输出端OUT1输出高电平的第一级驱动信号。在该阶段CA打开T14，使A点电压传输到N_2节点。
此外，上述T1、T2、T3的连接结构具有漏电流小的原因在于：Time2阶段Q点以及CLK2为高电平，此时T3打开，N_1节点为高电平，由于T2的栅源极间电压等于CLK1的电压与N_1节点电压之间的差，并且此时CLK1为低电平，则CLK1的电压与N_1节点电压之间的差小于0，所以T2关闭更彻底，有助于降低Q点漏电流。
上述T10与T11的连接结构有助于减小漏电流的原因在于：Time2阶段Q点以及CLK2高电平，此时T3打开，N_1节点为高电平，由于T10的栅源极间电压等于QB点的电压与N_1节点电压之间的差，而此时QB点为低电平，两者之差小于0，所以T10关闭更彻底，进一步有助于减少Q点漏电流。
第三时间阶段(Time3阶段)：第二级输出电路203在第三时钟信号CLK3的高电平期间，根据第一级输出电路202输出端的高电平，在本级输出电路的输出端OUT2输出高电平的第二级驱动信号。
具体地，如图4所示的电路中，CLK1、CLK2、STU为低电平；XK、CLK3为高电平。Time3阶段，T15打开，抬升T8栅极电压，打开T8，使VDD全摆幅输出到B端口，即第二级输出电路203的输出端OUT2，使得输出端OUT2输出高电平的第二级驱动信号。此阶段，XK为高，T12打开，抬升QB点电压，从而打开T5与T7，以及T10、T11，从而将第一级输出电路202的输出端OUT1，以及信号保持电路201的输出端Q点电压复位至低电平，从而实现通过第一复位信号XK，控制信号保持电路201和第一级输出电路202的输出端复位。
第四时间阶段(Time4阶段)：将第二级输出电路203输出端OUT2的电压复位至低电平。
具体地，如图4所示的电路中，STU、CLK2、CLK3、XK均为低电压，此时CLK 1高电压，打开T9与T16，将第二级输出电路203的输出端OUT2进行电压拉低，复位输出端OUT2至低电平，从而实现通过第一时钟信号复位第二级输出电路203的输出端。
上述时间阶段中各时钟信号、输入输出信号的时序如图3所示。可以看出，第一、二、三时钟信号为相同的时钟周期M，占空比均为1:2。第一复位信号XK在所述触发信号变为高电平后的第一时钟信号CLK1的第一个高电平期间，以及第二时钟信号CLK2的第一个高电平期间保持低电平；之后，以2/3的时钟周期M进行高低电平的跳变。
如图7所示，本发明实施例提供的栅极驱动电路包括至少两个级联的上述栅极驱动单元；在这些级联的栅极驱动单元中，上一级栅极驱动单元输出的第二级驱动信号，作为下一级栅极驱动单元输入的信号保持电路的触发信号。比如，第1级栅极驱动单元的OUT2输出端与下一级栅极驱动单元的信号保持电路的触发信号输入端相连，……第n级栅极驱动单元的OUT2输出端与第n+1级栅极驱动单元的信号保持电路的触发信号输入端相连；其中，n为大于1小于N的自然数，N为栅极驱动电路中的栅极驱动单元的总数。第n级栅极驱动单元输出第2n-1级驱动信号与第2n级驱动信号。图8示出了级联的第一级栅极驱动单元和第二级栅极驱动单元的时钟信号以及输出信号的时序图。其中，OUT_1与OUT_2表示第一级栅极驱动单元输出的两级驱动信号，OUT_3与OUT_4表示第二级栅极驱动单元输出的两级驱动信号。
栅极驱动电路中级联的各栅极驱动单元可以共时钟信号，以及第一复位信号。也就是说，各栅极驱动单元的第一时钟信号输入端均可接入同一第一时钟信号的引线；各栅极驱动单元的第二时钟信号输入端均可接入同一第二时钟信号的引线；各栅极驱动单元的第三时钟信号输入端均可接入同一第三时钟信号的引线；各栅极驱动单元的复位信号输入端均可接入第一复位信号的引线。
由于一个栅极驱动单元可以输出两级驱动信号，因此，在需要提供相同级数的驱动信号的情况下，可以节省半数的栅极驱动单元，减少栅极驱动单元的数量，以利于栅极驱动电路以及显示装置的小型化和低成本。
从图7所示的级联电路图可以直观看出，栅极驱动单元之间的级联关系非常简单，栅极驱动单元之间的布线也非常简单，只需将上一级栅极驱动单元的OUT2输出端与下一级栅极驱动单元的触发信号输入端相连即可，大大节约布线空间，进一步利于栅极驱动电路以及显示装置的小型化和低成本。
本发明实施例的技术方案中，设置于第一级输出电路前的信号保持电路可以在第一时钟信号的高电平期间根据触发信号输出高电平的驱动信号，并保持该驱动信号至第二时钟信号的高电平期间输入到第一级输出电路；而级联的两级输出电路中，第一、二级输出电路，分别在第二、三时钟信号的高电平期间输出高电平的驱动信号，从而实现一个触发信号，触发两级栅极驱动信号；从而，在驱动相同行的像素的情况下，显示装置和栅极驱动电路中栅极驱动单元的使用个数。
同时由于触发信号与第一级输出电路输出的驱动信号在时序上相差一个时钟信号，而级联的两级输出电路所输出的两路驱动信号在时序上相差一个时钟信号，因此，使得本发明的栅极驱动单元可以在级联情况下，将第二级输出电路输出的驱动信号作为级联的下一级栅极驱动单元的触发信号，级联关系非常简单，级联的栅极驱动单元之间的布线也很简单，可以节省栅极驱动电路板上的布线空间，进一步利于显示装置的小型化和低成本。
本技术领域技术人员可以理解，本发明中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本发明中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本发明中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种栅极驱动单元，其特征在于，包括：
信号保持电路，用于在其第一时钟信号输入端接收到第一时钟信号的高电平期间，根据其触发信号输入端输入的高电平的触发信号，在其输出端输出高电平；
第一级输出电路，其触发信号输入端与所述信号保持电路的输出端相连，用于在其第二时钟信号输入端接收到第二时钟信号的高电平期间，根据所述信号保持电路输出端的高电平，在其输出端输出高电平的第一级驱动信号，所述第一级驱动信号用于驱动一行像素；
第二级输出电路，其触发信号输入端与第一级输出电路的输出端相连，用于在其第三时钟信号输入端接收到第三时钟信号的高电平期间，根据第一级输出电路输出端在第二时钟信号的高电平期间输出的高电平的第一级驱动信号，在其输出端输出高电平的第二级驱动信号，所述第二级驱动信号用于驱动另一行像素；
其中，第一时钟信号与触发信号的高电平同时到达，第二时钟信号的高电平在第一时钟信号的高电平结束时到达，第三时钟信号的高电平在第二时钟信号的高电平结束时到达，第一时钟信号的高电平在第三时钟信号的高电平结束后再次到达。
2.根据权利要求1所述的栅极驱动单元，其特征在于，
所述信号保持电路、第一级输出电路、第二级输出电路分别还包括一个复位信号输入端，以及所述信号保持电路、第一级输出电路、第二级输出电路分别还用于在各自复位信号输入端接收到复位信号时，将输出复位为低电平。
3.根据权利要求2所述的栅极驱动单元，其特征在于，
所述信号保持电路的复位信号输入端具体接入第一复位信号，所述信号保持电路根据第一复位信号进行输出端复位；以及所述信号保持电路具体包括：高电平保持子电路和电平拉低子电路；所述高电平保持子电路用于在第一时钟信号的高电平期间，根据输入的高电平的触发信号，在所述信号保持电路的输出端输出高电平；所述电平拉低子电路用于在第一复位信号的高电平到达时，将所述信号保持电路输出端的电平复位为低电平；
其中，所述电平拉低子电路具体包括：晶体管T10、T11、T12、T13；其中，T10的栅极、T11的栅极、T12的源极以及T13的漏极连接于QB点；T10的漏极以及T13的栅极连接于Q点；T10的源极与T11的漏极均连接于T3的漏极；T11的源极连接于VGL信号；T12的漏极连接于参考高电压VGH信号；T12的栅极连接于所述信号保持电路的复位信号输入端；其中，所述Q点为所述信号保持电路的输出端；
第一级输出电路的复位信号输入端具体接入所述信号保持电路的QB点，并由第一复位信号控制第一级输出电路的输出端复位；
第二级输出电路的复位信号输入端接入第二复位信号，所述第二复位信号具体为第一时钟信号。
4.根据权利要求3所述的栅极驱动单元，其特征在于，
所述电平拉低子电路具体用于在第一时钟信号的高电平期间，切断所述高电平保持子电路与参考低电压VGL之间的连接；在第一复位信号的高电平到达时，接通所述高电平保持子电路与VGL之间的连接，以将所述信号保持电路输出端的电平复位为低电平；其中，所述第一复位信号在第二时钟信号的高电平结束后到达。
5.根据权利要求4所述的栅极驱动单元，其特征在于，所述高电平保持子电路具体包括：晶体管T1、T2、T3；
其中，T1的漏极连接于作为所述栅极驱动单元的触发信号输入端的所述信号保持电路的触发信号输入端，T1与T2的栅极均连接于第一时钟信号输入端，T1的源极与T2的漏极以及T3的漏极相连接，T3的源极连接于第二时钟信号输入端，T3的栅极与T2的源极相连接的Q点作为所述信号保持电路的输出端；
所述电平拉低子电路具体用于在第一时钟信号的高电平期间，切断所述Q点与VGL之间的连接；在第二时钟信号的高电平结束后，接通所述Q点与VGL之间的连接，拉低所述Q点的电平。
6.根据权利要求5所述的栅极驱动单元，其特征在于，所述第一级输出电路具体包括：晶体管T4、T5、T6、T7，以及电容C1、C2；其中，
T4的栅极连接于第一级输出电路的触发信号输入端以及所述Q点，T4的漏极连接于第二时钟信号输入端，T4的源极与T5的漏极以及T6的栅极相连接，T5与T7的栅极的连接点作为第一级输出电路的复位信号输入端连接于QB点，T5与T7的源极均连接于VGL信号，T6的漏极连接于电路工作电压VDD，C1跨接于T4的栅极和源极之间，C2跨接于T6的栅极和源极之间，T7的漏极与T6的源极的连接点A点作为第一级输出电路的输出端。
7.根据权利要求6所述的栅极驱动单元，其特征在于，所述第二级输出电路具体包括：晶体管T8、T9、T14、T15、T16，以及电容C3；其中，
T14的栅极连接于T6的栅极，T14的漏极连接于第二级输出电路的触发信号输入端以及所述A点，T14的源极与T15以及T16的漏极相连，T15的源极连接于T8的栅极，T8的漏极连接于VDD，T9与T16的源极均连接于VGL信号，T9与T16的栅极的连接点作为第二级输出电路的复位信号输入端连接于第一时钟信号输入端，T15的栅极连接于第三时钟信号输入端，C3跨接于T8的栅极与源极之间，T8的源极与T9的漏极的连接点B点作为第二级输出电路的输出端。
8.根据权利要求1-7任一所述的栅极驱动单元，其特征在于，第一、二、三时钟信号为相同的时钟周期，占空比均为1:2。
9.根据权利要求3-7任一所述的栅极驱动单元，其特征在于，所述第一复位信号在所述触发信号变为高电平后的第一时钟信号的第一个高电平期间，以及第二时钟信号的第一个高电平期间保持低电平；之后，以2/3的时钟周期进行高低电平的跳变。
10.一种栅极驱动电路，包括：至少两个级联的如权利要求1-9任一所述的栅极驱动单元；其中，
上一级栅极驱动单元输出的第二级驱动信号，作为下一级栅极驱动单元输入的信号保持电路的触发信号。
11.一种显示装置，包括如权利要求10所述的栅极驱动电路。
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