具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释相关发明,而非对该发明的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与发明相关的部分。
需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
参见图2所示,为本申请一实施例的移位寄存单元的电路结构示意图200。
图2所示的移位寄存单元包括节点电位控制器210和输出单元220。
节点电位控制器210用于在第一时钟信号端输入的第一时钟信号CK1和移位信号端输入的移位电压信号IN的控制下,基于第一电压输入端的第一电压信号VGH和第二电压输入端输入的第二电压信号VGL生成节点电压信号。图2中N1点的电压即为节点电压。
输出单元220用于在节点电压信号和第二时钟信号端输入的第二时钟信号CK2的控制下,基于第一电压输入端的第一电压信号VGH和第二电压输入端输入的第二电压信号VGL生成移位寄存单元的第一输出信号OUT1。
其中,输出单元210可包括第一反相器R1、第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。
第一反相器R1的输入端与节点电位控制器210的输出端连接。也即是说,第一反相器R1的输入端连接至节点N1。
第一晶体管M1的栅极与第一反相器R1的输出端连接,第一晶体管M1的第一极连接至第二电压输入端,第一晶体管的第二极与第二晶体管M2的第一极连接。
第二晶体管M2的栅极和第三晶体管M3的栅极与第二时钟信号端连接,第二晶体管M2的第二极和第三晶体管M3的第二极连接至输出单元220的第一输出端以输出第一输出信号OUT1。
第三晶体管M3的第一极和第四晶体管M4的第一极连接至第一电压输入端,第四晶体管M4的第二极连接至第三晶体管M3的第二级。
第四晶体管M4的栅极连接至第一反相器R1的输出端。
在一些可选的实现方式中,第一晶体管M1、第二晶体管M2例如可以为NMOS晶体管。第三晶体管M3、第四晶体管M4例如可以为PMOS晶体管。第一电压输入端输入的第一电压信号的电压值(VGH)大于第二电压输入端输入的第二电压信号的电压值(VGL)。
采用本实施例的移位寄存单元,输出单元210中的第二时钟信号CK2仅作为控制信号,用来控制第二晶体管M2和第三晶体管M3的导通和/或截止,而不作为驱动信号。取而代之的,以第一电压输入端提供的第一电压信号VGH和第二电压输入端提供的第二电压信号VGL来进行驱动。与CK2相比,VGH和VGL的驱动能力更强,可避免CK2驱动时造成的信号延迟和短路功耗,提高了移位寄存单元的输出信号的负载驱动能力。
参见图3所示,为本申请另一实施例的移位寄存单元的电路结构示意图300。
与图2所示的实施例相比,图3所示的实施例中,同样包括节点电位控制器310和输出单元320。与图2所示的实施例不同之处在于,图3所示的实施例进一步限定了节点电位控制器的结构。
下面,将重点描述图3所示实施例与图2所示实施例的不同之处,而不再赘述图3所示实施例与图2所示实施例的相同之处。
如图3所示,节点电位控制器310包括第一电容C1、第二反相器R2、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
其中,第五晶体管M5的栅极和第八晶体管M8的栅极连接至移位信号端以接收移位电压信号IN,第五晶体管的第一极连接至第一电压输入端以接收第一电压信号VGH。
第二反相器R2的输入端与第一时钟信号端连接以接收第一时钟信号CK1,第二反相器R2的输出端与第六晶体管M6的栅极连接。
第六晶体管M6的第一极与第五晶体管M5的第二极连接。
第七晶体管M7的栅极连接至第一时钟信号端以接收第一时钟信号CK1,第七晶体管M7的第二极与第六晶体管M6的第二极连接至节点电位控制器310的输出端(即N1节点),第七晶体管M7的第一极与第八晶体管M8的第二极连接。
第八晶体管M8的第一极连接至第二电压输入端以接收第二电压信号VGL。
第一电容C1连接在第一电压输入端和第六晶体管M6的第二极之间。而由于第六晶体管M6的第二极连接至N1节点,因而第一电容C1的其中一端也连接至N1节点。
在一些可选的实现方式中,第一晶体管M1、第二晶体管M2、第七晶体管M7和第八晶体管M8可以为NMOS晶体管。第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6可以为PMOS晶体管。第一电压输入端输入的第一电压信号的电压值(VGH)大于第二电压输入端输入的第二电压信号的电压值(VGL)。
本实施例的移位寄存单元,通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出,避免了时钟信号驱动可能造成的信号延迟和短路功耗,提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。
参见图4所示,为本申请再一实施例的移位寄存单元的电路结构示意图400。
与图2所示的实施例相比,图4所示的实施例中,同样包括节点电位控制器410和输出单元420。与图2所示的实施例不同之处在于,图4所示的实施例进一步限定了节点电位控制器的结构,且图4所示的实施例中的节点电位控制器410的结构与图3所示的实施例中节点电位控制器310的结构不同。
下面,将重点描述图4所示实施例与图2、图3所示实施例的不同之处,而不再赘述图4所示实施例与图2、图3所示实施例的相同之处。
如图4所示,节点电位控制器410包括第二电容C2、第三反相器R3、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。
其中,第九晶体管M9的栅极和第十二晶体管M12的栅极连接至移位信号端以接收移位电压信号IN。第九晶体管M9的第一极连接至第一电压输入端以接收第一电压信号VGH。
第十晶体管M10的栅极连接至第一时钟信号端以接收第一时钟信号CK1,第十晶体管M10的第一极与第九晶体管M9的第二极连接。
第三反相器R3的输入端与第一时钟信号端连接,且第三反相器R3的输出端与第十一晶体管M11的栅极连接。
第十一晶体管M11的第二极与第十晶体管M10的第二极连接至节点电位控制器的输出端,即N1节点。
第十二晶体管M12的第二极与第十一晶体管M11的第一极连接,第十二晶体管M12的第一极连接至第二电压信号输入端以接收第二电压信号VGL。
第二电容C2连接在第一电压输入端和第十晶体管M10的第二极之间。而由于第十晶体管M10的第二极连接至N1节点,因而第二电容C2的其中一端也连接至N1节点。
在一些可选的实现方式中,本实施例的移位寄存单元,还可以包括第四反相器R4。第四反相器R4的输入端与节点电位控制器410的输出端连接,第四反相器R4的输出端与第一反相器R1的输入端连接。
本实施例的移位寄存单元,通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出,避免了时钟信号驱动可能造成的信号延迟和短路功耗,提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。
在一些可选的实现方式中,本实施例的第一反相器R1的输出端还可以连接至输出单元420的第二输出端OUT2。
这样一来,采用如图4所示实施例的移位寄存单元,可以生成两个输出信号(分别对应OUT1输出的第一输出信号和OUT2输出的第二输出信号),在输出信号数量相同的前提下,减小了电子元件的数量,从而节省了移位寄存单元所占的空间面积,利于显示装置的窄边框化的实现。
在一些可选的实现方式中,第一晶体管M1、第二晶体管M2、第十一晶体管M11、第十二晶体管M12例如可以为NMOS晶体管。第三晶体管M3、第四晶体管M4、第九晶体管M9、第十晶体管M10例如可以为PMOS晶体管。第一电压输入端输入的第一电压信号的电压值(VGH)大于第二电压输入端输入的第二电压信号的电压值(VGL)。
进一步参考图5所示,其示出了根据本申请的移位寄存单元的又一实施例的电路结构图500。
与图4所示实施例的移位寄存单元相比,图5所示实施例的移位寄存单元中的输出单元520还包括第十三晶体管M13、第十四晶体管M14和第十五晶体管M15。
其中,第十三晶体管M13和第十四晶体管M14的栅极连接至第三时钟信号端以接收第三时钟信号CK3,第十三晶体管M13的第一极连接至第一晶体管M1的第二极。
第十四晶体管M14的第二极与第十三晶体管M13的第二极连接,第十四晶体管M14的第一极连接至第一电压输入端以接收第一电压信号VGH。
第十五晶体管M15的栅极与第一反相器R1的输出端连接,第十五晶体管M15的第一极连接至第一电压输入端以接收第一电压信号VGH。第十五晶体管M15的第二极连接至第十三晶体管M13的第二极和输出单元520的第三输出端OUT3。
可选的,第一晶体管、第二晶体管、第十一晶体管、第十二晶体管和第十三晶体管为NMOS晶体管。第三晶体管、第四晶体管、第九晶体管、第十晶体管、第十四晶体管和第十五晶体管为PMOS晶体管。第一电压输入端输入的第一电压信号的电压值(VGH)大于第二电压输入端输入的第二电压信号的电压值(VGL)。
本实施例的移位寄存单元,通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出,避免了时钟信号驱动可能造成的信号延迟和短路功耗,提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。
此外,与图4所示的实施例相比,图5所示的实施例仅增加了三个晶体管(即第十三晶体管M13、第十四晶体管M14和第十五晶体管M15)便增加了一路输出信号OUT3,在输出信号数量相同的前提下,电子元件的使用数量较小,从而节省了移位寄存单元所占的空间面积,利于显示装置的窄边框化的实现。
参见图6所示,为本申请一个实施例的移位寄存单元的示意性结构图600。
移位寄存器600包括第0级~第N-1级的N个级联的移位寄存单元R0~RN-1,其中,N为整数,且N>1。
其中,第i级移位寄存单元的移位信号端接收第i-1级移位寄存单元的节点电位控制器输出信号的反相信号(例如,如图2~图5所示的NEXT信号),其中,i为整数,且1≤i≤N-1。
需要说明的是,尽管图6中每个移位寄存单元R0~RN-1仅示意性地示出了一个输出信号OUT[0]~OUT[N-1],然而在实际应用场景中,每个移位寄存单元可以具有一个输出信号,也可以具有超过一个的输出信号。
下面,将结合图7~图10来分别描述用于驱动包含如图2~图5所示移位寄存单元的移位寄存器的驱动方法。
首先,参见图7所示,为图2所示实施例的移位寄存单元的各信号的波形图700。
在T1期间,移位电压信号IN为第一电平,节点电位控制器输出的N1点的电压为第二电平。在此期间,第二时钟信号CK2为第二电平,使得第三晶体管导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。
在T2期间,移位电压信号IN变为第二电平,节点电位控制器输出的N1点的电压保持为第二电平。在此期间,第二时钟信号CK2为第一电平,第二晶体管M2的栅极信号为第一电平,第二晶体管M2导通,并将第二电压信号VGL提供至输出单元的第一输出端OUT1。
在T3期间,移位电压信号IN保持为第二电平,节点电位控制器输出的N1点的电压为第一电平。在此期间,第四晶体管M4的栅极信号为第二电平,因此,第四晶体管M4导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。
从如上描述的驱动方法中可以看出,第二时钟信号CK2仅作为控制信号,用来控制第二晶体管M2和第三晶体管M3的导通和/或截止,而不作为驱动信号。取而代之的,以第一电压输入端提供的第一电压信号VGH和第二电压输入端提供的第二电压信号VGL来进行驱动。与CK2相比,VGH和VGL的驱动能力更强,可避免CK2驱动时造成的信号延迟和短路功耗,提高了移位寄存单元的输出信号的负载驱动能力。
在一些可选的实现方式中,例如,第一电平为高电平,第二电平为低电平。
参见图8所示,为图3所示实施例的移位寄存单元的各信号的波形图800。
在T1期间,移位电压信号IN为第一电平,第一时钟信号CK1在T1期间开始时保持为第一电平直至T1期间结束之前跳变为第二电平,使得第六晶体管M6和第七晶体管M7在T1期间结束之前截止。节点电位控制器输出的N1点的电压为第二电平。在此期间,第二时钟信号CK2为第二电平,使得第三晶体管导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。
在T2期间,移位电压信号IN变为第二电平,节点电位控制器输出的N1点的电压保持为第二电平。在此期间,第一晶体管M1的栅极为第一电平,第一晶体管M1导通,第二时钟信号CK2为第一电平,第二晶体管M2的栅极信号为第一电平,第二晶体管M2导通,并将第二电压信号VGL提供至输出单元的第一输出端OUT1。
在T3期间,移位电压信号IN为第二电平,节点电位控制器输出的N1点的电压为第一电平。在此期间,第四晶体管M4的栅极信号为第二电平,因此,第四晶体管M4导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。
从如上所述的驱动方法可以看出,通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出,避免了时钟信号驱动可能造成的信号延迟和短路功耗,提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。
在一些可选的实现方式中,第一电平例如可以为高电平,第二电平可以为低电平。
结合图3所示,在T1期间,CK1先保持为高电平,此时,第六晶体管M6和第七晶体管M7开启,此外,移位电压信号IN为高电平,因此,第八晶体管M8开启,从而将第二电压输入端的第二电压信号VGL(低电平)提供至N1节点。此外,由于CK1在T1期间结束之前跳变为第二电平(低电平),在T1期间CK1跳变为第二电平时,第六晶体管M6和第七晶体管M7截止。由于第六晶体管M6截止,避免了第五晶体管M5和第六晶体管M6之间存在的寄生电容与N1点电位之间的电荷分享,使得N1点的电位更加稳定。
此外,在T1期间,第二时钟信号CK2为低电平,第三晶体管M3的栅极信号为低电平,第三晶体管M3导通,并将第一电压信号(VGH)提供至输出单元的第一输出端OUT1。
接着,在T2期间,CK1保持为低电平,移位电压信号IN为低电平,第五晶体管M5开启,第六晶体管M6、第七晶体管M7和第八晶体管M8均截止,使得N1点的电压保持为低电平。
此外,在T2期间,由于N1点的电压保持为低电平,第一晶体管M1的栅极信号为高电平,第一晶体管M1开启;第二时钟信号CK2为高电平,第二晶体管M2的栅极信号为高电平,第二晶体管M2导通,第二电压信号VGL经过第一晶体管M1提供至输出单元的第一输出端OUT1。
接着,在T3期间,移位电压信号IN为低电平,第一时钟信号CK1为高电平,第五晶体管M5、第六晶体管M6第七晶体管M7导通,第八晶体管M8截止,节点电位控制器输出的N1点的电压为高电平。在此期间,第四晶体管M4的栅极信号为低电平,因此,第四晶体管M4导通,并将第一电压信号(VGH)提供至输出单元的第一输出端OUT1。
采用图8所示的IN信号和CK1信号的波形,由于在T1期间CK1的下降沿早于IN信号的下降沿,避免了如图3所示的移位寄存单元中第五晶体管M5和第六晶体管M6之间的寄生电容与N1点电压的电荷分享,使得N1点的电压更加稳定。
参见图9所示,为图4所示实施例的移位寄存单元的各信号的波形图900。
在T1期间,移位电压信号IN为第二电平,节点电位控制器输出的N1点的电压为第一电平。第一时钟信号CK1在T1期间开始时保持为第二电平直至T1期间结束之前跳变为第一电平,使得第十晶体管M10和第十一晶体管M11在T1期间结束前截止。在此期间,第二时钟信号CK2为第二电平,使得第三晶体管导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T1期间,输出单元的第二输出端OUT2输出第一电平。
在T2期间,移位电压信号IN变为第一电平,节点电位控制器输出的N1点的电压保持为第一电平。在此期间,第一晶体管M1的栅极信号为第一电平,第一晶体管M1导通,第二时钟信号CK2为第一电平,第二晶体管M2的栅极信号为第一电平,第二晶体管M2导通,并将第二电压信号(VGL)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T2期间,输出单元的第二输出端OUT2保持为第一电平。
在T3期间,移位电压信号IN为第一电平,节点电位控制器输出的N1点的电压为第二电平。在此期间,第四晶体管M4的栅极信号为第二电平,因此,第四晶体管M4导通,并将第一电压信号(VGH)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T3期间,输出单元的第二输出端OUT2输出第二电平。
从如上所述的驱动方法可以看出,通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出,避免了时钟信号驱动可能造成的信号延迟和短路功耗,提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。此外,采用如上所述的驱动方法,可以在仅增加少量晶体管的前提下,提供更多的驱动信号,利于显示装置的窄边框化的实现。
在一些可选的实现方式中,第一电平例如可以是高电平,第二电平例如可以是低电平。
结合图4所示,在T1期间,移位电压信号IN为低电平,第一时钟信号CK1在T1开始时保持为低电平,第九晶体管M9、第十晶体管M10和第十一晶体管M11导通,第十二晶体管M12截止。第一电压信号VGH经第九晶体管M9和第十晶体管M10提供至节点电位控制器输出的N1点的电压。在此期间,第二时钟信号CK2为低电平,使得第三晶体管M3导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T1期间,输出单元的第二输出端OUT2输出高电平。
此外,由于第一时钟信号CK1在第T1期间结束之前跳变为高电平,而当第一时钟信号CK1跳变时,移位电压信号IN维持低电平,此时,第九晶体管M9保持导通而第十晶体管M10、第十一晶体管M11变为截止,这样一来第十一晶体管M11和第十二晶体管M12之间的寄生电容不会与N1点电位发生电荷分享,从而可使得N1点的电位更加稳定。
在T2期间,移位电压信号IN变为高电平,第一时钟信号CK1为高电平,第十二晶体管M12导通而第九晶体管M9、第十晶体管M10和第十一晶体管M11截止,使得节点电位控制器输出的N1点的电压保持为高电平。在此期间,第一晶体管M1的栅极信号为高电平,第一晶体管M1导通,同时第二时钟信号CK2为高电平,第二晶体管M2的栅极信号为高电平,第二晶体管M2导通,并将第二电压信号(VGL)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T2期间,输出单元的第二输出端OUT2保持为高电平。
在T3期间,移位电压信号IN为高电平,第一时钟信号CK1为低电平,此时,第十晶体管M10、第十一晶体管M11和第十二晶体管M12导通,第九晶体管M9截止,第二电压信号(VGL)提供至节点电位控制器输出的N1点。在此期间,第四晶体管M4的栅极信号为低电平,因此,第四晶体管M4导通,并将第一电压信号(VGH)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端与第一反相器R1的输出连接,因此,在T3期间,输出单元的第二输出端OUT2输出低电平。
参见图10所示,为图5所示实施例的移位寄存单元的各信号的波形图1000。
在T1期间,移位电压信号IN为第二电平,节点电位控制器输出的N1点的电压为第一电平。第一时钟信号CK1在T1期间开始时保持为第二电平直至T1期间结束之前跳变为第一电平,使得第十晶体管M10和第十一晶体管M11在T1期间结束前截止。在此期间,第二时钟信号CK2为第二电平,使得第三晶体管导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T1期间,输出单元的第二输出端OUT2输出第一电平。此外,在T1期间,由于第一晶体管M1导通,同时,第三时钟信号CK3为高电平,第十三晶体管M13导通,从而将第二电压信号(VGL)提供至输出单元的第三输出端OUT3。
在T2期间,移位电压信号IN变为第一电平,节点电位控制器输出的N1点的电压保持为第一电平。在此期间,第一晶体管M1的栅极信号为第一电平,第一晶体管M1导通,第二时钟信号CK2为第一电平,第二晶体管M2的栅极信号为第一电平,第二晶体管M2导通,并将第二电压信号(VGL)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T2期间,输出单元的第二输出端OUT2保持为第一电平。此外,在T2期间,第三时钟信号CK3为低电平,第十四晶体管M14导通,从而将第一电压信号(VGH)提供至输出单元的第三输出端OUT3。
在T3期间,移位电压信号IN为第一电平,节点电位控制器输出的N1点的电压为第二电平。在此期间,第四晶体管M4的栅极信号为第二电平,因此,第四晶体管M4导通,并将第一电压信号(VGH)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T3期间,输出单元的第二输出端OUT2输出第二电平。此外,在T3期间,第十五晶体管M15栅极电压为低电平,第十五晶体管M15导通,从而将第一电压信号(VGH)提供至输出单元的第三输出端OUT3。
从如上所述的驱动方法可以看出,通过采用驱动能力较强的第一电压信号VGH和第二电压信号VGL来向移位寄存单元提供输出,避免了时钟信号驱动可能造成的信号延迟和短路功耗,提高了移位寄存器中各移位寄存单元的输出信号的负载驱动能力。此外,采用如上所述的驱动方法,可以在仅增加少量晶体管的前提下,提供更多的驱动信号,利于显示装置的窄边框化的实现。
在一些可选的实现方式中,第一电平例如可以是高电平,第二电平例如可以是低电平。
结合图5所示,在T1期间,移位电压信号IN为低电平,第一时钟信号CK1在T1开始时保持为低电平,第九晶体管M9、第十晶体管M10和第十一晶体管M11导通,第十二晶体管M12截止。第一电压信号VGH经第九晶体管M9和第十晶体管M10提供至节点电位控制器输出的N1点的电压。在此期间,第二时钟信号CK2为低电平,使得第三晶体管M3导通,并将第一电压信号VGH提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T1期间,输出单元的第二输出端OUT2输出高电平。此外,由于N1点为高电平,第一晶体管M1导通,同时,第三时钟信号CK3为高电平,第十三晶体管M13导通,从而将第二电压信号(VGL)提供至输出单元的第三输出端OUT3。
此外,由于第一时钟信号CK1在第T1期间结束之前跳变为高电平,而当第一时钟信号CK1跳变时,移位电压信号IN维持低电平,此时,第九晶体管M9保持导通而第十晶体管M10、第十一晶体管M11变为截止,这样一来第十一晶体管M11和第十二晶体管M12之间的寄生电容不会与N1点电位发生电荷分享,从而可使得N1点的电位更加稳定。
在T2期间,移位电压信号IN变为高电平,第一时钟信号CK1为高电平,第十二晶体管M12导通而第九晶体管M9、第十晶体管M10和第十一晶体管M11截止,使得节点电位控制器输出的N1点的电压保持为高电平。在此期间,第一晶体管M1的栅极信号为高电平,第一晶体管M1导通,同时第二时钟信号CK2为高电平,第二晶体管M2的栅极信号为高电平,第二晶体管M2导通,并将第二电压信号(VGL)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端OUT2与第一反相器R1的输出连接,因此,在T2期间,输出单元的第二输出端OUT2保持为高电平。此外,在T2期间,第三时钟信号CK3为低电平,第十四晶体管M14导通,从而将第一电压信号(VGH)提供至输出单元的第三输出端OUT3。
在T3期间,移位电压信号IN为高电平,第一时钟信号CK1为低电平,此时,第十晶体管M10、第十一晶体管M11和第十二晶体管M12导通,第九晶体管M9截止,第二电压信号(VGL)提供至节点电位控制器输出的N1点。在此期间,第四晶体管M4的栅极信号为低电平,因此,第四晶体管M4导通,并将第一电压信号(VGH)提供至输出单元的第一输出端OUT1。此外,由于输出单元的第二输出端与第一反相器R1的输出连接,因此,在T3期间,输出单元的第二输出端OUT2输出低电平。此外,在T3期间,N1点变为低电平,第十五晶体管M15栅极电压为低电平,第十五晶体管M15导通,从而将第一电压信号(VGH)提供至输出单元的第三输出端OUT3。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解,本申请中所涉及的发明范围,并不限于上述技术特征的特定组合而成的技术方案,同时也应涵盖在不脱离所述发明构思的情况下,由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。