CN110288944A - 一种栅极驱动电路及显示装置 - Google Patents

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Abstract

本申请公开了一种栅极驱动电路及显示装置，栅极驱动电路包括：多组移位寄存器和N组时钟信号线，其中，N为大于3的自然数，每组移位寄存器与一组时钟信号线连接，N组时钟信号线的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值，或者每组移位寄存器连接的时钟信号线的阻抗相等。本申请通过设置N组时钟信号线的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值，或者每组移位寄存器连接的时钟信号线的阻抗相等，有效地消除了显示面板产生的周期横纹，提升了显示效果。

Description

一种栅极驱动电路及显示装置
技术领域
本申请涉及但不限于液晶显示技术领域，尤其涉及一种栅极驱动电路及显示装置。
背景技术
有机发光二极管(Organic Light-Emitting Diode，OLED)是当前平板显示器研究领域的热点之一，具有省电、超薄厚度、重量轻、自发光、无视角限制、反应速度快、光电效率高、无需背光结构与彩色滤光片结构、高对比、高辉度效率、高亮度、多色及彩色(RGB)组件制作能力、使用温度范围广等优点，已被广泛应用与手机、平板电脑、数码相机等显示领域中。
OLED显示面板包括：像素驱动电路和栅极驱动(Gate Driver on Array，GOA)电路，GOA电路用于为像素驱动电路提供扫描信号，像素驱动电路用于驱动OLED显示面板中的OLED发光以实现显示，具体的，栅极驱动电路包括：多个移位寄存器，每个移位寄存器用于向一行像素驱动电路提供扫描信号。
经发明人研究发现，在相关技术中通常使用多个时钟信号线与栅极驱动电路连接，由于时钟信号线数目较多导致相邻移位寄存器连接的时钟信号线之间的阻抗差异有所不同，进而导致显示面板上产生横纹，影响了显示面板的显示效果。
发明内容
本申请提供了一种栅极驱动电路及显示装置，能够消除显示面板产生的周期横纹。
第一方面，本发明实施例提供了一种栅极驱动电路，包括：多组移位寄存器和N组时钟信号线，其中，N为大于3的自然数，每组移位寄存器与一组时钟信号线连接；
所述N组时钟信号线的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值，或者每组移位寄存器连接的时钟信号线的阻抗相等。
在一种示例性实施例中，所述阻抗阈值为M*△R，其中，M为自然数且小于或者等于2，△R为相邻两组时钟信号线之间的阻抗差异。
在一种示例性实施例中，每组移位寄存器包括一个移位寄存器，每组时钟信号线包括一个时钟信号线，所述N组时钟信号线的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值包括：
所述N组时钟信号线的布线顺序使得第i时钟信号线与第i+1时钟信号线、第一时钟信号线与第N时钟信号线之间的阻抗差异分别为△R或2*△R，其中，i为1至N-1之间的自然数。
在一种示例性实施例中，当N为偶数时，所述N组时钟信号线的布线顺序依次为：第一时钟信号线、第二时钟信号线、第N时钟信号线、第三时钟信号线、第(N-1)时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线，或者依次为：第一时钟信号线、第N时钟信号线、第二时钟信号线、第(N-1)时钟信号线、第三时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线。
在一种示例性实施例中，当N为奇数时，所述N组时钟信号线的布线顺序依次为：第一时钟信号线、第二时钟信号线、第N时钟信号线、第三时钟信号线、第(N-1)时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线，或者依次为：第一时钟信号线、第N时钟信号线、第二时钟信号线、第(N-1)时钟信号线、第三时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线。
在一种示例性实施例中，每组移位寄存器包括：第一移位寄存器和第二移位寄存器，每组时钟信号线包括：第一子时钟信号线和第二子时钟信号线；
所述第一移位寄存器与第一子时钟信号线连接，所述第二移位寄存器与第二子时钟信号线连接，第一移位寄存器和第二移位寄存器连接同一栅线；
所述N组时钟信号线的布线顺序使得每组移位寄存器连接的时钟信号线的阻抗相等包括：所述N组时钟信号线的布线顺序使得每组移位寄存器连接的第一子时钟信号线和第二子时钟信号线之间的阻抗之和等于(N-1)*△R+2*R1，其中，R1为距离第一移位寄存器或第二移位寄存器最近的时钟信号线的阻抗值。
在一种示例性实施例中，同一组时钟信号线中的第一子时钟信号线的信号和第二子时钟信号线的信号相同。
在一种示例性实施例中，所述N组时钟信号线的布线顺序为：
所有时钟信号线的第一子时钟信号线位于栅线的第一侧，所有时钟信号线的第二子时钟信号线位于栅线的第二侧；
所有时钟信号线的第一子时钟信号线按照第一时钟信号线的第一子时钟信号线至第N时钟信号线的第一子时钟信号线从左至右依次顺序布线，所有时钟信号线的第二子时钟信号线按照第一时钟信号线的第二子时钟信号线至第N时钟信号线的第二子时钟信号线从左至右依次顺序布线。
第二方面，本发明实施例还提供了一种显示装置，包括如以上任一项所述的栅极驱动电路。
与相关技术相比，本申请的栅极驱动电路及显示装置，通过设置N组时钟信号线的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值，或者每组移位寄存器连接的时钟信号线的阻抗相等，有效地消除了显示面板产生的周期横纹，提升了显示效果。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为相关技术中的一种像素驱动电路示意图；
图2为相关技术中的栅极驱动电路的时钟信号线排布示意图；
图3为本发明实施例的一种示例性的栅极驱动电路的时钟信号线的布线示意图一；
图4为本发明实施例的一种示例性的栅极驱动电路的时钟信号线布线示意图二；
图5为本发明实施例的一种示例性的栅极驱动电路的时钟信号线布线示意图三；
图6为本发明实施例的一种示例性的栅极驱动电路的时钟信号线布线示意图四；
图7为本发明实施例的一种示例性的栅极驱动电路的时钟信号线布线示意图五；
图8为本发明实施例的一种示例性的栅极驱动电路的时钟信号线布线示意图六；
图9为本发明实施例的一种示例性的栅极驱动电路的时钟信号线布线示意图七；
图10为本发明实施例的一种示例性的栅极驱动电路的时钟信号线布线示意图八。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
图1为相关技术中像素驱动电路的等效电路图，如图1所示，相关技术中的像素驱动电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T2、第一电容Ca及第二电容Cst，其中，T1和T2为开关晶体管，T3为驱动晶体管，第一电容Ca为耦合电容，第二电容Cst为存储电容。具体地，第一晶体管T1的栅极接入第一控制信号端G1，其源极接入数据信号端DATA，漏极与节点G连接，第一电容Ca的一端与第一控制信号端G1连接，另一端与节点G连接，第二电容Cst的一端与节点G连接，另一端与节点S连接，第二晶体管T2的栅极接入第二控制信号端G2，漏极与节点S连接，源极接入感应信号端SENSE；第三晶体管T3的漏极接入电源信号端ELVDD，源极接入有机发光二级管OLED的阳极；有机发光二级管OLED的阴极接入信号公共端ELVSS。
像素驱动电路的工作过程包括：向第一控制信号端G1和第二控制信号端G2提供有效电平，使得第一晶体管T1和第二晶体管T2导通，分别向节点G提供数据信号端DATA的信号，向节点S提供感应信号端SENSE提供的电压值为参考电压的信号，然后向第一控制信号端G1和第二控制信号端G2提供无效电平，使得第一晶体管T1和第二晶体管T2截止，第三晶体管T3导通，向OLED提供驱动电流，以驱动OLED发光。
在此过程中，在向第一控制信号端G1提供无效电平过程，第一电容Ca及第二电容Cst之间存在耦合，使得节点G的电位的变化量△Vp满足△Vp＝△V1*Cst/(Cst+Ca)。但是，△Vp同时还受到第一控制信号端G1的信号下降沿的影响，第一控制信号端G1的信号的下降沿越大，△Vp越小。
相关技术中的栅极驱动电路包括：多个移位寄存器，每一个移位寄存器连接一条栅线，在大尺寸OLED中，出于功耗和信赖性考虑，通常会使用多个时钟信号线与栅极驱动电路连接，由于时钟信号线的数目较多导致布线时相邻的移位寄存器连接的时钟信号线之间的阻抗差异不同，使得第一控制信号端G1的信号的下降沿发生差异进而影响了△Vp，使得显示面板表现出与时钟信号线相关的周期横纹。图2以6个时钟信号端为例进行说明，第六级移位寄存器连接的时钟信号线CLK6和第七级移位寄存器连接的时钟信号线CLK1之间差了5*△R，其中，△R为布线空间相邻的时钟信号线之间的阻抗差异，这样在时钟信号线CLK1和时钟信号线CLK6对应行交界处产生一条亮度差异带来的分界线，即在显示面板产生了周期横纹。
如图3、图4、图7、图8或图9所示，根据本发明实施例的一种栅极驱动电路，包括：多组移位寄存器和N组时钟信号线CLK1～CLKN，其中，N为大于3的自然数，每组移位寄存器与一组时钟信号线连接；
N组时钟信号线CLK1～CLKN的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值，或者每组移位寄存器连接的时钟信号线的阻抗相等。
在一种示例性实施例中，阻抗阈值为M*△R，其中，M为自然数且小于或者等于2，△R为相邻两组时钟信号线之间的阻抗差异。
在一种示例性实施例中，如图3、图4、图7或图8所示，每组移位寄存器包括一个移位寄存器，每组时钟信号线包括一个时钟信号线，N组时钟信号线CLK1～CLKN的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值包括：
N组时钟信号线CLK1～CLKN的布线顺序使得第i时钟信号线CLKi与第i+1时钟信号线CLKi+1、第一时钟信号线CLK1与第N时钟信号线CLKN之间的阻抗差异分别为△R或2*△R，其中，i为1至N-1之间的自然数。
对小尺寸平板显示器(Flat Panel Display，FPD)产品，由于栅极线的负载较小，一般可采用移位寄存器交叉驱动，即一边移位寄存器驱动奇数行栅极线，另一边移位寄存器驱动偶数行栅极线，左右互不干扰，在时间上交错，达到顺序开启栅极线的效果，称为单边驱动，这样可以节省边框宽度和功耗。
在该实施例中，第一时钟信号线CLK1连接第一个、第N+1个、第2N+1个、第3N+1个、……等移位寄存器，第二时钟信号线CLK2连接第二个、第N+2个、第2N+2个、第3N+2个、……等移位寄存器，第三时钟信号线CLK3连接第三个、第N+3个、第2N+3个、第3N+3个、……等移位寄存器，……，第N时钟信号线CLKN连接第N个、第2N个、第3N个、第4N个、……等移位寄存器。
通过将CLK的布线顺序不再按规则的CLK1-CLKN顺序排列，而是采用相邻CLK的电阻差异不大于2*△R，这样的差异在人眼可感受到亮度变化之外，这种方法针对高分辨率高像素密度(Pixels Per Inch，PPI)的多输出CLK更有效。
在一种示例性实施例中，当N为偶数时，N组时钟信号线CLK1～CLKN的布线顺序依次为：第一时钟信号线CLK1、第二时钟信号线CLK2、第N时钟信号线CLKN、第三时钟信号线CLK3、第(N-1)时钟信号线CLK(N-1)、……、第时钟信号线第时钟信号线CLK第时钟信号线或者依次为：第一时钟信号线CLK1、第N时钟信号线CLKN、第二时钟信号线CLK2、第(N-1)时钟信号线CLK(N-1)、第三时钟信号线CLK3、……、第时钟信号线CLK第时钟信号线第时钟信号线
示例性的，当N为6时，6组时钟信号线的布线顺序依次为：如图5所示，第一时钟信号线CLK1、第二时钟信号线CLK2、第六时钟信号线CLK6、第三时钟信号线CLK3、第五时钟信号线CLK5、第四时钟信号线CLK4，或者依次为：如图6所示，第一时钟信号线CLK1、第六时钟信号线CLK6、第二时钟信号线CLK2、第五时钟信号线CLK5、第三时钟信号线CLK3、第四时钟信号线CLK4。
当N为10时，10组时钟信号线的布线顺序依次为：第一时钟信号线CLK1、第二时钟信号线CLK2、第十时钟信号线CLK10、第三时钟信号线CLK3、第九时钟信号线CLK9、第四时钟信号线CLK4、第八时钟信号线CLK8、第五时钟信号线CLK5、第七时钟信号线CLK7、第六时钟信号线CLK6，或者依次为：第一时钟信号线CLK1、第十时钟信号线CLK10、第二时钟信号线CLK2、第九时钟信号线CLK9、第三时钟信号线CLK3、第八时钟信号线CLK8、第四时钟信号线CLK4、第七时钟信号线CLK7、第五时钟信号线CLK5、第六时钟信号线CLK6。
当N为4时，4组时钟信号线的布线顺序依次为：第一时钟信号线CLK1、第二时钟信号线CLK2、第四时钟信号线CLK4、第三时钟信号线CLK3，或者依次为：第一时钟信号线CLK1、第四时钟信号线CLK4、第二时钟信号线CLK2、第三时钟信号线CLK3。
在一种示例性实施例中，当N为奇数时，N组时钟信号线CLK1～CLKN的布线顺序依次为：如图7所示，第一时钟信号线CLK1、第二时钟信号线CLK2、第N时钟信号线CLKN、第三时钟信号线CLK3、第(N-1)时钟信号线CLK(N-1)、……、第时钟信号线第时钟信号线第时钟信号线或者依次为：如图8所示，第一时钟信号线CLK1、第N时钟信号线CLKN、第二时钟信号线CLK2、第(N-1)时钟信号线CLK(N-1)、第三时钟信号线CLK3、……、第时钟信号线第时钟信号线CLK第时钟信号线
示例性的，当N为5时，5组时钟信号线的布线顺序依次为：第一时钟信号线CLK1、第二时钟信号线CLK2、第五时钟信号线CLK5、第三时钟信号线CLK3、第四时钟信号线CLK4，或者依次为：第一时钟信号线CLK1、第五时钟信号线CLK5、第二时钟信号线CLK2、第四时钟信号线CLK4、第三时钟信号线CLK3。
当N为7时，7组时钟信号线的布线顺序依次为：第一时钟信号线CLK1、第二时钟信号线CLK2、第七时钟信号线CLK7、第三时钟信号线CLK3、第六时钟信号线CLK6、第四时钟信号线CLK4、第五时钟信号线CLK5，或者依次为：第一时钟信号线CLK1、第七时钟信号线CLK7、第二时钟信号线CLK2、第六时钟信号线CLK6、第三时钟信号线CLK3、第五时钟信号线CLK5、第四时钟信号线CLK4。
当N为9时，9组时钟信号线的布线顺序依次为：第一时钟信号线CLK1、第二时钟信号线CLK2、第九时钟信号线CLK9、第三时钟信号线CLK3、第八时钟信号线CLK8、第四时钟信号线CLK4、第七时钟信号线CLK7、第五时钟信号线CLK5、第六时钟信号线CLK6，或者依次为：第一时钟信号线CLK1、第九时钟信号线CLK9、第二时钟信号线CLK2、第八时钟信号线CLK8、第三时钟信号线CLK3、第七时钟信号线CLK7、第四时钟信号线CLK4、第六时钟信号线CLK6、第五时钟信号线CLK5。
如图9所示，在另一种示例性实施例中，每组移位寄存器包括：第一移位寄存器和第二移位寄存器，每组时钟信号线包括：第一子时钟信号线和第二子时钟信号线；第一移位寄存器与第一子时钟信号线连接，第二移位寄存器与第二子时钟信号线连接，第一移位寄存器和第二移位寄存器连接同一栅线。
N组时钟信号线CLK1～CLKN的布线顺序使得每组移位寄存器连接的时钟信号线的阻抗相等包括：N组时钟信号线CLK1～CLKN的布线顺序使得每组移位寄存器连接的第一子时钟信号线和第二子时钟信号线之间的阻抗之和等于(N-1)*△R+2*R1，其中，R1为距离第一移位寄存器或第二移位寄存器最近的时钟信号线的阻抗值。
对中大尺寸FPD产品，由于栅极线的负载较大，为了正常开启栅极线，移位寄存器多采用双边驱动，即对于一行栅极线，左右两边均会有一个移位寄存器对其进行充电，在此种情况下，左右移位寄存器设计完全对称，称为双边驱动。
在该实施例中，同一组时钟信号线中的第一子时钟信号线的信号和第二子时钟信号线的信号相同。
在一种示例性实施例中，如图9所示，N组时钟信号线CLK1～CLKN的布线顺序为：所有时钟信号线的第一子时钟信号线位于栅线的第一侧，所有时钟信号线的第二子时钟信号线位于栅线的第二侧；
所有时钟信号线的第一子时钟信号线按照第一时钟信号线CLK1的第一子时钟信号线至第N时钟信号线CLKN的第一子时钟信号线从左至右依次顺序布线，所有时钟信号线的第二子时钟信号线按照第一时钟信号线CLK1的第二子时钟信号线至第N时钟信号线CLKN的第二子时钟信号线从左至右依次顺序布线。
示例性的，当N为6时，所有时钟信号线的第一子时钟信号线和第二子时钟信号线布线顺序如图10所示。
通过设置双端对冲的移位寄存器以及左右非对称排布的CLK信号线，这样在左端产生的△Vp1和在右端产生的△Vp2相加后几乎每行的值基本一致，这样可以改善行与行之间的亮度差异。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括前述实施例提供的栅极驱动电路。
本发明实施例通过时钟信号线CLK的非常规排布，减少了行与行之间时钟信号线CLK的电阻差异，控制其差异在可控范围内，或者利用双端不对称排布使得栅线整体的下降沿完全一致，从而解决了因输出时钟信号线CLK之间的差异产生的周期横纹问题。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种栅极驱动电路，其特征在于，包括：多组移位寄存器和N组时钟信号线，其中，N为大于3的自然数，每组移位寄存器与一组时钟信号线连接；
所述N组时钟信号线的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值，或者每组移位寄存器连接的时钟信号线的阻抗相等。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述阻抗阈值为M*ΔR，其中，M为自然数且小于或者等于2，ΔR为相邻两组时钟信号线之间的阻抗差异。
3.根据权利要求1所述的栅极驱动电路，其特征在于，每组移位寄存器包括一个移位寄存器，每组时钟信号线包括一个时钟信号线，所述N组时钟信号线的布线顺序使得任意相邻两组移位寄存器连接的时钟信号线之间的阻抗差异小于或等于阻抗阈值包括：
所述N组时钟信号线的布线顺序使得第i时钟信号线与第i+1时钟信号线、第一时钟信号线与第N时钟信号线之间的阻抗差异分别为ΔR或2*ΔR，其中，i为1至N-1之间的自然数。
4.根据权利要求3所述的栅极驱动电路，其特征在于，当N为偶数时，所述N组时钟信号线的布线顺序依次为：第一时钟信号线、第二时钟信号线、第N时钟信号线、第三时钟信号线、第(N-1)时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线，或者依次为：第一时钟信号线、第N时钟信号线、第二时钟信号线、第(N-1)时钟信号线、第三时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线。
5.根据权利要求3所述的栅极驱动电路，其特征在于，当N为奇数时，所述N组时钟信号线的布线顺序依次为：第一时钟信号线、第二时钟信号线、第N时钟信号线、第三时钟信号线、第(N-1)时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线，或者依次为：第一时钟信号线、第N时钟信号线、第二时钟信号线、第(N-1)时钟信号线、第三时钟信号线、……、第时钟信号线、第时钟信号线、第时钟信号线。
6.根据权利要求1所述的栅极驱动电路，其特征在于，每组移位寄存器包括：第一移位寄存器和第二移位寄存器，每组时钟信号线包括：第一子时钟信号线和第二子时钟信号线；
所述第一移位寄存器与第一子时钟信号线连接，所述第二移位寄存器与第二子时钟信号线连接，第一移位寄存器和第二移位寄存器连接同一栅线；
所述N组时钟信号线的布线顺序使得每组移位寄存器连接的时钟信号线的阻抗相等包括：所述N组时钟信号线的布线顺序使得每组移位寄存器连接的第一子时钟信号线和第二子时钟信号线之间的阻抗之和等于(N-1)*ΔR+2*R1，其中，R1为距离第一移位寄存器或第二移位寄存器最近的时钟信号线的阻抗值。
7.根据权利要求6所述的栅极驱动电路，其特征在于，同一组时钟信号线中的第一子时钟信号线的信号和第二子时钟信号线的信号相同。
8.根据权利要求6所述的栅极驱动电路，其特征在于，所述N组时钟信号线的布线顺序为：
所有时钟信号线的第一子时钟信号线位于栅线的第一侧，所有时钟信号线的第二子时钟信号线位于栅线的第二侧；
所有时钟信号线的第一子时钟信号线按照第一时钟信号线的第一子时钟信号线至第N时钟信号线的第一子时钟信号线从左至右依次顺序布线，所有时钟信号线的第二子时钟信号线按照第一时钟信号线的第二子时钟信号线至第N时钟信号线的第二子时钟信号线从左至右依次顺序布线。
9.一种显示装置，其特征在于，包括如权利要求1～8任一项所述的栅极驱动电路。
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