CN105761662A - 栅极驱动电路、栅极电路的驱动方法和显示装置 - Google Patents

Abstract

本发明属于显示技术领域，具体涉及一种栅极驱动电路、栅极电路的驱动方法和显示装置。该栅极电路的驱动方法，栅极驱动电路包括多个级联的栅极驱动单元，该方法包括步骤：提供N+1个时钟信号，其中：N为大于2的自然数；按栅极驱动单元的级联次序，每N个栅极驱动单元按照顺序提供有效脉冲的时钟信号和逆序提供有效脉冲的时钟信号交叉驱动，且相邻的N个栅极驱动单元之间的一个栅极驱动单元由第N+1个时钟信号驱动，其中：第N+1个时钟信号的有效脉冲的波形与第一个时钟信号或第N个时钟信号中的有效脉冲的波形相同。该栅极驱动电路方法至少部分解决相邻栅极驱动单元的时钟信号差异导致的相邻像素行输入负载跳变较大，出现横纹mura的问题。

Description

栅极驱动电路、栅极电路的驱动方法和显示装置

技术领域

本发明属于显示技术领域，具体涉及一种栅极驱动电路、栅极电路的驱动方法和显示装置。

背景技术

在平板显示装置中，各像素点逐行打开、依次输入图像显示数据，实现帧图像显示。其中的像素点打开通常由栅极驱动电路实现，栅极驱动电路包括多个级联的栅极驱动单元，栅极驱动单元在时钟信号的控制下，打开同一行的所有像素点，打开的像素点按序接收包括RGB信息的图像信号，并进行图像显示。

随着显示技术的进步，目前的栅极驱动电路已经演化为GOA(GateOnArray，即将栅极驱动电路集成在阵列基板上)形式，进一步节省了显示装置的边框宽度，也降低了生产成本。多个GOA单元的时钟信号线通常依次循环布线和驱动，例如，如图1和图2所示，一种GOA电路中的GOA单元以CLK1-CLK6的时钟信号线依次循环连接，并依次顺序提供时钟信号。此时，相邻的栅极驱动单元既有相差1根时钟信号线的情况，例如：第一栅极驱动单元连接CLK1，……，第六栅极驱动单元连接CLK6，这里任意相邻的两根时钟信号线相差1个时钟信号差的跳变；当然，还存在相差5个时钟信号差的情况，例如：第六栅极驱动单元连接CLK6，第七栅极驱动单元连接CLK1，这里相邻的CLK1与CLK6相差5个时钟信号差的跳变，由于存在不相等的时钟信号差的跳变，导致相邻像素行之间的输入负载(即从驱动时钟信号线到GOA单元的金属线之间的电阻及与黑矩阵等部分形成的寄生电容)有较大跳变，容易出现横纹mura问题。

时钟信号是非常重要的控制信号，解决栅极驱动电路中相邻栅极驱动单元的时钟信号差异，成为目前亟待解决的技术问题。

发明内容

本发明所要解决的技术问题为针对现有技术中存在的上述不足，提供一种栅极驱动电路、栅极电路的驱动方法和显示装置，至少部分解决相邻栅极驱动单元的时钟信号差异导致的相邻像素行输入负载跳变较大，出现横纹mura的问题。

解决本发明技术问题所采用的技术方案为该栅极电路的驱动方法，所述栅极驱动电路包括多个级联的栅极驱动单元，该方法包括步骤：

提供N+1个时钟信号，其中：N为大于2的自然数；

按所述栅极驱动单元的级联次序，每N个所述栅极驱动单元按照顺序提供有效脉冲的所述时钟信号和逆序提供有效脉冲的所述时钟信号交叉驱动，且相邻的N个所述栅极驱动单元之间的一个所述栅极驱动单元由第N+1个所述时钟信号驱动，其中：第N+1个所述时钟信号的有效脉冲的波形与第一个所述时钟信号或第N个所述时钟信号中的有效脉冲的波形相同。

优选的是，处于相同周期内、相邻的所述时钟信号中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；

或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。

优选的是，第一所述时钟信号与第N+1所述时钟信号，相邻周期内的所述有效脉冲的间隔相同；或者，第N个所述时钟信号与第N+1所述时钟信号，相邻周期内的所述有效脉冲的间隔相同。

优选的是，除第一所述时钟信号或第N个所述时钟信号与第N+1所述时钟信号以外，其他所述时钟信号的任两个所述时钟信号中，某一周期内的所述有效脉冲与其之前的所述有效脉冲相对滞后，而与其之后的所述有效脉冲相对提前；或者，某一周期内的所述有效脉冲与其之前的所述有效脉冲相对提前，而与其之后的所述有效脉冲相对滞后。

优选的是，除第一所述时钟信号或第N个所述时钟信号与第N+1所述时钟信号以外，其他任一所述时钟信号中，某一周期内的所述有效脉冲与其之前周期内的所述有效脉冲之间的间隔依次逐渐减小，而与其之后周期内的所述有效脉冲之间的间隔依次逐渐增大；

或者，某一周期内的所述有效脉冲与其之前周期内的所述有效脉冲之间的间隔依次逐渐增大，而与其之后周期内的所述有效脉冲之间的间隔依次逐渐减小。

优选的是，除第一所述时钟信号或第N个所述时钟信号与第N+1所述时钟信号以外，其他相邻的任两个所述时钟信号中，在相同的相邻周期之间，对应的所述有效脉冲之间的间隔依次逐渐增大，或者对应的所述有效脉冲之间的间隔依次逐渐减小。

优选的是，每一所述时钟信号的有效脉冲在任一周期内的持续时间均为1/N周期。

一种栅极驱动电路，所述栅极驱动电路包括多个级联的栅极驱动单元，还包括N+1根时钟信号线，每一所述时钟信号线为一所述栅极驱动单元提供时钟信号，每一所述时钟信号线能输出包括至少一个有效脉冲的时钟信号，其中：N为大于2的自然数；

按所述栅极驱动单元的级联次序，每N个所述栅极驱动单元采用顺序与所述时钟信号线连接、逆序与所述时钟信号线连接的方式交叉连接，且相邻的N个所述栅极驱动单元之间的一个所述栅极驱动单元与第N+1根所述时钟信号线连接，其中：第N+1根所述时钟信号线与第一根所述时钟信号线或第N根所述时钟信号线能提供相同的有效脉冲的波形。

优选的是，第N+1根所述时钟信号线的排列次序为，第N+1根所述时钟信号线排列于第一根所述时钟信号的前侧，或者，第N+1根所述时钟信号线排列于第N根所述时钟信号的后侧。

优选的是，处于相同周期内、相邻的所述时钟信号线中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；

或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。

作为本发明的另一方面，还提供一种显示装置，包括上述的栅极驱动电路。

本发明的有益效果为：该栅极驱动电路及其相应的栅极电路的驱动方法，能避免相邻栅极驱动单元的时钟信号差异引起的相邻像素行之间的输入负载跳变，保证阵列基板的显示品质。

附图说明

图1为现有的一种栅极驱动电路的电路图；

图2为图1对应的栅极驱动电路的驱动时钟信号时序波形图；

图3为本发明实施例1栅极驱动电路的电路图；

图4为图3对应的栅极驱动电路的驱动时钟信号时序波形图；

图5为本发明实施例2栅极驱动电路的电路图；

图6为图5对应的栅极驱动电路的驱动时钟信号时序波形图。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明栅极驱动电路、栅极电路的驱动方法和显示装置作进一步详细描述。

本发明的技术构思在于：相邻行像素之间的输入负载产生较大跳变最根本的原因在于：时钟信号线到栅极驱动单元的金属线长度突然有较大变化引起的电阻及寄生电容突变，从而引起栅极驱动单元输出有明显差异，最终导致像素上保持电压不同，引起亮度差异，形成横纹Mura。本发明的技术方案为保证相邻行像素之间的输入负载的平稳，对时钟信号以及时钟信号线与栅极驱动单元的连接进行了改进。

实施例1：

本实施例提供一种栅极驱动电路及其相应的驱动方法，能有效解决相邻栅极驱动单元之间输入负载跳变较大，出现横纹mura的问题。

一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，还包括N+1根时钟信号线，每一时钟信号线为一栅极驱动单元提供时钟信号(Clock)，每一时钟信号线能输出包括至少一个有效脉冲的时钟信号，其中：N为大于2的自然数。优选N大于2且小于12，常见为偶数个。

按栅极驱动单元的级联次序，每N个栅极驱动单元采用顺序与时钟信号线连接、逆序与时钟信号线连接的方式交叉连接，且相邻的N个栅极驱动单元之间的一个栅极驱动单元与第N+1根时钟信号线连接，其中：第N+1根时钟信号线与第一根时钟信号线能提供相同的有效脉冲的波形。这里的栅极驱动电路需要六个存在相位差的时钟信号，相对现有的栅极驱动电路，本实施例增加一根额外的时钟信号线，以保证每个时钟信号线在一个连接周期内连接了相同的栅极驱动单元数量，避免负载差异。

由此，该栅极驱动电路增加了一个额外的CLK1’时钟信号，该时钟信号的有效脉冲与第一时钟信号CLK1的有效脉冲相同，在为依次级联设置的栅极驱动单元配置时钟信号时，保证时钟信号组头尾时钟信号的平缓过渡。

其中，第N+1根时钟信号线的排列次序为，第N+1根时钟信号线位于第N根时钟信号的后侧。如图3所示，以N＝6，即6-Clock为例，该第N+1根时钟信号线可设置在最左侧，位于CLK6的后侧。由此，该栅极驱动电路的时钟信号线的次序从右往左依次为CLK1-CLK6，CLK1’，GOA电路中的各栅极驱动单元根据先顺序CLK1→CLK6、再逆序CLK1’、CLK6→CLK2的次序依次循环布局，即GOA电路中各栅极驱动单元(在图3中示为GOA1，GOA2……)中的时钟信号输入从第一栅极驱动单元开始，依次连接CLK1-CLK6，CLK1’，CLK6-CLK2，然后重复循环以上排列。

优选的是，处于相同周期内、相邻的时钟信号线中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。通过相邻的周期内各时钟信号线相对依次滞后或依次提前的有效脉冲设置，能有效保证与时钟信号线连接的栅极驱动单元具有平缓过渡的有效脉冲，保证相邻像素行之间具有相同的输入负载跳变。

例如，如图4所示，对于第一周期内的各时钟信号线，CLK1-CLK6对应的有效脉冲依次滞后1/N个周期，第二周期内的时钟信号线，CLK1-CLK6对应的有效脉冲依次提前1/N个周期，以此可以类推之后各周期内的时钟信号线中有效脉冲的相位情况。设i为周期数，N为每组时钟信号线的数量，则有：(i-1)*N+1-i*N个有效脉冲依次滞后1/N个周期，i*N+1-(i+1)*N个有效脉冲依次提前1/N个周期，其中i为大于等于1的自然数，标识当前所处周期。

相应的，本实施例中栅极电路的驱动方法，包括步骤：

提供N+1个时钟信号，其中：N为大于2的自然数；

按栅极驱动单元的级联次序，每N个栅极驱动单元按照顺序提供的时钟信号和逆序提供的时钟信号交叉驱动，且相邻的N个栅极驱动单元之间的一个栅极驱动单元由第N+1个时钟信号驱动，其中：第N+1个时钟信号的有效脉冲的波形与第一时钟信号中的有效脉冲的波形相同。

在驱动过程中，处于相同周期内、相邻的时钟信号中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。通过相邻的周期内各时钟信号线相对依次滞后或依次提前的有效脉冲设置，能有效保证与时钟信号线连接的栅极驱动单元具有平缓过渡的有效脉冲，保证相邻像素行之间具有相同的输入负载跳变。

其中，第一时钟信号与第N+1时钟信号中，相邻周期内的有效脉冲的间隔相同、且均为(N-1)/N周期。如图4所示，CLK1和CLK1’在第一周期和第二周期之间的间隔为5/6周期。

另外，除第一时钟信号与第N+1时钟信号以外，其他时钟信号的任两个时钟信号中，某一周期内的有效脉冲与其之前的有效脉冲相对滞后，而与其之后的有效脉冲相对提前；或者，某一周期内的有效脉冲与其之前的有效脉冲相对提前，而与其之后的有效脉冲相对滞后；并且，滞后或提前的时间间隔为1/N周期。如图4所示，在第一周期内，CLK3相对CLK2滞后1/6周期，CLK3相对CLK4提前1/6周期；在第二周期内，CLK3相对CLK2提前1/6周期，CLK3相对CLK4滞后1/6周期。

同时，除第一时钟信号与第N+1时钟信号以外，其他任一时钟信号中，某一周期内的有效脉冲与其之前周期内的有效脉冲之间的间隔依次逐渐减小，而与其之后周期内的有效脉冲之间的间隔依次逐渐增大；或者，某一周期内的有效脉冲与其之前周期内的有效脉冲之间的间隔依次逐渐增大，而与其之后周期内的有效脉冲之间的间隔依次逐渐减小；并且，增大或减小的时间间隔为2/N周期。如图4所示，CLK3在第一周期与第二周期之间的时间间隔为7/6周期，在第二周期与第三周期之间的时间间隔为3/6周期；CLK4在第一周期与第二周期之间的时间间隔为5/6周期，在第二周期与第三周期之间的时间间隔为5/6周期。

最后，除第一时钟信号与第N+1时钟信号以外，其他相邻的任两个时钟信号中，在相同的相邻周期之间，对应的有效脉冲之间的间隔依次逐渐增大，或者对应的有效脉冲之间的间隔依次逐渐减小；并且，增大或减小的时间间隔为2/N周期。在相同的相邻周期之间，CLK3与CLK4在第一周期与第二周期之间的时间间隔减小2/6周期，由间隔7/6周期减小为间隔5/6周期；而在第二周期与第三周期之间的时间间隔增大2/6周期，由间隔3/6周期增大为间隔5/6周期。

优选的是，每一时钟信号的有效脉冲在任一周期内的持续时间均为1/N周期，确保第N个时钟信号两个相邻有效脉冲的前一个有充足时间复位，进而保证每一栅极驱动单元具有足够的扫描持续时间。进一步优选的是，时钟信号的一个有效脉冲宽度为1H(最多1.8*1H)，这里1H指显示信号每行像素图像数据更新的最大时间。

如图4所示，各时钟信号的出现次序为：帧开始信号STV出现高电平后，CLK1-CLK6依次出现第一个有效脉冲，6行栅极驱动单元后，CLK1’(参考CLK1)出现第二个有效脉冲，然后依次为CLK6-CLK2出现有效脉冲，之后帧开始信号STV保持为低电平；进而，CLK1-CLK6重复循环以上时序。通过上述驱动时钟信号的优化，用于GOA电路中各栅极驱动单元驱动的有效脉冲依次循环出现，避免相邻栅极驱动单元的时钟信号产生较大的负载差异。

本实施例的栅极驱动电路及其驱动方法，通过增加匹配时钟信号CLK1’(与CLK1相同)，采用CLK1-CLK6-CLK1’-CLK6-CLK2交替布局的方式，避免了时钟信号组中头尾信号(CLK6到CLK1)之间较大的跳变，使得任一相邻的栅极驱动单元输入的时钟信号具有相同时钟时间差(均相差1根时钟信号线，相差1/N周期)，避免了现有技术中相邻栅极驱动单元存在不相等的时钟时间差引起相邻像素行输入负载突然变化而导致横纹mura的问题。

实施例2：

本实施例提供一种栅极驱动电路及其相应的驱动方法，能有效解决相邻栅极驱动单元之间输入负载跳变较大，出现横纹mura的问题。本实施例中栅极驱动电路与实施例1中栅极驱动电路的区别在于新增设的时钟信号线的位置不同。

一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，还包括N+1根时钟信号线，每一时钟信号线为一栅极驱动单元提供时钟信号(Clock)，每一时钟信号线能输出包括至少一个有效脉冲的时钟信号，其中：N为大于2的自然数优选N大于2且小于12，常见为偶数个。

按栅极驱动单元的级联次序，每N个栅极驱动单元采用顺序与时钟信号线连接、逆序与时钟信号线连接的方式交叉连接，且相邻的N个栅极驱动单元之间的一个栅极驱动单元与第N+1根时钟信号线连接，其中：第N+1根时钟信号线与第N根时钟信号线能提供相同的有效脉冲的波形。这里的栅极驱动电路需要六个存在相位差的时钟信号，相对现有的栅极驱动电路，本实施例增加一根额外的时钟信号线，以保证每个时钟信号线在一个连接周期内连接了相同的栅极驱动单元数量，避免相邻像素行之间的输入负载差异。

由此，该栅极驱动电路增加了一个额外的CLK6’时钟信号，该时钟信号的有效脉冲与第六个时钟信号CLK6的有效脉冲相同，在为依次级联设置的栅极驱动单元配置时钟信号时，保证时钟信号组头尾时钟信号的平缓过渡。

其中，第N+1根时钟信号线的排列次序为，第N+1根时钟信号线位于第一根时钟信号的前侧，如图5所示，同样以N＝6，即6-Clock为例，该时钟信号线可设置在最右侧，位于CLK1的前侧。与实施例1相比，此时CLK6’与CLK1’相似，即6行像素的扫描时间里只出现一个有效脉冲，CLK1-CLK5依次与CLK2-CLK6相似。

优选的是，处于相同周期内、相邻的时钟信号中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。

如图5所示，该栅极驱动电路的时钟信号线的次序从右往左依次为CLK6’，CLK1-CLK6，GOA电路中的各栅极驱动单元根据先顺序CLK1→CLK6、再逆序CLK5→CLK1、CLK6’的次序依次循环布局，即GOA电路中各栅极驱动单元中的时钟信号输入从第一栅极驱动单元开始依次连接CLK1-CLK6，CLK5→CLK1，CLK6’，然后重复循环以上排列。

相应的，本实施例中栅极电路的驱动方法，包括步骤：

提供N+1个时钟信号，其中：N为大于2的自然数；

按栅极驱动单元的级联次序，每N个栅极驱动单元按照顺序提供的时钟信号和逆序提供的时钟信号交叉驱动，且相邻的N个栅极驱动单元之间的一个栅极驱动单元由第N+1个时钟信号驱动，其中：第N+1个时钟信号的有效脉冲的波形与第N个时钟信号中的有效脉冲的波形相同。

在驱动过程中，处于相同周期内、相邻的时钟信号中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。通过相邻的周期内各时钟信号线相对依次滞后或依次提前的有效脉冲设置，能有效保证与时钟信号线连接的栅极驱动单元具有平缓过渡的有效脉冲，保证相邻像素行之间具有相同的输入负载跳变。

其中，第N个时钟信号与第N+1时钟信号中，相邻周期内的有效脉冲的间隔相同、且均为(N-1)/N周期。如图6所示，CLK6和CLK6’在第一周期和第二周期之间的间隔为5/6周期。

另外，除第N个时钟信号与第N+1时钟信号以外，其他时钟信号的任两个时钟信号中，某一周期内的有效脉冲与其之前周期内的有效脉冲相对滞后，而与其之后周期内的有效脉冲相对提前；或者，某一周期内的有效脉冲与其之前周期内的有效脉冲相对提前，而与其之后周期内的有效脉冲相对滞后。

同时，除第N个时钟信号与第N+1时钟信号以外，其他相邻的任两个时钟信号中，在相同的相邻周期之间，对应的有效脉冲之间的间隔依次逐渐增大，或者对应的有效脉冲之间的间隔依次逐渐减小；并且，增大或减小的时间间隔为2/N周期。

最后，除第一时钟信号与第N+1时钟信号以外，其他相邻的任两个时钟信号中，在相同的相邻周期之间，对应的有效脉冲之间的间隔依次逐渐增大，或者对应的有效脉冲之间的间隔依次逐渐减小；并且，增大或减小的时间间隔为2/N周期。

优选的是，每一有效脉冲在任一周期内的持续时间均为1/N周期，确保第N个时钟信号两个相邻有效脉冲的前一个有充足时间复位，进而保证每一栅极驱动单元具有足够的扫描持续时间。进一步优选的是，时钟信号的一个有效脉冲宽度为1H(最多1.8*1H)，这里1H指显示信号每行像素图像数据更新的最大时间。

如图6所示，各时钟信号的出现次序为：帧开始信号STV出现高电平后，CLK1-CLK6依次出现第一个有效脉冲，12行栅极驱动单元后，CLK5-CLK1然后依次出现第二个有效脉冲，CLK6’(参考CLK6)，之后帧开始信号STV保持为低电平，CLK1-CLK6重复循环以上时序。通过上述驱动时钟信号的优化，使各栅极驱动单元的驱动有效脉冲依次循环出现，避免相邻栅极驱动单元的时钟信号产生较大的负载差异。

本实施例的栅极驱动电路及其驱动方法，通过增加匹配时钟信号CLK6’(CLK6’与CLK6相同)，采用CLK1-CLK6-CLK5-CLK1-CLK6’交替布局的方式，避免了时钟信号组中头尾信号(CLK6到CLK1)之间较大的跳变，使得任一相邻的栅极驱动单元输入的时钟信号具有相同时钟时间差(均相差1根时钟信号线，相差1/N周期)，避免了现有技术中相邻栅极驱动单元存在不相等的时钟时间差引起相邻像素行输入负载突然变化而导致横纹mura的问题。

实施例1、实施例2中的栅极驱动电路及其相应的栅极电路的驱动方法，适用于具有N的整数倍数个栅极驱动单元的栅极驱动电路，采用该栅极驱动电路及其相应的驱动方法，能避免相邻栅极驱动单元的时钟信号差异引起的相邻像素行之间的输入负载跳变，保证阵列基板的显示品质。

实施例3：

本实施例提供一种显示装置，其包括实施例1或实施例2中的栅极驱动电路。

包括该栅极驱动电路的显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

该显示装置具有较高的显示品质。

可以理解的为，以上实施方式仅仅为为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (11)

1.一种栅极电路的驱动方法，所述栅极驱动电路包括多个级联的栅极驱动单元，其特征在于，包括步骤：

提供N+1个时钟信号，其中：N为大于2的自然数；

按所述栅极驱动单元的级联次序，每N个所述栅极驱动单元按照顺序提供有效脉冲的所述时钟信号和逆序提供有效脉冲的所述时钟信号交叉驱动，且相邻的N个所述栅极驱动单元之间的一个所述栅极驱动单元由第N+1个所述时钟信号驱动，其中：第N+1个所述时钟信号的有效脉冲的波形与第一个所述时钟信号或第N个所述时钟信号中的有效脉冲的波形相同。

2.根据权利要求1所述的栅极电路的驱动方法，其特征在于，处于相同周期内、相邻的所述时钟信号中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；

或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。

3.根据权利要求1所述的栅极电路的驱动方法，其特征在于，第一所述时钟信号与第N+1所述时钟信号，相邻周期内的所述有效脉冲的间隔相同；

或者，第N个所述时钟信号与第N+1所述时钟信号，相邻周期内的所述有效脉冲的间隔相同。

4.根据权利要求1所述的栅极电路的驱动方法，其特征在于，除第一所述时钟信号或第N个所述时钟信号与第N+1所述时钟信号以外，其他所述时钟信号的任两个所述时钟信号中，某一周期内的所述有效脉冲与其之前的所述有效脉冲相对滞后，而与其之后的所述有效脉冲相对提前；

或者，某一周期内的所述有效脉冲与其之前的所述有效脉冲相对提前，而与其之后的所述有效脉冲相对滞后。

5.根据权利要求1所述的栅极电路的驱动方法，其特征在于，除第一所述时钟信号或第N个所述时钟信号与第N+1所述时钟信号以外，其他任一所述时钟信号中，某一周期内的所述有效脉冲与其之前周期内的所述有效脉冲之间的间隔依次逐渐减小，而与其之后周期内的所述有效脉冲之间的间隔依次逐渐增大；

或者，某一周期内的所述有效脉冲与其之前周期内的所述有效脉冲之间的间隔依次逐渐增大，而与其之后周期内的所述有效脉冲之间的间隔依次逐渐减小。

6.根据权利要求1所述的栅极电路的驱动方法，其特征在于，除第一所述时钟信号或第N个所述时钟信号与第N+1所述时钟信号以外，其他相邻的任两个所述时钟信号中，在相同的相邻周期之间，对应的所述有效脉冲之间的间隔依次逐渐增大，或者对应的所述有效脉冲之间的间隔依次逐渐减小。

7.根据权利要求1-6任一项所述的栅极电路的驱动方法，其特征在于，每一所述时钟信号的有效脉冲在任一周期内的持续时间均为1/N周期。

8.一种栅极驱动电路，所述栅极驱动电路包括多个级联的栅极驱动单元，其特征在于，还包括N+1根时钟信号线，每一所述时钟信号线为一所述栅极驱动单元提供时钟信号，每一所述时钟信号线能输出包括至少一个有效脉冲的时钟信号，其中：N为大于2的自然数；

按所述栅极驱动单元的级联次序，每N个所述栅极驱动单元采用顺序与所述时钟信号线连接、逆序与所述时钟信号线连接的方式交叉连接，且相邻的N个所述栅极驱动单元之间的一个所述栅极驱动单元与第N+1根所述时钟信号线连接，其中：第N+1根所述时钟信号线与第一根所述时钟信号线或第N根所述时钟信号线能提供相同的有效脉冲的波形。

9.根据权利要求8所述的栅极驱动电路，其特征在于，第N+1根所述时钟信号线的排列次序为，第N+1根所述时钟信号线排列于第一根所述时钟信号的前侧，或者，第N+1根所述时钟信号线排列于第N根所述时钟信号的后侧。

10.根据权利8-9任一项所述的栅极驱动电路，其特征在于，处于相同周期内、相邻的所述时钟信号线中，偶数周期内对应的有效脉冲依次滞后1/N个周期，奇数周期内对应的有效脉冲依次提前1/N个周期；

或者，奇数周期内对应的有效脉冲依次滞后1/N个周期，偶数周期内对应的有效脉冲依次提前1/N个周期。

11.一种显示装置，其特征在于，包括权利要求8-10任一项所述的栅极驱动电路。