CN108563082A - 电路基板、显示装置及驱动方法 - Google Patents

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Abstract

一种电路基板、显示装置及驱动方法。该电路基板包括衬底基板以及设置在衬底基板上的栅极驱动电路和至少一个信号走线组。信号走线组包括两条信号走线，两条信号走线与栅极驱动电路电连接且被配置为向所述栅极驱动电路提供相位相反的时钟信号，两条信号走线分别设置在不同层上、彼此绝缘且在衬底基板上的正投影至少部分重叠。该电路基板可以降低信号走线上的时钟信号的噪声，降低时钟信号对采用该电路基板的触控产品造成的干扰，从而可以提高该触控产品的触控性能。

Description

电路基板、显示装置及驱动方法
技术领域
本公开的实施例涉及一种电路基板、显示装置及驱动方法。
背景技术
随着触控技术的发展，越来越多的电子产品采用触控方式进行人机交互。对于具有触控功能的电子产品来说，为栅极驱动电路提供时钟信号的信号走线上的噪声是影响触控性能的重要因素，所以如何降低信号走线上的噪声成为一个重要的亟待解决的问题。
发明内容
本公开至少一实施例提供一种电路基板，包括衬底基板以及设置在所述衬底基板上的栅极驱动电路和至少一个信号走线组。所述信号走线组包括两条信号走线，所述两条信号走线与所述栅极驱动电路电连接且被配置为向所述栅极驱动电路提供相位相反的时钟信号，所述两条信号走线分别设置在不同层上、彼此绝缘且在所述衬底基板上的正投影至少部分重叠。
例如，在本公开一实施例提供的电路基板中，所述两条信号走线在所述衬底基板上的正投影完全重叠。
例如，本公开一实施例提供的电路基板还包括用于薄膜晶体管的栅极绝缘层和覆盖所述薄膜晶体管的钝化层。所述两条信号走线由所述栅极绝缘层彼此间隔开以彼此绝缘；或者所述两条信号走线由所述钝化层彼此间隔开以彼此绝缘。
例如，本公开一实施例提供的电路基板还包括设置在所述衬底基板上的栅极金属层和源/漏极金属层。所述栅极金属层和源/漏极金属层之间设置有所述栅极绝缘层；所述信号走线组中的两条信号走线分别与所述栅极金属层和所述源/漏极金属层中的一个同层设置。
例如，在本公开一实施例提供的电路基板中，所述两条信号走线之间设置有所述栅极绝缘层和所述钝化层。
例如，在本公开一实施例提供的电路基板中，所述电路基板包括多个信号走线组，每个所述信号走线组中的两条信号走线分别设置在不同层上、彼此绝缘且在所述衬底基板上的正投影至少部分重叠。
例如，本公开一实施例提供的电路基板还包括用于薄膜晶体管的栅极绝缘层和覆盖所述薄膜晶体管的钝化层。所述多个信号走线组包括第一信号走线组和第二信号走线组；所述第一信号走线组中的两条信号走线和所述第二信号走线组中的两条信号走线都由所述栅极绝缘层彼此间隔开以彼此绝缘；或者所述第一信号走线组中的两条信号走线和所述第二信号走线组中的两条信号走线都由所述钝化层彼此间隔开以彼此绝缘。
例如，本公开一实施例提供的电路基板还包括用于薄膜晶体管的栅极绝缘层和覆盖所述薄膜晶体管的钝化层。所述多个信号走线组包括第一信号走线组和第二信号走线组；所述第一信号走线组中的两条信号走线由所述栅极绝缘层彼此间隔开以彼此绝缘，所述第二信号走线组中的两条信号走线由所述钝化层彼此间隔开以彼此绝缘。
例如，在本公开一实施例提供的电路基板中，所述第二信号走线组中的两条信号走线之间设置有所述栅极绝缘层以及所述钝化层。
例如，在本公开一实施例提供的电路基板中，所述第一信号走线组中的一条信号走线与所述第二信号走线组中的一条信号走线位于同一层。
例如，在本公开一实施例提供的电路基板中，所述信号走线组的两条信号走线分别为第一信号走线和第二信号走线；所述栅极驱动电路包括多个级联的移位寄存器单元，所述第一信号走线和第2n-1级移位寄存器单元电连接，所述第二信号走线和第2n级移位寄存器单元电连接，其中，n为大于等于1的整数。
例如，在本公开一实施例提供的电路基板中，所述第一信号走线组的两条信号走线分别为第一信号走线和第二信号走线，所述第二信号走线组的两条信号走线分别为第三信号走线和第四信号走线；所述栅极驱动电路包括多个级联的移位寄存器单元，所述第一信号走线和第4m-3级移位寄存器单元电连接，所述第三信号走线和第4m-2级移位寄存器单元电连接，所述第二信号走线和第4m-1级移位寄存器单元电连接，所述第四信号走线和第4m级移位寄存器单元电连接，其中，m为大于等于1的整数。
例如，本公开一实施例提供的电路基板还包括触控电极。
本公开至少一实施例还提供一种显示装置，包括本公开的实施例提供的任一电路基板。
本公开至少一实施例还提供一种电路基板的驱动方法，包括：通过所述信号走线向所述栅极驱动电路提供时钟信号；以及所述信号走线组中的两条信号走线提供相位相反的时钟信号。
例如，在本公开一实施例提供的驱动方法中，所述信号走线组的两条信号走线分别为第一信号走线和第二信号走线，所述栅极驱动电路包括多个级联的移位寄存器单元；所述驱动方法还包括：通过所述第一信号走线向第2n-1级移位寄存器单元提供时钟信号，通过所述第二信号走线向第2n级移位寄存器单元提供时钟信号，其中，n为大于等于1的整数。
例如，在本公开一实施例提供的驱动方法中，所述信号走线组包括第一信号走线组和第二信号走线组，所述第一信号走线组的两条信号走线分别为第一信号走线和第二信号走线，所述第二信号走线组的两条信号走线分别为第三信号走线和第四信号走线，所述栅极驱动电路包括多个级联的移位寄存器单元；所述驱动方法还包括：通过所述第一信号走线向第4m-3级移位寄存器单元提供时钟信号，通过所述第三信号走线向第4m-2级移位寄存器单元提供时钟信号，通过所述第二信号走线向第4m-1级移位寄存器单元提供时钟信号，通过所述第四信号走线向第4m级移位寄存器单元提供时钟信号，其中，m为大于等于1的整数。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开的实施例提供的一种电路基板的示意图；
图1B为一种示例性移位寄存器单元的电路结构图；
图2为信号走线组中的两条信号走线在衬底基板上的正投影部分重叠的示意图；
图3为信号走线组中的两条信号走线在衬底基板上的正投影完全重叠的示意图；
图4为一个信号走线组中的两条信号走线的设置方式的示意图1；
图5为一个信号走线组中的两条信号走线的设置方式的示意图2；
图6为一个信号走线组中的两条信号走线的设置方式的示意图3；
图7为两个信号走线组中的四条信号走线的设置方式的示意图1；
图8为两个信号走线组中的四条信号走线的设置方式的示意图2；
图9为两个信号走线组中的四条信号走线的设置方式的示意图3；
图10为两个信号走线组中的四条信号走线的设置方式的示意图4；
图11为两个信号走线组中的四条信号走线的设置方式的示意图5；
图12为一个信号走线组中的两条信号走线和栅极驱动电路的连接方式的示意图；
图13为对应于图12中的信号走线提供的时钟信号的时序图；
图14为两个信号走线组中的四条信号走线和栅极驱动电路的连接方式的示意图；
图15为对应于图14中的信号走线提供的时钟信号的时序图；
图16为一种用于栅极驱动电路的时钟信号的时序图；
图17为本公开的实施例提供的另一种电路基板的示意图；以及
图18为本公开的实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。
对于具有触控功能的电子产品来说，为栅极驱动电路提供时钟信号的信号走线上的噪声是影响触控性能的重要因素。例如，提供给栅极驱动电路的时钟信号的高低电平差可能超过30V(例如高电平为25V，低电平为-8V)，时钟信号高频率的高低电平跳变产生的噪声会影响电子产品的触控性能，特别是显示面板的边缘区域可能会发生触控不良，例如出现划线抖动、异常鬼点等不良。
本公开至少一实施例提供一种电路基板。该电路基板包括衬底基板以及设置在衬底基板上的栅极驱动电路和至少一个信号走线组。信号走线组包括两条信号走线，两条信号走线与栅极驱动电路电连接且被配置为提供相位相反的时钟信号，两条信号走线分别设置在不同层上、彼此绝缘且在衬底基板上的正投影至少部分重叠。本公开至少一实施例还提供对应于上述电路基板的显示面板以及驱动方法。
本公开的实施例提供的电路基板、显示面板及驱动方法，可以降低信号走线上的时钟信号的噪声，降低时钟信号对采用该电路基板的触控产品造成的干扰，从而可以提高该触控产品的触控性能。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的至少一个实施例提供一种电路基板10，如图1A所示，该电路基板10包括衬底基板100以及设置在衬底基板100上的栅极驱动电路200和至少一个信号走线组300。需要说明的是，图1A中仅示意性地示出了一个信号走线组300，本公开的实施例包括但不限于此，例如还可以包括两个、三个等更多个信号走线组300。
例如，该电路基板10可以设置在一个显示面板中，栅极驱动电路200例如由多个级联的移位寄存器单元210构成，栅极驱动电路200的多个输出端分别与显示区域110中的多条栅线GL一一连接，用于为显示区域110中的像素单元120提供栅极扫描信号。
例如，信号走线组300包括两条信号走线SL，两条信号走线SL与栅极驱动电路200电连接且被配置为提供相位相反的时钟信号。两条信号走线SL分别设置在不同层上、彼此绝缘且在衬底基板100上的正投影至少部分重叠。
图1B为一种示例性移位寄存器单元210的电路结构图，例如该移位寄存器单元210是栅极驱动电路200的第n级。如图1B所示，该移位寄存器单元210包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和存储电容C1。
该移位寄存器单元210中的第一晶体管T1为该移位寄存器单元210的信号输出端的输出晶体管。例如，第一晶体管T1的第一极连接时钟信号CLK，第一晶体管T1的第二极连接第二晶体管T2的第一极以得到该移位寄存器单元210的输出端，并可输出用于第n行像素单元的栅极扫描信号Gn(该信号为方波脉冲信号，相应地脉冲部分为开启电平而非脉冲部分为关断电平)，以及用于下一级移位寄存器单元210的输入信号。第一晶体管T1的栅极连接上拉节点PU，由此连接第三晶体管T3的第一极以及第四晶体管T4的第二极。
第二晶体管T2的第二极连接第三晶体管T3的第二极以及低电平信号VGL。第二晶体管T2的栅极连接第三晶体管T3的栅极以及下一行即第n+1行的移位寄存器单元210的输出端，以接收栅极扫描信号G(n+1)以作为输出下拉控制信号。第二晶体管T2的第一极连接第一晶体管T1的第二极，因此可以在输出下拉控制信号的控制下导通，在无需输出栅极扫描信号Gn时将输出端的输出信号下拉至低电平信号VGL。
第三晶体管T3的第一极也连接至上拉节点PU，由此与第四晶体管T4的第二极以及第一晶体管T1的栅极电连接。第三晶体管T3的第二极连接至低电平信号VGL。第三晶体管T3的栅极同样连接下一行即第n+1行的移位寄存器单元210的输出端，以接收栅极扫描信号G(n+1)以作为复位控制信号(其同时也是输出下拉控制信号)，从而可以在该复位控制信号的控制下导通，将上拉节点PU复位至低电平信号VGL，从而关闭第一晶体管T1。
第四晶体管T4的第一极和自身栅极相连，并连接上一行即第n-1行的移位寄存器单元210的输出端以接收栅极扫描信号G(n-1)以作为输入信号(以及输入控制信号)，第四晶体管T4的第二极与上拉节点PU连接，从而在第四晶体管T4导通时可以对上拉节点PU充电，以使上拉节点PU的电压可以将第一晶体管T1导通，从而使时钟信号CLK通过输出端输出。存储电容C1的一端连接第一晶体管T1的栅极即上拉节点PU，另一端连接第一晶体管T1的第二极，从而可以存储上拉节点PU的电平，并且可以在第一晶体管T1导通以输出时通过自身的自举效应将上拉节点PU的电平继续上拉以提升输出性能。
由图1B所示的移位寄存器单元210级联构成的栅极驱动电路200工作时，当栅极扫描信号G(n-1)为高电平时，第四晶体管T4导通并对上拉节点PU充电，上拉节点PU升高的电平使得第一晶体管T1导通，因此时钟信号CLK可以通过第一晶体管T1在输出端输出，也即栅极扫描信号Gn等于时钟信号CLK。当时钟信号CLK为高电平时，栅极扫描信号Gn也输出高电平。当栅极扫描信号Gn为高电平时，栅极驱动电路200的移位寄存器单元210将该高电平信号Gn输入到对应行的栅线GL，以使该行栅线GL对应的所有的像素单元中的薄膜晶体管的栅极被施加该信号，以使得这些薄膜晶体管均打开，数据信号通过每个像素中的薄膜晶体管输入到对应的像素单元的液晶电容，以对相应像素单元内的液晶电容实施充电，从而实现对该像素单元的信号电压写入并保持。当栅极扫描信号G(n+1)为高电平时，第二晶体管T2和第三晶体管T3导通，达到复位上拉节点PU以及将输出端下拉的效果。因此，通过栅极驱动电路200，例如可以实现逐行扫描驱动功能。
由于上述各个晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。第一极例如可以为源极或者漏极，第二极例如可以为漏极或者源极。在本公开中将薄膜晶体管的源极和漏极统称为“源/漏极”。例如，上述各个晶体管可以为N型晶体管。当然，上述各个晶体管不限于N型晶体管，也可以至少部分为P型晶体管，由此，将相应的开启信号、输出的扫描信号的极性进行相应地改变即可。
需要说明的是，在本公开的各实施例中，栅极驱动电路200的移位寄存器单元210的结构不局限于上面描述的结构，栅极驱动电路200的移位寄存器单元210可以为任意适用结构，也可以包括更多或更少的晶体管和/或电容，例如加入用于实现上拉节点控制、下拉节点控制、降噪等功能的子电路等，本公开的实施例对此不作限制。
例如，如图2所示，信号走线组300包括的两条信号走线SL分别为第一信号走线CLK1和第二信号走线CLK2。第一信号走线CLK1和第二信号走线CLK2设置在衬底基板100上的不同层上且彼此绝缘，例如第一信号走线CLK1和第二信号走线CLK2之间设置有绝缘层500，例如绝缘层500可以采用栅极绝缘层、钝化层、层间绝缘层(层间绝缘层表示设置在电路基板10上的其它层结构之间的绝缘层)等具有绝缘特性的层结构，在下文中将会详细描述，此处不再赘述。
例如，在图2所示的示例中，第一信号走线CLK1和第二信号走线CLK2在衬底基板100上的正投影部分重叠。
在本公开的实施例提供的电路基板10中，每个信号走线组300包括两条信号走线SL，将该两条信号走线SL分别设置在不同层且在衬底基板100上的正投影部分重叠。由于该两条信号走线SL上传输的时钟信号彼此相位相反，所以信号走线SL上时钟信号的噪声产生的干扰可以相互部分抵消，可以降低时钟信号对采用该电路基板10的触控产品造成的干扰，从而可以提高该触控产品的触控性能。另外，该两条信号走线SL在衬底基板100上的正投影部分重叠还可以减小信号走线之间的寄生电容。
需要说明的是，在本公开的实施例中，两个时钟信号彼此相位相反表示该两个时钟信号的频率相同、高电平和低电平分别相同，且其中一个时钟信号为高电平时，另一个时钟信号为低电平。以下各实施例与此相同，不再赘述。
例如，在另一个示例中，如图3所示，第一信号走线CLK1和第二信号走线CLK2在衬底基板100上的正投影完全重叠。采用这种方式使得信号走线SL上时钟信号的噪声产生的干扰可以进一步相互抵消，可以进一步降低时钟信号对采用该电路基板的触控产品造成的干扰，从而可以进一步提高该触控产品的触控性能。
在本公开的实施例提供的电路基板10中，如图4和图5所示，该电路基板10还包括设置在衬底基板100上的薄膜晶体管和覆盖薄膜晶体管的钝化层406。例如，薄膜晶体管包括设置在衬底基板100上的栅极(栅极金属层)401、栅极绝缘层405、有源层402以及源/漏极(源/漏极金属层)403、404，例如该薄膜晶体管可以是构成栅极驱动电路200的薄膜晶体管，例如也可以是构成像素单元120的薄膜晶体管。
需要说明的是，在本公开的附图中，401既表示栅极也表示栅极所在的栅极金属层，403、404既表示源/漏极也表示源/漏极所在的源/漏极金属层，以下各实施例与此相同，不再赘述。
例如，在一个示例中，如图4所示，栅极金属层401和源/漏极金属层403、404之间设置有栅极绝缘层405。信号走线组300中的两条信号走线(第一信号走线CLK1和第二信号走线CLK2)分别与栅极金属层401和源/漏极金属层403、404中的一个同层设置，也就是说，信号走线组300中的两条信号走线(第一信号走线CLK1和第二信号走线CLK2)由栅极绝缘层405彼此间隔开以彼此绝缘。例如，在图4所示的示例中，第一信号走线CLK1和栅极金属层401同层设置，第二信号走线CLK2和源/漏极金属层403、404同层设置。本公开包括但不限于此，例如，第一信号走线CLK1还可以和源/漏极金属层403、404同层设置，而第二信号走线CLK2和栅极金属层401同层设置。例如，如图4所示，在第二信号走线CLK2以及薄膜晶体管的上面还可以覆盖钝化层406以保护第二信号走线CLK2以及薄膜晶体管。
例如，在另一个示例中，如图5所示，信号走线组300中的两条信号走线(第一信号走线CLK1和第二信号走线)由钝化层406彼此间隔开以彼此绝缘。例如，第一信号走线CLK1和源/漏极金属层403、404同层设置，第二信号走线CLK2设置在钝化层406上，从而使得第一信号走线CLK1和第二信号走线CLK2由钝化层406彼此间隔开以彼此绝缘。当然，第一信号走线CLK1和第二信号走线CLK2的设置位置也可以互换，本公开对此不作限定。
例如，在又一个示例中，如图6所示，信号走线组300中的两条信号走线(第一信号走线CLK1和第二信号走线)之间设置有栅极绝缘层405和钝化层406。例如，第一信号走线CLK1和栅极金属层401同层设置，第二信号走线设置在钝化层406上，从而使得第一信号走线CLK1和第二信号走线CLK2之间由栅极绝缘层405以及钝化层406彼此间隔开以彼此绝缘。当然，第一信号走线CLK1和第二信号走线CLK2的设置位置也可以互换，本公开对此不作限定。
在本公开的一些实施例中，电路基板10还可以包括多个信号走线组300，每个信号走线组300中的两条信号走线SL分别设置在不同层上、彼此绝缘且在衬底基板100上的正投影至少部分重叠。
例如，在图7-图11所示的示例中，信号走线组300包括第一信号走线组和第二信号走线组，第一信号走线组中的两条信号走线分别为第一信号走线CLK1和第二信号走线CLK2，第二信号走线组中的两条信号走线分别为第三信号走线CLK3和第四信号走线CLK4。第一信号走线CLK1和第二信号走线CLK2提供相位相反的时钟信号，第三信号走线CLK3和第四信号走线CLK4提供相位相反的时钟信号。
例如，在图7所示的示例中，第一信号走线组中的两条信号走线和第二信号走线组中的两条信号走线都由栅极绝缘层405彼此间隔开以彼此绝缘。例如，第一信号走线CLK1、第三信号走线CLK3和栅极金属层401同层设置，第二信号走线CLK2、第四信号走线CLK4和源/漏极金属层403、404同层设置。当然，第一信号走线CLK1和第二信号走线CLK2的设置位置可以互换，第三信号走线CLK3和第四信号走线CLK4的设置位置也可以互换，本公开对此不作限定，以下各实施例与此相同，不再赘述。
例如，在图8所示的示例中，第一信号走线组中的两条信号走线和第二信号走线组中的两条信号走线都由钝化层406彼此间隔开以彼此绝缘。例如，第一信号走线CLK1、第三信号走线CLK3和源/漏极金属层403、404同层设置，第二信号走线CLK2、第四信号走线CLK4设置在钝化层406上，从而使得第一信号走线CLK1和第二信号走线CLK2之间以及第三信号走线CLK3和第四信号走线CLK4之间都由钝化层406彼此间隔开以彼此绝缘。
例如，在图9所示的示例中，第一信号走线组中的两条信号走线和第二信号走线组中的两条信号走线都由栅极绝缘层405以及钝化层406彼此间隔开以彼此绝缘。例如，第一信号走线CLK1、第三信号走线CLK3和栅极金属层401同层设置，第二信号走线CLK2、第四信号走线CLK4设置在钝化层406上。
例如，在本公开的一些实施例中，第一信号走线组中的一条信号走线与第二信号走线组中的一条信号走线位于同一层。
例如，在图10所示的示例中，第一信号走线组中的两条信号走线由栅极绝缘层405彼此间隔开以彼此绝缘，第二信号走线组中的两条信号走线由钝化层406彼此间隔开以彼此绝缘。例如，第一信号走线CLK1和栅极金属层401同层设置，第二信号走线CLK2、第三信号走线CLK3和源/漏极金属层403、404同层设置，第四信号走线CLK4设置在钝化层406上。在图10所示的示例中，第一信号走线组中的第二信号走线CLK2与第二信号走线组中的第三信号走线CLK3位于同一层。
例如，在图11所示的示例中，第一信号走线组中的两条信号走线由栅极绝缘层405彼此间隔开以彼此绝缘，第二信号走线组中的两条信号走线由栅极绝缘层405以及钝化层406彼此间隔开以彼此绝缘。例如，第一信号走线CLK1、第三信号走线CLK3和栅极金属层401同层设置，第二信号走线CLK2和源/漏极金属层403、404同层设置，第四信号走线CLK4设置在钝化层406上。在图10所示的示例中，第一信号走线组中的第一信号走线CLK1与第二信号走线组中的第三信号走线CLK3位于同一层。
需要说明的是，在本公开中“同层设置”是指通过同一次构图工艺对于同一材料层进行构图而形成，所形成的多个结构在物理空间上不一定位于同一平面。
在本公开的实施例中，描述了一个信号走线组和两个信号走线组在衬底基板100上的设置情形，基于本公开对该设置方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到在电路基板包括三个或更多信号走线组时的设置方式，这些设置方式也是在本公开的保护范围内的。
在本公开的实施例提供的电路基板10中，如图12所示，在电路基板10包括一个信号走线组时，例如该信号走线组中的两条信号走线分别为第一信号走线CLK1和第二信号走线CLK2。栅极驱动电路200包括多个级联的移位寄存器单元210，第一信号走线CLK1和第2n-1级移位寄存器单元210电连接，第二信号走线CLK2和第2n级移位寄存器单元210电连接，n为大于等于1的整数。需要说明的是，本公开包括但不限于此，例如，还可以使得第一信号走线CLK1和第2n级移位寄存器单元210电连接，第二信号走线CLK2和第2n-1级移位寄存器单元210电连接。
例如，第一信号走线CLK1和第二信号走线CLK2为栅极驱动电路200提供如图13所示的相位相反的时钟信号。例如，如图12所示，本公开的实施例提供的电路基板10还可以包括时钟控制器600，第一信号走线CLK1和第二信号走线CLK2和该时钟控制器600连接，该时钟控制器600被配置为向第一信号走线CLK1和第二信号走线CLK2提供相位相反的时钟信号。
在本公开的实施例提供的电路基板10中，如图14所示，在电路基板10包括两个信号走线组时，第一信号走线组的两条信号走线分别为第一信号走线CLK1和第二信号走线CLK2，第二信号走线组的两条信号走线分别为第三信号走线CLK3和第四信号走线CLK4。
栅极驱动电路200包括多个级联的移位寄存器单元210，第一信号走线CLK1和第4m-3级移位寄存器单元电连接，第三信号走线CLK3和第4m-2级移位寄存器单元电连接，第二信号走线CLK2和第4m-1级移位寄存器单元电连接，第四信号走线CLK4和第4m级移位寄存器单元电连接，m为大于等于1的整数。
例如，如图14所示，本公开的实施例提供的电路基板还可以包括时钟控制器600，第一信号走线CLK1、第二信号走线CLK2、第三信号走线CLK3以及第四信号走线CLK4和该时钟控制器600连接，该时钟控制器600被配置为向第一信号走线CLK1、第二信号走线CLK2、第三信号走线CLK3和第四信号走线CLK4提供时钟信号。
例如，图15为图14中所示的四条信号走线提供的时钟信号的时序图。如图15所示，CLK1、CLK2、CLK3和CLK4的时钟信号可以采用50％占空比的时序信号，每个时钟信号的高电平持续时间为2H(一个系统时钟周期记作1H)，对应到栅极驱动电路200中也就是每行栅线GL的开启时间为2H，例如在前面的1H时间内可以先进行预充电，而在后面的1H时间内进行实际充电。在图14所示的情形中，各级移位寄存器单元210是依序逐行设置的，所以依次和各级移位寄存器单元210连接的信号走线CLK1、CLK3、CLK2、CLK4的时钟信号依次错开一个系统时钟周期1H。
图16为一种用于栅极驱动电路200的时钟信号的时序图，例如可以用于本公开的实施例提供的电路基板10中的栅极驱动电路200。例如，如图16所示，可以采用八条信号走线(第一信号走线CLK1-第八信号走线CLK8)为栅极驱动电路200提供时钟信号，该八条信号走线依序和栅极驱动电路200中的各级移位寄存器单元210电连接。例如在图16所示的示例中，每个信号走线提供的时钟信号的周期为1T，则和相邻级的移位寄存器单元210电连接的两条信号走线之间在时序上错开1/8T。
在图16所示的示例中，第一信号走线CLK1和第五信号走线CLK5的时钟信号彼此相位相反，第二信号走线CLK2和第六信号走线CLK6的时钟信号彼此相位相反，第三信号走线CLK3和第七信号走线CLK7的时钟信号彼此相位相反，第四信号走线CLK4和第八信号走线CLK8的时钟信号彼此相位相反。所以上述八条信号走线可以构成四个信号走线组300，在衬底基板100上设置这四个信号走线组300时，可以使得每个信号走线组300中的两条信号走线分别设置在不同层上、彼此绝缘且在衬底基板100上的正投影至少部分重叠。
需要说明的是，本公开的实施例不限于图15和图16中所示的信号时序，时钟信号还可以采用其它占空比、周期的时序信号。
在本公开的实施例提供的电路基板10中，如图17所示，该电路基板10还包括触控电极700以实现触控功能。例如触控电极700可以设置在衬底基板100上并呈阵列排布。例如在采用互电容触控模式的情形中，触控电极700可以包括驱动电极和感应电极。
例如，在本公开的实施例提供的电路基板10包括触控电极700的情形中，每个信号走线组300包括两条信号走线SL，将该两条信号走线SL分别设置在不同层且在衬底基板100上的正投影至少部分重叠。由于该两条信号走线SL上传输的时钟信号彼此相位相反，所以信号走线SL上时钟信号的噪声产生的干扰可以相互抵消，可以降低时钟信号对触控电极700造成的干扰，从而可以提高采用该电路基板10的触控产品的触控性能。
本公开的实施例还提供一种显示面板，该显示面板包括本公开的实施例提供的任一电路基板10。例如，在显示面板包括阵列基板和对置基板的情形中，该电路基板10可以作为阵列基板设置在显示面板中，例如此时电路基板10还可以包括呈阵列分布的像素单元等。
需要说明的是，本公开对显示面板的类型不作限定，可以包括液晶显示面板、OLED(Organic Light Emitting Diode)显示面板等多种显示面板，只要该显示面板包括本公开的实施例提供的电路基板10即可。另外，显示面板1还可以包括栅线、数据线、开关电路等其它通常设计，这里不再赘述。
本公开的实施例还提供一种显示装置1，如图18所示，该显示装置1包括本公开的实施例提供的任一电路基板10。例如，该显示装置1包括上述实施例中提供的显示面板，电极基板10可以作为阵列基板设置在显示面板中。
本公开的实施例提供的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。本公开的实施例对显示装置1的类型不作限定。
本公开的实施例还提供一种驱动方法，该驱动方法可以用于本公开的实施例提供的电路基板10。例如，该驱动方法包括如下操作。
步骤S100：通过信号走线向栅极驱动电路200提供时钟信号；以及
步骤S200：信号走线组300中的两条信号走线提供相位相反的时钟信号。
由于电路基板10中的信号走线组300中的两条信号走线在衬底基板100上的正投影至少部分重叠，当信号走线组300中的两条信号走线提供相位相反的时钟信号时，该两条信号走线上时钟信号的噪声产生的干扰可以至少部分抵消，可以降低时钟信号对采用该电路基板10的触控产品造成的干扰，从而可以提高该触控产品的触控性能。
例如，在另一个实施例中，信号走线组300的两条信号走线分别为第一信号走线CLK1和第二信号走线CLK2，且栅极驱动电路200包括多个级联的移位寄存器单元210，在这种情形下上述驱动方法还包括如下操作。
步骤S300：通过第一信号走线CLK1向第2n-1级移位寄存器单元210提供时钟信号，通过第二信号走线CLK2向第2n级移位寄存器单元210提供时钟信号，n为大于等于1的整数。
例如，在步骤S300中，通过第一信号走线CLK1和第二信号走线CLK2提供的时钟信号是相位相反的时钟信号。
例如，在另一个实施例中，信号走线组300包括第一信号走线组和第二信号走线组，第一信号走线组的两条信号走线分别为第一信号走线CLK1和第二信号走线CLK2，第二信号走线组的两条信号走线分别为第三信号走线CLK3和第四信号走线CLK4，且栅极驱动电路200包括多个级联的移位寄存器单元210，在这种情形下上述驱动方法还包括如下操作。
步骤S400：通过第一信号走线CLK1向第4m-3级移位寄存器单元提供时钟信号，通过第三信号走线CLK3向第4m-2级移位寄存器单元提供时钟信号，通过第二信号走线CLK2向第4m-1级移位寄存器单元提供时钟信号，通过第四信号走线CLK4向第4m级移位寄存器单元提供时钟信号，m为大于等于1的整数。
例如，在步骤S400中，通过第一信号走线CLK1和第二信号走线CLK2提供的时钟信号是相位相反的时钟信号，通过第三信号走线CLK3和第四信号走线CLK4提供的时钟信号是相位相反的时钟信号。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种电路基板，包括衬底基板以及设置在所述衬底基板上的栅极驱动电路和至少一个信号走线组，其中，
所述信号走线组包括两条信号走线，所述两条信号走线与所述栅极驱动电路电连接且被配置为向所述栅极驱动电路提供相位相反的时钟信号，所述两条信号走线分别设置在不同层上、彼此绝缘且在所述衬底基板上的正投影至少部分重叠。
2.根据权利要求1所述的电路基板，其中，
所述两条信号走线在所述衬底基板上的正投影完全重叠。
3.根据权利要求1所述的电路基板，还包括用于薄膜晶体管的栅极绝缘层和覆盖所述薄膜晶体管的钝化层，其中，
所述两条信号走线由所述栅极绝缘层彼此间隔开以彼此绝缘；或者
所述两条信号走线由所述钝化层彼此间隔开以彼此绝缘。
4.根据权利要求3所述的电路基板，还包括设置在所述衬底基板上的栅极金属层和源/漏极金属层，其中，
所述栅极金属层和源/漏极金属层之间设置有所述栅极绝缘层；
所述信号走线组中的两条信号走线分别与所述栅极金属层和所述源/漏极金属层中的一个同层设置。
5.根据权利要求3所述的电路基板，其中，
所述两条信号走线之间设置有所述栅极绝缘层和所述钝化层。
6.根据权利要求1所述的电路基板，其中，
所述电路基板包括多个信号走线组，每个所述信号走线组中的两条信号走线分别设置在不同层上、彼此绝缘且在所述衬底基板上的正投影至少部分重叠。
7.根据权利要求6所述的电路基板，还包括用于薄膜晶体管的栅极绝缘层和覆盖所述薄膜晶体管的钝化层，其中，
所述多个信号走线组包括第一信号走线组和第二信号走线组；
所述第一信号走线组中的两条信号走线和所述第二信号走线组中的两条信号走线都由所述栅极绝缘层彼此间隔开以彼此绝缘；或者
所述第一信号走线组中的两条信号走线和所述第二信号走线组中的两条信号走线都由所述钝化层彼此间隔开以彼此绝缘。
8.根据权利要求6所述的电路基板，还包括用于薄膜晶体管的栅极绝缘层和覆盖所述薄膜晶体管的钝化层，其中，
所述多个信号走线组包括第一信号走线组和第二信号走线组；
所述第一信号走线组中的两条信号走线由所述栅极绝缘层彼此间隔开以彼此绝缘，所述第二信号走线组中的两条信号走线由所述钝化层彼此间隔开以彼此绝缘。
9.根据权利要求8所述的电路基板，其中，
所述第二信号走线组中的两条信号走线之间设置有所述栅极绝缘层以及所述钝化层。
10.根据权利要求8所述的电路基板，其中，
所述第一信号走线组中的一条信号走线与所述第二信号走线组中的一条信号走线位于同一层。
11.根据权利要求1-5任一所述的电路基板，其中，
所述信号走线组的两条信号走线分别为第一信号走线和第二信号走线；
所述栅极驱动电路包括多个级联的移位寄存器单元，所述第一信号走线和第2n-1级移位寄存器单元电连接，所述第二信号走线和第2n级移位寄存器单元电连接，其中，n为大于等于1的整数。
12.根据权利要求7-10任一所述的电路基板，其中，
所述第一信号走线组的两条信号走线分别为第一信号走线和第二信号走线，所述第二信号走线组的两条信号走线分别为第三信号走线和第四信号走线；
所述栅极驱动电路包括多个级联的移位寄存器单元，所述第一信号走线和第4m-3级移位寄存器单元电连接，所述第三信号走线和第4m-2级移位寄存器单元电连接，所述第二信号走线和第4m-1级移位寄存器单元电连接，所述第四信号走线和第4m级移位寄存器单元电连接，其中，m为大于等于1的整数。
13.根据权利要求1-10任一所述的电路基板，还包括触控电极。
14.一种显示装置，包括权利要求1-13任一所述的电路基板。
15.一种权利要求1所述的电路基板的驱动方法，包括：
通过所述信号走线向所述栅极驱动电路提供时钟信号；以及
所述信号走线组中的两条信号走线提供相位相反的时钟信号。
16.根据权利要求15所述的驱动方法，其中，所述信号走线组的两条信号走线分别为第一信号走线和第二信号走线，所述栅极驱动电路包括多个级联的移位寄存器单元；
所述驱动方法还包括：通过所述第一信号走线向第2n-1级移位寄存器单元提供时钟信号，通过所述第二信号走线向第2n级移位寄存器单元提供时钟信号，其中，n为大于等于1的整数。
17.根据权利要求15所述的驱动方法，其中，所述信号走线组包括第一信号走线组和第二信号走线组，所述第一信号走线组的两条信号走线分别为第一信号走线和第二信号走线，所述第二信号走线组的两条信号走线分别为第三信号走线和第四信号走线，所述栅极驱动电路包括多个级联的移位寄存器单元；
所述驱动方法还包括：通过所述第一信号走线向第4m-3级移位寄存器单元提供时钟信号，通过所述第三信号走线向第4m-2级移位寄存器单元提供时钟信号，通过所述第二信号走线向第4m-1级移位寄存器单元提供时钟信号，通过所述第四信号走线向第4m级移位寄存器单元提供时钟信号，其中，m为大于等于1的整数。
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