WO2020082541A1 - 行驱动电路结构及显示装置 - Google Patents
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- G09G2320/02—Improving the quality of display appearance
Definitions
- the invention relates to the field of display technology, in particular to a row drive circuit structure and a display device.
- Liquid crystal display (Liquid Crystal Display, LCD) has many advantages such as thin body, power saving, no radiation, etc., and has been widely used. Such as: LCD TVs, mobile phones, personal digital assistants (PDAs), digital cameras, computer screens or laptop screens, etc., dominate the field of flat panel displays.
- liquid crystal displays which include a liquid crystal display panel and a backlight module.
- the working principle of the liquid crystal display panel is based on the thin film transistor array substrate (Thin Film Transistor Array Substrate, TFT Array Substrate) and the color filter substrate (Color Filter, CF) is filled with liquid crystal molecules, and a driving voltage is applied to the two substrates to control the rotation direction of the liquid crystal molecules, so as to refract the light of the backlight module to generate a picture.
- TFT Array Substrate Thin Film Transistor Array Substrate
- Color Filter Color Filter
- each pixel is electrically connected to a thin film transistor (TFT), the gate of the thin film transistor is connected to the horizontal scanning line, the source is connected to the vertical data line, and the drain is ) Is connected to the pixel electrode.
- TFT thin film transistor
- Applying sufficient voltage on the horizontal scanning line will turn on all the TFTs electrically connected to the horizontal scanning line, so that the signal voltage on the data line can be written to the pixels, control the transmittance of different liquid crystals and then control the color With brightness effect.
- the driving of the horizontal scanning lines of the active liquid crystal display panel is mainly performed by an external integrated circuit board (Integrated Circuit, IC) to complete, the external IC can control the charging and discharging of the horizontal scanning lines at all levels.
- IC integrated circuit board
- the GOA technology (Gate Driver on Array) is the array substrate row drive technology, which can use the array manufacturing process of the liquid crystal display panel to make the gate drive circuit on the TFT array substrate to realize the drive method of scanning the gate line by line.
- GOA technology can reduce the bonding process of external ICs, have the opportunity to increase production capacity and reduce product costs, and can make LCD panels more suitable for making narrow-frame or non-frame display products.
- FIG. 1 a schematic diagram of the structure of the existing row driving circuit, including the GOA circuit 100, multiple clock signal lines 200, and multiple Connecting line 300.
- the plurality of clock signal lines 200 are located on one side of the GOA circuit 100, the plurality of clock signal lines 200 are sequentially arranged in a direction away from the GOA circuit 100, the plurality of clock signal lines 200 are parallel to each other, and the plurality of connection lines 300 are all located on the GOA circuit 100
- a plurality of connection lines 300 vertically cross the plurality of clock signal lines 200, one end of each connection line 300 corresponds to one clock signal line 200 electrically connected, and the other end is electrically connected to the GOA circuit 100.
- each clock signal line 200 and the GOA circuit 100 Since the distance between each clock signal line 200 and the GOA circuit 100 is different, the length of the connection line 300 connecting the different clock signal lines 200 is different, so that the resistance of each connection line 300 is different, and the adjacent clock signal lines The lateral capacitance between 200 is also inconsistent. This will cause the GOA circuit 100 to output scan signals to multiple scan lines. The RC loading on different scan lines is not equal, which will cause horizontal stripes in the display device. As a result, the amount of capacitive coupling between adjacent clock signals is inconsistent, resulting in unequal peak currents of adjacent clock signals. In severe cases, the local current of the display device may be too large, resulting in overheating of the display device.
- An object of the present invention is to provide a row driving circuit structure capable of eliminating horizontal stripes during display of a display device.
- Another object of the present invention is to provide a display device capable of eliminating horizontal stripes during display.
- the present invention first provides a row driving circuit structure, including a GOA circuit, multiple clock signal lines, and multiple connection lines;
- clock signal lines are arranged on the side of the GOA circuit in a direction away from the GOA circuit and are parallel to each other; one end of each connection line corresponds to a clock signal line, and the other end is connected to the GOA circuit;
- Each connecting line includes a first linear portion, a winding portion, and a second linear portion, one end of the first linear portion is connected to a corresponding clock signal line, and the other end is connected to one end of the winding portion, the second One end of the first straight part is connected to the GOA circuit, and the other end is connected to the other end of the winding part; the resistances of the plurality of connecting wires are the same.
- each connecting wire includes a first sub-linear part, a second sub-linear part, and a third sub-linear part;
- the second sub-linear portion is located on one side of the second linear portion, and both ends of the first sub-linear portion are respectively connected to the other end of the first linear portion and one end of the second sub-linear portion.
- the two ends of the three sub-straight portions are respectively connected to the other end of the second sub-straight portion and the other end of the second sub-straight portion.
- the sum of the lengths of the first straight line portion, the second straight line portion, the first sub-straight line portion, the second sub-straight line portion, and the third sub-straight line portion of the multiple connecting lines are equal, and the resistivity of the multiple connecting lines is the same.
- the cross-sectional areas of the first straight line portion, the second straight line portion, the first sub straight line portion, the second sub straight line portion, and the third sub straight line portion of a connecting line are all the same.
- connection line connecting the clock signal line closest to the GOA circuit Except for the connection line connecting the clock signal line closest to the GOA circuit, the winding part of each connection line is located on the corresponding clock signal line and the corresponding clock signal line adjacent to the other clock signal line on the side of the GOA circuit.
- the winding part of the connecting line connecting the clock signal line closest to the GOA circuit is located between the clock signal line closest to the GOA circuit and the GOA circuit.
- first straight portion and the second straight portion are collinear, the first sub-linear portion and the third sub-linear portion are perpendicular to the first straight portion; the second sub-linear portion Parallel to the first straight line.
- each connection line except the connection line connecting the clock signal line closest to the GOA circuit also includes a fourth sub-linear portion; each connection line except the connection line connecting the clock signal line closest to the GOA circuit In the fourth sub-linear portion, the fourth sub-linear portion is perpendicular to the second sub-linear portion, one end of the fourth sub-linear portion is connected to one of the two ends of the second sub-linear portion, and the other end extends away from the first linear portion .
- the winding part of each connection line except the connection line connecting the clock signal line closest to the GOA circuit also includes a fifth sub-linear part and a sixth sub-linear part; except the connection line connecting the clock signal line closest to the GOA circuit
- the fifth sub-linear portion is perpendicular to the second sub-linear portion, one end of the fifth sub-linear portion is connected to the other of the two ends of the second sub-linear portion, and the other end is away from the second The direction of a linear portion extends; the sixth sub-linear portion is parallel to the second sub-linear portion, and both ends of the sixth sub-linear portion connect the other end of the fourth sub-linear portion and the fifth sub-linear portion another side.
- the sum of the lengths of the fourth sub-straight line portion and the third sub-straight line portion of each connection line except the connection line connecting the clock signal line closest to the GOA circuit is equal to that of the connection line connecting the clock signal line closest to the GOA circuit
- the width of multiple clock signal lines is the same; the interval between any two adjacent clock signal lines is the same.
- the invention also provides a display device including the above-mentioned row driving circuit structure.
- the connecting line for connecting the clock signal line and the GOA circuit in the row driving circuit structure of the present invention includes a first straight portion, a winding portion and a second straight portion, one end of the first straight portion is connected Corresponding clock signal line, the other end is connected to one end of the winding part, the one end of the second straight line part is connected to the GOA circuit, and the other end is connected to the other end of the winding part It can eliminate horizontal stripes during display.
- the display device of the present invention includes the above-described row drive circuit structure, and can eliminate horizontal stripes during display.
- FIG. 1 is a schematic diagram of the structure of an existing row driving circuit
- FIG. 2 is a schematic diagram of a first embodiment of the structure of the row driving circuit of the present invention.
- FIG. 3 is a schematic diagram of a second embodiment of the row drive circuit structure of the present invention.
- the first embodiment of the row drive circuit structure of the present invention includes GOA Circuit 10 , Multiple clock signal lines 20 And multiple cables 30 .
- Each connection line 30 One end corresponds to a clock signal line 20 Connect, connect at the other end GOA Circuit 10 .
- connection lines 30 Both include the first straight line 31 , Winding department 32 And the second straight line 33 , The first straight section 31 Connect one end of the corresponding clock signal line 20 , The other end is connected to the winding part 32 One end of the second straight part 33 Connected at one end GOA Circuit 10 , The other end is connected to the winding part 32 The other end.
- Multiple connection lines 30 Has the same resistance.
- each connecting line 30 Winding part 32 Both include the first sub-line 321 , The second straight line 322 3rd straight line 323 .
- Each connection line 30 In the second sub-linear part 322 Located in the second straight line 33 On the side of the first straight line 321 The two ends of the are connected to the first straight portion 31 The other end and the second sub-straight line 322 End of the third straight line 323 The two ends of the are connected to the second straight portion 33 The other end and the second sub-straight line 322 The other end.
- multiple connecting lines 30 First straight line 31 , The second straight line 33 , The first sub-line 321 , The second straight line 322 With the third straight line 323
- the sum of the lengths are equal
- multiple connecting lines 30 Has the same resistivity, each connecting line 30 First straight line 31 , The second straight line 33 , The first sub-line 321 , The second straight line 322 And the third straight line 323
- the cross-sectional areas are the same.
- the clock signal line 20 The number is 4 Strips, which are the first clock signal lines CK1 , The second clock signal line CK2 3rd clock signal line CK3 , The fourth clock signal line CK4
- the clock signal line 20 Can also be 2 article, 3 Bar or greater 4 Article, this will not affect the realization of the present invention.
- each connecting line 30 In the first straight part 31 With the second straight line 33 Collinear, the first sub-linear part 321 With the third straight line 323 Are perpendicular to the first straight line 31 .
- the second sub-linear part 322 Parallel to the first straight line 31 .
- the first sub-line 321 With the third straight line 323 Are equal in length.
- connection closest GOA Circuit 10 Clock signal line 20
- Winding part 32 Also includes the fourth sub-line 324 5th straight line 325 And sixth straight line 326 .
- the fourth sub-straight line 324 One end of the second sub-straight line 322 One of the two ends, the other end away from the first straight line 31 Extending in the direction of the 325 Perpendicular to the second subline 322 ,
- the fifth sub-linear section 325 One end of the second sub-straight line 322 The other of the two ends, the other end is away from the first straight portion 31 Extending in the direction of the 326 Parallel to the second straight line 322
- the sixth sub-straight line 326 The two ends of the are connected to the fourth straight line part 324 The other end and the fifth straight line 325 The other end.
- the fourth sub-linear portion 324 With the fifth straight line 325 Are equal in length.
- connection lines 30 Second straight line 322 are all equal in length.
- multiple clock signal lines 20 Has the same width, any two adjacent clock signal lines 20 The interval between them is the same.
- connection lines 30 The equivalent length of meets the following formula:
- Lck1 A0A1 + A1A2 + A2A3 + A3A4 + A4A7 ;
- Lck2 B0B1 + B1B2 + B2B5 + B5B6 + B6B7 ;
- Lck3 C0C1 + C1C2 + C2C5 + C5C6 + C6C7 ;
- Lck4 D0D1 + D1D2 + D2D5 + D5D6 + D6D7 ;
- Lck1 For the first clock signal line CK1 Connected cable 30
- the equivalent length of A0A1 For the first clock signal line CK1 Connected cable 30 First straight line 31 length
- A1A2 For the first clock signal line CK1 Connected cable 30 First straight line 321 length
- A2A3 For the first clock signal line CK1 Connected cable 30 Second straight line 322 length
- A3A4 For the first clock signal line CK1 Connected cable 30 Third straight line 323 length
- A4A7 For the first clock signal line CK1 Connected cable 30 Second straight line 33 length
- Lck2 For the second clock signal line CK2 Connected cable 30
- the equivalent length of B0B1 For the second clock signal line CK2 Connected cable 30 First straight line 31 length
- B1B2 For the second clock signal line CK2 Connected cable 30 First straight line 321 length
- B2B5 For the second clock signal line CK2 Connected cable 30 Second straight line 322 length
- X1 Clock signal line 20 The width of X2 For any two adjacent clock signal lines 20 The interval between, B2B3 For the first clock signal line CK1 Connected cable 30 First straight line 321 The length minus the line with the second clock signal CK2 Connected cable 30 First straight line 321 length, C2C3 For the first clock signal line CK1 Connected cable 30 First straight line 321 The length minus the line with the third clock signal CK3 Connected cable 30 First straight line 321 length, D2D3 For the first clock signal line CK1 Connected cable 30 First straight line 321 The length minus the line with the fourth clock signal CK4 Connected cable 30 First straight line 321 length.
- FIG. 3 Is a schematic diagram of a second embodiment of the row driving circuit structure of the present invention.
- the difference between the second embodiment and the first embodiment described above is that, except for the closest connection GOA Circuit 10 Clock signal line 20 Connection line 30 Every connection except 30 Winding part 32 Only includes the first sub-line 321 , The second straight line 322 3rd straight line 323 , And the fourth sub-straight line 324 , Excluding the fifth sub-straight line 325 And sixth straight line 326 The rest are the same as in the first embodiment, and will not be repeated here.
- connection lines 30 First straight line 31 , The first sub-line 321 , The second straight line 322 3rd straight line 323 With the second straight line 33
- the resistivity and cross-sectional area are the same, so multiple connection lines 30
- the size of the resistance is determined by its equivalent length, by setting multiple connection lines 30
- the equivalent length of is the same, that is, multiple connection lines are set 30 First straight line 31 , The first sub-line 321 , The second straight line 322 3rd straight line 323 With the second straight line 33
- the sum of the lengths is equal, which can make multiple connecting lines 30
- the resistance is the same, and the present invention is GOA Circuit 10 Clock signal line 20 Connection line 30 Every other connection line 30 Winding part 32 Set the fourth sub-straight line 324 , And except for the closest connection GOA Circuit 10 Clock signal line 20 Connection line 30 Every other connection line 30 Fourth straight line 324 With the third straight line 323
- the sum of the lengths is equal to the closest connection GOA Circuit 10 Clock signal line 20 Connection line
- the row driving circuit of the present invention when applied to a display device, it can eliminate display stripes caused by different capacitive load on different scanning lines, The amount of capacitive coupling of the adjacent clock signals can be made uniform, so that the current peaks of the adjacent clock signals are equal, and the display device can be prevented from overheating due to excessive local current of the display device.
- the present invention also provides a display device including the above-mentioned row driving circuit structure, and the row driving circuit structure will not be described repeatedly here.
- the display device of the present invention includes the above-mentioned row driving circuit structure, 30
- the winding part is set on the top 32 , Using the winding part 32 Compensation due to multiple clock signal lines 20 distance GOA Circuit 10 Different distances and different connection lines 30 First straight line 31 With the second straight line 32
- connection lines 30 First straight line 31 , The first sub-line 321 , The second straight line 322 3rd straight line 323 With the second straight line 33
- the resistivity and cross-sectional area are the same, so multiple connection lines 30
- the size of the resistance is determined by its equivalent length, by setting multiple connection lines 30
- the equivalent length of is the same, that is, multiple connection lines are set 30 First straight line 31 , The first sub-line 321 , The second straight line 322 3rd straight line 323 With the second straight line 33
- the sum of the lengths is equal, which can make multiple connecting lines 30
- the resistance is the same, and the present invention is GOA Circuit 10 Clock signal line 20 Connection line 30 Every other connection line 30 Winding part 32 Set the fourth sub-straight line 324 , And except for the closest connection GOA Circuit 10 Clock signal line 20 Connection line 30 Every other connection line 30 Fourth straight line 324 With the third straight line 323
- the sum of the lengths is equal to the closest connection GOA Circuit 10 Clock signal line 20 Connection line
- the row drive circuit structure of the present invention is used to connect the clock signal line with GOA
- the connection line of the circuit includes a first straight portion, a winding portion and a second straight portion, one end of the first straight portion is connected to the corresponding clock signal line, the other end is connected to one end of the winding portion, and one end of the second straight portion connection GOA
- the other end of the circuit is connected to the other end of the winding part, and the resistance of the plurality of connecting wires is the same, so that when applied to a display device, horizontal stripes during display can be eliminated.
- the display device of the present invention includes the above-described row drive circuit structure, and can eliminate horizontal stripes during display.
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Abstract
一种行驱动电路结构及显示装置。该行驱动电路结构中用于连接时钟信号线(20)与GOA电路(10)的连接线(30)包括第一直线部(31)、绕线部(32)及第二直线部(33)，第一直线部(31)的一端连接对应的时钟信号线(20)，另一端连接绕线部(32)的一端，第二直线部(33)的一端连接GOA电路(10)，另一端连接绕线部(32)的另一端，多条连接线(30)的电阻相同，从而应用于显示装置时能够消除显示时的横纹。
Description
本发明涉及显示技术领域，尤其涉及一种行驱动电路结构及显示装置。
液晶显示器（Liquid Crystal Display，LCD）具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理（PDA）、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶显示面板及背光模组（backlight module）。液晶显示面板的工作原理是在薄膜晶体管阵列基板（Thin Film Transistor Array Substrate，TFT Array Substrate）与彩色滤光片基板（Color
Filter，CF）之间灌入液晶分子，并在两片基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。
主动式液晶显示器中，每个像素电性连接一个薄膜晶体管（TFT），薄膜晶体管的栅极（Gate）连接至水平扫描线，源极（Source）连接至垂直方向的数据线，漏极（Drain）则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度进而达到控制色彩与亮度的效果。目前主动式液晶显示面板水平扫描线的驱动主要由外接的集成电路板（Integrated
Circuit，IC）来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。
而GOA技术（Gate Driver on
Array）即阵列基板行驱动技术，是可以运用液晶显示面板的阵列制程将栅极驱动电路制作在TFT阵列基板上，实现对栅极逐行扫描的驱动方式。GOA技术能减少外接IC的焊接（bonding）工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
在利用GOA电路进行逐行扫描时，需要一些时钟信号以控制其正常工作，请参阅图1，为现有的行驱动电路结构的示意图，包括GOA电路100、多条时钟信号线200以及多条连接线300。多条时钟信号线200均位于GOA电路100的一侧，多条时钟信号线200沿远离GOA电路100的方向依次排列，多条时钟信号线200相互平行，多条连接线300均位于GOA电路100设有时钟信号线200的一侧，多条连接线300与多条时钟信号线200垂直交叉，每一连接线300的一端对应与一条时钟信号线200电性连接，另一端电性连接GOA电路100。由于每一条时钟信号线200与GOA电路100之间的距离不同，导致连接不同的时钟信号线200的连接线300的长度不同，使得各条连接线300的电阻不同，并且相邻的时钟信号线200间的侧向电容也不一致，这会使得GOA电路100向多条扫描线输出扫描信号时不同扫描线上的容阻负载（RC loading）不相等从而使显示装置显示时产生横纹，还会导致相邻时钟信号间的电容耦合量不一致，导致相邻时钟信号的电流峰值不等，严重时会使得显示装置局部电流过大，造成显示装置过热。
本发明的目的在于提供一种行驱动电路结构，能够消除显示装置在显示时的横纹。
本发明的另一目的在于提供一种显示装置，能够消除在显示时的横纹。
为实现上述目的，本发明首先提供一种行驱动电路结构，包括GOA电路、多条时钟信号线以及多条连接线；
多条时钟信号线于GOA电路的一侧沿远离GOA电路的方向依次间隔排列且相互平行；每一连接线的一端对应与一条时钟信号线连接，另一端连接GOA电路；
每一连接线均包括第一直线部、绕线部及第二直线部，所述第一直线部的一端连接对应的时钟信号线，另一端连接绕线部的一端，所述第二第直线部的一端连接GOA电路，另一端连接绕线部的另一端；多条连接线的电阻相同。
每一连接线的绕线部均包括第一子直线部、第二子直线部、第三子直线部；
每一连接线中，所述第二子直线部位于第二直线部的一侧，第一子直线部的两端分别连接第一直线部的另一端以及第二子直线部的一端，第三子直线部的两端分别连接第二直线部的另一端以及第二子直线部的另一端。
多条连接线的第一直线部、第二直线部、第一子直线部、第二子直线部与第三子直线部的长度之和均相等，多条连接线的电阻率相同，每一连接线的第一直线部、第二直线部、第一子直线部、第二子直线部及第三子直线部的截面面积均相同。
除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的绕线部均位于对应的时钟信号线及对应的时钟信号线靠近GOA电路一侧相邻的另一时钟信号线之间；连接最靠近GOA电路的时钟信号线的连接线的绕线部位于最靠近GOA电路的时钟信号线与GOA电路之间。
每一连接线中，所述第一直线部与第二直线部共线，所述第一子直线部与第三子直线部均垂直于第一直线部；所述第二子直线部平行于第一直线部。
除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的绕线部还包括第四子直线部；除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线中，所述第四子直线部垂直于第二子直线部，所述第四子直线部的一端连接第二子直线部两端中的一个，另一端向远离第一直线部的方向延伸。
除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的绕线部还包括第五子直线部及第六子直线部；除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线中，所述第五子直线部垂直于第二子直线部，所述第五子直线部的一端连接第二子直线部两端中的另一个，另一端向远离第一直线部的方向延伸；所述第六子直线部平行于第二子直线部，所述第六子直线部的两端分别连接第四子直线部的另一端及第五子直线部的另一端。
除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的第四子直线部与第三子直线部的长度之和均等于连接最靠近GOA电路的时钟信号线的连接线的第三子直线部的长度。
多条时钟信号线的宽度相同；任意两条相邻的时钟信号线之间的间隔相同。
本发明还提供一种显示装置，包括上述行驱动电路结构。
本发明的有益效果：本发明的行驱动电路结构中用于连接时钟信号线与GOA电路的连接线包括第一直线部、绕线部及第二直线部，第一直线部的一端连接对应的时钟信号线，另一端连接绕线部的一端，第二第直线部的一端连接GOA电路，另一端连接绕线部的另一端，多条连接线的电阻相同，从而应用于显示装置时能够消除显示时的横纹。本发明的显示装置包括上述的行驱动电路结构，能够消除在显示时的横纹。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的行驱动电路结构的示意图；
图2为本发明的行驱动电路结构的第一实施例的示意图；
图3为本发明的行驱动电路结构的第二实施例的示意图。
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图
2
，本发明的行驱动电路结构的第一实施例包括
GOA
电路
10
、多条时钟信号线
20
以及多条连接线
30
。
多条时钟信号线
20
于
GOA
电路
10
的一侧沿远离
GOA
电路
10
的方向依次间隔排列且相互平行。每一连接线
30
的一端对应与一条时钟信号线
20
连接，另一端连接
GOA
电路
10
。
每一连接线
30
均包括第一直线部
31
、绕线部
32
及第二直线部
33
，所述第一直线部
31
的一端连接对应的时钟信号线
20
，另一端连接绕线部
32
的一端，所述第二第直线部
33
的一端连接
GOA
电路
10
，另一端连接绕线部
32
的另一端。多条连接线
30
的电阻相同。
具体地，请参阅图
1
，在本发明的第一实施例中，每一连接线
30
的绕线部
32
均包括第一子直线部
321
、第二子直线部
322
、第三子直线部
323
。每一连接线
30
中，所述第二子直线部
322
位于第二直线部
33
的一侧，第一子直线部
321
的两端分别连接第一直线部
31
的另一端以及第二子直线部
322
的一端，第三子直线部
323
的两端分别连接第二直线部
33
的另一端以及第二子直线部
322
的另一端。
具体地，多条连接线
30
的第一直线部
31
、第二直线部
33
、第一子直线部
321
、第二子直线部
322
与第三子直线部
323
的长度之和均相等，多条连接线
30
的电阻率相同，每一连接线
30
的第一直线部
31
、第二直线部
33
、第一子直线部
321
、第二子直线部
322
及第三子直线部
323
的截面面积均相同。
具体地，在图
1
所示的第一实施例中，时钟信号线
20
的数量为
4
条，分别为第一时钟信号线
CK1
、第二时钟信号线
CK2
、第三时钟信号线
CK3
、第四时钟信号线
CK4
，当然，在本发明的其他实施例中，时钟信号线
20
也可以为
2
条、
3
条或大于
4
条，这均不会影响本发明的实现。
具体地，请参阅图
1
，除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外的每一连接线
30
的绕线部
32
均位于对应的时钟信号线
20
及对应的时钟信号线
20
靠近
GOA
电路
10
一侧相邻的另一时钟信号线
20
之间。连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
的绕线部
32
位于最靠近
GOA
电路
10
的时钟信号线
20
与
GOA
电路
10
之间。
具体地，请参阅图
1
，在本发明的第一实施例中，每一连接线
30
中，所述第一直线部
31
与第二直线部
33
共线，所述第一子直线部
321
与第三子直线部
323
均垂直于第一直线部
31
。所述第二子直线部
322
平行于第一直线部
31
。从而第一子直线部
321
与第三子直线部
323
的长度相等。
具体地，请参阅图
1
，在本发明的第一实施例中，除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外的每一连接线
30
的绕线部
32
还包括第四子直线部
324
、第五子直线部
325
及第六子直线部
326
。除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外的每一连接线
30
中，所述第四子直线部
324
垂直于第二子直线部
322
，所述第四子直线部
324
的一端连接第二子直线部
322
两端中的一个，另一端向远离第一直线部
31
的方向延伸，所述第五子直线部
325
垂直于第二子直线部
322
，所述第五子直线部
325
的一端连接第二子直线部
322
两端中的另一个，另一端向远离第一直线部
31
的方向延伸，所述第六子直线部
326
平行于第二子直线部
322
，所述第六子直线部
326
的两端分别连接第四子直线部
324
的另一端及第五子直线部
325
的另一端。从而，第四子直线部
324
与第五子直线部
325
的长度相等。
进而，请参阅图
1
，除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外的每一连接线
30
的第四子直线部
324
与第三子直线部
323
的长度之和均等于连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
的第三子直线部
323
的长度。
具体地，在本发明的第一实施例中，多条连接线
30
的第二子直线部
322
的长度均相等。
具体地，在本发明的第一实施例中，多条时钟信号线
20
的宽度相同，任意两条相邻的时钟信号线
20
之间的间隔相同。
具体地，在本发明的第一实施例中，多条连接线
30
的等效长度满足下列公式：
Lck1=A0A1+A1A2+A2A3+A3A4+A4A7
；
Lck2=B0B1+B1B2+B2B5+B5B6+B6B7
；
Lck3=C0C1+C1C2+C2C5+C5C6+C6C7
；
Lck4=D0D1+D1D2+D2D5+D5D6+D6D7
；
其中，
Lck1
为与第一时钟信号线
CK1
连接的连接线
30
的等效长度，
A0A1
为与第一时钟信号线
CK1
连接的连接线
30
的第一直线部
31
的长度，
A1A2
为与第一时钟信号线
CK1
连接的连接线
30
的第一子直线部
321
的长度，
A2A3
为与第一时钟信号线
CK1
连接的连接线
30
的第二子直线部
322
的长度，
A3A4
为与第一时钟信号线
CK1
连接的连接线
30
的第三子直线部
323
的长度，
A4A7
为与第一时钟信号线
CK1
连接的连接线
30
的第二直线部
33
的长度，
Lck2
为与第二时钟信号线
CK2
连接的连接线
30
的等效长度，
B0B1
为与第二时钟信号线
CK2
连接的连接线
30
的第一直线部
31
的长度，
B1B2
为与第二时钟信号线
CK2
连接的连接线
30
的第一子直线部
321
的长度，
B2B5
为与第二时钟信号线
CK2
连接的连接线
30
的第二子直线部
322
的长度，
B5B6
为与第二时钟信号线
CK2
连接的连接线
30
的第三子直线部
323
的长度，
B6B7
为与第二时钟信号线
CK2
连接的连接线
30
的第二直线部
33
的长度，
Lck3
为与第三时钟信号线
CK3
连接的连接线
30
的等效长度，
C0C1
为与第三时钟信号线
CK3
连接的连接线
30
的第一直线部
31
的长度，
C1C2
为与第三时钟信号线
CK3
连接的连接线
30
的第一子直线部
321
的长度，
C2C5
为与第三时钟信号线
CK3
连接的连接线
30
的第二子直线部
322
的长度，
C5C6
为与第三时钟信号线
CK3
连接的连接线
30
的第三子直线部
323
的长度，
C6C7
为与第三时钟信号线
CK3
连接的连接线
30
的第二直线部
33
的长度，
Lck4
为与第四时钟信号线
CK4
连接的连接线
30
的等效长度，
D0B1
为与第四时钟信号线
CK4
连接的连接线
30
的第一直线部
31
的长度，
D1B2
为与第四时钟信号线
CK4
连接的连接线
30
的第一子直线部
321
的长度，
D2B5
为与第四时钟信号线
CK4
连接的连接线
30
的第二子直线部
322
的长度，
D5B6
为与第四时钟信号线
CK4
连接的连接线
30
的第三子直线部
323
的长度，
D6B7
为与第四时钟信号线
CK4
连接的连接线
30
的第二直线部
33
的长度。
在本发明的第一实施例中，多条连接线
30
的第一直线部
31
、第一子直线部
321
、第二子直线部
322
、第三子直线部
323
与第二直线部
33
的长度之和均相等，使得多条连接线
30
的等效长度相等，也即
Lck1=
Lck2= Lck3= Lck4
，而每一连接线
30
的第一子直线部
321
均与第三子直线部
323
的长度相等，并且在第一实施例中，多条时钟信号线
20
的宽度相同，任意两条相邻的时钟信号线
20
之间的间隔相同，因此，对上述公式进行计算可得：
X1+X2=2B2B3
；
2(X1+X2)=2C2C3
；
3(X1+X2)=2D2D3
；
其中，
X1
为时钟信号线
20
的宽度，
X2
为任意两条相邻的时钟信号线
20
之间的间隔，
B2B3
为与第一时钟信号线
CK1
连接的连接线
30
的第一子直线部
321
的长度减去与第二时钟信号线
CK2
连接的连接线
30
的第一子直线部
321
的长度，
C2C3
为与第一时钟信号线
CK1
连接的连接线
30
的第一子直线部
321
的长度减去与第三时钟信号线
CK3
连接的连接线
30
的第一子直线部
321
的长度，
D2D3
为与第一时钟信号线
CK1
连接的连接线
30
的第一子直线部
321
的长度减去与第四时钟信号线
CK4
连接的连接线
30
的第一子直线部
321
的长度。
请参阅图
3
，为本发明的行驱动电路结构的第二实施例的示意图，该第二实施例与上述第一实施例的区别在于，除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外的每一连接线
30
的绕线部
32
仅包括第一子直线部
321
、第二子直线部
322
、第三子直线部
323
、及第四子直线部
324
，不包括第五子直线部
325
及第六子直线部
326
，其余均与第一实施例相同，在此不再赘述。
需要说明的是，本发明中通过在多条连接线
30
上均设置绕线部
32
，利用绕线部
32
补偿由于多条时钟信号线
20
距离
GOA
电路
10
的距离不同而产生的不同的连接线
30
的第一直线部
31
与第二直线部
32
的长度之和间的差异，最终使得多条连接线
30
具有相同的电阻，具体地，根据走线电阻的计算公式
R=
ρ
L/S
，其中
R
为电阻值，ρ为走线的电阻率，
L
为走线的等效长度，
S
为走线的截面面积，本发明中，由于多条连接线
30
的第一直线部
31
、第一子直线部
321
、第二子直线部
322
、第三子直线部
323
与第二直线部
33
的电阻率及截面面积相同，因此，多条连接线
30
的电阻大小由其等效长度来决定，通过设置多条连接线
30
的等效长度一致，也即设置多条连接线
30
的第一直线部
31
、第一子直线部
321
、第二子直线部
322
、第三子直线部
323
与第二直线部
33
的长度之和相等，能够使得多条连接线
30
的电阻一致，并且，本发明还在除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外每一连接线
30
的绕线部
32
中设置第四子直线部
324
，且除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外每一连接线
30
的第四子直线部
324
与第三子直线部
323
的长度之和均等于连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
的第三子直线部
323
的长度，从而使得相邻的时钟信号线
20
与连接线
30
的侧向面积一致，保证相邻的时钟信号间的侧向电容一致，从而本发明的行驱动电路应用于显示装置时能够消除不同扫描线上的容阻负载不同而导致的显示横纹，并且能够使相邻的时钟信号的电容耦合量一致，使得相邻时钟信号的电流峰值相等，避免显示装置局部电流过大造成显示装置过热。
基于同一发明构思，本发明还提供一种显示装置，包括上述的行驱动电路结构，在此不再对行驱动电路结构进行重复描述。
需要说明的是，本发明的显示装置包括上述的行驱动电路结构，通过在多条连接线
30
上均设置绕线部
32
，利用绕线部
32
补偿由于多条时钟信号线
20
距离
GOA
电路
10
的距离不同而产生的不同的连接线
30
的第一直线部
31
与第二直线部
32
的长度之和间的差异，最终使得多条连接线
30
具有相同的电阻，具体地，根据走线电阻的计算公式
R=
ρ
L/S
，其中
R
为电阻值，ρ为走线的电阻率，
L
为走线的等效长度，
S
为走线的截面面积，本发明中，由于多条连接线
30
的第一直线部
31
、第一子直线部
321
、第二子直线部
322
、第三子直线部
323
与第二直线部
33
的电阻率及截面面积相同，因此，多条连接线
30
的电阻大小由其等效长度来决定，通过设置多条连接线
30
的等效长度一致，也即设置多条连接线
30
的第一直线部
31
、第一子直线部
321
、第二子直线部
322
、第三子直线部
323
与第二直线部
33
的长度之和相等，能够使得多条连接线
30
的电阻一致，并且，本发明还在除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外每一连接线
30
的绕线部
32
中设置第四子直线部
324
，且除连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
以外每一连接线
30
的第四子直线部
324
与第三子直线部
323
的长度之和均等于连接最靠近
GOA
电路
10
的时钟信号线
20
的连接线
30
的第三子直线部
323
的长度，从而本发明的显示装置时能够消除不同扫描线上的容阻负载不同而导致的显示横纹，并且能够使相邻的时钟信号的电容耦合量一致，使得相邻时钟信号的电流峰值相等，避免显示装置局部电流过大，造成显示装置过热。
综上所述，本发明的行驱动电路结构中用于连接时钟信号线与
GOA
电路的连接线包括第一直线部、绕线部及第二直线部，第一直线部的一端连接对应的时钟信号线，另一端连接绕线部的一端，第二第直线部的一端连接
GOA
电路，另一端连接绕线部的另一端，多条连接线的电阻相同，从而应用于显示装置时能够消除显示时的横纹。本发明的显示装置包括上述的行驱动电路结构，能够消除在显示时的横纹。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
Claims (20)
- 一种行驱动电路结构，包括GOA电路、多条时钟信号线以及多条连接线；多条时钟信号线于GOA电路的一侧沿远离GOA电路的方向依次间隔排列且相互平行；每一连接线的一端对应与一条时钟信号线连接，另一端连接GOA电路；每一连接线均包括第一直线部、绕线部及第二直线部，所述第一直线部的一端连接对应的时钟信号线，另一端连接绕线部的一端，所述第二第直线部的一端连接GOA电路，另一端连接绕线部的另一端；多条连接线的电阻相同。
- 如权利要求1所述的行驱动电路结构，其中，每一连接线的绕线部均包括第一子直线部、第二子直线部、第三子直线部；每一连接线中，所述第二子直线部位于第二直线部的一侧，第一子直线部的两端分别连接第一直线部的另一端以及第二子直线部的一端，第三子直线部的两端分别连接第二直线部的另一端以及第二子直线部的另一端。
- 如权利要求2所述的行驱动电路结构，其中，多条连接线的第一直线部、第二直线部、第一子直线部、第二子直线部与第三子直线部的长度之和均相等，多条连接线的电阻率相同，每一连接线的第一直线部、第二直线部、第一子直线部、第二子直线部及第三子直线部的截面面积均相同。
- 如权利要求2所述的行驱动电路结构，其中，除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的绕线部均位于对应的时钟信号线及对应的时钟信号线靠近GOA电路一侧相邻的另一时钟信号线之间；连接最靠近GOA电路的时钟信号线的连接线的绕线部位于最靠近GOA电路的时钟信号线与GOA电路之间。
- 如权利要求4所述的行驱动电路结构，其中，每一连接线中，所述第一直线部与第二直线部共线，所述第一子直线部与第三子直线部均垂直于第一直线部；所述第二子直线部平行于第一直线部。
- 如权利要求5所述的行驱动电路结构，其中，除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的绕线部还包括第四子直线部；除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线中，所述第四子直线部垂直于第二子直线部，所述第四子直线部的一端连接第二子直线部两端中的一个，另一端向远离第一直线部的方向延伸。
- 如权利要求6所述的行驱动电路结构，其中，除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的绕线部还包括第五子直线部及第六子直线部；除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线中，所述第五子直线部垂直于第二子直线部，所述第五子直线部的一端连接第二子直线部两端中的另一个，另一端向远离第一直线部的方向延伸；所述第六子直线部平行于第二子直线部，所述第六子直线部的两端分别连接第四子直线部的另一端及第五子直线部的另一端。
- 如权利要求6所述的行驱动电路结构，其中，除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的第四子直线部与第三子直线部的长度之和均等于连接最靠近GOA电路的时钟信号线的连接线的第三子直线部的长度。
- 如权利要求7所述的行驱动电路结构，其中，除连接最靠近GOA电路的时钟信号线的连接线以外的每一连接线的第四子直线部与第三子直线部的长度之和均等于连接最靠近GOA电路的时钟信号线的连接线的第三子直线部的长度。
- 如权利要求1所述的行驱动电路结构，其中，多条时钟信号线的宽度相同；任意两条相邻的时钟信号线之间的间隔相同。
- 一种显示装置，包括行驱动电路结构，所述行驱动电路结构包括GOA 电路、多条时钟信号线以及多条连接线；多条时钟信号线于GOA 电路的一侧沿远离GOA 电路的方向依次间隔排列且相互平行；每一连接线的一端对应与一条时钟信号线连接，另一端连接GOA 电路；每一连接线均包括第一直线部、绕线部及第二直线部，所述第一直线部的一端连接对应的时钟信号线，另一端连接绕线部的一端，所述第二第直线部的一端连接GOA 电路，另一端连接绕线部的另一端；多条连接线的电阻相同。
- 如权利要求11 所述的显示装置，其中，每一连接线的绕线部均包括第一子直线部、第二子直线部、第三子直线部；每一连接线中，所述第二子直线部位于第二直线部的一侧，第一子直线部的两端分别连接第一直线部的另一端以及第二子直线部的一端，第三子直线部的两端分别连接第二直线部的另一端以及第二子直线部的另一端。
- 如权利要求12 所述的显示装置，其中，多条连接线的第一直线部、第二直线部、第一子直线部、第二子直线部与第三子直线部的长度之和均相等，多条连接线的电阻率相同，每一连接线的第一直线部、第二直线部、第一子直线部、第二子直线部及第三子直线部的截面面积均相同。
- 如权利要求12 所述的显示装置，其中，除连接最靠近GOA 电路的时钟信号线的连接线以外的每一连接线的绕线部均位于对应的时钟信号线及对应的时钟信号线靠近GOA 电路一侧相邻的另一时钟信号线之间；连接最靠近GOA 电路的时钟信号线的连接线的绕线部位于最靠近GOA 电路的时钟信号线与GOA 电路之间。
- 如权利要求14 所述的显示装置，其中，每一连接线中，所述第一直线部与第二直线部共线，所述第一子直线部与第三子直线部均垂直于第一直线部；所述第二子直线部平行于第一直线部。
- 如权利要求15 所述的显示装置，其中，除连接最靠近GOA 电路的时钟信号线的连接线以外的每一连接线的绕线部还包括第四子直线部；除连接最靠近GOA 电路的时钟信号线的连接线以外的每一连接线中，所述第四子直线部垂直于第二子直线部，所述第四子直线部的一端连接第二子直线部两端中的一个，另一端向远离第一直线部的方向延伸。
- 如权利要求16 所述的显示装置，其中，除连接最靠近GOA 电路的时钟信号线的连接线以外的每一连接线的绕线部还包括第五子直线部及第六子直线部；除连接最靠近GOA 电路的时钟信号线的连接线以外的每一连接线中，所述第五子直线部垂直于第二子直线部，所述第五子直线部的一端连接第二子直线部两端中的另一个，另一端向远离第一直线部的方向延伸；所述第六子直线部平行于第二子直线部，所述第六子直线部的两端分别连接第四子直线部的另一端及第五子直线部的另一端。
- 如权利要求16 所述的显示装置，其中，除连接最靠近GOA 电路的时钟信号线的连接线以外的每一连接线的第四子直线部与第三子直线部的长度之和均等于连接最靠近GOA 电路的时钟信号线的连接线的第三子直线部的长度。
- 如权利要求17 所述的显示装置，其中，除连接最靠近GOA 电路的时钟信号线的连接线以外的每一连接线的第四子直线部与第三子直线部的长度之和均等于连接最靠近GOA 电路的时钟信号线的连接线的第三子直线部的长度。
- 如权利要求11 所述的显示装置，其中，多条时钟信号线的宽度相同；任意两条相邻的时钟信号线之间的间隔相同。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| WO (1) | WO2020082541A1 (zh) |
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|---|---|---|---|---|
| CN114898721A (zh) * | 2022-06-22 | 2022-08-12 | Tcl华星光电技术有限公司 | 阵列基板及显示面板 |
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