KR102436255B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 공통 전압의 리플이 최소될 수 있는 표시 장치에 관한 것으로, 서로 마주보는 제 1 기판 및 제 2 기판; 제 1 기판 상의 게이트 라인; 게이트 라인에 연결된 게이트 드라이버; 클럭 신호를 전송하는 클럭 라인; 클럭 라인과 게이트 드라이버를 연결하는 연결 라인; 제 2 기판 상에 위치하며, 클럭 라인 및 연결 라인을 중첩하는 공통 전극; 및 공통 전극과 중첩하며, 연결 라인으로부터 연장된 보상 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 공통 전압의 리플이 최소화될 수 있는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치의 게이트 라인들은 게이트 드라이버에 의해 구동된다.
게이트 드라이버는 클럭 라인들로부터의 클럭 신호들을 공급받아 게이트 신호들을 생성한다.
클럭 라인들에 인가된 클럭 신호와 공통 전극에 인가된 공통 전압 간의 커플링 현상에 의해 공통 전압에 리플(ripple)이 발생될 수 있다. 이와 같은 경우 표시 장치의 화면에 가로줄과 같은 화질 저하 현상이 나타날 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 공통 전압의 리플이 최소화될 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 서로 마주보는 제 1 기판 및 제 2 기판; 제 1 기판 상의 게이트 라인; 게이트 라인에 연결된 게이트 드라이버; 클럭 신호를 전송하는 클럭 라인; 클럭 라인과 게이트 드라이버를 연결하는 연결 라인; 제 2 기판 상에 위치하며, 클럭 라인 및 연결 라인을 중첩하는 공통 전극; 및 공통 전극과 중첩하며, 연결 라인으로부터 연장된 보상 패턴을 포함한다.
클럭 라인, 연결 라인 및 보상 패턴은 복수로 배치되고, 일대일 대응으로 연결되며; 각 연결 라인의 보상 패턴은 서로 다른 면적을 갖는다.
클럭 라인은 게이트 드라이버에 더 근접할수록 더 큰 면적의 보상 패턴에 전기적으로 연결된다.
표시 장치는 게이트 드라이버와 게이트 드라이버에 가장 근접한 클럭 라인 사이에 위치하여 게이트 드라이버에 연결된 기저 라인을 더 포함하며; 보상 패턴은, 게이트 드라이버에 가장 근접한 클럭 라인과 기저 라인 사이의 절연막 상에 위치한다.
보상 패턴은 클럭 라인 및 기저 라인과 중첩하지 않는다.
표시 장치는 연결 라인과 보상 패턴에 의해 정의된 적어도 하나의 홀을 더 포함한다.
표시 장치는 보상 패턴에 의해 정의된 적어도 하나의 홀을 더 포함한다.
보상 패턴은 직선 또는 L자 형상을 갖는다.
보상 패턴은 연결 라인과 동일하거나 이보다 더 큰 선폭을 갖는다.
보상 패턴은 연결 라인과 동일 층상에 위치한다.
각 연결 라인은 만곡부를 포함한다.
클럭 라인은 게이트 드라이버에 더 근접할수록 더 긴 길이의 만곡부에 연결된다.
연결 라인들은 실질적으로 동일한 저항을 갖는다.
클럭 라인은 게이트 드라이버에 근접할수록 더 많은 수의 연결 라인들과 중첩한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 따른 다른 액정 표시 장치는, 서로 마주보는 제 1 기판 및 제 2 기판; 제 1 기판 상의 게이트 라인; 게이트 라인에 연결된 게이트 드라이버; 클럭 신호를 전송하는 클럭 라인; 클럭 라인과 게이트 드라이버를 연결하는 연결 라인; 제 2 기판 상에 위치하며, 클럭 라인 및 상기 연결 라인을 중첩하는 공통 전극; 및 공통 전극과 중첩하며, 클럭 라인으로부터 연장된 보상 패턴을 포함한다.
클럭 라인, 연결 라인 및 보상 패턴은 복수로 배치되고, 일대일 대응으로 연결되며; 각 클럭 라인의 보상 패턴은 서로 다른 면적을 갖는다.
클럭 라인은 게이트 드라이버에 더 근접할수록 더 큰 면적의 보상 패턴에 전기적으로 연결된다.
각 보상 패턴은 인접한 클럭 라인들 사이에 위치한다.
보상 패턴은 클럭 라인과 동일하거나 이보다 더 큰 선폭을 갖는다.
보상 패턴은 상기 클럭 라인과 동일 층상에 위치한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 또 다른 액정 표시 장치는, 서로 마주보는 제 1 기판 및 제 2 기판; 제 1 기판 상의 게이트 라인; 게이트 라인에 연결된 게이트 드라이버; 클럭 신호를 전송하는 클럭 라인; 클럭 라인과 게이트 드라이버를 연결하는 연결 라인; 제 2 기판 상에 위치하며, 클럭 라인 및 연결 라인을 중첩하는 공통 전극; 공통 전극과 중첩하며, 연결 라인으로부터 연장된 제 1 보상 패턴; 및 공통 전극과 중첩하며, 다른 클럭 라인으로부터 연장된 제 2 보상 패턴을 포함한다.
제 1 보상 패턴 및 제 2 보상 패턴 중 게이트 드라이버에 더 근접한 클럭 라인에 연결된 보상 패턴이 다른 보상 패턴보다 더 큰 면적을 갖는다.
홀수 번째 클럭 라인은 제 1 보상 패턴 및 제 2 보상 패턴 중 어느 하나의 패턴에 연결되고, 짝수 번째 클럭 라인은 제 1 보상 패턴 및 제 2 보상 패턴 중 다른 보상 패턴에 연결된다.
본 발명의 표시 장치에 따르면, 보상 패턴에 의해 각 클럭 라인과 공통 전극 간의 중첩 면적이 실질적으로 동일해진다. 따라서, 반대의 위상을 갖는 클럭 신호들이 공통 전압에 실질적으로 동일한 영향을 준다. 그러므로, 공통 전압의 리플이 최소화될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1의 게이트 제어 라인과 게이트 드라이버의 연결 관계를 나타낸 도면이다.
도 3은 도 2의 게이트 제어 라인에 인가되는 각종 신호들 및 게이트 드라이버로부터 출력되는 게이트 신호들의 파형을 나타낸 도면이다.
도 4는 도 2의 I-I`를 따라 자른 단면도이다.
도 5는 도 2의 II-II`를 따라 자른 단면도이다.
도 6a 내지 도 6d는 소스 보상 패턴의 여러 가지 형상을 나타낸 도면이다.
도 7a 및 도 7b는 도 6a 내지 도 6d에 도시된 소스 보상 패턴에 대한 등가 회로도이다.
도 8은 도 1의 게이트 제어 라인과 게이트 드라이버의 다른 연결 관계를 나타낸 도면이다.
도 9는 도 1의 게이트 제어 라인과 게이트 드라이버의 또 다른 연결 관계를 나타낸 도면이다.
도 10은 클럭 전송부들 간의 RC편차를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 10을 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 표시 장치(500)는 도 1에 도시된 바와 같이, 표시 패널(100), 데이터 드라이버(271), 게이트 드라이버(266), 회로 기판(400), 타이밍 컨트롤러(606) 및 전원 공급부(605)를 포함한다.
표시 패널(100)은 제 1 패널(105) 및 제 2 패널(106)을 포함한다. 제 1 패널(105)과 제 2 패널(106)은 서로 마주본다. 제 1 패널(105)은 표시 영역(105a) 및 비표시 영역(105b)을 포함한다.
표시 패널(100)은 액정 패널 또는 유기 발광 다이오드 패널 등과 같은 다양한 종류의 표시 장치에 사용되는 패널일 수 있다. 표시 패널(100)이 액정 패널일 때 제 1 패널(105)과 제 2 패널(106) 사이에 액정층이 위치할 수 있다. 표시 패널(100)이 유기 발광 다이오드 패널일 때 제 1 패널(105)과 제 2 패널(106) 사이에 유기 발광층이 위치할 수 있다.
제 1 패널(105)은, 복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj), 공통 라인(912) 및 복수의 화소들(PX11 내지 PXij)을 포함한다. 게이트 라인들(GL1 내지 GLi), 데이터 라인들(DL1 내지 DLj) 및 화소들(PX11 내지 PXij)은 제 1 패널(101)의 제 1 기판 상에 위치한다.
제 2 패널(102)은 화소 영역을 정의하는 차광층을 포함한다. 한편, 이 차광층은 제 1 패널(105)에 위치할 수도 있다. 차광층은 화소 영역을 제외한 부분에서 광이 방출되는 것을 차단한다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 데이터 라인들(DL1 내지 DLj)은 비표시 영역(105b)으로 연장되어 데이터 드라이버(271)에 접속된다.
데이터 드라이버(271)는 복수의 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)을 포함한다. 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러(606)로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 디지털 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러(606)로부터의 디지털 영상 데이터 신호들을 전원 공급부(605)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(310_1, 310_2, ... 310_k)는 데이터 캐리어(320_1, 320_2, ..., 320_k)에 실장된다. 데이터 캐리어들(320_1, 320_2, ..., 320_k)은 회로 기판(400)과 표시 패널(105) 사이에 접속된다. 예를 들어, 데이터 캐리어들(320_1, 320_2, ..., 320_k) 각각은 회로 기판(400)과 표시 패널(105)의 비표시 영역(105b) 사이에 전기적으로 연결될 수 있다.
회로 기판(400)에 전술된 타이밍 컨트롤러(606) 및 전원 공급부(605)가 위치할 수 있다.
데이터 캐리어들(320_1, 320_2, ..., 320_k)은 타이밍 컨트롤러(606) 및 전원 공급부(605)로부터의 각종 신호들을 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로 전송하는 입력 라인들과 그 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들(DL1 내지 DLj)로 전송하는 출력 라인들을 포함한다.
좌측 가장자리에 위치한 데이터 캐리어(320_1)는 타이밍 컨트롤러(606) 및 전원 공급부(605)로부터의 각종 신호들 및 공통 전압을 제 1 패널(105)로 전송하기 위한 제 1 보조 라인(941) 및 제 2 보조 라인(942)을 포함할 수 있다.
우측 가장자리에 위치한 데이터 캐리어(320_k)는 전원 공급부(605)로부터의 공통 전압을 제 1 패널(105)로 전송하기 위한 제 3 보조 라인(943)을 포함할 수 있다.
제 1 보조 라인(941)은 제 1 패널(105)의 게이트 제어 라인(911)에 연결된다. 게이트 제어 라인(911)은 제 1 보조 라인(941)을 통해 공급된 각종 신호들을 게이트 드라이버(266)로 전달한다.
공통 라인(912)은 제 2 및 제 3 보조 라인(942, 943)을 통해 공급된 공통 전압을 제 2 패널(106)의 공통 전극으로 전달한다. 공통 라인(912)은 표시 영역(105a)의 3면을 둘러싸는 형태를 가질 수 있다. 제 2 패널(106)의 공통 전극은 쇼트부(도시되지 않음)를 통해 제 1 패널(105)의 공통 라인(912)에 연결된다. 공통 전극은 쇼트부를 통해 공통 라인(912)으로부터 공통 전압을 전달받는다.
게이트 제어 라인(911) 및 공통 라인(912)은 라인-온-글라스(line-on-glass) 방식으로 제 1 패널(105)의 비표시 영역(105b) 상에 형성될 수 있다.
화소들(PX11 내지 PXij)은 제 1 패널(105)의 표시 영역(105a)에 행렬 형태로 배열된다. 화소들(PX11 내지 PXij)은 적색 영상을 표시하는 적색 화소, 녹색 영상을 표시하는 녹색 화소 및 청색 영상을 표시하는 청색 화소를 포함한다. 이때, 수평 방향으로 인접한 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 영상을 표시하기 위한 단위 화소를 구성할 수 있다.
제 p 수평라인(p는 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 p 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 p 수평라인 화소들은 제 p 게이트 라인에 공통으로 접속된다. 이에 따라, 제 p 수평라인 화소들은 제 p 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다.
각 화소는, 도시되지 않았지만, 화소 트랜지스터, 액정 커패시터 및 보조 커패시터를 포함할 수 있다. 화소 트랜지스터는 박막 트랜지스터(Thin Film Transistor)이다.
화소 트랜지스터는 게이트 라인으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 화소 트랜지스터는 데이터 라인으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터 및 보조용량 커패시터로 공급한다.
액정 커패시터는 서로 대향하여 위치한 화소 전극과 공통 전극을 포함한다.
보조 커패시터는 서로 대향하여 위치한 화소 전극과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압을 전송하는 전송 라인일 수 있다.
게이트 라인들(GL1 내지 GLi)은 게이트 드라이버(266)에 의해 구동되는 바, 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다.
도 2는 도 1의 게이트 제어 라인과 게이트 드라이버의 연결 관계를 나타낸 도면으로서, 도 2에는 게이트 제어 라인의 일부 및 게이트 드라이버의 일부가 도시되어 있다. 도 3은 도 2의 게이트 제어 라인에 인가되는 각종 신호들 및 게이트 드라이버로부터 출력되는 게이트 신호들의 파형을 나타낸 도면이다.
게이트 제어 라인(911)은, 도 2에 도시된 바와 같이, 제 1 클럭 라인(CL1), 제 2 클럭 라인(CL2), 제 3 클럭 라인(CL3), 제 4 클럭 라인(CL4), 제 5 클럭 라인(CL5), 제 6 클럭 라인(CL6), 제 7 클럭 라인(CL7), 제 8 클럭 라인(CL8), 기저 라인(VSL) 및 개시 라인(STL)을 포함한다.
도 3에 도시된 바와 같이, 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8)은 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8)을 각각 전송하며, 개시 라인(STL)은 수직 개시 신호(STV)를 전송한다. 클럭 신호들(CK1 내지 CK8) 및 수직 개시 신호(STV)는 타이밍 컨트롤러(606)로부터 제공된다. 각 클럭 신호(CK1 내지 CK8)의 하이 전압은 게이트 신호의 하이 전압에 해당한다.
도 3에 도시된 바와 같이, 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8)은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭 신호(CK1)부터 제 8 클럭 신호(CK8)까지 순차적으로 출력된 후, 다시 제 1 클럭 신호(CK1)부터 제 8 클럭 신호(CK8)까지 순차적으로 출력된다.
서로 인접한 기간에 출력되는 클럭 신호들의 하이 구간은 서로 중첩될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CK1)의 펄스폭 중 후반 3/4 길이에 해당하는 구간과 제 2 클럭 신호(CK2)의 펄스폭 중 전반 3/4 길이에 해당하는 구간이 시간적으로 중첩한다.
도 3에 도시된 바와 같이, 제 5 내지 제 8 클럭 신호들(CK5 내지 CK8)은 제 1 내지 제 4 클럭 신호들(CK1 내지 CK4)에 대하여 180도 반전된 위상을 갖는다. 예를 들어, 제 5 클럭 신호(CK5)는 제 1 클럭 신호(CK1)에 대하여 180도 반전된 위상을 가지며, 제 6 클럭 신호(CK6)는 제 2 클럭 신호(CK2)에 대하여 180도 반전된 위상을 가지며, 제 7 클럭 신호(CK7)는 제 3 클럭 신호(CK3)에 대하여 180도 반전된 위상을 가지며, 제 8 클럭 신호(CK8)는 제 4 클럭 신호(CK4)에 대하여 180도 반전된 위상을 갖는다.
각 클럭 신호(CK1 내지 CK8)는 한 프레임 기간 동안 여러 번 출력되지만, 수직 개시 신호(STV)는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭 신호(CK1 내지 CK8)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 전압)를 나타내지만, 수직 개시 신호(STV)는 한 프레임 기간 동안 단 한 번의 액티브 상태(하이 전압)를 나타낸다.
게이트 드라이버(266)는, 도 2에 도시된 바와 같이, 제 1 패널(105)의 비표시 영역(105b)에 위치한다. 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다. 쉬프트 레지스터는 복수의 스테이지들(ST1 내지 ST8)을 포함한다.
각 스테이지들(ST1 내지 ST8)은 이들 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8) 중 하나를 공급받아 제 1 내지 제 8 게이트 신호들(GS1 내지 GS8)를 생성한다. 제 8m+1 스테이지(예를 들어, ST1)는 제 1 클럭 신호(CK1)를 공급받아 게이트 신호를 생성하고, 제 8m+2 스테이지(예를 들어, ST2)는 제 2 클럭 신호(CK2)를 공급받아 게이트 신호를 생성하고, 제 8m+3 스테이지(예를 들어, ST3)는 제 3 클럭 신호(CK3)를 공급받아 게이트 신호를 생성하고, 제 8m+4 스테이지(예를 들어, ST4)는 제 4 클럭 신호(CK4)를 공급받아 게이트 신호를 생성하고, 제 8m+5 스테이지(예를 들어, ST5)는 제 5 클럭 신호(CK5)를 공급받아 게이트 신호를 생성하고, 제 8m+6 스테이지(예를 들어, ST6)는 제 6 클럭 신호(CK6)를 공급받아 게이트 신호를 생성하고, 제 8m+7 스테이지(예를 들어, ST7)는 제 7 클럭 신호(CK7)를 공급받아 게이트 신호를 생성하고, 그리고 제 8m+8 스테이지(예를 들어, ST8)는 제 8 클럭 신호(CK8)를 공급받아 게이트 신호를 생성한다. 여기서, m은 0을 포함한 자연수이다.
각 스테이지는 전단 스테이지로부터의 게이트 신호를 개시 신호로서 공급받아 세트된다. 세트된 스테이지는 자신에게 공급된 클럭 신호를 게이트 신호로서 출력한다. 예를 들어, 제 2 스테이지(ST2)는 제 1 스테이지(ST1)로부터의 제 1 게이트 신호(GS1)를 개시 신호로서 공급받아 세트된다. 세트된 제 2 스테이지(ST2)는 제 2 클럭 신호(CK2)를 공급받아 제 2 게이트 신호(GS2)를 출력한다.
한편, 도시되지 않았지만, 각 스테이지는 다음단 스테이지로부터의 게이트 신호를 공급받아 리세트된다.
매 프레임 기간에 가장 먼저 구동되는 제 1 스테이지(ST1)는 개시 신호로서 수직 개시 신호(STV)를 공급받는다. 또한, 도시되지 않았지만, 매 프레임 기간 중 가장 마지막으로 구동되는 마지막 번째 스테이지도 수직 개시 신호(STV)를 공급받는다. 마지막 번째 스테이지는 그 수직 개시 신호를 공급받아 리세트된다.
전술된 바와 같이, 게이트 드라이버(266)는 8상의 클럭 신호들(CK1 내지 CK8)을 입력받을 수 있으나, 이 클럭 신호의 상은 이에 한정되지 않는다. 즉, 게이트 드라이버(266)는 q상의 클럭 신호들을 입력 받을 수 있다. 여기서 q는 1보다 큰 자연수이다.
전술된 도 2와 함께 도 4 및 도 5를 참조로 보상 패턴을 상세히 설명하면 다음과 같다.
도 4는 도 2의 I-I`를 따라 자른 단면도이고, 도 5는 도 2의 II-II`를 따라 자른 단면도이다.
제 1 클럭 라인(CL1)은, 도 2 및 도 4에 도시된 바와 같이, 제 1 연결 라인(201)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 1 연결 라인(201)은 제 1 클럭 라인(CL1)과 게이트 드라이버(266)의 제 1 스테이지(ST1)를 서로 연결한다. 제 1 클럭 라인(CL1)은 제 1 클럭 신호(CK1)를 전송한다.
도시되지 않았지만, 제 1 연결 라인(201)으로부터 보상 패턴이 연장 또는 돌출될 수 있다. 이하, 제 1 연결 라인(201)으로부터 연장된(또는 돌출된) 보상 패턴을 제 1 소스 보상 패턴으로 정의한다. 제 1 소스 보상 패턴은 제 1 연결 라인(201)과 함께 홀을 정의할 수 있다. 다시 말하여, 제 1 홀은 U자 형상의 제 1 소스 보상 패턴과 제 1 연결 라인(201)의 직선 부분에 의해 둘러싸여 있다.
제 1 소스 보상 패턴은 제 1 연결 라인(201)과 일체로 구성될 수 있다.
도 4에 도시된 바와 같이, 제 1 클럭 라인(CL1)과 제 1 연결 라인(201)은 서로 다른 층에 위치한다. 제 1 클럭 라인(CL1)과 제 1 연결 라인(201)은 제 1 도전막(901)에 의해 연결된다. 제 1 도전막(901)의 일부는 제 1 게이트 콘택홀(331)을 통해 제 1 클럭 라인(CL1)에 연결되며, 제 1 도전막(901)의 다른 일부는 제 1 소스 콘택홀(351)을 통해 제 1 연결 라인(201)에 연결된다. 제 1 게이트 콘택홀(331)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 1 게이트 콘택홀(331)에 의해 제 1 클럭 라인(CL1)이 노출된다. 제 1 소스 콘택홀(351)은 보호막(420)을 관통한다. 제 1 소스 콘택홀(351)에 의해 제 1 연결 라인(201)이 노출된다.
도시되지 않았지만, 제 1 연결 라인(201)은 적어도 하나의 제 1 만곡부를 포함할 수 있다.
제 2 클럭 라인(CL2)은, 도 2에 도시된 바와 같이, 제 2 연결 라인(202)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 2 연결 라인(202)은 제 2 클럭 라인(CL2)과 게이트 드라이버(266)의 제 2 스테이지(ST2)를 서로 연결한다. 제 2 클럭 라인(CL2)은 제 2 클럭 신호(CK2)를 전송한다.
제 2 연결 라인(202)으로부터 보상 패턴(502)이 연장 또는 돌출된다. 이하, 제 2 연결 라인(202)으로부터 연장된(또는 돌출된) 보상 패턴(502)을 제 2 소스 보상 패턴(502)으로 정의한다. 제 2 소스 보상 패턴(502)은 제 2 연결 라인(202)과 함께 제 2 홀(552)을 정의할 수 있다. 다시 말하여, 제 2 홀(552)은 U자 형상의 제 2 소스 보상 패턴(502)과 제 2 연결 라인(202)의 직선 부분에 의해 둘러싸여 있다.
제 2 소스 보상 패턴(502)은 제 2 연결 라인(202)과 일체로 구성될 수 있다.
도 4에 도시된 바와 같이, 제 2 클럭 라인(CL2)과 제 2 연결 라인(202)은 서로 다른 층에 위치한다. 제 2 클럭 라인(CL2)과 제 2 연결 라인(202)은 제 2 도전막(902)에 의해 연결된다. 제 2 도전막(902)의 일부는 제 2 게이트 콘택홀(332)을 통해 제 2 클럭 라인(CL2)에 연결되며, 제 2 도전막(902)의 다른 일부는 제 2 소스 콘택홀(352)을 통해 제 2 연결 라인(202)에 연결된다. 제 2 게이트 콘택홀(332)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 2 게이트 콘택홀(332)에 의해 제 2 클럭 라인(CL2)이 노출된다. 제 2 소스 콘택홀(352)은 보호막(420)을 관통한다. 제 2 소스 콘택홀(352)에 의해 제 2 연결 라인(202)이 노출된다.
제 2 소스 보상 패턴(502)의 면적은 제 1 소스 보상 패턴의 면적보다 더 크다. 예를 들어, 제 1 소스 보상 패턴이 0의 면적을 가질 때, 제 2 소스 보상 패턴(502)은 그 제 1 소스 보상 패턴보다 더 큰 면적을 갖는다.
제 2 연결 라인(202)은 적어도 하나의 제 2 만곡부(702)를 포함할 수 있다. 제 2 만곡부(702)의 길이는 제 1 만곡부의 길이보다 더 길다. 예를 들어, 제 1 만곡부의 길이가 0일 때, 제 2 만곡부(702)는 그 제 1 만곡부보다 더 긴 길이를 갖는다.
제 3 클럭 라인(CL3)은, 도 2에 도시된 바와 같이, 제 3 연결 라인(203)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 3 연결 라인(203)은 제 3 클럭 라인(CL3)과 게이트 드라이버(266)의 제 3 스테이지(ST3)를 서로 연결한다. 제 3 클럭 라인(CL3)은 제 3 클럭 신호(CK3)를 전송한다.
제 3 연결 라인(203)으로부터 보상 패턴(503)이 연장 또는 돌출된다. 이하, 제 3 연결 라인(203)으로부터 연장된(또는 돌출된) 보상 패턴(503)을 제 3 소스 보상 패턴(503)으로 정의한다. 제 3 소스 보상 패턴(503)은 제 3 연결 라인(203)과 함께 제 3 홀(553)을 정의할 수 있다. 다시 말하여, 제 3 홀(553)은 U자 형상의 제 3 소스 보상 패턴(503)과 제 3 연결 라인(203)의 직선 부분에 의해 둘러싸여 있다.
제 3 소스 보상 패턴(503)은 제 3 연결 라인(203)과 일체로 구성될 수 있다.
제 3 클럭 라인(CL3)과 제 3 연결 라인(203)은 서로 다른 층에 위치한다. 제 3 클럭 라인(CL3)과 제 3 연결 라인(203)은 제 3 도전막(903)에 의해 연결된다. 제 3 도전막(903)의 일부는 제 3 게이트 콘택홀(333)을 통해 제 3 클럭 라인(CL3)에 연결되며, 제 3 도전막(903)의 다른 일부는 제 3 소스 콘택홀(353)을 통해 제 3 연결 라인(203)에 연결된다. 제 3 게이트 콘택홀(333)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 3 게이트 콘택홀(333)에 의해 제 3 클럭 라인(CL3)이 노출된다. 제 3 소스 콘택홀(353)은 보호막(420)을 관통한다. 제 3 소스 콘택홀(353)에 의해 제 3 연결 라인(203)이 노출된다.
제 3 소스 보상 패턴(503)의 면적은 제 2 소스 보상 패턴(502)의 면적보다 더 크다.
제 3 연결 라인(203)은 적어도 하나의 제 3 만곡부(703)를 포함할 수 있다. 제 3 만곡부(703)의 길이는 제 2 만곡부(702)의 길이보다 더 길다.
제 4 클럭 라인(CL4)은, 도 2에 도시된 바와 같이, 제 4 연결 라인(204)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 4 연결 라인(204)은 제 4 클럭 라인(CL4)과 게이트 드라이버(266)의 제 4 스테이지(ST4)를 서로 연결한다. 제 4 클럭 라인(CL4)은 제 4 클럭 신호(CK4)를 전송한다.
제 4 연결 라인(204)으로부터 보상 패턴(504)이 연장 또는 돌출된다. 이하, 제 4 연결 라인(204)으로부터 연장된(또는 돌출된) 보상 패턴(504)을 제 4 소스 보상 패턴(504)으로 정의한다. 제 4 소스 보상 패턴(504)은 제 4 연결 라인(204)과 함께 제 4 홀(554)을 정의할 수 있다. 다시 말하여, 제 4 홀(554)은 U자 형상의 제 4 소스 보상 패턴(504)과 제 4 연결 라인(204)의 직선 부분에 의해 둘러싸여 있다.
제 4 소스 보상 패턴(504)은 제 4 연결 라인(204)과 일체로 구성될 수 있다.
제 4 클럭 라인(CL4)과 제 4 연결 라인(204)은 서로 다른 층에 위치한다. 제 4 클럭 라인(CL4)과 제 4 연결 라인(204)은 제 4 도전막(904)에 의해 연결된다. 제 4 도전막(904)의 일부는 제 4 게이트 콘택홀(334)을 통해 제 4 클럭 라인(CL4)에 연결되며, 제 4 도전막(904)의 다른 일부는 제 4 소스 콘택홀(354)을 통해 제 4 연결 라인(204)에 연결된다. 제 4 게이트 콘택홀(334)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 4 게이트 콘택홀(334)에 의해 제 4 클럭 라인(CL4)이 노출된다. 제 4 소스 콘택홀(354)은 보호막(420)을 관통한다. 제 4 소스 콘택홀(354)에 의해 제 4 연결 라인(204)이 노출된다.
제 4 소스 보상 패턴(504)의 면적은 제 3 소스 보상 패턴(503)의 면적보다 더 크다.
제 4 연결 라인(204)은 적어도 하나의 제 4 만곡부(704)를 포함할 수 있다. 제 4 만곡부(704)의 길이는 제 3 만곡부(703)의 길이보다 더 길다.
제 5 클럭 라인(CL5)은, 도 2에 도시된 바와 같이, 제 5 연결 라인(205)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 5 연결 라인(205)은 제 5 클럭 라인(CL5)과 게이트 드라이버(266)의 제 5 스테이지(ST5)를 서로 연결한다. 제 5 클럭 라인(CL5)은 제 5 클럭 신호(CK5)를 전송한다.
제 5 연결 라인(205)으로부터 보상 패턴(505)이 연장 또는 돌출된다. 이하, 제 5 연결 라인(205)으로부터 연장된(또는 돌출된) 보상 패턴(505)을 제 5 소스 보상 패턴(505)으로 정의한다. 제 5 소스 보상 패턴(505)은 제 5 연결 라인(205)과 함께 제 5 홀(555)을 정의할 수 있다. 다시 말하여, 제 5 홀(555)은 U자 형상의 제 5 소스 보상 패턴(505)과 제 5 연결 라인(205)의 직선 부분에 의해 둘러싸여 있다.
제 5 소스 보상 패턴(505)은 제 5 연결 라인(205)과 일체로 구성될 수 있다.
제 5 클럭 라인(CL5)과 제 5 연결 라인(205)은 서로 다른 층에 위치한다. 제 5 클럭 라인(CL5)과 제 5 연결 라인(205)은 제 5 도전막(905)에 의해 연결된다. 제 5 도전막(905)의 일부는 제 5 게이트 콘택홀(335)을 통해 제 5 클럭 라인(CL5)에 연결되며, 제 5 도전막(905)의 다른 일부는 제 5 소스 콘택홀(355)을 통해 제 5 연결 라인(205)에 연결된다. 제 5 게이트 콘택홀(335)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 5 게이트 콘택홀(335)에 의해 제 5 클럭 라인(CL5)이 노출된다. 제 5 소스 콘택홀(355)은 보호막(420)을 관통한다. 제 5 소스 콘택홀(355)에 의해 제 5 연결 라인(205)이 노출된다.
제 5 소스 보상 패턴(505)의 면적은 제 4 소스 보상 패턴(504)의 면적보다 더 크다.
제 5 연결 라인(205)은 적어도 하나의 제 5 만곡부(705)를 포함할 수 있다. 제 5 만곡부(705)의 길이는 제 4 만곡부(704)의 길이보다 더 길다.
제 6 클럭 라인(CL6)은, 도 2에 도시된 바와 같이, 제 6 연결 라인(206)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 6 연결 라인(206)은 제 6 클럭 라인(CL6)과 게이트 드라이버(266)의 제 6 스테이지(ST6)를 서로 연결한다. 제 6 클럭 라인(CL6)은 제 6 클럭 신호(CK6)를 전송한다.
제 6 연결 라인(206)으로부터 보상 패턴(506)이 연장 또는 돌출된다. 이하, 제 6 연결 라인(206)으로부터 연장된(또는 돌출된) 보상 패턴(506)을 제 6 소스 보상 패턴(506)으로 정의한다. 제 6 소스 보상 패턴(506)은 제 6 연결 라인(206)과 함께 제 6 홀(556)을 정의할 수 있다. 다시 말하여, 제 6 홀(556)은 U자 형상의 제 6 소스 보상 패턴(506)과 제 6 연결 라인(206)의 직선 부분에 의해 둘러싸여 있다.
제 6 소스 보상 패턴(506)은 제 6 연결 라인(206)과 일체로 구성될 수 있다.
제 6 클럭 라인(CL6)과 제 6 연결 라인(206)은 서로 다른 층에 위치한다. 제 6 클럭 라인(CL6)과 제 6 연결 라인(206)은 제 6 도전막(906)에 의해 연결된다. 제 6 도전막(906)의 일부는 제 6 게이트 콘택홀(336)을 통해 제 6 클럭 라인(CL6)에 연결되며, 제 6 도전막(906)의 다른 일부는 제 6 소스 콘택홀(356)을 통해 제 6 연결 라인(206)에 연결된다. 제 6 게이트 콘택홀(336)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 6 게이트 콘택홀(336)에 의해 제 6 클럭 라인(CL6)이 노출된다. 제 6 소스 콘택홀(356)은 보호막(420)을 관통한다. 제 6 소스 콘택홀(356)에 의해 제 6 연결 라인(206)이 노출된다.
제 6 소스 보상 패턴(506)의 면적은 제 5 소스 보상 패턴(505)의 면적보다 더 크다.
제 6 연결 라인(206)은 적어도 하나의 제 6 만곡부(706)를 포함할 수 있다. 제 6 만곡부(706)의 길이는 제 5 만곡부(705)의 길이보다 더 길다.
제 7 클럭 라인(CL7)은, 도 2에 도시된 바와 같이, 제 7 연결 라인(207)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 7 연결 라인(207)은 제 7 클럭 라인(CL7)과 게이트 드라이버(266)의 제 7 스테이지(ST7)를 서로 연결한다. 제 7 클럭 라인(CL7)은 제 7 클럭 신호(CK7)를 전송한다.
제 7 연결 라인(207)으로부터 보상 패턴(507)이 연장 또는 돌출된다. 이하, 제 7 연결 라인(207)으로부터 연장된(또는 돌출된) 보상 패턴(507)을 제 7 소스 보상 패턴(507)으로 정의한다. 제 7 소스 보상 패턴(507)은 제 7 연결 라인(207)과 함께 제 7 홀(557)을 정의할 수 있다. 다시 말하여, 제 7 홀(557)은 U자 형상의 제 7 소스 보상 패턴(507)과 제 7 연결 라인(207)의 직선 부분에 의해 둘러싸여 있다.
제 7 소스 보상 패턴(507)은 제 7 연결 라인(207)과 일체로 구성될 수 있다.
제 7 클럭 라인(CL7)과 제 7 연결 라인(207)은 서로 다른 층에 위치한다. 제 7 클럭 라인(CL7)과 제 7 연결 라인(207)은 제 7 도전막(907)에 의해 연결된다. 제 7 도전막(907)의 일부는 제 7 게이트 콘택홀(337)을 통해 제 7 클럭 라인(CL7)에 연결되며, 제 7 도전막(907)의 다른 일부는 제 7 소스 콘택홀(357)을 통해 제 7 연결 라인(207)에 연결된다. 제 7 게이트 콘택홀(337)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 7 게이트 콘택홀(337)에 의해 제 7 클럭 라인(CL7)이 노출된다. 제 7 소스 콘택홀(357)은 보호막(420)을 관통한다. 제 7 소스 콘택홀(357)에 의해 제 7 연결 라인(207)이 노출된다.
제 7 소스 보상 패턴(507)의 면적은 제 6 소스 보상 패턴(506)의 면적보다 더 크다.
제 7 연결 라인(207)은 적어도 하나의 제 7 만곡부(707)를 포함할 수 있다. 제 7 만곡부(707)의 길이는 제 6 만곡부(706)의 길이보다 더 길다.
제 8 클럭 라인(CL8)은, 도 2에 도시된 바와 같이, 제 8 연결 라인(208)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 8 연결 라인(208)은 제 8 클럭 라인(CL8)과 게이트 드라이버(266)의 제 8 스테이지(ST8)를 서로 연결한다. 제 8 클럭 라인(CL8)은 제 8 클럭 신호(CK8)를 전송한다.
제 8 연결 라인(208)으로부터 보상 패턴(508)이 연장 또는 돌출된다. 이하, 제 8 연결 라인(208)으로부터 연장된(또는 돌출된) 보상 패턴(508)을 제 8 소스 보상 패턴(508)으로 정의한다. 제 8 소스 보상 패턴(508)은 제 8 연결 라인(208)과 함께 제 8 홀(558)을 정의할 수 있다. 다시 말하여, 제 8 홀(558)은 U자 형상의 제 8 소스 보상 패턴(508)과 제 8 연결 라인(208)의 직선 부분에 의해 둘러싸여 있다.
제 8 소스 보상 패턴(508)은 제 8 연결 라인(208)과 일체로 구성될 수 있다.
제 8 클럭 라인(CL8)과 제 8 연결 라인(208)은 서로 다른 층에 위치한다. 제 8 클럭 라인(CL8)과 제 8 연결 라인(208)은 제 8 도전막(908)에 의해 연결된다. 제 8 도전막(908)의 일부는 제 8 게이트 콘택홀(338)을 통해 제 8 클럭 라인(CL8)에 연결되며, 제 8 도전막(908)의 다른 일부는 제 8 소스 콘택홀(358)을 통해 제 8 연결 라인(208)에 연결된다. 제 8 게이트 콘택홀(338)은 게이트 절연막(411) 및 보호막(420)을 관통한다. 제 8 게이트 콘택홀(338)에 의해 제 8 클럭 라인(CL8)이 노출된다. 제 8 소스 콘택홀(358)은 보호막(420)을 관통한다. 제 8 소스 콘택홀(358)에 의해 제 8 연결 라인(208)이 노출된다.
제 8 소스 보상 패턴(508)의 면적은 제 7 소스 보상 패턴(507)의 면적보다 더 크다. 따라서, 제 1 내지 제 8 소스 보상 패턴(508)들의 면적은 아래의 수학식1과 같은 관계를 갖는다.
[수학식1]
A1<A2<A3<A4<A5<A6<A7<A8
위의 수학식1에서 A1은 제 1 소스 보상 패턴의 면적을, A2는 제 2 소스 보상 패턴(502)의 면적을, A3은 제 3 소스 보상 패턴(503)의 면적을, A4는 제 4 소스 보상 패턴(504)의 면적을, A5는 제 5 소스 보상 패턴(505)의 면적을, A6은 제 6 소스 보상 패턴(506)의 면적을, A7은 제 7 소스 보상 패턴(507)의 면적을, A8은 제 8 소스 보상 패턴(508)의 면적을 의미한다.
전술된 바와 같이, 제 1 클럭 라인(CL1)은 제 1 연결 라인(201)을 통해 제 1 소스 보상 패턴에 연결되며, 제 2 클럭 라인(CL2)은 제 2 연결 라인(202)을 통해 제 2 소스 보상 패턴(502)에 연결되며, 제 3 클럭 라인(CL3)은 제 3 연결 라인(203)을 통해 제 3 소스 보상 패턴(503)에 연결되며, 제 4 클럭 라인(CL4)은 제 4 연결 라인(204)을 통해 제 4 소스 보상 패턴(504)에 연결되며, 제 5 클럭 라인(CL5)은 제 5 연결 라인(205)을 통해 제 5 소스 보상 패턴(505)에 연결되며, 제 6 클럭 라인(CL6)은 제 6 연결 라인(206)을 통해 제 6 소스 보상 패턴(506)에 연결되며, 제 7 클럭 라인(CL7)은 제 7 연결 라인(207)을 통해 제 7 소스 보상 패턴(507)에 연결되며, 제 8 클럭 라인(CL8)은 제 8 연결 라인(208)을 통해 제 8 소스 보상 패턴(508)에 연결된다. 이와 같이, 클럭 라인은 게이트 드라이버(266)에 더 근접할수록 더 큰 면적의 소스 보상 패턴에 전기적으로(또는 간접적으로) 연결된다.
제 8 연결 라인(208)은 적어도 하나의 제 8 만곡부(708)를 포함할 수 있다. 제 8 만곡부(708)의 길이는 제 7 만곡부(707)의 길이보다 더 길다. 따라서, 제 1 내지 제 8 만곡부(702 내지 708)들의 길이는 아래의 수학식2와 같은 관계를 갖는다.
[수학식2]
L1<L2<L3<L4<L5<L6<L7<L8
위의 수학식2에서 L1은 제 1 만곡부의 길이를, L2는 제 2 만곡부(702)의 길이를, L3은 제 3 만곡부(703)의 길이를, L4는 제 4 만곡부(704)의 길이를, L5는 제 5 만곡부(705)의 길이를, L6은 제 6 만곡부(706)의 길이를, L7은 제 7 만곡부(707)의 길이를, L8은 제 8 만곡부(708)의 길이를 의미한다.
전술된 바와 같이, 제 1 클럭 라인(CL1)은 제 1 연결 라인(201)을 통해 제 1 만곡부에 연결되며, 제 2 클럭 라인(CL2)은 제 2 연결 라인(202)을 통해 제 2 만곡부(702)에 연결되며, 제 3 클럭 라인(CL3)은 제 3 연결 라인(203)을 통해 제 3 만곡부(703)에 연결되며, 제 4 클럭 라인(CL4)은 제 4 연결 라인(204)을 통해 제 4 만곡부(704)에 연결되며, 제 5 클럭 라인(CL5)은 제 5 연결 라인(205)을 통해 제 5 만곡부(705)에 연결되며, 제 6 클럭 라인(CL6)은 제 6 연결 라인(206)을 통해 제 6 만곡부(706)에 연결되며, 제 7 클럭 라인(CL7)은 제 7 연결 라인(207)을 통해 제 7 만곡부(707)에 연결되며, 제 8 클럭 라인(CL8)은 제 8 연결 라인(208)을 통해 제 8 만곡부(708)에 연결된다. 이와 같이, 클럭 라인은 게이트 드라이버(266)에 더 근접할수록 더 긴 길이의 만곡부에 전기적으로(또는 간접적으로) 연결된다. 이러한 서로 다른 길이를 갖는 제 1 내지 제 8 만곡부들(702 내지 708)에 의해 제 1 내지 제 8 연결 라인들(201 내지 208)은 모두 동일한 길이를 갖는다.
제 1 내지 제 8 클럭 라인들(CL1 내지 CL8) 중 제 8 클럭 라인(CL8)은 게이트 드라이버(266)에 가장 근접하여 위치한다. 이 제 8 클럭 라인(CL8)과 기저 라인(VSL) 사이의 게이트 절연막(411) 상에 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)이 배치된다. 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 어떠한 클럭 라인과도 중첩하지 않는다. 또한, 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 기저 라인(VSL) 및 개시 라인(STL)과 중첩하지 않는다.
기저 라인(VSL)은 게이트 드라이버(266)의 각 스테이지(ST1 내지 ST8)에 연결된다. 기저 라인(VSL)은 기저 전압을 전송한다. 기저 전압은 직류 전압이다. 각 스테이지는 기저 전압을 이용하여 게이트 신호의 로우 전압을 생성한다. 기저 라인(VSL)은 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8)과 동일 층상에 위치한다. 기저 라인(VSL)은 콘택홀(372), 연결 라인(238) 및 도전막(235)을 통해 각 스테이지(ST1 내지 ST8)에 연결된다.
개시 라인(STL)은 전술된 제 1 스테이지(ST1) 및 마지막 번째 스테이지에 연결된다. 개시 라인(STL)은 제 1 내지 제 8 클럭 라인(CL1 내지 CL8)과 동일 층상에 위치한다. 개시 라인(STL)은 콘택홀(371), 연결 라인(233) 및 도전막(235)을 통해 제 1 스테이지(ST1) 및 마지막 번째 스테이지에 연결된다.
도 4 및 도 5에 도시된 바와 같이, 제 1 패널(105)의 제 1 기판(401) 상에 제 1 내지 제 8 클럭 라인들(CK1 내지 CL8)이 위치한다. 한편, 도시되지 않았지만, 제 1 내지 제 8 연결 라인들(201 내지 208), 제 1 내지 제 8 소스 보상 패턴들(502 내지 508), 제 1 내지 제 8 만곡부들(702 내지 708), 기저 라인(VSL) 및 개시 라인(STL)도 제 1 기판(401) 상에 위치한다. 제 1 패널(105)은 제 1 기판(401) 외에도 게이트 절연막(411) 및 보호막(420)을 포함한다.
게이트 절연막(411)은 제 1 내지 제 8 연결 라인들(201 내지 208), 제 1 내지 제 8 소스 보상 패턴들(502 내지 508), 제 1 내지 제 8 만곡부들(702 내지 708), 기저 라인(VSL) 및 개시 라인(STL) 상에 위치하며, 보호막(420)은 게이트 절연막(411) 상에 위치한다.
도 4에 도시된 바와 같이, 제 2 패널(106)은 제 2 기판(402), 차광층(476) 및 공통 전극(430)을 포함한다. 차광층(476)은 제 2 기판(402) 상에 위치하고, 공통 전극(430)은 차광층(476) 상에 위치한다. 공통 전극(430)은 차광층(476)을 포함한 제 2 기판(402)의 전면(全面)에 위치한다. 따라서, 제 1 기판(401)의 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8), 제 1 내지 제 8 연결 라인들(201 내지 208), 제 1 내지 제 8 소스 보상 패턴들(502 내지 508), 제 1 내지 제 8 만곡부들(702 내지 708), 기저 라인(VSL), 개시 라인(STL) 및 게이트 드라이버(266)는 제 2 기판(402)의 공통 전극(430)과 중첩한다.
도 4 및 도 5에 도시된 바와 같이, 액정층(433)은 제 1 패널(105)과 제 2 패널(106) 사이에 위치한다.
제 1 클럭 라인(CL1)과 이에 전기적으로 연결된 제 1 연결 라인(201), 제 1 소스 보상 패턴 및 제 1 만곡부를 제 1 클럭 전송부로 정의한다. 마찬가지로, 제 2 클럭 라인(CL2)과 이에 전기적으로 연결된 제 2 연결 라인(202), 제 2 소스 보상 패턴(502) 및 제 2 만곡부(702)를 제 2 클럭 전송부로 정의한다. 제 3 클럭 라인(CL3)과 이에 전기적으로 연결된 제 3 연결 라인(203), 제 3 소스 보상 패턴(503) 및 제 3 만곡부(703)를 제 3 클럭 전송부로 정의한다. 제 4 클럭 라인(CL4)과 이에 전기적으로 연결된 제 4 연결 라인(204), 제 4 소스 보상 패턴(504) 및 제 4 만곡부(704)를 제 4 클럭 전송부로 정의한다. 제 5 클럭 라인(CL5)과 이에 전기적으로 연결된 제 5 연결 라인(205), 제 5 소스 보상 패턴(505) 및 제 5 만곡부(705)를 제 5 클럭 전송부로 정의한다. 제 6 클럭 라인(CL6)과 이에 전기적으로 연결된 제 6 연결 라인(206), 제 6 소스 보상 패턴(506) 및 제 6 만곡부(706)를 제 6 클럭 전송부로 정의한다. 제 7 클럭 라인(CL7)과 이에 전기적으로 연결된 제 7 연결 라인(207), 제 7 소스 보상 패턴(507) 및 제 7 만곡부(707)를 제 7 클럭 전송부로 정의한다. 제 8 클럭 라인(CL8)과 이에 전기적으로 연결된 제 8 연결 라인(208), 제 8 소스 보상 패턴(508) 및 제 8 만곡부(708)를 제 8 클럭 전송부로 정의한다.
각 클럭 전송부와 마주보는 공통 전극(430) 사이에 각각 커패시터가 형성된다. 예를 들어, 도 4에 도시된 바와 같이, 제 1 클럭 전송부와 공통 전극(430) 사이에 제 1 커패시터(C1)가 형성되고, 제 2 클럭 전송부와 공통 전극(430) 사이에 제 2 커패시터(C2)가 형성되고, 제 3 클럭 전송부와 공통 전극(430) 사이에 제 3 커패시터(C3)가 형성되고, 제 4 클럭 전송부와 공통 전극(430) 사이에 제 4 커패시터(C4)가 형성되고, 제 5 클럭 전송부와 공통 전극(430) 사이에 제 5 커패시터(C5)가 형성되고, 제 6 클럭 전송부와 공통 전극(430) 사이에 제 6 커패시터(C6)가 형성되고, 제 7 클럭 전송부와 공통 전극(430) 사이에 제 7 커패시터(C7)가 형성되고, 제 8 클럭 전송부와 공통 전극(430) 사이에 제 8 커패시터(C8)가 형성된다.
만약, 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)이 없다면, 제 1 내지 제 8 커패시터들(C1 내지 C8)의 커패시턴스는 달라진다. 이러한 이유를 구체적으로 설명하면 다음과 같다.
제 2 클럭 전송부의 제 2 클럭 라인(CL2)은 다른 클럭 전송부, 즉 제 1 클럭 전송부의 제 1 연결 라인(201)과 중첩된다. 따라서, 제 2 클럭 라인(CL2) 중 제 1 연결 라인(201)에 의해 가려지는 부분을 제외한 나머지 부분이 공통 전극(430)과 중첩한다. 다시 말하여, 제 2 클럭 라인(CL2)과 공통 전극(430) 간의 중첩 면적은 제 1 연결 라인(201)에 의해 감소한다.
또한, 제 3 클럭 전송부의 제 3 클럭 라인(CL3)은 다른 클럭 전송부, 즉 제 1 클럭 전송부의 제 1 연결 라인(201) 및 제 2 클럭 전송부의 제 2 연결 라인(202)과 중첩된다. 따라서, 제 3 클럭 라인(CL3) 중 제 1 및 제 2 연결 라인들(201, 202)에 의해 가려지는 부분들을 제외한 나머지 부분이 공통 전극(430)과 중첩한다. 다시 말하여, 제 3 클럭 라인(CL3)과 공통 전극(430) 간의 중첩 면적은 제 1 및 제 2 연결 라인들(201, 202)에 의해 감소한다.
이와 같은 방식으로 제 4 클럭 라인(CL4)과 공통 전극(430) 간의 중첩 면적은 제 1, 제 2 및 제 3 연결 라인들(201, 202, 203)에 의해 감소하며, 제 5 클럭 라인(CL5)과 공통 전극(430) 간의 중첩 면적은 제 1, 제 2, 제 3 및 제 4 연결 라인들(201, 202, 203, 204)에 의해 감소하며, 제 6 클럭 라인(CL6)과 공통 전극(430) 간의 중첩 면적은 제 1, 제 2, 제 3, 제 4 및 제 5 연결 라인들(201, 202, 203, 204, 205)에 의해 감소하며, 제 7 클럭 라인(CL7)과 공통 전극(430) 간의 중첩 면적은 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 연결 라인들(201, 202, 203, 204, 205, 206)에 의해 감소하며, 제 8 클럭 라인(CL8)과 공통 전극(430) 간의 중첩 면적은 제 1, 제 2, 제 3, 제 4 제 5, 제 6 및 제 7 연결 라인들(201, 202, 203, 204, 205, 206, 207)에 의해 감소한다. 한편, 제 1 클럭 전송부는 다른 클럭 전송부들의 구성 요소들에 의해 가려지지 않으므로, 제 1 클럭 라인(CL1)과 공통 전극(430) 간의 중첩 면적은 감소하지 않는다.
따라서, 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8) 중 게이트 드라이버(266)로부터 가장 먼 제 1 클럭 라인(CL1)이 공통 전극(430)과 가장 큰 면적으로 중첩한다. 반면, 게이트 드라이버(266)에 가장 근접한 제 8 클럭 라인(CL8)이 공통 전극(430)과 가장 작은 면적으로 중첩한다. 이와 같이, 클럭 라인은 게이트 드라이버(266)에 근접할수록 다른 클럭 전송부의 연결 라인에 의해 더 많이 가려진다. 따라서, 클럭 라인은 게이트 드라이버(266)에 근접할수록 더 작은 중첩 면적(클럭 라인과 공통 전극(430) 간의 중첩 면적)을 갖는다.
결국, 제 1 내지 제 8 소스 보상 패턴(508)들이 없다면, 게이트 드라이버(266)로부터 가장 멀리 위치한 제 1 클럭 라인(CL1)을 포함하는 제 1 클럭 전송부와 공통 전극(430) 간의 제 1 커패시터(C1)가 가장 큰 커패시턴스를 가지며, 게이트 드라이버(266)에 가장 근접하여 위치한 제 8 클럭 라인(CL8)을 포함하는 제 8 클럭 전송부와 공통 전극(430) 간의 제 8 커패시터(C8)가 가장 작은 커패시턴스를 갖는다. 그리고, 제 2 커패시터(C2)는 제 1 커패시터(C1)보다 더 작은 커패시턴스를 가지며, 제 3 커패시터(C3)는 제 2 커패시터(C2)보다 더 작은 커패시턴스를 가지며, 제 4 커패시터(C4)는 제 3 커패시터(C3)보다 더 작은 커패시턴스를 가지며, 제 5 커패시터(C5)는 제 4 커패시터(C4)보다 더 작은 커패시턴스를 가지며, 제 6 커패시터(C6)는 제 5 커패시터(C5)보다 더 작은 커패시턴스를 가지며, 제 7 커패시터(C7)는 제 6 커패시터(C6)보다 더 작은 커패시턴스를 갖는다.
제 1 내지 제 8 커패시터들(C1 내지 C8)의 커패시턴스가 달라지면, 공통 전극(430)에 인가된 공통 전압의 리플이 증가하는 바, 이의 원인을 구체적으로 설명하면 다음과 같다.
클럭 신호가 천이(transition)할 때, 이 클럭 신호와의 커플링 현상에 의해 공통 전극(430)의 공통 전압은 그 클럭 신호의 천이 방향을 따라 변화한다. 예를 들어, 클럭 신호가 로우 전압에서 하이 전압으로 천이할 때 공통 전압은 상승하며, 클럭 신호가 하이 전압에서 로우 전압으로 천이할 때 공통 전압은 하강한다. 그런데, 전술된 바와 같이, 제 5 내지 제 8 클럭 신호들(CK5 내지 CK8)은 제 1 내지 제 4 클럭 신호들(CK1 내지 CK4)에 대하여 180도 반전된 위상을 가지므로, 예를 들어 도 3에 도시된 바와 같이 제 1 클럭 신호(CK1)가 하이 전압에서 로우 전압으로 하강하는 시점에 제 5 클럭 신호(CK5)는 로우 전압에서 하이 전압으로 상승한다. 따라서, 이러한 클럭 신호들의 상승과 하강이 상쇄되므로 공통 전압의 변화는 없어야 한다. 그러나, 전술된 바와 같이, 제 1 클럭 신호(CK1)와 관련된 제 1 커패시터(C1)의 커패시턴스가 제 5 클럭 신호(CK5)와 관련된 제 5 커패시터(C5)의 커패시턴스보다 더 크기 때문에 제 1 클럭 신호(CK1)가 제 5 클럭 신호(CK5)보다 공통 전압에 더 큰 영향을 준다. 따라서, 제 1 클럭 신호(CK1) 및 제 5 클럭 신호(CK5)의 천이 시점에 공통 전압은 하강하는 방향으로 더 변화한다. 이러한 변화가 누적되면 공통 전압의 리플이 크게 증가할 수 있다.
그러나, 도 2 및 도 5에 도시된 바와 같이, 클럭 라인은 게이트 드라이버(266)에 더 근접할수록 더 큰 면적의 소스 보상 패턴에 연결되므로, 제 1 내지 제 8 클럭 전송부들 각각과 공통 전극(430) 간의 중첩 면적은 실질적으로 동일하게 된다. 그러면, 제 1 내지 제 8 커패시터들(C1 내지 C8) 간의 커패시턴스가 실질적으로 동일하게 되며, 그로 인해 반전된 위상의 클럭 신호들, 예를 들어 제 1 클럭 신호(CK1)와 제 5 클럭 신호(CK)가 공통 전압에 거의 동일한 영향을 준다. 따라서, 공통 전압의 리플이 최소화될 수 있다.
또한, 제 1 내지 제 8 소스 보상 패턴들(502 내지 508) 각각은 해당 연결 라인에 회로적으로 단락 형태 또는 개방 형태로 연결된다. 그러므로, 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)로는 전류가 인가되지 않는다. 따라서, 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 해당 연결 라인의 저항을 변화시키지 않는다.
도 6a 내지 도 6d는 소스 보상 패턴의 여러 가지 형상을 나타낸 도면이다.
소스 보상 패턴(500)은, 도 6a에 도시된 바와 같이, 직선 형태를 가질 수 있다. 이때, 소스 보상 패턴(500)의 선폭(W1)은 연결 라인(200)의 선폭(W2)과 동일할 수 있다. 전술된 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 각각 도 6a에 도시된 바와 같은 형태를 가질 수 있다. 단, 이와 같은 경우에도 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 전술된 바와 같이 서로 다른 면적을 갖는다.
소스 보상 패턴(500)은, 도 6b에 도시된 바와 같이, L자 형상을 가질 수 있다. 이때, 소스 보상 패턴(500)의 선폭(W1)은 연결 라인(200)의 선폭(W2)과 동일할 수 있다. 전술된 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 각각 도 6b에 도시된 바와 같은 형태를 가질 수 있다. 단, 이와 같은 경우에도 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 전술된 바와 같이 서로 다른 면적을 갖는다.
소스 보상 패턴(500)은, 도 6c에 도시된 바와 같이, 직선 형태를 가질 수 있다. 이때, 소스 보상 패턴(500)의 선폭(W1)은 연결 라인(200)의 선폭(W2)보다 더 클 수 있다. 전술된 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 각각 도 6c에 도시된 바와 같은 형태를 가질 수 있다. 단, 이와 같은 경우에도 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 전술된 바와 같이 서로 다른 면적을 갖는다.
소스 보상 패턴(500)은, 도 6d에 도시된 바와 같이, 홀(550)을 가질 수 있다. 즉, 소스 보상 패턴(500)은 홀(550)을 정의한다. 전술된 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 각각 도 6d에 도시된 바와 같은 형태를 가질 수 있다. 단, 이와 같은 경우에도 제 1 내지 제 8 소스 보상 패턴들(502 내지 508)은 전술된 바와 같이 서로 다른 면적을 갖는다.
도 7a 및 도 7b는 도 6a 내지 도 6d에 도시된 소스 보상 패턴에 대한 등가 회로도이다.
전술된 도 6a 내지 도 6c의 소스 보상 패턴(500)은, 도 7a에 도시된 바와 같이, 연결 라인(200)에 연결된 제 1 단자 및 개방된 제 2 단자를 포함하는 저항으로 표현될 수 있다. 따라서, 저항에는 실질적으로 전류가 흐르지 않는다.
전술된 도 6d의 소스 보상 패턴(500)은, 도 7b에 도시된 바와 같이, 연결 라인(200)에 의해 단락된 저항으로 표현될 수 있다. 따라서, 저항에는 실질적으로 전류가 흐르지 않는다.
도 8은 도 1의 게이트 제어 라인과 게이트 드라이버의 다른 연결 관계를 나타낸 도면으로서, 도 8에는 게이트 제어 라인의 일부 및 게이트 드라이버의 일부가 도시되어 있다.
도 8의 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8), 제 1 내지 제 8 연결 라인들(201 내지 208)들, 제 1 내지 제 8 도전막들(901 내지 908), 제 1 내지 제 8 게이트 콘택홀들(331 내지 338), 제 1 내지 제 8 소스 콘택홀들(351 내지 358), 제 1 내지 제 8 만곡부들(702 내지 708), 기저 라인(VSL), 개시 라인(STL), 콘택홀들(371, 372), 연결 라인들(238, 239) 및 스테이지들(ST1 내지 ST8)은 전술된 도 2의 그것들과 동일하므로 이들에 대한 설명은 도 2 및 관련 기재를 참조한다.
도시되지 않았지만, 제 1 클럭 라인(CL1)으로부터 보상 패턴이 연장 또는 돌출될 수 있다. 이하, 제 1 클럭 라인(CL1)으로부터 연장된(또는 돌출된) 보상 패턴을 제 1 게이트 보상 패턴으로 정의한다. 제 1 게이트 보상 패턴은 L자 형상을 가질 수 있다.
제 1 게이트 보상 패턴은 제 1 클럭 라인(CL1)과 일체로 구성될 수 있다.
제 1 게이트 보상 패턴은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 2 클럭 라인(CL2)으로부터 보상 패턴(802)이 연장 또는 돌출된다. 이하, 제 2 클럭 라인(CL2)으로부터 연장된(또는 돌출된) 보상 패턴(802)을 제 2 게이트 보상 패턴(802)으로 정의한다. 제 2 게이트 보상 패턴(802)은 L자 형상을 가질 수 있다.
제 2 게이트 보상 패턴(802)은 제 2 클럭 라인(CL2)과 일체로 구성될 수 있다.
제 2 게이트 보상 패턴(802)은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 2 게이트 보상 패턴(802)의 면적은 제 1 게이트 보상 패턴(801)의 면적보다 더 크다. 예를 들어, 제 1 게이트 보상 패턴(801)이 0의 면적을 가질 때, 제 2 게이트 보상 패턴(802)은 그 제 1 게이트 보상 패턴(801)보다 더 큰 면적을 갖는다.
제 3 클럭 라인(CL3)으로부터 보상 패턴(803)이 연장 또는 돌출된다. 이하, 제 3 클럭 라인(CL3)으로부터 연장된(또는 돌출된) 보상 패턴(803)을 제 3 게이트 보상 패턴(803)으로 정의한다. 제 3 게이트 보상 패턴(803)은 L자 형상을 가질 수 있다.
제 3 게이트 보상 패턴(803)은 제 3 클럭 라인(CL3)과 일체로 구성될 수 있다.
제 3 게이트 보상 패턴(803)은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 3 게이트 보상 패턴(803)의 면적은 제 2 게이트 보상 패턴(802)의 면적보다 더 크다.
제 4 클럭 라인(CL4)으로부터 보상 패턴(804)이 연장 또는 돌출된다. 이하, 제 4 클럭 라인(CL4)으로부터 연장된(또는 돌출된) 보상 패턴(804)을 제 4 게이트 보상 패턴(804)으로 정의한다. 제 4 게이트 보상 패턴(804)은 L자 형상을 가질 수 있다.
제 4 게이트 보상 패턴(804)은 제 4 클럭 라인(CL4)과 일체로 구성될 수 있다.
제 4 게이트 보상 패턴(804)은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 4 게이트 보상 패턴(804)의 면적은 제 3 게이트 보상 패턴(803)의 면적보다 더 크다.
제 5 클럭 라인(CL5)으로부터 보상 패턴(805)이 연장 또는 돌출된다. 이하, 제 5 클럭 라인(CL5)으로부터 연장된(또는 돌출된) 보상 패턴(805)을 제 5 게이트 보상 패턴(805)으로 정의한다. 제 5 게이트 보상 패턴(805)은 L자 형상을 가질 수 있다.
제 5 게이트 보상 패턴(805)은 제 5 클럭 라인(CL5)과 일체로 구성될 수 있다.
제 5 게이트 보상 패턴(805)은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 5 게이트 보상 패턴(805)의 면적은 제 4 게이트 보상 패턴(804)의 면적보다 더 크다.
제 6 클럭 라인(CL6)으로부터 보상 패턴(806)이 연장 또는 돌출된다. 이하, 제 6 클럭 라인(CL6)으로부터 연장된(또는 돌출된) 보상 패턴(806)을 제 6 게이트 보상 패턴(806)으로 정의한다. 제 6 게이트 보상 패턴(806)은 L자 형상을 가질 수 있다.
제 6 게이트 보상 패턴(806)은 제 6 클럭 라인(CL6)과 일체로 구성될 수 있다.
제 6 게이트 보상 패턴(806)은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 6 게이트 보상 패턴(806)의 면적은 제 5 게이트 보상 패턴(805)의 면적보다 더 크다.
제 7 클럭 라인(CL7)으로부터 보상 패턴(807)이 연장 또는 돌출된다. 이하, 제 7 클럭 라인(CL7)으로부터 연장된(또는 돌출된) 보상 패턴(807)을 제 7 게이트 보상 패턴(807)으로 정의한다. 제 7 게이트 보상 패턴(807)은 L자 형상을 가질 수 있다.
제 7 게이트 보상 패턴(807)은 제 7 클럭 라인(CL7)과 일체로 구성될 수 있다.
제 7 게이트 보상 패턴(807)은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 7 게이트 보상 패턴(807)의 면적은 제 6 게이트 보상 패턴(806)의 면적보다 더 크다.
제 8 클럭 라인(CL8)으로부터 보상 패턴(808)이 연장 또는 돌출된다. 이하, 제 8 클럭 라인(CL8)으로부터 연장된(또는 돌출된) 보상 패턴(808)을 제 8 게이트 보상 패턴(808)으로 정의한다. 제 8 게이트 보상 패턴(808)은 L자 형상을 가질 수 있다.
제 8 게이트 보상 패턴(808)은 제 8 클럭 라인(CL8)과 일체로 구성될 수 있다.
제 8 게이트 보상 패턴(808)은 각 연결 라인(201 내지 208) 및 각 만곡부(702 내지 708)와 중첩하지 않는다.
제 8 게이트 보상 패턴(808)의 면적은 제 7 게이트 보상 패턴(807)의 면적보다 더 크다. 따라서, 제 1 내지 제 8 게이트 보상 패턴들(802 내지 808)의 면적은 아래의 수학식3과 같은 관계를 갖는다.
[수학식3]
A1`<A2`<A3`<A4`<A5`<A6`<A7`<A8`
위의 수학식1에서 A1`은 제 1 게이트 보상 패턴(801)의 면적을, A2`는 제 2 게이트 보상 패턴(802)의 면적을, A3`은 제 3 게이트 보상 패턴(803)의 면적을, A4`는 제 4 게이트 보상 패턴(804)의 면적을, A5`는 제 5 게이트 보상 패턴(805)의 면적을, A6`은 제 6 게이트 보상 패턴(806)의 면적을, A7`은 제 7 게이트 보상 패턴(807)의 면적을, A8`은 제 8 게이트 보상 패턴(808)의 면적을 의미한다.
전술된 바와 같이, 제 1 클럭 라인(CL1)은 제 1 게이트 보상 패턴(801)에 연결되며, 제 2 클럭 라인(CL2)은 제 2 게이트 보상 패턴(802)에 연결되며, 제 3 클럭 라인(CL3)은 제 3 게이트 보상 패턴(803)에 연결되며, 제 4 클럭 라인(CL4)은 제 4 게이트 보상 패턴(804)에 연결되며, 제 5 클럭 라인(CL5)은 제 5 게이트 보상 패턴(805)에 연결되며, 제 6 클럭 라인(CL6)은 제 6 게이트 보상 패턴(806)에 연결되며, 제 7 클럭 라인(CL7)은 제 7 게이트 보상 패턴(807)에 연결되며, 제 8 클럭 라인(CL8)은 제 8 게이트 보상 패턴(808)에 연결된다. 이와 같이, 클럭 라인은 게이트 드라이버(266)에 더 근접할수록 더 큰 면적의 게이트 보상 패턴에 연결된다. 따라서, 제 1 내지 제 8 클럭 전송부들 각각과 공통 전극(430) 간의 중첩 면적은 실질적으로 동일해진다. 이에 따라 전술된 공통 전압의 리플이 최소화될 수 있다.
제 1 내지 제 8 게이트 보상 패턴들(802 내지 808) 각각은 전술된 도 2에 도시된 소스 보상 패턴(500)과 동일한 형태를 가질 수 있다. 다시 말하여, 게이트 보상 패턴은 이에 연결된 클럭 라인과 함께 홀을 정의할 수 있다.
또한, 제 1 내지 제 8 게이트 보상 패턴들(802 내지 808) 각각은 전술된 도 6a, 도 6c 및 도 6d 중 어느 하나에 도시된 소스 보상 패턴(500)과 동일한 형상을 가질 수 있다. 다시 말하여, 게이트 보상 패턴은, 도 6a 또는 6c의 소스 보상 패턴(500)과 같이, 직선 형상을 가질 수 있다. 이때, 게이트 보상 패턴의 선폭은 그 클럭 라인의 선폭과 동일할 수도 있고, 그 클럭 라인의 선폭보다 더 클 수도 있다. 이와 달리, 게이트 보상 패턴은, 도 6d의 소스 보상 패턴(500)과 같이, 홀을 가질 수 있다.
도 9는 도 1의 게이트 제어 라인과 게이트 드라이버의 또 다른 연결 관계를 나타낸 도면으로서, 도 9에는 게이트 제어 라인의 일부 및 게이트 드라이버의 일부가 도시되어 있다.
도 9의 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8), 제 1 내지 제 8 연결 라인들(201 내지 208)들, 제 1 내지 제 8 도전막들(901 내지 908), 제 1 내지 제 8 게이트 콘택홀들(331 내지 338), 제 1 내지 제 8 소스 콘택홀들(351 내지 358), 제 1 내지 제 8 만곡부들(702 내지 708), 기저 라인(VSL), 개시 라인(STL), 콘택홀들(371, 372), 연결 라인들(238, 239) 및 스테이지들(ST1 내지 ST8)은 전술된 도 2의 그것들과 동일하므로 이들에 대한 설명은 도 2 및 관련 기재를 참조한다.
또한, 도 9의 제 2, 제 4, 제 6 및 제 8 소스 보상 패턴들(502, 504, 506, 508)은 도 2의 그것들과 동일하며, 도 9의 제 3, 제 5 및 제 7 게이트 보상 패턴들(803, 805, 807)은 도 8의 그것들과 동일하므로, 이들에 대한 설명은 전술된 도 2, 도 8 및 관련 기재를 참조한다.
도 9에 도시된 표시 장치는, 전술된 소스 보상 패턴 및 게이트 보상 패턴을 함께 포함한다.
소스 보상 패턴 및 게이트 보상 패턴은 다른 클럭 라인에 연결될 수 있다. 이때, 소스 보상 패턴은 연결 라인을 통해 짝수 번째 클럭 라인에 연결되고, 게이트 보상 패턴은 홀수 번째 클럭 라인에 연결될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제 2 클럭 라인(CL2)은 제 2 연결 라인(202)을 통해 제 2 소스 보상 패턴(502)에 연결되고, 제 3 클럭 라인(CL3)은 제 3 게이트 보상 패턴(803)에 연결되고, 제 4 클럭 라인(CL4)은 제 4 연결 라인(204)을 통해 제 4 소스 보상 패턴(504)에 연결되고, 제 5 클럭 라인(CL5)은 제 5 소스 보상 패턴(505)에 연결되고, 제 6 클럭 라인(CL6)은 제 6 연결 라인(206)을 통해 제 6 소스 보상 패턴(506)에 연결되고, 제 7 클럭 라인(CL7)은 제 7 게이트 보상 패턴(807)에 연결되고, 제 8 클럭 라인(CL8)은 제 8 연결 라인(208)을 통해 제 8 소스 보상 패턴(508)에 연결될 수 있다.
제 3 게이트 보상 패턴(803)의 면적은 제 2 소스 보상 패턴(502)의 면적보다 더 크며, 제 4 소스 보상 패턴(504)의 면적은 제 3 게이트 보상 패턴(803)의 면적보다 더 크며, 제 5 게이트 보상 패턴(805)의 면적은 제 4 소스 보상 패턴(504)의 면적보다 더 크며, 제 6 소스 보상 패턴(506)의 면적은 제 5 게이트 보상 패턴(805)의 면적보다 더 크며, 제 7 게이트 보상 패턴(807)의 면적은 제 6 소스 보상 패턴(506)의 면적보다 더 크며, 제 8 소스 보상 패턴(508)의 면적은 제 7 게이트 보상 패턴(807)의 면적보다 더 크다.
이와 같이 서로 다른 면적을 갖는 소스 보상 패턴들 및 게이트 보상 패턴들에 의해 제 1 내지 제 8 클럭 전송부들 각각과 공통 전극(430) 간의 중첩 면적은 실질적으로 동일해진다. 이에 따라 전술된 공통 전압의 리플이 최소화될수 있다.
도시되지 않았지만, 제 1 클럭 라인(CL1)은 제 1 게이트 보상 패턴(801)에 연결될 수 있다. 제 1 게이트 보상 패턴(801)은 0의 면적을 가지거나 제 2 소스 보상 패턴(502)보다 더 작은 면적을 가질 수 있다.
다른 실시예로서, 소스 보상 패턴은 연결 라인을 통해 홀수 번째 클럭 라인에 연결되고, 게이트 보상 패턴은 짝수 번째 클럭 라인에 연결될 수 있다.
도 9의 소스 보상 패턴들(502, 504, 506, 508)은 전술된 도 6a 내지 도 6d 중 어느 하나에 도시된 소스 보상 패턴(500)과 동일한 형상을 가질 수 있다. 또한, 도 9의 게이트 보상 패턴들(803, 805, 807)은 도 6a, 도 6c 및 도 6d 중 어느 하나에 도시된 소스 보상 패턴(500)과 동일한 형상을 가질 수 있다.
도 10은 클럭 전송부들 간의 RC편차를 나타낸 도면이다.
도 10의 X축은 제 1 내지 제 8 클럭 신호(CK1 내지 CK8)를 나타내며, Y축은 제 1 내지 제 8 클럭 신호들을 공급받는 제 1 내지 제 8 클럭 전송부들 각각의 RC(Resistance Capacitance)편차를 나타낸다. 여기서, RC편차는 전체 클럭 전송부들의 평균 RC값으로 각 클럭 전송부의 RC값을 나눈 값이다.
점선으로 표시된 곡선A는 종래의 제 1 내지 제 8 클럭 전송부들 각각에 대한 RC편차를 나타내며, 실선으로 표시된 곡선B는 본 발명에 따른 표시 장치에서의 제 1 내지 제 8 클럭 전송부들 각각에 대한 RC편차를 나타낸다.
도 10에 도시된 바와 같이, 곡선B에서의 제 1 내지 제 8 클럭 전송부들의 RC편차는 곡선A에서의 제 1 내지 제 8 클럭 전송부들의 RC편차보다 더 작음을 알 수 있다. 곡선B에서의 클럭 전송부들의 RC편차 변동량은 약 2% 내이다. 이와 같이, 본 발명에 따르면 클럭 전송부들의 RC편차가 작으므로 공통 전압의 리플이 최소화될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
911: 게이트 제어 라인
CL1-CL8: 제 1 내지 제 8 클럭 신호
VSL: 기저 라인
STL: 수직 개시 라인
901-908: 제 1 내지 제 8 도전막
201-208: 제 1 내지 제 8 연결 라인
502-508: 제 2 내지 제 8 소스 보상 패턴
552-558: 제 2 내지 제 8 홀
702-708: 제 2 내지 제 8 만곡부
331-338: 제 1 내지 제 8 게이트 콘택홀
351-358: 제 1 내지 제 8 소스 콘택홀
371, 372: 콘택홀
238, 239: 연결 라인
235: 도전막
266: 게이트 드라이버
ST1-ST8: 제 1 내지 제 8 스테이지
GS1-GS8: 제 1 내지 제 8 게이트 신호

Claims (23)

  1. 서로 마주보는 제 1 기판 및 제 2 기판;
    상기 제 1 기판 상의 게이트 라인;
    상기 게이트 라인에 연결된 게이트 드라이버;
    클럭 신호를 전송하는 클럭 라인;
    상기 클럭 라인과 상기 게이트 드라이버를 연결하는 연결 라인;
    상기 제 2 기판 상에 위치하며, 상기 클럭 라인 및 상기 연결 라인을 중첩하는 공통 전극; 및
    상기 공통 전극과 중첩하며, 상기 연결 라인으로부터 연장된 보상 패턴을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 클럭 라인, 상기 연결 라인 및 상기 보상 패턴은 복수로 배치되고, 일대일 대응으로 연결되며;
    각 연결 라인의 보상 패턴은 서로 다른 면적을 갖는 표시 장치.
  3. 제 2 항에 있어서,
    상기 클럭 라인은 상기 게이트 드라이버에 더 근접할수록 더 큰 면적의 보상 패턴에 전기적으로 연결된 표시 장치.
  4. 제 2 항에 있어서,
    상기 게이트 드라이버와 상기 게이트 드라이버에 가장 근접한 클럭 라인 사이에 위치하여 상기 게이트 드라이버에 연결된 기저 라인을 더 포함하며;
    상기 보상 패턴은, 상기 게이트 드라이버에 가장 근접한 클럭 라인과 상기 기저 라인 사이의 절연막 상에 위치한 표시 장치.
  5. 제 4 항에 있어서,
    상기 보상 패턴은 상기 클럭 라인 및 상기 기저 라인과 중첩하지 않는 표시 장치.
  6. 제 1 항에 있어서,
    상기 연결 라인과 상기 보상 패턴에 의해 정의된 적어도 하나의 홀을 더 포함하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 보상 패턴에 의해 정의된 적어도 하나의 홀을 더 포함하는 표시 장치.
  8. 제 1 항에 있어서,
    상기 보상 패턴은 직선 또는 L자 형상을 갖는 표시 장치.
  9. 제 1 항에 있어서,
    상기 보상 패턴은 상기 연결 라인과 동일하거나 이보다 더 큰 선폭을 갖는 표시 장치.
  10. 제 1 항에 있어서,
    상기 보상 패턴은 상기 연결 라인과 동일 층상에 위치한 표시 장치.
  11. 제 2 항에 있어서,
    각 연결 라인은 만곡부를 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 클럭 라인은 게이트 드라이버에 더 근접할수록 더 긴 길이의 만곡부에 연결되는 표시 장치.
  13. 제 11 항에 있어서,
    상기 연결 라인들은 실질적으로 동일한 저항을 갖는 표시 장치.
  14. 제 2 항에 있어서,
    상기 클럭 라인은 상기 게이트 드라이버에 근접할수록 더 많은 수의 연결 라인들과 중첩하는 표시 장치.
  15. 서로 마주보는 제 1 기판 및 제 2 기판;
    상기 제 1 기판 상의 게이트 라인;
    상기 게이트 라인에 연결된 게이트 드라이버;
    클럭 신호를 전송하는 클럭 라인;
    상기 클럭 라인과 상기 게이트 드라이버를 연결하는 연결 라인;
    상기 제 2 기판 상에 위치하며, 상기 클럭 라인 및 상기 연결 라인을 중첩하는 공통 전극; 및
    상기 공통 전극과 중첩하며, 상기 클럭 라인으로부터 연장된 보상 패턴을 포함하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 클럭 라인, 상기 연결 라인 및 상기 보상 패턴은 복수로 배치되고, 일대일 대응으로 연결되며;
    각 클럭 라인의 보상 패턴은 서로 다른 면적을 갖는 표시 장치.
  17. 제 16 항에 있어서,
    상기 클럭 라인은 상기 게이트 드라이버에 더 근접할수록 더 큰 면적의 보상 패턴에 전기적으로 연결된 표시 장치.
  18. 제 17 항에 있어서,
    각 보상 패턴은 인접한 클럭 라인들 사이에 위치한 표시 장치.
  19. 제 15 항에 있어서,
    상기 보상 패턴은 상기 클럭 라인과 동일하거나 이보다 더 큰 선폭을 갖는 표시 장치.
  20. 제 15 항에 있어서,
    상기 보상 패턴은 상기 클럭 라인과 동일 층상에 위치한 표시 장치.
  21. 서로 마주보는 제 1 기판 및 제 2 기판;
    상기 제 1 기판 상의 게이트 라인;
    상기 게이트 라인에 연결된 게이트 드라이버;
    클럭 신호를 전송하는 클럭 라인;
    상기 클럭 라인과 상기 게이트 드라이버를 연결하는 연결 라인;
    상기 제 2 기판 상에 위치하며, 상기 클럭 라인 및 상기 연결 라인을 중첩하는 공통 전극;
    상기 공통 전극과 중첩하며, 상기 연결 라인으로부터 연장된 제 1 보상 패턴; 및
    상기 공통 전극과 중첩하며, 상기 제 1 보상 패턴이 연결된 클럭 라인과 다른 클럭 라인으로부터 연장된 제 2 보상 패턴을 포함하는 표시 장치.
  22. 제 21 항에 있어서,
    상기 제 1 보상 패턴 및 제 2 보상 패턴 중 상기 게이트 드라이버에 더 근접한 클럭 라인에 연결된 보상 패턴이 다른 보상 패턴보다 더 큰 면적을 갖는 표시 장치.
  23. 제 21 항에 있어서,
    홀수 번째 클럭 라인은 상기 제 1 보상 패턴 및 제 2 보상 패턴 중 어느 하나의 패턴에 연결되고, 짝수 번째 클럭 라인은 상기 제 1 보상 패턴 및 제 2 보상 패턴 중 다른 보상 패턴에 연결된 표시 장치.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535317B2 (en) * 2016-12-30 2020-01-14 Lg Display Co., Ltd. Shift register and display device including the same
KR102495057B1 (ko) * 2017-12-27 2023-02-03 삼성디스플레이 주식회사 표시 장치
CN107978293B (zh) 2018-01-03 2019-12-10 惠科股份有限公司 一种曲面显示面板及曲面显示面板的制作方法
CN109119039A (zh) * 2018-09-13 2019-01-01 惠科股份有限公司 一种显示面板和显示装置
CN109243392B (zh) * 2018-10-22 2020-09-01 深圳市华星光电技术有限公司 行驱动电路结构及显示装置
CN109523963B (zh) * 2018-11-21 2020-10-16 惠科股份有限公司 一种显示装置的驱动电路和显示装置
EP3889949A4 (en) * 2018-11-26 2022-10-12 BOE Technology Group Co., Ltd. DISPLAY PANEL AND ASSOCIATED ORDERING METHOD
US11119369B1 (en) 2018-11-29 2021-09-14 HKC Corporation Limited Array substrate and display panel
KR20210002213A (ko) 2019-06-27 2021-01-07 삼성디스플레이 주식회사 표시 장치
TWI715159B (zh) * 2019-08-22 2021-01-01 友達光電股份有限公司 顯示裝置與工作線路
KR20210025759A (ko) 2019-08-27 2021-03-10 삼성디스플레이 주식회사 표시 장치
CN110689836A (zh) * 2019-10-22 2020-01-14 深圳市华星光电技术有限公司 一种goa电路和显示面板
KR20210102551A (ko) 2020-02-11 2021-08-20 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
CN111090202B (zh) * 2020-03-22 2020-09-01 深圳市华星光电半导体显示技术有限公司 显示面板及显示装置
CN111091775B (zh) 2020-03-22 2020-09-01 深圳市华星光电半导体显示技术有限公司 一种显示面板以及电子设备
KR20210131503A (ko) 2020-04-23 2021-11-03 삼성디스플레이 주식회사 표시장치
CN111445831B (zh) * 2020-04-24 2021-08-03 深圳市华星光电半导体显示技术有限公司 一种显示面板
CN111679520A (zh) * 2020-06-01 2020-09-18 深圳市华星光电半导体显示技术有限公司 显示面板及显示装置
KR20220032359A (ko) * 2020-09-07 2022-03-15 엘지디스플레이 주식회사 전계 발광 표시 장치
CN113990270B (zh) * 2021-11-08 2023-03-17 深圳市华星光电半导体显示技术有限公司 显示装置
CN114167652B (zh) * 2021-11-09 2024-03-29 Tcl华星光电技术有限公司 显示面板以及移动终端
CN114360432A (zh) * 2022-02-18 2022-04-15 Tcl华星光电技术有限公司 阵列基板及显示面板
CN115202114B (zh) * 2022-07-14 2023-11-28 惠州华星光电显示有限公司 阵列基板及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020126081A1 (en) 2001-03-06 2002-09-12 Matsushita Electric Industrial Co., Ltd. Liquid crystal display device and method for driving the same
US20060139274A1 (en) 2002-08-14 2006-06-29 Song Jang-Kun Ocb mode liquid crystal display and a driving method of the same
US20120139882A1 (en) 2010-12-06 2012-06-07 Samsung Electronics Co., Ltd. Method for restoring a timing controller and driving device for performing the method
US20170062532A1 (en) 2015-08-31 2017-03-02 Lg Display Co., Ltd. Backplane substrate and flexible display using the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3916986B2 (ja) * 2001-05-18 2007-05-23 シャープ株式会社 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置
KR20030028974A (ko) 2001-10-05 2003-04-11 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시장치
TW543145B (en) * 2001-10-11 2003-07-21 Samsung Electronics Co Ltd A thin film transistor array panel and a method of the same
KR100878244B1 (ko) * 2002-09-12 2009-01-13 삼성전자주식회사 구동 전압 생성 회로 및 이를 이용한 액정 표시 장치
KR100555528B1 (ko) 2003-11-13 2006-03-03 삼성전자주식회사 Ａｓｇ 박막 액정 표시 장치 패널의 게이트 라인을구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법
KR101151797B1 (ko) 2005-06-10 2012-06-01 엘지디스플레이 주식회사 액정표시장치용 기판 및 그 제조방법
KR101143004B1 (ko) * 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
JP4775850B2 (ja) * 2006-09-07 2011-09-21 ルネサスエレクトロニクス株式会社 液晶表示装置及び駆動回路
CN101030588A (zh) * 2007-04-24 2007-09-05 友达光电股份有限公司 阵列基板及其制造方法
KR100906103B1 (ko) 2007-12-31 2009-07-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판
KR20110006770A (ko) 2009-07-15 2011-01-21 삼성전자주식회사 표시 장치
BR112012013359A2 (pt) * 2009-12-04 2016-03-01 Sharp Kk dispositivo de visor de cristal líquido
KR101746685B1 (ko) * 2010-11-10 2017-06-14 삼성디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
KR101994971B1 (ko) * 2012-05-16 2019-07-02 삼성디스플레이 주식회사 표시 장치
CN103928005B (zh) * 2014-01-27 2015-12-02 深圳市华星光电技术有限公司 用于共同驱动栅极和公共电极的goa单元、驱动电路及阵列
CN104730781A (zh) * 2015-03-27 2015-06-24 京东方科技集团股份有限公司 Ads阵列基板及其制作方法、显示装置
CN104898343B (zh) * 2015-06-30 2017-12-22 重庆京东方光电科技有限公司 阵列基板、显示面板及显示装置
CN111091792B (zh) * 2020-03-22 2020-09-29 深圳市华星光电半导体显示技术有限公司 栅极驱动电路及显示面板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020126081A1 (en) 2001-03-06 2002-09-12 Matsushita Electric Industrial Co., Ltd. Liquid crystal display device and method for driving the same
US20060139274A1 (en) 2002-08-14 2006-06-29 Song Jang-Kun Ocb mode liquid crystal display and a driving method of the same
US20120139882A1 (en) 2010-12-06 2012-06-07 Samsung Electronics Co., Ltd. Method for restoring a timing controller and driving device for performing the method
US20170062532A1 (en) 2015-08-31 2017-03-02 Lg Display Co., Ltd. Backplane substrate and flexible display using the same

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CN106991949B (zh) 2021-09-21
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US20170200420A1 (en) 2017-07-13
CN106991949A (zh) 2017-07-28

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