CN115202114B - 阵列基板及显示面板 - Google Patents

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Abstract

本申请实施例公开了一种阵列基板及显示面板，该阵列基板包括：级联的多个GOA单元以及多条时钟信号线，多条所述时钟信号线设于所述GOA单元的一侧并沿远离所述GOA单元的方向间隔排布，多个所述GOA单元分别与多条所述时钟信号线电性连接，其中，每条所述时钟信号线上电性连接的所述GOA单元的个数相等。该阵列基板通过调整GOA单元的级数，减小多条时钟信号线之间的电阻电容差异，改善水平密集线问题。

Description

阵列基板及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板及显示面板。
背景技术
栅极驱动电路在TFT阵列基板上(Gate Driver OnArray,简称GOA)，也就是利用现有的阵列(Array)制程将栅极驱动电路制作在TFT阵列基板上，以实现对栅极逐行扫描的驱动方式，该技术取代了传统的Gate-IC(栅极集成电路)进行驱动，节省了生产成本。GOA电路包括GOA驱动单元(Circuit)和母线单元(busline)，其中母线单元(busline)包括时钟(Clock,CK)信号线等。由于GOA技术本身具有低成本，低功耗，窄边框等优点，越来越多的面板生产商采用GOA技术进行生产。
随着液晶面板GOA技术的普及，产品解析度由4K转向8K，GOA电路的CK信号线数量逐步增加(从8条增加到12条)，在现有的CK信号线为12条的GOA电路中，最后几级虚拟GOA单元起到了下拉有效GOA单元的作用，根据下拉方式的不同分为8级虚拟GOA单元下拉和6级虚拟GOA单元下拉，该种设计导致了12条时钟信号线上的电容电阻产生差异，即多条时钟信号线之间负载不同，造成了12条时钟信号线之间电阻电容之间的差异，进而使得产品出现水平密集线等问题。
发明内容
本申请提供一种阵列基板及显示面板，通过调整虚拟GOA单元的级数，减小多条时钟信号线之间的电阻电容差异，改善水平密集线问题。
一方面，本申请实施例提供一种阵列基板，包括：级联的多个GOA单元以及多条时钟信号线，多条所述时钟信号线设于所述GOA单元的一侧并沿远离所述GOA单元的方向间隔排布，多个所述GOA单元分别与多条所述时钟信号线电性连接，其中，每条所述时钟信号线上电性连接的所述GOA单元的个数相等。
可选地，在本申请的一些实施例中，所述时钟信号线包括时钟信号主线以及时钟信号分支线，所述时钟信号分支线的一端电性连接于所述时钟信号主线，所述时钟信号分支线的另一端电性连接于所述GOA单元。
可选地，在本申请的一些实施例中，所述GOA单元与至少一条所述时钟信号线电性连接，所述GOA单元的个数是所述时钟信号线的N倍，N为大于或者等于1的整数。
可选地，在本申请的一些实施例中，多个所述GOA单元包括虚拟GOA单元，所述虚拟GOA单元的个数与所述时钟信号线的个数相等，所述虚拟GOA单元与所述时钟信号线一一对应连接。
可选地，在本申请的一些实施例中，至少部分所述时钟信号线还包括补偿支线，所述补偿支线的一端与所述时钟信号分支线电性连接，所述补偿支线的另一端与所述GOA单元电性连接。
可选地，在本申请的一些实施例中，所述GOA单元与所述时钟信号线之间具有绕线区，所述补偿支线设置在所述绕线区。
可选地，在本申请的一些实施例中，所述补偿支线包括第一连接段、弯折连接段和第二连接段，所述第一连接段电性连接于所述时钟信号分支线，第二连接段电性连接于所述虚拟GOA单元，弯折连接段设于所述第一连接段与所述第二连接段之间。
可选地，在本申请的一些实施例中，多条所述时钟信号分支线的长度与所述补偿支线的长度之和均相等。
可选地，在本申请的一些实施例中，所述阵列基板还包括电容补偿模块，所述电容补偿模块与所述时钟信号线电性连接，所述电容补偿模块用于补偿多条所述时钟信号分支线与所述GOA单元中的走线正对区域产生的电容，和/或，所述时钟信号分支线与所述时钟信号主线正对区域产生的电容。
另一方面，本申请还提供一种显示面板，包括如上所述的阵列基板以及彩膜基板，所述彩膜基板与所述阵列基板相对设置。
本申请提供的阵列基板包括：级联的多个GOA单元以及多条时钟信号线，多条所述时钟信号线设于所述GOA单元的一侧并沿远离所述GOA单元的方向间隔排布，多个所述GOA单元分别与多条所述时钟信号线电性连接，其中，每条所述时钟信号线上电性连接的所述GOA单元的个数相等。本申请提供的阵列基板通过调整GOA单元的级数，使每条所述时钟信号线上电性连接的所述GOA单元的个数相等，进而减小多条时钟信号线之间的电阻电容差异，改善水平密集线问题，提高显示效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的阵列基板的第一种结构示意图；
图2是本申请实施例提供的阵列基板的第二种结构示意图；
图3是本申请实施例提供的阵列基板的第三种结构示意图；
图4是本申请实施例提供的阵列基板的第四种结构示意图；
图5是本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种阵列基板及显示面板，通过调整虚拟GOA单元的级数，减小多条时钟信号线之间的电阻电容差异，改善水平密集线问题。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。术语“第一”、“第二”、“第三”等仅仅作为标示使用，其用于区别不同对象，而不是用于描述特定顺序。
请参阅图1，图1是本申请实施例提供的阵列基板的第一种结构示意图。如图1所示，本申请实施例提供一种阵列基板100，包括：级联的多个GOA单元10以及多条时钟信号线CK，多条时钟信号线CK设于GOA单元10的一侧并沿远离GOA单元10的方向间隔排布，多个GOA单元10分别与多条时钟信号线CK电性连接，其中，每条时钟信号线CK上电性连接的GOA单元10的个数相等。
在本申请实施例中，时钟信号线CK包括时钟信号主线21以及时钟信号分支线22，时钟信号分支线22的一端电性连接于时钟信号主线21，时钟信号分支线22的另一端电性连接于GOA单元10。
具体地，阵列基板100包括远离GOA单元10一侧间隔排布的多条时钟信号线CK，其中，时钟信号线CK包括时钟信号主线21以及时钟信号分支线22，多条时钟信号主线21沿第一方向x间隔排布，优选地，多条时钟信号主线21相互平行；与多条时钟信号主线21相对应的多条时钟信号分支线22沿第二方向间隔排布，优选地，多条时钟信号分支线22相互平行。
在本申请实施例中，GOA单元10与至少一条时钟信号线CK电性连接，GOA单元10的个数是时钟信号线CK的N倍，N为大于或者等于1的整数。图1中示例性的示出GOA单元10与一条时钟信号线CK一一对应连接，其中，GOA单元10也可以与多条时钟信号线CK电性连接，本领域技术人员可根据需要进行调整，本申请在此不作限定。GOA单元10的个数与显示频率有关，可根据需要调整，仅需保证每条时钟信号线CK上电性连接的GOA单元10的个数一致即可。这样的设计，有利于避免时钟信号线CK之间由于负载不同导致的电容和电阻产生差异，提高时钟信号线CK之间的电容和电阻的匹配度。
在本申请实施例中，多个GOA单元10包括多个有效GOA单元11，每个有效GOA单元11与至少一条时钟信号线CK连接。每个有效GOA单元11用于基于时钟信号线CK输入的时钟信号以及其他信号输出扫描信号，扫描信号载入对应的扫描线以使与扫描线连接的一行子像素打开，数据信号写入打开的子像素行中，对应的子像素行发光。多个有效GOA单元11级联设置。在本实施例中，每个有效GOA单元11与一条时钟信号线CK电性连接。具体地，每个有效GOA单元11也可以与多条时钟信号线CK电性连接，本领域技术人员可根据需要进行调整，本申请在此不作限定。
在本申请实施例中，GOA单元10包括虚拟GOA单元12，虚拟GOA单元12的个数与时钟信号线CK的个数相等，虚拟GOA单元12与时钟信号线CK一一对应连接。这样的设计，相较于现有技术中虚拟GOA单元12的配置与时钟信号线CK的个数不等，有利于避免时钟信号线CK之间由于负载不同导致的电容和电阻产生差异，提高时钟信号线CK之间的电容和电阻的匹配度。
图1仅示出部分有效GOA单元11以及虚拟GOA单元12作为本实施例的示例。实际应用中，技术人员可以根据不同产品需要调整有效GOA单元11及虚拟GOA单元12的数量。
在本申请实施例中，图1以12条时钟信号线CK的阵列基板为例进行说明，本申请实施例提供的阵列基板对时钟信号线CK的数量不做限制，例如，还可以应用于8条时钟信号的阵列基板，或者应用于6条时钟信号的阵列基板。12CK的阵列基板的时钟信号线CK包括CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10、CK11以及CK12。其中，CK1至CK12之间的电阻和电容相同，是通过设置与时钟信号线CK数量相同的虚拟GOA单元12实现的，也即12个虚拟GOA单元12，其中，12个虚拟GOA单元12分别与CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10、CK11以及CK12一一对应连接，使得12条时钟信号线CK之间的电阻与电容匹配。此外，由于CK12连接GOA单元10需要跨过CK1至CK11的走线，而CK1不需要跨过其他时钟信号线CK。因此，若不进行补偿，CK1的时钟信号分支线22最短，而CK12的时钟信号分支线22最长。这会导致CK1至CK12各时钟信号线CK的电容和电阻均产生差异。
作为本申请的一个具体实施方式，请参阅图2，图2是本申请实施例提供的阵列基板的第二种结构示意图。如图2所示，本申请实施例提供一种阵列基板200，阵列基板200与阵列基板100的区别在于：至少部分时钟信号线CK还包括补偿支线23，补偿支线23的一端与时钟信号分支线22电性连接，补偿支线23的另一端与GOA单元10电性连接。
在本申请实施例中，阵列基板200还包括：级联的多个GOA单元10以及多条时钟信号线CK，多条时钟信号线CK设于GOA单元10的一侧并沿远离GOA单元10的方向间隔排布，多个GOA单元10分别与多条时钟信号线CK电性连接，其中，每条时钟信号线CK上电性连接的GOA单元10的个数相等。
在本申请实施例中，时钟信号线CK包括时钟信号主线21以及时钟信号分支线22，时钟信号分支线22的一端电性连接于时钟信号主线21，时钟信号分支线22的另一端电性连接于GOA单元10。
具体地，阵列基板200包括远离GOA单元10一侧间隔排布的多条时钟信号线CK，其中，时钟信号线CK包括时钟信号主线21以及时钟信号分支线22，多条时钟信号主线21沿第一方向x间隔排布，优选地，多条时钟信号主线21相互平行；与多条时钟信号主线21相对应的多条时钟信号分支线22沿第二方向间隔排布，优选地，多条时钟信号分支线22相互平行。
在本申请实施例中，时钟信号分支线22与有效GOA单元11、虚拟GOA单元12一一对应连接，时钟信号主线21距离GOA单元10的距离不同，也即时钟信号分支线22的长度不同，具体而言，时钟信号分支线22的长度越长，电阻越大，压降值越大，反之，则越小，因而离GOA单元10最近的时钟信号分支线22最短，其对应的电阻最小，压降值最低。本申请通过在时钟信号主线21与GOA单元10之间设置补偿支线23，补偿支线23的长度与时钟信号线CK主线和GOA单元10之间的距离呈负相关，以平衡时钟信号线CK主线和GOA单元10之间走线的长度差异造成的电阻差异。需要说明的是，第一方向x为阵列基板上阵列排布的像素单元的行方向；第二方向y为像素单元的列方向。
在本申请实施例中，GOA单元10与时钟信号线CK之间具有绕线区SA，补偿支线23设置在绕线区SA。这样的设计，有利于节省布设空间，且由于绕线区SA未设置导电膜层，可以避免GOA单元10与补偿支线23之间的电信号相互干扰。绕线区SA的面积大于补偿支线23占用的面积，进一步避免GOA单元10与补偿支线23之间存在电信号相互干扰。
在本申请实施例中，补偿支线23包括第一连接段231、弯折连接段232和第二连接段233。第一连接段231电性连接于时钟信号分支线22。第二连接段233电性连接于GOA单元10。弯折连接段232设置在绕线区SA。弯折连接段232设于第一连接段231和第二连接段233之间。
需要说明的是，补偿支线23可以是之字形绕线或者其他形状的绕线，如可以是不规则的弯曲线，图2中示出的补偿支线23形状只是作为示意，不作为限制，补偿支线23能够实现多条时钟信号线CK之间的时钟信号分支线22长度差异补偿以及与其它金属层的交叠面积差异补偿即可。另外，补偿支线23可以是一段绕线，也可以包含多段绕线，且在包含多段绕线时，多段绕线可以等间隔设置，也可以不等间隔设置，本实施例对此不做限定。
在本申请实施例中，补偿支线23与时钟信号线CK不同层设置。补偿支线23中的第一连接段231、第二连接段233与时钟信号线CK不同层设置。这样的设计，有利于减小金属信号线之间的信号干扰，提升阵列基板的性能。
在本申请实施例中，图2以12条时钟信号线CK的阵列基板为例进行说明，12CK的阵列基板的时钟信号线CK包括CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10、CK11以及CK12。其中，CK1至CK12之间的电阻和电容相同，是通过设置与时钟信号线CK数量相同的虚拟GOA单元12以及在时钟信号主线21与GOA单元10之间设置补偿支线23实现的。
在本申请实施例中，补偿支线23的长度与时钟信号主线21以及虚拟GOA单元12之间的距离呈负相关。进一步地，多条时钟信号主线21与GOA单元10之间的时钟信号分支线22以及补偿支线23的长度之和均相等。具体地，CK1的时钟信号分支线22最短，而CK12的时钟信号分支线22最长，则CK1对应的补偿支线23的长度最长，所对应的绕线区SA域的面积最大；优选的，CK12不具有补偿支线23，或者，CK12对应的补偿支线23的长度最短，所对应的绕线区SA域的面积最小。这样的设计，有利于避免CK1至CK12的电容和电阻产生差异，实现CK1至CK12之间的电容和电阻完全匹配。
在本申请实施例中，多条时钟信号线CK的宽度相同，这样的设计，有利于减小时钟信号线CK之间电阻和电容的差异，进一步提高多条时钟信号线CK之间电阻和电容的匹配度。
在本申请实施例中，任意两条相邻的时钟信号线CK之间的间隔相同，这样的设计，有利于使相邻的时钟信号的电容耦合量一致，使得相邻时钟信号的电流峰值相等，避免显示面板局部电流过大造成显示面板过热。
作为本申请的一个具体实施方式，请参阅图3和图4，图3是本申请实施例提供的阵列基板的第三种结构示意图；图4是本申请实施例提供的阵列基板的第四种结构示意图。如图3和图4所示，本申请实施例提供一种阵列基板300，阵列基板300与阵列基板200的区别在于：GOA单元10还包括电容补偿模块30，电容补偿模块30与补偿支线23电性连接。
在本申请实施例中，通过设置电容补偿模块30使得多条时钟信号线CK分支线分别与时钟信号主线21形成的侧向电容相等，和/或，多条第二连接段233分别与GOA单元10形成的侧向电容相等。侧向电容是指时钟信号分支线22与GOA单元10中的走线或时钟信号主线21正对区域产生的电容。
在本申请实施例中，阵列基板300还包括：级联的多个GOA单元10以及多条时钟信号线CK，多条时钟信号线CK设于GOA单元10的一侧并沿远离GOA单元10的方向间隔排布，多个GOA单元10分别与多条时钟信号线CK电性连接，其中，每条时钟信号线CK上电性连接的GOA单元10的个数相等。
在本申请实施例中，时钟信号线CK包括时钟信号主线21以及时钟信号分支线22，时钟信号分支线22的一端电性连接于时钟信号主线21，时钟信号分支线22的另一端电性连接于GOA单元10。
在本申请实施例中，时钟信号线CK还包括补偿支线23，补偿支线23的一端与时钟信号分支线22电性连接，补偿支线23的另一端与GOA单元10电性连接，补偿支线23的长度与时钟信号线CK主线和GOA单元10之间的距离呈负相关，以平衡时钟信号线CK主线和GOA单元10之间走线的长度差异造成的电阻差异。需要说明的是，第一方向x为阵列基板上阵列排布的像素单元的行方向；第二方向y为像素单元的列方向。
在本申请实施例中，GOA单元10与时钟信号线CK之间具有绕线区SA，补偿支线23设置在绕线区SA。补偿支线23包括第一连接段231、弯折连接段232和第二连接段233。第一连接段231电性连接于时钟信号分支线22。第二连接段233电性连接于GOA单元10。弯折连接段232设置在绕线区SA。弯折连接段232设于第一连接段231和第二连接段233之间。
在本申请实施例中，图3和图4中以12条时钟信号线CK的阵列基板为例进行说明，12CK的阵列基板的时钟信号线CK包括CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK9、CK10、CK11以及CK12。其中，CK1至CK12之间的电阻和电容相同，是通过设置与时钟信号线CK数量相同的虚拟GOA单元12以及在时钟信号主线21与GOA单元10之间设置补偿支线23实现的。
在本申请实施例中，补偿支线23的长度与时钟信号主线21以及虚拟GOA单元12之间的距离呈负相关。进一步地，多条时钟信号主线21与GOA单元10之间的时钟信号分支线22以及补偿支线23的长度之和均相等。具体地，CK1的时钟信号分支线22最短，而CK12的时钟信号分支线22最长，则CK1对应的补偿支线23的长度最长，所对应的绕线区SA域的面积最大；优选的，CK12不具有补偿支线23，或者，CK12对应的补偿支线23的长度最短，所对应的绕线区SA域的面积最小。这样的设计，有利于避免CK1至CK12的电容和电阻产生差异，实现CK1至CK12之间的电容和电阻完全匹配。
在本申请实施例中，电容补偿模块30的横截面积与时钟信号主线21以及虚拟GOA单元12之间的距离呈负相关。其中，图3中电容补偿模块30设于时钟信号分支线22的一端，且设于相邻两条时钟信号主线21中间位置，以避免引起相邻两条时钟信号主线21之间的电容耦合不一致。图4中电容补偿模块30设于GOA单元10上，与补偿支线23的第二连接段233电性连接。具体而言，CK1的绕线区SA域较大，CK12的绕线区SA域较小，则CK1至CK12与GOA单元10和时钟信号线CK之间产生的侧向电容是不同的。侧向电容的区别也会导致输出的扫描信号波形差异，进而使面板显示发生明暗线的问题。因而，电容补偿模块30的设置有利于使得侧向电容相等，进而有利于避免明暗线的现实问题，提升显示效果。
另一方面，本申请还提供一种显示面板，图5是本申请实施例提供的显示面板的结构示意图；如图5所示，本申请中的显示面板为液晶显示面板，显示面板400包括如上的阵列基板100/200/300以及彩膜基板410，彩膜基板410与阵列基板100/200/300相对设置。具体地，显示面板400还包括设置于阵列基板100/200/300和彩膜基板410之间的框胶420以及液晶层430。另外，本申请中的显示面板也可以为包括如上的阵列基板100/200/300的有机发光二极管显示面板。
本申请提供的阵列基板包括：级联的多个GOA单元10以及多条时钟信号线CK，多条时钟信号线CK设于GOA单元10的一侧并沿远离GOA单元10的方向间隔排布，多个GOA单元10分别与多条时钟信号线CK电性连接，其中，每条时钟信号线CK上电性连接的GOA单元10的个数相等。本申请提供的阵列基板通过调整GOA单元10的级数，使每条时钟信号线CK上电性连接的GOA单元10的个数相等，进而减小多条时钟信号线CK之间的电阻电容差异，改善水平密集线问题，提高显示效果。
以上对本申请实施例所提供的一种阵列基板及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (7)

1.一种阵列基板，其特征在于，包括：
级联的多个GOA单元；
多条时钟信号线，多条所述时钟信号线设于所述GOA单元的一侧，所述时钟信号线包括时钟信号主线以及时钟信号分支线，多条所述时钟信号主线沿远离所述GOA单元的方向间隔排布，多条所述时钟信号分支线沿多个所述GOA单元级联的方向间隔排布，所述时钟信号分支线的一端与所述时钟信号主线一一对应电连接，其中，每条所述时钟信号线上电性连接的所述GOA单元的个数相等；
多条补偿支线，所述补偿支线包括第一连接段、弯折连接段以及第二连接段，所述时钟信号分支线的另一端所述第一连接段的一端电连接，所述第一连接段的另一端与所述弯折连接段的一端电连接，所述弯折连接段的另一端与所述第二连接段的一端电连接，所述第二连接段的另一端与所述GOA单元电连接；
其中，距离所述GOA单元最远的所述时钟信号主线与所述GOA单元之间不设置所述补偿支线，所述第一连接段沿多个所述GOA级联方向的高度与所述第二连接段沿多个所述GOA级联方向的高度大于所述弯折连接段沿多个所述GOA级联方向的高度；多条所述弯折连接段的长度与所述时钟信号主线至所述GOA单元之间的距离呈负相关。
2.根据权利要求1所述的阵列基板，其特征在于，所述GOA单元与至少一条所述时钟信号线电性连接，所述GOA单元的个数是所述时钟信号线的N倍，N为大于或者等于1的整数。
3.根据权利要求1所述的阵列基板，其特征在于，多个所述GOA单元包括虚拟GOA单元，所述虚拟GOA单元的个数与所述时钟信号线的条数相等，所述虚拟GOA单元与所述时钟信号线一一对应连接。
4.根据权利要求1所述的阵列基板，其特征在于，所述GOA单元与所述时钟信号线之间具有绕线区，所述补偿支线设置在所述绕线区。
5.根据权利要求1所述的阵列基板，其特征在于，多条所述时钟信号分支线的长度与所述补偿支线的长度之和均相等。
6.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括电容补偿模块，所述电容补偿模块与所述时钟信号线电性连接，所述电容补偿模块用于补偿多条所述时钟信号分支线与所述GOA单元中的走线正对区域产生的电容，和/或，所述时钟信号分支线与所述时钟信号主线正对区域产生的电容。
7.一种显示面板，其特征在于，包括如权利要求1至6任一项所述的阵列基板。
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