KR102523978B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 배선의 저항을 줄여 과전류로 인한 번트(burnt)의 발생을 방지할 수 있는 표시 장치에 대한 것으로, 제1 기판; 제1 기판 상에 배치된 제1 도전 라인; 제1 도전 라인 상에 배치된 절연막; 제1 도전 라인 및 절연막 상에 배치된 제2 도전 라인; 제2 도전 라인 상에 배치된 보호막; 절연막 및 상기 보호막에 의해 정의되는 복수의 제1 컨택홀; 보호막에 의해 정의되는 복수의 제2 컨택홀; 및 복수의 제1 컨택홀 및 복수의 제2 컨택홀 상에 배치되고 제1 도전 라인과 제2 도전 라인을 연결하는 도전막;을 포함하고, 복수의 제1 컨택홀 및 복수의 제2 컨택홀이 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 서로 교번하여 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 배선의 저항을 줄여 과전류로 인한 번트(burnt)의 발생을 방지할 수 있는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치의 게이트 라인들은 게이트 드라이버에 의해 구동된다.
게이트 드라이버는 클럭 라인들로부터의 클럭 신호들을 공급받아 게이트 신호들을 생성한다. 이때 클럭 라인들은 컨택홀을 통해 게이트 드라이버와 연결되고, 초고해상도의 표시 장치의 경우 클럭 라인과 게이트 드라이버를 연결하는 컨택홀의 수가 감소하여 클럭 라인의 저항이 증가하여 과전류에 의해 번트(Burnt)가 발생할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 특히 컨택홀에 의해 연결되는 배선의 저항을 줄여 과전류로 인한 번트(burnt)의 발생을 방지할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 제1 기판; 제1 기판 상에 배치된 제1 도전 라인; 제1 도전 라인 상에 배치된 절연막; 제1 도전 라인 및 절연막 상에 배치된 제2 도전 라인; 제2 도전 라인 상에 배치된 보호막; 절연막 및 상기 보호막에 의해 정의되는 복수의 제1 컨택홀; 보호막에 의해 정의되는 복수의 제2 컨택홀; 및 복수의 제1 컨택홀 및 복수의 제2 컨택홀 상에 배치되고 제1 도전 라인과 제2 도전 라인을 연결하는 도전막;을 포함하고, 복수의 제1 컨택홀 및 복수의 제2 컨택홀이 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 서로 교번하여 배치된다.
도전막은 복수의 제1 컨택홀을 통해 제1 도전 라인과 접촉하는 복수의 제1 접촉부를 더 포함할 수 있다.
도전막은 복수의 제2 컨택홀을 통해 제2 도전 라인과 접촉하는 복수의 제2 접촉부를 더 포함할 수 있다.
복수의 제2 접촉부는 제1 도전 라인과 중첩할 수 있다.
제2 도전 라인은 제1 도전 라인 상에서 지그재그(zigzag) 형태로 제2 방향을 따라 연장될 수 있다.
제2 도전 라인은 도전막과 중첩하는 영역에서 제2 방향을 따라 연장된 줄기부와 줄기부로부터 제1 방향을 따라 연장된 가지부를 포함할 수 있다.
제1 도전 라인은 적어도 하나의 제1 개구 영역을 가질 수 있다.
줄기부는 제1 개구 영역과 중첩하고, 가지부는 일부만 제1 개구 영역과 중첩할 수 있다.
제2 도전 라인은 평면상에서 복수의 제1 접촉부를 각각 둘러쌀 수 있다.
제2 도전 라인은 복수의 제1 컨택홀에 대응하는 복수의 제2 개구 영역을 가질 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 제1 기판; 제1 기판 상에 배치된 게이트 라인; 게이트 라인에 연결된 게이트 드라이버;클럭 신호를 전송하는 클럭 라인; 게이트 라인 및 클럭 라인 상에 배치된 게이트 절연막; 게이트 절연막에 의해 정의되는 복수의 제1 컨택홀; 게이트 라인, 클럭 라인 및 게이트 절연막 상에 배치된 클럭 라인과 게이트 드라이버를 연결하는 연결 라인; 연결 라인 상에 배치되는 보호막; 보호막에 의해 정의되는 복수의 제2 컨택홀;및 복수의 제1 컨택홀 및 복수의 제2 컨택홀 상에 배치되고 클럭 라인과 연결 라인을 연결하는 도전막;을 포함하고, 복수의 제1 컨택홀 및 복수의 제2 컨택홀이 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 서로 교번하여 배치된다.
복수의 제2 컨택홀은 상기 클럭 라인과 중첩할 수 있다.
연결 라인은 클럭 라인 상에서 지그재그(zigzag) 형태로 제2 방향을 따라 연장될 수 있다.
연결 라인은 도전막과 중첩하는 영역에서 제2 방향을 따라 연장된 줄기부와 줄기부로부터 연장된 제1 방향을 따라 연장된 가지부를 포함할 수 있다.
클럭 라인은 적어도 하나의 제1 개구 영역을 가질 수 있다.
줄기부는 제1 개구 영역과 중첩하고, 가지부는 일부만 제1 개구 영역과 중첩할 수 있다.
연결 라인은 평면상에서 복수의 제1 접촉부를 각각 둘러쌀 수 있다.
연결 라인은 복수의 제1 컨택홀에 대응하는 복수의 제2 개구 영역을 가질 수 있다.
클럭 라인은 제1 클럭 라인 및 제1 클럭 라인과 일정한 피치(pitch)로 이격되어 배치된 제2 클럭 라인을 포함하고, 제1 개구 영역 및 제2 개구 영역이 중첩하는 영역의 폭과 제1 클럭 라인과 제2 클럭 라인 사이의 간격의 합은 상기 피치의 30% 이상일 수 있다.
제1 기판과 대향하는 제2 기판 및 클럭 라인과 제2 기판 사이에 배치되는 실링 부재를 더 포함하고, 실링 부재는 1.0mm 이상 3.5mm 이하의 폭을 가질 수 있다.
본 발명의 표시 장치에 따르면, 각 배선과 연결되는 컨택홀을 평면상에서 지그재그(zigzag)로 배치하여 전류의 이동 경로를 증가시킨다. 따라서, 컨택홀을 통해 연결된 배선의 저항을 줄여 과전류로 인한 번트(burnt)의 발생을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1의 게이트 제어 라인과 게이트 드라이버의 연결 관계를 나타낸 도면이다.
도 3은 도 2의 게이트 제어 라인에 인가되는 각종 신호들 및 게이트 드라이버로부터 출력되는 게이트 신호들의 파형을 나타낸 도면이다.
도 4는 도 2의 I-I`의 단면을 따라 자른 단면도이다.
도 5는 도 2의 II-II`의 단면을 따라 자른 단면도이다.
도 6은 도 2의 A부를 확대한 확대도이다.
도 7은 도 2의 A부의 클럭 배선의 평면도이다.
도 8은 도 2의 A부의 연결 라인의 평면도이다.
도 9는 도 2의 A부의 제1 컨택홀 및 제2 컨택홀의 평면도이다.
도 10은 본 발명의 다른 일 실시예에 따른 클럭 배선의 확대도이다.
도 11은 본 발명의 다른 일 실시예에 따른 클럭 배선의 평면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 클럭 배선의 확대도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 연결 라인의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 표시 장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 표시 장치(500)는 도 1에 도시된 바와 같이, 표시 패널(100), 데이터 드라이버(271), 게이트 드라이버(266), 회로 기판(400), 타이밍 컨트롤러(606) 및 전원 공급부(605)를 포함한다.
표시 패널(100)은 제 1 패널(105) 및 제 2 패널(106)을 포함한다. 제 1 패널(105)과 제 2 패널(106)은 서로 마주본다. 제 1 패널(105)은 표시 영역(105a) 및 비표시 영역(105b)을 포함한다.
표시 패널(100)은 액정 패널 또는 유기 발광 다이오드 패널 등과 같은 다양한 종류의 표시 장치에 사용되는 패널일 수 있다. 표시 패널(100)이 액정 패널일 때 제 1 패널(105)과 제 2 패널(106) 사이에 액정층이 위치할 수 있다. 표시 패널(100)이 유기 발광 다이오드 패널일 때 제 1 패널(105)과 제 2 패널(106) 사이에 유기 발광층이 위치할 수 있다.
제 1 패널(105)은, 복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj), 공통 라인(922) 및 복수의 화소들(PX11 내지 PXij)을 포함한다. 게이트 라인들(GL1 내지 GLi), 데이터 라인들(DL1 내지 DLj) 및 화소들(PX11 내지 PXij)은 제 1 패널(105)의 제 1 기판(도 4의 401) 상에 위치한다.
제 2 패널(106)은 화소 영역을 정의하는 차광층을 포함한다. 한편, 이 차광층은 제 1 패널(105)에 위치할 수도 있다. 차광층은 화소 영역을 제외한 부분에서 광이 방출되는 것을 차단한다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 데이터 라인들(DL1 내지 DLj)은 비표시 영역(105b)으로 연장되어 데이터 드라이버(271)에 접속된다.
데이터 드라이버(271)는 복수의 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)을 포함한다. 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러(606)로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 디지털 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러(606)로부터의 디지털 영상 데이터 신호들을 전원 공급부(605)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(310_1, 310_2, ... 310_k)는 데이터 캐리어(320_1, 320_2, ..., 320_k)에 실장된다. 데이터 캐리어들(320_1, 320_2, ..., 320_k)은 회로 기판(400)과 제1 패널(105) 사이에 접속된다. 예를 들어, 데이터 캐리어들(320_1, 320_2, ..., 320_k) 각각은 회로 기판(400)과 제1 패널(105)의 비표시 영역(105b) 사이에 전기적으로 연결될 수 있다.
회로 기판(400)에 전술된 타이밍 컨트롤러(606) 및 전원 공급부(605)가 위치할 수 있다.
캐리어(320_1, 320_2, ..., 320_k)는 타이밍 컨트롤러(606) 및 전원 공급부(605)로부터의 각종 신호들을 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로 전송하는 입력 라인들과 그 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들(DL1 내지 DLj)로 전송하는 출력 라인들을 포함한다.
좌측 가장자리에 위치한 캐리어(320_1)는 타이밍 컨트롤러(606) 및 전원 공급부(605)로부터의 각종 신호들 및 공통 전압을 제 1 패널(105)로 전송하기 위한 제 1 보조 라인(941) 및 제 2 보조 라인(942)을 포함할 수 있다.
우측 가장자리에 위치한 캐리어(320_k)는 전원 공급부(605)로부터의 공통 전압을 제 1 패널(105)로 전송하기 위한 제 3 보조 라인(943)을 포함할 수 있다.
제 1 보조 라인(941)은 제 1 패널(105)의 게이트 제어 라인(921)에 연결된다. 게이트 제어 라인(921)은 제 1 보조 라인(941)을 통해 공급된 각종 신호들을 게이트 드라이버(266)로 전달한다.
공통 라인(922)은 제 2 및 제 3 보조 라인(942, 943)을 통해 공급된 공통 전압을 제 2 패널(106)의 공통 전극으로 전달한다. 공통 라인(922)은 표시 영역(105a)의 3면을 둘러싸는 형태를 가질 수 있다. 제 2 패널(106)의 공통 전극은 쇼트부(도시되지 않음)를 통해 제 1 패널(105)의 공통 라인(922)에 연결된다. 공통 전극은 쇼트부를 통해 공통 라인(922)으로부터 공통 전압을 전달받는다.
게이트 제어 라인(921) 및 공통 라인(922)은 라인-온-글라스(line-on-glass) 방식으로 제 1 패널(105)의 비표시 영역(105b) 상에 형성될 수 있다.
화소들(PX11 내지 PXij)은 제 1 패널(105)의 표시 영역(105a)에 행렬 형태로 배열된다. 화소들(PX11 내지 PXij)은 적색 영상을 표시하는 적색 화소, 녹색 영상을 표시하는 녹색 화소 및 청색 영상을 표시하는 청색 화소를 포함한다. 이때, 수평 방향으로 인접한 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 영상을 표시하기 위한 단위 화소를 구성할 수 있다.
제 p 수평라인(p는 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 p 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 p 수평라인 화소들은 제 p 게이트 라인에 공통으로 접속된다. 이에 따라, 제 p 수평라인 화소들은 제 p 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다.
각 화소는, 도시되지 않았지만, 화소 트랜지스터, 액정 커패시터 및 보조 커패시터를 포함할 수 있다. 화소 트랜지스터는 박막 트랜지스터(Thin Film Transistor)이다.
화소 트랜지스터는 게이트 라인으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 화소 트랜지스터는 데이터 라인으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터 및 보조용량 커패시터로 공급한다.
액정 커패시터는 서로 대향하여 위치한 화소 전극과 공통 전극을 포함한다.
보조 커패시터는 서로 대향하여 위치한 화소 전극과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압을 전송하는 전송 라인일 수 있다.
게이트 라인들(GL1 내지 GLi)은 게이트 드라이버(266)에 의해 구동되는 바, 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다.
도 2는 도 1의 게이트 제어 라인과 게이트 드라이버의 연결 관계를 나타낸 도면으로서, 도 2에는 게이트 제어 라인의 일부 및 게이트 드라이버의 일부가 도시되어 있다. 도 3은 도 2의 게이트 제어 라인에 인가되는 각종 신호들 및 게이트 드라이버로부터 출력되는 게이트 신호들의 파형을 나타낸 도면이다.
게이트 제어 라인(921)은, 도 2에 도시된 바와 같이, 제 1 클럭 라인(CL1), 제 2 클럭 라인(CL2), 제 3 클럭 라인(CL3), 제 4 클럭 라인(CL4), 제 5 클럭 라인(CL5), 제 6 클럭 라인(CL6), 제 7 클럭 라인(CL7), 제 8 클럭 라인(CL8), 기저 라인(VSL) 및 개시 라인(STL)을 포함한다. 다만, 이에 한정되지 않으며, 게이트 제어 라인(921)은 복수 개의 클럭 라인을 포함할 수 있다.
도 3에 도시된 바와 같이, 제 1 내지 제 8 클럭 라인들(CL1 내지 CL8)은 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8)을 각각 전송하며, 개시 라인(STL)은 수직 개시 신호(STV)를 전송한다. 클럭 신호들(CK1 내지 CK8) 및 수직 개시 신호(STV)는 타이밍 컨트롤러(606)로부터 제공된다. 각 클럭 신호(CK1 내지 CK8)의 하이 전압은 게이트 신호의 하이 전압에 해당한다.
도 3에 도시된 바와 같이, 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8)은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭 신호(CK1)부터 제 8 클럭 신호(CK8)까지 순차적으로 출력된 후, 다시 제 1 클럭 신호(CK1)부터 제 8 클럭 신호(CK8)까지 순차적으로 출력된다.
서로 인접한 기간에 출력되는 클럭 신호들의 하이 구간은 서로 중첩될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CK1)의 펄스폭 중 후반 3/4 길이에 해당하는 구간과 제 2 클럭 신호(CK2)의 펄스폭 중 전반 3/4 길이에 해당하는 구간이 시간적으로 중첩한다.
도 3에 도시된 바와 같이, 제 5 내지 제 8 클럭 신호들(CK5 내지 CK8)은 제 1 내지 제 4 클럭 신호들(CK1 내지 CK4)에 대하여 180도 반전된 위상을 갖는다. 예를 들어, 제 5 클럭 신호(CK5)는 제 1 클럭 신호(CK1)에 대하여 180도 반전된 위상을 가지며, 제 6 클럭 신호(CK6)는 제 2 클럭 신호(CK2)에 대하여 180도 반전된 위상을 가지며, 제 7 클럭 신호(CK7)는 제 3 클럭 신호(CK3)에 대하여 180도 반전된 위상을 가지며, 제 8 클럭 신호(CK8)는 제 4 클럭 신호(CK4)에 대하여 180도 반전된 위상을 갖는다.
각 클럭 신호(CK1 내지 CK8)는 한 프레임 기간 동안 여러 번 출력되지만, 수직 개시 신호(STV)는 한 프레임 기간 동안 단 한번 출력된다. 다시 말하면, 각 클럭 신호(CK1 내지 CK8)는 한 프레임 기간 동안 주기적으로 여러 번의 액티브 상태(하이 전압)를 나타내지만, 수직 개시 신호(STV)는 한 프레임 기간 동안 단 한 번의 액티브 상태(하이 전압)를 나타낸다.
게이트 드라이버(266)는, 도 1에 도시된 바와 같이, 제 1 패널(105)의 비표시 영역(105b)에 위치한다. 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다. 쉬프트 레지스터는 복수의 스테이지들(ST1 내지 ST8)을 포함한다.
각 스테이지들(ST1 내지 ST8)은 이들 제 1 내지 제 8 클럭 신호들(CK1 내지 CK8) 중 하나를 공급받아 제 1 내지 제 8 게이트 신호들(GS1 내지 GS8)를 생성한다. 제 8m+1 스테이지(예를 들어, ST1)는 제 1 클럭 신호(CK1)를 공급받아 게이트 신호를 생성하고, 제 8m+2 스테이지(예를 들어, ST2)는 제 2 클럭 신호(CK2)를 공급받아 게이트 신호를 생성하고, 제 8m+3 스테이지(예를 들어, ST3)는 제 3 클럭 신호(CK3)를 공급받아 게이트 신호를 생성하고, 제 8m+4 스테이지(예를 들어, ST4)는 제 4 클럭 신호(CK4)를 공급받아 게이트 신호를 생성하고, 제 8m+5 스테이지(예를 들어, ST5)는 제 5 클럭 신호(CK5)를 공급받아 게이트 신호를 생성하고, 제 8m+6 스테이지(예를 들어, ST6)는 제 6 클럭 신호(CK6)를 공급받아 게이트 신호를 생성하고, 제 8m+7 스테이지(예를 들어, ST7)는 제 7 클럭 신호(CK7)를 공급받아 게이트 신호를 생성하고, 그리고 제 8m+8 스테이지(예를 들어, ST8)는 제 8 클럭 신호(CK8)를 공급받아 게이트 신호를 생성한다. 여기서, m은 0을 포함한 자연수이다.
각 스테이지는 전단 스테이지로부터의 게이트 신호를 개시 신호로서 공급받아 세트된다. 세트된 스테이지는 자신에게 공급된 클럭 신호를 게이트 신호로서 출력한다. 예를 들어, 제 2 스테이지(ST2)는 제 1 스테이지(ST1)로부터의 제 1 게이트 신호(GS1)를 개시 신호로서 공급받아 세트된다. 세트된 제 2 스테이지(ST2)는 제 2 클럭 신호(CK2)를 공급받아 제 2 게이트 신호(GS2)를 출력한다.
한편, 도시되지 않았지만, 각 스테이지는 다음단 스테이지로부터의 게이트 신호를 공급받아 리세트된다.
매 프레임 기간에 가장 먼저 구동되는 제 1 스테이지(ST1)는 개시 신호로서 수직 개시 신호(STV)를 공급받는다. 또한, 도시되지 않았지만, 매 프레임 기간 중 가장 마지막으로 구동되는 마지막 번째 스테이지도 수직 개시 신호(STV)를 공급받는다. 마지막 번째 스테이지는 그 수직 개시 신호를 공급받아 리세트된다.
전술된 바와 같이, 게이트 드라이버(266)는 8상의 클럭 신호들(CK1 내지 CK8)을 입력받을 수 있으나, 이 클럭 신호의 상은 이에 한정되지 않는다. 즉, 게이트 드라이버(266)는 q상의 클럭 신호들을 입력 받을 수 있다. 여기서 q는 1보다 큰 자연수이다.
제 1 클럭 라인(CL1)은, 도 2에 도시된 바와 같이, 제 1 연결 라인(201)을 통해 게이트 드라이버(266)에 연결된다. 예를 들어, 제 1 연결 라인(201)은 제 1 클럭 라인(CL1)과 게이트 드라이버(266)의 제 1 스테이지(ST1)를 서로 연결한다.
제1 클럭 라인(CL1) 및 제1 연결 라인(201)은 각각 도전성 라인으로서, 구리(Cu), 은(Ag), 금(Au) 또는 알루미늄(Al) 등을 포함하는 금속 물질로 이루어질 수 있다.
도 4는 도 2의 I-I`의 단면을 따라 자른 단면도이고, 도 5는 도 2의 II-II`의 단면을 따라 자른 단면도이다.
도 4에 도시된 바와 같이, 제 1 클럭 라인(CL1)과 제 1 연결 라인(201)은 서로 다른 층에 위치한다. 제 1 클럭 라인(CL1)과 제 1 연결 라인(201)은 제 1 도전막(901)에 의해 연결된다. 제 1 도전막(901)의 일부는 복수의 제1 컨택홀(331)을 통해 제 1 클럭 라인(CL1)에 연결되며, 제 1 도전막(901)의 다른 일부는 복수의 제2 컨택홀(351)을 통해 제 1 연결 라인(201)에 연결된다. 제1 컨택홀(331)은 게이트 절연막(411) 및 보호막(420)을 관통하여, 게이트 절연막(411) 및 보호막(420)에 의해 정의된다. 제1 컨택홀(331)에 의해 제 1 클럭 라인(CL1)이 노출된다. 제2 컨택홀(351)은 보호막(420)을 관통하여 보호막(420)에 의해 정의된다. 제2 컨택홀(351)에 의해 제 1 연결 라인(201)이 노출된다. 이때, 제1 도전막(901)은 제1 컨택홀(331)을 통해 제1 클럭 라인(CL1)과 접촉하는 제1 접촉부(911) 및 제2 컨택홀(351)을 통해 제1 연결 라인(201)과 접촉하는 제2 접촉부(931)을 포함한다.
제1 연결 라인(201)은 제1 클럭 라인(CL1)과 중첩한다. 구체적으로, 제1 연결 라인(201)은 게이트 절연막(411)을 사이에 두고 제1 클럭 라인(CL1)과 중첩한다. 이에 따라, 제1 연결 라인(201)을 노출시키는 제2 컨택홀(351)은 제1 클럭 라인(CL1) 상에 배치되고, 제1 연결 라인(201)과 접촉하는 제2 접촉부(931)는 제1 클럭 라인(CL1)과 중첩한다.
도시되지 않았지만, 액정층은 제1 기판(401)과 제2 기판(402) 사이에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 실링 부재(433)가 제1 클럭 라인(CL1)과 제2 기판(402) 사이에 배치될 수 있다. 구체적으로, 도 2 및 도 4에 도시된 바와 같이, 실링 부재(433)는 제1 클럭 라인(CL1)과 제2 기판(402) 사이에 배치될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 베젤의 폭을 감소시킬 수 있다. 실링 부재(433)는 평면상에서 1.0mm 이상 3.5mm 이하의 폭(wS)을 가질 수 있다. 실링 부재(433)가 1.0mm이하의 폭을 갖는 경우, 복수의 클럭 라인 중 일부만 실링 부재(433) 아래에 배치될 수 있다. 이에 따라, 복수의 클럭 라인에 걸리는 부하의 크기가 달라져 각 클럭 라인의 전기적 특성이 달라질 수 있다. 실링부재(433)가 3.5mm 이상의 폭을 갖는 경우, 베젤이 폭이 증가할 수 있다.
도 6은 도 2의 A부를 확대한 확대도이고, 도 7은 도 2의 A부의 클럭 배선의 평면도이다. 도 8은 도 2의 A부의 연결 라인의 평면도이고, 도 9는 도 2의 A부의 제1 컨택홀 및 제2 컨택홀의 평면도이다. 본 발명의 다른 일 실시예에 따른 표시 장치에 관한 설명 가운데 본 발명의 일 실시예에 따른 표시 장치에 관한 설명과 중복되는 내용은 생략한다.
도 2, 도 6 및 도 7을 참조하면, 제1 클럭 라인(CL1)은 제2 방향(D2)을 따라 연장된 플레이트(plate) 형태를 갖는다.
도 6 내지 도 8을 참조하면, 제1 연결 라인(201)은 제1 도전막(901)과 중첩하는 영역에서 제2 방향(D2)을 따라 직선으로 연장된 줄기부(211)와 줄기부(211)로부터 제1 방향(D1)을 따라 연장된 가지부(212)를 포함한다. 구체적으로, 줄기부(211)로부터 연장된 가지부(212)는 줄기부(211)를 중심으로 좌우로 교번하여 배치된다. 이에 따라, 제1 연결 라인(201)은 제1 클럭 라인(CL1) 상에서 평면상으로 지그재그(zigzag) 형태로 제2 방향(D2)을 따라 연장된다.
본 발명의 일 실시예에 따르면, 복수의 제1 컨택홀(331) 및 제2 컨택홀(351)은 제1 방향(D1)을 따라 서로 교번하여 배치되고, 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 서로 교번하여 배치될 수 있다. 이에 따라, 제1 컨택홀(331)을 통해 제1 클럭 라인(CL1)과 접촉하는 제1 접촉부(911) 및 제2 컨택홀(351)을 통해 제1 연결 라인(201)과 접촉하는 제2 접촉부(931)는 제1 방향(D1)을 따라 서로 교번하여 배치될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 서로 교번하여 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제1 접촉부(911) 및 제2 접촉부(912)가 제1 방향(D1) 및 제2 방향(D2)을 따라 교번하여 배치되어 서로 인접하게 배치될 수 있다. 이에 따라, 제1 접촉부(911)에서 제1 접촉부(911)와 인접한 제2 접촉부(912)로 향하는 전류 경로의 수가 증가하여 제1 접촉부(911)와 제2 접촉부(912) 사이의 저항이 감소할 수 있다. 이에 따라, 과전류에 의한 제1 접촉부(911)와 제2 접촉부(912) 사이의 배선 번트(burnt) 현상을 방지할 수 있다.
이하, 도 10 내지 도 11을 참조하여 본 발명의 다른 일 실시예에 따른 표시 장치에 대해 상세히 설명한다. 본 발명의 다른 일 실시예에 따른 표시 장치에 관한 설명 가운데 본 발명의 일 실시예에 따른 표시 장치에 관한 설명과 중복되는 내용은 생략한다.
도 10은 본 발명의 다른 일 실시예에 따른 클럭 배선의 일부 확대도이고, 도 11은 본 발명의 다른 일 실시예에 따른 클럭 라인의 일부 평면도이다.
도 10에 도시된 바와 같이, 제2 클럭 라인(CL2)은 제2 방향(D2)을 따라 제1 클럭 라인(CL1)과 일정한 피치(pitch)(P)로 이격되어 배치될 수 있다.
본 발명의 다른 일 실시예에 따르면, 제1 개구 영역(OA1)은 제1 연결 라인(201)의 줄기부(211)와 중첩하고, 제1 연결 라인(201)의 가지부(212)의 일부와 중첩할 수 있다. 다시 말해서, 제1 개구 영역(OA1)의 일부는 제1 연결 라인(201)과 중첩하지 않을 수 있다. 제1 개구 영역(OA1)과 제1 연결 라인(201)이 배치되지 않은 영역이 중첩하는 영역을 투광 영역(TA)이라 할 때, 평면상에서 제1 클럭 라인(CL1)과 제1 연결 라인(201)에 의해 제1 개구 영역(OA1)과 제1 연결 라인(201)이 배치되지 않은 영역이 중첩하는 영역이 중첩하는 투광 영역(TA)이 정의될 수 있다.
본 발명의 다른 일 실시예에 따르면, 투광 영역(TA)의 너비(w1)와 제1 클럭 라인(CL)과 제2 클럭 라인(CL2) 사이의 거리(w2)의 합은 하나의 피치(P)의 30% 이상이다.
따라서, 투광 영역(TA)을 통해 표시 장치의 제1 기판(401)에서 제2 기판(402)을 향하는 방향으로 UV를 조사하여 제1 클럭 라인(CL1) 및 제2 클럭 라인(CL2) 상에 배치되는 실링 부재(433)를 경화시킬 수 있다. 이때, 투광 영역(TA)의 너비(w1)와 제1 클럭 라인(CL1)과 제2 클럭 라인(CL2) 사이의 거리(w2)의 합이 하나의 피치(P)의 30% 미만인 경우, 실링 부재(433)를 경화시키기 위해 조사되는 UV 광량이 부족할 수 있다.
이하, 도 12 내지 도 13을 참조하여 본 발명의 다른 일 실시예에 따른 표시 장치에 대해 상세히 설명한다. 본 발명의 다른 일 실시예에 따른 표시 장치에 관한 설명 가운데 본 발명의 일 실시예에 따른 표시 장치에 관한 설명과 중복되는 내용은 생략한다.
도 12는 본 발명의 또 다른 일 실시예에 따른 클럭 배선의 일부 확대도이고, 도 13은 본 발명의 또 다른 일 실시예에 따른 연결 라인의 평면도이다.
도 12에 도시된 바와 같이, 제2 클럭 라인(CL2)은 제2 방향(D2)을 따라 제1 클럭 라인(CL1)과 일정한 피치(pitch)(P)로 이격되어 배치될 수 있다.
도 12에 도시된 바와 같이, 제1 클럭 라인(CL1)은 적어도 하나의 제1 개구 영역(OA1)를 갖는다.
도 13에 도시된 바와 같이, 제1 연결 라인(201)은 복수의 제1 컨택홀(331)에 대응하여 위치하는 복수의 제2 개구 영역(OA2)을 갖는 플레이트(plate) 형상을 갖는다. 복수의 제2 개구 영역(OA2)은 지그재그 형태로 배열될 수 있다. 복수의 제2 개구 영역(OA2)은 복수의 제1 접촉부(911)와 각각 중첩한다. 제1 연결 라인(201)은 평면상에서 제1 컨택홀(331) 및 제1 접촉부(911)를 둘러싸는 형상을 가질 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 개구 영역(OA1)은 제1 연결 라인(201)의 줄기부(211)와 중첩하고, 제1 연결 라인(201)의 가지부(212)의 일부와 중첩할 수 있다. 다시 말해서, 제1 개구 영역(OA1)의 일부는 제1 연결 라인(201)과 중첩하지 않을 수 있고, 제1 개구 영역(OA1)은 제2 개구 영역(OA2)과 적어도 일부 중첩할 수 있다. 제1 개구 영역(OA1)과 제2 개구 영역(OA2)가 중첩하는 영역을 투광 영역(TA)이라 할 때, 제1 클럭 라인(CL1)과 제1 연결 라인(201)에 의해 제1 개구 영역(OA1)과 제2 개구 영역(OA2)이 중첩하는 투광 영역(TA)이 정의될 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 투광 영역(TA)의 너비(w1)와 제1 클럭 라인(CL1)과 제2 클럭 라인(CL2) 사이의 거리(w2)의 합은 하나의 피치(P)의 30% 이상이다.
따라서, 투광 영역(TA)을 통해 표시 장치의 제1 기판(401)에서 제2 기판(402)을 향하는 방향으로 UV를 조사하여 제1 클럭 라인(CL1) 및 제2 클럭 라인(CL2) 상에 배치되는 실링 부재(433)를 경화시킬 수 있다. 이때, 투광 영역(TA)의 너비(w1)와 제1 클럭 라인(CL1)과 제2 클럭 라인(CL2) 사이의 거리(w2)의 합이 하나의 피치(P)의 30% 미만인 경우, 실링 부재(433)를 경화시키기 위해 조사되는 UV 광량이 부족할 수 있다.
본 발명의 전술된 실시예들은 클럭 라인에 배치된 구조를 중심으로 설명하였으나, 본 발명의 일 실시예는 이에 한정되지 않으며, 서로 다른 층의 도전 라인이 컨택홀을 통해 도전막과 접촉하여 연결되는 구조에서 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
CL1, CL2, CL3, CL4, CL5, CL6, CL7, CL8: 클럭 라인
201, 202, 203, 204, 205, 206, 207, 208: 연결 라인
331: 제1 컨택홀 351: 제2 컨택홀
911: 제1 접촉부 931: 제2 접촉부

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치된 제1 도전 라인;
    상기 제1 도전 라인 상에 배치된 절연막;
    상기 제1 도전 라인 및 상기 절연막 상에 배치된 제2 도전 라인;
    상기 제2 도전 라인 상에 배치된 보호막;
    상기 절연막 및 상기 보호막에 의해 정의되는 복수의 제1 컨택홀;
    상기 보호막에 의해 정의되는 복수의 제2 컨택홀; 및
    상기 복수의 제1 컨택홀 및 상기 복수의 제2 컨택홀 상에 배치되고 상기 제1 도전 라인과 상기 제2 도전 라인을 연결하는 도전막;을 포함하고,
    상기 복수의 제1 컨택홀 및 상기 복수의 제2 컨택홀이 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 서로 교번하여 배치되고, 상기 복수의 제1 컨택홀 및 상기 복수의 제2 컨택홀은 상기 제1 방향 및 상기 제2 방향 모두에서 그 사이에 상기 보호막 만을 두고 서로에게 바로 인접하고,
    상기 복수의 제1 컨택홀은 제3 컨택홀 및 제4 컨택홀을 포함하고,
    상기 복수의 제2 컨택홀은 제5 컨택홀 및 제6 컨택홀을 포함하고,
    상기 제3 컨택홀은 상기 제1 방향에서 상기 제5 컨택홀에 인접하고 상기 제2 방향에서 상기 제6 컨택홀에 인접하며,
    상기 제4 컨택홀은 상기 제1 방향에서 상기 제6 컨택홀에 인접하고 상기 제2 방향에서 상기 제5 컨택홀에 인접한 표시 장치.
  2. 제1항에 있어서,
    상기 도전막은 상기 복수의 제1 컨택홀을 통해 상기 제1 도전 라인과 접촉하는 복수의 제1 접촉부를 더 포함하는 표시 장치.
  3. 제1항에 있어서,
    상기 도전막은 상기 복수의 제2 컨택홀을 통해 상기 제2 도전 라인과 접촉하는 복수의 제2 접촉부를 더 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 복수의 제2 접촉부는 상기 제1 도전 라인과 중첩하는 표시 장치.
  5. 제1항에 있어서,
    상기 제2 도전 라인은 상기 제1 도전 라인 상에서 지그재그(zigzag) 형태로 상기 제2 방향을 따라 연장된 표시 장치.
  6. 제1항에 있어서,
    상기 제2 도전 라인은 상기 도전막과 중첩하는 영역에서 상기 제2 방향을 따라 연장된 줄기부와 상기 줄기부로부터 상기 제1 방향을 따라 연장된 가지부를 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 제1 도전 라인은 적어도 하나의 제1 개구 영역을 갖는 표시 장치.
  8. 제7항에 있어서,
    상기 줄기부는 상기 제1 개구 영역과 중첩하고, 상기 가지부는 일부만 제1 개구 영역과 중첩하는 표시 장치.
  9. 제2항에 있어서,
    상기 제2 도전 라인은 평면상에서 상기 복수의 제1 접촉부를 각각 둘러싸는 표시 장치.
  10. 제1항에 있어서,
    상기 제2 도전 라인은 상기 복수의 제1 컨택홀에 대응하는 복수의 제2 개구 영역을 갖는 표시 장치.
  11. 제1 기판;
    상기 제1 기판 상에 배치된 게이트 라인;
    상기 게이트 라인에 연결된 게이트 드라이버;
    클럭 신호를 전송하는 클럭 라인;
    상기 게이트 라인 및 상기 클럭 라인 상에 배치된 게이트 절연막;
    상기 게이트 절연막에 의해 정의되는 복수의 제1 컨택홀;
    상기 게이트 라인, 상기 클럭 라인 및 상기 게이트 절연막 상에 배치된 상기 클럭 라인과 상기 게이트 드라이버를 연결하는 연결 라인;
    상기 연결 라인 상에 배치되는 보호막;
    상기 보호막에 의해 정의되는 복수의 제2 컨택홀;및
    상기 복수의 제1 컨택홀 및 상기 복수의 제2 컨택홀 상에 배치되고 클럭 라인과 연결 라인을 연결하는 도전막;을 포함하고,
    복수의 제1 컨택홀 및 복수의 제2 컨택홀이 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 서로 교번하여 배치되는 표시 장치.
  12. 제11항에 있어서,
    상기 복수의 제2 컨택홀은 상기 클럭 라인과 중첩하는 표시 장치.
  13. 제11항에 있어서,
    상기 연결 라인은 상기 클럭 라인 상에서 지그재그(zigzag) 형태로 상기 제2 방향을 따라 연장된 표시 장치.
  14. 제11항에 있어서,
    상기 연결 라인은 상기 도전막과 중첩하는 영역에서 상기 제2 방향을 따라 연장된 줄기부와 상기 줄기부로부터 연장된 상기 제1 방향을 따라 연장된 가지부를 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 클럭 라인은 적어도 하나의 제1 개구 영역을 갖는 표시 장치.
  16. 제15항에 있어서,
    상기 줄기부는 상기 제1 개구 영역과 중첩하고, 상기 가지부는 일부만 제1 개구 영역과 중첩하는 표시 장치.
  17. 제11항에 있어서,
    상기 도전막은 상기 복수의 제1 컨택홀을 통해 상기 클럭 라인과 접촉하는 복수의 제1 접촉부를 더 포함하고, 상기 연결 라인은 평면상에서 상기 복수의 제1 접촉부를 각각 둘러싸는 표시 장치.
  18. 제15항에 있어서,
    상기 연결 라인은 상기 복수의 제1 컨택홀에 대응하는 복수의 제2 개구 영역을 갖는 표시 장치.
  19. 제18항에 있어서,
    상기 클럭 라인은 제1 클럭 라인 및 상기 제1 클럭 라인과 일정한 피치(pitch)로 이격되어 배치된 제2 클럭 라인을 포함하고,
    상기 제1 개구 영역 및 상기 제2 개구 영역이 중첩하는 영역의 폭과 제1 클럭 라인과 제2 클럭 라인 사이의 간격의 합은 상기 피치의 30% 이상인 표시 장치.
  20. 제11항에 있어서,
    상기 제1 기판과 대향하는 제2 기판; 및
    상기 클럭 라인과 상기 제2 기판 사이에 배치되는 실링 부재;를 더 포함하고,
    상기 실링 부재는 1.0mm 이상 3.5mm 이하의 폭을 갖는 표시 장치.
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