KR20210098584A

KR20210098584A - 표시 장치

Info

Publication number: KR20210098584A
Application number: KR1020200012120A
Authority: KR
Inventors: 황정환
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-01-31
Filing date: 2020-01-31
Publication date: 2021-08-11

Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 제1 기판, 상기 비표시 영역에 배치되며, 배선 영역 및 스캔 회로블럭을 포함하는 스캔 구동부, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판을 접착하는 도전성 접착제를 포함하며, 상기 스캔 회로블럭은 상기 제1 기판 상에 배치되며, 상기 배선 영역은 상기 제2 기판 상에 배치되고, 상기 스캔 회로블럭과 상기 배선 영역은 서로 중첩하며, 상기 도전성 접착제는 상기 스캔 회로블럭과 상기 배선 영역과 접할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.

표시 장치는 데이터 배선들, 스캔 배선들, 데이터 배선들과 스캔 배선들에 접속된 복수의 화소들을 포함하는 표시 패널, 스캔 배선들에 스캔 신호들을 공급하는 스캔 구동부, 및 데이터 배선들에 데이터 전압들을 공급하는 데이터 구동부를 포함한다. 특히, 스캔 구동부는 표시 패널의 비표시 영역에 형성된다. 이로 인해, 스캔 구동부가 넓은 면적을 차지하게 되어 표시 장치의 비표시 영역이 증가되어 베젤이 증가하게 된다.

본 발명이 해결하고자 하는 과제는 베젤을 줄일 수 있는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 제1 기판, 상기 비표시 영역에 배치되며, 배선 영역 및 스캔 회로블럭을 포함하는 스캔 구동부, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판을 접착하는 도전성 접착제를 포함하며, 상기 스캔 회로블럭은 상기 제1 기판 상에 배치되며, 상기 배선 영역은 상기 제2 기판 상에 배치되고, 상기 스캔 회로블럭과 상기 배선 영역은 서로 중첩하며, 상기 도전성 접착제는 상기 스캔 회로블럭과 상기 배선 영역과 접할 수 있다.

상기 배선 영역은 복수의 클럭 신호 라인을 포함하고, 상기 스캔 회로블럭은 복수의 박막 트랜지스터를 포함하는 복수의 쉬프트 레지스터단을 포함할 수 있다.

상기 스캔 회로블럭은, 상기 제1 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결된 제1 연결 전극을 포함할 수 있다.

상기 배선 영역은, 상기 제1 기판과 마주보는 상기 제2 기판의 일면에 배치된 복수의 클럭 신호 라인, 및 상기 복수의 클럭 신호 라인과 연결된 제2 연결 전극을 포함할 수 있다.

상기 도전성 접착제는 도전볼 및 접착성 수지를 포함할 수 있다.

상기 도전볼은 상기 제1 연결 전극 및 상기 제2 연결 전극과 접할 수 있다.

상기 제1 연결 전극과 상기 제2 연결 전극은 서로 중첩할 수 있다.

상기 박막 트랜지스터는, 상기 제1 기판 상에 배치된 게이트 전극, 상기 게이트 전극 상에 배치된 반도체층, 및 상기 반도체층 상에 배치되며 서로 이격된 소스 전극 및 드레인 전극을 포함할 수 있다.

상기 소스 전극 및 상기 드레인 전극은 제1 방향으로 연장되고, 상기 복수의 클럭 신호 라인 및 복수의 전원 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.

상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 소스 전극과 중첩하고 상기 드레인 전극과 비중첩할 수 있다.

상기 스캔 회로블럭은 전원 연결 라인, 및 상기 전원 연결 라인과 연결된 제3 연결 전극을 더 포함하고, 상기 배선 영역은 복수의 전원 신호 라인, 및 상기 복수의 전원 신호 라인과 연결된 제4 연결 전극을 더 포함할 수 있다.

상기 전원 연결 라인은 상기 박막 트랜지스터와 비중첩하고 상기 복수의 전원 신호 라인은 상기 제1 연결 전극 및 상기 박막 트랜지스터와 중첩할 수 있다.

상기 도전볼은 상기 제3 연결 전극 및 상기 제4 연결 전극에 접할 수 있다.

상기 제1 연결 전극 및 상기 제2 연결 전극에 중첩하는 상기 도전볼은 5 내지 50개일 수 있다.

또한, 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 제1 기판, 상기 비표시 영역에 배치되며, 배선 영역 및 스캔 회로블럭을 포함하는 스캔 구동부, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판을 접착하는 도전성 접착제를 포함하며, 상기 스캔 회로블럭은 상기 제2 기판 상에 배치되고, 상기 배선 영역은 상기 제1 기판 상에 배치되며, 상기 스캔 회로블럭과 상기 배선 영역은 서로 중첩하고, 상기 도전성 접착제는 상기 스캔 회로블럭과 상기 배선 영역과 접할 수 있다.

상기 배선 영역은, 상기 제2 기판과 마주보는 상기 제1 기판의 일면에 배치된 복수의 클럭 신호 라인, 및 상기 복수의 클럭 신호 라인과 연결된 제1 연결 전극을 포함할 수 있다.

상기 스캔 회로블럭은, 상기 제2 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결된 제2 연결 전극을 포함할 수 있다.

상기 전원 연결 라인은 상기 박막 트랜지스터와 비중첩하고 상기 복수의 전원 신호 라인은 상기 제1 연결 전극 및 상기 박막 트랜지스터와 중첩하며, 상기 도전성 접착제는 도전볼을 포함하고, 상기 도전볼은 상기 제3 연결 전극 및 상기 제4 연결 전극에 접할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

일 실시예에 따른 표시 장치에 의하면, 스캔 구동부의 배선 영역과 스캔 구동부의 쉬프트 레지스터단을 서로 다른 기판에 형성하여 중첩 배치함으로써, 비표시 영역을 줄여 베젤을 저감할 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도.
도 3은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도.
도 4는 일 실시예에 따른 표시 장치의 서브 화소를 개략적으로 나타낸 회로도.
도 5는 일 실시예에 따른 소스 구동부를 개략적으로 나타낸 평면도.
도 6은 일 실시예에 따른 표시 장치의 비표시 영역을 개략적으로 나타낸 평면도.
도 7은 일 실시예에 따른 소스 구동부를 개략적으로 나타낸 평면도.
도 8은 도 7의 절취선 I-I'에 따른 단면 구조를 개략적으로 나타낸 도면.
도 9는 도 7의 절취선 II-II'에 따른 단면 구조를 개략적으로 나타낸 도면.
도 10은 도 7의 절취선 III-III'에 따른 단면 구조를 개략적으로 나타낸 도면.
도 11은 도 7의 절취선 I-I'에 따른 다른 실시예의 단면 구조를 개략적으로 나타낸 도면.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이고, 도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.

본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(110)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 패널(110)을 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌측”, “우측”, “상측”, “하측”은 표시 패널(110)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌측”은 X축 방향의 반대 방향, “우측”은 X축 방향, “상측”은 Y축 방향, “하측”은 Y축 방향의 반대 방향을 가리킨다.

본 명세서에서, 일 실시예에 따른 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.

이하에서는, 일 실시예에 따른 표시 장치(10)가 복수의 소스 구동부(121)들을 포함하는 중대형 표시 장치인 것을 예시하였으나, 이에 한정되지 않는다. 일 실시예에 따른 표시 장치(10)는 하나의 소스 구동부(121)를 포함하는 소형 표시 장치일 수 있으며, 연성 필름(122)들과 데이터 회로 보드(140)들, 및 케이블(150)들은 생략될 수 있다. 또한, 일 실시예에 따른 표시 장치(10)가 소형 표시 장치인 경우, 소스 구동부(121)와 타이밍 제어부(170)는 하나의 집적회로로 통합되어 하나의 회로 보드 상에 배치되거나, 표시 패널(110)의 제1 기판(111) 상에 접착될 수 있다. 중대형 표시 장치의 예로는 텔레비전과 모니터 등이 있으며, 소형 표시 장치의 예로는 스마트폰, 태블릿 PC 등이 있다.

도 1 및 도 2를 참조하면, 표시 장치(10)는 표시 패널(110), 소스 구동부(121)들을 포함하는 데이터 구동부(120), 연성 필름(122)들, 데이터 회로 보드(140)들, 제1 케이블(150)들, 제어 회로 보드(160), 타이밍 제어부(170), 전원 공급부(171), 및 스캔 구동부(200)를 포함한다.

표시 패널(110)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(110)은 도 2와 같이 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(110)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 또한, 도 2에서는 표시 패널(110)이 평탄하게 형성된 것을 예시하였으나, 이에 한정되지 않는다. 표시 패널(110)은 소정의 곡률로 구부러지는 곡면부를 포함할 수 있다.

표시 패널(110)은 제1 기판(111)과 제2 기판(112)을 포함할 수 있다. 제2 기판(112)은 제1 기판(111)의 제1 면과 마주보게 배치될 수 있다. 제1 기판(111)과 제2 기판(112)은 리지드(rigid)하거나 플렉시블(flexible)하게 형성될 수 있다. 제1 기판(111)은 유리 또는 플라스틱으로 형성될 수 있다. 제2 기판(112)은 유리, 플라스틱, 봉지 필름, 또는 배리어 필름으로 형성될 수 있다. 또는, 제2 기판(112)은 생략될 수 있다.

또한, 표시 패널(110)은 액정 표시 패널, 유기 발광 다이오드를 이용하는 유기 발광 표시 패널, 양자점 발광층을 포함하는 양자점 발광 표시 패널, 무기 반도체를 포함하는 무기 발광 표시 패널, 및 초소형 발광 다이오드(micro light emitting diode(LED))를 이용하는 초소형 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(110)이 액정 표시 패널인 것을 중심으로 설명하였으나, 이에 한정되지 않는다.

표시 패널(110)은 서브 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(110)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 구동부(200)가 배치되어 스캔 신호를 서브 화소(PX)들에 인가할 수 있다.

도 2에서는 스캔 신호 구동부(200)가 표시 영역(DA)의 양 측, 예를 들어 표시 영역(DA)의 좌측과 우측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 신호 구동부(200)는 표시 영역(DA)의 일 측, 예를 들어, 좌측 또는 우측의 비표시 영역(NDA)에 형성될 수 있다.

연성 필름(122)들 각각의 일 측은 표시 패널(110)의 제1 기판(111)의 제1 면 상에 부착되며, 타 측은 데이터 회로 보드(140)의 일면 상에 부착될 수 있다. 구체적으로, 제2 기판(112)의 크기가 제1 기판(111)의 크기보다 작기 때문에, 제1 기판(111)의 일 측은 제2 기판(112)에 의해 덮이지 않고 노출될 수 있다. 제2 기판(112)에 의해 덮이지 않고 노출된 제1 기판(111)의 일 측에는 연성 필름(122)들이 부착될 수 있다. 연성 필름(122)들 각각은 이방성 도전 필름(anisotropic conductive film)을 이용하여 제1 기판(111)의 제1 면과 데이터 회로 보드(140)의 일면 상에 부착될 수 있다.

연성 필름(122)들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)과 같은 플렉시블 필름(flexible film)일 수 있다. 연성 필름(122)들은 제1 기판(111)의 하부로 벤딩(bending)될 수 있으며, 이 경우 데이터 회로 보드(140)들, 제1 케이블(150)들, 및 제어 회로 보드(160)는 표시 패널(110)의 하면 상에 배치될 수 있다. 도 1 및 도 2에서는 8 개의 연성 필름(122)들이 표시 패널(110)의 제1 기판(111) 상에 부착되는 것을 예시하였으나, 본 명세서에서 연성 필름(122)들의 개수는 이에 한정되지 않는다.

연성 필름(122)들 각각의 일면 상에는 데이터 구동부(120)의 소스 구동부(121)들이 배치될 수 있다. 소스 구동부(121)들은 집적 회로(integrated circuit, IC)로 형성될 수 있다.

데이터 회로 보드(140)들 각각은 제1 케이블(150)들을 통해 제어 회로 보드(160)에 연결될 수 있다. 소스 회로 보드(140)들 각각은 제1 케이블(150)들에 연결되기 위한 제1 커넥터(151)들을 포함할 수 있다. 소스 회로 보드(140)들은 연성 인쇄회로보드(flexible printed circuit board) 또는 인쇄회로보드(printed circuit board)일 수 있다. 제1 케이블(150)들은 가요성 케이블(flexible cable)일 수 있다.

제어 회로 보드(160)는 제1 케이블(150)들을 통해 소스 회로 보드(140)들에 연결될 수 있다. 이를 위해, 제어 회로 보드(160)는 제1 케이블(150)들에 연결되기 위한 제2 커넥터(152)들을 포함할 수 있다. 제어 회로 보드(160)는 연성 인쇄회로보드 또는 인쇄회로보드일 수 있다.

도 1 및 도 2에서는 4 개의 제1 케이블(150)들이 데이터 회로 보드(140)들과 제어 회로 보드(160)를 연결하는 것을 예시하였으나, 본 명세서에서 제1 케이블(150)들의 개수는 이에 한정되지 않는다. 또한, 도 1 및 도 2에서는 2 개의 데이터 회로 보드(140)들을 예시하였으나, 본 명세서에서 데이터 회로 보드(140)들의 개수는 이에 한정되지 않는다.

또한, 연성 필름(122)들의 개수가 적은 경우, 데이터 회로 보드(140)들은 생략될 수 있다. 이 경우, 연성 필름(122)들은 제어 회로 보드(160)에 직접 연결될 수 있다.

제어 회로 보드(160)의 일면 상에는 타이밍 제어부(170)가 배치될 수 있다. 타이밍 제어부(170)는 집적 회로로 형성될 수 있다. 타이밍 제어부(170)는 시스템 회로 보드의 시스템 온 칩으로부터 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다.

도 3은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이고, 도 4는 일 실시예에 따른 표시 장치의 서브 화소를 개략적으로 나타낸 회로도이다.

도 3을 참조하면, 일 실시예에 따른 표시 장치는 표시 패널(110), 데이터 구동부(120), 스캔 구동부(200), 및 타이밍 제어부(170)를 포함한다. 표시 패널(110)의 아래에는 표시 패널에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

표시 패널(110)은 액정층을 사이에 두고 대향하는 박막 트랜지스터 어레이 기판(또는 제1 기판)과 컬러필터 어레이 기판(또는 제2 기판)을 포함한다. 표시 패널(110)에는 비디오 데이터를 표시하기 위한 화소 어레이가 형성된다. 화소 어레이는 데이터 라인들과 스캔 라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 화소들을 포함하여 비디오 데이터를 표시한다.

화소들은 R 화소, G 화소, 및 B 화소일 수 있다. 화소들의 액정셀들은 화소 전극에 인가되는 데이터 전압과 공통 전극에 인가되는 공통 전압의 전계차에 의해 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. 공통 전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 어레이 기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 박막 트랜지스터 어레이 기판 상에 형성된다.

박막 트랜지스터 어레이 기판은 데이터 라인들, 스캔 라인들, 박막 트랜지스터들, 박막 트랜지스터들에 1:1로 접속된 화소 전극들, 화소 전극들에 1:1로 접속된 도시하지 않은 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 표시 패널(110)의 컬러필터 어레이 기판 상에는 블랙 매트릭스와 컬러필터가 형성된다. 표시 패널(110)의 컬러필터 어레이 기판과 박막 트랜지스터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

일 실시예에서 적용 가능한 예로 액정 표시 장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정 모드로도 구현될 수 있다. 일 실시예의 액정 표시 장치는 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정 표시 장치와 반투과형 액정 표시 장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

데이터 구동부(120)는 다수의 소스 구동부들을 포함한다. 소스 구동부들의 출력 채널들은 화소 어레이의 데이터 라인들에 1:1로 접속된다. 소스 구동부들 각각은 타이밍 제어부(170)로부터 디지털 비디오 데이터를 입력받는다. 소스 구동부들은 타이밍 제어부(170)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터전압으로 변환하여 출력채널들을 통해 화소 어레이의 데이터 라인들에 공급한다. 소스 구동부들은 타이밍 제어부(170)의 제어 하에 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 각각의 데이터 라인들에 공급되는 데이터 전압의 극성을 1 프레임기간 동안 동일하게 유지한 후, 다음 프레임기간에 데이터 전압의 극성을 반전시킨다. 따라서, 소스 구동부들은 컬럼 인버젼 방식과 실질적으로 동일하게 데이터 전압들의 극성을 1 프레임기간 동안 동일하게 유지하고, 1 프레임기간 주기로 데이터 전압의 극성을 반전시킨다.

스캔 구동부(200)는 타이밍 제어부(170)로부터의 스캔 타이밍 제어신호에 응답하여 화소 어레이의 스캔 라인들에 스캔 펄스를 순차적으로 공급한다. 타이밍 제어부(170)는 제어 회로 보드(160)로부터 입력되는 디지털 비디오 데이터를 데이터 구동부(120)의 소스 구동부들에 공급한다. 그리고 타이밍 제어부(170)는 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 스캔 구동부(200)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호를 발생한다.

도 4를 참조하면, 일 실시예의 표시 장치는, 디지털 비디오 데이터를 감마기준 전압을 기준으로 아날로그 데이터 전압으로 변환하여 데이터 라인(DL)에 공급함과 동시에 스캔 펄스를 스캔 라인(GL)에 공급하여, 데이터 전압을 액정셀(Clc)에 충전시킨다. 이를 위해, 박막 트랜지스터(TFT)의 게이트 전극은 스캔 라인(GL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 그리고 박막 트랜지스터(TFT)의 드레인 전극은 액정셀(Clc)의 화소 전극과 스토리지 커패시터(Cst)의 일측 전극에 접속된다. 액정셀(Clc)의 공통 전극에는 공통전압(Vcom)이 공급된다. 스토리지 커패시터(Cst)는 박막 트랜지스터가 턴-온될 때 데이터 라인(DL)으로부터 인가되는 데이터 전압을 충전하여 액정셀(Clc)의 전압을 일정하게 유지하는 역할을 한다. 스캔 펄스가 스캔 라인(GL)에 인가되면 박막 트랜지스터는 턴-온(Turn-on)되어 소스 전극과 드레인 전극 사이의 채널을 형성하여 데이터 라인(DL) 상의 전압을 액정셀(Clc)의 화소 전극에 공급한다. 이때 액정셀(Clc)의 액정분자들은 화소 전극과 공통 전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 가변하게 된다. 이와 같은 원리로 일 실시예의 표시 장치가 작동된다.

도 5는 일 실시예에 따른 소스 구동부를 개략적으로 나타낸 평면도이다.

도 5를 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 기판(111) 상에 복수의 서브 화소(PX)가 배치된 표시 영역(DA)과 각종 회로 및 배선 등이 형성된 비표시 영역(NDA)이 배치될 수 있다.

표시 영역(DA)의 일측에 배치된 비표시 영역(NDA)에는 소스 구동부(200)가 배치될 수 있다. 소스 구동부(200)는 크게 각종 신호 배선들이 배치된 배선 영역(SGA)과 스캔 회로블럭(SDR)을 포함할 수 있다.

배선 영역(SGA)은 클럭신호를 전달하는 클럭 신호 라인들(CKL), 전원 신호 라인들(VSL)이 배치될 수 있다. 전원 신호 라인들(VSL)은 예를 들어, 전원 전압 신호 라인, 기저 전압 신호 라인, 제1 전원 전압 신호 라인, 제2 전원 전압 신호 라인, 스타트 신호 라인, 리셋 신호 라인 등을 포함할 수 있다.

스캔 회로블럭(SDR)은 배선 영역(SGA)과 표시 영역(DA) 사이에 배치될 수 있다. 스캔 회로블럭(SDR)은 복수의 쉬프트 레지스터단(ST1, ST2, ST3, ST4, ST5)으로 구성되는 쉬프트 레지스터(shift register)를 포함할 수 있다. 쉬프트 레지스터단(ST1~ST5)은 외부로부터 공급받은 스캔 제어신호를 이용하여 박막 트랜지스터를 턴-온하는 스캔 신호를 순차적으로 생성할 수 있다.

전술한 비표시 영역(NDA)에 배치된 소스 구동부(200)는 표시 영역(DA) 외측에 배치되어 비표시 영역(NDA)이 증가되는 요인으로 작용하게 된다.

하기에서는 비표시 영역(NDA)의 폭을 줄여 베젤을 줄일 수 있는 표시 장치에 대해 설명하기로 한다.

도 6은 일 실시예에 따른 표시 장치의 비표시 영역을 개략적으로 나타낸 평면도이고, 도 7은 일 실시예에 따른 소스 구동부를 개략적으로 나타낸 평면도이며, 도 8은 도 7의 절취선 I-I'에 따른 단면 구조를 개략적으로 나타낸 도면이고, 도 9는 도 7의 절취선 II-II'에 따른 단면 구조를 개략적으로 나타낸 도면이며, 도 10은 도 7의 절취선 III-III'에 따른 단면 구조를 개략적으로 나타낸 도면이다. 도 11은 도 7의 절취선 I-I'에 따른 다른 실시예의 단면 구조를 개략적으로 나타낸 도면이다.

도 6을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 기판(111) 상에 복수의 서브 화소(PX)가 배치된 표시 영역(DA)과 각종 회로 및 배선 등이 형성된 비표시 영역(NDA)이 배치될 수 있다. 표시 영역(DA)의 일측에 배치된 비표시 영역(NDA)에는 소스 구동부(200)가 배치될 수 있다. 소스 구동부(200)는 크게 각종 신호 배선들이 배치된 배선 영역(SGA)과 스캔 회로블럭(SDR)을 포함할 수 있다.

본 실시예에서는 배선 영역(SGA)이 스캔 회로블럭(SDR)과 중첩하여 배치되는 점에서 도 5의 실시예와 차이가 있으며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.

도 6을 참조하면, 배선 영역(SGA)은 클럭신호를 전달하는 클럭 신호 라인들(CKL), 전원 신호 라인들(VSL)이 배치될 수 있다. 배선 영역(SGA)은 스캔 회로블럭(SDR)과 중첩하여 배치될 수 있다. 구체적으로, 클럭 신호 라인들(CKL)은 제1 내지 제8 클럭 신호 라인(CK1~CK8)을 포함할 수 있으며, 복수의 쉬프트 레지스터단(ST1~ST5)과 중첩하여 배치될 수 있다. 클럭 신호 라인들(CKL) 중 최외곽에 배치된 클럭 신호 라인(CKL)은 복수의 쉬프트 레지스터단(ST1~ST5)과 중첩될 수 있다. 다른 실시예에서 클럭 신호 라인들(CKL) 중 최외곽에 배치된 클럭 신호 라인(CKL)은 복수의 쉬프트 레지스터단(ST1~ST5)과 비중첩될 수 있다. 다만, 본 실시예에서는 클럭 신호 라인들(CKL) 중 대부분이 복수의 쉬프트 레지스터단(ST1~ST5)과 중첩될 수 있다.

복수의 전원 신호 라인들(VSL)은 복수의 쉬프트 레지스터단(ST1~ST5)과 중첩하여 배치될 수 있다. 복수의 전원 신호 라인들(VSL) 중 최외곽에 배치된 전원 신호 라인(VSL)은 복수의 쉬프트 레지스터단(ST1~ST5)과 중첩될 수 있다. 다른 실시예에서 복수의 전원 신호 라인들(VSL) 중 최외곽에 배치된 전원 신호 라인(VSL)은 복수의 쉬프트 레지스터단(ST1~ST5)과 비중첩될 수 있다. 다만, 본 실시예에서는 복수의 전원 신호 라인들(VSL) 중 대부분이 복수의 쉬프트 레지스터단(ST1~ST5)과 중첩될 수 있다. 복수의 전원 신호 라인들(VSL)은 예를 들어, 전원 전압 신호 라인, 기저 전압 신호 라인, 제1 전원 전압 신호 라인, 제2 전원 전압 신호 라인, 스타트 신호 라인, 리셋 신호 라인 등을 포함할 수 있다. 도 6 내지 도 11에서 예시적인 실시예로 1개 혹은 2개의 라인으로 복수의 전원 신호 라인들을 도시하고 설명하지만 이에 한정되지 않으며, 전술한 복수의 전원 신호 라인들을 모두 포함할 수 있다.

일 실시예에서 클럭 신호 라인들(CKL)과 전원 신호 라인들(VSL)은 쉬프트 레지스터단(ST1~ST5)과 서로 다른 기판에 배치됨으로써, 서로 중첩할 수 있다.

도 7 내지 도 9를 참조하면, 제1 기판(111) 상에 쉬프트 레지스터단을 구성하는 박막 트랜지스터(TFT)가 배치되고, 제2 기판(112) 상에 클럭 신호 라인들 중 제1 클럭 신호 라인(CK1)이 배치될 수 있다. 박막 트랜지스터(TFT)와 제1 클럭 신호 라인(CK1)은 도전성 접착제(COA)를 통해 연결될 수 있다.

구체적으로, 제1 기판(111) 상에 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 X축 방향으로 연장되어 배치될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 또한, 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다층일 수 있다. 예를 들어, 게이트 전극(GE)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

게이트 전극(GE) 상에 게이트 전극(GE)을 절연시키는 제1 절연층(115) 이 배치될 수 있다. 제1 절연층(115)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘산화질화물(SiOxNy)로 이루어질 수 있으며, 단층 또는 이들의 다층일 수 있다.

제1 절연층(115) 상에 반도체층(ACT)이 배치될 수 있다. 반도체층(ACT)은 게이트 전극(GE)과 중첩 배치될 수 있다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 본 실시예에서는 반도체층(ACT)이 다결정 실리콘 반도체인 것을 예로 설명한다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.

반도체층(ACT) 상에 서로 이격된 오믹 콘택층(OME)이 배치될 수 있다. 오믹 콘택층(OME)은 반도체층(ACT)과 소스 전극(SE), 및 반도체층(ACT)과 드레인 전극(DE) 사이에 배치되어, 금속과 실리콘 사이의 쇼트키 배리어(shottky barrier) 즉 일함수를 낮춰 접촉 저항을 낮출 수 있다. 오믹 콘택층(OME)은 n형 불순물이 고농도로 도핑된 비정질 실리콘으로 이루어질 수 있다. 오믹 콘택층(OME)이 서로 이격된 간격에 대응되는 반도체층(ACT)의 영역은 반도체층(ACT)의 채널(channel)로 작용한다.

오믹 콘택층(OME) 상에 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격 배치될 수 있다. 소스 전극(SE)은 반도체층(ACT)의 소스 영역에 배치되고, 드레인 전극(DE)은 소스 전극(SE)과 이격되어 반도체층(ACT)의 드레인 영역에 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 오믹 콘택층(OME)을 통해 반도체층(ACT)의 소스 영역과 드레인 영역에 연결될 수 있다.

소스 전극(SE) 및 드레인 전극(DE)은 단층 또는 다층으로 이루어질 수 있다. 소스 전극(SE) 및 드레인 전극(DE)이 단층인 경우, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 또한, 소스 전극(SE) 및 드레인 전극(DE)이 다층인 경우, 구리/티타늄 또는 몰리브덴/알루미늄-네오디뮴의 2층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3층으로 이루어질 수 있다.

따라서, 게이트 전극(GE), 반도체층(ACT), 오믹 콘택층(OME), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 박막 트랜지스터(TFT)가 구성될 수 있다.

박막 트랜지스터(TFT) 상에 제2 절연층(116)이 배치될 수 있다. 제2 절연층(116)은 하부의 소자들을 보호하고 단차를 평탄화하는 평탄화막일 수 있다. 제2 절연층(116)은 박막 트랜지스터(TFT)의 소스 전극(SE)(또는 드레인 전극)을 노출시키는 제1 콘택홀(CH1)을 포함할 수 있다. 제2 절연층(116)은 무기물 또는 유기물로 이루어질 수 있다. 제2 절연층(116)이 무기물인 경우 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiOxNy)의 단층 또는 이들의 다층으로 이루어질 수 있다. 제2 절연층(116)이 유기물인 경우 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트계 수지(acrylate series resin) 등의 유기물로 이루어질 수 있다.

제2 절연층(116) 상에 제1 연결 전극(CCE1)이 배치될 수 있다. 제1 연결 전극(CCE1)은 제2 절연층(116)의 제1 콘택홀(CH1)을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)(또는 드레인 전극)에 전기적으로 연결될 수 있다. 제1 연결 전극(CCE1)은 금속 산화물로 이루어질 수 있다. 제1 연결 전극(CCE1)은 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO)로 이루어질 수 있으나 이에 한정되지 않으며 금속 산화물이라면 적용 가능하다.

한편, 제1 기판(111)과 대향하는 제2 기판(112)이 배치될 수 있다. 제2 기판(112)의 일면 즉 제1 기판(111)과 마주보는 면에는 제1 클럭 신호 라인(CK1)이 배치될 수 있다. 제1 클럭 신호 라인(CK1)은 Y축 방향으로 연장되어 배치될 수 있다. 제1 클럭 신호 라인(CK1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다.

제1 클럭 신호 라인(CK1) 상에 제3 절연층(117)이 배치될 수 있다. 제3 절연층(117)은 제1 클럭 신호 라인(CK1)을 절연시키는 절연층일 수 있다. 제3 절연층(117)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘산화질화물(SiOxNy)로 이루어질 수 있으며, 단층 또는 이들의 다층일 수 있다. 제3 절연층(117)은 제1 클럭 신호 라인(CK1)을 노출시키는 제2 콘택홀(CH2)을 포함할 수 있다.

제3 절연층(117) 상에 제2 연결 전극(CCE2)이 배치될 수 있다. 제2 연결 전극(CCE2)은 제3 절연층(117)의 제2 콘택홀(CH2)을 통해 제1 클럭 신호 라인(CK1)에 전기적으로 연결될 수 있다. 제2 연결 전극(CCE2)은 금속 산화물로 이루어질 수 있다. 제2 연결 전극(CCE2)은 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO)로 이루어질 수 있다.

제1 기판(111)과 제2 기판(112) 사이에 도전성 접착제(COA)가 배치될 수 있다. 도전성 접착제(COA)는 제1 기판(111)과 제2 기판(112)을 접착하는 접착제의 역할과 더불어, 제1 연결 전극(CCE1)과 제2 연결 전극(CCE2)을 전기적으로 연결하는 역할을 할 수 있다. 도전성 접착제(COA)는 도전볼(CB) 및 도전볼(CB)이 분산되어 있는 접착성 수지(AL)를 포함할 수 있다. 도전볼(CB)은 구리(Cu), 니켈(Ni), 아연(Zn) 또는 실리콘(Si) 중 어느 하나를 포함할 수 있다. 접착성 수지(AL)는 열경화성 수지 또는 자외선 등에 의해 경화되는 광경화 수지일 수 있다. 예를 들어, 접착성 수지(AL)는 에폭시 수지, 실리콘 수지, 아크릴 수지 등일 수 있다.

도 7에 도시된 바와 같이, 제1 기판(111)에 배치된 제1 연결 전극(CCE1)은 소스 전극(CE)과 중첩되고, 제2 기판(112)에 배치된 제2 연결 전극(CCE3)과 중첩하여 배치될 수 있다. 제1 연결 전극(CCE1)은 제1 클럭 신호 라인(CK1)과 중첩 배치될 수 있으며, 적어도 2개 이상의 섬(island) 패턴으로 이루어질 수 있다. 다른 실시예에서 제1 연결 전극(CCE1)은 하나의 일체형(one body) 패턴으로도 이루어질 수 있다.

제2 기판(112)에 배치된 제2 연결 전극(CCE2)은 X축 방향으로 연장되어 배치되고, 소스 전극(SE)과 나란하게 배치될 수 있다. 제2 연결 전극(CCE2)은 제1 클럭 신호 라인(CK1)과 수직하게 교차할 수 있으며, 제1 클럭 신호 라인(CK1)과 인접한 다른 클럭 신호 라인들과 수직하게 교차 배치될 수 있다. 제2 연결 전극(CCE2)은 도전볼(CB)과의 컨택 저항을 낮추기 위해, 제1 클럭 신호 라인(CK1) 뿐만 아니라 인접한 다른 신호 라인들 예를 들어 제2 내지 제8 클럭 신호 라인들(CK2~CK8) 및 전원 신호 라인(VSL)과 중첩하여 배치될 수 있다.

또한, 도 7에 도시된 바와 같이, 제1 연결 전극(CCE1)은 드레인 전극(DE)과 비중첩하고, 제2 연결 전극(CCE2)이 드레인 전극(DE)과 비중첩할 수 있다. 그러나, 이에 한정되지 않으며 제1 연결 전극(CCE1)은 드레인 전극(DE)과 중첩할 수 있고 제2 연결 전극(CCE2)은 드레인 전극(DE)과 중첩할 수도 있다.

도전볼(CB)은 제1 기판(111)의 제1 연결 전극(CCE1) 및 제2 기판(112)의 제2 연결 전극(CCE2)과 중첩하게 배치될 수 있고, 제1 연결 전극(CCE1)과 제2 연결 전극(CCE2)에 직접 접할 수 있다.

도 9에 도시된 바와 같이, 도전볼(CB)은 제1 연결 전극(CCE1)과 제2 연결 전극(CCE2) 사이의 콘택 저항을 낮추기 위해, 복수 개로 배치될 수 있다. 예시적인 실시예에서 제1 연결 전극(CCE1)과 제2 연결 전극(CCE2)에 각각 접하는 도전볼(CB)은 적어도 5개 이상 배치될 수 있다. 일 실시예에서 제1 연결 전극(CCE1)과 제2 연결 전극(CCE2)에 각각 접하는 도전볼(CB)의 개수는 5 내지 50개일 수 있다.

한편, 도 7 및 도 10을 참조하면, 제1 기판(111) 상에 전원 연결 라인(VCL)이 배치되고, 제2 기판(112) 상에 전원 신호 라인(VSL)이 배치될 수 있다. 전원 연결 라인(VCL)과 전원 신호 라인(VSL)은 도전성 접착제(COA)를 통해 연결될 수 있다.

도 7에 도시된 바와 같이, 제1 클럭 신호 라인(CK1)과 나란하게 전원 신호 라인(VSL)이 배치될 수 있다. 전원 신호 라인(VSL)은 전원 신호 라인(VSL)과 교차하는 전원 연결 라인(VCL)과 교차하여 중첩할 수 있다. 전원 연결 라인(VCL)은 드레인 전극(DE)의 일측에 배치되어 드레인 전극(DE)과 나란하게 X축 방향으로 연장되어 배치될 수 있다.

도 10에 도시된 바와 같이, 제1 기판(111) 상에 전원 연결 라인(VCL)이 배치될 수 있다. 전원 연결 라인(VCL)은 전술한 게이트 전극(GE)과 동일한 물질로 이루어질 수 있다.

전원 연결 라인(VCL) 상에 제1 절연층(115)이 배치될 수 있다. 제1 절연층(115) 상에 제2 절연층(116)이 배치될 수 있다. 제1 절연층(115) 및 제2 절연층(116)은 전원 연결 라인(VCL)을 노출하는 제3 콘택홀(CH3)을 포함할 수 있다. 제2 절연층(116) 상에 제3 연결 전극(CCE3)이 배치될 수 있다. 제3 연결 전극(CCE3)은 제3 콘택홀(CH3)을 통해 전원 연결 라인(VCL)에 연결될 수 있다. 제3 연결 전극(CCE3)은 전술한 제1 연결 전극(CCE1)과 동일층 상에 배치되고 동일한 물질을 포함할 수 있다.

제2 기판(112) 상에 전원 신호 라인(VSL)이 배치될 수 있다. 전원 신호 라인(VSL)은 전술한 제1 클럭 신호 라인(CK1)과 동일층 상에 배치되고 동일한 물질을 포함할 수 있다. 전원 신호 라인(VSL) 상에 제3 절연층(117)이 배치될 수 있다. 제3 절연층(117)은 전원 신호 라인(VSL)을 노출시키는 제4 콘택홀(CH4)을 포함할 수 있다. 제3 절연층(117) 상에 제4 연결 전극(CCE4)이 배치될 수 있다. 제4 연결 전극(CCE4)은 제4 콘택홀(CH4)을 통해 전원 신호 라인(VSL)에 연결될 수 있다. 제4 연결 전극(CCE4)은 전술한 제2 연결 전극(CCE2)과 동일층 상에 배치되고 동일한 물질을 포함할 수 있다.

제1 기판(111)과 제2 기판(112) 사이에 도전성 접착제(COA)가 배치될 수 있다. 도전성 접착제(COA)는 제1 기판(111)과 제2 기판(112)을 접착하는 접착제의 역할과 더불어, 제3 연결 전극(CCE3)과 제2 연결 전극(CCE4)을 전기적으로 연결하는 역할을 할 수 있다. 따라서, 전원 연결 라인(VCL)과 전원 신호 라인(VSL)은 도전볼(CB)을 통해 전기적으로 연결될 수 있다.

도 7에 도시된 바와 같이, 제1 기판(111)에 배치된 전원 연결 라인(VCL)은 드레인 전극(DE)과 비중첩하고 서로 이격되어 배치될 수 있다. 전원 연결 라인(VCL)은 제1 클럭 신호 라인(CK1)과 중첩하여 교차 배치될 수 있다. 제3 연결 전극(CCE3)은 전원 신호 라인(VSL)과 중첩 배치될 수 있으며, 적어도 2개 이상의 섬(island) 패턴으로 이루어질 수 있다. 다른 실시예에서 제3 연결 전극(CCE3)은 하나의 일체형(one body) 패턴으로도 이루어질 수 있다.

제2 기판(112)에 배치된 제4 연결 전극(CCE4)은 X축 방향으로 연장되어 배치되고, 제2 연결 전극(CCE2) 및 전원 연결 라인(VCL)과 나란하게 배치될 수 있다. 제4 연결 전극(CCE4)은 제1 클럭 신호 라인(CK1)과 수직하게 교차할 수 있으며, 제1 클럭 신호 라인(CK1)과 인접한 다른 클럭 신호 라인들과 수직하게 교차 배치될 수 있다. 제4 연결 전극(CCE4)은 도전볼(CB)과의 컨택 저항을 낮추기 위해, 제1 클럭 신호 라인(CK1) 뿐만 아니라 인접한 다른 신호 라인들 예를 들어 제2 내지 제8 클럭 신호 라인들(CK2~CK8)과 중첩하여 배치될 수 있다.

도전볼(CB)은 제1 기판(111)의 제3 연결 전극(CCE3) 및 제2 기판(112)의 제4 연결 전극(CCE4)과 중첩하게 배치될 수 있고, 제3 연결 전극(CCE3)과 제4 연결 전극(CCE4)에 직접 접할 수 있다.

도 10에 도시된 바와 같이, 도전볼(CB)은 제3 연결 전극(CCE3)과 제4 연결 전극(CCE4) 사이의 콘택 저항을 낮추기 위해, 복수 개로 배치될 수 있다. 예시적인 실시예에서 제3 연결 전극(CCE3)과 제4 연결 전극(CCE4)에 각각 접하는 도전볼(CB)은 적어도 5개 이상 배치될 수 있다. 일 실시예에서 제3 연결 전극(CCE3)과 제4 연결 전극(CCE4)에 각각 접하는 도전볼(CB)의 개수는 5 내지 50개일 수 있다.

전술한 도 6 내지 도 10의 실시예들은 배선 영역에 배치된 클럭 신호 라인들과 전원 신호 라인들을 제2 기판에 배치하여 제1 기판에 배치된 쉬프트 레지스터단과 중첩 배치함으로써, 비표시 영역을 줄여 베젤을 저감할 수 있다.

한편, 도 6 내지 도 10의 실시예들은 클럭 신호 라인들과 전원 신호 라인들을 제2 기판에 배치하였지만, 이에 한정되지 않으며, 클럭 신호 라인들 또는 전원 신호 라인들 중 어느 하나만 제2 기판에 배치할 수도 있다.

도 11을 참조하면, 다른 실시예에서는 제1 기판(111)에 제1 클럭 신호 라인(CK1)을 배치하고 제2 기판(112)에 쉬프트 레지스터단의 박막 트랜지스터(TFT)를 배치하여, 도전성 접착제(COA)를 통해 제1 클럭 신호 라인(CK1)과 박막 트랜지스터(TFT)를 연결할 수 있다.

도 11의 실시예에서는 제1 기판(111)에 배선 영역(SGA)이 배치되고 제2 기판(112)에 스캔 회로블럭(SDR)이 배치되는 점에서 도 6 내지 도 10의 실시예와 차이가 있으며, 이외의 구성은 실질적으로 동일하거나 유사하다. 따라서, 중복되는 설명은 생략하며 차이점을 위주로 설명한다.

도 11을 참조하면, 제1 기판(111) 상에 제1 클럭 신호 라인(CK1)이 배치될 수 있다. 제1 클럭 신호 라인(CK1) 상에 제1 절연층(115)이 배치되고, 제1 절연층(115) 상에 제2 절연층(116)이 배치될 수 있다. 제1 절연층(115) 및 제2 절연층(116)은 제1 클럭 신호 라인(CK1)을 노출시키는 제1 콘택홀(CH1)을 포함할 수 있다. 제2 절연층(116) 상에 제1 연결 전극(CCE1)이 배치될 수 있다. 제1 연결 전극(CCE1)은 제1 콘택홀(CH1)을 통해 제1 클럭 신호 라인(CK1)과 연결될 수 있다.

제1 기판(111)과 대향하는 제2 기판(112)의 일면 상에 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 전극(GE)을 절연시키는 제3 절연층(117) 이 배치될 수 있다. 제3 절연층(117) 상에 반도체층(ACT)이 배치될 수 있다. 반도체층(ACT)은 게이트 전극(GE)과 중첩 배치될 수 있다. 반도체층(ACT)은 산화물 반도체로 이루어질 수 있다.

반도체층(ACT) 상에 서로 이격된 오믹 콘택층(OME)이 배치될 수 있다. 오믹 콘택층(OME)은 n형 불순물이 고농도로 도핑된 비정질 실리콘으로 이루어질 수 있다. 오믹 콘택층(OME)이 서로 이격된 간격에 대응되는 반도체층(ACT)의 영역은 반도체층(ACT)의 채널(channel)로 작용한다.

오믹 콘택층(OME) 상에 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격 배치될 수 있다. 소스 전극(SE)은 반도체층(ACT)의 소스 영역에 배치되고, 드레인 전극(DE)은 소스 전극(SE)과 이격되어 반도체층(ACT)의 드레인 영역에 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 오믹 콘택층(OME)을 통해 반도체층(ACT)의 소스 영역과 드레인 영역에 연결될 수 있다. 따라서, 게이트 전극(GE), 반도체층(ACT), 오믹 콘택층(OME), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 박막 트랜지스터(TFT)가 구성될 수 있다.

박막 트랜지스터(TFT) 상에 제4 절연층(118)이 배치될 수 있다. 제4 절연층(118)은 하부의 소자들을 보호하고 단차를 평탄화하는 평탄화막일 수 있다. 제4 절연층(118)은 박막 트랜지스터(TFT)의 소스 전극(SE)(또는 드레인 전극)을 노출시키는 제2 콘택홀(CH2)을 포함할 수 있다. 제4 절연층(118)은 무기물 또는 유기물로 이루어질 수 있다. 제4 절연층(118)이 무기물인 경우 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiOxNy)의 단층 또는 이들의 다층으로 이루어질 수 있다. 제4 절연층(118)이 유기물인 경우 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트계 수지(acrylate series resin) 등의 유기물로 이루어질 수 있다.

제4 절연층(118) 상에 제2 연결 전극(CCE2)이 배치될 수 있다. 제1 연결 전극(CCE2)은 제4 절연층(118)의 제2 콘택홀(CH2)을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)(또는 드레인 전극)에 전기적으로 연결될 수 있다. 제2 연결 전극(CCE2)은 금속 산화물로 이루어질 수 있다.

제1 기판(111)과 제2 기판(112) 사이에 도전성 접착제(COA)가 배치될 수 있다. 도전성 접착제(COA)는 제1 기판(111)과 제2 기판(112)을 접착하는 접착제의 역할과 더불어, 제1 연결 전극(CCE1)과 제2 연결 전극(CCE2)을 전기적으로 연결하는 역할을 할 수 있다. 도전성 접착제(COA)는 도전볼(CB) 및 도전볼(CB)이 분산되어 있는 접착성 수지(AL)를 포함할 수 있다.

도 11에 도시된 바와 같이, 본 실시예에서는 제1 기판에 배선 영역을 배치하고 제2 기판에 스캔 회로블럭을 배치할 수 있다. 일반적으로 제1 기판에 스캔 회로블럭이 형성되는 경우, 표시 영역의 서브 화소의 스위칭 소자인 박막 트랜지스터들과 동일한 공정으로 형성될 수 있다. 따라서, 스캔 회로블럭의 박막 트랜지스터와 서브 화소의 박막 트랜지스터들의 특성이 동일하게 된다.

그러나, 스캔 회로블럭에서는 박막 트랜지스터의 특성 예를 들어 전하이동도(mobility)가 더 큰 것이 유리하다. 따라서, 본 실시예에서는 스캔 회로블럭을 제2 기판에 따로 형성함으로써 표시 영역의 서브 화소의 박막 트랜지스터와 다른 특성을 가진 박막 트랜지스터를 제조할 수 있다. 이에 따라 스캔 회로블럭의 박막 트랜지스터의 특성을 향상시킬 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 표시 장치 111: 제1 기판
112: 제2 기판 TFT: 박막 트랜지스터
SGA: 배선 영역 SDR: 스캔 회로블럭
CCE1: 제1 연결 전극 CCE2: 제2 연결 전극
CCE3: 제3 연결 전극 CCE4: 제4 연결 전극
COA: 도전성 접착제 CB: 도전볼

Claims

표시 영역 및 비표시 영역을 포함하는 제1 기판;
상기 비표시 영역에 배치되며, 배선 영역 및 스캔 회로블럭을 포함하는 스캔 구동부;
상기 제1 기판과 대향하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판을 접착하는 도전성 접착제를 포함하며,
상기 스캔 회로블럭은 상기 제1 기판 상에 배치되며, 상기 배선 영역은 상기 제2 기판 상에 배치되고,
상기 스캔 회로블럭과 상기 배선 영역은 서로 중첩하며,
상기 도전성 접착제는 상기 스캔 회로블럭과 상기 배선 영역과 접하는 표시 장치.
제1 항에 있어서,
상기 배선 영역은 복수의 클럭 신호 라인을 포함하고,
상기 스캔 회로블럭은 복수의 박막 트랜지스터를 포함하는 복수의 쉬프트 레지스터단을 포함하는 표시 장치.
제2 항에 있어서,
상기 스캔 회로블럭은,
상기 제1 기판 상에 배치된 박막 트랜지스터; 및
상기 박막 트랜지스터와 연결된 제1 연결 전극을 포함하는 표시 장치.
제3 항에 있어서,
상기 배선 영역은,
상기 제1 기판과 마주보는 상기 제2 기판의 일면에 배치된 복수의 클럭 신호 라인; 및
상기 복수의 클럭 신호 라인과 연결된 제2 연결 전극을 포함하는 표시 장치.
제4 항에 있어서,
상기 도전성 접착제는 도전볼 및 접착성 수지를 포함하는 표시 장치.
제5 항에 있어서,
상기 도전볼은 상기 제1 연결 전극 및 상기 제2 연결 전극과 접하는 표시 장치.
제4 항에 있어서,
상기 제1 연결 전극과 상기 제2 연결 전극은 서로 중첩하는 표시 장치.
제4 항에 있어서,
상기 박막 트랜지스터는,
상기 제1 기판 상에 배치된 게이트 전극;
상기 게이트 전극 상에 배치된 반도체층; 및
상기 반도체층 상에 배치되며 서로 이격된 소스 전극 및 드레인 전극을 포함하는 표시 장치.
제8 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 제1 방향으로 연장되고,
상기 복수의 클럭 신호 라인 및 복수의 전원 신호 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 표시 장치.
제9 항에 있어서,
상기 제1 연결 전극 및 상기 제2 연결 전극은 상기 소스 전극과 중첩하고 상기 드레인 전극과 비중첩하는 표시 장치.
제6 항에 있어서,
상기 스캔 회로블럭은 전원 연결 라인; 및
상기 전원 연결 라인과 연결된 제3 연결 전극을 더 포함하고,
상기 배선 영역은 복수의 전원 신호 라인; 및
상기 복수의 전원 신호 라인과 연결된 제4 연결 전극을 더 포함하는 표시 장치.
제11 항에 있어서,
상기 전원 연결 라인은 상기 박막 트랜지스터와 비중첩하고 상기 복수의 전원 신호 라인은 상기 제1 연결 전극 및 상기 박막 트랜지스터와 중첩하는 표시 장치.
제11 항에 있어서,
상기 도전볼은 상기 제3 연결 전극 및 상기 제4 연결 전극에 접하는 표시 장치.
제6 항에 있어서,
상기 제1 연결 전극 및 상기 제2 연결 전극에 중첩하는 상기 도전볼은 5 내지 50개인 표시 장치.
표시 영역 및 비표시 영역을 포함하는 제1 기판;
상기 비표시 영역에 배치되며, 배선 영역 및 스캔 회로블럭을 포함하는 스캔 구동부;
상기 제1 기판과 대향하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판을 접착하는 도전성 접착제를 포함하며,
상기 스캔 회로블럭은 상기 제2 기판 상에 배치되고, 상기 배선 영역은 상기 제1 기판 상에 배치되며,
상기 스캔 회로블럭과 상기 배선 영역은 서로 중첩하고,
상기 도전성 접착제는 상기 스캔 회로블럭과 상기 배선 영역과 접하는 표시 장치.
제15 항에 있어서,
상기 배선 영역은 복수의 클럭 신호 라인을 포함하고,
상기 스캔 회로블럭은 복수의 박막 트랜지스터를 포함하는 복수의 쉬프트 레지스터단을 포함하는 표시 장치.
제16 항에 있어서,
상기 배선 영역은,
상기 제2 기판과 마주보는 상기 제1 기판의 일면에 배치된 복수의 클럭 신호 라인; 및
상기 복수의 클럭 신호 라인과 연결된 제1 연결 전극을 포함하는 표시 장치.
제17 항에 있어서,
상기 스캔 회로블럭은,
상기 제2 기판 상에 배치된 박막 트랜지스터; 및
상기 박막 트랜지스터와 연결된 제2 연결 전극을 포함하는 표시 장치.
제18 항에 있어서,
상기 스캔 회로블럭은 전원 연결 라인; 및
상기 전원 연결 라인과 연결된 제3 연결 전극을 더 포함하고,
상기 배선 영역은 복수의 전원 신호 라인; 및
상기 복수의 전원 신호 라인과 연결된 제4 연결 전극을 더 포함하는 표시 장치.
제19 항에 있어서,
상기 전원 연결 라인은 상기 박막 트랜지스터와 비중첩하고 상기 복수의 전원 신호 라인은 상기 제1 연결 전극 및 상기 박막 트랜지스터와 중첩하며,
상기 도전성 접착제는 도전볼을 포함하고, 상기 도전볼은 상기 제3 연결 전극 및 상기 제4 연결 전극에 접하는 표시 장치.