KR20200006202A

KR20200006202A - 표시 장치

Info

Publication number: KR20200006202A
Application number: KR1020180079288A
Authority: KR
Inventors: 김상연; 연윤모; 문재남; 오세영; 최진성
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-07-09
Filing date: 2018-07-09
Publication date: 2020-01-20
Also published as: KR102608434B1; CN110703519A; US10884300B2; US20200012141A1

Abstract

표시 장치는 복수 개의 화소들을 포함하는 표시 패널, 상기 표시 패널의 일측에 연결되고, 제1 부분 및 상기 제1 부분 주변의 제2 부분을 포함하는 적어도 하나의 연성 회로 기판, 상기 제1 부분 상에 배치된 소스 구동 칩, 및 상기 제2 부분 상에 배치되어 소정의 방향으로 연장하는 복수 개의 점착 패턴들을 포함한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로 더욱 상세하게는 연성 회로 기판들의 응력을 강화할 수 있는 표시 장치에 관한 것이다.

일반적으로 표시 장치는 복수 개의 화소들을 포함하는 표시 패널 및 화소들을 구동하는 복수 개의 소스 구동 칩들을 포함한다. 소스 구동 칩들은 복수 개의 연성 회로 기판들 상에 실장되고, 연성 회로 기판들은 표시 패널의 일측에 연결된다. 소스 구동 칩들은 연성 회로 기판들을 통해 표시 패널에 연결된다.

연성 회로 기판들의 일측들에는 소스 구동 칩들에 연결된 복수 개의 제1 패드들이 배치되고, 표시 패널의 일측에는 화소들에 연결된 복수 개의 제2 패드들이 배치된다. 제2 패드들 상에 제1 패드들이 배치되고, 제1 패드들이 제2 패드들에 오버랩하기 위해 제2 패드들에 얼라인된다. 제1 패드들이 제2 패드들에 얼라인된 후, 제1 패드들이 제2 패드들에 전기적으로 연결되어 소스 구동 칩들이 화소들에 연결된다.

표시 장치가 대형화됨에 따라, 연성 회로 기판들의 크기도 커지고 있다. 제2 패드들 상에 제1 패드들을 배치하기 위해 연성 회로 기판들의 일측이 표시 패널의 일측 상에 배치된다. 그러나, 연성 회로 기판들의 크기가 커질수록, 연성 회로 기판들의 휨량이 증가하고, 그 결과 연성 회로 기판들의 일측들이 보다 더 아래로 쳐진다. 이러한 경우, 연성 회로 기판의 일측에 배치된 제1 패드들의 얼라인 공정의 수행이 어려워진다.

본 발명의 목적은 연성 회로 기판들의 응력을 강화하여 제1 패드들의 얼라인 공정을 용이하게 수행할 수 있는 표시 장치를 제공하는데 있다.

본 발명의 실시 예에 따른 표시 장치는 복수 개의 화소들을 포함하는 표시 패널, 상기 표시 패널의 일측에 연결되고, 제1 부분 및 상기 제1 부분 주변의 제2 부분을 포함하는 적어도 하나의 연성 회로 기판, 상기 제1 부분 상에 배치된 소스 구동 칩, 및 상기 제2 부분 상에 배치되어 소정의 방향으로 연장하는 복수 개의 점착 패턴들을 포함한다.

본 발명의 실시 예에 따른 표시 장치는 복수 개의 화소들을 포함하는 표시 패널, 상기 표시 패널의 일측에 연결되고, 제1 부분 및 상기 제1 부분 주변의 제2 부분을 각각 포함하는 복수 개의 연성 회로 기판들, 상기 연성 회로 기판들의 상기 제1 부분들 상에 배치된 복수 개의 소스 구동 칩들, 및 상기 연성 회로 기판들의 상기 제2 부분들 상에 배치된 복수 개의 점착 패턴들을 포함하고, 상기 점착 패턴들은 상기 표시 패널의 상기 일측의 연장 방향과 교차하는 방향으로 연장하는 복수 개의 제1 점착 패턴들을 포함한다.

본 발명의 실시 예에 따른 표시 장치는 복수 개의 화소들을 포함하는 표시 패널, 제1 방향으로 장변들을 갖고 상기 제1 방향과 교차하는 제2 방향으로 단변들을 갖는 직사각형 형상을 갖고, 상기 표시 패널의 일측에 연결된 복수 개의 연성 회로 기판들, 상기 연성 회로 기판들 상에 배치된 복수 개의 소스 구동 칩들, 및 상기 연성 회로 기판들 상에 배치되고 상기 소스 구동 칩들 각각의 테두리에서부터 연장하는 복수 개의 점착 패턴들을 포함하고, 상기 점착 패턴들은 상기 제1 방향 및 상기 제2 방향에 의해 정의되는 평면에서 상기 제1 방향 및 상기 제2 방향 사이의 대각 방향들로 연장한다.

본 발명의 실시 예에 따르면, 표시 장치는 연성 회로 기판들 상에 배치되어 소정의 방향으로 연장하는 점착 패턴들을 포함함으로써, 연상 회로 기판들의 응력이 강화되어 제1 패드들의 얼라인 공정이 용이하게 수행될 수 있다.

도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.
도 2는 도 1에 도시된 화소의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 소스 구동 칩들 중 하나의 소스 구동 칩이 실장된 하나의 연성 회로 기판의 평면 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 연성 회로 기판을 제1 기판에 연결하기 위한 공정을 설명하기 위한 도면이다.
도 5는 제1 기판에 연결된 연성 회로 기판의 벤딩 상태를 측면에서 도시한 도면이다.
도 6 내지 도 14는 본 발명의 다양한 실시 예들에 따른 연성 회로 기판들에 배치된 점착 패턴들을 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.

도 1은 본 발명의 실시 예에 따른 표시 장치의 사시도이다.

도 1을 참조하면, 본 발명의 실시 예에 따른 표시 장치(100)는 표시 패널(110), 게이트 구동부(120), 데이터 구동부(130), 인쇄 회로 기판(140), 및 백라이트 유닛(BLU)을 포함할 수 있다. 표시 패널(110) 및 백라이트 유닛(BLU)은 제1 방향(DR1)으로 장변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 표시 패널(110) 및 백라이트 유닛(BLU)의 형상은 이에 한정되지 않는다. 제1 방향(DR1) 및 제2 방향(DR2) 각각은 양방향일 수 있다.

백라이트 유닛(BLU)은 광을 생성하고, 생성된 광을 표시 패널(110)에 제공할 수 있다. 백라이트 유닛(BLU)은 엣지형(edge type)의 백라이트 유닛 또는 직하형(direct type)의 백라이트 유닛일 수 있다. 표시 패널(110)은 백라이트 유닛(BLU)으로부터 제공받은 광을 이용하여 영상을 생성할 수 있다. 생성된 영상은 표시 패널(110)의 상부를 통해 사용자에게 제공될 수 있다.

표시 패널(110)은 제1 기판(111), 제1 기판(111)과 마주보는 제2 기판(112), 및 제1 기판(111)과 제2 기판(112) 사이에 배치된 액정층(LC)을 포함할 수 있다. 제1 기판(111)에는 복수 개의 화소들(PX), 복수 개의 게이트 라인들(GL1~GLm) 및 복수 개의 데이터 라인들(DL1~DLn)이 배치될 수 있다. m 및 n은 자연수이다. 설명의 편의를 위해 도 1에는 하나의 화소(PX)만 도시되었으나, 실질적으로 복수 개의 화소들(PX)이 제1 기판(111)에 배치될 수 있다.

예시적으로 액정층(LC)을 포함하는 액정 표시 패널(110)이 도 1에 도시되었다. 그러나, 이에 한정되지 않고, 본 발명의 표시 패널로서 유기 발광 표시 패널, 전기 영동 표시 패널, 및 전기 습윤 표시 패널 등 영상을 표시할 수 있는 다양한 표시 패널들이 사용될 수 있다.

게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)은 서로 절연되어 교차하도록 배치될 수 있다. 게이트 라인들(GL1~GLm)은 제1 방향(DR1)으로 연장되어 게이트 구동부(120)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어 데이터 구동부(130)에 연결될 수 있다.

화소들(PX)은 서로 교차하는 게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)에 의해 구획된 영역들에 배치될 수 있다. 화소들(PX)은 매트릭스 형태로 배열되어 게이트 라인들(GL1~GLm) 및 데이터 라인들(DL1~DLn)에 연결될 수 있다.

게이트 구동부(120)는 제1 기판(111)의 단변들 중 어느 하나의 단변에 인접한 제1 기판(111)의 소정의 부분에 배치될 수 있다. 게이트 구동부(120)는 화소들(PX)의 트랜지스터들과 동일한 공정으로 동시에 형성되어 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Silicon TFT Gate driver circuit) 형태로 제1 기판(111)에 실장될 수 있다.

그러나, 이에 한정되지 않고, 게이트 구동부(120)는 복수 개의 구동 칩들로 형성되고 가요성 인쇄 회로 기판 상에 실장되어 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 제1 기판(111)에 연결될 수 있다. 또한, 게이트 구동부(120)는 복수 개의 구동 칩들로 형성되어 제1 기판(111)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.

데이터 구동부(130)는 적어도 하나의 연성 회로 기판(132) 상에 배치된 적어도 하나의 소스 구동 칩(131)을 포함할 수 있다. 예시적으로 4개의 소스 구동 칩들(131) 및 4개의 연성 회로 기판들(132)이 도 1에 도시되었으나, 표시 패널(110)의 크기에 따라서 소스 구동 칩들(131) 및 연성 회로 기판들(132)의 개수는 이에 한정되지 않는다. 예를 들어, 하나의 소스 구동 칩(131) 및 하나의 연성 회로 기판(132)이 사용되거나, 2개 이상의 소스 구동 칩들(131) 및 2개 이상의 연성 회로 기판들(132)이 사용될 수 있다.

소스 구동 칩들(131)은 연성 회로 기판들(132) 상에 실장되고, 연성 회로 기판들(132)의 일측들은 표시 패널(110)의 일측에 연결될 수 있다. 표시 패널(110)의 일측은 표시 패널(110)의 장변들 중 어느 한 장변으로 정의될 수 있다. 표시 패널(110)의 일측의 연장 방향은 제1 방향(DR1)과 평행할 수 있다.

구체적으로, 연성 회로 기판들(132)은 제1 기판(111)의 장변들 중 어느 하나의 장변에 인접한 제1 기판(111)의 소정의 부분 및 인쇄 회로 기판(140)에 연결될 수 있다. 연성 회로 기판들(132) 각각의 일측은 제1 기판(111)에 연결되고, 연성 회로 기판들(132) 각각의 타측은 인쇄 회로 기판(140)에 연결될 수 있다.

소스 구동 칩들(131) 및 연성 회로 기판들(132) 각각은 제1 방향(DR1)으로 장변들을 갖고, 제2 방향(DR2)으로 단변들을 갖는 직사각형 형상을 가질 수 있다. 그러나, 소스 구동 칩들(131) 및 연성 회로 기판들(132)의 형상은 이에 한정되지 않는다. 연성 회로 기판들(132) 각각의 장변들 중 어느 하나의 장변은 연성 회로 기판들(132) 각각의 일측으로 정의될 수 있다.

소스 구동 칩들(131)은 연성 회로 기판들(132)을 통해 제1 기판(111) 및 인쇄 회로 기판(140)에 연결될 수 있다. 이러한 연결 방식은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 정의될 수 있다.

인쇄 회로 기판(140) 상에 타이밍 컨트롤러(미 도시됨)가 배치될 수 있다. 타이밍 컨트롤러는 집적 회로 칩의 형태로 인쇄 회로 기판(140) 상에 실장되어 연성 회로 기판들(132)을 통해 게이트 구동부(120) 및 데이터 구동부(130)에 연결될 수 있다. 타이밍 컨트롤러는 게이트 제어 신호, 데이터 제어 신호, 및 영상 데이터들을 출력할 수 있다.

게이트 구동부(120)는 타이밍 컨트롤러로부터 게이트 제어 신호를 수신하고, 게이트 제어 신호에 응답하여 복수 개의 게이트 신호들을 생성할 수 있다. 게이트 구동부(120)는 게이트 신호들은 순차적으로 출력할 수 있다. 게이트 신호들은 게이트 라인들(GL1~GLm)을 통해 행 단위로 화소들(PX)에 제공될 수 있다. 그 결과, 화소들(PX)은 행 단위로 구동될 수 있다.

데이터 구동부(130)는 타이밍 컨트롤러로부터 영상 데이터들 및 데이터 제어 신호를 수신할 수 있다. 데이터 구동부(130)는 데이터 제어 신호에 응답하여 영상 데이터들에 대응하는 아날로그 형태의 데이터 전압들을 생성하여 출력할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 제공될 수 있다.

화소들(PX)은 게이트 라인들(GL1~GLm)을 통해 제공받은 게이트 신호들에 응답하여 데이터 라인들(DL1~DLn)을 통해 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 데이터 전압들에 대응하는 계조를 표시함으로써, 영상을 표시할 수 있다.

도 2는 도 1에 도시된 화소의 구성을 보여주는 도면이다.

설명의 편의를 위해, 도 2에는 게이트 라인(GLi) 및 데이터 라인(DLj)에 연결된 화소(PX)가 도시되었으며, 표시 패널(110)의 다른 화소들(PX)의 구성은 도 2에 도시된 화소(PX)와 동일할 것이다.

도 2를 참조하면, 화소(PX)는 게이트 라인(GLi) 및 데이터 라인(DLj)에 연결된 트랜지스터(TR), 트랜지스터(TR)에 연결된 액정 커패시터(Clc), 및 액정 커패시터(Clc)에 병렬로 연결된 스토리지 커패시터(Cst)를 포함할 수 있다. 스토리지 커패시터(Cst)는 생략될 수 있다. i 및 j는 자연수이다.

트랜지스터(TR)는 제1 기판(111)에 배치될 수 있다. 트랜지스터(TR)는 게이트 라인(GLi)에 연결된 게이트 전극(미 도시됨), 데이터 라인(DLj)에 연결된 소스 전극(미 도시됨), 및 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 연결된 드레인 전극(미 도시됨)을 포함할 수 있다.

액정 커패시터(Clc)는 제1 기판(111)에 배치된 화소 전극(PE), 제2 기판(112)에 배치된 공통 전극(CE), 및 화소 전극(PE)과 공통 전극(CE) 사이에 배치된 액정층(LC)을 포함할 수 있다. 액정층(LC)은 유전체로서의 역할을 한다. 화소 전극(PE)은 트랜지스터(TR)의 드레인 전극에 연결될 수 있다.

도 2에서 화소 전극(PE)은 비 슬릿 구조이나, 이에 한정되지 않고, 화소 전극(PE)은 십자 형상의 줄기부 및 줄기부로부터 방사형으로 연장된 복수 개의 가지부들을 포함하는 슬릿 구조를 가질 수 있다.

공통 전극(CE)은 제2 기판(112)의 하부 전체에 배치될 수 있다. 그러나, 이에 한정되지 않고, 공통 전극(CE)은 제1 기판(111)에 배치될 수 있다. 이러한 경우, 화소 전극(PE) 및 공통 전극(CE) 중 적어도 하나는 슬릿을 포함할 수 있다.

스토리지 커패시터(Cst)는 화소 전극(PE), 스토리지 라인(미 도시됨)으로부터 분기된 스토리지 전극(미 도시됨), 및 화소 전극(PE)과 스토리지 전극 사이에 배치된 절연층을 포함할 수 있다. 스토리지 라인은 제1 기판(111)에 배치되며, 게이트 라인들(GL1~GLm)과 동일층에 동시에 형성될 수 있다. 스토리지 전극은 화소 전극(PE)과 부분적으로 오버랩될 수 있다.

화소(PX)는 레드, 그린, 및 블루 색 중 하나를 나타내는 컬러 필터(CF)를 더 포함할 수 있다. 예시적인 실시 예로서 컬러 필터(CF)는 도 2에 도시된 바와 같이, 제2 기판(112)에 배치될 수 있다. 그러나, 이에 한정되지 않고, 컬러 필터(CF)는 제1 기판(111)에 배치될 수 있다.

트랜지스터(TR)는 게이트 라인(GLi)을 통해 제공받은 게이트 신호에 응답하여 턴 온된다. 데이터 라인(DLj)을 통해 수신된 데이터 전압은 턴 온된 트랜지스터(TR)를 통해 액정 커패시터(Clc)의 화소 전극(PE)에 제공될 수 있다. 공통 전극(CE)에는 공통 전압이 인가될 수 있다.

데이터 전압 및 공통 전압의 전압 레벨의 차이에 의해 화소 전극(PE)과 공통 전극(CE) 사이에 전계가 형성될 수 있다. 화소 전극(PE)과 공통 전극(CE) 사이에 형성된 전계에 의해 액정층(LC)의 액정 분자들이 구동될 수 있다. 전계에 의해 구동된 액정 분자들에 의해 광 투과율이 조절되어 영상이 표시될 수 있다.

스토리지 라인에는 일정한 전압 레벨을 갖는 스토리지 전압이 인가될 수 있다. 그러나, 이에 한정되지 않고, 스토리지 라인은 공통 전압을 인가받을 수 있다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)의 충전량을 보완해 주는 역할을 할 수 있다.

도 3은 도 1에 도시된 소스 구동 칩들 중 하나의 소스 구동 칩이 실장된 하나의 연성 회로 기판의 평면 구성을 보여주는 도면이다.

설명의 편의를 위해, 도 3에는 하나의 연성 회로 기판(132)이 도시되었으나, 다른 연성 회로 기판들(132)의 구성들도 도 3에 도시된 연성 회로 기판(132)과 동일할 것이다.

도 3을 참조하면, 연성 회로 기판(132)은 제1 부분(P1) 및 제1 부분(P1) 주변의 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)을 둘러쌀 수 있다. 제1 부분(P1)은 연성 회로 기판(132)에서 소스 구동 칩(131)이 배치된 부분으로 정의될 수 있다. 제2 부분(P2)은 연성 회로 기판(132)에서 소스 구동 칩(131)이 배치되지 않은 부분으로 정의될 수 있다. 예시적으로 제1 부분(P1)은 연성 회로 기판(132)의 중심부에 배치되어 있으나, 제1 부분(P1)의 위치는 이에 한정되지 않는다.

소스 구동 칩(131)은 연성 회로 기판(132)의 제1 부분(P1) 상에 배치될 수 있다. 소스 구동 칩(131)의 테두리에는 점착 부재(AD)가 배치될 수 있다. 점착 부재(AD)는 소스 구동 칩(131)을 둘러싸도록 배치되어 소스 구동 칩(131)을 연성 회로 기판(132)에 고정시키는 역할을 할 수 있다.

복수 개의 점착 패턴들(AP1)은 연성 회로 기판(132) 상에 배치되어 소정의 방향으로 연장할 수 있다. 예를 들어, 점착 패턴들(AP1)은 제2 방향(DR2)으로 연장할 수 있다. 점착 패턴들(AP1)은 소스 구동 칩(131)의 장변들에서부터 연장할 수 있다. 구체적으로, 점착 패턴들(AP1)은 소스 구동 칩(131)의 장변들에 배치된 점착 부재(AD)의 소정의 부분들에서부터 제2 방향(DR2)으로 연장할 수 있다.

예시적으로, 도 3에서, 소스 구동 칩(131)의 장변들 각각에서부터 2개의 점착 패턴들(AP1)이 제2 방향(DR2)으로 연장하나, 점착 패턴들(AP1)의 개수는 이에 한정되지 않는다. 예를 들어 소스 구동 칩(131)의 장변들 각각에서부터 하나의 점착 패턴(AP1)이 제2 방향(DR2)으로 연장하거나, 2개보다 많은 점착 패턴들(AP1)이 제2 방향(DR2)으로 연장할 수 있다.

점착 부재(AD) 및 점착 패턴들(AP1)은 같은 점착 물질을 포함할 수 있다. 예를 들어, 점착 부재(AD) 및 점착 패턴들(AP1)은 에폭시 수지를 포함할 수 있다. 그러나, 이에 한정되지 않고, 점착 부재(AD)는 점착 패턴들(AP1)과 다른 점착 물질을 포함할 수 있다.

도 4는 도 3에 도시된 연성 회로 기판을 제1 기판에 연결하기 위한 공정을 설명하기 위한 도면이다. 도 5는 제1 기판에 연결된 연성 회로 기판의 벤딩 상태를 측면에서 도시한 도면이다.

도 4를 참조하면, 연성 회로 기판(132)의 일측을 표시 패널(110)의 일측에 연결하기 위해 연성 회로 기판(132)의 일측이 제1 기판(111)의 어느 하나의 장변으로 정의되는 제1 기판(111)의 일측 상에 배치될 수 있다.

연성 회로 기판(132)의 일측에 인접한 연성 회로 기판(132)의 소정의 부분들에 복수 개의 제1 패드들(PD1)이 배치될 수 있다. 제1 패드들(PD1)은 연성 회로 기판(132)의 하면 상에 배치될 수 있다. 설명의 편의를 위해 연성 회로 기판(132)의 하면에 배치된 제1 패드들(PD1)은 점선 사각형으로 도시되었다. 도시하지 않았으나, 소스 구동 칩(131)과 제1 패드들(PD1)에 연결된 복수 개의 배선들이 연성 회로 기판(132)에 배치될 수 있다.

제1 기판(111)의 일측에 인접한 제1 기판(111)의 소정의 부분들 상에 복수 개의 제2 패드들(PD2)이 배치될 수 있다. 도시하지 않았으나, 데이터 라인들(DL1~DLn)은 제2 패드들(PD2)에 연결될 수 있다.

제1 패드들(PD1)을 제2 패드들(PD2)에 부착하기 위해 제1 패드들(PD1)이 제2 패드들(PD2)에 얼라인될 수 있다. 제1 패드들(PD1)이 제2 패드들(PD2)에 얼라인된 후, 제1 패드들(PD1) 및 제2 패드들(PD2) 사이에 이방성 도전 필름(ACF: Anisotropic Conductive Film)(미 도시됨)이 배치될 수 있다.

이후, 연성 회로 기판(132)의 일측이 제1 기판(111)에 압착됨으로써, 이방성 도전 필름에 의해 제1 패드들(PD1)이 제2 패드들(PD2)에 전기적으로 연결될 수 있다. 따라서, 소스 구동 칩(131)이 연성 회로 기판(132)을 통해 화소들(PX)에 연결될 수 있다.

도 4에 점선으로 도시된 연성 회로 기판(132')은 점착 패턴들(AP1)이 배치되지 않은 연성 회로 기판(132')을 도시한 것이다. 연성 회로 기판(132')은 가요성을 가지므로, 하부로 쳐질 수 있다. 표시 패널(110)의 크기가 커질수록, 연성 회로 기판(132')의 크기도 커지게 되므로, 연성 회로 기판(132')의 휨량이 증가할 수 있다. 즉, 연성 회로 기판(132')의 응력(stress)이 약해질 수 있다.

연성 회로 기판(132')의 응력(stress)이 약해지므로, 도 4에 도시된 바와 같이 연성 회로 기판(132')의 일측이 보다 더 아래로 쳐질 수 있다. 이러한 경우, 연성 회로 기판(132')의 일측에 배치된 제1 패드들(PD1)의 얼라인 공정의 수행이 어려울 수 있다.

그러나, 본 발명의 실시 예에서, 연성 회로 기판(132) 상에 점착 패턴들(AP1)이 배치되므로, 연성 회로 기판(132)의 응력이 강화될 수 있다. 도 4에 도시된 바와 같이, 점착 패턴들(AP1)이 배치되어 응력이 강화된 연성 회로 기판(132)은 연성 회로 기판(132')보다 덜 휘어질 수 있다. 따라서, 제1 패드들(PD1)의 얼라인 공정이 보다 용이하게 수행될 수 있다.

도 5를 참조하면, 연성 회로 기판(132)이 표시 패널(110)에 연결된 후, 연성 회로 기판(132)이 벤딩될 수 있다. 도시하지 않았으나, 연성 회로 기판(132)이 벤딩되고, 인쇄 회로 기판(140)은 표시 패널(110) 하부에 배치될 수 있다.

표시 패널(110)은 수용부에 수용될 수 있으며, 수용부는 탑 샤시(TC)를 포함할 수 있다. 탑 샤시(TC)는 영상이 제공되는 표시 패널(110)의 표시 영역(미 도시됨)을 노출시키고, 표시 영역 주변의 비표시 영역(미 도시됨) 상에 배치될 수 있다. 탑 샤시(TC)는 금속을 포함할 수 있다.

연성 회로 기판(132')은 연성 회로 기판(132)보다 더 쳐지므로, 연성 회로 기판(132') 상에 배치된 소스 구동 칩(131')은 탑 샤시(TC)에 접촉하지 않을 수 있다. 소스 구동 칩(131')이 구동될 때, 소스 구동 칩(131')에서 열이 발생할 수 있다. 열에 의해 소스 구동 칩(131')의 소자들이 손상될 수 있다.

탑 샤시(TC)는 금속물질을 포함함으로써, 방열판 역할을 할 수 있다. 그러나, 소스 구동 칩(131')이 탑 샤시(TC)에 접촉하지 않으므로, 소스 구동 칩(131')에서 발생한 열이 탑 샤시(TC)를 통해 방열될 수 없다.

본 발명의 실시 예에서, 연성 회로 기판(132)은 연성 회로 기판(132')보다 큰 응력을 가지므로, 연성 회로 기판(132')보다 덜 휘어질 수 있다. 따라서, 도 5에 도시된 바와 같이, 연성 회로 기판(132)이 벤딩될 때, 소스 구동 칩(131)이 답 샤시(TC)에 접촉될 수 있고, 소스 구동 칩(131)에서 발생한 열이 탑 샤시(TC)를 통해 방열될 수 있다.

도 6 내지 도 14는 본 발명의 다양한 실시 예들에 따른 연성 회로 기판들에 배치된 점착 패턴들을 도면들이다.

이하, 도 3에 도시된 연성 회로 기판(132)에 배치된 점착 패턴들(AP1)과 다른 구성들을 위주로 도 6 내지 도 14에 도시된 점착 패턴들의 구성이 설명될 것이다. 설명의 편의를 위해 도 3에 도시된 구성과 동일한 구성은 동일한 부호를 사용하여 도시하였다.

도 6을 참조하면, 점착 패턴들(AP1_1,AP2_1)은 복수 개의 제1 점착 패턴들(AP1_1) 및 복수 개의 제2 점착 패턴들(AP2_1)을 포함할 수 있다. 제1 점착 패턴들(AP1_1)은 소스 구동 칩(131)의 장변들에서부터 제2 방향(DR2)으로 연장할 수 있다. 구체적으로, 제1 점착 패턴들(AP1_1)은 소스 구동 칩(131)의 장변들에 배치된 점착 부재(AD)의 소정의 부분들에서부터 제2 방향(DR2)으로 연장할 수 있다.

제2 점착 패턴들(AP2_1)은 소스 구동 칩(131) 및 제1 점착 패턴들(AP1_1)을 사이에 두고 제2 부분(P2) 상에 배치될 수 있다. 제2 점착 패턴들(AP2_1)은 제2 방향(DR2)으로 연장할 수 있다.

도 7을 참조하면, 점착 패턴들(AP2)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 평면에서 제1 방향(DR1) 및 제2 방향(DR2) 사이를 지나는 대각 방향들(DDR1,DDR2)로 연장할 수 있다. 대각 방향들(DDR1,DDR2)은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)을 포함할 수 있다.

제1 대각 방향(DDR1)은 제1 방향(DR1)에서 시계 방향으로 직각보다 작은 각도로 기울어져 제1 방향(DR1) 및 제2 방향(DR2)의 교차점을 지나는 방향으로 정의될 수 있다. 제2 대각 방향(DDR2)은 제1 방향(DR1)에서 반시계 방향으로 직각보다 작은 각도로 기울어져 제1 방향(DR1) 및 제2 방향(DR2)의 교차점을 지나는 방향으로 정의될 수 있다.

점착 패턴들(AP2)은 제1 대각 방향(DDR1) 및 제2 대각 방향(DDR2)으로 연장함으로써 소스 구동 칩(131)의 모서리들로부터 연성 회로 기판(132)의 모서리들로 각각 연장할 수 있다. 구체적으로, 점착 패턴들(AP2)은 소스 구동 칩(131)의 모서리들에 배치된 점착 부재(AD)에서부터 연성 회로 기판(132)의 모서리들로 각각 연장할 수 있다.

도 8을 참조하면, 점착 패턴들(AP1_2,AP2_2)은 소스 구동 칩(131)의 장변들에서부터 제2 방향(DR2)으로 연장하는 복수 개의 제1 점착 패턴들(AP1_2) 및 소스 구동 칩(131)의 모서리들로부터 연성 회로 기판(132)의 모서리들로 각각 연장하는 복수 개의 제2 점착 패턴들(AP2_2)을 포함할 수 있다. 실질적으로, 제1 점착 패턴들(AP1_2)은 도 3에 도시된 점착 패턴들(AP1)과 동일하고, 제2 점착 패턴들(AP2_2)은 도 7에 도시된 점착 패턴들(AP2)과 동일할 수 있다.

도 9를 참조하면, 점착 패턴들(AP3)은 제1 대각 방향(DDR1)으로 연장할 수 있다. 점착 패턴들(AP3)은 소스 구동 칩(131)의 장변들에서부터 연장되고, 또한 소스 구동 칩(131)을 사이에 두고 배치될 수도 있다.

도 10을 참조하면, 점착 패턴들(AP4)은 제2 대각 방향(DDR2)으로 연장할 수 있다. 점착 패턴들(AP4)은 소스 구동 칩(131)의 장변들에서부터 연장되고, 또한 소스 구동 칩(131)을 사이에 두고 배치될 수도 있다.

도 11을 참조하면, 점착 패턴들(AP1_3,AP2_3,AP3_1)은 복수 개의 제1 점착 패턴들(AP1_3), 복수 개의 제2 점착 패턴들(AP2_3), 및 복수 개의 제3 점착 패턴들(AP3_1)을 포함할 수 있다.

제1 점착 패턴들(AP1_3)은 소스 구동 칩(131)의 장변들에서부터 제2 방향(DR2)에 대해 물결 무늬 모양을 갖고 연장할 수 있다. 제2 점착 패턴들(AP2_3)은 제1 및 제2 대각 방향들(DDR1,DDR2)로 연장하여 소스 구동 칩(131)의 모서리들로부터 연성 회로 기판(132)의 모서리들로 각각 연장할 수 있다. 제3 점착 패턴들(AP3_1)은 소스 구동 칩(131)의 단변들에서부터 제1 방향(DR1)에 대해 물결 무늬 모양을 갖고 연장할 수 있다.

도 12를 참조하면, 점착 패턴들(AP5)은 소스 구동 칩(131)의 모서리들로부터 연성 회로 기판(133)의 모서리들 중 소정의 개수의 모서리들로 각각 연장할 수 있다. 연성 회로 기판(133)은 제1 연성 회로 기판(133_1) 및 제1 연성 회로 기판(133_1)에서부터 연장된 제2 연성 회로 기판(133_2)을 포함할 수 있다. 제1 방향(DR1)으로 제2 연성 회로 기판(133_2)의 길이는 제1 연성 회로 기판(133_1)보다 길 수 있다.

제1 연성 회로 기판(133_1)에는 인쇄 회로 기판(140)에 연결되기 위한 입력 패드들이 배치될 수 있다. 제2 연성 회로 기판(133_2)에는 제1 기판(111)에 연결되기 위한 출력 패드들이 배치될 수 있다. 입력 신호들보다 출력 신호들의 수가 많을 경우, 도 12에 도시된 연성 회로 기판(133)이 사용될 수 있다.

도 13 및 도 14를 참조하면, 점착 패턴들(AP6) 각각은 제1 서브 점착 패턴(AP6_1) 및 제2 서브 점착 패턴(AP6_2)을 포함할 수 있다. 제1 서브 점착 패턴들(AP6_1) 각각은 소스 구동 칩(131)의 어느 한 장변에서부터 제2 방향(DR2)으로 연장할 수 있다. 제2 서브 점착 패턴들(AP6_2) 각각은 제1 서브 점착 패턴들(AP6_1) 중 대응하는 제1 서브 점착 패턴(AP6_1)과 제2 방향(DR2)으로 소정의 거리만큼 이격되어 제2 방향(DR2)으로 연장할 수 있다.

제1 기판(111)에 연결되는 연성 회로 기판(132)의 일측과 소스 구동 칩(131) 사이에 배치된 제1 서브 점착 패턴들(AP6_1)과 제2 서브 점착 패턴들(AP6_2) 사이는 제1 벤딩부(BD1)로 정의될 수 있다. 연성 회로 기판(132)의 일측의 반대측인 연성 회로 기판(132)의 타측과 소스 구동 칩(131) 사이에 배치된 제1 서브 점착 패턴들(AP6_1)과 제2 서브 점착 패턴들(AP6_2) 사이는 제2 벤딩부(BD2)로 정의될 수 있다.

제1 벤딩부(BD1)와 제2 벤딩부(BD2)에는 점착 패턴들(AP6)이 배치되지 않으므로, 연성 회로 기판(132)은 제1 벤딩부(DB1) 및 제2 벤딩부(BD2)에서 용이하게 벤딩될 수 있다.

이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치 110: 표시 패널
111: 제1 기판 112: 제2 기판
120: 게이트 구동부 130: 데이터 구동부
131: 소스 구동 칩 132: 연성 회로 기판
140: 인쇄 회로 기판 AD: 점착 부재
AP1: 점착 패턴

Claims

복수 개의 화소들을 포함하는 표시 패널;
상기 표시 패널의 일측에 연결되고, 제1 부분 및 상기 제1 부분 주변의 제2 부분을 포함하는 적어도 하나의 연성 회로 기판;
상기 제1 부분 상에 배치된 소스 구동 칩; 및
상기 제2 부분 상에 배치되어 소정의 방향으로 연장하는 복수 개의 점착 패턴들을 포함하는 표시 장치.
제 1 항에 있어서,
상기 소스 구동 칩 및 상기 연성 회로 기판 각각은 제1 방향으로 장변들을 갖고 상기 제1 방향과 교차하는 제2 방향으로 단변들을 갖는 직사각형 형상을 갖는 표시 장치.
제 2 항에 있어서,
상기 점착 패턴들은 상기 소스 구동 칩의 상기 장변들에서부터 상기 제2 방향으로 연장하는 표시 장치.
제 3 항에 있어서,
상기 연성 회로 기판의 상기 장변들 중 어느 한 장변은 상기 표시 패널의 상기 일측에 연결되는 표시 장치.
제 2 항에 있어서,
상기 소스 구동 칩의 테두리에 배치된 점착 부재를 더 포함하는 표시 장치.
제 5 항에 있어서,
상기 점착 패턴들 및 상기 점착 부재는 같은 점착 물질을 포함하는 표시 장치.
제 6 항에 있어서,
상기 점착 물질은 에폭시 수지를 포함하는 표시 장치.
제 2 항에 있어서,
상기 점착 패턴들은,
상기 소스 구동 칩의 상기 장변들에서부터 상기 제2 방향으로 연장하는 복수 개의 제1 점착 패턴들; 및
상기 소스 구동 칩 및 상기 제1 점착 패턴들을 사이에 두고 상기 제2 부분 상에 배치되어 상기 제2 방향으로 연장하는 복수 개의 제2 점착 패턴들을 포함하는 표시 장치.
제 2 항에 있어서,
상기 점착 패턴들은 상기 제1 방향 및 상기 제2 방향에 의해 정의되는 평면에서 상기 제1 방향 및 상기 제2 방향 사이를 지나는 대각 방향들로 연장하는 표시 장치.
제 9 항에 있어서,
상기 대각 방향들은,
상기 제1 방향에서 시계 방향으로 직각보다 작은 각도로 기울어져 상기 제1 방향 및 상기 제2 방향의 교차점을 지나는 제1 대각 방향; 및
상기 제1 방향에서 반시계 방향으로 직각보다 작은 각도로 기울어져 상기 제1 방향 및 상기 제2 방향의 상기 교차점을 지나는 제2 대각 방향을 포함하는 표시 장치.
제 10 항에 있어서,
상기 점착 패턴들은 상기 소스 구동 칩의 모서리들로부터 상기 연성 회로 기판의 모서리들로 각각 연장하는 표시 장치.
제 10 항에 있어서,
상기 점착 패턴들은 상기 제1 대각 방향으로 연장하는 표시 장치.
제 10 항에 있어서,
상기 점착 패턴들은 상기 제2 대각 방향으로 연장하는 표시 장치.
제 2 항에 있어서,
상기 점착 패턴들은,
상기 소스 구동 칩의 상기 장변들에서부터 상기 제2 방향으로 연장하는 복수 개의 제1 점착 패턴들; 및
상기 소스 구동 칩의 모서리들로부터 상기 연성 회로 기판의 모서리들로 각각 연장하는 복수 개의 제2 점착 패턴들을 포함하는 표시 장치.
제 2 항에 있어서,
상기 점착 패턴들은,
상기 소스 구동 칩의 상기 장변들에서부터 상기 제2 방향에 대해 물결 무늬 모양을 갖고 연장하는 복수 개의 제1 점착 패턴들;
상기 소스 구동 칩의 모서리들로부터 상기 연성 회로 기판의 모서리들로 각각 연장하는 복수 개의 제2 점착 패턴들; 및
상기 소스 구동 칩의 상기 단변들에서부터 상기 제1 방향에 대해 물결 무늬 모양을 갖고 연장하는 복수 개의 제3 점착 패턴들을 포함하는 표시 장치.
제 2 항에 있어서,
상기 점착 패턴들 각각은,
상기 소스 구동 칩의 상기 장변들 중 어느 한 장변에서부터 상기 제2 방향으로 연장하는 제1 서브 점착 패턴; 및
상기 제1 서브 점착 패턴과 상기 제2 방향으로 소정의 거리만큼 이격되어 상기 제2 방향으로 연장하는 제2 서브 점착 패턴을 포함하는 표시 장치.
복수 개의 화소들을 포함하는 표시 패널;
상기 표시 패널의 일측에 연결되고, 제1 부분 및 상기 제1 부분 주변의 제2 부분을 각각 포함하는 복수 개의 연성 회로 기판들;
상기 연성 회로 기판들의 상기 제1 부분들 상에 배치된 복수 개의 소스 구동 칩들; 및
상기 연성 회로 기판들의 상기 제2 부분들 상에 배치된 복수 개의 점착 패턴들을 포함하고,
상기 점착 패턴들은 상기 표시 패널의 상기 일측의 연장 방향과 교차하는 방향으로 연장하는 복수 개의 제1 점착 패턴들을 포함하는 표시 장치.
제 17 항에 있어서,
상기 소스 구동 칩은 제1 방향으로 장변들을 갖고 상기 제1 방향과 교차하는 제2 방향으로 단변들을 갖는 직사각형 형상을 갖고, 상기 제1 방향은 상기 표시 패널의 상기 일측의 연장 방향과 평행한 방향으로 정의되고,
상기 제1 점착 패턴들은 상기 소스 구동 칩의 상기 장변들에서부터 상기 제2 방향으로 연장하는 표시 장치.
제 18 항에 있어서,
상기 점착 패턴들은 상기 제1 점착 패턴들 및 상기 소스 구동 칩을 사이에 두고 상기 제2 부분 상에 배치되어 상기 제2 방향으로 연장하는 복수 개의 제2 점착 패턴들을 더 포함하는 표시 장치.
복수 개의 화소들을 포함하는 표시 패널;
제1 방향으로 장변들을 갖고 상기 제1 방향과 교차하는 제2 방향으로 단변들을 갖는 직사각형 형상을 갖고, 상기 표시 패널의 일측에 연결된 복수 개의 연성 회로 기판들;
상기 연성 회로 기판들 상에 배치된 복수 개의 소스 구동 칩들; 및
상기 연성 회로 기판들 상에 배치되고 상기 소스 구동 칩들 각각의 테두리에서부터 연장하는 복수 개의 점착 패턴들을 포함하고,
상기 점착 패턴들은 상기 제1 방향 및 상기 제2 방향에 의해 정의되는 평면에서 상기 제1 방향 및 상기 제2 방향 사이의 대각 방향들로 연장하는 표시 장치.