KR20210102551A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 화소가 배치된 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시 패널을 포함하고, 상기 표시 패널은 제1 표시 기판을 포함하고, 상기 제1 표시 기판은, 상기 비표시 영역에 중첩하고 상기 표시 영역에 공통 전압을 인가하는 제1 라인, 상기 비표시 영역에 중첩하고 상기 제1 라인보다 상기 표시 영역에 인접하는 게이트 구동회로, 상기 게이트 구동회로에 연결된 복수 개의 게이트 라인들 및 상기 제1 라인과 상기 게이트 구동회로 사이에 배치된 제2 라인을 포함하고, 상기 게이트 구동회로는, 각각이 클럭 신호를 수신하는 복수 개의 클럭 신호 라인들 및 상기 클럭 신호 라인들 중 대응하는 클럭 신호 라인 및 상기 게이트 라인들 중 대응하는 게이트 라인에 연결되고, 게이트 신호들을 출력하는 스테이지 회로들을 포함하고, 상기 제2 라인은 상기 클럭 신호 라인들 중 상기 제1 라인과 가장 인접한 클럭 신호 라인과 상기 제1 라인 사이에 배치되고, 상기 스테이지 회로들과 전기적으로 분리된다. 따라서, 본 발명은 배선 구조를 개선할 수 있다.

Description

표시 패널 및 이를 포함하는 표시 장치 {DISPLAY PANEL AND DISPLAY DEVICE INCLUDING SAME}
본 발명은 표시 패널 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 개선된 배선 구조를 가지는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 복수 개의 게이트 라인들과 복수 개의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시 장치는 복수 개의 게이트 라인들에 게이트 신호들을 순차적으로 제공하는 게이트 구동회로 및 복수 개의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. 게이트 구동회로는 복수 개의 스테이지들이 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터를 포함한다. 복수 개의 스테이지들 각각은 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 유기적으로 연결된 복수 개의 트랜지스터들을 포함한다.
표시 패널은 2개의 표시기판을 포함한다. 2개의 표시기판 중 하나는 어레이 기판일 수 있고, 다른 하나는 컬러필터 기판일 수 있다. 어레이 기판은 복수 개의 게이트 라인들, 복수 개의 데이터 라인들, 상기 복수 개의 게이트 라인들과 상기 복수 개의 데이터 라인들에 연결된 복수 개의 트랜지스터들을 포함한다. 상기 트랜지스터들은 화소를 이룬다.
본 발명은 배선 구조를 개선하여 불량이 감소된 표시 패널 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
실시예들 중에서, 표시 장치는 화소가 배치된 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시 패널을 포함하고, 상기 표시 패널은 제1 표시 기판을 포함하고, 상기 제1 표시 기판은, 상기 비표시 영역에 중첩하고 상기 표시 영역에 공통 전압을 인가하는 제1 라인, 상기 비표시 영역에 중첩하고 상기 제1 라인보다 상기 표시 영역에 인접하는 게이트 구동회로, 상기 게이트 구동회로에 연결된 복수 개의 게이트 라인들 및 상기 제1 라인과 상기 게이트 구동회로 사이에 배치된 제2 라인을 포함하고, 상기 게이트 구동회로는, 각각이 클럭 신호를 수신하는 복수 개의 클럭 신호 라인들 및 상기 클럭 신호 라인들 중 대응하는 클럭 신호 라인 및 상기 게이트 라인들 중 대응하는 게이트 라인에 연결되고, 게이트 신호들을 출력하는 스테이지 회로들을 포함하고, 상기 제2 라인은 상기 클럭 신호 라인들 중 상기 제1 라인과 가장 인접한 클럭 신호 라인과 상기 제1 라인 사이에 배치되고, 상기 스테이지 회로들과 전기적으로 분리될 수 있다.
상기 제2 라인은 그라운드 전압을 수신할 수 있다.
상기 제2 라인은 복수 개로 제공될 수 있다.
상기 제2 라인은 전기적으로 고립된 플로팅 라인일 수 있다.
상기 제1 표시 기판은 상기 클럭 신호 라인들 중 상기 제2 라인과 가장 인접한 클럭 신호 라인과 상기 제2 라인 사이에 배치된 제3 라인을 더 포함할 수 있다.
상기 제2 라인과 상기 제3 라인 중 어느 하나는 그라운드 전압을 수신하고 다른 하나는 플로팅 라인일 수 있다.
상기 제1 표시 기판과 마주하는 제2 표시 기판을 더 포함하고, 상기 제2 표시 기판은 베이스 기판 및 상기 베이스 기판 상에 배치된 공통 전극을 포함하고, 상기 공통 전극은 상기 공통 전압을 수신할 수 있다.
상기 제1 표시 기판과 상기 제2 표시 기판을 결합시키는 실런트를 더 포함하고, 상기 실런트는 상기 복수 개의 클럭 신호 라인들, 상기 제1 라인 및 상기 제2 라인을 커버할 수 있다.
상기 제1 라인, 상기 제2 라인 및 상기 클럭 신호 라인들은 동일한 층 상에 배치될 수 있다.
평면 상에서, 상기 제1 표시 기판의 엣지 중 상기 제1 라인과 가장 인접한 엣지와 상기 제1 라인 사이에는 신호 라인이 미배치될 수 있다.
상기 스테이지 회로들 각각은 적어도 하나의 구동 트랜지스터를 포함할 수 있다.
상기 화소는 상기 게이트 신호들 중 대응하는 게이트 신호에 응답하여 화소 전압을 출력하는 화소 트랜지스터를 포함하고, 상기 화소 트랜지스터와 상기 적어도 하나의 구동 트랜지스터는 동일한 적층 구조를 갖을 수 있다.
상기 화소 트랜지스터의 제어 전극 및 상기 적어도 하나의 구동 트랜지스터의 제어 전극은 상기 제1 라인과 동일한 층 상에 배치될 수 있다.
실시예들 중에서, 표시 패널은 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 제1 표시 기판, 상기 제1 표시 기판과 마주하는 제2 표시 기판 및 상기 비표시 영역에 중첩하고, 상기 제1 표시 기판과 상기 제2 표시 기판을 결합시키는 실런트를 포함하고, 상기 제1 표시 기판은 상기 비표시 영역에 중첩하고 상기 표시 영역에 공통 전압을 인가하는 공통 라인, 복수 개의 클럭 신호 라인들 및 상기 복수 개의 클럭 신호 라인들에 연결된 스테이지 회로를 포함하고, 상기 비표시 영역에 중첩하는 게이트 구동회로 및 상기 공통 라인과 상기 게이트 구동회로 사이에 배치된 적어도 하나의 차폐 라인을 포함하고, 상기 적어도 하나의 차폐 라인은 상기 클럭 신호 라인들 중 상기 공통 라인과 가장 인접한 클럭 신호 라인과 상기 공통 라인 사이에 배치되고, 상기 스테이지 회로들과 전기적으로 분리된다.
상기 제2 표시 기판은 상기 실런트와 접촉하는 공통 전극을 포함하고, 상기 공통 전극은 상기 공통 전압을 수신할 수 있다.
상기 클럭 신호 라인들 중 상기 공통 라인과 가장 인접한 클럭 신호 라인과 상기 공통 라인 사이의 간격은 상기 클럭 신호들간의 간격보다 클 수 있다.
상기 적어도 하나의 차폐 라인의 폭은 상기 공통 라인의 폭 및 상기 복수 개의 클럭 신호 라인들의 폭보다 작을 수 있다.
상기 적어도 하나의 차폐 라인의 폭은 10um 내지 15um일 수 있다.
상기 적어도 하나의 차폐 라인은 상기 표시 영역에 그라운드 신호를 인가할 수 있다.
일 실시예에서, 표시 패널은 제1 방향으로 나열되고, 각각이 회로기판 및 구동칩을 포함하는 복수 개의 데이터 구동유닛들을 더 포함하고, 상기 데이터 구동유닛들은 서로 반대측에 배치된 제1 데이터 구동유닛 및 제2 데이터 구동유닛을 포함하며, 상기 공통 라인 및 상기 차폐 라인 각각의 일단은 상기 제1 데이터 구동유닛에 연결되고, 타단은 상기 제2 데이터 구동유닛에 연결될 수 있다.
상술한 바에 따르면, 본 발명은 공통 배선과 인접한 클럭 배선 사이에 추가적으로 그라운드 배선 및/또는 플로팅 배선을 배치하여 공통 배선과 인접 클럭 배선간 발생하는 커패시턴스 성분에 따른 일부 화소의 휘도 차이 발생을 방지할 수 있다. 보다 구체적으로, 본 발명은 일부 화소의 휘도 차이에 따라 발생하는 표시 영역 내 가로줄 시인 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 구동신호의 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 블록도이다.
도 7a는 일 실시예에 따른 도 2a의 AA'영역을 확대한 평면도이다.
도 7b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 8a는 일 실시예에 따른 도 2a의 AA'영역을 확대한 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치(DD)의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 구동신호의 타이밍도이다.
도 1, 도 2a 및 도 2b를 참조하면, 표시 장치(DD)는 표시 패널(DP), 데이터 구동유닛(DDC), 메인 회로기판(PB), 게이트 구동회로(GDC), 및 신호 제어회로(SC)를 포함한다. 별도로 도시하지 않았으나, 표시 장치(DD)는 샤시부재 또는 몰딩부재를 더 포함할 수 있고, 표시 패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시 패널(DP)은 액정 표시 패널(liqid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel), 및 유기발광표시 패널(organic light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
본 실시예에서 게이트 구동회로(GDC)는 특별히 제한되지 않는다. 표시 패널(DP)의 종류에 따라 게이트 신호 이외의 다양한 스캔 신호를 생성할 수 있고, 게이트 구동회로(GDC)는 스캔 신호를 생성하면 충분하다.
표시 패널(DP)은 제1 표시기판(100) 및 제1 표시기판(100) 마주하며 이격된 제2 표시기판(200)을 포함할 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 소정의 셀갭이 형성될 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 이미지 생성을 위한 계조표시층이 배치될 수 있다. 계조표시층은 표시 패널의 종류에 따라 액정층, 유기발광층, 전기영동층과 같은 표시소자층일 수 있다.
도 1에 도시된 것과 같이, 표시 패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의되고, 표시 영역(DA)을 에워싸을수 있다. 표시 영역(DA)은 제1 표시기판(100)과 제2 표시기판(200)에 동일한 영역으로 정의될 수 있다.
표시면(DP-IS)의 법선 방향, 즉 표시 패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시 패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시 장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다.
제1 표시기판(100)과 제2 표시기판(200) 사이에는 제1 표시기판(100)과 제2 표시기판(200)를 결합하는 실런트(미도시)가 배치된다. 실런트는 비표시 영역(NDA)에 배치되고, 제1 표시기판(100)의 에지를 따라 형성된 폐라인 형상을 가질 수 있다. 셀갭은 실런트에 의해 유지될 수 있다.
데이터 구동유닛(DDC)은 제1 방향(DR1)으로 나열되고 복수 개로 제공될 수 있다. 데이터 구동유닛(DD) 각각은 회로기판(DCB)과 구동칩(DC)을 포함할 수 있다. 회로기판(DCB)은 절연층과 도전층이 적층된 구조를 갖는다. 도전층은 복수 개의 신호 라인들을 포함할 수 있다. 데이터 구동유닛(DDC)은 표시 패널(DP)의 신호 라인들과 전기적으로 접속되기 위해 제1 표시기판(100)에 결합될 수 있다. 데이터 구동유닛(DDC)과 표시 패널(DP)의 결합 구조는 특별히 제한되지 않는다.
복수 개의 데이터 구동유닛들(DDC)은 제1 데이터 구동유닛(DDC1) 및 제2 데이터 구동유닛(DDC2)을 포함하고, 제1 데이터 구동유닛(DDC1) 및 제2 데이터 구동유닛(DDC2)은 서로 반대측에 배치될 수 있다. 예를 들어, 제1 데이터 구동유닛(DDC1)은 제1 방향(DR1)으로 나열된 복수 개의 제1 데이터 구동유닛들(DDC) 중 첫번째로 배치되고, 제2 데이터 구동유닛(DDC2)은 마지막으로 배치될 수 있다.
메인 회로기판(PB)은 데이터 구동유닛(DDC)의 회로기판(DCB)과 연결될 수 있다. 이방성 도전 필름 또는 솔더볼 등을 통해서 전기적으로 접속될 수 있다. 신호 제어회로(SC)는 메인 회로기판(PB)에 실장될 수 있다. 신호 제어회로(SC)는 외부의 그래픽 제어부(미도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어회로(SC)는 데이터 구동유닛(DDC)에 제어신호를 제공할 수 있다. 본 발명의 일 실시예에서 데이터 구동유닛(DDC)의 구동칩(DC)은 메인 회로기판(PB)에 실장될 수도 있다.
도 2a 및 도 2b는 표시 패널(DP)에 포함된 신호 라인들(GL1 내지 GLn, DL1 내지 DLm) 및 화소들(PX11 내지 PXnm)의 평면상 배치관계를 도시하였다. 신호 라인들(GL1 내지 GLn, DL1 내지 DLm)은 복수 개의 게이트 라인들(GL1 내지 GLn) 및 복수 개의 데이터 라인들(DL1 내지 DLm)을 포함할 수 있다. 본 실시예에서 스캔라인의 일 예로써 게이트 라인(GL1 내지 GLn)을 도시하였다.
복수 개의 게이트 라인들(GL1 내지 GLn)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수 개의 데이터 라인들(DL1 내지 DLm)은 복수 개의 게이트 라인들(GL1 내지 GLn)과 절연 교차한다. 복수 개의 게이트 라인들(GL1 내지 GLn)과 복수 개의 데이터 라인들(DL1 내지 DLm)은 표시 영역(DA)에 중첩하게 배치된다.
복수 개의 게이트 라인들(GL1 내지 GLn)은 게이트 구동회로(GDC)와 연결된다. 도면에서는 게이트 구동회로(GDC)를 하나만 도시하였으나, 게이트 구동회로(GDC)는 복수 개로 제공되고, 제2 방향으로 나열될 수 있다. 또한, 일측에 배치된 게이트 구동회로(GDC)를 도시하였으나, 게이트 구동회로(GDC)는 제1 방향(DR1) 내에서 양측에 배치될 수도 있다. 본 실시예에서 게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시 패널(DP)에 집적화될 수 있다.
화소들(PX11 내지 PXnm) 각각은 복수 개의 게이트 라인들(GL1 내지 GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1 내지 DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11 내지 PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다.
복수 개의 화소들(PX11 내지 PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11 내지 PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 및 블루를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타를 포함할 수도 있다. 매트릭스 형태로 배열된 화소들(PX11 내지 PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11 내지 PXnm)은 펜타일 형태로 배치될 수 있다.
게이트 구동회로(GDC) 및 데이터 구동유닛(DDC)은 신호 제어회로(SC)로부터 제어 신호를 수신한다. 신호 제어회로(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다.
일 실시예에서, 표시 장치(DD)는 표시 패널(DP)의 제1 표시 기판(100) 상에 배치된 제1 라인(1L) 및 제2 라인(2L)을 포함할 수 있다. 제1 라인(1L)은 공통 전압(Vcom)을 인가하는 라인으로 공통 라인(1L)이라고 지칭될 수 있다. 여기에서, 라인은 배선을 지칭할 수 있다. 제1 라인(1L)은 비표시 영역(NDA)에 중첩하고, 게이트 구동회로(GDC)보다 표시 영역(DA)에서 멀리 배치될 수 있다. 일 실시예에서, 제1 라인(1L)의 일단은 제1 데이터 구동유닛(DDC1)에 연결되고 타단은 제2 데이터 구동유닛(DDC2)에 연결될 수 있다. 연결 방식은 제한되지 않는다. 제1 라인(1L)은 표시 영역(DA)을 에워싸도록 연장되어 비표시 영역(NDA)의 삼면에 중첩될 수 있다.
제2 라인(2L)은 제1 라인(1L)과 게이트 구동회로(GDC)의 사이에 배치될 수 있다. 제2 라인(2L)은 제1 라인(1L)을 게이트 구동회로(GDC)로부터 차폐시키기 위해 배치되는 것으로, 게이트 구동 회로(GDC) 내 스테이지 회로들(SRC1 내지 SRCn)과 전기적으로 분리될 수 있다.
제2 라인(2L)은 비표시 영역(NDA)의 일면과 중첩될 수 있다. 일 실시예에서, 제2 라인(2L)은 게이트 구동회로(GDC)의 측면에서 제2 방향(DR2)으로 게이트 구동회로(GDC)가 연장된 만큼만 연장될 수 있다. 다른 일 실시예에서, 제2 라인(2L)의 일단은 제1 데이터 구동유닛(DDC1)에 연결되고 타단은 제2 데이터 구동유닛(DDC2)에 연결될 수 있다. 제2 라인(2L)은 제1 라인(1L)과 같이 표시 영역(DA)을 에워싸도록 연장되어 비표시 영역(DNA)의 삼면에 중첩될 수 있다. 제2 라인(2L)은 그라운드 전압을 수신할 수 있다.
도 3에 도시된 것과 같이, 제어 신호는 프레임 구간들(Fn-1, Fn, Fn+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클럭신호들을 포함할 수 있다.
게이트 구동회로(GDC)는 프레임 구간들(Fn-1, Fn, Fn+1) 동안에 신호 제어회로(SC)로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1 내지 GSn)을 생성하고, 게이트 신호들(GS1 내지 GSn)를 복수 개의 게이트 라인들(GL1 내지 GLn)에 각각 출력한다. 게이트 신호들(GS1 내지 GSn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 신호들(GS1 내지 GSn)은 후술하는 화소 트랜지스터(TR)의 턴-온 신호이다.
데이터 구동유닛(DDC)은 신호 제어회로(SC)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 신호 제어회로(SC)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동유닛(DDC)은 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1 내지 DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1 내지 DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다.
도 4는 본 발명의 실시예에 따른 화소(PXij)의 등가회로이다. 도 5는 본 발명의 실시예에 따른 표시 패널(DP)의 단면도이다.
도 4에는 i번째 게이트라인(GLi)과 j번째 데이터라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 이하, 액정표시 패널을 표시 패널(DP)의 일 예로써 설명한다. 도 4에서는 도 2에 도시된 화소들(PX11 내지 PXnm) 중 하나의 화소(PXij)에 대한 등가 회로도를 도시하였으나, 도 2에 도시된 화소들(PX11 내지 PXnm)은 동일한 구조를 가질 수 있다.
화소(PXij)는 화소 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 본 발명의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다. 본 발명의 일 실시예에서 화소(PXij)는 더 많은 개수의 트랜지스터를 포함할 수 있고, 2 이상의 액정 커패시터를 포함할 수도 있다.
화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 화소 트랜지스터(TR)는 i번째 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여 j번째 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL, 도 5참조)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 5를 참조하면, 액정층(LCL)을 사이에 두고 배치된 화소전극(PXE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 화소전극(PXE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
도 5는 화소(PXij)에 대응하는 단면을 도시하였다. 도 5를 참조하면, 제1 베이스 기판(BS1)의 일면 상에 복수 개의 절연층(10, 20, 30), 화소 트랜지스터(TR), 화소전극(PXE)이 배치된다. 도 5에서 화소 트랜지스터(TR)에 연결된 게이트 라인과 데이터 라인은 미도시 되었다.
제1 베이스 기판(BS1)은 유리기판 또는 플라스틱기판일 수 있다. 제1 베이스 기판(BS1)의 내부면(도 5에서 상면) 상에 제어전극(GE)이 배치된다. 제어전극(GE)은 대응하는 게이트 라인의 일부분이거나 게이트 라인으로부터 평면상에서 연장된다. 제1 베이스 기판(BS1)의 일면 상에 제어전극(GE)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(GE)과 중첩하는 활성화패턴(AP)이 배치된다. 활성화패턴(AP)은 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.
반도체층(SCL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수도 있다.
활성화패턴(AP) 상에 입력전극(IE)과 출력전극(OE)이 배치된다. 제1 절연층(10) 상에 입력전극(IE) 및 출력전극(OE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제2 절연층(20)은 무기층일 수 있다. 제2 절연층(20)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
제2 절연층(20) 상에 컬러필터(CF)가 배치된다. 컬러필터(CF)는 레드, 그린, 블루 중 어느 하나의 컬러를 가질 수 있다. 본 발명의 일 실시예에서 컬러필터(CF)는 생략될 수 있다. 컬러필터(CF)는 제2 표시기판(200)에 배치될 수 있다.
컬러필터(CF) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공하는 유기층일 수 있다. 제3 절연층(30)은 아크릴 계열 수지를 포함할 수 있다.
제3 절연층(30) 상에 화소전극(PXE)이 배치된다. 화소전극(PXE)은 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 화소전극(PXE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 이외에도 PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다.
화소전극(PXE)은 제2 절연층(20), 컬러필터(CF), 및 제3 절연층(30)을 관통하는 컨택홀(CNT1)을 통해 출력전극(OE)에 연결된다. 제2 절연층(20)에 출력전극(OE1)을 노출하는 제1 관통홀(TH1)이 정의되고, 컬러필터(CF)에 제1 관통홀(TH1)에 대응하는 제2 관통홀(TH2)이 정의되고, 제3 절연층(30)에 제2 관통홀(TH2)에 대응하는 제3 관통홀(TH3)이 정의된다.
제3 절연층(30) 상에 화소전극(PXE)을 커버하는 제1 배향막(AL1)이 배치된다. 제1 배향막(AL1)은 폴리 이미드 수지를 포함할 수 있다.
도 5를 참조하면, 제2 베이스 기판(BS2)의 하면 상에 차광패턴(BM)이 배치된다. 제2 베이스 기판(BS2)은 유리기판 또는 플라스틱기판일 수 있다. 또한, 차광패턴(BM)은 게이트 라인(GLi, 도 4참조) 및 데이터 라인(DLj, 도 4참조)에 중첩할 수 있다.
제2 베이스 기판(BS2)의 내부면(도 5에서 하면) 상에 차광패턴(BM)을 커버하는 절연층들이 배치된다. 도 5에는 평탄면을 제공하는 제4 절연층(40)이 예시적으로 도시되었다. 제4 절연층(40)은 유기층일 수 있다.
제4 절연층(40)의 하면 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압(Vcom, 도 6참조)이 인가된다. 공통 전압은 화소 전압과 다른 값을 갖는다. 공통전극(CE)의 하면 상에 제2 배향막(AL2)이 배치된다.
제1 표시기판(100)과 제2 표시기판(200) 사이에는 스페이서(CS)가 배치될 수 있다. 스페이서(CS)는 셀갭을 유지시킨다. 스페이서(CS)는 절연성 물질을 포함할 수 있다. 스페이서(CS)는 합성수지를 포함할 수 있다. 스페이서(CS)는 감광성 유기물질을 포함할 수 있다. 스페이서(CS)는 표시 영역(DA) 내 차광패턴(BM)이 배치된 영역에 중첩한다. 스페이서(CS)는 화소 트랜지스터(TR)에 중첩할 수 있다. 한편, 도 5에 도시된 표시 패널(DP)의 단면은 하나의 예시에 불과하다. 제1 표시기판(100)과 제2 표시기판(200)은 제3 방향(DR3)에서 뒤집어 질 수 있다.
이상에서, VA(Vertical Alignment)모드의 액정 표시 패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 액정 표시 패널이 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널(DP)의 블록도이다. 도 6은 도 2a 및 도 2b에 도시된 게이트 구동회로(GDC)를 구체적으로 도시하였다. 게이트 구동회로(GDC)는 비표시 영역(NDA)에 중첩하게 배치된다. 도 2a 및 도 2b를 참조하여 설명하면, 게이트 구동회로(GDC)와 인접하게 배치된 제1 라인(1L)을 통해 공통 전압(Vcom)이 인가되고 제1 라인(1L)과 게이트 구동회로(GDC)의 사이에 배치된 제2 라인(2L)을 통해 그라운드 전압(VGND)이 인가될 수 있다.
도 6에서는 게이트 구동회로(GDC)를 하나만 도시하고 있으나 반드시 이에 제한되지 않고, 게이트 구동회로(GDC)는 복수 개로 제공될 수 있다. 따라서, 도 6에서 도시된 클럭 신호(CKV) 및 클럭바 신호(CKVB)는 각각 복수 개의 클럭 신호들(CKV) 및 복수 개의 클럭바 신호들(CKVB)로 제공될 수 있다.
도 6에서, 게이트 구동회로(GDC)는 복수 개의 신호 라인들(SL1, SL2, SL3, SL4) 및 복수 개의 신호 라인들(SL1, SL2, SL3, SL4)에 연결된 복수 개의 스테이지 회로들(SRC1 내지 SRCn)을 포함한다. 복수 개의 SRC1 내지 SRCn 은 제2 방향(DR2)으로 나열될 수 있다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)은 서로 종속적으로 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)은 복수 개의 게이트 라인들(GL1 내지 GLn)에 각각 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)은 복수 개의 게이트 라인들(GL1 내지 GLn)에 게이트 신호들(GS1 내지 GSn, 도 3 참조)을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 스테이지 회로들(SRC1 내지 SRCn)에 연결된 게이트 라인들(GL1 내지 GLn)은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
게이트 구동회로(GDC)는 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 말단에 배치된 스테이지 회로(SRCn)에 연결된 더미 스테이지 회로(SRC-D)를 더 포함할 수 있다. 더미 스테이지 회로(SRC-D)는 더미 게이트 라인(GL-D)에 연결된다.
복수 개의 신호 라인들(SL1, SL2, SL3, SL4)은 개시신호(STV)를 제공하는 제1 신호 라인(SL1)을 포함한다. 제1 신호 라인(SL1)은 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 첫번째 스테이지 회로(SRC1)에 연결된 제1 서브 신호 라인(SL11) 및 더미 스테이지 회로(SRC-D)에 연결된 제2 서브 신호 라인(SL12)를 포함할 수 있다.
복수 개의 신호 라인들(SL1, SL2, SL3, SL4)은 클럭 신호(CKV, CKVB) 또는 기준 전압(VSS1, VSS2)을 수신하는 제2 신호 라인(SL2)을 포함할 수 있다. 제2 신호 라인(SL2)은 제2 방향(DR2)으로 연장될 수 있다.
제2 신호 라인(SL2)은 클럭 신호(CKV)를 수신하는 제1 서브 신호 라인(SL21), 클럭바 신호(CKVB)를 수신하는 제2 서브 신호 라인(SL22), 제1 기준 전압(VSS1)를 수신하는 제3 서브 신호 라인(SL23), 및 제2 기준 전압(VSS2)를 수신하는 제4 서브 신호 라인(SL24)를 포함할 수 있다. 클럭 신호(CKV)와 클럭바 신호(CKVB)는 위상이 반전된 클럭 신호일 수 있다. 제1 기준 전압(VSS1)과 제2 기준 전압(VSS2)은 바이어스 전압으로 서로 다른 레벨을 가질 수 있다. 본 실시예에서 기준 전압(VSS1, VSS2)은 방전전압일 수 있다.
홀수번째 스테이지 회로들이 클럭 신호(CKV)를 수신할 때, 짝수번째 스테이지 회로들은 클럭바 신호(CKVB)를 수신할 수 있다.
복수 개의 신호라인들(SL1, SL2, SL3, SL4)은 스테이지 회로들(SRC1 내지 SRCn) 중 이전 스테이지 회로에서 출력된 신호를 다음 스테이지 회로에 제공하는 제3 신호라인(SL3)을 포함할 수 있다. 복수 개의 신호라인들(SL1, SL2, SL3, SL4)은 스테이지 회로들(SRC1 내지 SRCn) 중 다음 스테이지 회로에서 출력된 신호를 이전 스테이지 회로에 제공하는 제4 신호라인(SL4)을 포함할 수 있다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각은 출력단자(OUT), 캐리단자(CR), 입력단자(IN), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2)를 포함한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 출력단자(OUT)는 복수 개의 게이트 라인들(GL1 내지 GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn)로부터 생성된 게이트 신호들(GS1 내지 GSn)은 출력단자(OUT)를 통해 복수 개의 게이트 라인들(GL1 내지 GLn)에 제공한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 캐리단자(CR)는 해당 스테이지 회로 다음의 스테이지 회로의 입력단자(IN)에 전기적으로 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 캐리단자(CR)는 캐리 신호를 출력한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 입력단자(IN)는 해당 스테이지 회로 이전의 스테이지 회로의 캐리 신호를 수신한다. 예컨대, 3번째 스테이지 회로들(SRC3)의 입력단자(IN)는 2번째 스테이지 회로(SRC2)의 캐리 신호를 수신한다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 첫번째 스테이지 회로(SRC1)의 입력단자(IN)는 이전 스테이지 회로의 캐리 신호 대신에 게이트 구동회로(GDC)의 구동을 개시하는 개시신호(STV)를 수신한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 캐리단자(CR)에 전기적으로 연결된다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 캐리 신호를 수신한다. 예컨대, 2번째 스테이지 회로(SRC2)의 제어단자(CT)는 3번째 스테이지 회로(SRC3)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 일 실시예에서 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제어단자(CT)는 해당 스테이지 회로 다음의 스테이지 회로의 출력단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 스테이지 회로(SRCn)의 제어단자(CT)는 더미 스테이지 회로(SRC-D)의 캐리단자(CR)로부터 출력된 캐리 신호를 수신한다. 더미 스테이지 회로(SRC-D)의 제어단자(CT)는 개시신호(STV)를 수신한다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 클럭단자(CK)는 클럭 신호(CKV)와 클럭바 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 홀수 번째 스테이지 회로들(SRC1, SRC3)의 클럭단자들(CK)은 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 중 짝수 번째 스테이지 회로들(SRC2, SRCn)의 클럭단자들(CK)은 클럭바 신호(CKVB)를 각각 수신할 수 있다.
복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제1 전압 입력단자(V1)는 제1 기준전압(VSS1)을 수신한다. 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각의 제2 전압 입력단자(V2)는 제2 기준전압(VSS2)을 수신한다. 제2 기준전압(VSS2)은 제1 기준전압(VSS1)보다 낮은 레벨을 갖는다.
본 발명의 일 실시예에서 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각은 그 회로구성에 따라 출력단자(OUT), 입력단자(IN), 캐리단자(CR), 제어단자(CT), 클럭단자(CK), 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 전압 입력단자(V1), 및 제2 전압 입력단자(V2) 중 어느 하나는 생략될 수 있다. 또한, 복수 개의 스테이지 회로들(SRC1 내지 SRCn)의 연결관계도 변경될 수 있다.
도 7a는 일 실시예에 따른 도 2a(또는 도 2b)의 AA'영역을 확대한 평면도이다. 도 7b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 7b는 도 7a의 I 내지 I'를 자른 절단면의 단면도를 도시한다. 이하, 도 1 내지 도 6을 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7a 및 도 7b를 참조하면, 표시 패널(DP)은 제1 표시 기판(100) 및 제2 표시 기판(200)을 포함한다.
제1 표시 기판(100)은 제1 베이스 기판(BS1), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30) 및 제1 배향막(AL1)을 포함할 수 있다. 제2 표시 기판(200)은 제2 베이스 기판(BS2), 제4 절연층(40), 공통 전극(CE), 차광패턴(BM) 및 제2 배향막(AL2)을 포함할 수 있다.
도 7a에서, 표시 패널(DP)은 제1 표시 기판(100) 상에 배치된 제1 라인(1L), 제2 라인(2L), 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn), 복수 개의 클럭바 신호 라인들(CKBL1 내지 CKBLn), 제1 기준 신호 라인(VSL1), 제2 기준 신호 라인(VSL2) 및 개시 신호 라인(STPL)을 포함한다.
제1 라인(1L)은 공통 전압(Vcom)을 수신할 수 있다. 제1 라인(1L)은 표시 영역(DA)에 공통 전압(Vcom)을 인가하는 공통 라인(1L)일 수 있다. 일 실시예에서, 제1 라인(1L)은 제2 베이스 기판(BS2) 상에 배치된 공통 전극(CE)에 공통 전압을 인가할 수 있다. 제1 라인(1L)은 비표시 영역(NDA)의 최외곽에 배치될 수 있다. 예를 들어, 제1 표시 기판(100)의 엣지 중 제1 라인(1L)과 가장 인접한 엣지와 제1 라인(1L) 사이에는 신호 라인 등이 미배치될 수 있다.
제2 라인(2L)은 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn) 중 제1 라인(1L)과 가장 인접한 클럭 신호 라인인 제1 클럭 신호 라인(CKL1)과 제1 라인(1L) 사이에 배치될 수 있다. 제2 라인(2L)은 제1 라인(1L)과 제1 클럭 신호 라인(CKL1)간 신호 간섭을 방지하는 차폐(shielding) 기능을 수행할 수 있다. 제2 라인(2L)은 차폐 라인(2L)으로 지칭될 수 있다.
구체적으로, 제1 라인(1L)과 제1 클럭 신호 라인(CKL1) 사이에는 신호 간섭을 방지하기 위해 일정 간격이 존재할 수 있다. 일정 간격은 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn)간 존재하는 간격들 보다 넓을 수 있다. 여기에서, 일정 간격은 바람직하게는 40um일 수 있다. 제1 라인(1L)과 제1 클럭 신호 라인(CKL1)간 일정 간격은 40um인 경우에도 공통 신호와 제1 클럭 신호간 간섭이 발생할 수 있다. 예를 들어, 제1 라인(1L)과 제1 클럭 신호 라인(CKL1)에 일정 커패시턴스 성분이 발생할 수 있다. 상기 일정 커패시턴스 성분의 발생으로 인해 제1 클럭 신호 라인(CKL1)과 공통 전극(CE) 사이에 발생하는 커패시턴스 값이 다른 클럭 신호 라인들(CKL2 내지 CKLn)과 공통 전극(CE) 사이에 발생하는 커패시턴스 값과 달라지게 되고, 특정 화소의 휘도 차이를 야기할 수 있다.
제2 라인(2L)은 제1 라인(1L)과 제1 클럭 신호 라인(CKL1) 사이에 커패시턴스 성분의 발생을 방지하기 위해 배치된다. 일 실시예에서, 제2 라인(2L)의 폭은 10um 내지 15um 일 수 있다. 제 2라인(2L)의 폭은 제1 라인(1L)의 폭보다 작고, 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn)의 폭보다 작을 수 있다.
제2 라인(2L)은 게이트 구동 회로(GDC)와 별개이고 신호가 인가될 수 있다. 일 실시예에서, 제2 라인(2L)은 그라운드 전압을 수신할 수 있다. 예를 들어, 제2 라인(2L)은 0V 전압을 수신할 수 있고, 이에 한정되지 않으며, 6V 내지 9V의 전압을 수신할 수 있다. 일 실시예에서, 제2 라인(2L)은 각각이 그라운드 전압을 수신하는 복수 개의 그라운드 라인들로 제공될 수 있다. 다른 일 실시예에서, 제2 라인(2L)은 전기적으로 고립된 플로팅 라인일 수 있다.
복수 개의 클럭 신호 라인들(CKL1 내지 CKLn) 각각은 클럭 신호(CKV)를 수신할 수 있다. 복수 개의 클럭바 신호 라인들(CKBL1 내지 CKBLn) 각각은 클럭바 신호(CKVB)를 수신할 수 있다.
제1 기준 신호 라인(VSL1)은 제1 기준 전압(VSS1)을 수신할 수 있다. 제2 기준 신호 라인(VSL2)은 제2 기준 전압(VSS2)을 수신할 수 있다. 개시 신호 라인(STPL)은 개시 전압(STPV)을 수신할 수 있다. 개시 신호 라인(SPTL)은 제1 기준 신호 라인(VSL1)과 제2 기준 신호 라인(VSL2) 사이에 배치될 수 있다.
제1 기준 신호 라인(VSL1), 제2 기준 신호 라인(VSL2) 및 개시 신호 라인(STPL)은 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn) 및 복수 개의 클럭바 신호 라인들(CKBL1 내지 CKBLn)보다 표시 영역(DA, 도1 참조)에 인접하게 배치될 수 있다.
도 7b에서, 표시 패널(DP)은 제1 표시 기판(100)과 제2 표시 기판(200)을 결합시키는 실런트(SS)를 포함한다. 실런트(SS)는 합성수지, 및 합성수지에 혼합된 무기필러들을 포함할 수 있다. 실런트(SS)의 합성수지는 기타 첨가제를 더 포함할 수 있다. 첨가제는 아민계열의 경화제 및 광개시제를 포함할 수 있다. 첨가제는 실란계열 첨가제 및 아크릴 계열 첨가제를 더 포함할 수 있다.
본 실시예에서는 제1 표시 기판(100)과 제2 표시 기판(200)을 결합하는 하나의 실런트(SS)를 도시하였으나, 이에 제한되지 않는다. 실런트(SS)는 제1 방향(DR1)으로 이격된 복수 개의 부분들을 포함할 수 있다. 실런트(SS)는 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn), 상기 제1 라인(1L) 및 상기 제2 라인(2L)을 커버할 수 있다. 도 7b에서는 제1 내지 제3 클럭 신호 라인들(CKL1, CKL2, CKL3)을 도시하였으나, 이에 한정되지 않는다. 예를 들어, 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn)은 제1 내지 제8 클럭 신호 라인들(CKL1 내지 CKL8)을 포함할 수 있다.
일 실시예에서, 제1 라인(1L), 제2 라인(2L) 및 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn)은 동일한 층 상에 배치될 수 있다. 예를 들어, 제1 라인(1L), 제2 라인(2L) 및 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn)은 모두 제1 베이스 기판(BS1) 상에 배치될 수 있다. 도 7b에서는 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn) 중에서 제1 클럭 신호 라인(CKL1), 제2 클럭 신호 라인(CKL2) 및 제3 클럭 신호 라인(CKL3)만을 대표적으로 도시 하였다. 제1 클럭 신호 라인(CKL2)는 제2 라인(2L)과 가장 인접하게 배치된다.
제2 표시 기판(200)은 실런트(SS)와 접촉하는 공통 전극(CE)을 포함할 수 있다. 공통 전극(CE)은 공통 전압을 표시 영역(DA)에 인가한다. 제1 표시 기판(100)과 제2 표시 기판(200) 사이에는 스페이서(CS)가 배치될 수 있다. 스페이서(CS)는 셀갭을 유지시킨다. 스페이서(CS)는 절연성 물질을 포함할 수 있다. 스페이서(CS)는 합성수지를 포함할 수 있다. 스페이서(CS)는 감광성 유기물질을 포함할 수 있다. 스페이서(CS)는 표시영역(DA) 내 차광패턴(BM)이 배치된 영역에 중첩한다. 스페이서(CS)는 제1 표시 기판(100)의 신호를 제2 표시 기판(100)으로 전달할 수 있다.
도 6을 참조하여 설명하면, 복수 개의 스테이지 회로들(SRC1 내지 SRCn) 각각은 적어도 하나의 트랜지스터들을 포함한다. 도 7b에는 복수 개의 트랜지스터들 중 하나의 트랜지스터(TR-D, 이하 구동 트랜지스터)를 도시하였다.
구동 트랜지스터(TR-D)는 도 5를 참조하여 설명한 화소 트랜지스터(TR)와 동일한 적층 구조를 가질 수 있다. 구동 트랜지스터(TR-D)의 제어전극(G-D)은 도 5의 제어전극(GE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 동일한 적층 구조로 형성될 수 있다. 즉, 구동 트랜지스터(TR-D)의 제어 전극(G-D)은 화소 트랜지스터(TR)의 제어 전극(GE)과 동일한 물질을 포함하고 동일한 적층 구조를 가지고 동일한 층 상에 배치될 수 있다. 구동 트랜지스터(TR-D)의 입력 전극(I-D) 및 출력 전극(O-D)은 도 5의 입력 전극(IE) 및 출력 전극(OE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다. 연결 전극(CNE)은 도 5의 화소 전극(PXE)과 동일한 층 상에 배치되고, 동일한 공정에 의해 형성될 수 있다. 연결 전극(CNE)은 등가회로적으로 게이트 구동회로의 일부를 구성한다.
도 8a는 일 실시예에 따른 도 2a(또는 도 2b)의 AA'영역을 확대한 평면도이다. 도 8b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 8b는 도 8a의 II 내지 II'를 자른 절단면의 단면도를 도시한다. 도 1 내지 도 7b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 8a 및 도 8b를 참조하면, 표시 패널(DP)의 제1 표시 기판(100)은 제2 라인(2L)과 제1 클럭 신호 라인(CKL1) 사이에 제3 라인(3L)을 포함할 수 있다. 즉, 제1 표시 기판(100)은 제1 라인(1L)과 복수 개의 클럭 신호 라인들(CKL1 내지 CKL3) 중 제1 라인(1L)에 가장 인접한 제1 클럭 신호 라인(CKL1) 사이에 제2 라인(2L) 및 제3 라인(3L)을 포함할 수 있다. 일 실시예에서, 제2 라인(2L)과 제3 라인(3L) 중 어느 하나는 그라운드 전압(VGND)을 수신하고 다른 하나는 플로팅 라인일 수 있다. 예를 들어, 제2 라인(2L)은 그라운드 전압을 수신하고 제3 라인(3L)은 플로팅 라인일 수 있다. 제2 라인(2L)은 제1 라인(1L)과 제1 클럭 신호 라인(CKL1) 사이를 차폐(shield)시키고, 제3 라인(3L)은 제2 라인(2L)과 제1 클럭 신호 라인(CKL1) 사이를 차폐시킬 수 있다. 제2 라인(2L) 및 제3 라인(3L)은 차폐 라인으로 지칭될 수 있다.
일 실시예에서, 제2 라인(2L) 및 제3 라인(3L)에 한정되지 않고, 제1 라인(1L)과 제1 클럭 신호 라인(CKL1) 사이에는 적어도 하나의 차폐 라인이 배치될 수 있다. 즉, 제1 라인(1L)과 제1 클럭 신호 라인(CKL1) 사이에는 세개 이상의 차폐라인들이 배치될 수 있다.
적어도 하나의 차폐 라인들은 동일층 상에 배치될 수 있다. 예를 들어, 차폐 라인들은 제1 베이스 기판(BS1) 상에 배치될 수 있다.
　 　 CON EX1 EX2
CKL*- Vcom CKL1= 6.802E-12 6.674E-12 6.671E-12
CKL2= 6.622E-12 6.622E-12 6.622E-12
CKL3= 6.607E-12 6.607E-12 6.607E-12
CKL4= 6.595E-12 6.595E-12 6.595E-12
CKL5= 6.582E-12 6.582E-12 6.582E-12
CKL6= 6.573E-12 6.573E-12 6.573E-12
CKL7= 6.562E-12 6.562E-12 6.562E-12
CKL8= 6.543E-12 6.544E-12 6.543E-12
CKBL1= 6.534E-12 6.534E-12 6.534E-12
CKBL2= 6.518E-12 6.518E-12 6.518E-12
CKBL3= 6.512E-12 6.512E-12 6.512E-12
CKBL4= 6.499E-12 6.499E-12 6.499E-12
CKBL5= 6.490E-12 6.490E-12 6.490E-12
CKBL6= 6.475E-12 6.475E-12 6.475E-12
CKBL7= 6.459E-12 6.459E-12 6.459E-12
CKBL8= 6.511E-12 6.511E-12 6.511E-12
(Max-Min)/Average　 5.22% 3.28% 3.23%
　 　 CON EX1 EX2
CKL*CAP CKL1= 1.299E-11 1.300E-11 1.299E-11
CKL2= 1.299E-11 1.299E-11 1.299E-11
CKL3= 1.299E-11 1.299E-11 1.299E-11
CKL4= 1.297E-11 1.297E-11 1.297E-11
CKL5= 1.295E-11 1.295E-11 1.295E-11
CKL6= 1.294E-11 1.294E-11 1.294E-11
CKL7= 1.293E-11 1.293E-11 1.293E-11
CKL8= 1.292E-11 1.292E-11 1.292E-11
CKBL1= 1.291E-11 1.291E-11 1.291E-11
CKBL2= 1.289E-11 1.289E-11 1.289E-11
CKBL3= 1.288E-11 1.288E-11 1.288E-11
CKBL4= 1.287E-11 1.287E-11 1.287E-11
CKBL5= 1.286E-11 1.286E-11 1.286E-11
CKBL6= 1.285E-11 1.285E-11 1.285E-11
CKBL7= 1.283E-11 1.283E-11 1.283E-11
CKBL8= 1.279E-11 1.279E-11 1.279E-11
(Max-Min)/Average　 1.51% 1.62% 1.52%
표 1 및 표 2는 본 발명의 실시예들에 따른 효과를 보여준다. 표 1 및 표 2에서, 복수 개의 클럭 신호 라인들은 제1 내지 제8 클럭 신호 라인들(CKL1 내지 CKL8)을 포함할 수 있고, 복수 개의 클럭바 신호 라인들은 제1 내지 제8 클럭바 신호 라인들(CKBL1 내지 CKBL8)을 포함할 수 있다. CON은 기존의 경우를 나타내고 EX1은 도 7a 및 도 7b의 그라운드 전압을 수신하는 제2 라인(2L)이 배치된 제1 실시예의 경우이고, EX2는 도 8a 및 도 8b의 그라운드 전압을 수신하는 제2 라인(2L) 및 플로팅 라인인 제3 라인(3L)이 배치된 제2 실시예의 경우를 나타낸다.
표 1에서, CK*-Vcom은 복수 개의 클럭 신호 라인들(CKL1 내지 CKLn) 각각 및 복수 개의 클럭바 신호 라인들(CKBL1 내지 CKBLn) 각각과 공통 전극(CE)간 걸리는 커패시턴스를 나타낸다.
클럭 신호 라인들(및 클럭바 신호 라인들) 각각과 공통 전압에 걸리는 각각의 커패시턴스들간의 차이(편차)는 화소들간의 휘도 차이를 발생시킬 수 있다. 상기 차이가 5%이상 발생하면, 화소들간 휘도 차이에 따라 화면에 가로줄이 시인되는 불량이 발생할 수 있다.
표 1을 참조하면, 기존(CON)의 경우 제1 클럭 신호 라인(CKL1)과 공통 전극(CE)사이 커패시턴스는 6.802E-12이고, 다른 제2 내지 제8 클럭 신호 라인(CKL2 내지 CKL8)과 제1 내지 제8 클럭바 신호 라인(CKBL1 내지 CKBL8)들 각각과 공통 전극(CE) 사이의 커패시턴스는 약 6.475E-12 내지 6.622E-12이다. 즉, 기존(CON)의 경우, 제1 클럭 신호 라인(CKL1)과 공통 전극(CE)에 걸리는 커패시턴스는 서로 인접하고 있는 제1 클럭 신호 라인(CKL1)과 공통 라인(1L)과 사이에서 발생하는 커패시턴스 성분의 영향으로 다른 클럭 신호 라인들과 공통 전극(CE) 사이에 걸리는 커패시턴스보다 높게 나타난다. 따라서, 복수의 클럭 신호 라인들 각각과 공통 전극(CE) 사이에 걸리는 커패시턴스 값들 간의 편차는 5.22%로서 5% 이상이다.
제1 실시예(EX1) 및 제2 실시예(EX2)의 경우 제1 라인(1L)과 제1 클럭 신호 라인(CKL1) 사이에 그라운드 전압을 수신하는 제2 라인(2L) 및 프로팅 라인인 제3 라인(3L)의 배치를 통해, 제1 클럭 신호 라인(CKL1)과 공통 전극(CE)에 걸리는 커패시턴스는 다른 클럭 신호 라인들(CKL2 내지 CKL8) 및 클락바 신호 라인들(CKBL1 내지 CKBL8)과 공통 전극(CE) 사이의 커패시턴스와 유사하게 나타난다. 따라서, 복수의 클럭 신호 라인들 각각과 공통 전극(CE) 사이의 커패시턴스 값들의 편차는 제1 및 제2 실시예들(EX1, EX2)에서 각각 3.28% 및 3.23%로 5% 이하이다.
표 2에서, CKL*CAP은 복수의 클럭 신호 라인들(CKL1 내지 CKLn) 각각의 커패시턴스 로드값을 나타낸다.
표 2를 참조하면, 제1 실시예(EX1)의 경우 표 1의 효과에도 불구하고 제1 클럭 신호 라인(CKL1)의 커패시턴스 로드(1.300E-11)가 기존보다 증가함을 알 수 있다. 따라서, 복수 개의 클럭 신호 라인(CKL1 내지 CKLn)들 및 복수 개의 클럭바 신호 라인들(CKBL1 내지 CKBLn) 간 커패시턴스 로드(load)의 편차는 1.62%로 증가한다. 그러나, 제2 실시예(EX2)의 경우, 표 1의 실시예와 함께 제1 클럭 신호 라인(CKL1)의 커패시턴스 로드(1.299E-11)가 기존 값을 유지하고 있음을 알 수 있다. 따라서, 제1 라인(1L)과 제1 클럭 신호 라인(CKL1) 사이에 그라운드 라인인 제2 라인(2L) 및 플로팅 라인인 제3 라인(3L)을 배치하는 경우, 기존의 복수의 클럭 신호 라인들(CKL1 내지 CKLn) 및 복수의 클럭바 신호 라인들(CKBL1 내지 CKBLn)간 커패시턴스 로드 편차(1.51%)를 유지할 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
DD: 표시 장치
DP: 표시 패널
DA: 표시 영역
NDA: 비표시 영역
100: 제1 표시 기판
1L: 제1 라인
GDC: 게이트 구동회로
2L: 제2 라인
CKL1 내지 CKLn: 복수 개의 클럭 신호 라인들
SRC1 내지 SRCn: 스테이지 회로들

Claims (20)

  1. 화소가 배치된 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 표시 패널을 포함하고, 상기 표시 패널은 제1 표시 기판을 포함하고,
    상기 제1 표시 기판은,
    상기 비표시 영역에 중첩하고 상기 표시 영역에 공통 전압을 인가하는 제1 라인;
    상기 비표시 영역에 중첩하고 상기 제1 라인보다 상기 표시 영역에 인접하는 게이트 구동회로;
    상기 게이트 구동회로에 연결된 복수 개의 게이트 라인들; 및
    상기 제1 라인과 상기 게이트 구동회로 사이에 배치된 제2 라인을 포함하고,
    상기 게이트 구동회로는,
    각각이 클럭 신호를 수신하는 복수 개의 클럭 신호 라인들; 및
    상기 클럭 신호 라인들 중 대응하는 클럭 신호 라인 및 상기 게이트 라인들 중 대응하는 게이트 라인에 연결되고, 게이트 신호들을 출력하는 스테이지 회로들을 포함하고,
    상기 제2 라인은 상기 클럭 신호 라인들 중 상기 제1 라인과 가장 인접한 클럭 신호 라인과 상기 제1 라인 사이에 배치되고, 상기 스테이지 회로들과 전기적으로 분리된 표시 장치.
  2. 제1항에 있어서, 상기 제2 라인은 그라운드 전압을 수신하는 표시 장치.
  3. 제2항에 있어서, 상기 제2 라인은 복수 개로 제공되는 표시 장치.
  4. 제1항에 있어서, 상기 제2 라인은 전기적으로 고립된 플로팅 라인인 표시 장치.
  5. 제1항에 있어서, 상기 제1 표시 기판은 상기 클럭 신호 라인들 중 상기 제2 라인과 가장 인접한 클럭 신호 라인과 상기 제2 라인 사이에 배치된 제3 라인을 더 포함하는 표시 장치.
  6. 제5항에 있어서, 상기 제2 라인과 상기 제3 라인 중 어느 하나는 그라운드 전압을 수신하고 다른 하나는 플로팅 라인인 표시 장치.
  7. 제1항에 있어서, 상기 제1 표시 기판과 마주하는 제2 표시 기판을 더 포함하고, 상기 제2 표시 기판은 베이스 기판 및 상기 베이스 기판 상에 배치된 공통 전극을 포함하고,
    상기 공통 전극은 상기 공통 전압을 수신하는 표시 장치.
  8. 제7항에 있어서, 상기 제1 표시 기판과 상기 제2 표시 기판을 결합시키는 실런트를 더 포함하고,
    상기 실런트는 상기 복수 개의 클럭 신호 라인들, 상기 제1 라인 및 상기 제2 라인을 커버하는 표시 장치.
  9. 제1항에 있어서, 상기 제1 라인, 상기 제2 라인 및 상기 클럭 신호 라인들은 동일한 층 상에 배치되는 표시 장치.
  10. 제1항에 있어서, 평면 상에서, 상기 제1 표시 기판의 엣지 중 상기 제1 라인과 가장 인접한 엣지와 상기 제1 라인 사이에는 신호 라인이 미배치된 표시 장치.
  11. 제1항에 있어서, 상기 스테이지 회로들 각각은 적어도 하나의 구동 트랜지스터를 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 화소는 상기 게이트 신호들 중 대응하는 게이트 신호에 응답하여 화소 전압을 출력하는 화소 트랜지스터를 포함하고,
    상기 화소 트랜지스터와 상기 적어도 하나의 구동 트랜지스터는 동일한 적층 구조를 갖는 표시 장치.
  13. 제12항에 있어서, 상기 화소 트랜지스터의 제어 전극 및 상기 적어도 하나의 구동 트랜지스터의 제어 전극은 상기 제1 라인과 동일한 층 상에 배치된 표시 장치.
  14. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역을 포함하는 제1 표시 기판;
    상기 제1 표시 기판과 마주하는 제2 표시 기판; 및
    상기 비표시 영역에 중첩하고, 상기 제1 표시 기판과 상기 제2 표시 기판을 결합시키는 실런트를 포함하고,
    상기 제1 표시 기판은
    상기 비표시 영역에 중첩하고 상기 표시 영역에 공통 전압을 인가하는 공통 라인;
    복수 개의 클럭 신호 라인들 및 상기 복수 개의 클럭 신호 라인들에 연결된 스테이지 회로를 포함하고, 상기 비표시 영역에 중첩하는 게이트 구동회로; 및
    상기 공통 라인과 상기 게이트 구동회로 사이에 배치된 적어도 하나의 차폐 라인을 포함하고,
    상기 적어도 하나의 차폐 라인은 상기 클럭 신호 라인들 중 상기 공통 라인과 가장 인접한 클럭 신호 라인과 상기 공통 라인 사이에 배치되고, 상기 스테이지 회로들과 전기적으로 분리된 표시 패널.
  15. 제14항에 있어서, 상기 제2 표시 기판은 상기 실런트와 접촉하는 공통 전극을 포함하고,
    상기 공통 전극은 상기 공통 전압을 수신하는 표시 패널.
  16. 제14항에 있어서, 상기 클럭 신호 라인들 중 상기 공통 라인과 가장 인접한 클럭 신호 라인과 상기 공통 라인 사이의 간격은 상기 클럭 신호들간의 간격보다 큰 표시 패널.
  17. 제14항에 있어서, 상기 적어도 하나의 차폐 라인의 폭은 상기 공통 라인의 폭 및 상기 복수 개의 클럭 신호 라인들의 폭보다 작은 표시 패널.
  18. 제14항에 있어서, 상기 적어도 하나의 차폐 라인의 폭은 10um 내지 15um인 표시 패널.
  19. 제14항에 있어서, 상기 적어도 하나의 차폐 라인은 상기 표시 영역에 그라운드 신호를 인가하는 표시 패널.
  20. 제14항에 있어서, 제1 방향으로 나열되고, 각각이 회로기판 및 구동칩을 포함하는 복수 개의 데이터 구동유닛들을 더 포함하고,
    상기 데이터 구동유닛들은 서로 반대측에 배치된 제1 데이터 구동유닛 및 제2 데이터 구동유닛을 포함하며,
    상기 공통 라인 및 상기 차폐 라인 각각의 일단은 상기 제1 데이터 구동유닛에 연결되고, 타단은 상기 제2 데이터 구동유닛에 연결된 표시 패널.
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