KR20120002048A - 액정표시장치와 이의 제조방법 - Google Patents

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Abstract

본 발명의 실시예는, 서브 픽셀들을 포함하는 액정패널; 및 액정패널을 구동하는 구동부를 포함하며, 서브 픽셀들은, 인접하는 서브 픽셀들에 포함된 공통전극을 이들 간의 경계영역에서 상호 다리 형태로 연결하는 연결부를 하나 이상 포함하는 액정표시장치를 제공한다.

Description

액정표시장치와 이의 제조방법{Liquid Crystal Display Device and Manufacturing Method of the same}
본 발명의 실시예는 액정표시장치와 이의 제조방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정 표시장치(Liquid Crystal Display: LCD), 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정 표시장치가 널리 사용되고 있다.
액정표시장치는 트랜지스터, 스토리지 커패시터 및 화소전극 등이 형성된 트랜지스터기판과 컬러필터 및 블랙매트릭스 등이 형성된 컬러필터기판 사이에 위치하는 액정층을 포함한다. 액정표시장치는 화소전극과 트랜지스터기판 또는 컬러필터기판에 형성된 공통전극에 형성되는 전계로 액정층의 배열 방향을 조절하여 백라이트유닛으로부터 입사된 광을 출사하는 방식으로 영상을 표시한다.
종래 액정표시장치 중 트랜지스터기판에 화소전극과 공통전극이 형성된 프린지 필드(Fringe Field) 방식의 액정표시장치는 고휘도 및 광시야각 구현 측면에서 괄목할만한 특성을 나타내고 있다. 그런데, 이 방식의 액정표시장치의 경우 서브 픽셀들의 경계영역 상에서의 빛샘이나 공통전극의 구조로부터 유발되는 신호지연 문제가 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 인접하는 서브 픽셀들의 공통전극을 연결하는 연결부 구조로 데이터라인 또는 게이트라인과의 중첩 영역을 최소화하여 신호 지연을 방지하면서 빛샘을 감소시킬 수 있는 액정표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명의 실시예는, 서브 픽셀들을 포함하는 액정패널; 및 액정패널을 구동하는 구동부를 포함하며, 서브 픽셀들은, 인접하는 서브 픽셀들에 포함된 공통전극을 이들 간의 경계영역에서 상호 다리(bridge) 형태로 연결하는 연결부를 하나 이상 포함하는 액정표시장치를 제공한다.
연결부는, 액정패널에 형성된 데이터라인을 기준으로 좌우로 인접하는 서브 픽셀들에 포함된 공통전극을 연결할 수 있다.
연결부는, 액정패널에 형성된 게이트라인을 기준으로 상하로 인접하는 서브 픽셀들에 포함된 공통전극을 연결할 수 있다.
연결부는, 하부에 형성된 층을 노출하는 오픈부를 사이에 두고 상호 이격하여 형성될 수 있다.
연결부는, 공통전극과 동일한 공정에 의해 형성될 수 있다.
서브 픽셀들은, 기판과, 기판 상에 형성된 제1절연막과, 제1절연막 상에 형성된 화소전극과, 화소전극 상에 형성된 제2절연막과, 제2절연막 상에 형성되고 하나의 서브 픽셀 내에서 다수로 분할된 공통전극을 각각 포함할 수 있다.
액정패널은, 두 개의 기판 사이에 형성되고 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드로 구동되는 액정층을 포함할 수 있다.
다른 측면에서 본 발명의 실시예는, 기판 상에 제1절연막을 형성하는 단계; 제1절연막 상에 화소전극을 형성하는 단계; 화소전극 상에 제2절연막을 형성하는 단계; 제2절연막 상에 공통전극을 형성하는 단계; 및 기판 상의 인접하는 서브 픽셀들에 포함된 공통전극을 이들 간의 경계영역에서 상호 다리 형태로 연결하는 연결부를 하나 이상 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.
연결부를 형성하는 단계는, 기판 상에 형성된 데이터라인을 기준으로 좌우로 인접하는 서브 픽셀들에 포함된 공통전극이 연결되도록 형성하거나, 기판 상에 형성된 게이트라인을 기준으로 상하로 인접하는 서브 픽셀들에 포함된 공통전극이 연결되도록 형성할 수 있다.
연결부를 형성하는 단계는, 공통전극을 형성하는 단계에 포함되고, 연결부는 하부에 형성된 층을 노출하는 오픈부를 사이에 두고 상호 이격하도록 형성할 수 있다.
본 발명의 실시예는, 데이터라인과 공통전극의 연결부 구조로 기생전계에 의한 블랙 상태의 빛샘 영역을 공통전극의 연결부 간격 정도로 감소시켜, 빛샘 영역의 최소화로 블랙매트릭스 영역을 줄여 개구율 및 투과도를 향상시킬 수 있는 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명의 실시예는 데이터라인 또는 게이트라인과의 중첩 영역을 최소화할 수 있는 공통전극의 연결부 구조로 신호 지연을 방지하면서 빛샘을 감소시킬 수 있는 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명의 실시예는 공통전극의 연결부 구조로 공통전극의 저항을 감소시킬 수 있는 액정표시장치를 제공하는 효과가 있다.
도 1은 액정표시장치의 개략적인 블록도.
도 2는 본 발명의 일 실시예에 따른 액정패널의 개략적인 평면도.
도 3은 도 2의 A영역의 확대도.
도 4는 도 3의 B1-B2영역의 단면도.
도 5는 도 3의 C1-C2영역의 단면도.
도 6은 B1-B2영역에서의 투과량 시뮬레이션을 나타낸 도면.
도 7은 C1-C2영역에서의 투과량 시뮬레이션을 나타낸 도면.
도 8은 비교예와 실시예의 투과량 시뮬레이션을 나타낸 도면.
도 9는 본 발명의 다른 실시예에 따른 연결부의 구조 예시도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 액정표시장치의 개략적인 블록도 이다.
도 1에 도시된 바와 같이, 액정표시장치는 타이밍구동부(11), 데이터구동부(12), 게이트구동부(13), 백라이트유닛(20) 및 표시부(10)를 포함한다.
타이밍구동부(11)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(RGB)를 공급받는다. 타이밍구동부(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(12)와 게이트구동부(13)의 동작 타이밍을 제어한다. 타이밍구동부(11)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(11)에서 생성되는 제어신호들에는 게이트구동부(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(12)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(12) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(12)의 출력을 제어한다.
게이트구동부(13)는 타이밍구동부(11)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 표시부(10)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(13)에는 게이트라인들(GL)을 통해 생성된 게이트신호를 표시부(10)에 포함된 서브 픽셀들(SP)에 공급한다. 게이트구동부(13)는 GIP(Gate In Panel) 공정에 의해 서브 픽셀들(SP)과 동시에 트랜지스터기판 상에 형성된 표시부(10)의 양측에 직접 형성될 수 있다. 이와 달리, 게이트구동부(13)는 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 표시부(10)의 트랜지스터기판에 부착될 수도 있다.
데이터구동부(12)는 타이밍구동부(11)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(11)로부터 공급되는 디지털 형태의 데이터신호(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(RGB)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(RGB)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터전압으로 변환한다. 데이터구동부(12)는 데이터라인들(DL)을 통해 변환된 데이터신호를 표시부(10)에 포함된 서브 픽셀들(SP)에 공급한다. 데이터구동부(12)는 TCP(Tape Carrier Package) 상에 실장되어 TAB 공정에 의해 표시부(10)의 트랜지스터기판에 접합되고, 소스 PCB(Printed Circuit Board)에 접속될 수 있다. 이와 달리, 데이터구동부(12)는 COG(Chip On Glass) 공정에 의해 표시부(10)의 트랜지스터기판 상에 부착될 수도 있다.
표시부(10)는 박막트랜지스터기판(이하 TFT기판으로 약칭)과 컬러필터기판 사이에 위치하는 액정층을 포함하며 매트릭스형태로 배치된 서브 픽셀들(SP)을 포함한다. TFT기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 스토리지 커패시터들 등이 형성되고, 컬러필터기판에는 블랙매트릭스들, 컬러필터들 등이 형성된다. 하나의 서브 픽셀(SP)은 상호 교차하는 데이터라인(D1)과 게이트라인(G1)에 의해 정의된다. 하나의 서브 픽셀(SP)에는 게이트라인(G1)을 통해 공급된 게이트신호에 의해 구동하는 TFT, 데이터라인(D1)을 통해 공급된 데이터신호를 데이터전압으로 저장하는 스토리지 커패시터(Cst), 스토리지 커패시터(Cst)에 저장된 데이터전압에 의해 구동하는 액정셀(Clc)이 포함된다. 액정셀(Clc)은 화소전극(1)에 공급된 데이터전압과 공통전극(2)에 공급된 공통전압(Vcom)에 의해 구동된다. 공통전극(2)은 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 TFT기판 상에 형성된다. 공통전극(2)은 공통전압라인으로부터 공통전압(Vcom)을 공급받는다. 표시부(10)의 TFT기판과 컬러필터기판에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시부(10)는 하부에 위치하는 백라이트유닛(20)으로부터 제공된 빛을 이용하여 영상을 표시하게 된다. 백라이트유닛(20)은 광원이 표시부(10)의 하부에 배치된 직하형(direct type), 광원이 표시부(10)의 일 측면에 배치된 에지형(edge type) 또는 광원이 표시부(10)의 양쪽 측면에 배치된 듀얼형(dual type) 등으로 구현될 수 있다.
도 2는 본 발명의 일 실시예에 따른 액정패널의 개략적인 평면도이고, 도 3은 도 2의 A영역의 확대도이며, 도 4는 도 3의 B1-B2영역의 단면도이고, 도 5는 도 3의 C1-C2영역의 단면도이며, 도 6은 B1-B2영역에서의 투과량 시뮬레이션을 나타낸 도면이고, 도 7은 C1-C2영역에서의 투과량 시뮬레이션을 나타낸 도면이며, 도 8은 비교예와 실시예의 투과량 시뮬레이션을 나타낸 도면이다.
도 2에 도시된 바와 같이, 액정패널(PNL)은 서브 픽셀들(SP)을 포함한다. 앞서 설명한 바와 같이, 서브 픽셀들(SP)에 포함된 화소전극(PXL)은 박막트랜지스터(TFT)에 연결되고 공통전극(Vcom)은 공통전압라인에 연결된다. 화소전극(PXL)과 공통전극(Vcom)은 절연막을 사이에 두고 층이 구분되어 형성되며 공통전극(Vcom)은 화소전극(PXL)과 달리 다수로 분할된다.
도 3을 참조하면, 제4데이터라인(D4)을 사이에 두고 상호 인접한 두 개의 서브 픽셀들(SP3, SP4)이 도시된다. 도시된 서브 픽셀들 중 우측에 위치하는 제4서브 픽셀(SP4)은 제4데이터라인(D4)에 연결된다. 따라서, 좌측에 위치하는 제3서브 픽셀(SP3)은 미도시된 제3데이터라인에 연결됨을 알 수 있을 것이다. 제4서브 픽셀(SP4)에 포함된 박막트랜지스터(TFT)는 제4데이터라인(D4)에 소오스전극(S)이 연결되고 제1게이트라인(G1)에 게이트전극(G)이 연결되며 화소전극(PXL)에 드레인전극(D)이 연결된다.
본 발명의 일 실시예에 따르면, 인접하는 두 개의 서브 픽셀들(SP3, SP4)에 포함된 공통전극(Vcom)을 이들 간의 경계영역(BA)에서 상호 다리(bridge) 형태로 연결하는 연결부(Vcom_bri)를 하나 이상 포함한다. 즉, 인접하는 두 개의 서브 픽셀들(SP3, SP4)에 각각 포함된 공통전극(Vcom)은 연결부(Vcom_bri)에 의해 상호 연결된다. 경계영역(BA)에서 인접하는 두 개의 서브 픽셀들(SP3, SP4)에 포함된 공통전극(Vcom)을 연결하는 연결부(Vcom_bri)는 하부에 형성된 층을 노출하는 오픈부(Vcom_opn)를 사이에 두고 상호 이격하여 형성된다. 즉, 연결부(Vcom_bri)는 액정패널에 형성된 데이터라인을 기준으로 좌우로 인접하는 서브 픽셀들에 포함된 공통전극을 연결하도록 형성된다. 연결부(Vcom_bri)는 공통전극(Vcom)과 동일한 공정 및 동일한 재료에 의해 형성된다.
도 4 및 도 5를 참조하여 설명하면, 제1기판(GLS1)의 일면에는 제1절연막(GI)이 형성된다. 제1절연막(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성될 수 있으나 이에 한정되지 않는다. 제1절연막(GI) 상에는 제3서브 픽셀(SP3)의 화소전극(PXL)과 제4서브 픽셀(SP4)의 화소전극(PXL)이 형성되고 이들 사이에는 제4데이터라인(D4)이 형성된다. 제3 및 제4서브 픽셀(SP3, SP4)의 화소전극(PXL)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명한 재료를 이용할 수 있으나 이에 한정되지 않는다. 화소전극(PXL) 및 제4데이터라인(D4) 상에는 제2절연막(PAS)이 형성된다. 제2절연막(PAS)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성될 수 있으나 이에 한정되지 않는다. 제2절연막(PAS) 상에는 제3서브 픽셀(SP3)의 공통전극(Vcom)과 제4서브 픽셀(SP4)의 공통전극(Vcom)이 형성된다. 제3 및 제4서브 픽셀(SP3, SP4)의 공통전극(Vcom)은 ITO나 IZO와 같은 투명한 재료를 이용할 수 있으나 이에 한정되지 않는다. 제3 및 제4서브 픽셀(SP3, SP4)의 공통전극(Vcom) 상에는 하부배향막(PI1)이 형성된다.
제2기판(GLS2)의 일면에는 블랙매트릭스(BM)를 경계로 컬러필터(CF)가 형성된다. 컬러필터(CF)는 적색, 녹색 및 청색을 포함하나 이에 한정되지 않는다. 컬러필터(CF) 상에는 오버코팅층(OC)이 형성된다. 오버코팅층(OC) 상에는 상부배향막(PI2)이 형성된다. 제1기판(GLS1)과 제2기판(GLS2)은 IPS 모드 또는 FFS 모드로 구동되는 액정층(LC)을 사이에 두고 합착된다.
도 4 및 도 5의 구조에서 알 수 있듯이, 연결부(Vcom_bri)는 하부에 형성된 층 예컨대 제2절연막(PAS)을 노출하는 오픈부(Vcom_opn)를 사이에 두고 상호 이격하도록 다수 형성된다. 연결부(Vcom_bri)가 이와 같이 형성되는 이유는 제4데이터라인(D4)과 연결부(Vcom_bri) 간의 중첩영역을 줄여 이들 간의 중첩에 따른 커패시턴스 증가를 방지하면서 경계영역(BA)에서의 빛샘을 차단하기 위함이다. 이와 같이, 경계영역(BA)에서의 빛샘을 차단하게 되면 블랙 영역을 최소화할 수 있게 되므로 블랙매트릭스(BM)의 폭을 줄일 수 있게 되고 이로 인한 개구율 향상과 투과도 상승을 기대할 수 있게 된다.
도 6을 참조하면, 연결부(Vcom_bri)가 미형성된 오픈부(Vcom_opn) 영역의 경우 빛샘이 발생하였다. 여기서, 도 6은 도 4에서 발생하는 빛샘에 대한 시뮬레이션 데이터이다. 도 6에서 오픈부(Vcom_opn)에 해당하는 영역에서 발생한 투과량(Transmittance)은 대략 0.16으로 나타났다. 도 6의 B1-B2영역은 연결부(Vcom_bri)로 전계가 형성되어 데이터라인과 공통전극(Vcom) 간의 전계방향을 외곡시켜 빛샘 영역 최소화가 가능하다.
이와 달리 도 7을 참조하면, 연결부(Vcom_bri)가 형성된 영역의 경우 빛샘이 거의 발생하지 않았다. 여기서, 도 7은 도 5에서 발생하는 빛샘에 대한 시뮬레이션 데이터이다. 도 7의 C1-C2영역은 공통전극(Vcom)에 의해 데이터라인의 기생전계를 차폐하여 블랙 상태에서의 빛샘 최소화가 가능하다.
즉, 제3 및 제4서브 픽셀들(SP3, SP4) 간의 경계영역(BA)에 해당되는 제4데이터라인(D4)의 인접 영역에서 발생하는 빛샘은 공통전극(Vcom)을 연결하는 연결부(Vcom_bri)를 형성함으로써 해결할 수 있다는 것이 도 6 및 도 7의 시뮬레이션 데이터를 통해 밝혀졌다. 연결부(Vcom_bri)는 인접하는 제3 및 제4서브 픽셀들(SP3, SP4) 간의 공통전극(Vcom)을 상호 연결하므로 공통전극(Vcom)의 배선저항 감소를 유도하여 이를 통해 흐르는 공통전압의 전기적인 로스를 감소할 수 있게 된다. 그러므로, 경계영역(BA)에서 오픈부(Vcom_opn)를 사이에 두고 상호 이격하여 형성된 연결부(Vcom_bri)를 형성하면, 신호배선인 데이터배선과 공통전극 간의 중첩 구간이 적으므로 커패시턴스 감소에 따른 신호 지연 문제가 감소하고, 공통전극의 배선저항 감소를 통해 전기적인 로스를 감소시키면서 경계영역(BA)에서의 빛샘을 차단할 수 있게 된다.
도 8을 참조하면, 비교예(a)의 빛샘과 실시예(b)의 빛샘의 차이를 더욱 명확히 구분할 수 있다.
비교예(a)는 연결부(Vcom_bri)의 미형성으로 차폐효과가 없어 개구영역인 공통전극(Vcom)과의 기생전계가 형성되고, 기생전계에 의해 액정의 방향자가 회전하여 "LLA"에 도시된 바와 같이 빛샘이 대략 14㎛ 정도 발생하였다. 이와 달리, 실시예(b)는 연결부(Vcom_bri)의 형성으로 차폐효과를 발휘하여 개구영역인 공통전극(Vcom)과의 기생전계 발생을 억제하여 기생전계의 폭이 좁아져 "LLA"에 도시된 바와 같이 비교예(a) 대비 빛샘이 대폭 감소하였다. 도 8의 예에서는 연결부(Vcom_bri) 간의 거리를 5㎛ 정도로 형성하였는데, 빛샘 발생 영역은 연결부(Vcom_bri) 간의 간격을 최소화할수록 감소시킬 수 있을 것으로 기대된다.
한편, 본 발명의 일 실시예에서는 하나의 서브 픽셀 내에 형성된 공통전극(Vcom)이 "<"자 형태로 다수 분할된 형태를 취하는 것을 일례로 한다. 그러나, IPS 모드 또는 FFS 모드로 구동하는 액정층(LC)을 포함하는 액정패널의 경우, 서브 픽셀 내에 형성된 공통전극(Vcom)의 형상이 도시된 형상에 한정되지 않고 다양한 형상으로 형성된다. 그러므로, 연결부(Vcom_bri)는 좌우로 인접하는 서브 픽셀들에 포함된 공통전극(Vcom)이 상호 연결되도록 형성될 뿐만 아니라 상하로 인접하는 서브 픽셀들에 포함된 공통전극(Vcom)이 상호 연결되도록 형성될 수도 있다.
이하, 도 9를 참조하여 게이트라인을 기준으로 상하로 인접하는 서브 픽셀들에 포함된 공통전극을 연결하는 연결부(Vcom_bri)에 대해 설명한다.
도 9는 본 발명의 다른 실시예에 따른 연결부의 구조 예시도 이다.
도 9에 도시된 바와 같이, 연결부(Vcom_bri)는 게이트라인(G1)을 기준으로 상하로 인접하는 제3 및 제13서브 픽셀들(SP3, SP13)에 포함된 공통전극(Vcom)을 연결하도록 형성된다. 연결부(Vcom_bri)는 본 발명의 일 실시예와 같이 제3 및 제13서브 픽셀들(SP3, SP13) 간의 경계영역(BA) 내에서 오픈부(Vcom_opn)를 사이에 두고 상호 이격하여 형성된다.
한편, 본 발명과 같이 액정패널을 형성하기 위해서는 도 3 내지 도 5에 도시된 바와 같이, 제1기판(GLS1) 상에 제1절연막(GI)을 형성하고, 제1절연막(GI) 상에 화소전극(PXL)을 형성하고, 화소전극(PXL) 상에 제2절연막(PAS)을 형성하고, 제2절연막(PAS) 상에 공통전극(Vcom)을 형성한다. 그리고 제1기판(GLS1) 상의 인접한 서브 픽셀들(SP3, SP4) 간의 경계영역(BA)에서 공통전극(Vcom)을 상호 다리 형태로 연결하는 연결부(Vcom_bri)를 하나 이상 형성한다. 여기서, 연결부(Vcom_bri)는 공통전극(Vcom)을 형성하는 단계에 포함될 수 있고, 공통전극(Vcom)을 "<"자 형태로 분할할 때 함께 패터닝함으로써 형성될 수 있으나 이에 한정되지 않는다.
연결부(Vcom_bri)를 형성할 때에는 데이터라인을 기준으로 좌우로 인접하는 서브 픽셀들에 포함된 공통전극(Vcom)이 연결되도록 형성할 수 있다.(도 3 참조) 이와 달리, 연결부(Vcom_bri)를 형성할 때에는 게이트라인을 기준으로 상하로 인접하는 서브 픽셀들에 포함된 공통전극(Vcom)이 연결되도록 형성할 수 있다.(도 9 참조) 여기서, 연결부(Vcom_bri)는 하부에 형성된 층을 노출하는 오픈부(Vcom_opn)를 사이에 두고 상호 이격하도록 형성할 수 있다.
이상 본 발명의 실시예는 데이터라인과 공통전극의 연결부 구조로 기생전계에 의한 블랙 상태의 빛샘 영역을 공통전극의 연결부 간격 정도로 감소시켜, 빛샘 영역의 최소화로 블랙매트릭스 영역을 줄여 개구율 및 투과도를 향상시킬 수 있는 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명의 실시예는 데이터라인 또는 게이트라인과의 중첩 영역을 최소화할 수 있는 공통전극의 연결부 구조로 신호 지연을 방지하면서 빛샘을 감소시킬 수 있는 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명의 실시예는 공통전극의 연결부 구조로 공통전극의 저항을 감소시킬 수 있는 액정표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
SP: 서브 픽셀들 PXL: 화소전극
Vcom: 공통전극 BA: 경계영역
Vcom_bri: 연결부 Vcom_opn: 오픈부
GLS1: 제1기판 GI: 제1절연막
PAS: 제2절연막 LC: 액정층
GLS2: 제2기판 BM: 블랙매트릭스
CF: 컬러필터 OC: 오버코팅층

Claims (10)

  1. 서브 픽셀들을 포함하는 액정패널; 및
    상기 액정패널을 구동하는 구동부를 포함하며,
    상기 서브 픽셀들은,
    인접하는 서브 픽셀들에 포함된 공통전극을 이들 간의 경계영역에서 상호 다리(bridge) 형태로 연결하는 연결부를 하나 이상 포함하는 액정표시장치.
  2. 제1항에 있어서,
    상기 연결부는,
    상기 액정패널에 형성된 데이터라인을 기준으로 좌우로 인접하는 서브 픽셀들에 포함된 공통전극을 연결하는 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서,
    상기 연결부는,
    상기 액정패널에 형성된 게이트라인을 기준으로 상하로 인접하는 서브 픽셀들에 포함된 공통전극을 연결하는 것을 특징으로 하는 액정표시장치.
  4. 제2항 또는 제3항에 있어서,
    상기 연결부는,
    하부에 형성된 층을 노출하는 오픈부를 사이에 두고 상호 이격하여 형성된 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서,
    상기 연결부는,
    상기 공통전극과 동일한 공정에 의해 형성된 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서,
    상기 서브 픽셀들은,
    기판과,
    상기 기판 상에 형성된 제1절연막과,
    상기 제1절연막 상에 형성된 화소전극과,
    상기 화소전극 상에 형성된 제2절연막과,
    상기 제2절연막 상에 형성되고 하나의 서브 픽셀 내에서 다수로 분할된 상기 공통전극을 각각 포함하는 액정표시장치.
  7. 제1항에 있어서,
    상기 액정패널은,
    두 개의 기판 사이에 형성되고 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드로 구동되는 액정층을 포함하는 액정표시장치.
  8. 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 화소전극을 형성하는 단계;
    상기 화소전극 상에 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 공통전극을 형성하는 단계; 및
    상기 기판 상의 인접하는 서브 픽셀들에 포함된 공통전극을 이들 간의 경계영역에서 상호 다리 형태로 연결하는 연결부를 하나 이상 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  9. 제8항에 있어서,
    상기 연결부를 형성하는 단계는,
    상기 기판 상에 형성된 데이터라인을 기준으로 좌우로 인접하는 서브 픽셀들에 포함된 공통전극이 연결되도록 형성하거나,
    상기 기판 상에 형성된 게이트라인을 기준으로 상하로 인접하는 서브 픽셀들에 포함된 공통전극이 연결되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제8항에 있어서,
    상기 연결부를 형성하는 단계는,
    상기 공통전극을 형성하는 단계에 포함되고,
    상기 연결부는 하부에 형성된 층을 노출하는 오픈부를 사이에 두고 상호 이격하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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