KR101885797B1 - 액정표시장치와 이의 제조방법 - Google Patents

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Abstract

본 발명의 실시예는, 기판 상에 정의된 트랜지스터영역 및 데이터라인영역; 트랜지스터영역에 위치하는 기판 상에 형성된 박막트랜지스터; 데이터라인영역에 위치하는 기판 상에 상호 이격하여 형성된 공통전압라인들; 공통전압라인들 사이에 형성된 데이터라인; 트랜지스터영역 및 상기 데이터라인영역을 포함하는 기판 상에 형성된 절연막들; 절연막들 중 최상위 층을 덮도록 형성되며 상부 표면이 평탄한 면을 갖는 평탄화막; 및 평탄화막 상에 형성되며 공통전압라인들 및 데이터라인의 면적에 대응하여 형성된 공통전극을 포함하되, 절연막들은 공통전압라인들이 위치하는 영역에서 3층 구조를 이루고, 데이터라인이 위치하는 영역에서 2층 구조를 이루는 것을 특징으로 하는 액정표시장치를 제공한다.

Description

액정표시장치와 이의 제조방법{Liquid Crystal Display Device and Manufacturing Method the same}
본 발명의 실시예는 액정표시장치와 이의 제조방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정 표시장치(Liquid Crystal Display: LCD), 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정 표시장치가 널리 사용되고 있다.
액정표시장치는 트랜지스터, 스토리지 커패시터 및 화소전극 등이 형성된 트랜지스터기판과 컬러필터 및 블랙매트릭스 등이 형성된 컬러필터기판 사이에 위치하는 액정층을 포함한다. 액정표시장치는 화소전극과 트랜지스터기판 또는 컬러필터기판에 형성된 공통전극에 걸리는 전계에 액정층의 배열 방향을 조절하여 백라이트유닛으로부터 입사된 광을 출사하는 방식으로 영상을 표시한다.
종래 액정표시장치 중에는 데이터라인 상에 공통전극을 형성하여 블랙매트릭스의 폭을 줄여 개구율을 향상시키는 구조가 있었다. 이 구조는 개구율이 향상되는 장점은 있으나, 데이터라인과 공통전극 간의 커패시턴스(capacitance)가 증가하게 된다. 따라서, 이 구조는 데이터라인의 신호가 지연되는 문제와 더불어 공통전압의 리플(Ripple)이 발생하는 문제에 의해 수평 크로스토크(cross-talk)가 나타나 표시품질의 저하를 유발하므로 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 데이터라인을 형성하기 전에 절연막의 두께를 국부적으로 얇게 형성하여 트랜지스터의 성능을 유지하면서 데이터라인과 공통전극 간의 거리를 증가시켜 이들 간의 커패시턴스에 따른 신호 지연 개선과 공통전압의 리플 현상을 개선할 수 있는 액정표시장치를 제공하는 것이다. 또한, 본 발명의 실시예는 신호 지연 개선과 공통전압의 리플 현상 개선으로 이들에 의해 발생하는 크로스토크를 방지하여 표시품질을 개선할 수 있는 액정표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명의 실시예는, 기판 상에 정의된 트랜지스터영역 및 데이터라인영역; 트랜지스터영역에 위치하는 기판 상에 형성된 박막트랜지스터; 데이터라인영역에 위치하는 기판 상에 상호 이격하여 형성된 공통전압라인들; 공통전압라인들 사이에 형성된 데이터라인; 트랜지스터영역 및 데이터라인영역을 포함하는 기판 상에 형성된 절연막들; 절연막들 중 최상위 층을 덮도록 형성되며 상부 표면이 평탄한 면을 갖는 평탄화막; 및 평탄화막 상에 형성되며 공통전압라인들 및 데이터라인의 면적에 대응하여 형성된 공통전극을 포함하되, 절연막들은 공통전압라인들이 위치하는 영역에서 3층 구조를 이루고, 데이터라인이 위치하는 영역에서 2층 구조를 이루는 것을 특징으로 하는 액정표시장치를 제공한다.
절연막들은 공통전압라인들 및 데이터라인 각각의 면적에 대응하여 형성된 제1절연막과, 제1절연막을 덮도록 데이터라인영역을 포함하는 기판 상에 형성되며 데이터라인의 하부에 위치하는 제2절연막과, 제2절연막과 데이터라인을 덮도록 데이터라인영역을 포함하는 기판 상에 형성된 제3절연막을 포함할 수 있다.
데이터라인 상에 형성된 제3절연막의 상부 표면과 평탄화막의 상부 표면 간의 수직거리(DS1)와, 공통전압라인들 상에 형성된 제3절연막의 상부 표면과 평탄화막의 상부 표면 간의 수직거리(DS2)에 대한 관계식은 DS1 > DS2를 만족할 수 있다.
다른 측면에서 본 발명의 실시예는, 기판 상에 정의된 트랜지스터영역 및 데이터라인영역; 트랜지스터영역에 위치하는 기판 상에 형성된 제1게이트금속, 데이터라인영역에 위치하는 기판 상에 상호 이격하여 형성된 제2 및 제3게이트금속; 제1 내지 제3게이트금속 각각의 면적에 대응하여 형성된 제1절연막; 제1절연막을 덮도록 트랜지스터영역 및 데이터라인영역을 포함하는 기판 상에 형성된 제2절연막; 트랜지스터영역에 위치하는 제2절연막 상에 형성된 제1액티브층, 데이터라인영역에 위치하며 제2 및 제3게이트금속 사이에 위치하는 제2절연막 상에 형성된 제2액티브층; 트랜지스터영역에 위치하는 제1액티브층의 일측과 타측에 구분되어 형성된 소오스금속 및 드레인금속, 제2액티브층 상에 형성된 데이터라인금속; 소오스금속, 드레인금속 및 데이터라인금속을 덮도록 트랜지스터영역 및 데이터라인영역을 포함하는 기판 상에 형성된 제3절연막; 제3절연막 상에 형성되며 상부 표면이 평탄한 면을 갖는 평탄화막; 및 데이터라인영역에 위치하는 평탄화막 상에 형성되며 제2게이트금속, 제3게이트금속 및 데이터라인금속의 면적에 대응하여 형성된 공통전극을 포함하는 액정표시장치를 제공한다.
데이터라인 상에 형성된 제3절연막의 상부 표면과 평탄화막의 상부 표면 간의 수직거리(DS1)와, 공통전압라인들 상에 형성된 제3절연막의 상부 표면과 평탄화막의 상부 표면 간의 수직거리(DS2)에 대한 관계식은 DS1 > DS2를 만족할 수 있다.
제1절연막의 두께는 제2절연막의 두께보다 두껍게 형성되고, 공통전극은 블랙매트릭스가 형성되는 영역에 대응하여 형성될 수 있다.
또한 다른 측면에서 본 발명의 실시예는, 기판 상에 트랜지스터영역 및 데이터라인영역을 정의하는 단계; 트랜지스터영역에 위치하는 기판 상에 제1게이트금속을 형성하고, 데이터라인영역에 위치하는 기판 상에 제2 및 제3게이트금속을 상호 이격하여 형성하는 단계; 제1 내지 제3게이트금속 각각의 면적에 대응하여 제1절연막을 형성하는 단계; 제1절연막을 덮도록 트랜지스터영역 및 데이터라인영역을 포함하는 기판 상에 제2절연막을 형성하는 단계; 트랜지스터영역에 위치하는 제2절연막 상에 제1액티브층을 형성하고, 데이터라인영역에 위치하는 제2 및 제3게이트금속 사이의 제2절연막 상에 제2액티브층을 형성하는 단계; 트랜지스터영역에 위치하는 제1액티브층의 일측과 타측에 소오스금속 및 드레인금속을 구분하여 형성하고, 제2액티브층 상에 데이터라인금속을 형성하는 단계; 소오스금속, 드레인금속 및 데이터라인금속을 덮도록 트랜지스터영역 및 데이터라인영역을 포함하는 기판 상에 제3절연막을 형성하는 단계; 제3절연막 상에 상부 표면이 평탄한 면을 갖는 평탄화막을 형성하는 단계; 및 데이터라인영역에 위치하는 평탄화막 상에 제2게이트금속, 제3게이트금속 및 데이터라인금속의 면적에 대응하여 공통전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.
데이터라인 상에 형성된 제3절연막의 상부 표면과 평탄화막의 상부 표면 간의 수직거리(DS1)와, 공통전압라인들 상에 형성된 제3절연막의 상부 표면과 평탄화막의 상부 표면 간의 수직거리(DS2)에 대한 관계식은 DS1 > DS2를 만족할 수 있다.
제1 내지 제3게이트금속 및 제1절연막을 형성하는 단계는 트랜지스터영역 및 데이터라인영역을 포함하는 기판 상에 게이트금속을 형성하는 단계와, 게이트금속 상에 제1절연막을 형성하는 단계와, 트랜지스터영역에 제1포토레지스트를 형성하고 데이터라인영역에 상호 이격하여 제2 및 제3포토레지스트를 형성하는 단계와, 제1 내지 제3게이트금속과 제1 내지 제3게이트금속 상에만 제1절연막이 형성되도록 게이트금속 및 제1절연막을 제거하는 단계를 포함할 수 있다.
제1절연막의 두께는 제2절연막의 두께보다 두껍게 형성되고, 공통전극은 블랙매트릭스가 형성되는 영역에 대응하여 형성될 수 있다.
본 발명의 실시예는, 데이터라인을 형성하기 전에 절연막의 두께를 국부적으로 얇게 형성하여 트랜지스터의 성능을 유지하면서 데이터라인과 공통전극 간의 거리를 증가시켜 이들 간의 커패시턴스에 따른 신호 지연 개선과 공통전압의 리플 현상을 개선할 수 있는 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명의 실시예는 신호 지연 개선과 공통전압의 리플 현상 개선으로 이들에 의해 발생하는 크로스토크를 방지하여 표시품질을 개선할 수 있는 액정표시장치를 제공하는 효과가 있다.
도 1은 액정표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 평면 예시도.
도 3은 도 2의 서브 픽셀에 도시된 트랜지스터영역과 데이터라인영역의 단면도.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 설명하기 위한 공정 흐름도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 액정표시장치의 개략적인 블록도 이다.
도 1에 도시된 바와 같이, 액정표시장치에는 타이밍구동부(11), 데이터구동부(12), 게이트구동부(13), 백라이트유닛(20) 및 액정패널(10)이 포함된다.
타이밍구동부(11)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE) 및 클럭신호(CLK)를 포함하는 타이밍신호와 데이터신호(RGB)를 공급받는다. 타이밍구동부(11)는 타이밍신호를 이용하여 데이터구동부(12)와 게이트구동부(13)의 동작 타이밍을 제어한다. 타이밍구동부(11)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(11)에서 생성되는 제어신호들에는 게이트구동부(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다.
게이트구동부(13)는 타이밍구동부(11)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 액정패널(10)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(13)는 게이트라인들(GL)을 통해 생성된 게이트신호를 액정패널(10)에 포함된 서브 픽셀들(SP)에 공급한다.
게이트구동부(13)는 GIP(Gate In Panel) 공정에 의해 서브 픽셀들(SP)과 동시에 트랜지스터기판 상에 형성된 액정패널(10)의 양측에 직접 형성될 수 있다. 이와 달리, 게이트구동부(13)는 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 액정패널(10)의 트랜지스터기판에 부착될 수도 있다.
데이터구동부(12)는 타이밍구동부(11)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(11)로부터 공급되는 디지털 형태의 데이터신호(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(RGB)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(RGB)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터전압으로 변환한다. 데이터구동부(12)는 데이터라인들(DL)을 통해 변환된 데이터신호를 액정패널(10)에 포함된 서브 픽셀들(SP)에 공급한다.
데이터구동부(12)는 TCP(Tape Carrier Package) 상에 실장되어 TAB 공정에 의해 액정패널(10)의 트랜지스터기판에 접합되고, 소스 PCB(Printed Circuit Board)에 접속될 수 있다. 이와 달리, 데이터구동부(12)는 COG(Chip On Glass) 공정에 의해 액정패널(10)의 트랜지스터기판 상에 부착될 수도 있다.
액정패널(10)은 박막트랜지스터기판(이하 TFT기판으로 약칭)과 컬러필터기판 사이에 위치하는 액정층을 포함하는 서브 픽셀들(SP)을 포함한다. TFT기판에는 데이터라인들(DL), 게이트라인들(GL), 트랜지스터들, 스토리지 커패시터들 등이 형성되고, 컬러필터기판에는 블랙매트릭스들, 컬러필터들 등이 형성된다. 하나의 서브 픽셀(SP)은 상호 교차하는 데이터라인(D1)과 게이트라인(G1)에 의해 정의된다.
하나의 서브 픽셀(SP)에는 게이트라인(G1)을 통해 공급된 게이트신호에 의해 구동하는 트랜지스터(TFT), 데이터라인(D1)을 통해 공급된 데이터신호를 데이터전압으로 저장하는 스토리지 커패시터(Cst), 스토리지 커패시터(Cst)에 저장된 데이터전압에 의해 구동하는 액정셀(Clc)이 포함된다. 액정셀(Clc)은 화소전극(1)에 공급된 데이터전압과 공통전극(2)에 공급된 공통전압(Vcom)에 의해 구동된다. 공통전극(2)은 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 TFT기판 상에 형성된다. 공통전극(2)은 공통전압라인으로부터 공통전압(Vcom)을 공급받는다. 액정패널(10)의 TFT기판과 컬러필터기판에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
백라이트유닛(20)은 액정패널(10)의 하부에 위치하며 액정패널(10)에 빛을 제공한다. 백라이트유닛(20)은 광원이 액정패널(10)의 하부에 배치된 직하형(direct type), 광원이 액정패널(10)의 일 측면에 배치된 에지형(edge type) 또는 광원이 액정패널(10)의 양쪽 측면에 배치된 듀얼형(dual type) 등으로 구현될 수 있다.
이하, 본 발명의 일 실시예에 따라 액정패널에 포함된 서브 픽셀에 대해 설명한다.
도 2는 서브 픽셀의 평면 예시도 이고, 도 3은 도 2의 서브 픽셀에 도시된 트랜지스터영역과 데이터라인영역의 단면도이다.
도 2에 도시된 평면 예시도를 참조하여 액정패널에 포함된 서브 픽셀(SP)에 대해 개략적으로 설명하면 다음과 같다.
서브 픽셀(SP)은 데이터라인(D1)과 교차하는 게이트라인(G1)에 의해 정의된다. 서브 픽셀(SP)의 트랜지스터영역(TRA)에는 트랜지스터(TFT)가 형성되고, 데이터라인영역(DLA)에는 데이터라인(D1)과 더불어 공통전압라인들(111b, 111c)이 형성된다.
트랜지스터(TFT)의 소오스전극(115a) 및 드레인전극(115b)은 데이터라인(D1)과 함께 형성되고, 트랜지스터(TFT)의 게이트전극(111a)은 게이트라인(G1)과 함께 형성된다. 트랜지스터(TFT)의 드레인전극(115b)은 제1콘택홀(CH1)을 통해 화소전극(119)에 연결된다.
화소전극(119)에는 트랜지스터(TFT)의 드레인전극(115b)에 연결되는 일측화소전극(119a)과 개구영역 내에 다수로 분할된 타측화소전극(119b)이 포함된다. 타측화소전극(119b)의 경우 개구영역 내에서 90도 회전된 V자 형상을 가질 수 있으나 이에 한정되지 않는다.
공통전압라인들(111b, 111c)에는 데이터라인(D1)을 기준으로 구분된 일측공통전압라인(111b)과 타측공통전압라인(111c)이 포함된다. 공통전압라인들(111b, 111c)은 제2콘택홀(CH2)을 통해 공통전극(118)에 연결된다.
공통전극(118)에는 제2콘택홀(CH2)에 연결되는 일측공통전극(118a)과 개구영역 내에 다수로 분할된 타측공통전극(118b)이 포함된다. 타측공통전극(118b)의 경우 개구영역 내에서 타측화소전극(119b)과 구분되어 90도 회전된 V자 형상을 가질 수 있으나 이에 한정되지 않는다.
도 2 및 도 3에 도시된 도면을 참조하여 액정패널에 포함된 서브 픽셀(SP)에 대해 더욱 자세히 설명하면 다음과 같다.
TFT기판(110) 상에 정의된 트랜지스터영역(TRA)에는 트랜지스터(TFT)가 형성되고, 데이터라인영역(DLA)에는 상호 이격하여 공통전압라인들(111b, 111c)이 형성된다. 그리고 공통전압라인들(111b, 111c) 사이에는 데이터라인(D1; 114b, 115c)이 형성된다.
트랜지스터영역(TRA) 및 데이터라인영역(DLA)을 포함하는 TFT기판(110) 상에는 절연막들(112a, 112b, 112c, 113, 116)이 형성된다. 그리고 절연막들(112a, 112b, 112c, 113, 116) 중 최상위 층인 제3절연막(116)을 덮도록 상부 표면이 평탄한 면을 갖는 평탄화막(117)이 형성된다. 평탄화막(117) 상에는 공통전압라인들(111b, 111c) 및 데이터라인(D1; 114b, 115c)의 면적에 대응하여 공통전극(118)이 형성된다.
공통전압라인들(111b, 111c), 데이터라인(D1; 114b, 115c) 및 공통전극(118)이 형성되는 영역은 미도시된 컬러필터기판에 형성된 블랙매트릭스(130)의 영역에 대응된다. 이 구조는 개구영역을 넓히기 위해 블랙매트릭스(130)에 대응되는 영역에 대응하여 공통전압라인들(111b, 111c), 데이터라인(D1; 114b, 115c) 및 공통전극(118)을 형성한 구조이다. 즉, 블랙매트릭스(130)의 폭을 줄여 개구율을 향상시키는 구조이다.
위의 구조에서 절연막들(112a, 112b, 112c, 113, 116)에 대해 더욱 자세히 설명하면 다음과 같다.
제1절연막(112a, 112b, 112c)은 공통전압라인들(111b, 111c) 및 데이터라인(D1; 114b, 115c) 각각의 면적에 대응하여 형성된다. 즉, 제1절연막(112a, 112b, 112c)은 공통전압라인들(111b, 111c) 및 데이터라인(D1; 114b, 115c) 각각의 면적에 대응하여 상호 분리된 섬 형태로 각각 형성된다.
제2절연막(113)은 각각의 제1절연막(112a, 112b, 112c)을 덮도록 데이터라인영역(DLA)을 포함하는 TFT기판(110) 상에 형성되며 데이터라인(D1; 114b, 115c)의 하부에 형성된다. 즉, 제2절연막(113)의 일부는 공통전압라인들(111b, 111c) 상에 형성된 제1절연막(112a, 112b)을 덮도록 형성되는 반면, 다른 일부는 데이터라인(D1; 114b, 115c)의 하부에 형성된다.
제3절연막(116)은 제2절연막(112a, 112b)과 데이터라인(D1; 114b, 115c)을 덮도록 데이터라인영역(DLA)을 포함하는 TFT기판(110) 상에 형성된다.
위의 설명에 따르면, 절연막들(112a, 112b, 112c, 113, 116)은 공통전압라인들(111b, 111c)이 위치하는 영역에서 3층 구조를 이루고, 데이터라인(D1; 114b, 115c)이 위치하는 영역에서 2층 구조를 이룬다.
앞서 설명한 바와 같은 절연막들(112a, 112b, 112c, 113, 116)의 구조에 의해, 데이터라인(D1; 114b, 115c)과 공통전극(118) 간의 커패시턴스(capacitance)는 저하되거나 제거된다. 데이터라인(D1; 114b, 115c)과 공통전극(118) 간의 커패시턴스는 거리에 반비례하게 되는데, 이는 이들이 구조적으로 원거리에 형성되어 커패시턴스가 줄어들도록 높이 차를 형성했기 때문이다.
이와 같이, 데이터라인(D1; 114b, 115c)과 공통전극(118)은 원거리에 위치하므로, 데이터라인(D1; 114b, 115c)의 신호가 지연되는 문제와 더불어 공통전압의 리플(Ripple)이 발생하는 문제는 저하 또는 제거되며, 이로써 수평 크로스토크(cross-talk)에 의한 표시품질의 저하 문제는 개선 또는 제거된다.
앞서 설명한 바와 같은 구조는 IPS 모드 또는 FFS 모드로 동작하여 액정셀에 수평전계를 일으키는 서브 픽셀(SP)을 일례로 설명한 것이다. 이는 서브 픽셀(SP)의 구조에 대한 이해를 도모하기 위한 것일 뿐 본 발명은 이에 한정되지 않는다.
이하, 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 서브 픽셀의 단면 구조를 기반으로 설명한다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 설명하기 위한 공정 흐름도이다. 이하의 공정에서는 서브 픽셀에 포함된 트랜지스터영역(TRA) 및 데이터라인영역(DLA)의 구조를 중심으로 설명한다.
도 4와 같이, TFT기판(110) 상에 트랜지스터영역(TRA) 및 데이터라인영역(DLA)을 정의한다. 그리고, TFT기판(110) 상에 게이트금속(111)을 형성하고, 게이트금속(111) 상에 제1절연막(112)을 형성한다. 그리고, 트랜지스터영역(TRA)에 제1포토레지스트(PR1)를 형성하고 데이터라인영역(DLA)에 상호 이격하여 제2 및 제3포토레지스트(PR1, PR2)를 형성한다.
도 5와 같이, 제1 내지 제3포토레지스트(PR1, PR2, PR3)를 이용하여 제1 내지 제3게이트금속(111a, 111b, 111c)과 제1 내지 제3게이트금속(111a, 111b, 111c) 상에만 제1절연막(112a, 112b, 112c)이 형성되도록 게이트금속(111) 및 제1절연막(112)을 제거한다.
이에 따라, 트랜지스터영역(TRA)에 위치하는 TFT기판(110) 상에는 제1게이트금속(111a)이 형성되고, 데이터라인영역(DLA)에 위치하는 TFT기판(110) 상에는 상호 이격하여 제2 및 제3게이트금속(111b, 111c)이 형성된다. 그리고, 제1 내지 제3게이트금속(111a, 111b, 111c) 상에는 이들의 면적에 대응하여 절연막(112a, 112b, 112c)이 상호 분리된 섬 형태로 형성된다. 여기서, 제1게이트금속(111a)는 트랜지스터(TFT)의 게이트전극이 되고, 제2 및 제3게이트금속(111b, 111c)은 공통전압라인들이 된다.
도 6과 같이, 제1 내지 제3게이트금속(111a, 111b, 111c) 상에 형성된 절연막(112a, 112b, 112c)을 덮도록 트랜지스터영역(TRA) 및 데이터라인영역(DLA)을 포함하는 TFT기판(110) 상에 제2절연막(113)을 형성한다.
도 7과 같이, 트랜지스터영역(TRA)에 위치하는 제2절연막(113) 상에 제1액티브층(114a)을 형성하고, 데이터라인영역(DLA)에 위치하는 제2 및 제3게이트금속(111b, 111c) 사이의 제2절연막(113) 상에 제2액티브층(114b)을 형성한다. 그리고, 트랜지스터영역(TRA)에 위치하는 제1액티브층(114a)의 일측과 타측에 소오스금속(115a) 및 드레인금속(115b)을 구분하여 형성하고, 제2액티브층(114b) 상에 데이터라인금속(115c)을 형성한다. 여기서, 소오스금속(115a) 및 드레인금속(115b)은 트랜지스터(TFT)의 소오스전극 및 드레인전극이 되고, 제2액티브층(114b) 및 데이터라인금속(115c)은 데이터라인(D1; 114b, 115c)이 된다.
도 8과 같이, 소오스금속(115a), 드레인금속(115b) 및 데이터라인금속(115c)을 덮도록 트랜지스터영역(TRA) 및 데이터라인영역(DLA)을 포함하는 TFT기판(110) 상에 제3절연막(116)을 형성한다. 그리고 제3절연막(116) 상에 상부 표면이 평탄한 면을 갖는 평탄화막(117)을 형성한다.
도 9와 같이, 데이터라인영역(DLA)에 위치하는 평탄화막(117) 상에 제2게이트금속(111b), 제3게이트금속(111c) 및 데이터라인금속(115c)의 면적에 대응하여 공통전극(118)을 형성한다.
공통전압라인들(111b, 111c), 데이터라인(D1; 114b, 115c) 및 공통전극(118)이 형성되는 영역은 미도시된 컬러필터기판에 형성된 블랙매트릭스(130)의 영역에 대응된다. 이 구조는 개구영역을 넓히기 위해 블랙매트릭스(130)에 대응되는 영역에 대응하여 공통전압라인들(111b, 111c), 데이터라인(D1; 114b, 115c) 및 공통전극(118)을 형성한 구조이다.
한편, 데이터라인(D1; 114b, 115c) 상에 형성된 제3절연막(116)의 상부 표면과 평탄화막(117)의 상부 표면 간의 수직거리(DS1)와 공통전압라인들(111b, 111c) 상에 형성된 제3절연막의 상부 표면과 평탄화막의 상부 표면 간의 수직거리(DS2)에 대한 관계식은 DS1 > DS2를 만족한다.
위의 관계식 DS1 > DS2를 만족하면, 데이터라인(D1; 114b, 115c)과 공통전극(118) 간에 거리를 더욱 증가시킬 수 있게 되므로 이들 사이에 발생하는 커패시턴스는 이들 간의 거리 차만큼 저하되거나 제거될 수 있게 된다.
위의 관계식 DS1 > DS2를 만족하기 위해, 제1절연막(112a, 112b, 112c)의 두께는 제2절연막(113)의 두께보다 두껍게 형성된다. 예컨대, 제1절연막(112a, 112b, 112c)의 두께가 3000Å으로 선택된다면 제2절연막(113)의 두께는 1000Å으로 선택될 수 있다. 그러나, 제1절연막(112a, 112b, 112c)의 두께와 제2절연막(113)의 두께는 앞선 예시보다 더 낮게 형성할 수 있다. 위의 설명에서, 평탄화막(118)은 상부 표면이 평탄한 면을 가질 수 있는 재료 예컨대 포토 아크릴(Photo Acryl)로 선택될 수 있으나 이에 한정되지 않는다.
위의 구조에 의하면, 본 발명에 따른 트랜지스터(TFT)는 게이트전극(111)과 제1절연막(112)를 동시에 증착하여, 게이트 절연막이 되는 제1절연막(112)의 두께를 일반적인 a-Si:H 트랜지스터(TFT)의 동작시 필요로 하는 두께(4000Å)보다 얇게 형성할 수 있게 된다.
이상 본 발명은 데이터라인을 형성하기 전에 절연막의 두께를 국부적으로 얇게 형성하여 트랜지스터의 성능을 유지하면서 데이터라인과 공통전극 간의 거리를 증가시켜 이들 간의 커패시턴스에 따른 신호 지연 개선과 공통전압의 리플 현상을 개선할 수 있는 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명은 신호 지연 개선과 공통전압의 리플 현상 개선으로 이들에 의해 발생하는 크로스토크를 방지하여 표시품질을 개선할 수 있는 액정표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
11: 타이밍구동부 12: 데이터구동부
13: 게이트구동부 20: 백라이트유닛
10: 액정패널 111b, 111c: 공통전압라인들
D1; 114b, 115c: 데이터라인 112a, 112b, 112c: 제1절연막
113: 제2절연막 116: 제3절연막
117: 평탄화막 118: 공통전극

Claims (11)

  1. 기판 상에 정의된 트랜지스터영역 및 데이터라인영역;
    상기 트랜지스터영역에 위치하는 기판 상에 형성된 박막트랜지스터;
    상기 데이터라인영역에 위치하는 기판 상에 상호 이격하여 형성된 공통전압라인들;
    상기 공통전압라인들 사이에 형성된 데이터라인;
    상기 트랜지스터영역 및 상기 데이터라인영역을 포함하는 기판 상에 형성된 절연막들;
    상기 절연막들 중 최상위 층을 덮도록 형성되며 상부 표면이 평탄한 면을 갖는 평탄화막; 및
    상기 평탄화막 상에 형성되며 공통전압라인들 및 상기 데이터라인의 면적에 대응하여 형성된 공통전극을 포함하되,
    상기 절연막들은 상기 공통전압라인들이 위치하는 영역 상에서 3층 구조를 이루고, 상기 데이터라인이 위치하는 영역 상에서 2층 구조를 이루는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서,
    상기 절연막들은
    상기 공통전압라인들 및 데이터라인 각각의 면적에 대응하여 형성된 제1절연막과,
    상기 제1절연막을 덮도록 상기 데이터라인영역을 포함하는 기판 상에 형성되며 상기 데이터라인의 하부에 위치하는 제2절연막과,
    상기 제2절연막과 상기 데이터라인을 덮도록 상기 데이터라인영역을 포함하는 기판 상에 형성된 제3절연막을 포함하는 액정표시장치.
  3. 제1항에 있어서,
    상기 데이터라인 상에 형성된 제3절연막의 상부 표면과 상기 평탄화막의 상부 표면 간의 수직거리(DS1)와, 상기 공통전압라인들 상에 형성된 제3절연막의 상부 표면과 상기 평탄화막의 상부 표면 간의 수직거리(DS2)에 대한 관계식은 DS1 > DS2를 만족하는 것을 특징으로 하는 액정표시장치.
  4. 기판 상에 정의된 트랜지스터영역 및 데이터라인영역;
    상기 트랜지스터영역에 위치하는 기판 상에 형성된 제1게이트금속, 상기 데이터라인영역에 위치하는 기판 상에 상호 이격하여 형성된 제2 및 제3게이트금속;
    상기 제1 내지 제3게이트금속 각각의 면적에 대응하여 형성된 제1절연막;
    상기 제1절연막을 덮도록 상기 트랜지스터영역 및 상기 데이터라인영역을 포함하는 기판 상에 형성된 제2절연막;
    상기 트랜지스터영역에 위치하는 제2절연막 상에 형성된 제1액티브층, 상기 데이터라인영역에 위치하며 상기 제2 및 제3게이트금속 사이에 위치하는 제2절연막 상에 형성된 제2액티브층;
    상기 트랜지스터영역에 위치하는 제1액티브층의 일측과 타측에 구분되어 형성된 소오스금속 및 드레인금속, 상기 제2액티브층 상에 형성된 데이터라인금속;
    상기 소오스금속, 상기 드레인금속 및 상기 데이터라인금속을 덮도록 상기 트랜지스터영역 및 상기 데이터라인영역을 포함하는 기판 상에 형성된 제3절연막;
    상기 제3절연막 상에 형성되며 상부 표면이 평탄한 면을 갖는 평탄화막; 및
    상기 데이터라인영역에 위치하는 평탄화막 상에 형성되며 상기 제2게이트금속, 상기 제3게이트금속 및 상기 데이터라인금속의 면적에 대응하여 형성된 공통전극을 포함하는 액정표시장치.
  5. 제4항에 있어서,
    상기 데이터라인 상에 형성된 제3절연막의 상부 표면과 상기 평탄화막의 상부 표면 간의 수직거리(DS1)와, 상기 기판 상의 공통전압라인들 상에 형성된 제3절연막의 상부 표면과 상기 평탄화막의 상부 표면 간의 수직거리(DS2)에 대한 관계식은 DS1 > DS2를 만족하는 것을 특징으로 하는 액정표시장치.
  6. 제4항에 있어서,
    상기 제1절연막의 두께는 상기 제2절연막의 두께보다 두껍게 형성되고,
    상기 공통전극은 블랙매트릭스가 형성되는 영역에 대응하여 형성되는 것을 특징으로 하는 액정표시장치.
  7. 기판 상에 트랜지스터영역 및 데이터라인영역을 정의하는 단계;
    상기 트랜지스터영역에 위치하는 기판 상에 제1게이트금속을 형성하고, 상기 데이터라인영역에 위치하는 기판 상에 제2 및 제3게이트금속을 상호 이격하여 형성하는 단계;
    상기 제1 내지 제3게이트금속 각각의 면적에 대응하여 제1절연막을 형성하는 단계;
    상기 제1절연막을 덮도록 상기 트랜지스터영역 및 상기 데이터라인영역을 포함하는 기판 상에 제2절연막을 형성하는 단계;
    상기 트랜지스터영역에 위치하는 제2절연막 상에 제1액티브층을 형성하고, 상기 데이터라인영역에 위치하는 상기 제2 및 제3게이트금속 사이의 제2절연막 상에 제2액티브층을 형성하는 단계;
    상기 트랜지스터영역에 위치하는 제1액티브층의 일측과 타측에 소오스금속 및 드레인금속을 구분하여 형성하고, 상기 제2액티브층 상에 데이터라인금속을 형성하는 단계;
    상기 소오스금속, 상기 드레인금속 및 상기 데이터라인금속을 덮도록 상기 트랜지스터영역 및 상기 데이터라인영역을 포함하는 기판 상에 제3절연막을 형성하는 단계;
    상기 제3절연막 상에 상부 표면이 평탄한 면을 갖는 평탄화막을 형성하는 단계; 및
    상기 데이터라인영역에 위치하는 평탄화막 상에 상기 제2게이트금속, 상기 제3게이트금속 및 상기 데이터라인금속의 면적에 대응하여 공통전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  8. 제7항에 있어서,
    상기 데이터라인 상에 형성된 제3절연막의 상부 표면과 상기 평탄화막의 상부 표면 간의 수직거리(DS1)와, 상기 기판 상의 공통전압라인들 상에 형성된 제3절연막의 상부 표면과 상기 평탄화막의 상부 표면 간의 수직거리(DS2)에 대한 관계식은 DS1 > DS2를 만족하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제7항에 있어서,
    상기 제1 내지 제3게이트금속 및 상기 제1절연막을 형성하는 단계는
    상기 트랜지스터영역 및 상기 데이터라인영역을 포함하는 기판 상에 게이트금속을 형성하는 단계와,
    상기 게이트금속 상에 제1절연막을 형성하는 단계와,
    상기 트랜지스터영역에 제1포토레지스트를 형성하고 상기 데이터라인영역에 상호 이격하여 제2 및 제3포토레지스트를 형성하는 단계와,
    상기 제1 내지 제3게이트금속과 상기 제1 내지 제3게이트금속 상에만 상기 제1절연막이 형성되도록 상기 게이트금속 및 상기 제1절연막을 제거하는 단계를 포함하는 액정표시장치의 제조방법.
  10. 제7항에 있어서,
    상기 제1절연막의 두께는 상기 제2절연막의 두께보다 두껍게 형성되고,
    상기 공통전극은 블랙매트릭스가 형성되는 영역에 대응하여 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제2항에 있어서,
    상기 제1절연막은
    상기 공통전압라인들 및 상기 데이터라인 각각의 면적에 대응하여 상호 분리된 섬 형태로 형성된 액정표시장치.
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