KR102672366B1

KR102672366B1 - 표시 장치 및 이의 검사 방법

Info

Publication number: KR102672366B1
Application number: KR1020200052679A
Authority: KR
Inventors: 차나현; 안시현; 나병선; 손선권
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-01-07
Filing date: 2020-04-29
Publication date: 2024-06-07
Also published as: KR20210089565A

Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 데이터 라인과 나란하게 배치된 복수의 제1 게이트 라인, 상기 복수의 제1 게이트 라인과 교차하는 복수의 제2 게이트 라인, 상기 복수의 제1 게이트 라인 각각과 상기 복수의 제2 게이트 라인 각각이 컨택되는 라인 컨택부, 상기 복수의 제1 게이트 라인과 상기 복수의 제2 게이트 라인의 교차 영역에서 서로 절연되는 비컨택부, 상기 복수의 제2 게이트 라인 중 대응되는 제2 게이트 라인과 접속되고 상기 라인 컨택부와 인접한 제1 스위칭 소자를 구비한 제1 화소, 및 상기 제1 화소가 접속된 제2 게이트 라인과 접속되고 상기 비컨택부와 인접한 제2 스위칭 소자를 구비한 제2 화소를 포함하고, 상기 제1 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기는 상기 제2 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기와 다르다.

Description

표시 장치 및 이의 검사 방법{DISPLAY DEVICE AND TEST METHOD THEREOF}

본 발명은 표시 장치 및 이의 검사 방법에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.

액정 표시 장치는 서로 대향하는 두 기판과, 두 기판의 사이에 배치된 화소 전극, 액정층, 및 공통 전극을 포함하며, 화소 전극과 공통 전극 사이에 형성된 전기장을 이용하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 최근에는 액정 표시 장치의 베젤 영역을 최소화하는 기술에 관하여 연구와 개발이 진행되고 있다.

본 발명이 해결하고자 하는 과제는 복수의 수직 게이트 라인과 복수의 화소 전극 사이의 커패시턴스 차이에 따른 킥-백 전압의 차이를 보상하여, 복수의 화소의 휘도 편차에 의한 얼룩 발생을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.

본 발명이 해결하고자 하는 과제는 기판의 일측에 배치된 데이터 패드부 및 게이트 구동부를 이용하여 점등 검사를 실시할 수 있는 표시 장치의 검사 방법을 제공하고자 하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 데이터 라인과 나란하게 배치된 복수의 제1 게이트 라인, 상기 복수의 제1 게이트 라인과 교차하는 복수의 제2 게이트 라인, 상기 복수의 제1 게이트 라인 각각과 상기 복수의 제2 게이트 라인 각각이 컨택되는 라인 컨택부, 상기 복수의 제1 게이트 라인과 상기 복수의 제2 게이트 라인의 교차 영역에서 서로 절연되는 비컨택부, 상기 복수의 제2 게이트 라인 중 대응되는 제2 게이트 라인과 접속되고 상기 라인 컨택부와 인접한 제1 스위칭 소자를 구비한 제1 화소, 및 상기 제1 화소가 접속된 제2 게이트 라인과 접속되고 상기 비컨택부와 인접한 제2 스위칭 소자를 구비한 제2 화소를 포함하고, 상기 제1 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기는 상기 제2 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기와 다르다.

상기 제1 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기는 상기 제2 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기보다 작을 수 있다.

상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극 또는 상기 제2 스위칭 소자의 제2 화소 전극에 접속되고, 상기 제1 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기는 상기 제2 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기보다 작을 수 있다.

상기 제1 스위칭 소자의 게이트 전극의 크기는 상기 제2 스위칭 소자의 게이트 전극의 크기보다 작을 수 있다.

상기 제1 스위칭 소자의 액티브 영역의 크기는 상기 제2 스위칭 소자의 액티브 영역의 크기보다 작을 수 있다.

상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극 또는 상기 제2 스위칭 소자의 제2 화소 전극에 접속되고, 상기 제1 스위칭 소자의 제1 전극의 크기는 상기 제2 스위칭 소자의 제1 전극의 크기보다 작을 수 있다.

상기 제1 화소의 제1 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기는 상기 제2 화소의 제2 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기와 다를 수 있다.

상기 제1 화소의 제1 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기는 상기 제2 화소의 제2 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기보다 클 수 있다.

상기 제1 스위칭 소자의 게이트 전극이 상기 제2 게이트 라인으로부터 게이트 온 전압을 수신하는 경우, 복수의 제1 게이트 라인 중 상기 제1 화소와 인접한 제1 게이트 라인은 게이트 온 전압을 공급할 수 있다.

상기 제2 스위칭 소자의 게이트 전극이 상기 제2 게이트 라인으로부터 게이트 온 전압을 수신하는 경우, 복수의 제1 게이트 라인 중 상기 제2 화소와 인접한 제1 게이트 라인은 게이트 오프 전압을 가질 수 있다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 방향으로 연장되는 복수의 제1 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인, 상기 복수의 제1 게이트 라인 각각과 상기 복수의 제2 게이트 라인 각각이 컨택되는 라인 컨택부, 상기 복수의 제1 게이트 라인과 상기 복수의 제2 게이트 라인의 교차 영역에서 서로 절연되는 비컨택부, 상기 복수의 제2 게이트 라인 중 대응되는 제2 게이트 라인과 접속되고 상기 라인 컨택부와 인접한 제1 스위칭 소자를 구비한 제1 화소, 상기 제1 스위칭 소자가 접속된 제2 게이트 라인과 접속되고 상기 비컨택부와 인접한 제2 스위칭 소자를 구비한 제2 화소, 및 상기 제1 및 제2 스위칭 소자가 접속된 제2 게이트 라인과 접속되고 상기 제1 및 제2 스위칭 소자 사이에 배치된 제3 스위칭 소자를 구비한 제3 화소를 포함하고, 상기 제1 내지 제3 스위칭 소자 각각의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기는 서로 다르다.

상기 제3 스위칭 소자의 제1 커패시턴스의 크기는 상기 제1 스위칭 소자의 제1 커패시턴스의 크기보다 크고, 상기 제2 스위칭 소자의 제1 커패시턴스의 크기는 상기 제3 스위칭 소자의 제1 커패시턴스의 크기보다 클 수 있다.

상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극, 상기 제2 스위칭 소자의 제2 화소 전극, 또는 상기 제3 스위칭 소자의 제3 화소 전극에 접속되고, 상기 제3 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기는 상기 제1 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기보다 크고, 상기 제2 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기는 상기 제3 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기보다 클 수 있다.

상기 제3 스위칭 소자의 게이트 전극의 크기는 상기 제1 스위칭 소자의 게이트 전극의 크기보다 크고, 상기 제2 스위칭 소자의 게이트 전극의 크기는 상기 제3 스위칭 소자의 게이트 전극의 크기보다 클 수 있다.

상기 제3 스위칭 소자의 액티브 영역의 크기는 상기 제1 스위칭 소자의 액티브 영역의 크기보다 크고, 상기 제2 스위칭 소자의 액티브 영역의 크기는 상기 제3 스위칭 소자의 액티브 영역의 크기보다 클 수 있다.

상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극, 상기 제2 스위칭 소자의 제2 화소 전극, 또는 상기 제3 스위칭 소자의 제3 화소 전극에 접속되고, 상기 제3 스위칭 소자의 제1 전극의 크기는 상기 제1 스위칭 소자의 제1 전극의 크기보다 크고, 상기 제2 스위칭 소자의 제1 전극의 크기는 상기 제3 스위칭 소자의 제1 전극의 크기보다 클 수 있다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 표시 영역 및 비표시 영역을 가지며, 상기 비표시 영역의 일측에 배치되는 게이트 패드부 및 데이터 패드부를 구비한 기판, 상기 게이트 패드부 및 상기 데이터 패드부에 접속되는 연성 필름, 및 상기 연성 필름 상에 배치된 표시 구동 회로를 포함하고, 상기 기판은 상기 표시 영역 내에서 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 데이터 라인과 나란하게 배치된 복수의 제1 게이트 라인, 및 상기 복수의 제1 게이트 라인과 교차하는 복수의 제2 게이트 라인을 포함하며, 상기 표시 구동 회로는 상기 데이터 패드부에 접속되어 상기 복수의 데이터 라인에 데이터 전압을 공급하는 데이터 구동부, 및 상기 게이트 패드부에 접속되어, 상기 복수의 제1 게이트 라인에 게이트 신호를 공급하는 게이트 구동부를 포함한다.

상기 기판은 상기 복수의 제1 게이트 라인 각각과 상기 복수의 제2 게이트 라인 각각이 컨택되는 라인 컨택부, 상기 복수의 제1 게이트 라인과 상기 복수의 제2 게이트 라인의 교차 영역에서 서로 절연되는 비컨택부, 상기 복수의 제2 게이트 라인 중 대응되는 제2 게이트 라인과 접속되고 상기 라인 컨택부와 인접한 제1 스위칭 소자를 구비한 복수의 제1 화소, 상기 제1 화소가 접속된 제2 게이트 라인과 접속되고 상기 비컨택부와 인접한 제2 스위칭 소자를 구비한 복수의 제2 화소, 및 상기 제1 및 제2 스위칭 소자가 접속된 제2 게이트 라인과 접속되고 상기 제1 및 제2 스위칭 소자 사이에 배치된 제3 스위칭 소자를 구비한 복수의 제3 화소를 포함할 수 있다.

상기 복수의 제3 화소는 상기 복수의 데이터 라인 중 제1 데이터 라인 및 상기 복수의 제2 게이트 라인 중 제2-1 게이트 라인에 접속된 제3-1 화소, 상기 제3-1 화소의 하측에 배치되고, 상기 복수의 데이터 라인 중 제2 데이터 라인 및 상기 제2-1 게이트 라인에 접속된 제3-2 화소, 상기 제3-2 화소의 하측에 배치되고, 상기 제2 데이터 라인 및 상기 복수의 제2 게이트 라인 중 제2-2 게이트 라인에 접속된 제3-3 화소, 및 상기 제3-3 화소의 하측에 배치되고, 상기 제1 데이터 라인 및 상기 제2-2 게이트 라인에 접속된 제3-4 화소를 포함할 수 있다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치의 검사 방법은 제2 기판에 배치된 데이터 테스트 패드부에 데이터 테스트 전압을 인가하여, 상기 데이터 테스트 패드부에 접속되고 제1 기판의 일측에 배치된 데이터 패드부에 상기 데이터 테스트 전압을 공급하는 단계 및 상기 제2 기판에 배치된 게이트 테스트 패드부에 게이트 테스트 신호를 인가하여, 상기 게이트 테스트 패드부에 접속되고 상기 제1 기판의 일측에 배치된 게이트 패드부에 상기 게이트 테스트 신호를 공급하는 단계를 포함한다.

상기 데이터 테스트 전압을 공급하는 단계는 상기 데이터 테스트 패드부가 제1 팬 아웃 라인에 데이터 테스트 전압을 공급하는 단계, 상기 제1 팬 아웃 라인이 상기 데이터 테스트 전압을 상기 제1 팬 아웃 라인과 교차하는 데이터 연결 라인에 공급하는 단계, 상기 데이터 연결 라인이 상기 데이터 테스트 전압을 상기 제1 팬 아웃 라인으로부터 연장되는 제2 팬 아웃 라인에 공급하는 단계, 및 상기 제2 팬 아웃 라인이 상기 데이터 테스트 전압을 상기 데이터 패드부에 공급하는 단계를 포함할 수 있다.

상기 게이트 테스트 신호를 공급하는 단계는 상기 게이트 테스트 패드부가 제1 팬 아웃 라인에 게이트 테스트 신호를 공급하는 단계, 상기 제1 팬 아웃 라인이 상기 게이트 테스트 신호를 상기 제1 팬 아웃 라인과 교차하는 게이트 연결 라인에 공급하는 단계, 상기 게이트 연결 라인이 상기 게이트 테스트 신호를 상기 제1 팬 아웃 라인으로부터 연장되는 제2 팬 아웃 라인에 공급하는 단계, 및 상기 제2 팬 아웃 라인이 상기 게이트 테스트 신호를 상기 게이트 패드부에 공급하는 단계를 포함할 수 있다.

상기 게이트 테스트 신호를 공급하는 단계는 상기 제1 팬 아웃 라인이 상기 게이트 테스트 신호를 상기 게이트 연결 라인과 나란한 게이트 컨택 라인에 공급하는 단계를 더 포함할 수 있다.

상기 과제를 해결하기 위한 일 실시예의 표시 장치의 검사 방법은 기판의 일측에 배치된 데이터 패드부에 데이터 전압을 공급하는 단계, 상기 데이터 패드부가 제1 방향으로 연장되는 복수의 데이터 라인에 상기 데이터 전압을 공급하는 단계, 상기 기판의 일측에 배치된 게이트 패드부에 게이트 신호를 공급하는 단계, 상기 게이트 패드부가 상기 복수의 데이터 라인과 나란한 복수의 제1 게이트 라인에 상기 게이트 신호를 공급하는 단계, 및 상기 복수의 제1 게이트 라인 각각이 상기 복수의 제1 게이트 라인과 교차하는 복수의 제2 게이트 라인 각각에 상기 게이트 신호를 공급하는 단계를 포함한다.

상기 데이터 패드부에 데이터 전압을 공급하는 단계는 데이터 구동부가 상기 기판의 일측에 부착된 연성 필름 상에 배치되어 상기 연성 필름의 리드 라인을 통해 상기 데이터 전압을 공급하는 단계를 포함할 수 있다.

상기 게이트 패드부에 게이트 신호를 공급하는 단계는 게이트 구동부가 상기 연성 필름 상에 배치되어 상기 연성 필름의 리드 라인을 통해 상기 게이트 신호를 공급하는 단계를 포함할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

실시예들에 따른 표시 장치에 의하면, 게이트 온 전압을 공급하는 수직 게이트 라인과 제1 화소 전극 사이의 커패시턴스와 게이트 오프 전압을 갖는 수직 게이트 라인과 제2 화소 전극 사이의 커패시턴스 차이를 제1 화소의 게이트-소스 커패시턴스와 제2 화소의 게이트-소스 커패시턴스 차이를 이용하여 보상함으로써, 복수의 화소의 킥-백 전압의 차이를 최소화하고 복수의 화소의 휘도 편차에 의한 얼룩을 방지할 수 있다.

실시예들에 따른 표시 장치에 의하면, 복수의 수직 게이트 라인과 제1 내지 제3 화소 전극 사이의 킥-백 전압의 차이를 제1 내지 제3 화소 각각의 게이트-소스 커패시턴스 차이를 이용하여 보상함으로써, 제1 내지 제3 화소의 킥-백 전압의 차이를 최소화하고 복수의 화소의 휘도 편차를 제거할 수 있다.

실시예들에 따른 표시 장치의 검사 방법에 의하면, 기판의 일측에 배치된 데이터 패드부 및 게이트 구동부를 이용하여 점등 검사를 실시함으로써, 표시 장치의 비표시 영역을 축소할 수 있고 표시 장치의 신뢰성을 개선하며 점등 검사 과정의 비용을 절감할 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에서, 복수의 화소와 복수의 게이트 라인의 연결 관계를 나타내는 도면이다.
도 4는 일 실시예에 따른 표시 장치에서, 제1 화소의 화소 회로를 나타내는 회로도이다.
도 5는 일 실시예에 따른 표시 장치에서, 제2 화소의 화소 회로를 나타내는 회로도이다.
도 6은 일 실시예에 따른 표시 장치에서, 제3 화소의 화소 회로를 나타내는 회로도이다.
도 7은 일 실시예에 따른 표시 장치에서, 제1 내지 제3 화소를 나타내는 평면도이다.
도 8은 도 7의 선 I-I'을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 표시 장치에서, 제1 내지 제3 화소와 제1 내지 제3 화소 전극을 나타내는 평면도이다.
도 10은 도 9의 선 II-II'을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 표시 장치에서, 제1 내지 제3 스위칭 소자를 나타내는 평면도이다.
도 12는 도 11에 도시된 제1 내지 제3 스위칭 소자 각각의 게이트 전극과 소스 전극을 간략히 나타내는 도면이다.
도 13은 다른 실시예에 따른 표시 장치에서, 제1 내지 제3 스위칭 소자를 나타내는 평면도이다.
도 14는 도 13에 도시된 제1 내지 제3 스위칭 소자를 간략히 나타내는 도면이다.
도 15는 또 다른 실시예에 따른 표시 장치에서, 제1 내지 제3 스위칭 소자를 나타내는 평면도이다.
도 16은 도 15에 도시된 제1 내지 제3 스위칭 소자 각각의 게이트 전극과 소스 전극을 간략히 나타내는 도면이다.
도 17은 일 실시예에 따른 표시 장치의 검사 방법에서, 검사 과정의 표시 장치를 나타내는 평면도이다.
도 18은 도 17의 A1 영역의 확대도이다.
도 19는 일 실시예에 따른 표시 장치의 검사 방법에서, 테스트 패드 및 화소 간의 연결 관계를 나타내는 도면이다.
도 20은 일 실시예에 따른 표시 장치의 검사 과정을 나타내는 순서도이다.
도 21은 일 실시예에 따른 표시 장치의 검사 방법에서, 데이터 테스트 전압의 공급 과정을 나타내는 순서도이다.
도 22는 일 실시예에 따른 표시 장치의 검사 방법에서, 게이트 테스트 신호의 공급 과정을 나타내는 순서도이다.
도 23은 다른 실시예에 따른 표시 장치의 검사 방법에서, 표시 구동 회로 및 패널 패드부 간의 연결 관계를 나타내는 도면이다.
도 24는 다른 실시예에 따른 표시 장치의 검사 과정을 나타내는 순서도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이고, 도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.

본 명세서에서, “상부”, “탑”, “상면”은 표시 장치를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.

도 1 및 도 2를 참조하면, 표시 장치는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 및 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.

표시 장치는 표시 패널(100) 및 표시 구동부(200)를 포함할 수 있다.

표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 다른 예를 들어, 표시 패널(100)은 소정의 곡률로 구부러지도록 형성될 수 있다.

표시 패널(100)은 제1 기판(110) 및 제2 기판(120)을 포함할 수 있다. 제1 기판(110) 및 제2 기판(120)은 유리 또는 플라스틱으로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 기판(110)과 제2 기판(120) 사이에 배치된 액정층을 포함하는 액정 표시 패널로 구현될 수 있다.

제1 기판(110)의 제2 방향(Y축 방향)의 길이는 제2 기판(120)의 제2 방향(Y축 방향)의 길이보다 길 수 있다. 예를 들어, 제1 기판(110)의 상면 일부는 제2 기판(120)에 의해 덮이지 않고 노출될 수 있다. 노출된 제1 기판(110)의 상면은 표시 구동부(200)가 접속되는 패드부(미도시)를 포함할 수 있다.

제1 기판(110)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.

표시 영역(DA)은 영상을 표시하는 영역으로서, 제1 기판(110)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성된 복수의 화소(SP)를 포함할 수 있다. 복수의 게이트 라인(GL)은 복수의 제1 게이트 라인(VGL) 및 복수의 제2 게이트 라인(HGL)을 포함할 수 있다. 예를 들어, 복수의 제1 게이트 라인은 표시 구동 회로(220)와 접속되어 제2 방향(Y축 방향)으로 연장되는 복수의 수직 게이트 라인(VGL)일 수 있고, 복수의 제2 게이트 라인은 복수의 수직 게이트 라인(VGL) 중 어느 하나의 수직 게이트 라인(VGL)과 접속되고 제1 방향(X축 방향)으로 연장되는 복수의 수평 게이트 라인(HGL)일 수 있다. 복수의 화소(SP) 각각은 적어도 하나의 수평 게이트 라인(HGL) 및 적어도 하나의 데이터 라인(DL)에 접속될 수 있다. 복수의 화소(SP) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.

복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 예를 들어, 하나의 열(Column)을 따라 배열된 복수의 화소(SP)는 2개의 데이터 라인(DL)을 통해 데이터 전압을 수신할 수 있다. 복수의 화소(SP) 중 일부의 행(Row)에 배치된 화소들(SP)은 좌측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있고, 다른 일부의 행(Row)에 배치된 화소들(SP)은 우측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있다.

복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 수직 게이트 라인(VGL)은 복수의 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수직 게이트 라인(VGL)은 두 개의 수평 게이트 라인(HGL)과 접속될 수 있다. 하나의 수직 게이트 라인(VGL)과 두 개의 수평 게이트 라인(HGL) 각각은 라인 컨택부(MDC)를 통해 접속될 수 있다. 라인 컨택부(MDC)는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)의 중첩 영역에서 게이트 절연막이 생략된 부분에 해당할 수 있다.

예를 들어, 하나의 수직 게이트 라인(VGL)은 두 개의 수평 게이트 라인(HGL)과 접속될 수 있다. 이 경우, 복수의 화소(SP) 중 일부의 행(Row)에 배치된 화소들(SP)은 좌측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있고, 다른 일부의 행(Row)에 배치된 화소들(SP)은 우측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있다. 다른 예를 들어, 하나의 수직 게이트 라인(VGL)은 하나의 수평 게이트 라인(HGL)과 접속될 수 있다. 이 경우, 복수의 화소(SP) 각각은 일측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있다. 따라서, 복수의 데이터 라인(DL), 복수의 수직 게이트 라인(VGL), 복수의 수평 게이트 라인(HGL), 및 복수의 화소(SP)의 접속 관계는 도 2에 도시된 접속 관계에 한정되지 않는다. 복수의 데이터 라인(DL), 복수의 수직 게이트 라인(VGL), 복수의 수평 게이트 라인(HGL), 및 복수의 화소(SP)의 접속 관계는 복수의 화소(SP)의 개수 및 배열에 따라 설계 변경될 수 있다.

비표시 영역(NDA)은 제1 기판(110)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 데이터 라인들(DL) 또는 수직 게이트 라인들(VGL)과 표시 구동 회로(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부를 포함할 수 있다.

표시 구동부(200)는 제1 기판(110)의 비표시 영역(NDA)에 마련된 패드부와 접속되어 표시 구동 시스템으로부터 공급되는 영상 데이터를 기초로 복수의 화소(SP)에 영상을 표시할 수 있다. 표시 구동부(200)는 연성 필름(210), 표시 구동 회로(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.

연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip on Film)과 같이 구부러질 수 있는 플렉서블 필름(Flexible Film)일 수 있다. 연성 필름(210)은 표시 장치의 베젤 영역을 감소시키기 위하여 제1 기판(110)의 하부로 벤딩될 수 있다.

표시 구동 회로(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 표시 구동 회로(220)는 집적 회로(IC)로 구현될 수 있다. 표시 구동 회로(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 또한, 표시 구동 회로(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호에 따라 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다.

회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 표시 구동부(200)의 구성들 간의 신호 및 전원을 전달할 수 있다. 예를 들어, 회로 보드(230)는 각 화소에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 구동 전원을 표시 구동 회로(220)에 공급할 수 있다. 이를 위해, 신호 전송 배선과 복수의 전원 배선이 회로 보드(230) 상에 마련될 수 있다.

타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템으로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 해당하는 표시 구동 회로(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 표시 구동 회로(220)의 데이터 전압 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 표시 구동 회로(220)의 게이트 신호 공급 타이밍을 제어할 수 있다.

전원 공급부(250)는 회로 보드(230) 상에 배치되어 표시 구동 회로(220)와 표시 패널(100)에 구동 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 제1 구동 전압을 생성하여 제1 기판(110) 상에 배열된 복수의 화소(SP) 각각에 공급할 수 있고, 제2 구동 전압을 생성하여 제2 기판(120) 상에 배치된 공통 전극에 공급할 수 있다. 제1 구동 전압은 복수의 화소(SP)를 구동시키는 고전위 전압에 해당할 수 있고, 제2 구동 전압은 복수의 화소(SP)에 공통적으로 공급되는 공통 전압에 해당할 수 있다.

예를 들어, 표시 장치는 제1 기판(110)과 제2 기판(120) 사이에 배치된 실링 부재(미도시)를 더 포함할 수 있다. 실링 부재는 제1 기판(110)과 제2 기판(120) 사이에 충진된 액정층을 둘러쌀 수 있다. 실링 부재는 표시 영역(DA)의 가장자리를 따라 마련되어 제1 기판(110)과 제2 기판(120)을 상호 합착할 수 있다. 실링 부재는 액정층을 밀봉함으로써 액정층이 표시 영역(DA)의 외부로 누출되는 것을 방지할 수 있다.

도 3은 일 실시예에 따른 표시 장치에서, 복수의 화소와 복수의 게이트 라인의 연결 관계를 나타내는 도면이다.

도 3을 참조하면, 복수의 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 적어도 하나의 데이터 라인(DL) 및 적어도 하나의 수평 게이트 라인(HGL)에 접속될 수 있다.

제m 내지 제m+11 데이터 라인(DLm~DLm+11, 이하에서 m은 자연수)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 하나의 열(Column)을 따라 배열된 복수의 화소(SP)는 2개의 데이터 라인(DL)을 통해 데이터 전압을 수신할 수 있다. 예를 들어, j번째 열(COLj, 이하에서 j는 자연수)에 배치된 화소들(SP)은 제m 데이터 라인(DLm) 또는 제m+1 데이터 라인(DLm+1)으로부터 데이터 전압을 수신할 수 있다. 또한, 복수의 화소(SP) 중 k번째 행(ROWk, 이하에서 k는 자연수)과 k+3번째 행(ROWk+3)에 배치된 화소들(SP)은 좌측에 배치된 데이터 라인(DLm, DLm+2, ? , DLm+10)으로부터 데이터 전압을 수신할 수 있다. 복수의 화소(SP) 중 k+1번째 행(ROWk+1)과 k+2번째 행(ROWk+2)에 배치된 화소들(SP)은 우측에 배치된 데이터 라인(DLm+1, DLm+3, ? , DLm+11)으로부터 데이터 전압을 수신할 수 있다. 제n 수평 게이트 라인(HGLn)은 k번째 행(ROWk)에 배치된 화소들(SP)과 k+1번째 행(ROWk+1)에 배치된 화소들(SP)에 게이트 온 전압을 동시에 공급할 수 있으므로, k번째 행(ROWk)에 배치된 화소들(SP)은 좌측에 배치된 데이터 라인들(DL)로부터 데이터 전압을 공급받고, k+1번째 행(ROWk+1)에 배치된 화소들(SP)은 우측에 배치된 데이터 라인들(DL)로부터 데이터 전압을 공급받음으로써, 복수의 화소(SP) 각각은 독립적으로 계조(Gradation)를 표현할 수 있다.

복수의 수직 게이트 라인(VGL)은 복수의 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 하나의 수직 게이트 라인(VGL)은 두 개의 수평 게이트 라인(HGL)과 접속될 수 있다. 예를 들어, 제n 수직 게이트 라인(VGL)은 k번째 행(ROWk)과 k+1번째 행(ROWk+1) 각각을 따라 배열된 2개의 제n 수평 게이트 라인(HGLn)과 접속될 수 있다. 제n 수직 게이트 라인(VGL)은 제n 수평 게이트 라인(HGLn)과 라인 컨택부(MDC)를 통해 접속될 수 있다. 제n 수직 게이트 라인(VGL)은 복수의 수평 게이트 라인(HGL) 중 제n 수평 게이트 라인(HGLn)을 제외한 나머지 수평 게이트 라인들과 비컨택부(NMC)에서 서로 절연될 수 있다. 비컨택부(NMC)는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)의 교차 영역에서 서로 절연되는 부분에 해당할 수 있다. 제n 수직 게이트 라인(VGL)은 제n+1 수평 게이트 라인(HGLn+1)과 비컨택부(NMC)를 통해 서로 절연될 수 있다.

제1 화소(SP1)는 복수의 수평 게이트 라인(HGL) 중 대응되는 수평 게이트 라인(HGL)과 접속되고 라인 컨택부(MDC)와 인접한 제1 스위칭 소자를 포함할 수 있다. 제1 화소(SP1)는 제n 수직 게이트 라인(VGLn, 이하에서 n은 2 이상의 자연수) 및 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치될 수 있다. 예를 들어, 제1 화소(SP1)가 제n 수평 게이트 라인(HGLn)으로부터 게이트 온 전압을 수신하는 경우, 제1 화소(SP1)와 인접한 제n 수직 게이트 라인(VGLn)은 제n 수평 게이트 라인(HGLn)에 게이트 온 전압을 공급할 수 있다. 또한, 제1 화소(SP1)는 제n+1 수직 게이트 라인(VGLn+1) 및 제n+1 수평 게이트 라인(HGLn+1)이 교차되는 화소 영역에 배치될 수 있다. 제1 화소(SP1)가 제n+1 수평 게이트 라인(HGLn+1)으로부터 게이트 온 전압을 수신하는 경우, 제1 화소(SP1)와 인접한 제n+1 수직 게이트 라인(VGLn+1)은 제n+1 수평 게이트 라인(HGLn+1)에 게이트 온 전압을 공급할 수 있다. 이 경우, 제1 화소(SP1)의 제1 커패시턴스는 제1 스위칭 소자의 게이트 전극 및 소스 전극 사이에 형성될 수 있고, 제1 화소(SP1)의 제2 커패시턴스는 제1 화소 전극과 게이트 온 전압을 공급하는 수직 게이트 라인(VGL) 사이에 형성될 수 있다.

제2 화소(SP2)는 제1 화소(SP1)가 접속된 수평 게이트 라인(HGL)과 접속되고 비컨택부(NMC)와 인접한 제2 스위칭 소자를 포함할 수 있다. 제2 화소(SP2)는 서로 절연되는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)이 교차되는 화소 영역에 배치될 수 있다. 제2 화소(SP2)는 제n 수평 게이트 라인(HGLn)과 제n-1 수직 게이트 라인(VGLn-1)의 교차되는 화소 영역에 배치될 수 있다. 예를 들어, 제2 화소(SP2)가 제n 수평 게이트 라인(HGLn)으로부터 게이트 온 전압을 수신하는 경우, 제2 화소(SP2)와 인접한 제n-1 수직 게이트 라인(VGLn-1)은 게이트 오프 전압을 가질 수 있다. 또한, 제2 화소(SP2)는 제n+1 수평 게이트 라인(HGLn+1)과 제n 수직 게이트 라인(VGLn)의 교차되는 화소 영역에 배치될 수 있다. 제2 화소(SP2)가 제n+1 수평 게이트 라인(HGLn+1)으로부터 게이트 온 전압을 수신하는 경우, 제2 화소(SP2)와 인접한 제n 수직 게이트 라인(VGLn)은 게이트 오프 전압을 가질 수 있다. 이 경우, 제2 화소(SP2)의 제1 커패시턴스는 제2 스위칭 소자의 게이트 전극 및 소스 전극 사이에 형성될 수 있고, 제2 화소(SP2)의 제2 커패시턴스는 제2 화소 전극과 게이트 오프 전압을 갖는 수직 게이트 라인(VGL) 사이에 형성될 수 있다.

예를 들어, 제1 화소(SP1)의 제1 화소 전극과 게이트 온 전압을 공급하는 수직 게이트 라인(VGL) 사이의 제2 커패시턴스는 제2 화소(SP2)의 제2 화소 전극과 게이트 오프 전압을 갖는 수직 게이트 라인(VGL) 사이의 제2 커패시턴스와 다를 수 있다. 따라서, 표시 장치는 제1 화소(SP1)의 제1 스위칭 소자의 게이트 전극 및 소스 전극 사이의 제1 커패시턴스 및 제2 화소(SP2)의 제2 스위칭 소자의 게이트 전극 및 소스 전극 사이의 제1 커패시턴스를 조절함으로써, 제1 화소(SP1)의 제2 커패시턴스와 제2 화소(SP2)의 제2 커패시턴스의 차이를 보상할 수 있다. 표시 장치는 제1 및 제2 화소(SP1, SP2)의 제2 커패시턴스의 차이를 보상함으로써, 복수의 화소(SP)의 킥-백 전압의 차이를 최소화하고 복수의 화소(SP)의 휘도 편차에 의한 얼룩을 방지할 수 있다.

제3 화소(SP3)는 제1 화소(SP1) 및 제2 화소(SP2) 사이에 배치되거나, 제2 화소들(SP2) 사이에 배치될 수 있다. 예를 들어, 제3 화소(SP3)는 제n 수직 게이트 라인(VGLn) 및 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제1 화소(SP1)와, 제n-1 수직 게이트 라인(VGLn-1)과 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제2 화소(SP2) 사이에 배치될 수 있다. 즉, k번째 행(ROWk)과 j+1번째 열(COLj+1)에 배치된 제3 화소(SP3)는 k번째 행(ROWk)과 j+2번째 열(COLj+2)에 배치된 제1 화소(SP1)와 k번째 행(ROWk)과 j번째 열(COLj)에 배치된 제2 화소(SP2) 사이에 배치될 수 있다. 다른 예를 들어, 제3 화소(SP3)는 제n 수직 게이트 라인(VGLn) 및 제n+1 수평 게이트 라인(HGLn+1)이 교차되는 화소 영역에 배치된 제2 화소(SP2)와 제n-1 수직 게이트 라인(VGLn-1) 및 제n+1 수평 게이트 라인(HGLn+1)이 교차되는 화소 영역에 배치된 제2 화소(SP2) 사이에 배치될 수 있다. 즉, k+2번째 행(ROWk+2)과 j+1번째 열(COLj+1)에 배치된 제3 화소(SP3)는 k+2번째 행(ROWk+2)과 j+2번째 열(COLj+2)에 배치된 제2 화소(SP2)와 k+2번째 행(ROWk+2)과 j번째 열(COLj)에 배치된 제2 화소(SP2) 사이에 배치될 수 있다. 따라서, 제3 화소(SP3)는 복수의 수직 게이트 라인(VGL)보다 제1 화소(SP1) 또는 제2 화소(SP2)에 더 인접할 수 있다. 제3 화소(SP3)는 직접 인접한 수직 게이트 라인(VGL)이 존재하지 않으므로, 제1 화소(SP1) 또는 제2 화소(SP2)보다 제2 커패시턴스의 영향을 받지 않을 수 있다.

예를 들어, 제1 화소(SP1)는 제1 화소 전극과 게이트 온 전압을 공급하는 수직 게이트 라인(VGL) 사이의 제2 커패시턴스를 갖고, 제2 화소(SP2)는 제2 화소 전극과 게이트 오프 전압을 갖는 수직 게이트 라인(VGL) 사이의 제2 커패시턴스를 가지며, 제3 화소(SP3)는 제1 화소(SP1) 또는 제2 화소(SP2)보다 제2 커패시턴스의 영향을 받지 않을 수 있다. 이 경우, 제1 내지 제3 화소(SP1, SP2, SP3)는 서로 다른 킥-백 전압을 가질 수 있다. 따라서, 표시 장치는 제1 화소(SP1)의 제1 스위칭 소자, 제2 화소(SP2)의 제2 스위칭 소자, 및 제3 화소(SP3)의 제3 스위칭 소자 각각의 게이트 전극 및 소스 전극 사이의 제1 커패시턴스를 조절함으로써, 제1 내지 제3 화소(SP1, SP2, SP3)의 킥-백 전압의 차이를 최소화할 수 있다. 표시 장치는 제1 내지 제3 화소(SP1, SP2, SP3)의 킥-백 전압의 차이를 보상함으로써, 복수의 화소(SP)의 휘도 편차에 의한 얼룩을 방지할 수 있다.

도 4는 일 실시예에 따른 표시 장치에서, 제1 화소의 화소 회로를 나타내는 회로도이다.

도 4를 참조하면, 제1 화소(SP1)의 화소 회로는 제1 스위칭 소자(ST1) 및 제1 화소 전극을 포함할 수 있다. 제1 화소(SP1)는 제1 화소 전극과 공통 전극 사이에 형성되는 액정 커패시터(Clc), 제1 스위칭 소자(ST1)의 소스 전극과 스토리지 전극(STE) 사이에 형성되는 저장 커패시터(Cst), 제1 스위칭 소자(ST1)의 소스 전극과 게이트 전극 사이에 형성되는 제1 커패시터(Cgs1), 및 제1 화소 전극과 제n 수직 게이트 라인(VGLn) 사이에 형성되는 제2 커패시터(Cgs2)를 더 포함할 수 있다. 이하에서, 제1 커패시터(Cgs1)는 제1 커패시턴스를 가질 수 있고, 제2 커패시터(Cgs2)는 제2 커패시턴스를 가질 수 있다.

제1 스위칭 소자(ST1)는 제n 수평 게이트 라인(HGLn) 및 데이터 라인(DL)에 접속될 수 있다. 예를 들어, 제1 스위칭 소자(ST1)는 제n 수평 게이트 라인(HGLn)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 드레인 전극(DE), 및 제1 화소 전극과 접속된 소스 전극(SE)을 포함할 수 있다. 여기에서, 드레인 전극(DE) 및 소스 전극(SE) 각각은 스위칭 소자의 제1 전극 또는 제2 전극으로 지칭될 수 있다.

제1 스위칭 소자(ST1)는 게이트 신호를 기초로 턴-온되어 제1 화소 전극에 데이터 전압을 공급할 수 있다.

액정 커패시터(Clc)의 일단은 제1 화소 전극으로 이루어지고, 액정 커패시터(Clc)의 타단은 제2 기판 상의 공통 전극으로 이루어질 수 있다. 제1 화소 전극은 데이터 전압을 수신할 수 있고, 공통 전극은 공통 전압(VCOM)을 수신할 수 있다. 액정 커패시터(Clc)는 제1 화소 전극과 공통 전극 사이의 전압을 충전할 수 있다. 액정층은 제1 화소 전극과 공통 전극 사이에 배치되고, 제1 화소 전극과 공통 전극 사이의 전압 차에 따라 배열을 달리함으로써, 액정층을 통과하는 광의 투과율을 변경시킬 수 있다.

저장 커패시터(Cst)의 일단은 제1 스위칭 소자(ST1)의 소스 전극으로 이루어지고, 저장 커패시터(Cst)의 타단은 스토리지 전극으로 이루어질 수 있다. 제1 스위칭 소자(ST1)가 턴-온되면 제1 스위칭 소자(ST1)의 소스 전극은 데이터 전압을 수신할 수 있고, 스토리지 전극은 스토리지 전압(VST)을 수신할 수 있다. 예를 들어, 스토리지 전극은 접지될 수 있으나, 반드시 이에 한정되는 것은 아니다. 저장 커패시터(Cst)는 제1 스위칭 소자(ST1)의 소스 전극과 스토리지 전극 사이의 전압을 충전할 수 있다.

예를 들어, 제n 수평 게이트 라인(HGLn)이 게이트 온 전압을 공급하면 제1 스위칭 소자(ST1)는 턴-온될 수 있고, 데이터 라인(DL)은 제1 화소 전극에 데이터 전압을 공급할 수 있다. 저장 커패시터(Cst)는 데이터 전압을 충전할 수 있고, 한 프레임 기간 동안 액정 커패시터(Clc)에 충전된 전압을 공급할 수 있다. 따라서, 액정 커패시터(Clc)는 저장 커패시터(Cst)에 의하여 일정한 전위차를 유지할 수 있고, 액정층은 일정한 배열 상태를 유지하여 광을 투과시킬 수 있다.

제1 커패시터(Cgs1)의 일단은 제1 스위칭 소자(ST1)의 게이트 전극으로 이루어지고, 제1 커패시터(Cgs1)의 타단은 제1 스위칭 소자(ST1)의 소스 전극으로 이루어질 수 있다. 예를 들어, 제1 커패시터(Cgs1)의 일단은 제n 수평 게이트 라인(HGLn)의 일부에 해당할 수 있고, 제1 커패시터(Cgs1)의 타단은 제n 수평 게이트 라인(HGLn)과 중첩되는 제1 스위칭 소자(ST1)의 소스 전극일 수 있다. 따라서, 제1 커패시턴스는 제1 스위칭 소자(ST1)의 게이트 전극 및 소스 전극 사이에 형성될 수 있다.

제2 커패시터(Cgs2)의 일단은 제1 화소 전극으로 이루어지고, 제2 커패시터(Cgs2)의 타단은 제n 수직 게이트 라인(VGLn)으로 이루어질 수 있다. 예를 들어, 제1 화소(SP1)가 제n 수직 게이트 라인(VGLn) 및 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 경우, 제2 커패시터(Cgs2)의 일단은 데이터 전압을 수신한 제1 화소 전극일 수 있고, 제2 커패시터(Cgs2)의 타단은 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn)일 수 있다. 따라서, 제2 커패시턴스는 제1 화소 전극 및 제n 수직 게이트 라인(VGLn) 사이에 형성될 수 있다.

도 5는 일 실시예에 따른 표시 장치에서, 제2 화소의 화소 회로를 나타내는 회로도이다.

도 5를 참조하면, 제2 화소(SP2)의 화소 회로는 제2 스위칭 소자(ST2) 및 제2 화소 전극을 포함할 수 있다. 제2 화소(SP2)는 제2 화소 전극과 공통 전극 사이에 형성되는 액정 커패시터(Clc), 제2 스위칭 소자(ST2)의 소스 전극과 스토리지 전극(STE) 사이에 형성되는 저장 커패시터(Cst), 제2 스위칭 소자(ST2)의 소스 전극과 게이트 전극 사이에 형성되는 제1 커패시터(Cgs1), 및 제2 화소 전극과 제n-1 수직 게이트 라인(VGLn-1) 사이에 형성되는 제2 커패시터(Cgs2)를 더 포함할 수 있다.

제2 스위칭 소자(ST2)는 제n 수평 게이트 라인(HGLn) 및 데이터 라인(DL)에 접속될 수 있다. 예를 들어, 제2 스위칭 소자(ST2)는 제n 수평 게이트 라인(HGLn)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 드레인 전극, 및 제2 화소 전극과 접속된 소스 전극을 포함할 수 있다. 제2 스위칭 소자(ST2)는 게이트 신호를 기초로 턴-온되어 제2 화소 전극에 데이터 전압을 공급할 수 있다.

액정 커패시터(Clc)의 일단은 제2 화소 전극으로 이루어지고, 액정 커패시터(Clc)의 타단은 제2 기판 상의 공통 전극으로 이루어질 수 있다. 제2 화소 전극은 데이터 전압을 수신할 수 있고, 공통 전극은 공통 전압(VCOM)을 수신할 수 있다. 액정 커패시터(Clc)는 제2 화소 전극과 공통 전극 사이의 전압을 충전할 수 있다. 액정층은 제2 화소 전극과 공통 전극 사이에 배치되고, 제2 화소 전극과 공통 전극 사이의 전압 차에 따라 배열을 달리함으로써, 액정층을 통과하는 광의 투과율을 변경시킬 수 있다.

저장 커패시터(Cst)의 일단은 제2 스위칭 소자(ST2)의 소스 전극으로 이루어지고, 저장 커패시터(Cst)의 타단은 스토리지 전극으로 이루어질 수 있다. 제2 스위칭 소자(ST2)가 턴-온되면 제2 스위칭 소자(ST2)의 소스 전극은 데이터 전압을 수신할 수 있고, 스토리지 전극은 스토리지 전압(VST)을 수신할 수 있다. 예를 들어, 스토리지 전극은 접지될 수 있으나, 반드시 이에 한정되는 것은 아니다. 저장 커패시터(Cst)는 제2 스위칭 소자(ST2)의 소스 전극과 스토리지 전극 사이의 전압을 충전할 수 있다.

예를 들어, 제n 수평 게이트 라인(HGLn)이 게이트 온 전압을 공급하면 제2 스위칭 소자(ST2)는 턴-온될 수 있고, 데이터 라인(DL)은 제2 화소 전극에 데이터 전압을 공급할 수 있다. 저장 커패시터(Cst)는 데이터 전압을 충전할 수 있고, 한 프레임 기간 동안 액정 커패시터(Clc)에 충전된 전압을 공급할 수 있다. 따라서, 액정 커패시터(Clc)는 저장 커패시터(Cst)에 의하여 일정한 전위차를 유지할 수 있고, 액정층은 일정한 배열 상태를 유지하여 광을 투과시킬 수 있다.

제1 커패시터(Cgs1)의 일단은 제2 스위칭 소자(ST2)의 게이트 전극으로 이루어지고, 제1 커패시터(Cgs1)의 타단은 제2 스위칭 소자(ST2)의 소스 전극으로 이루어질 수 있다. 예를 들어, 제1 커패시터(Cgs1)의 일단은 제n 수평 게이트 라인(HGLn)의 일부에 해당할 수 있고, 제1 커패시터(Cgs1)의 타단은 제n 수평 게이트 라인(HGLn)과 중첩되는 제2 스위칭 소자(ST2)의 소스 전극일 수 있다. 따라서, 제1 커패시턴스는 제2 스위칭 소자(ST2)의 게이트 전극 및 소스 전극 사이에 형성될 수 있다.

제2 커패시터(Cgs2)의 일단은 제2 화소 전극으로 이루어지고, 제2 커패시터(Cgs2)의 타단은 제n-1 수직 게이트 라인(VGLn-1)으로 이루어질 수 있다. 예를 들어, 제2 화소(SP2)가 제n-1 수직 게이트 라인(VGLn-1) 및 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 경우, 제2 커패시터(Cgs2)의 일단은 데이터 전압을 수신한 제2 화소 전극일 수 있고, 제2 커패시터(Cgs2)의 타단은 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1)일 수 있다. 따라서, 제2 커패시턴스는 제2 화소 전극 및 제n-1 수직 게이트 라인(VGLn-1) 사이에 형성될 수 있다.

도 6은 일 실시예에 따른 표시 장치에서, 제3 화소의 화소 회로를 나타내는 회로도이다.

도 6을 참조하면, 제3 화소(SP3)의 화소 회로는 제3 스위칭 소자(ST3) 및 제3 화소 전극을 포함할 수 있다. 제3 화소(SP3)는 제3 화소 전극과 공통 전극 사이에 형성되는 액정 커패시터(Clc), 제3 스위칭 소자(ST3)의 소스 전극과 스토리지 전극(STE) 사이에 형성되는 저장 커패시터(Cst), 및 제3 스위칭 소자(ST3)의 소스 전극과 게이트 전극 사이에 형성되는 제1 커패시터(Cgs1)를 더 포함할 수 있다.

제3 스위칭 소자(ST3)는 제n 수평 게이트 라인(HGLn) 및 데이터 라인(DL)에 접속될 수 있다. 예를 들어, 제3 스위칭 소자(ST3)는 제n 수평 게이트 라인(HGLn)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 드레인 전극, 및 제3 화소 전극과 접속된 소스 전극을 포함할 수 있다. 제3 스위칭 소자(ST3)는 게이트 신호를 기초로 턴-온되어 제3 화소 전극에 데이터 전압을 공급할 수 있다.

액정 커패시터(Clc)의 일단은 제3 화소 전극으로 이루어지고, 액정 커패시터(Clc)의 타단은 제2 기판 상의 공통 전극으로 이루어질 수 있다. 제3 화소 전극은 데이터 전압을 수신할 수 있고, 공통 전극은 공통 전압(VCOM)을 수신할 수 있다. 액정 커패시터(Clc)는 제3 화소 전극과 공통 전극 사이의 전압을 충전할 수 있다. 액정층은 제3 화소 전극과 공통 전극 사이에 배치되고, 제3 화소 전극과 공통 전극 사이의 전압 차에 따라 배열을 달리함으로써, 액정층을 통과하는 광의 투과율을 변경시킬 수 있다.

저장 커패시터(Cst)의 일단은 제3 스위칭 소자(ST3)의 소스 전극으로 이루어지고, 저장 커패시터(Cst)의 타단은 스토리지 전극으로 이루어질 수 있다. 제3 스위칭 소자(ST3)가 턴-온되면 제3 스위칭 소자(ST3)의 소스 전극은 데이터 전압을 수신할 수 있고, 스토리지 전극은 스토리지 전압(VST)을 수신할 수 있다. 예를 들어, 스토리지 전극은 접지될 수 있으나, 반드시 이에 한정되는 것은 아니다. 저장 커패시터(Cst)는 제3 스위칭 소자(ST3)의 소스 전극과 스토리지 전극 사이의 전압을 충전할 수 있다.

예를 들어, 제n 수평 게이트 라인(HGLn)이 게이트 온 전압을 공급하면 제3 스위칭 소자(ST3)는 턴-온될 수 있고, 데이터 라인(DL)은 제3 화소 전극에 데이터 전압을 공급할 수 있다. 저장 커패시터(Cst)는 데이터 전압을 충전할 수 있고, 한 프레임 기간 동안 액정 커패시터(Clc)에 충전된 전압을 공급할 수 있다. 따라서, 액정 커패시터(Clc)는 저장 커패시터(Cst)에 의하여 일정한 전위차를 유지할 수 있고, 액정층은 일정한 배열 상태를 유지하여 광을 투과시킬 수 있다.

제1 커패시터(Cgs1)의 일단은 제3 스위칭 소자(ST3)의 게이트 전극으로 이루어지고, 제1 커패시터(Cgs1)의 타단은 제3 스위칭 소자(ST3)의 소스 전극으로 이루어질 수 있다. 예를 들어, 제1 커패시터(Cgs1)의 일단은 제n 수평 게이트 라인(HGLn)의 일부에 해당할 수 있고, 제1 커패시터(Cgs1)의 타단은 제n 수평 게이트 라인(HGLn)과 중첩되는 제3 스위칭 소자(ST3)의 소스 전극일 수 있다. 따라서, 제1 커패시턴스는 제3 스위칭 소자(ST3)의 게이트 전극 및 소스 전극 사이에 형성될 수 있다.

도 7은 일 실시예에 따른 표시 장치에서, 제1 내지 제3 화소를 나타내는 평면도이고, 도 8은 도 7의 선 I-I'을 따라 자른 단면도이다.

도 7 및 도 8을 참조하면, 표시 패널(100)은 제1 기판(110), 제n 수평 게이트 라인(HGLn), 스토리지 전극(STE), 보조 전극(AE), 게이트 절연막(GI), 복수의 데이터 라인(DL), 제n-1 수직 게이트 라인(VGLn-1), 제n 수직 게이트 라인(VGLn), 보호층(PAS), 및 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다.

제n 수평 게이트 라인(HGLn)은 제1 기판(110) 상에 배치될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 대응되는 수직 게이트 라인(VGL)에 접속될 수 있다. 예를 들어, 제n 수평 게이트 라인(HGLn)은 라인 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGL)에 접속될 수 있다. 라인 컨택부(MDC)는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)의 중첩 영역에서 게이트 절연막(GI)이 생략된 부분에 해당할 수 있다. 제n 수평 게이트 라인(HGLn)은 복수의 수직 게이트 라인(VGL) 중 제n 수직 게이트 라인(HGLn)을 제외한 나머지 수직 게이트 라인들과 비컨택부(NMC)에서 서로 절연될 수 있다. 예를 들어, 제n 수평 게이트 라인(HGLn)은 제n-1 수직 게이트 라인(HGLn-1)과 비컨택부(NMC)에서 서로 절연될 수 있다.

스토리지 전극(STE)은 제1 기판(110) 상에 배치될 수 있다. 스토리지 전극(STE)은 스토리지 전압(VST)을 수신할 수 있다. 예를 들어, 스토리지 전극은 접지될 수 있으나, 반드시 이에 한정되는 것은 아니다. 스토리지 전극(STE)은 제1 스위칭 소자(ST1)의 소스 전극(SE1)과 제1 화소(SP1)의 저장 커패시터(Cst)를 형성할 수 있다. 스토리지 전극(STE)은 제2 스위칭 소자(ST2)의 소스 전극(SE2)과 제2 화소(SP2)의 저장 커패시터(Cst)를 형성할 수 있다. 스토리지 전극(STE)은 제3 스위칭 소자(ST3)의 소스 전극(SE3)과 제3 화소(SP3)의 저장 커패시터(Cst)를 형성할 수 있다.

보조 전극(AE)은 제1 기판(110) 상에서 수직 게이트 라인(VGL)과 중첩되게 배치될 수 있다. 보조 전극(AE)의 적어도 3면은 평면 상에서 스토리지 전극(STE)과 마주할 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 대응되는 수평 게이트 라인(HGL)과 접속될 수 있고, 게이트 라인(GL)의 전체 길이가 증가할 수 있다. 따라서, 보조 전극(AE)은 복수의 수직 게이트 라인(VGL) 각각과 접촉되어, 복수의 수직 게이트 라인(VGL)의 저항을 감소시킬 수 있다.

게이트 절연막(GI)은 제n 수평 게이트 라인(HGLn), 스토리지 전극(STE), 및 보조 전극(AE)을 덮을 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 게이트 절연막(GI)은 단일막 또는 서로 다른 물질로 이루어진 다층막일 수 있다.

복수의 데이터 라인(DL)은 게이트 절연막(GI) 상에 배치될 수 있다. 복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 예를 들어, 하나의 열(Column)을 따라 배열된 복수의 화소(SP)는 2개의 데이터 라인(DL)을 통해 데이터 전압을 수신할 수 있다. 복수의 데이터 라인(DL) 각각은 제1 스위칭 소자(ST1)의 드레인 전극(DE1), 제2 스위칭 소자(ST2)의 드레인 전극(DE2), 또는 제3 스위칭 소자(ST3)의 드레인 전극(DE3)에 데이터 전압을 공급할 수 있다.

제n-1 수직 게이트 라인(VGLn-1) 및 제n 수직 게이트 라인(VGLn) 각각은 게이트 절연막(GI) 상에 배치될 수 있다. 제n-1 수직 게이트 라인(VGLn-1) 및 제n 수직 게이트 라인(VGLn) 각각은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제n-1 수직 게이트 라인(VGLn-1) 및 제n 수직 게이트 라인(VGLn) 각각은 제n 수평 게이트 라인(HGLn)과 교차할 수 있다. 예를 들어, 제n-1 수직 게이트 라인(VGLn-1)은 비컨택부(NMC)에서 제n 수평 게이트 라인(HGLn)와 서로 절연될 수 있다. 제n 수직 게이트 라인(VGLn)은 라인 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있다.

보호층(PAS)은 복수의 데이터 라인(DL), 제n-1 수직 게이트 라인(VGLn-1), 제n 수직 게이트 라인(VGLn), 및 제1 내지 제3 스위칭 소자(ST1, ST2, ST3)를 덮을 수 있다. 예를 들어, 보호층(PAS)은 유기 물질로 이루어질 수 있고, 복수의 데이터 라인(DL), 제n-1 수직 게이트 라인(VGLn-1), 제n 수직 게이트 라인(VGLn), 및 제1 내지 제3 스위칭 소자(ST1, ST2, ST3)를 보호할 수 있다.

제1 화소(SP1)의 제1 스위칭 소자(ST1)는 게이트 전극(GE1), 액티브 영역(ACT1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 화소(SP1)의 게이트 전극(GE1)은 제n 수평 게이트 라인(HGLn)의 일 부분으로서, 제n 수평 게이트 라인(HGLn) 중 액티브 영역(ACT1)과 중첩되는 영역에 해당할 수 있다. 제1 화소(SP1)의 액티브 영역(ACT1)은 게이트 절연막(GI) 상에 배치될 수 있다. 제1 화소(SP1)의 드레인 전극(DE1)은 액티브 영역(ACT1)의 일단을 덮을 수 있고, 소스 전극(SE1)은 액티브 영역(ACT1)의 타단을 덮을 수 있다. 제1 화소(SP1)의 드레인 전극(DE1)은 데이터 라인(DL)과 연결되어 데이터 전압을 수신할 수 있다. 제1 화소(SP1)의 소스 전극(SE1)은 제1 화소 전극과 접속될 수 있고, 제1 스위칭 소자(ST1)의 턴-온 시 데이터 전압을 공급받을 수 있다.

제1 화소(SP1)의 제1 스위칭 소자(ST1)는 제n 수평 게이트 라인(HGL)에 접속될 수 있고, 제n 수직 게이트 라인(VGLn)과 제n 수평 게이트 라인(HGLn)이 접속된 라인 컨택부(MDC)에 인접할 수 있다. 따라서, 제1 화소(SP1)와 인접한 제n 수직 게이트 라인(VGLn)이 게이트 온 전압을 공급하는 경우, 제1 스위칭 소자(ST1)는 제n 수평 게이트 라인(HGLn)으로부터 게이트 온 전압을 수신할 수 있다.

도 8에서, 제1 스위칭 소자(ST1)의 게이트 전극(GE1)은 제1 커패시터(Cgs1)의 일 전극에 해당할 수 있고, 제1 스위칭 소자(ST1)의 소스 전극(SE1)은 제1 커패시터(Cgs1)의 타 전극에 해당할 수 있다. 예를 들어, 제1 화소(SP1)의 제1 커패시터(Cgs1)의 일 전극은 제n 수평 게이트 라인(HGLn)의 일부에 해당할 수 있고, 제1 커패시터(Cgs1)의 타 전극은 제n 수평 게이트 라인(HGLn)과 중첩되는 제1 스위칭 소자(ST1)의 소스 전극(SE1)에 해당할 수 있다. 따라서, 제1 화소(SP1)의 제1 커패시턴스는 제1 스위칭 소자(ST1)의 게이트 전극(GE1) 및 소스 전극(SE1) 사이에 형성될 수 있다.

보호 부재(PRT)는 제1 스위칭 소자(ST1)의 액티브 영역(ACT1)과 동일 층에서 동일 물질로 형성될 수 있다. 보호 부재(PRT)는 수평 게이트 라인(HGL)과 제1 스위칭 소자(ST1)의 드레인 전극(DE1)의 중첩 영역에 형성될 수 있다. 보호 부재(PRT)는 수평 게이트 라인(HGL)의 일단과 제1 스위칭 소자(ST1)의 드레인 전극(DE1)이 컨택되는 것을 방지할 수 있다.

제2 화소(SP2)의 제2 스위칭 소자(ST2)는 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 화소(SP2)의 게이트 전극(GE2)은 제n 수평 게이트 라인(HGLn)의 일 부분으로서, 제n 수평 게이트 라인(HGLn) 중 액티브 영역과 중첩되는 영역에 해당할 수 있다. 제2 화소(SP2)의 드레인 전극(DE2)은 데이터 라인(DL)과 연결되어 데이터 전압을 수신할 수 있다. 제2 화소(SP2)의 소스 전극(SE2)은 제2 화소 전극과 접속될 수 있고, 제2 스위칭 소자(ST2)의 턴-온 시 데이터 전압을 공급받을 수 있다.

제2 화소(SP2)의 제2 스위칭 소자(ST2)는 제n 수평 게이트 라인(HGL)에 접속될 수 있고, 제n-1 수직 게이트 라인(VGLn-1)과 제n 수평 게이트 라인(HGLn)이 교차하는 비컨택부(NMC)에 인접할 수 있다. 따라서, 제2 화소(SP2)와 인접한 제n-1 수직 게이트 라인(VGLn-1)이 게이트 오프 전압을 갖는 경우, 제2 스위칭 소자(ST2)는 제n 수평 게이트 라인(HGLn)으로부터 게이트 온 전압을 수신할 수 있다.

제3 화소(SP3)의 제3 스위칭 소자(ST3)는 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 화소(SP3)의 게이트 전극(GE3)은 제n 수평 게이트 라인(HGLn)의 일 부분으로서, 제n 수평 게이트 라인(HGLn) 중 액티브 영역과 중첩되는 영역에 해당할 수 있다. 제3 화소(SP3)의 드레인 전극(DE3)은 데이터 라인(DL)과 연결되어 데이터 전압을 수신할 수 있다. 제3 화소(SP3)의 소스 전극(SE3)은 제3 화소 전극과 접속될 수 있고, 제3 스위칭 소자(ST3)의 턴-온 시 데이터 전압을 공급받을 수 있다.

제3 화소(SP3)는 제1 화소(SP1) 및 제2 화소(SP2) 사이에 배치되거나, 제2 화소들(SP2) 사이에 배치될 수 있다. 예를 들어, 제3 화소(SP3)는 제n 수직 게이트 라인(VGLn) 및 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제1 화소(SP1)와, 제n-1 수직 게이트 라인(VGLn-1)과 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제2 화소(SP2) 사이에 배치될 수 있다. 따라서, 제3 화소(SP3)는 제n-1 수직 게이트 라인(VGLn-1) 또는 제n 수직 게이트 라인(VGLn)보다 제1 화소(SP1) 또는 제2 화소(SP2)에 더 인접할 수 있다. 제3 화소(SP3)는 직접 인접한 수직 게이트 라인(VGL)이 존재하지 않으므로, 제1 화소(SP1) 또는 제2 화소(SP2)보다 제2 커패시턴스의 영향을 받지 않을 수 있다.

도 9는 일 실시예에 따른 표시 장치에서, 제1 내지 제3 화소와 제1 내지 제3 화소 전극을 나타내는 평면도이고, 도 10은 도 9의 선 II-II'을 따라 자른 단면도이다. 도 9 및 도 10에 도시된 표시 장치는 제1 내지 제3 화소 전극을 더 포함하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 9 및 도 10을 참조하면, 표시 패널(100)은 제1 기판(110), 제n 수평 게이트 라인(HGLn), 스토리지 전극(STE), 보조 전극(AE), 게이트 절연막(GI), 복수의 데이터 라인(DL), 제n-1 수직 게이트 라인(VGLn-1), 제n 수직 게이트 라인(VGLn), 보호층(PAS), 제1 내지 제3 화소(SP1, SP2, SP3), 컬러 필터(CF), 평탄화층(OC), 액정층(LC), 공통 전극(CE), 및 제2 기판(120)을 포함할 수 있다.

제n 수평 게이트 라인(HGLn)은 제1 기판(110) 상에 배치될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 대응되는 수직 게이트 라인(VGL)에 접속될 수 있다. 제n 수평 게이트 라인(HGLn)은 제1 내지 제3 스위칭 소자(ST1, ST2, ST3) 각각의 게이트 전극(GE1, GE2, GE3)에 게이트 신호를 공급할 수 있다.

스토리지 전극(STE)은 제1 기판(110) 상에 배치될 수 있다. 스토리지 전극(STE)은 스토리지 전압(VST)을 수신할 수 있다.

보조 전극(AE)은 제1 기판(110) 상에서 수직 게이트 라인(VGL)과 중첩되게 배치될 수 있다. 보조 전극(AE)은 복수의 수직 게이트 라인(VGL) 각각과 접촉되어, 복수의 수직 게이트 라인(VGL)의 저항을 감소시킬 수 있다.

게이트 절연막(GI)은 제n 수평 게이트 라인(HGLn), 스토리지 전극(STE), 및 보조 전극(AE)을 덮을 수 있다.

복수의 데이터 라인(DL)은 게이트 절연막(GI) 상에 배치될 수 있다. 복수의 데이터 라인(DL) 각각은 제1 스위칭 소자(ST1)의 드레인 전극(DE1), 제2 스위칭 소자(ST2)의 드레인 전극(DE2), 또는 제3 스위칭 소자(ST3)의 드레인 전극(DE3)에 데이터 전압을 공급할 수 있다.

제n-1 수직 게이트 라인(VGLn-1) 및 제n 수직 게이트 라인(VGLn) 각각은 게이트 절연막(GI) 상에 배치될 수 있다. 제n-1 수직 게이트 라인(VGLn-1) 및 제n 수직 게이트 라인(VGLn) 각각은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제n-1 수직 게이트 라인(VGLn-1) 및 제n 수직 게이트 라인(VGLn) 각각은 제n 수평 게이트 라인(HGLn)과 교차할 수 있다. 예를 들어, 제n-1 수직 게이트 라인(VGLn-1)은 비컨택부(NMC)에서 제n 수평 게이트 라인(HGLn)와 서로 절연될 수 있다. 제n 수직 게이트 라인(VGLn)은 라인 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있다. 라인 컨택부(MDC)는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)의 중첩 영역에서 게이트 절연막(GI)이 생략된 부분에 해당할 수 있다.

보호층(PAS)은 복수의 데이터 라인(DL), 제n-1 수직 게이트 라인(VGLn-1), 제n 수직 게이트 라인(VGLn), 및 제1 내지 제3 스위칭 소자(ST1, ST2, ST3)를 덮을 수 있다.

제1 화소(SP1)는 제1 스위칭 소자(ST1) 및 제1 스위칭 소자(ST1)의 소스 전극(SE1)에 접속된 제1 화소 전극(PE1)을 포함할 수 있다. 예를 들어, 제1 화소(SP1)가 제n 수평 게이트 라인(HGLn)으로부터 게이트 온 전압을 수신하는 경우, 제1 화소(SP1)와 인접한 제n 수직 게이트 라인(VGLn)은 제n 수평 게이트 라인(HGLn)에 게이트 온 전압을 공급할 수 있다. 이 경우, 제1 스위칭 소자(ST1)의 제1 커패시터(Cgs1)는 게이트 전극(GE1) 및 소스 전극(SE1) 사이에 형성될 수 있고, 제2 커패시터(Cgs2)는 제1 화소(SP1)의 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이에 형성될 수 있다.

제2 화소(SP2)는 제2 스위칭 소자(ST2) 및 제2 스위칭 소자(ST2)의 소스 전극(SE2)에 접속된 제2 화소 전극(PE2)을 포함할 수 있다. 예를 들어, 제2 화소(SP2)가 제n 수평 게이트 라인(HGLn)으로부터 게이트 온 전압을 수신하는 경우, 제2 화소(SP2)와 인접한 제n-1 수직 게이트 라인(VGLn-1)은 게이트 오프 전압을 가질 수 있다. 이 경우, 제1 커패시터(Cgs1)는 제2 스위칭 소자(ST2)의 게이트 전극(GE2) 및 소스 전극(SE2) 사이에 형성될 수 있고, 제2 커패시터(Cgs2)는 제2 화소(SP2)의 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이에 형성될 수 있다.

제1 화소(SP1)의 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이의 제2 커패시턴스는 제2 화소(SP2)의 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이의 제2 커패시턴스와 다를 수 있다. 예를 들어, 제1 화소(SP1)의 제2 커패시턴스의 크기는 제2 화소(SP2)의 제2 커패시턴스의 크기보다 클 수 있다.

제3 화소(SP3)는 제3 스위칭 소자(ST3) 및 제3 스위칭 소자(ST3)의 소스 전극(SE3)에 접속된 제3 화소 전극(PE3)을 포함할 수 있다. 제3 화소(SP3)는 제n 수직 게이트 라인(VGLn) 및 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제1 화소(SP1)와, 제n-1 수직 게이트 라인(VGLn-1)과 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제2 화소(SP2) 사이에 배치될 수 있다. 제3 화소(SP3)는 직접 인접한 수직 게이트 라인(VGL)이 존재하지 않으므로, 제1 화소(SP1) 또는 제2 화소(SP2)보다 제2 커패시턴스의 영향을 받지 않을 수 있다.

예를 들어, 제1 화소(SP1)는 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이의 제2 커패시턴스를 갖고, 제2 화소(SP2)는 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이의 제2 커패시턴스를 가지며, 제3 화소(SP3)는 제1 화소(SP1) 또는 제2 화소(SP2)보다 제2 커패시턴스의 영향을 받지 않을 수 있다.

컬러 필터(CF)는 보호층(PAS) 상에서 제1 내지 제3 화소 전극(PE1, PE2, PE3) 각각과 중첩되게 배치될 수 있다. 컬러 필터(CF)는 표시 패널(100)을 투과하는 광에 특정 색을 제공할 수 있다. 컬러 필터(CF)는 서로 다른 색을 투과시키는 제1 내지 제3 컬러 필터를 포함할 수 있다. 제1 컬러 필터는 제1 화소 전극(PE1)과 중첩될 수 있고, 제2 컬러 필터는 제2 화소 전극(PE2)과 중첩될 수 있으며, 제3 컬러 필터는 제3 화소 전극(PE3)과 중첩될 수 있다. 예를 들어, 제1 내지 제3 컬러 필터 각각은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나일 수 있다.

평탄화층(OC)은 컬러 필터(CF)를 덮을 수 있고, 제1 기판(110)의 상단을 평탄화시킬 수 있다.

제1 내지 제3 화소 전극(PE1, PE2, PE3) 각각은 평탄화층(OC) 상에 배치될 수 있다. 제1 내지 제3 화소 전극(PE1, PE2, PE3) 각각은 제1 내지 제3 스위칭 소자(ST1, ST2, ST3) 각각의 소스 전극(SE1, SE2, SE3)과 접속될 수 있다. 제1 내지 제3 화소 전극(PE1, PE2, PE3) 각각은 제2 기판(120) 상의 공통 전극(CE)과 대향할 수 있다.

액정층(LC)은 제1 기판(110)과 제2 기판(120) 사이에 충진될 수 있다. 액정층(LC)은 제1 화소 전극(PE1)과 공통 전극(CE) 사이에 배치될 수 있다. 액정 커패시터(Clc)는 제1 화소 전극(PE1)과 공통 전극(CE) 사이에 형성되어, 제1 화소 전극(PE1)과 공통 전극(CE) 사이의 전압을 유지할 수 있다. 따라서, 액정층(LC)은 제1 화소 전극(PE1)과 공통 전극(CE) 사이의 전압 차에 따라 배열을 달리함으로써, 액정층(LC)을 통과하는 광의 투과율을 변경시킬 수 있다.

공통 전극(CE)은 제2 기판(120) 상에 배치될 수 있다. 제2 기판(120)은 제1 기판(110)과 합착됨으로써, 제2 기판(120) 상의 공통 전극(CE)과 제1 기판(110) 상의 제1 내지 제3 화소 전극(PE1, PE2, PE3)이 대향할 수 있다.

도 11은 일 실시예에 따른 표시 장치에서, 제1 내지 제3 스위칭 소자를 나타내는 평면도이고, 도 12는 도 11에 도시된 제1 내지 제3 스위칭 소자 각각의 게이트 전극과 소스 전극을 간략히 나타내는 도면이다. 이하에서는, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 11 및 도 12를 참조하면, 제1 화소(SP1)는 복수의 수평 게이트 라인(HGL) 중 대응되는 수평 게이트 라인(HGL)과 접속되고 라인 컨택부(MDC)와 인접한 제1 스위칭 소자(ST1)를 포함할 수 있다. 제1 화소(SP1)의 제1 커패시터(Cgs1)는 제1 스위칭 소자(ST1)의 게이트 전극(GE1) 및 소스 전극(SE1) 사이에 형성될 수 있고, 제1 화소(SP1)의 제2 커패시터(Cgs2)는 제2 화소 전극(PE2)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이에 형성될 수 있다.

제2 화소(SP2)는 제1 화소(SP1)가 접속된 수평 게이트 라인(HGL)과 접속되고 비컨택부(NMC)와 인접한 제2 스위칭 소자(ST2)를 포함할 수 있다. 제2 화소(SP2)의 제1 커패시터(Cgs1)는 제2 스위칭 소자(ST2)의 게이트 전극(GE2) 및 소스 전극(SE2) 사이에 형성될 수 있고, 제2 화소(SP2)의 제2 커패시터(Cgs2)는 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이에 형성될 수 있다.

제1 화소(SP1)의 제1 스위칭 소자(ST1)의 게이트 전극(GE1) 및 소스 전극(SE1) 사이의 제1 커패시턴스는 제2 화소(SP2)의 제2 스위칭 소자(ST2)의 게이트 전극(GE2) 및 소스 전극(SE2) 사이의 제1 커패시턴스와 다를 수 있다. 제1 화소(SP1)의 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이의 제2 커패시턴스는 제2 화소(SP2)의 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이의 제2 커패시턴스와 다를 수 있다. 예를 들어, 제1 화소(SP1)의 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이의 제2 커패시턴스는 제2 화소(SP2)의 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이의 제2 커패시턴스 보다 클 수 있다.

제2 스위칭 소자(ST2)의 게이트 전극(GE2)은 제2 소스 전극(SE2)을 향하여 돌출된 제1 확장부(EXP1)를 포함할 수 있다. 제2 스위칭 소자(ST2)의 게이트 전극(GE2)의 크기는 제1 스위칭 소자(ST1)의 게이트 전극(GE1)의 크기보다 클 수 있다. 제2 스위칭 소자(ST2)의 게이트 전극(GE2) 및 소스 전극(SE2) 사이의 제1 커패시턴스의 크기는 제1 스위칭 소자(ST1)의 게이트 전극(GE1) 및 소스 전극(SE1) 사이의 제1 커패시턴스의 크기보다 클 수 있다. 따라서, 표시 장치는 제1 화소(SP1)의 제1 커패시턴스 및 제2 화소(SP2)의 제1 커패시턴스의 차이를 조절함으로써, 제1 화소(SP1)의 제2 커패시턴스와 제2 화소(SP2)의 제2 커패시턴스의 차이를 보상할 수 있다. 표시 장치는 제1 및 제2 화소(SP1, SP2)의 제2 커패시턴스의 차이를 보상함으로써, 복수의 화소(SP)의 킥-백 전압의 차이를 최소화하고 복수의 화소(SP)의 휘도 편차에 의한 얼룩을 방지할 수 있다.

제3 화소(SP3)는 제n 수직 게이트 라인(VGLn) 및 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제1 화소(SP1)와, 제n-1 수직 게이트 라인(VGLn-1)과 제n 수평 게이트 라인(HGLn)이 교차되는 화소 영역에 배치된 제2 화소(SP2) 사이에 배치될 수 있다. 제3 화소(SP3)는 직접 인접한 수직 게이트 라인(VGL)이 존재하지 않으므로, 제1 화소(SP1) 또는 제2 화소(SP2)보다 제2 커패시턴스의 영향을 받지 않을 수 있다.

예를 들어, 제1 화소(SP1)는 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이의 제2 커패시턴스를 갖고, 제2 화소(SP2)는 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이의 제2 커패시턴스를 가지며, 제3 화소(SP3)는 제1 화소(SP1) 또는 제2 화소(SP2)보다 제2 커패시턴스의 영향을 받지 않을 수 있다. 이 경우, 제1 내지 제3 화소(SP1, SP2, SP3)는 제1 커패시턴스의 값을 제외하면 서로 다른 킥-백 전압을 가질 수 있다.

제3 스위칭 소자(ST3)의 게이트 전극(GE3)은 제3 소스 전극(SE3)을 향하여 돌출된 제2 확장부(EXP2)를 포함할 수 있다. 제2 확장부(EXP2)의 크기는 제1 확장부(EXP1)의 크기보다 작을 수 있다. 제3 스위칭 소자(ST3)의 게이트 전극(GE3)의 크기는 제1 스위칭 소자(ST1)의 게이트 전극(GE1)의 크기보다 클 수 있으므로, 제3 스위칭 소자(ST3)의 제1 커패시턴스의 크기는 제1 스위칭 소자(ST1)의 제1 커패시턴스의 크기보다 클 수 있다. 제2 스위칭 소자(ST2)의 게이트 전극(GE2)의 크기는 제3 스위칭 소자(ST3)의 게이트 전극(GE3)의 크기보다 클 수 있으므로, 제2 스위칭 소자(ST2)의 제1 커패시턴스의 크기는 제3 스위칭 소자(ST3)의 제1 커패시턴스의 크기보다 클 수 있다.

따라서, 표시 장치는 제1 화소(SP1)의 제1 커패시턴스, 제2 화소(SP2)의 제1 커패시턴스, 및 제3 화소(SP3)의 제1 커패시턴스의 차이를 조절함으로써, 제1 내지 제3 화소(SP1, SP2, SP3)의 킥-백 전압의 차이를 최소화할 수 있다. 표시 장치는 제1 내지 제3 화소(SP1, SP2, SP3)의 킥-백 전압의 차이를 보상함으로써, 복수의 화소(SP)의 휘도 편차에 의한 얼룩을 방지할 수 있다.

도 13은 다른 실시예에 따른 표시 장치에서, 제1 내지 제3 스위칭 소자를 나타내는 평면도이고, 도 14는 도 13에 도시된 제1 내지 제3 스위칭 소자를 간략히 나타내는 도면이다. 도 13 및 도 14의 표시 장치는 도 11 및 도 12의 표시 장치와 제1 내지 제3 스위칭 소자의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 13 및 도 14를 참조하면, 제1 화소(SP1)의 제1 스위칭 소자(ST1)는 게이트 전극(GE1), 액티브 영역(ACT1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 화소(SP1)의 게이트 전극(GE1)은 제n 수평 게이트 라인(HGLn)의 일 부분으로서, 제n 수평 게이트 라인(HGLn) 중 액티브 영역(ACT1)과 중첩되는 영역에 해당할 수 있다. 제1 화소(SP1)의 액티브 영역(ACT1)은 게이트 절연막(GI) 상에 배치될 수 있다. 제1 화소(SP1)의 드레인 전극(DE1)은 액티브 영역(ACT1)의 일단을 덮을 수 있고, 소스 전극(SE1)은 액티브 영역(ACT1)의 타단을 덮을 수 있다. 제1 화소(SP1)의 드레인 전극(DE1)은 데이터 라인(DL)과 연결되어 데이터 전압을 수신할 수 있다. 제1 화소(SP1)의 소스 전극(SE1)은 제1 화소 전극(PE1)에 접속될 수 있고, 제1 스위칭 소자(ST1)의 턴-온 시 데이터 전압을 공급받을 수 있다.

제2 화소(SP2)의 제2 스위칭 소자(ST2)는 게이트 전극(GE2), 액티브 영역(ACT2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제3 화소(SP3)의 제3 스위칭 소자(ST3)는 게이트 전극(GE3), 액티브 영역(ACT3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다.

보호 부재(PRT)는 제1 스위칭 소자(ST1)의 액티브 영역(ACT1)과 동일 층에서 동일 물질로 형성될 수 있다. 보호 부재(PRT)는 데이터 라인(DL)과 수평 게이트 라인(HGL)의 중첩 영역에 형성될 수 있고, 데이터 라인(DL)과 스토리지 전극(STE)의 중첩 영역에 형성될 수 있다. 보호 부재(PRT)는 비컨택부(NMC)에 형성될 수 있고, 수직 게이트 라인(VGL)과 스토리지 전극(STE)의 중첩 영역에 형성될 수 있다. 보호 부재(PRT)는 수평 게이트 라인(HGL)과 제1 스위칭 소자(ST1)의 드레인 전극(DE1)의 중첩 영역에 형성될 수 있다. 따라서, 보호 부재(PRT)는 제1 레이어에 배치된 수평 게이트 라인(HGL) 또는 스토리지 전극(STE)과, 제1 레이어 상의 제2 레이어에 배치된 데이터 라인(DL), 드레인 전극(DE1, DE2, DE3), 또는 수직 게이트 라인(VGL)이 컨택되는 것을 방지할 수 있다.

제2 스위칭 소자(ST2)의 액티브 영역(ACT2)의 크기는 제1 스위칭 소자(ST1)의 액티브 영역(ACT1)의 크기보다 클 수 있다. 이에 따라, 제2 스위칭 소자(ST2)의 제1 커패시터(Cgs1)의 일 전극으로 기능하는 소스 전극(SE2)의 실질적인 면적이 제1 스위칭 소자(ST1)의 소스 전극(SE1)보다 클 수 있다. 따라서, 제2 스위칭 소자(ST2)의 게이트 전극(GE2) 및 소스 전극(SE2) 사이의 제1 커패시턴스의 크기는 제1 스위칭 소자(ST1)의 게이트 전극(GE1) 및 소스 전극(SE1) 사이의 제1 커패시턴스의 크기보다 클 수 있다. 따라서, 표시 장치는 제1 화소(SP1)의 제1 커패시턴스 및 제2 화소(SP2)의 제1 커패시턴스의 차이를 조절함으로써, 제1 화소(SP1)의 제2 커패시턴스와 제2 화소(SP2)의 제2 커패시턴스의 차이를 보상할 수 있다. 표시 장치는 제1 및 제2 화소(SP1, SP2)의 제2 커패시턴스의 차이를 보상함으로써, 복수의 화소(SP)의 킥-백 전압의 차이를 최소화하고 복수의 화소(SP)의 휘도 편차에 의한 얼룩을 방지할 수 있다.

제3 스위칭 소자(ST3)의 액티브 영역(ACT3)의 크기는 제1 스위칭 소자(ST1)의 액티브 영역(ACT1)의 크기보다 클 수 있다. 따라서, 제3 스위칭 소자(ST3)의 제1 커패시터(Cgs1)의 일 전극으로 기능하는 소스 전극(SE3)의 실질적인 면적이 제1 스위칭 소자(ST1)의 소스 전극(SE1)보다 클 수 있으므로, 제3 스위칭 소자(ST3)의 제1 커패시턴스의 크기는 제1 스위칭 소자(ST1)의 제1 커패시턴스의 크기보다 클 수 있다.

제2 스위칭 소자(ST2)의 액티브 영역(ACT2)의 크기는 제3 스위칭 소자(ST3)의 액티브 영역(ACT3)의 크기보다 클 수 있다. 따라서, 제2 스위칭 소자(ST2)의 제1 커패시터(Cgs1)의 일 전극으로 기능하는 소스 전극(SE2)의 실질적인 면적이 제3 스위칭 소자(ST3)의 소스 전극(SE3)보다 클 수 있으므로, 제2 스위칭 소자(ST2)의 제1 커패시턴스의 크기는 제3 스위칭 소자(ST3)의 제1 커패시턴스의 크기보다 클 수 있다.

도 15는 또 다른 실시예에 따른 표시 장치에서, 제1 내지 제3 스위칭 소자를 나타내는 평면도이고, 도 16은 도 15에 도시된 제1 내지 제3 스위칭 소자 각각의 게이트 전극과 소스 전극을 간략히 나타내는 도면이다.

도 15 및 도 16을 참조하면, 제1 화소(SP1)의 제1 스위칭 소자(ST1)의 게이트 전극(GE1) 및 소스 전극(SE1) 사이의 제1 커패시턴스는 제2 화소(SP2)의 제2 스위칭 소자(ST2)의 게이트 전극(GE2) 및 소스 전극(SE2) 사이의 제1 커패시턴스와 다를 수 있다. 제1 화소(SP1)의 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이의 제2 커패시턴스는 제2 화소(SP2)의 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이의 제2 커패시턴스와 다를 수 있다. 예를 들어, 제1 화소(SP1)의 제1 화소 전극(PE1)과 게이트 온 전압을 공급하는 제n 수직 게이트 라인(VGLn) 사이의 제2 커패시턴스는 제2 화소(SP2)의 제2 화소 전극(PE2)과 게이트 오프 전압을 갖는 제n-1 수직 게이트 라인(VGLn-1) 사이의 제2 커패시턴스 보다 클 수 있다.

제2 스위칭 소자(ST2)의 소스 전극(SE2)의 폭(W2)은 제1 스위칭 소자(ST1)의 소스 전극(SE1)의 폭(W1)보다 클 수 있다. 여기에서, 제2 스위칭 소자(ST2)의 소스 전극(SE2)의 폭(W2)과 제1 스위칭 소자(ST1)의 소스 전극(SE1)의 폭(W1)은 수평 게이트 전극(HGL)과 중첩되는 영역에서의 폭에 해당할 수 있다. 따라서, 제2 스위칭 소자(ST2)의 게이트 전극(GE2) 및 소스 전극(SE2) 사이의 제1 커패시턴스의 크기는 제1 스위칭 소자(ST1)의 게이트 전극(GE1) 및 소스 전극(SE1) 사이의 제1 커패시턴스의 크기보다 클 수 있다. 따라서, 표시 장치는 제1 화소(SP1)의 제1 커패시턴스 및 제2 화소(SP2)의 제1 커패시턴스의 차이를 조절함으로써, 제1 화소(SP1)의 제2 커패시턴스와 제2 화소(SP2)의 제2 커패시턴스의 차이를 보상할 수 있다. 표시 장치는 제1 및 제2 화소(SP1, SP2)의 제2 커패시턴스의 차이를 보상함으로써, 복수의 화소(SP)의 킥-백 전압의 차이를 최소화하고 복수의 화소(SP)의 휘도 편차에 의한 얼룩을 방지할 수 있다.

제3 스위칭 소자(ST3)의 소스 전극(SE3)의 폭(W3)은 제1 스위칭 소자(ST1)의 소스 전극(SE1)의 폭(W1)보다 클 수 있다. 여기에서, 제3 스위칭 소자(ST3)의 소스 전극(SE3)의 폭(W3)과 제1 스위칭 소자(ST1)의 소스 전극(SE1)의 폭(W1)은 수평 게이트 전극(HGL)과 중첩되는 영역에서의 폭에 해당할 수 있다. 따라서, 제3 스위칭 소자(ST3)의 제1 커패시턴스의 크기는 제1 스위칭 소자(ST1)의 제1 커패시턴스의 크기보다 클 수 있다.

제2 스위칭 소자(ST2)의 소스 전극(SE2)의 폭(W2)은 제3 스위칭 소자(ST3)의 소스 전극(SE3)의 폭(W3)보다 클 수 있다. 여기에서, 제2 스위칭 소자(ST2)의 소스 전극(SE2)의 폭(W2)과 제3 스위칭 소자(ST3)의 소스 전극(SE3)의 폭(W3)은 수평 게이트 전극(HGL)과 중첩되는 영역에서의 폭에 해당할 수 있다. 따라서, 제2 스위칭 소자(ST2)의 제1 커패시턴스의 크기는 제3 스위칭 소자(ST3)의 제1 커패시턴스의 크기보다 클 수 있다.

도 17은 일 실시예에 따른 표시 장치의 검사 방법에서, 검사 과정의 표시 장치를 나타내는 평면도이다. 도 17의 표시 패널의 제1 기판(110)은 도 2의 제1 기판(110)과 동일한 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.

도 17을 참조하면, 표시 패널(100)은 제1 기판(110) 및 제3 기판(130)을 포함할 수 있다.

표시 영역(DA)은 영상을 표시하는 영역으로서, 제1 기판(110)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성된 복수의 화소(SP)를 포함할 수 있다. 복수의 게이트 라인(GL)은 복수의 제1 게이트 라인(VGL) 및 복수의 제2 게이트 라인(HGL)을 포함할 수 있다. 예를 들어, 복수의 제1 게이트 라인은 게이트 패드부(GP)와 접속되어 제2 방향(Y축 방향)으로 연장되는 복수의 수직 게이트 라인(VGL)일 수 있고, 복수의 제2 게이트 라인은 복수의 수직 게이트 라인(VGL) 중 어느 하나의 수직 게이트 라인(VGL)과 접속되고 제1 방향(X축 방향)으로 연장되는 복수의 수평 게이트 라인(HGL)일 수 있다. 복수의 화소(SP) 각각은 적어도 하나의 수평 게이트 라인(HGL) 및 적어도 하나의 데이터 라인(DL)에 접속될 수 있다. 복수의 화소(SP) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.

비표시 영역(NDA)은 제1 기판(110)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 비표시 영역(NDA)은 복수의 패널 패드부(PP) 및 복수의 제3 팬 아웃 라인(FOL3)을 포함할 수 있다.

복수의 패널 패드부(PP) 각각은 복수의 제1 데이터 패드부(DPa), 복수의 게이트 패드부(GP), 및 복수의 제2 데이터 패드부(DPb)를 포함할 수 있다. 복수의 제1 데이터 패드부(DPa), 복수의 게이트 패드부(GP), 및 복수의 제2 데이터 패드부(DPb)의 배치는 도 17 내지 도 19의 도시에 한정되지 않고, 제1 기판(110) 및 제3 기판(130)의 구성에 따라 변경될 수 있다. 예를 들어, 하나의 패널 패드부(PP)는 하나의 연성 필름(210)에 대응될 수 있다. 복수의 패널 패드부(PP) 각각은 복수의 연성 필름(210) 각각에 접속될 수 있다.

복수의 제1 데이터 패드부(DPa)는 패널 패드부(PP)의 일측에 배치될 수 있고, 복수의 제2 데이터 패드부(DPb)는 패널 패드부(PP)의 타측에 배치될 수 있다. 복수의 제1 및 제2 데이터 패드부(DPa, DPb)는 배치 구성을 달리하는 것으로서, 복수의 제1 및 제2 데이터 패드부(DPa, DPb)의 구조 및 기능은 실질적으로 동일할 수 있다. 제1 및 제2 데이터 패드부(DPa, DPb)는 제1 팬 아웃 라인들(FOL1), 연결 라인부(CLU), 및 제2 팬 아웃 라인들(FOL2)을 통해 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb)에 접속될 수 있다. 제1 및 제2 데이터 패드부(DPa, DPb)는 제3 팬 아웃 라인(FOL3)을 통해 데이터 라인들(DL)에 접속될 수 있다. 따라서, 제1 및 제2 데이터 패드부(DPa, DPb) 각각은 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb) 각각으로부터 수신된 데이터 테스트 전압을 데이터 라인들(DL)에 공급할 수 있다.

복수의 게이트 패드부(GP)는 복수의 제1 및 제2 데이터 패드부(DPa, DPb) 사이에 배치될 수 있다. 게이트 패드부(GP)는 제1 팬 아웃 라인들(FOL1), 연결 라인부(CLU), 및 제2 팬 아웃 라인들(FOL2)을 통해 게이트 테스트 패드부(GTP)에 접속될 수 있다. 게이트 패드부(GP)는 제3 팬 아웃 라인(FOL3)을 통해 수직 게이트 라인들(VGL)에 접속될 수 있다. 따라서, 게이트 패드부(GP)는 게이트 테스트 패드부(GTP)로부터 수신된 게이트 테스트 신호를 수직 게이트 라인들(VGL)에 공급할 수 있다.

제3 기판(130)은 제1 기판(110)의 일측으로부터 연장될 수 있다. 제3 기판(130)은 표시 패널(100)의 제조 과정에서 제1 기판(110)과 함께 형성될 수 있고, 표시 패널(100)의 점등 검사 과정에서 이용될 수 있다. 제3 기판(130)은 복수의 테스트 패드부(TP)를 포함할 수 있다. 복수의 테스트 패드부(TP)는 표시 패널(100)의 점등 검사 과정에서 외부의 점등기(미도시)와 접속될 수 있고, 점등기로부터 데이터 테스트 전압 및 게이트 테스트 신호를 수신할 수 있다. 예를 들어, 데이터 테스트 전압은 복수의 화소(SP)를 점등시키는 그레이 전압 또는 복수의 화소(SP)를 소등시키는 블랙 전압일 수 있으나, 반드시 이에 한정되는 것은 아니다. 제3 기판(130)은 표시 패널(100)의 점등 검사가 완료되면 제1 기판(110)으로부터 분리될 수 있다.

복수의 테스트 패드부(TP) 각각은 복수의 제1 데이터 테스트 패드부(DTPa), 복수의 게이트 테스트 패드부(GTP), 및 복수의 제2 데이터 테스트 패드부(DTPb)를 포함할 수 있다. 복수의 제1 데이터 테스트 패드부(DTPa), 복수의 게이트 테스트 패드부(GTP), 및 복수의 제2 데이터 테스트 패드부(DTPb)의 배치는 도 17 내지 도 19의 도시에 한정되지 않고, 제1 기판(110) 및 제3 기판(130)의 구성에 따라 변경될 수 있다. 하나의 테스트 패드부(TP)는 제1 기판(110)의 하나의 패널 패드부(PP)에 대응될 수 있다. 복수의 테스트 패드부(TP) 각각은 제1 기판(110)의 복수의 패널 패드부(PP) 각각에 접속될 수 있다.

복수의 제1 데이터 테스트 패드부(DTPa)는 테스트 패드부(TP)의 일측에 배치될 수 있고, 복수의 제2 데이터 테스트 패드부(DTPb)는 테스트 패드부(TP)의 타측에 배치될 수 있다. 복수의 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb)는 배치 구성을 달리하는 것으로서, 복수의 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb)의 구조 및 기능은 실질적으로 동일할 수 있다. 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb)는 제1 팬 아웃 라인들(FOL1), 연결 라인부(CLU), 및 제2 팬 아웃 라인들(FOL2)을 통해 제1 및 제2 데이터 패드부(DPa, DPb)에 접속될 수 있다. 따라서, 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb) 각각은 외부의 점등기로부터 수신된 데이터 테스트 전압을 제1 및 제2 데이터 패드부(DPa, DPb) 각각에 공급할 수 있다.

복수의 게이트 테스트 패드부(GTP)는 복수의 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb) 사이에 배치될 수 있다. 게이트 테스트 패드부(GTP)는 제1 팬 아웃 라인들(FOL1), 연결 라인부(CLU), 및 제2 팬 아웃 라인들(FOL2)을 통해 게이트 패드부(GP)에 접속될 수 있다. 따라서, 게이트 테스트 패드부(GTP)는 외부의 점등기로부터 수신된 게이트 테스트 신호를 수직 게이트 라인들(VGL)에 공급할 수 있다.

도 18은 도 17의 A1 영역의 확대도이다.

도 18을 참조하면, 테스트 패드부(TP)는 복수의 제1 데이터 테스트 패드부(DTPa), 복수의 게이트 테스트 패드부(GTP), 복수의 제2 데이터 테스트 패드부(DTPb), 제1 및 제2 더미 패드부(DUM1, DUM2), 제1 및 제2 전압 공급 패드부(VSPa, VSPb)를 포함할 수 있다.

복수의 제1 데이터 테스트 패드부(DTPa)는 테스트 패드부(TP)의 일측에 배치될 수 있다. 복수의 제1 데이터 테스트 패드부(DTPa)는 제1 팬 아웃 라인들(FOL1), 연결 라인부(CLU), 및 제2 팬 아웃 라인들(FOL2)을 통해 제1 데이터 패드부(DPa)에 접속될 수 있다.

복수의 제1 데이터 테스트 패드부(DTPa)는 제1-1 내지 제1-6 데이터 테스트 패드부(DTP1~DTP6)를 포함할 수 있다. 제1-1 내지 제1-6 데이터 테스트 패드부(DTP1~DTP6) 중 일부의 데이터 테스트 패드부는 복수의 화소(SP) 중 제1 색의 광을 출력하는 화소들(SP)에 데이터 테스트 전압을 공급할 수 있다. 제1-1 내지 제1-6 데이터 테스트 패드부(DTP1~DTP6) 중 다른 일부의 데이터 테스트 패드부는 복수의 화소(SP) 중 제2 색의 광을 출력하는 화소들(SP)에 데이터 테스트 전압을 공급할 수 있다. 제1-1 내지 제1-6 데이터 테스트 패드부(DTP1~DTP6) 중 나머지 일부의 데이터 테스트 패드부는 복수의 화소(SP) 중 제3 색의 광을 출력하는 화소들(SP)에 데이터 테스트 전압을 공급할 수 있다. 여기에서, 화소들(SP)이 출력하는 제1 내지 제3 색은 적색, 녹색, 및 청색일 수 있으나, 반드시 이에 한정되는 것은 아니다.

복수의 제2 데이터 테스트 패드부(DTPb)는 테스트 패드부(TP)의 타측에 배치될 수 있다. 복수의 제2 데이터 테스트 패드부(DTPb)는 제1 팬 아웃 라인들(FOL1), 연결 라인부(CLU), 및 제2 팬 아웃 라인들(FOL2)을 통해 제2 데이터 패드부(DPb)에 접속될 수 있다. 복수의 제2 데이터 테스트 패드부(DTPb)는 제2-1 내지 제2-6 데이터 테스트 패드부(DTP1~DTP6)를 포함할 수 있다. 복수의 제1 및 제2 데이터 패드부(DPa, DPb)는 배치 구성을 달리할 뿐, 구조 및 기능은 실질적으로 동일한 것으로서, 복수의 제2 데이터 테스트 패드부(DTPb)의 설명을 생략하기로 한다.

복수의 게이트 테스트 패드부(GTP)는 복수의 제1 및 제2 데이터 테스트 패드부(DTPa, DTPb) 사이에 배치될 수 있다. 복수의 게이트 테스트 패드부(GTP)는 제1 내지 제4 게이트 테스트 패드부(GTP1~GTP4)를 포함할 수 있다. 제1 내지 제4 게이트 테스트 패드부(GTP1~GTP4) 각각은 복수의 수직 게이트 라인(VGL)을 통해 복수의 수평 게이트 라인(HGL)에 게이트 테스트 신호를 공급할 수 있다.

제1 더미 패드부(DUM1)는 제1 데이터 테스트 패드부(DTPa)와 게이트 테스트 패드부(GTP) 사이에 배치될 수 있다. 제1 더미 패드부(DUM1)는 제1 데이터 테스트 패드부(DTPa)와 게이트 테스트 패드부(GTP) 간의 정전 용량이 형성되거나, 신호 간섭이 발생하는 것을 방지할 수 있다.

제2 더미 패드부(DUM2)는 게이트 테스트 패드부(GTP)와 제2 데이터 테스트 패드부(DTPb) 사이에 배치될 수 있다. 제2 더미 패드부(DUM2)는 게이트 테스트 패드부(GTP)와 제2 데이터 테스트 패드부(DTPb) 간의 정전 용량이 형성되거나, 신호 간섭이 발생하는 것을 방지할 수 있다.

제1 및 제2 전압 공급 패드부(VSPa, VSPb) 각각은 테스트 패드부(TP)의 양측 가장자리에 배치될 수 있다. 예를 들어, 제1 및 제2 전압 공급 패드부(VSPa, VSPb) 각각은 제1 기판(110)의 공통 전압 패드 및 스토리지 전압 패드에 접속될 수 있다.

도 19는 일 실시예에 따른 표시 장치의 검사 방법에서, 테스트 패드 및 화소 간의 연결 관계를 나타내는 도면이다.

도 19를 참조하면, 테스트 패드부(TP)는 제1 팬 아웃 라인들(FOL1), 연결 라인부(CLU), 및 제2 팬 아웃 라인들(FOL2)을 통해 패널 패드부(PP)에 접속될 수 있다.

연결 라인부(CLU)는 데이터 연결 라인(DCL), 게이트 연결 라인(GCL), 및 게이트 컨택 라인(CNL)을 포함할 수 있다.

데이터 연결 라인(DCL)은 제1 팬 아웃 라인(FOL1) 및 제2 팬 아웃 라인(FOL2)과 교차할 수 있다. 예를 들어, 복수의 제1 팬 아웃 라인(FOL1)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 제2 팬 아웃 라인(FOL2)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 연결 라인(DCL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 데이터 연결 라인(DCL)은 제1 내지 제6 데이터 연결 라인(DCL1~DCL6)을 포함할 수 있다.

복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인들(FOL1)은 제2 팬 아웃 라인들(FOL2)을 통해 복수의 제1 데이터 패드부(DPa)와 일대일 접속될 수 있다. 복수의 제1 데이터 패드부(DPa) 각각에 대응되는 복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인(FOL1)은 제1-1 데이터 테스트 패드부(DTP1)에 접속될 수 있다. 복수의 제1 데이터 패드부(DPa) 각각에 대응되는 복수의 제1 팬 아웃 라인(FOL1) 중 다른 일부의 제1 팬 아웃 라인(FOL1)은 제1-1 데이터 테스트 패드부(DTP1)와 연결되지 않을 수 있다. 예를 들어, 제1-1 데이터 테스트 패드부(DTP1)는 복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인(FOL1)과 접속될 수 있고, 일부의 제1 팬 아웃 라인(FOL1)은 제1 데이터 연결 라인(DCL1)과 접속될 수 있다. 제1 데이터 연결 라인(DCL1)은 제1-1 데이터 테스트 패드부(DTP1)가 배치되지 않은 영역까지 연장될 수 있고, 제1-1 데이터 테스트 패드부(DTP1)와 직접 접속되지 않은 제1 팬 아웃 라인(FOL1)을 대신하여 제2 팬 아웃 라인(FOL2)에 데이터 테스트 전압을 공급할 수 있다.

따라서, 제1 내지 제6 데이터 연결 라인(DCL1~DCL6) 각각은 복수의 제1 데이터 테스트 패드부(DTPa)와 직접 접속되지 않은 제1 팬 아웃 라인(FOL1)을 대신하여, 해당 제1 팬 아웃 라인(FOL1)으로부터 연장되는 제2 팬 아웃 라인(FOL2)에 데이터 테스트 전압을 공급할 수 있다.

게이트 연결 라인(GCL)은 제1 팬 아웃 라인(FOL1) 및 제2 팬 아웃 라인(FOL2)과 교차할 수 있다. 예를 들어, 복수의 제1 팬 아웃 라인(FOL1)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 제2 팬 아웃 라인(FOL2)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 게이트 연결 라인(GCL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 게이트 연결 라인(GCL)은 제1 내지 제4 게이트 연결 라인(GCL1~GCL4)을 포함할 수 있다.

복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인들(FOL1)은 제2 팬 아웃 라인들(FOL2)을 통해 복수의 게이트 패드부(GP)와 일대일 접속될 수 있다. 복수의 게이트 패드부(GP) 각각에 대응되는 복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인(FOL1)은 제1 게이트 테스트 패드부(GTP1)에 접속될 수 있다. 복수의 게이트 패드부(GP) 각각에 대응되는 복수의 제1 팬 아웃 라인(FOL1) 중 다른 일부의 제1 팬 아웃 라인(FOL1)은 제1 게이트 테스트 패드부(GTP1)와 연결되지 않을 수 있다. 예를 들어, 제1 게이트 테스트 패드부(GTP1)는 복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인(FOL1)과 접속될 수 있고, 일부의 제1 팬 아웃 라인(FOL1)은 제1 게이트 연결 라인(GCL1)과 접속될 수 있다. 제1 게이트 연결 라인(GCL1)은 제1 게이트 테스트 패드부(GTP1)가 배치되지 않은 영역까지 연장될 수 있고, 제1 게이트 테스트 패드부(GTP1)와 직접 접속되지 않은 제1 팬 아웃 라인(FOL1)을 대신하여 제2 팬 아웃 라인(FOL2)에 게이트 테스트 신호를 공급할 수 있다.

따라서, 제1 내지 제4 게이트 연결 라인(GCL1~GCL4) 각각은 복수의 게이트 테스트 패드부(GTP)와 직접 접속되지 않은 제1 팬 아웃 라인(FOL1)을 대신하여, 해당 제1 팬 아웃 라인(FOL1)으로부터 연장되는 제2 팬 아웃 라인(FOL2)에 데이터 테스트 전압을 공급할 수 있다.

게이트 컨택 라인(CNL)은 제1 팬 아웃 라인(FOL1)과 교차할 수 있다. 예를 들어, 복수의 제1 팬 아웃 라인(FOL1)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 게이트 컨택 라인(CNL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 게이트 테스트 패드부(GTP) 중 하나의 게이트 테스트 패드부(GTP)는 제1 팬 아웃 라인(FOL1)을 통해 대응되는 게이트 컨택 라인(CNL)과 접속될 수 있다. 복수의 게이트 컨택 라인(CNL)은 복수의 게이트 패드부(GP)에 대응되는 제1 및 제2 팬 아웃 라인들(FOL1, FOL2)의 컨택 저항을 감소시킬 수 있다.

따라서, 표시 장치의 검사 방법은 제1 기판(110)의 일측에 배치된 제1 및 제2 데이터 패드부(DPa, DPb) 및 게이트 패드부(GP)를 이용하여 점등 검사를 실시함으로써, 표시 장치의 비표시 영역(NDA)을 축소할 수 있고 표시 장치의 신뢰성을 개선하며 점등 검사 과정의 비용을 절감할 수 있다.

도 20은 일 실시예에 따른 표시 장치의 검사 과정을 나타내는 순서도이다.

도 20을 참조하면, 외부의 점등기(미도시)는 제3 기판(130)에 배치된 제1 또는 제2 데이터 테스트 패드부(DTPa, DTPb)에 데이터 테스트 전압을 인가할 수 있다(단계 S110).

제1 또는 제2 데이터 테스트 패드부(DTPa, DTPb)는 제1 팬 아웃 라인(FOL1), 데이터 연결 라인(DCL), 및 제2 팬 아웃 라인(FOL2)을 통해 제1 기판(110)의 일측에 배치된 제1 또는 제2 데이터 패드부(DPa, DPb)에 데이터 테스트 전압을 공급할 수 있다(단계 S120).

외부의 점등기(미도시)는 제3 기판(130)에 배치된 게이트 테스트 패드부(GTP)에 게이트 테스트 신호를 인가할 수 있다(단계 S130).

게이트 테스트 패드부(GTP)는 제1 팬 아웃 라인(FOL1), 게이트 연결 라인(GCL), 및 제2 팬 아웃 라인(FOL2)을 통해 제1 기판(110)의 일측에 배치된 게이트 패드부(GP)에 게이트 테스트 신호를 공급할 수 있다(단계 S140).

도 21은 일 실시예에 따른 표시 장치의 검사 방법에서, 데이터 테스트 전압의 공급 과정을 나타내는 순서도이다.

도 21을 도 20에 결부하면, 데이터 테스트 전압을 공급하는 단계(단계 120)는 하기의 단계 121 내지 124를 포함할 수 있다.

제1 및 제2 데이터 테스트 패드부(DTPa, DTPb) 각각은 복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인(FOL1)에 데이터 테스트 전압을 공급할 수 있다(단계 S121).

제1 또는 제2 데이터 테스트 패드부(DTPa, DTPb)와 접속된 일부의 제1 팬 아웃 라인(FOL1)은 대응되는 데이터 연결 라인(DCL)에 데이터 테스트 전압을 공급할 수 있다(단계 S122).

데이터 연결 라인(DCL)은 대응되는 제2 팬 아웃 라인(FOL2)에 데이터 테스트 전압을 공급할 수 있다(단계 S123).

제2 팬 아웃 라인(FOL2)은 대응되는 제1 또는 제2 데이터 패드부(DPa, DPb)에 데이터 테스트 전압을 공급할 수 있다(단계 S124).

따라서, 표시 장치의 검사 방법은 제1 팬 아웃 라인(FOL1), 데이터 연결 라인(DCL), 및 제2 팬 아웃 라인(FOL2)을 통해 데이터 테스트 전압을 제1 또는 제2 데이터 패드부(DPa, DPb)에 안정적으로 공급할 수 있다.

도 22는 일 실시예에 따른 표시 장치의 검사 방법에서, 게이트 테스트 신호의 공급 과정을 나타내는 순서도이다.

도 22를 도 20에 결부하면, 게이트 테스트 신호를 공급하는 단계(단계 140)는 하기의 단계 141 내지 144를 포함할 수 있다.

게이트 테스트 패드부(GTP)는 복수의 제1 팬 아웃 라인(FOL1) 중 일부의 제1 팬 아웃 라인(FOL1)에 게이트 테스트 신호를 공급할 수 있다(단계 S141).

게이트 테스트 패드부(GTP)와 접속된 일부의 제1 팬 아웃 라인(FOL1)은 대응되는 게이트 연결 라인(GCL)에 게이트 테스트 신호를 공급할 수 있다(단계 S142).

게이트 연결 라인(GCL)은 대응되는 제2 팬 아웃 라인(FOL2)에 게이트 테스트 신호를 공급할 수 있다(단계 S143).

제2 팬 아웃 라인(FOL2)은 대응되는 게이트 패드부(GP)에 게이트 테스트 신호를 공급할 수 있다(단계 S144).

따라서, 표시 장치의 검사 방법은 제1 팬 아웃 라인(FOL1), 게이트 연결 라인(GCL), 및 제2 팬 아웃 라인(FOL2)을 통해 게이트 테스트 신호를 게이트 패드부(GP)에 안정적으로 공급할 수 있다.

도 23은 다른 실시예에 따른 표시 장치의 검사 방법에서, 표시 구동 회로 및 패널 패드부 간의 연결 관계를 나타내는 도면이다.

도 23을 참조하면, 표시 구동 회로(220)는 제1 데이터 구동부(DICa), 게이트 구동부(GIC), 및 제2 데이터 구동부(DICb)를 포함할 수 있다. 예를 들어, 하나의 표시 구동 회로(220)는 하나의 연성 필름(210) 및 하나의 패널 패드부(PP)에 대응될 수 있다. 복수의 표시 구동 회로(220) 각각은 복수의 패널 패드부(PP) 각각에 접속될 수 있다.

제1 데이터 구동부(DICa)는 표시 구동 회로(220)의 일측에 배치될 수 있고, 제2 데이터 구동부(DICb)는 표시 구동 회로(220)의 타측에 배치될 수 있다. 제1 및 제2 데이터 구동부(DICa, DICb)는 배치 구성을 달리하는 것으로서, 제1 및 제2 데이터 구동부(DICa, DICb)의 구조 및 기능은 실질적으로 동일할 수 있다. 제1 및 제2 데이터 구동부(DICa, DICb)는 리드 라인(LL)을 통해 연성 필름(210)의 컨택 패드(CP)에 접속될 수 있다. 연성 필름(210)의 컨택 패드(CP)는 제1 기판(110)의 패널 패드부(PP)에 접속될 수 있다. 따라서, 제1 및 제2 데이터 구동부(DICa, DICb) 각각은 제1 및 제2 데이터 패드부(DPa, DPb) 각각에 데이터 전압을 공급할 수 있다.

게이트 구동부(GIC)는 제1 및 제2 데이터 구동부(DICa, DICb) 사이에 배치될 수 있다. 게이트 구동부(GIC)는 리드 라인(LL)을 통해 연성 필름(210)의 컨택 패드(CP)에 접속될 수 있다. 연성 필름(210)의 컨택 패드(CP)는 제1 기판(110)의 패널 패드부(PP)에 접속될 수 있다. 따라서, 게이트 구동부(GIC)는 게이트 신호를 게이트 패드부(GP)에 공급할 수 있다.

제1 기판(110)은 공통 전압 패드(VCOMP), 스토리지 전압 패드(VCSTP), 및 오프 전압 패드(VOFFP)를 더 포함할 수 있다. 공통 전압 패드(VCOMP)는 제1 또는 제2 데이터 구동부(DICa, DICb), 또는 전원 공급부(250)로부터 공통 전압을 공급받을 수 있다. 스토리지 전압 패드(VCSTP)는 제1 또는 제2 데이터 구동부(DICa, DICb), 또는 전원 공급부(250)로부터 스토리지 전압을 공급받을 수 있다. 예를 들어, 오프 전압 패드(VOFFP)는 제1 또는 제2 데이터 구동부(DICa, DICb), 또는 전원 공급부(250)로부터 오프 전압을 공급받을 수 있다. 다른 예를 들어, 오프 전압 패드(VOFFP)는 플로팅되거나 접지될 수 있다.

따라서, 표시 장치의 검사 방법은 제1 기판(110)의 일측에 배치된 연성 필름(210) 상에 부착된 제1 및 제2 데이터 구동부(DICa, DICb) 및 게이트 구동부(GIC)를 이용하여 점등 검사를 실시함으로써, 표시 장치의 비표시 영역(NDA)을 축소할 수 있고 표시 장치의 신뢰성을 개선하며 점등 검사 과정의 비용을 절감할 수 있다.

도 24는 다른 실시예에 따른 표시 장치의 검사 과정을 나타내는 순서도이다.

도 24를 참조하면, 제1 및 제2 데이터 구동부(DICa, DICb) 각각은 제1 및 제2 데이터 패드부(DPa, DPb) 각각에 데이터 전압을 공급할 수 있다(단계 S210). 제1 및 제2 데이터 패드부(DPa, DPb)는 복수의 데이터 라인(DL)에 데이터 전압을 공급할 수 있다(단계 S220).

게이트 구동부(GIC)는 게이트 패드부(GP)에 게이트 신호를 공급할 수 있다(단계 S230). 게이트 패드부(GP)는 복수의 수직 게이트 라인(VGL)에 게이트 신호를 공급할 수 있다(단계 S240). 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL) 각각에 게이트 신호를 공급할 수 있다(단계 S250).

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 표시 패널 110: 제1 기판
120: 제2 기판 200: 표시 구동부
210: 연성 필름 220: 표시 구동 회로
230: 회로 보드 240: 타이밍 제어부
250: 전원 공급부 SP: 화소
SP1~SP3: 제1 내지 제3 화소
ST1~ST3: 제1 내지 제3 스위칭 소자
DL: 데이터 라인 GL: 게이트 라인
VGL: 수직 게이트 라인 HGL: 수평 게이트 라인
MDC: 라인 컨택부 NMC: 비컨택부

Claims

제1 방향으로 연장되는 복수의 데이터 라인;
상기 복수의 데이터 라인과 동일 층에 배치되어 상기 제1 방향으로 연장되는 복수의 제1 게이트 라인;
상기 제1 방향와 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인;
상기 복수의 제1 게이트 라인 각각과 상기 복수의 제2 게이트 라인 각각이 컨택되는 라인 컨택부;
상기 복수의 제1 게이트 라인과 상기 복수의 제2 게이트 라인의 교차 영역에서 서로 절연되는 비컨택부;
상기 복수의 제2 게이트 라인 중 대응되는 제2 게이트 라인과 접속되고 상기 라인 컨택부와 인접한 제1 스위칭 소자를 구비한 제1 화소; 및
상기 제1 화소가 접속된 제2 게이트 라인과 접속되고 상기 비컨택부와 인접한 제2 스위칭 소자를 구비한 제2 화소를 포함하고,
상기 제1 및 제2 화소는 상기 복수의 제1 게이트 라인 중 상기 제2 방향으로 인접한 제1 게이트 라인들 사이에 배치되며,
상기 제1 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기는 상기 제2 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기와 다른 표시 장치.
제1 항에 있어서,
상기 제1 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기는 상기 제2 스위칭 소자의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기보다 작은 표시 장치.
제1 항에 있어서,
상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극 또는 상기 제2 스위칭 소자의 제2 화소 전극에 접속되고,
상기 제1 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기는 상기 제2 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기보다 작은 표시 장치.
제1 항에 있어서,
상기 제1 스위칭 소자의 게이트 전극의 크기는 상기 제2 스위칭 소자의 게이트 전극의 크기보다 작은 표시 장치.
제1 항에 있어서,
상기 제1 스위칭 소자의 액티브 영역의 크기는 상기 제2 스위칭 소자의 액티브 영역의 크기보다 작은 표시 장치.
제1 항에 있어서,
상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극 또는 상기 제2 스위칭 소자의 제2 화소 전극에 접속되고,
상기 제1 스위칭 소자의 제1 전극의 크기는 상기 제2 스위칭 소자의 제1 전극의 크기보다 작은 표시 장치.
제1 항에 있어서,
상기 제1 화소의 제1 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기는 상기 제2 화소의 제2 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기와 다른 표시 장치.
제7 항에 있어서,
상기 제1 화소의 제1 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기는 상기 제2 화소의 제2 화소 전극 및 상기 복수의 제1 게이트 라인 중 인접한 제1 게이트 라인 사이의 제2 커패시턴스의 크기보다 큰 표시 장치.
제1 항에 있어서,
상기 제1 스위칭 소자의 게이트 전극이 상기 제2 게이트 라인으로부터 게이트 온 전압을 수신하는 경우, 복수의 제1 게이트 라인 중 상기 제1 화소와 인접한 제1 게이트 라인은 게이트 온 전압을 공급하는 표시 장치.
제1 항에 있어서,
상기 제2 스위칭 소자의 게이트 전극이 상기 제2 게이트 라인으로부터 게이트 온 전압을 수신하는 경우, 복수의 제1 게이트 라인 중 상기 제2 화소와 인접한 제1 게이트 라인은 게이트 오프 전압을 갖는 표시 장치.
제1 방향으로 연장되는 복수의 제1 게이트 라인;
상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 게이트 라인;
상기 복수의 제1 게이트 라인 각각과 상기 복수의 제2 게이트 라인 각각이 컨택되는 라인 컨택부;
상기 복수의 제1 게이트 라인과 상기 복수의 제2 게이트 라인의 교차 영역에서 서로 절연되는 비컨택부;
상기 복수의 제2 게이트 라인 중 대응되는 제2 게이트 라인과 접속되고 상기 라인 컨택부와 인접한 제1 스위칭 소자를 구비한 제1 화소;
상기 제1 스위칭 소자가 접속된 제2 게이트 라인과 접속되고 상기 비컨택부와 인접한 제2 스위칭 소자를 구비한 제2 화소; 및
상기 제1 및 제2 스위칭 소자가 접속된 제2 게이트 라인과 접속되고 상기 제1 및 제2 스위칭 소자 사이에 배치된 제3 스위칭 소자를 구비한 제3 화소를 포함하고,
상기 제1 내지 제3 화소는 상기 복수의 제1 게이트 라인 중 상기 제2 방향으로 인접한 제1 게이트 라인들 사이에 배치되며,
상기 제1 내지 제3 스위칭 소자 각각의 게이트 전극 및 제1 전극 사이의 제1 커패시턴스의 크기는 서로 다른 표시 장치.
제11 항에 있어서,
상기 제3 스위칭 소자의 제1 커패시턴스의 크기는 상기 제1 스위칭 소자의 제1 커패시턴스의 크기보다 크고, 상기 제2 스위칭 소자의 제1 커패시턴스의 크기는 상기 제3 스위칭 소자의 제1 커패시턴스의 크기보다 큰 표시 장치.
제11 항에 있어서,
상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극, 상기 제2 스위칭 소자의 제2 화소 전극, 또는 상기 제3 스위칭 소자의 제3 화소 전극에 접속되고,
상기 제3 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기는 상기 제1 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기보다 크고, 상기 제2 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기는 상기 제3 스위칭 소자의 게이트 전극과 제1 전극의 중첩 영역의 크기보다 큰 표시 장치.
제11 항에 있어서,
상기 제3 스위칭 소자의 게이트 전극의 크기는 상기 제1 스위칭 소자의 게이트 전극의 크기보다 크고, 상기 제2 스위칭 소자의 게이트 전극의 크기는 상기 제3 스위칭 소자의 게이트 전극의 크기보다 큰 표시 장치.
제11 항에 있어서,
상기 제3 스위칭 소자의 액티브 영역의 크기는 상기 제1 스위칭 소자의 액티브 영역의 크기보다 크고, 상기 제2 스위칭 소자의 액티브 영역의 크기는 상기 제3 스위칭 소자의 액티브 영역의 크기보다 큰 표시 장치.
제11 항에 있어서,
상기 제1 전극은 상기 제1 스위칭 소자의 제1 화소 전극, 상기 제2 스위칭 소자의 제2 화소 전극, 또는 상기 제3 스위칭 소자의 제3 화소 전극에 접속되고,
상기 제3 스위칭 소자의 제1 전극의 크기는 상기 제1 스위칭 소자의 제1 전극의 크기보다 크고, 상기 제2 스위칭 소자의 제1 전극의 크기는 상기 제3 스위칭 소자의 제1 전극의 크기보다 큰 표시 장치.
표시 영역 및 비표시 영역을 가지며, 상기 비표시 영역의 일측에서 제1 방향으로 인접하게 배치되는 게이트 패드부 및 데이터 패드부를 구비한 기판;
상기 게이트 패드부 및 상기 데이터 패드부에 접속되는 연성 필름; 및
상기 연성 필름 상에 배치된 표시 구동 회로를 포함하고,
상기 기판은,
상기 표시 영역 내에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 데이터 라인;
상기 복수의 데이터 라인과 나란하게 배치된 복수의 제1 게이트 라인; 및
상기 복수의 제1 게이트 라인과 교차하는 복수의 제2 게이트 라인을 포함하며,
상기 표시 구동 회로는,
상기 데이터 패드부에 접속되어 상기 복수의 데이터 라인에 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 패드부에 접속되어, 상기 복수의 제1 게이트 라인에 게이트 신호를 공급하며, 상기 데이터 구동부와 상기 제1 방향으로 인접하는 게이트 구동부를 포함하는 표시 장치.
제17 항에 있어서,
상기 기판은,
상기 복수의 제1 게이트 라인 각각과 상기 복수의 제2 게이트 라인 각각이 컨택되는 라인 컨택부;
상기 복수의 제1 게이트 라인과 상기 복수의 제2 게이트 라인의 교차 영역에서 서로 절연되는 비컨택부;
상기 복수의 제2 게이트 라인 중 대응되는 제2 게이트 라인과 접속되고 상기 라인 컨택부와 인접한 제1 스위칭 소자를 구비한 복수의 제1 화소;
상기 제1 화소가 접속된 제2 게이트 라인과 접속되고 상기 비컨택부와 인접한 제2 스위칭 소자를 구비한 복수의 제2 화소; 및
상기 제1 및 제2 스위칭 소자가 접속된 제2 게이트 라인과 접속되고 상기 제1 및 제2 스위칭 소자 사이에 배치된 제3 스위칭 소자를 구비한 복수의 제3 화소를 포함하는 표시 장치.
제18 항에 있어서,
상기 복수의 제3 화소는,
상기 복수의 데이터 라인 중 제1 데이터 라인 및 상기 복수의 제2 게이트 라인 중 제2-1 게이트 라인에 접속된 제3-1 화소;
상기 제3-1 화소의 하측에 배치되고, 상기 복수의 데이터 라인 중 제2 데이터 라인 및 상기 제2-1 게이트 라인에 접속된 제3-2 화소;
상기 제3-2 화소의 하측에 배치되고, 상기 제2 데이터 라인 및 상기 복수의 제2 게이트 라인 중 제2-2 게이트 라인에 접속된 제3-3 화소; 및
상기 제3-3 화소의 하측에 배치되고, 상기 제1 데이터 라인 및 상기 제2-2 게이트 라인에 접속된 제3-4 화소를 포함하는 표시 장치.
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기판의 일측에 배치된 데이터 패드부에 데이터 전압을 공급하는 단계;
상기 데이터 패드부가 제1 방향으로 연장되는 복수의 데이터 라인에 상기 데이터 전압을 공급하는 단계;
상기 기판의 일측에서 상기 데이터 패드부와 상기 제1 방향과 교차하는 제2 방향으로 인접하게 배치된 게이트 패드부에 게이트 신호를 공급하는 단계;
상기 게이트 패드부가 상기 복수의 데이터 라인과 나란한 복수의 제1 게이트 라인에 상기 게이트 신호를 공급하는 단계; 및
상기 복수의 제1 게이트 라인 각각이 상기 복수의 제1 게이트 라인과 교차하는 복수의 제2 게이트 라인 각각에 상기 게이트 신호를 공급하는 단계를 포함하는 표시 장치의 검사 방법.
제24 항에 있어서,
상기 데이터 패드부에 데이터 전압을 공급하는 단계는,
데이터 구동부가 상기 기판의 일측에 부착된 연성 필름 상에 배치되어 상기 연성 필름의 리드 라인을 통해 상기 데이터 전압을 공급하는 단계를 포함하는 표시 장치의 검사 방법.
제25 항에 있어서,
상기 게이트 패드부에 게이트 신호를 공급하는 단계는,
게이트 구동부가 상기 연성 필름 상에 배치되어 상기 연성 필름의 리드 라인을 통해 상기 게이트 신호를 공급하는 단계를 포함하는 표시 장치의 검사 방법.