KR20120020298A - 표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 링크 패드의 정전기성 불량을 개선한 표시장치 및 그 제조방법에 관한 것이다. 본 발명의 표시장치는 데이터라인들; 상기 데이터라인들과 연결되는 링크라인들; 및 상기 링크라인들에 형성된 제1 콘택홀과 상기 데이터라인들에 형성된 제2 콘택홀을 통해 상기 링크라인들과 상기 데이터라인들을 연결하는 링크 패드들을 포함하고, 상기 링크라인들의 끝단과 상기 링크라인들과 대향하는 상기 데이터라인들의 끝단은 오목하게 파여진 곡선부를 포함하고, 상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리는 7.5㎛ 내지 9.5㎛인 것을 특징으로 한다.

Description

표시장치 및 그 제조방법{DISPLAY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 링크 패드의 정전기성 불량을 개선한 표시장치 및 그 제조방법에 관한 것이다.
액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기, 옥내외 광고 표시장치 등으로 이용되고 있다. 액정표시장치는 액정셀들에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다.
액티브 매트릭스 타입의 액정표시장치는 화소마다 형성되어 화소전극에 공급되는 데이터전압을 스위칭하는 TFT(Thin Film Transistor)를 포함한 액정표시패널, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동회로, 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 게이트 구동회로, 및 상기 구동회로들의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
액정표시장치에서, 데이터 구동회로는 소스 드라이브 IC에서 디지털 비디오 데이터를 데이터 전압으로 변환하여 액정표시패널로 공급한다. 소스 드라이브 IC의 출력 라인들은 액정표시패널의 데이터 패드들과 연결되고, 데이터 패드들은 링크라인들을 통해 데이터라인들과 연결된다.
도 1은 링크라인(LL)들과 데이터라인(DL)들을 연결하는 링크 패드(4)를 보여주는 평면도이다. 도 1을 참조하면, 링크라인(LL)들과 데이터라인(DL)들은 투명전극 패턴(1)을 통해 전기적으로 연결된다. 링크라인(LL)들은 게이트 금속패턴으로 형성되고, 데이터라인(DL)들은 소스-드레인 금속패턴으로 형성된다. 투명전극 패턴(1)은 링크라인(LL)들에 형성된 제1 콘택홀(2)과 데이터라인(DL)들에 형성된 제2 콘택홀(3)을 연결함으로써, 링크라인(LL)들과 데이터라인(DL)들을 전기적으로 연결시킨다.
도 1과 같이, 링크라인(LL)들의 게이트 금속패턴과 데이터라인(DL)들의 소스-드레인 금속패턴 간의 이격거리(d1)는 대략 4.5㎛로 짧다. 이로 인하여, 외부로부터 유입된 정전기가 발생되면, 이격거리(d1)가 좁은 링크라인(LL)들과 데이터라인(DL)들 사이에서 정전기가 터지는 현상이 발생한다.
도 2a 및 도 2b는 도 1의 링크 패드(4)에서 발생한 정전기성 불량을 보여주는 현미경 이미지이다. 도 3a 내지 도 3c는 도 2의 정전기성 불량을 FIB(Focused Ion Beam) 장비로 정밀 관찰한 이미지이다. 이러한 정전기성 불량으로 인하여, 링크 패드(4)들 뿐만 아니라, 데이터 패드들, 및 TFTs(Thin Film Transistors) 등이 손상되는 문제가 있다.
본 발명은 링크 패드의 정전기성 불량을 줄일 수 있는 표시장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 표시장치는 데이터라인들; 상기 데이터라인들과 연결되는 링크라인들; 및 상기 링크라인들에 형성된 제1 콘택홀과 상기 데이터라인들에 형성된 제2 콘택홀을 통해 상기 링크라인들과 상기 데이터라인들을 연결하는 링크 패드들을 포함하고, 상기 링크라인들의 끝단과 상기 링크라인들과 대향하는 상기 데이터라인들의 끝단은 오목하게 파여진 곡선부를 포함하고, 상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리는 7.5㎛ 내지 9.5㎛인 것을 특징으로 한다.
본 발명의 표시장치의 제조방법은 데이터라인들; 상기 데이터라인들과 연결되는 링크라인들; 및 상기 링크라인들에 형성된 제1 콘택홀과 상기 데이터라인들에 형성된 제2 콘택홀을 통해 상기 링크라인들과 상기 데이터라인들을 연결하는 링크 패드들을 포함하는 표시장치의 제조방법에 있어서, 상기 링크라인들의 끝단이 오목하게 파여진 곡선부를 포함하도록 상기 링크라인들을 형성하는 단계; 상기 링크라인들과 대향하는 상기 데이터라인들의 끝단은 오목하게 파여진 곡선부를 포함하고, 상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리가 7.5㎛ 내지 9.5㎛ 이격되도록 상기 데이터라인들을 형성하는 단계를 포함한다.
본 발명은 링크 패드에서 링크라인들의 끝단과 데이터라인들의 끝단을 곡선으로 형성하여 링크라인들과 데이터라인들 간의 이격거리를 늘린다. 그 결과, 본 발명은 링크 패드의 정전기성 불량을 줄일 수 있고, 이로 인해 공정 수율을 높일 수 있다.
도 1은 링크라인들과 데이터라인들을 연결하는 링크 패드를 보여주는 평면도이다.
도 2a 및 도 2b는 도 1의 링크 패드에서 발생한 정전기성 불량을 보여주는 현미경 이미지이다.
도 3a 내지 도 3c는 도 2의 정전기성 불량을 FIB 장비로 정밀 관찰한 이미지이다.
도 4는 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다.
도 5는 도 4의 A 부분을 상세히 나타내는 평면도이다.
도 6은 도 5의 I - I'의 단면도이다.
도 7은 본 발명의 제1 실시예에 따른 링크 패드를 보여주는 평면도이다.
도 8은 본 발명의 제2 실시예에 따른 링크 패드를 보여주는 평면도이다.
도 9는 본 발명의 제3 실시예에 따른 링크 패드를 보여주는 평면도이다.
도 10은 본 발명의 실시예에 따른 표시장치의 제조방법을 나타내는 흐름도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 4는 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다. 도 4를 참조하면, 본 발명의 표시장치는 표시패널(10), 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러(50) 등을 구비한다.
표시패널(10)은 서로 교차되는 데이터라인들 및 게이트라인들과, 매트릭스 형태로 배치된 픽셀들을 포함하는 픽셀 어레이(PIXEL ARRAY)를 구비한다. 표시패널(10)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다. 본 발명의 표시패널(10)은 액정표시패널을 중심으로 예시하였지만, 액정표시패널에 한정되지 않는 것에 주의하여야 한다.
데이터 구동회로는 다수의 소스 드라이브 IC(40)들을 포함한다. 소스 드라이브 IC(40)들은 타이밍 콘트롤러(50)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC(40)들은 타이밍 콘트롤러(50)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC(40)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다.
게이트 구동회로는 타이밍 콘트롤러(50)와 표시패널(10)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shifter)(30)와, 쉬프트 레지스터(shift register)(20)를 구비한다. 레벨 쉬프터(30)는 타이밍 콘트롤러(50)와 함께 PCB(Printed Circuit Board)(60) 상에 실장된다. 레벨 쉬프터(30)는 타이밍 콘트롤러(50)로부터 입력되는 게이트 쉬프트 클럭(Gate Shift Clock, GSC)들의 TTL(Transistor-Transistor-Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 쉬프트 레지스터(20)는 레벨 쉬프터(30)로부터 입력되는 게이트 쉬프트 클럭(GSC)들에 응답하여 타이밍 콘트롤러(50)로부터 입력되는 게이트 스타트 펄스(Gate Start Pulse, GSP)를 쉬프트시킴으로써 게이트라인들에 게이트펄스를 순차적으로 출력한다.
타이밍 콘트롤러(50)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(50)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(40)로 전송한다.
타이밍 콘트롤러(50)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(50)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC들(40)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 쉬프트 레지스터에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 레벨 쉬프터에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터에 입력되며, 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 쉬프트 레지스터의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(40)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(40) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(50)과 소스 드라이브 IC들(40) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 5는 도 4의 A 부분을 상세히 나타내는 평면도이다. 도 6은 도 5의 I - I'의 단면도이다. 도 4의 A 부분은 데이터 링크부(DATA LINK) 및 픽셀 어레이(PIXEL ARRAY)의 상부를 보여준다.
도 5 및 도 6을 참조하면, 데이터 링크부는 데이터 패드(70)들, 및 데이터 패드(70)들과 연결된 링크라인(LL)들을 포함한다. 소스 드라이브 IC들(40)의 출력 라인들은 데이터 패드(70)들과 연결되며, 링크라인(LL)들 각각은 링크 패드(80)를 통해 데이터라인(DL)과 연결된다. 소스 드라이브 IC들(40)이 출력하는 데이터 전압은 데이터 패드(70)들, 링크라인(LL)들, 및 링크 패드(80)들을 통해 데이터라인(DL)들로 공급된다.
데이터 패드(70)들 및 링크라인(LL)들은 게이트 금속패턴(102)으로 형성된다. 이에 비하여, 데이터라인(DL)들은 소스-드레인 금속패턴(106)으로 형성된다. 링크라인(LL)들과 데이터라인(DL)들을 전기적으로 연결하기 위하여, 링크라인(LL)들의 게이트 금속패턴(102)과 데이터라인(DL)들의 소스-드레인 금속패턴(106)은 링크 패드(80)에 형성된 제2 투명전극 패턴(81)을 통해 연결된다.
데이터 패드(70)는 하부 기판(101) 상에 형성된 게이트 금속패턴(102)과, 게이트 금속패턴(102)을 덮는 게이트 절연막(103)과, 게이트 절연막(103) 상에 형성되는 보호막(107)으로 구성된다. 제1 투명전극 패턴(71)은 게이트 절연막(103)과 보호막(107)을 관통하는 제3 콘택홀(72)을 통해 게이트 금속패턴(102)에 연결된다.
링크 패드(80)는 링크라인(LL)의 게이트 금속패턴(102)과, 게이트 금속패턴(102)을 덮는 게이트 절연막(103)과, 게이트 금속패턴(102)과 중첩되지 않도록 소정의 이격거리(d2)를 두고 게이트 절연막(103) 상에 형성된 액티브층(104)과, 액티브층(104) 상에 형성되는 오믹접촉층(105)과, 오믹접촉층(105) 상에 형성되고 데이터라인(DL)의 소스-드레인 금속패턴(106)과, 소스-드레인 금속패턴(106)을 덮는 보호막(107)로 구성된다. 제4 콘택홀(82)은 게이트 절연막(103)과 보호막(107)을 관통하고, 제5 콘택홀(83)은 보호막(107)을 관통한다. 제2 투명전극 패턴(81)은 제4 콘택홀(82)을 통해 게이트 금속패턴(102)과 연결되고, 제5 콘택홀(83)을 통해 소스-드레인 금속패턴(106)과 연결된다. 소정의 이격거리(d2)는 도 7을 결부하여 후술한다.
픽셀 어레이(PIXEL ARRAY)에는 게이트라인(GL)들과 데이터라인(DL)들이 교차하여 형성되고, 게이트라인(GL)들과 데이터라인(DL)들이 교차하는 부분에는 TFT(90)가 형성된다. 단위 픽셀에는 TFT(90)와 연결되는 화소전극(91)이 형성되어 TFT(90)의 스위칭에 의해 화상이 표시된다.
TFT(90)는 게이트라인(GL)으로부터 분기된 게이트 금속패턴(102)과, 게이트 금속패턴(102)을 덮는 게이트 절연막(103)과, 게이트 금속패턴(102) 상부의 게이트 절연막(103) 상에 형성된 액티브층(104)과, 액티브층(104) 양끝단에 각각 형성되는 오믹접촉층(105)과, 오믹접촉층(105) 상에 형성되고 데이터라인(DL)으로부터 분기된 소스-드레인 금속패턴(106)과, 소스-드레인 금속패턴(106)을 덮는 보호막(107)로 구성된다. 화소전극(91)은 보호막(107)을 관통하는 제6 콘택홀(92)을 통해 소스-드레인 금속패턴(106)에 연결된다.
게이트 금속패턴(102)은 알루미늄(Al), AlNd, 구리(Cu) 중 어느 하나 또는 그 합금 등의 금속으로 이루어진다. TFT(90)들의 게이트 라인들, 및 TFT(90)들의 게이트 전극들과 연결되는 게이트라인(GL)들은 게이트 금속패턴(102)으로 형성된다. 게이트 절연막(103)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 절연 물질을 포함한다. 반도체 패턴은 액티브층(104)과 오믹접촉층(105)을 포함한다. 소스-드레인 금속패턴(106)은 구리(Cu), 알루미늄(Al), AlNd, 몰리브덴(Mo) 중 어느 하나 또는 그 합금 등의 금속으로 이루어지며, 반도체 패턴 상에 형성된다. 제1 투명전극 패턴(71), 제2 투명전극 패턴(81), 및 화소전극(91)은 ITO(Indium Tin Oxide), TO(Tin Oxide), 및 IZO(Indium Zinc Oxide) 등의 투명 도전성 물질을 포함한다. 제3 내지 제6 콘택홀(72, 82, 83, 92)은 식각공정을 통해 형성될 수 있다.
도 7은 본 발명의 제1 실시예에 따른 링크 패드(80)를 보여주는 평면도이다. 도 7을 참조하면, 링크라인(LL)과 데이터라인(DL)의 사이에서 정전기 터짐을 방지하기 위하여, 링크라인(LL)의 끝단(84)과 데이터라인(DL)의 끝단(85)은 소정의 이격거리(d3)만큼 이격되어야 한다. 소정의 이격거리(d3)만큼 이격되기 위하여, 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지의 최소거리(d5) 및 최대거리(d6)가 다르게 형성된다. 링크라인(LL)의 끝단(84) 중 P지점부터 Q지점까지는 제4 콘택홀(82)로부터 최대거리(d6)를 갖도록 형성된다. 링크라인(LL)의 끝단(84) 중 R지점부터 S지점까지는 제4 콘택홀(82)로부터 최소거리(d5)를 갖도록 형성된다. 링크라인(LL)의 끝단(84) 중 Q지점부터 R지점까지는 완만한 곡선으로 형성된다.
데이터라인(DL)의 끝단(85)도 상기 링크라인(LL)의 끝단(84)과 같이 형성된다. 다만, 소정의 이격거리(d3)만큼 이격되기 위하여, 링크라인(LL)의 끝단(84)으로부터 제4 콘택홀(82)까지의 최소거리(d5)를 가지는 지점들은 상기 데이터라인(DL)의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최대거리(d6)를 가지는 지점들과 대향된다. 또한, 링크라인(LL)의 끝단(84)으로부터 제4 콘택홀(82)까지 최대거리(d6)를 가지는 지점들은 상기 데이터라인(DL)의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최소거리(d5)를 가지는 지점들과 대향된다.
소정의 이격거리(d3)는 7.5㎛ 내지 9.5㎛로 형성될 수 있다. 다만, 공정마진과 링크 패드(80)의 전기적 특성을 고려할 때, 8.5㎛로 형성되는 것이 바람직하다. 제4 콘택홀(82)로부터 링크라인(LL)의 끝단까지 최소거리(d5)는 3㎛ 이상, 5㎛ 미만으로 형성되고, 제4 콘택홀(82)로부터 링크라인(LL)의 끝단까지 최대거리(d6)는 5㎛ 이상, 7㎛ 이하로 형성될 수 있다. 링크라인(LL)의 끝단(84)의 Q지점부터 데이터라인(DL)의 끝단(85)의 완만한 곡선패턴까지 최소거리(d4)는 8.85㎛ 이상으로 형성될 수 있다.
또한, 제4 콘택홀(82)의 T지점부터 U지점까지의 거리(d7)는 공정마진 확보를 위해 제4 콘택홀(82)의 길이(d8)의 2/3 이하의 값을 가진다. 제4 콘택홀(82)은 2개 이상의 콘택홀로 형성될 수 있으며, 이 경우, 제4 콘택홀(82)의 길이(d8)는 일측 끝단의 콘택홀로부터 타측 끝단의 콘택홀까지의 거리를 의미한다. 제4 콘택홀(82)의 T지점은 링크라인(LL)의 끝단(84)으로부터 제4 콘택홀(82)까지 거리가 최소거리(d5)인 제4 콘택홀(82)의 모서리 부분이다. 제4 콘택홀(82)의 U지점은 링크라인(LL)의 끝단(84)부터 제4 콘택홀(82)까지 최대거리(d5)를 가지는 지점으로, 링크라인(LL)의 끝단인 Q지점에 대응하는 지점이다. 링크라인(LL)의 끝단(84)에서 양 모서리 부분인 P지점 및 S지점은 모서리 쪽으로 전계가 치우치는 것을 방지하기 위해 모따기 구조로 형성된다.
도 8은 본 발명의 제2 실시예에 따른 링크 패드를 보여주는 평면도이다. 도 8을 참조하면, 본 발명의 제2 실시예에서, 링크라인(LL)의 끝단(84)은 다수의 오목한 패턴을 가지도록 형성된다. 정전기 터짐을 방지하기 위하여, 링크라인(LL)의 끝단(84)과 데이터라인(DL)의 끝단(85)은 소정의 이격거리(d9)만큼 이격되어야 한다. 링크라인(LL)의 끝단(84) 중 오목한 패턴의 중앙인 V지점은 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최소거리(d10)를 가지는 지점이다. 링크라인(LL)의 끝단(84) 중 오목한 패턴의 끝단인 W지점은 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최대거리(d11)를 가지는 지점이다.
데이터라인(DL)의 끝단(85)도 상기 링크라인(LL)의 끝단(84)과 같이 형성된다. 다만, 소정의 이격거리(d9)만큼 이격되기 위하여, 링크라인(LL)의 끝단(84)으로부터 제4 콘택홀(82)까지의 최소거리(d10)를 가지는 지점들은 상기 데이터라인(DL)의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최대거리(d11)를 가지는 지점들과 대향된다. 또한, 링크라인(LL)의 끝단(84)으로부터 제4 콘택홀(82)까지 최대거리(d11)를 가지는 지점들은 상기 데이터라인(DL)의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최소거리(d10)를 가지는 지점들과 대향된다.
소정의 이격거리(d9)는 7.5㎛ 내지 9.5㎛로 형성될 수 있다. 다만, 공정마진과 링크 패드(80)의 전기적 특성을 고려할 때, 8.5㎛로 형성되는 것이 바람직하다. 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최소거리(d10)는 3㎛ 이상, 5㎛ 미만으로 형성되고, 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최대거리(d11)는 5㎛ 이상, 7㎛ 이하로 형성될 수 있다. 또한, 링크라인(LL)의 끝단(84)에서 양 모서리 부분은 모서리 쪽으로 전계가 치우치는 것을 방지하기 위해 모따기 구조로 형성된다.
도 9는 본 발명의 제3 실시예에 따른 링크 패드를 보여주는 평면도이다. 도 9를 참조하면, 본 발명의 제3 실시예에서, 링크라인(LL)의 끝단(84)은 물결모양같이 도 8의 오목한 패턴보다 넓은 간격으로 형성된다. 정전기 터짐을 방지하기 위하여, 링크라인(LL)의 끝단(84)과 데이터라인(DL)의 끝단(85)은 소정의 이격거리(d12)만큼 이격되어야 한다. 링크라인(LL)의 끝단(84) 중 오목한 패턴의 중앙인 X지점은 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최소거리(d13)를 가지는 지점이다. 링크라인(LL)의 끝단(84) 중 오목한 패턴의 끝단인 Y지점은 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최대거리(d14)를 가지는 지점이다.
데이터라인(DL)의 끝단(85)도 상기 링크라인(LL)의 끝단(84)과 같이 형성된다. 다만, 소정의 이격거리(d12)만큼 이격되기 위하여, 링크라인(LL)의 끝단(84)으로부터 제4 콘택홀(82)까지의 최소거리(d13)를 가지는 지점들은 상기 데이터라인(DL)의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최대거리(d14)를 가지는 지점들과 대향된다. 또한, 링크라인(LL)의 끝단(84)으로부터 제4 콘택홀(82)까지 최대거리(d14)를 가지는 지점들은 상기 데이터라인(DL)의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최소거리(d13)를 가지는 지점들과 대향된다.
소정의 이격거리(d12)는 7.5㎛ 내지 9.5㎛로 형성될 수 있다. 다만, 공정마진과 링크 패드(80)의 전기적 특성을 고려할 때, 8.5㎛로 형성되는 것이 바람직하다. 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최소거리(d13)는 3㎛ 이상, 5㎛ 미만으로 형성되고, 제4 콘택홀(82)로부터 링크라인(LL)의 끝단(84)까지 최대거리(d14)는 5㎛ 이상, 7㎛ 이하로 형성될 수 있다. 또한, 링크라인(LL)의 끝단(84)에서 양 모서리 부분은 모서리 쪽으로 전계가 치우치는 것을 방지하기 위해 모따기 구조로 형성된다.
도 10은 본 발명의 실시예에 따른 표시장치의 제조방법을 나타내는 흐름도이다. 이에 대하여는 도 7 내지 도 9를 결부하여 설명한다.
본 발명의 실시예에 따른 링크 패드(80)를 포함한 표시장치의 제조방법은 먼저, 링크라인(LL)의 끝단이 오목하게 파여진 곡선부를 포함하도록 링크라인(LL)들을 형성한다. 이때, 데이터라인(DL)들과의 이격거리를 고려하여 링크라인(LL)들의 끝단(84)을 형성한다. 링크라인(LL)들은 링크라인(LL)들의 끝단(84)이 링크라인(LL)들의 끝단(84)으로부터 제4 콘택홀(82)까지 최소거리를 가지는 지점들, 상기 링크라인(LL)들의 끝단(84)으로부터 상기 제4 콘택홀(82)까지 최대거리를 가지는 지점들을 포함하도록 형성된다. (S1)
두번째로, 상기 링크라인들과 대향하는 상기 데이터라인들의 끝단은 오목하게 파여진 곡선부를 포함하고, 상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리가 7.5㎛ 내지 9.5㎛ 이격되도록 상기 데이터라인들을 형성한다. 상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리는 공정마진이나, 링크 패드(80)의 전기적 특성을 고려할 때, 8.5㎛로 형성되는 것이 바람직하다. 데이터라인(DL)들은 데이터라인(DL)들의 끝단(85)이 데이터라인(DL)들의 끝단(85)으로부터 제5 콘택홀(83)까지 최소거리를 가지는 지점들, 데이터라인(DL)들의 끝단(85)으로부터 제5 콘택홀(83)까지 최대거리를 가지는 지점들을 포함하도록 형성된다. 이때, 링크라인(LL)들의 끝단(84)으로부터 제4 콘택홀(82)까지 최소거리를 가지는 지점들은 데이터라인(DL)들의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최대거리를 가지는 지점들과 대향되고, 링크라인(LL)들의 끝단(84)으로부터 제4 콘택홀(82)까지 최대거리를 가지는 지점들은 데이터라인(DL)들의 끝단(85)으로부터 상기 제5 콘택홀(83)까지 최소거리를 가지는 지점들과 대향된다. 상기 최소거리는 3㎛ 이상, 5㎛ 미만으로, 상기 최대거리는 5㎛ 이상, 7㎛ 이하로 형성될 수 있다. (S2)
상기 제3 내지 제6 콘택홀(72, 82, 83, 92)들 각각은 복수 개의 콘택홀로 형성될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
1: 투명전극 패턴 2: 제1 콘택홀
3: 제2 콘택홀 4: 링크 패드
10: 표시패널 20: 쉬프트 레지스터
30: 레벨 쉬프터 40: 소스 드라이브 IC
50: 타이밍 콘트롤러 60: PCB
70: 데이터 패드 71: 제1 투명전극 패턴
72: 제3 콘택홀 80: 링크 패드
81: 제2 투명전극 패턴 82: 제4 콘택홀
83: 제5 콘택홀 84: 링크라인의 끝단
85: 데이터라인의 끝단 90: TFT
91: 화소전극 92: 제6 콘택홀
101: 하부 기판 102: 게이트 금속패턴
103: 게이트 절연막 104: 액티브층
105: 오믹접촉층 106: 소스-드레인 금속패턴
107: 보호막 LL: 링크라인
DL: 데이터라인 GL: 게이트라인

Claims (12)

  1. 데이터라인들;
    상기 데이터라인들과 연결되는 링크라인들; 및
    상기 링크라인들에 형성된 제1 콘택홀과 상기 데이터라인들에 형성된 제2 콘택홀을 통해 상기 링크라인들과 상기 데이터라인들을 연결하는 링크 패드들을 포함하고,
    상기 링크라인들의 끝단과 상기 링크라인들과 대향하는 상기 데이터라인들의 끝단은 오목하게 파여진 곡선부를 포함하고,
    상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리는 7.5㎛ 내지 9.5㎛인 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리는 8.5㎛ 인 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서,
    상기 링크라인들의 끝단은 상기 링크라인들의 끝단으로부터 상기 제1 콘택홀까지 최소거리를 가지는 지점들, 및 상기 링크라인들의 끝단으로부터 상기 제1 콘택홀까지 최대거리를 가지는 지점들을 포함하고,
    상기 데이터라인들의 끝단은 상기 데이터라인들의 끝단으로부터 상기 제2 콘택홀까지 최소거리를 가지는 지점들, 및 상기 데이터라인들의 끝단으로부터 상기 제2 콘택홀까지 최대거리를 가지는 지점들을 포함하고,
    상기 링크라인들의 상기 최소거리를 가지는 지점들은 상기 데이터라인들의 상기 최대거리를 가지는 지점들과 대향되고,
    상기 링크라인들의 상기 최대거리를 가지는 지점들은 상기 데이터라인들의 상기 최소거리를 가지는 지점들과 대향되는 것을 특징으로 하는 표시장치.
  4. 제 1 항에 있어서,
    상기 최소거리는 3㎛ 이상, 5㎛ 미만이고, 상기 최대거리는 5㎛ 이상, 7㎛ 이하인 것을 특징으로 하는 표시장치.
  5. 제 1 항에 있어서,
    상기 링크라인들은 게이트 금속패턴으로 형성되고, 상기 데이터라인들은 소스-드레인 금속패턴으로 형성되는 것을 특징으로 하는 표시장치.
  6. 제 1 항에 있어서,
    상기 링크라인들의 끝단의 양 모서리, 및 상기 데이터라인들의 끝단의 양 모서리는 모따기 구조로 형성되는 것을 특징으로 하는 표시장치.
  7. 데이터라인들; 상기 데이터라인들과 연결되는 링크라인들; 및 상기 링크라인들에 형성된 제1 콘택홀과 상기 데이터라인들에 형성된 제2 콘택홀을 통해 상기 링크라인들과 상기 데이터라인들을 연결하는 링크 패드들을 포함하는 표시장치의 제조방법에 있어서,
    상기 링크라인들의 끝단이 오목하게 파여진 곡선부를 포함하도록 상기 링크라인들을 형성하는 단계;
    상기 링크라인들과 대향하는 상기 데이터라인들의 끝단은 오목하게 파여진 곡선부를 포함하고, 상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리가 7.5㎛ 내지 9.5㎛ 이격되도록 상기 데이터라인들을 형성하는 단계를 포함하는 표시장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리는 8.5㎛ 인 것을 특징으로 하는 표시장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 링크라인들의 끝단이 오목하게 파여진 곡선부를 포함하도록 상기 링크라인들을 형성하는 단계는,
    상기 링크라인들의 끝단으로부터 상기 제1 콘택홀까지 최소거리를 가지는 지점들, 상기 링크라인들의 끝단으로부터 상기 제1 콘택홀까지 최대거리를 가지는 지점들을 포함하는 상기 링크라인들을 형성하는 단계인 것을 특징으로 하는 표시장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 링크라인들과 대향하는 상기 데이터라인들의 끝단은 오목하게 파여진 곡선부를 포함하고, 상기 링크라인들의 끝단과 상기 데이터라인들의 끝단 간의 거리가 7.5㎛ 내지 9.5㎛ 이격되도록 상기 데이터라인들을 형성하는 단계는,
    상기 데이터라인들의 끝단으로부터 상기 제2 콘택홀까지 최대거리를 가지는 지점들, 상기 데이터라인들의 끝단으로부터 상기 제2 콘택홀까지 최소거리를 가지는 지점들을 포함하는 상기 데이터라인들을 형성하는 단계인 것을 특징으로 하는 표시장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 링크라인들의 끝단으로부터 상기 제1 콘택홀까지 최소거리를 가지는 지점들은 상기 데이터라인들의 끝단으로부터 상기 제2 콘택홀까지 최대거리를 가지는 지점들과 대향되며,
    상기 링크라인들의 끝단으로부터 상기 제1 콘택홀까지 최대거리를 가지는 지점들은 상기 데이터라인들의 끝단으로부터 상기 제2 콘택홀까지 최소거리를 가지는 지점들과 대향되는 것을 특징으로 하는 표시장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 최소거리는 3㎛ 이상, 5㎛ 미만이고, 상기 최대거리는 5㎛ 이상, 7㎛ 이하인 것을 특징으로 하는 표시장치의 제조방법.
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