KR20210131503A - 표시장치 - Google Patents

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KR20210131503A
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clock bar
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신동희
이근호
이용희
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삼성디스플레이 주식회사
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Abstract

표시장치는 영상을 표시하는 복수의 화소들, 상기 화소들을 구동하는 게이트 드라이버, 화소들에 전기적으로 연결된 제1 패드부, 및 게이트 드라이버에 전기적으로 연결된 제2 패드부를 포함한다. 게이트 드라이버는, 복수의 스테이지들에 k 개의 클럭 신호들을 공급하는 k 개의 클럭 배선들, 및 복수의 스테이지들에 k 개의 클럭바 신호들을 공급하는 k 개의 클럭바 배선들을 포함한다. 제2 패드부는 k 개의 클럭 배선들에 각각 연결된 k 개의 클럭 패드들, 및 k 개의 클럭바 배선들에 각각 연결된 k 개의 클럭바 패드들을 포함한다. k 개의 클럭 배선들과 상기 k 개의 클럭바 배선들의 배열 순서는 k 개의 클럭 패드들과 상기 k 개의 클럭바 패드들의 배열 순서와 상이할 수 있다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것으로, 표시품질이 개선된 표시장치에 관한 것이다.
일반적으로, 표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들이 구비된 표시패널을 포함한다. 표시패널에는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 드라이버 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 드라이버가 연결된다.
게이트 드라이버는 박막 공정을 통해 표시패널 내에 직접 내장될 수 있다. 게이트 드라이버는 복수의 스테이지들 및 이들에 게이트 구동 신호를 공급하는 복수의 배선들을 포함한다.
본 발명의 목적은 게이트 드라이버가 표시패널에 내장되는 구조에서 가로줄 얼룩이 개선된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 영상을 표시하는 복수의 화소들, 상기 화소들을 구동하는 게이트 드라이버, 상기 화소들에 전기적으로 연결된 제1 패드부, 및 상기 게이트 드라이버에 전기적으로 연결된 제2 패드부를 포함하는 표시패널을 포함한다.
상기 게이트 드라이버는, 상기 화소들에 공급하기 위한 게이트 신호를 생성하는 복수의 스테이지들, 상기 복수의 스테이지들에 k 개의 클럭 신호들을 공급하는 k 개의 클럭 배선들, 및 상기 복수의 스테이지들에 k 개의 클럭바 신호들을 공급하는 k 개의 클럭바 배선들을 포함한다. 여기서, k는 1 이상의 자연수일 수 있다.
상기 제2 패드부는 상기 k 개의 클럭 배선들에 각각 전기적으로 연결된 k 개의 클럭 패드들, 및 상기 k 개의 클럭바 배선들에 각각 전기적으로 연결된 k 개의 클럭바 패드들을 포함한다.
상기 k 개의 클럭 배선들과 상기 k 개의 클럭바 배선들의 배열 순서는 상기 k 개의 클럭 패드들과 상기 k 개의 클럭바 패드들의 배열 순서와 상이할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 영상을 표시하는 복수의 화소들, 상기 화소들을 구동하는 게이트 드라이버, 상기 화소들에 전기적으로 연결된 제1 패드부, 및 상기 게이트 드라이버에 전기적으로 연결된 제2 패드부를 포함하는 표시패널을 포함한다.
상기 게이트 드라이버는 상기 화소들에 공급하기 위한 게이트 신호를 생성하는 복수의 스테이지들, 상기 복수의 스테이지들에 k 개의 클럭 신호들을 공급하는 k 개의 클럭 배선들, 및 상기 복수의 스테이지들에 k 개의 클럭바 신호들을 공급하는 k 개의 클럭바 배선들을 포함한다. 여기서, k는 1 이상의 자연수일 수 있다.
상기 제2 패드부는 상기 k 개의 클럭 배선들에 각각 연결된 k 개의 클럭 패드들, 및 상기 k 개의 클럭바 배선들에 각각 연결된 k 개의 클럭바 패드들을 포함한다.
상기 k 개의 클럭 배선들 중 제1 클럭 신호를 수신하는 제1 클럭 배선은 상기 k 개의 클럭바 배선들 중 제1 클럭 신호와 반전된 위상을 갖는 제1 클럭바 신호를 수신하는 제1 클럭바 배선과 인접하여 배치될 수 있다. 상기 k 개의 클럭 패드들 중 상기 제1 클럭 배선에 전기적으로 연결된 제1 클럭 패드는 상기 제1 클럭바 배선에 전기적으로 연결된 제1 클럭바 패드보다 상기 제1 클럭 신호보다 지연된 제2 클럭 신호를 수신하는 제2 클럭 패드에 인접하여 배치될 수 있다.
본 발명의 실시예에 따른 표시장치에 의하면, 클럭 배선들과 클럭바 배선들이 교번적으로 배치됨에 따라, 클럭 신호들이 인가되는 클럭 배선들에 전기적으로 연결된 브릿지 배선들의 길이와 클럭바 신호들이 인가되는 클럭바 배선들에 전기적으로 연결된 브릿지 배선들의 길이 차이가 감소할 수 있다.
브릿지 배선들의 길이 차이가 감소하면, 브릿지 배선들과 기준 전극 사이에 형성되는 기생 커패시턴스들의 차이가 감소하며, 그 결과 기준 전압에 생기는 리플 전압의 크기가 감소될 수 있다.
이처럼, 클럭 배선들과 클럭바 배선들이 교번적으로 배치됨에 따라, 기준 전압에 생기는 리플의 크기가 감소할 수 있고, 그 결과 표시패널의 화면에 가로줄 얼룩이 나타나는 현상을 방지하여 표시 품질을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 표시장치의 평면도이다.
도 2a는 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 2b는 도 2a에 도시된 BB-BB`에 따라 절단한 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 제1 게이트 드라이버의 블럭도이다.
도 3b는 제1 내지 제4 클럭 신호들 및 제1 내지 제4 클럭바 신호들의 파형도이다.
도 4는 도 3a에 도시된 제1 스테이지의 회로도이다.
도 5는 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다.
도 6a는 도 5의 A1 부분의 확대도이다.
도 6b는 도 6a에 도시된 I-I`에 따라 절단한 단면도이다.
도 6c는 도 5에 도시된 A2 부분의 확대도이다.
도 6d는 도 6c에 도시된 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 7은 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다.
도 8a는 도 7의 A3 부분의 확대도이다.
도 8b는 도 8a에 도시된 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 9는 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다.
도 10a는 도 9의 A4 부분의 확대도이다.
도 10b는 도 10a에 도시된 Ⅳ-Ⅳ`에 따라 절단한 단면도이다.
도 10c는 도 10a에 도시된 Ⅴ-Ⅴ`에 따라 절단한 단면도이다.
도 11a는 도 9의 A4 부분의 일 실시예에 따른 확대도이다.
도 11b는 도 11a에 도시된 Ⅵ-Ⅵ`에 따라 절단한 단면도이다.
도 11c는 도 11a에 도시된 Ⅶ-Ⅶ`에 따라 절단한 단면도이다.
도 12는 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 표시장치의 평면도이다. 도 2a는 본 발명의 실시 예에 따른 표시패널의 평면도이고, 도 2b는 도 2a에 도시된 BB-BB`에 따라 절단한 단면도이다.
도 1 및 도 2a를 참조하면, 본 발명의 일 실시예에 따른 표시장치(DD)는 영상을 표시하는 표시패널(DP) 및 표시패널(DP)을 구동하는 패널 드라이버를 포함한다. 본 발명의 일 예로, 패널 드라이버는 게이트 드라이버(GDC) 및 데이터 드라이버(DDC)를 포함할 수 있다.
표시패널(100)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA) 주변에 인접한 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 실질적으로 영상이 표시되는 영역이고, 비표시 영역(MDA)은 영상이 표시되지 않는 베젤 영역이다. 도 1에서는 비표시 영역(NDA)이 표시 영역(DA)을 감싸도록 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에만 배치될 수 있다.
표시패널(100)은 복수의 게이트 라인(GL1~GLn), 복수의 데이터 라인(DL1~DLm) 및 복수의 화소(PX11~PXnm)를 포함한다. 복수의 게이트 라인(GL1~GLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 서로 평행하게 배열된다. 본 발명의 일 예로, 제2 방향(DR2)은 제1 방향(DR1)과 직교할 수 있다. 복수의 데이터 라인(DL1~DLm)은 제1 방향(DR1)으로 평행하게 배열되고, 제2 방향(DR2)으로 연장될 수 있다.
복수의 화소들(PX11~PXnm)은 표시영역(DA) 내에서 제1 및 제2 방향(DR1, DR2)으로 배열될 수 있다. 본 발명의 일 예로, 복수의 화소들(PX11~PXnm)은 매트릭스 형태로 배치될 수 있다. 복수의 화소들(PX11~PXnm) 각각은 복수의 게이트 라인들(GL1~GLn) 중 하나 및 복수의 데이터 라인들(DL1~DLm) 중 하나와 전기적으로 연결될 수 있다. 각 화소(PX11~PXnm)는 대응하는 게이트 라인으로부터 인가되는 게이트 신호에 의해서 턴-온되고, 대응하는 데이터 라인으로부터 데이터 전압을 수신하여 원하는 계조의 영상을 표시한다.
게이트 드라이버(GDC)는 게이트 라인들(GL1~GLn)로 게이트 신호를 순차적으로 출력한다. 따라서, 복수의 화소(PX11~PXnm)는 게이트 신호에 의해서 행 단위로 순차적으로 스캐닝될 수 있다. 본 발명의 일 예로, 게이트 드라이버(GDC)는 제1 게이트 드라이버(GDC1) 및 제2 게이트 드라이버(GDC2)를 포함할 수 있다. 제1 게이트 드라이버(GDC1)는 게이트 라인들의 일단에 전기적으로 연결되고, 제2 게이트 드라이버(GDC2)는 게이트 라인들(GL1~GLn)의 타단에 전기적으로 연결될 수 있다. 제1 및 제2 게이트 드라이버(GDC1, GDC2) 각각은 순차적으로 게이트 신호를 출력하는 쉬프트 레지스터를 포함할 수 있다. 제1 및 제2 게이트 드라이버(GDC1, GDC2)는 동시에 동작하여 동일 게이트 라인에 동시에 게이트 신호를 출력할 수 있다. 따라서, 각 게이트 라인(GL1~GLn)은 양 단부를 통해 제1 및 제2 게이트 드라이버(GDC1, GDC2)로부터 게이트 신호를 수신할 수 있다.
도 1 및 도 2a에는 두 개의 게이트 드라이버(GDC1, GDC2)가 게이트 라인들(GL1~GLn)의 양단에 각각 전기적으로 연결된 구조가 도시되었으나, 본 발명은 이에 한정되지 않는다. 즉, 제1 및 제2 게이트 드라이버(GDC1, GDC2) 중 어느 하나만이 게이트 라인들(GL1~GLn)에 전기적으로 연결된 구조가 채용될 수 있다.
제1 및 제2 게이트 드라이버(GDC1, GDC2)는 표시패널(DP)에 내장될 수 있다. 즉, 제1 및 제2 게이트 드라이버(GDC1, GDC2)는 표시패널(DP)의 표시영역(DA)에 화소들(PX)을 형성하는 박막 공정을 통해 표시패널(DP)의 비표시 영역(NDA)에 형성될 수 있다.
데이터 드라이버(DDC)는 영상 신호들을 데이터 전압들로 변환하고, 데이터 전압들을 표시패널(DP)의 데이터 라인들(DL1~DLm)로 인가한다. 데이터 드라이버(DDC)는 복수의 데이터 구동칩(DIC1~DIC4)을 포함할 수 있다. 복수의 데이터 구동칩(DIC1~DIC4) 각각은 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들과 전기적으로 연결된다. 도 1에서는 4개의 데이터 구동칩(DIC1~DIC4)을 도시하였으나, 데이터 구동칩들(DIC1~DIC4)의 개수는 특별히 한정되지 않고, 다양하게 변경될 수 있다.
표시장치(DD)는 복수의 연성필름(CF1~CF4) 및 인쇄회로기판(PCB)을 더 포함할 수 있다. 복수의 연성필름(CF1~CF4)은 표시패널(DP)과 인쇄회로기판(PCB) 사이에 제공되고, 표시패널(DP)과 인쇄회로기판(PCB)을 전기적으로 연결시킬 수 있다. 각 연성필름(CF1~CF4)의 일단부는 표시패널(DP)에 결합되고, 타단부는 인쇄회로기판(PCB)에 결합된다.
도 1에서는 데이터 구동칩들(DIC1~DIC4)이 연성필름들(CF1~CF4)에 각각 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 데이터 구동칩들(DIC1~DIC4)은 칩 온 글래스(COG: Chip on Glass) 방식으로 표시패널(DP) 상에 직접 실장될 수 있다.
인쇄회로기판(PCB) 상에는 표시패널(DP) 및 패널 드라이버를 구동하는데 필요한 각종 제어신호 및 전원 신호를 생성하기 위한 각종 회로가 구비될 수 있다.
표시패널(DP)은 제1 패드부(PD1) 및 제2 패드부(PD2)를 더 포함할 수 있다. 제1 및 제2 패드부(PD1, PD2)는 비표시 영역(NDA)에 배치된다. 제1 패드부(PD1)는 데이터 라인들(DL1~DLm)에 전기적으로 연결된 복수의 데이터 패드들을 포함할 수 있다. 제1 패드부(PD1)는 연성필름들(CF1~CF4)과 결합되어 연성필름들(CF1~CF4) 상에 실장된 데이터 구동칩들(DIC1~DIC4)로부터 데이터 전압들을 수신할 수 있다.
제2 패드부(PD2)는 제1 게이트 드라이버(GDC1)에 전기적으로 연결된 제1 구동 패드부(PD2_1) 및 제2 게이트 드라이버(GDC2)에 전기적으로 연결된 제2 구동 패드부(PD2_1)를 포함한다. 제1 구동 패드부(PD2_1)는 제1 게이트 드라이버(GDC1)에 제1 게이트 구동 신호를 제공하기 위한 복수의 제1 구동 패드들을 포함하고, 제2 구동 패드부(PD2_2)는 제2 게이트 드라이버(GDC2)에 제2 게이트 구동 신호를 제공하기 위한 복수의 제1 구동 패드들을 포함한다.
제2 패드부(PD2)는 연성 필름들(CF1~CF4) 중 일부와 연결될 수 있다. 본 발명의 일 예로, 제1 구동 패드부(PD2_1)는 연성 필름들(CF1~CF4) 중 제1 연성 필름(CF1)과 연결되고, 제2 구동 패드부(PD2_2)는 연성 필름들(CF1~CF4) 중 제4 연성 필름(CF4)과 연결된다. 제1 게이트 구동 신호는 제1 연성 필름(CF1) 상에 실장된 제1 데이터 구동칩(DIC1)으로부터 출력된 신호이거나, 인쇄회로기판(PCB)으로부터 공급된 신호일 수 있다. 제2 게이트 구동 신호는 제4 연성 필름(CF4) 상에 실장된 제4 데이터 구동칩(DIC4)으로부터 출력된 신호이거나, 인쇄회로기판(PCB)으로부터 공급된 신호일 수 있다.
표시패널(DP)은 제2 패드부(PD2)를 게이트 드라이버(GDC)와 전기적으로 연결하는 중간 배선부(CLP)를 더 포함한다. 본 발명의 일 예로, 중간 배선부(CLP)는 제1 중간 배선부(CLP1) 및 제2 중간 배선부(CLP2)를 포함할 수 있다. 제1 중간 배선부(CLP1)는 제1 구동 패드부(PD2_1)를 제1 게이트 드라이버(GDC1)에 전기적으로 연결시키고, 제2 중간 배선부(CLP2)는 제2 구동 패드부(PD2_1)를 제2 게이트 드라이버(GDC2)에 전기적으로 연결시킨다.
제2 패드부(PD2)와 중간 배선부(CLP)에 대해서는 이후 도 5 내지 도 12를 참조하여 구체적으로 설명하기로 한다.
도면에 도시하지는 않았지만, 표시장치(DD)는 표시패널(DP)로 광을 공급하는 백라이트 유닛을 더 포함할 수 있다. 표시패널(DP)이 자체적으로 발광하지 못하는 액정표시패널인 경우, 백라이트 유닛은 액정표시패널의 후면에 배치되어 액정표시패널로 광을 제공할 수 있다. 각 화소(PX11~PXnm)는 백라이트 유닛으로부터 공급되는 광의 투과도를 조절하여 원하는 계조를 갖는 영상을 표시할 수 있다.
도 2a 및 도 2b를 참조하면, 표시패널(DP)은 제1 표시기판(FS), 제2 표시기판(SS) 및 액정층(LC)을 포함한다. 제1 표시기판(FS)은 제1 베이스 기판(BS1) 및 제1 베이스 기판(BS1) 상에 배치된 화소층(PP)을 포함한다. 화소층(PP)은 화소들(PX11~PXnm) 각각을 구성하는 박막 트랜지스터, 화소 전극 및 복수의 절연층을 포함할 수 있다. 화소층(PP)은 표시패널(DP의 표시영역(DA)에 대응하여 제공될 수 있다. 제1 및 제2 게이트 드라이버(GDC1, GDC2)는 비표시 영역(NDA)에 대응하여 제1 베이스 기판(BS1) 상에 배치된다.
제2 표시기판(SS)은 제2 베이스 기판(BS2) 및 기준 전극(RE)을 포함한다. 제2 베이스 기판(BS2)은 제1 베이스 기판(BS1)과 대향하여 배치된다. 제1 및 제2 표시기판(FS, SS) 사이에는 액정층(LC)이 개재된다. 기준 전극(RE)은 액정층(LC)을 사이에 두고 화소 전극과 마주하도록 제2 베이스 기판(BS2) 상에 배치된다. 기준 전극(RE)에는 기준 전압이 제공된다. 기준 전극(RE)은 제2 베이스 기판(BS2)의 후면에 전면적으로 배치될 수 있다. 따라서, 기준 전극(RE)은 비표시 영역(NDA)에서 제1 및 제2 게이트 드라이버(GDC1, GDC2)와 마주할 수 있다. 제2 표시기판(SS)은 컬러 필터층 및 블랙 매트릭스층을 더 포함할 수 있다.
표시패널(DP)은 비표시 영역(NDA)에 배치되어 제1 및 제2 표시기판(FS, SS)을 결합시키는 실런트(SLT)를 더 포함한다. 제1 및 제2 표시기판(FS, SS) 사이의 공간은 실런트(SLT)에 의해 밀봉될 수 있다. 제1 및 제2 게이트 드라이버(GDC1, GDC2)는 실런트(SLT)와 중첩할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 제1 게이트 드라이버의 블럭도이고, 도 3b는 제1 내지 제4 클럭 신호들 및 제1 내지 제4 클럭바 신호들의 파형도이다. 도 4는 도 3a에 도시된 제1 스테이지의 회로도이다.
도 3a에는 제1 게이트 드라이버(GDC1)의 블럭도가 도시되었으나, 제2 게이트 드라이버(GDC2)는 제1 게이트 드라이버(GDC1)와 유사한 구성을 갖는다. 따라서, 도 3을 참조하여 제1 게이트 드라이버(GDC1)의 구성을 설명하고, 제2 게이트 드라이버(GDC2)에 구성에 대한 설명은 생략한다.
도 3a를 참조하면, 제1 게이트 드라이버(GDC1)는 서로 종속적으로 연결된 복수의 스테이지들을 포함할 수 있다. 스테이지들은 게이트 라인들(GL1~GLn, 도 2a에 도시됨)에 각각 전기적으로 연결될 수 있다. 복수의 스테이지들은 게이트 라인들(GL1~GLn)에 게이트 신호들을 각각 출력할 수 있다.
이하, 도 3a에는 복수의 스테이지들 중 제1 내지 제8 스테이지들(SRC1~SRC8)이 예시적으로 도시되었다. 예시적으로 제1 내지 제8 스테이지들(SRC1~SRC8)이 도시되었지만, 미도시된 스테이지들 역시 실질적으로 이와 동일한 구조로 제공될 수 있다.
제1 내지 제8 스테이지들(SRC1~SRC8, 이하 ‘스테이지들’로 설명) 각각은 입력 단자(IN), 제어 단자(CT), 클럭 단자(CK), 제1 전압 단자(V1), 제2 전압 단자(V2), 리셋 단자(SP), 출력 단자(OUT) 및 캐리 단자(CR)를 포함한다.
스테이지들(SRC1~SRC8) 각각의 캐리 단자(CR)는 다음 스테이지의 입력 단자(IN)에 전기적으로 연결된다. i번째 스테이지는 i번째 캐리 신호를 캐리 단자(CR)를 통해 출력할 수 있다. 여기서, i는 자연수로 정의된다. 제1 스테이지(SRC1)의 입력 단자(IN)는 이전 스테이지의 캐리 신호 대신에 게이트 드라이버(GDC1)의 구동을 개시하는 수직개시신호(STV)를 수신한다. 제1 스테이지(SRC1) 이후 스테이지들(SRC2~SRC8) 각각의 입력 단자(IN)는 이전 스테이지의 캐리 신호를 수신한다. i번째 스테이지의 입력 단자(IN)는 i-1번째 스테이지의 캐리 단자(CR)에 전기적으로 연결된다. 예를 들어, 제2 스테이지(SRC2)의 입력 단자(IN)는 제1 스테이지(SRC1)의 캐리 신호를 수신하고, 제3 스테이지(SRC3)의 입력 단자들(IN)은 제2 스테이지(SRC2)의 캐리 신호를 각각 수신한다.
한편, 이는 하나의 예시에 불과하고, i번째 스테이지의 입력 단자(IN)는 이전 스테이지의 캐리 단자, 예컨대 i-1번째 스테이지, i-2번째 스테이지 또는 i-3번째 스테이지 등의 캐리 단자에 전기적으로 연결될 수도 있다.
i번째 스테이지의 제어 단자(CT)는 i+1번째 스테이지의 캐리 단자(CR)에 전기적으로 연결되어, i+1번째 스테이지의 캐리 신호를 수신한다. 예를 들어, 제1 스테이지(SRC1)의 제어 단자(CT)는 제2 스테이지(SRC2)의 캐리 신호를 수신하고, 제2 스테이지(SRC2)의 제어 단자(CT)는 제3 스테이지(SRC3)의 캐리 신호를 수신한다.
i번째 스테이지의 클럭 단자(CK)는 복수의 클럭 신호들 및 복수의 클럭바 신호들 중 대응하는 신호를 수신한다. 본 발명의 일 예로, 복수의 클럭 신호들은 제1 내지 제4 클럭 신호들(CK1~CK4)일 수 있고, 복수의 클럭바 신호들은 제1 내지 제4 클럭바 신호들(CKB1~CKB4)일 수 있다. 그러나, 복수의 클럭 신호들(CK1~CK4)의 개수 및 복수의 클럭바 신호들(CKB1~CKB4)의 개수는 이에 한정되지 않고, 다양한 값을 가질 수 있다.
자세하게, 도 3b를 참조하면, 제1 구간(P1)은 제1 내지 제4 클럭 신호들(CK1~CK4) 각각이 하이 전압이 되는 구간이며, 제2 구간(P2)은 신호들(CK1~CK4) 각각이 로우 전압이 되는 구간일 수 있다. 또한, 제1 구간(P1)은 제1 내지 제4 클럭바 신호들(CKB1~CKB4) 각각이 로우 전압이 되는 구간이며, 제2 구간(P2)은 제1 내지 제4 클럭바 신호들(CKB1~CKB6) 각각이 하이 전압이 되는 구간일 수 있다. 즉, 제1 클럭 신호(CK1)는 제1 클럭바 신호(CKB1)와 180도의 위상차를 갖고, 제2 클럭 신호(CK2) 제2 클럭바 신호(CKB2)와 180도의 위상차를 갖는다. 제3 클럭 신호(CK3)는 제3 클럭바 신호(CKB3)와 180도의 위상차를 갖고, 제4 클럭 신호(CK4) 제4 클럭바 신호(CKB4)와 180도의 위상차를 갖는다. 제1 내지 제4 클럭 신호(CK1~CK4)의 하이 구간들은 서로 중첩하고, 제1 내지 제4 클럭바 신호(CKB1~CKB4)의 하이 구간들은 서로 중첩할 수 있다.
본 발명에 따르면, 제1 내지 제4 스테이지들(SRC1~SRC4)의 클럭 단자(CK)에는 제1 내지 제4 클럭 신호들(CK1~CK4)이 각각 공급된다. 따라서, 제1 내지 제4 스테이지들(SRC1~SRC4)은 제1 내지 제4 클럭 신호들(CK1~CK4)에 응답하여 제1 내지 제4 게이트 신호들을 출력 단자들(OUT)로 순차적으로 출력한다. 제1 내지 제4 스테이지들(SRC1~SRC4)의 출력단자들(OUT)은 제1 내지 제4 게이트 라인(GL1~GL4)에 연결된다. 이후, 제5 내지 제8 스테이지들(SRC5~SRC8)의 클럭 단자(CK)에는 제1 내지 제4 클럭바 신호들(CKB1~CKB4)이 각각 공급된다. 따라서, 제5 내지 제8 스테이지들(SRC5~SRC8)은 제1 내지 제4 클럭바 신호들(CKB1~CKB4)에 응답하여 제5 내지 제8 게이트 신호들을 출력 단자들(OUT)로 순차적으로 출력한다. 제5 내지 제8 스테이지들(SRC5~SRC8)의 출력 단자들(OUT)은 제5 내지 제8 게이트 라인(GL5~GL8)에 연결된다.
상기 동작 방식은 8개의 스테이지 단위로 반복하여 진행될 수 있다. 클럭 신호들의 개수가 k이고, 클럭바 신호들의 개수가 k이면, 상기 동작은 2k개의 스테이지 단위로 반복하여 진행될 수 있다. 여기서, k는 1 이상의 자연수일 수 있다.
제1 게이트 드라이버(GDC1)는 복수의 클럭 배선 및 복수의 클럭바 배선을 포함한다. 복수의 클럭 신호는 복수의 클럭 배선을 통해 복수의 스테이지 중 대응하는 스테이지로 공급된다. 본 발명의 일 예로, 복수의 클럭 배선들은 4개의 클럭 배선들(이하, 제1 내지 제4 클럭 배선(CKL1~CKL4)으로 지칭함)일 수 있고, 복수의 클럭바 배선들은 4개의 클럭바 배선(이하, 제1 내지 제4 클럭바 배선(CKBL1~CKBL4)으로 지칭함)일 수 있다. 제1 내지 제4 클럭 신호(CK1~CK4)는 제1 내지 제4 클럭 배선(CKL1~CKL4)을 통해 제1 내지 제4 스테이지(SRC1~SRC4)로 공급된다. 제1 내지 제4 클럭바 신호(CKB1~CKB4)는 제1 내지 제4 클럭바 배선(CKBL1~CKBL4)을 통해 제5 내지 제8 스테이지(SRC5~SRC8)로 공급된다. 클럭 신호들의 개수가 k이고, 클럭바 신호들의 개수가 k이면, 제1 게이트 드라이버(GDC1)는 k개의 클럭 배선들 및 k개의 클럭바 배선들을 포함한다.
스테이지들(SRC1~SRC8) 각각의 제1 전압 단자(V1)에는 제1 방전 전압이 공급되고, 스테이지들(SRC1~SRC8) 각각의 제2 전압 단자(V2)에 제2 방전 전압이 공급된다. 예시적으로, 제1 방전 전압 및 제2 방전 전압은 접지 전압보다 낮은 레벨로 제공될 수 있다.
일 예로, 제1 방전 전압의 전압 레벨은 제2 방전 전압의 전압 레벨보다 높을 수 있다. 제1 방전 전압은 약 -10V 내지 -5로 설정될 수 있으며, 제2 방전 전압은 약 -16V 내지 -10V로 설정될 수 있다. 다른 예로, 제1 방전 전압 및 제2 방전 전압은 실질적으로 동일한 전압 레벨을 가질 수 있다.
제1 게이트 드라이버(GDC1)는 제1 및 제2 전압 배선(VL1, VL2)을 더 포함한다. 제1 방전 전압은 제1 전압 배선(VL1)을 통해 스테이지들(SRC1~SRC8)로 공급되고, 제2 방전 전압은 제2 전압 배선(VL2)을 통해 스테이지들(SRC1~SRC8)로 공급된다. 스테이지들(SRC1~SRC8) 각각으로 공급되는 방전 전압의 개수는 이에 한정되지 않는다. 즉, 각 스테이지(SRC1~SRC8)에는 제1 및 제2 방전 전압 중 하나의 방전 전압만이 공급되거나 제1 및 제2 방전 전압 이외에 제3 방전 전압이 더 공급될 수 있다.
스테이지들(SRC1~SRC8) 각각의 리셋 단자(SP)에는 리셋 신호가 공급될 수 있다. 본 발명의 일 예로, 리셋 신호는 수직개시신호일 수 있다. 수직개시신호는 개시신호배선(STVL)을 통해 스테이지들(SRC1~SRC8)의 리셋 단자(SP)로 공급된다. 수직개시신호는 한 프레임 구간 내에서 첫번째 게이트 라인(GL1)이 동작하는 구간을 제외한 나머지 구간에서 로우 상태를 갖는다. 따라서, 스테이지들은 제1 스테이지(SRC1)가 동작하는 구간에서 리셋될 수 있다. 그러나, 스테이지들의 리셋 구간이 이에 한정되지 않는다. 즉, 리셋 단자(SP)에 수직개시신호가 아닌 별도의 리셋 신호가 공급될 경우, 스테이지들의 리셋 구간은 변경될 수 있다.
도 4를 참조하면, 제1 스테이지(SRC1)는 제1 출력부(111), 제2 출력부(112), 제1 방전부(113), 제2 방전부(114), 제어부(115), 홀딩부(116) 및 리셋부(117)를 포함한다. 도 4에서는 복수의 스테이지 중 제1 스테이지(SRC1)의 회로 구성을 도시하였으나, 나머지 스테이지들도 제1 스테이지(SRC1)와 동일한 구성을 갖는다.
제1 출력부(111)는 출력 단자(OUT)에 전기적으로 연결되고, 출력 단자(OUT)를 통해 제1 게이트 신호를 출력한다. 제2 출력부(112)는 캐리 단자(CR)에 전기적으로 연결되고, 캐리 단자(CR)를 통해 제1 캐리 신호를 출력한다. 제1 게이트 신호는 제1 게이트 라인으로 인가되고, 제1 캐리 신호는 다음 스테이지(즉, 제2 스테이지(SRC2))로 제공된다. 제1 출력부(111)는 클럭 단자(CK), 제1 노드(NQ) 및 출력 단자(OUT)에 전기적으로 연결된 제1 출력 트랜지스터(T1)를 포함할 수 있다. 제2 출력부(112)는 클럭 단자(CK), 제1 노드(NQ) 및 캐리 단자(CR)에 전기적으로 연결된 제2 출력 트랜지스터(T13)를 포함할 수 있다.
제어부(115)는 제1 출력부(111) 및 제2 출력부(112)의 동작을 제어한다. 제어부(115)는 입력 단자(IN)로 공급되는 입력 신호에 응답하여 제1 출력부(111) 및 제2 출력부(112)를 턴-온 시키고, 제어 단자(CT)로 공급되는 제어 신호에 응답하여 제1 출력부(111) 및 제2 출력부(112)를 턴-오프 시킨다. 여기서, 입력 신호는 이전 스테이지로부터 공급되는 캐리 신호이거나 수직개시신호일 수 있다. 제어 신호는 다음 스테이지로부터 공급되는 캐리 신호일 수 있다. 제어부(115)는 제1 제어 트랜지스터(T4) 및 제2 제어 트랜지스터(T6)를 포함한다. 제1 제어 트랜지스터(T4)는 입력 단자(IN) 및 제1 노드(NQ)에 전기적으로 연결되고, 제2 제어 트랜지스터(T6)는 제어 단자(CT), 제1 노드(NQ) 및 제2 전압 단자(V2)에 전기적으로 연결된다. 제2 제어 트랜지스터(T6)는 제어 신호에 응답하여 제1 노드(NQ)의 전위를 제2 방전 전압으로 다운시킬 수 있다.
제1 방전부(113)는 출력 단자(OUT)의 전위를 제1 방전 전압으로 다운시키고, 제2 방전부(114)는 캐리 단자(CR)의 전위를 제2 방전 전압으로 다운시킨다. 제1 방전부(113)는 제1 및 제2 방전 트랜지스터(T2, T3)를 포함한다. 제1 방전 트랜지스터(T2)는 제어 단자(CT), 출력 단자(OUT), 및 제1 전압 단자(V1)에 전기적으로 연결되고, 제2 방전 트랜지스터(T3)는 제2 노드(NA), 출력 단자(OUT) 및 제1 전압 단자(V1)에 전기적으로 연결된다. 제2 방전부(114)는 제2 노드(NA), 캐리 단자(CR) 및 제2 전압 단자(V2)에 전기적으로 연결된 제3 방전 트랜지스터(T3)를 포함한다.
스위칭부(116)는 제1 및 제2 방전부(113, 114)의 동작을 제어한다. 스위칭부(116)는 제2 노드(NA)에 제1 및 제2 방전부(113, 114)를 온/오프 시키기 위한 스위칭 신호를 제공한다. 스위칭부(116)는 제1 내지 제4 스위칭 트랜지스터(T10, T7, T9, T8)를 포함한다.
리셋부(117)는 제1 노드(NQ)의 전압 레벨을 제2 방전 전압으로 리셋시킬 수 이다. 리셋부(117)는 리셋 단자(SP), 제1 노드(NQ) 및 제2 전압 단자(V2)에 전기적으로 연결된 리셋 트랜지스터(T5)를 포함할 수 있다. 리셋 단자(SP)로 인가되는 신호는 수직개시신호일 수 있다.
복수의 스테이지들 각각의 회로 구성은 도 4에 도시된 회로 구성에 한정되지 않고, 다양하게 변경될 수 있다.
도 5는 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다. 도 6a는 도 5의 A1 부분의 확대도이고, 도 6b는 도 6a에 도시된 I-I`에 따라 절단한 단면도이다. 도 6c는 도 5에 도시된 A2 부분의 확대도이고, 도 6d는 도 6c에 도시된 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 5 및 도 6a를 참조하면, 제1 게이트 드라이버(GDC1)는 복수의 스테이지들 및 복수의 스테이지들에 인접하여 배치된 복수의 신호 배선들을 포함한다. 복수의 신호 배선들은 복수의 클럭 배선들, 복수의 클럭바 배선들, 제1 및 제2 전압 배선(VL1, VL2) 및 개시신호배선(STVL)을 포함할 수 있다. 본 발명의 일 예로, 복수의 클럭 배선들은 제1 내지 제4 클럭 배선들(CKL1~CKL4)일 수 있고, 복수의 클럭바 배선들은 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)일 수 있다.
제1 클럭 배선(CKL1) 및 제1 클럭바 배선(CKBL1)은 서로 인접하여 배치되고, 제2 클럭 배선(CKL2) 및 제2 클럭바 배선(CKBL2)은 서로 인접하여 배치된다. 또한, 제3 클럭 배선(CKL3) 및 제3 클럭바 배선(CKBL3)은 서로 인접하여 배치되고, 제4 클럭 배선(CKL4) 및 제4 클럭바 배선(CKBL4)은 서로 인접하여 배치된다. 복수의 클럭 배선들 및 복수의 클럭바 배선들은 제1 순서로 배치될 수 있다. 여기서, 제1 순서는 제1 클럭 배선(CKL1), 제1 클럭바 배선(CKBL1), 제2 클럭 배선(CKL2), 제2 클럭바 배선(CKBL2), 제3 클럭 배선(CKL3), 제3 클럭바 배선(CKBL3), 제4 클럭 배선(CKL4), 및 제4 클럭바 배선(CKBL4) 순으로 배치된 것을 지칭한다. k개의 클럭 배선들 및 k개의 클럭바 배선들이 제공되는 경우, 제1 순서는 k개의 클럭 배선들과 k개의 클럭바 배선들이 교번적으로 배치되는 순서일 수 있다.
제1 내지 제4 클럭 배선들(CKL1~CKL4) 및 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)은 동일층 상에 배치되고, 동일 물질로 형성될 수 있다. 제1 내지 제4 클럭 배선들(CKL1~CKL4) 및 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)은 제1 금속 물질로 형성될 수 있다.
복수의 신호 배선들은 제1 구동 패드부(PD2_1)를 통해 외부로부터 제1 게이트 구동신호를 수신한다. 제1 구동 패드부(PD2_1)는 복수의 클럭 패드들, 복수의 클럭바 패드들, 제1 및 제2 전압 패드(VP1, VP2) 및 개시신호패드(STP)를 포함할 수 있다. 본 발명의 일 예로, 복수의 클럭 패드들은 제1 내지 제4 클럭 패드들(CKP1~CKP4)일 수 있고, 복수의 클럭바 패드들은 제1 내지 제4 클럭바 패드들(CKBP1~CKBP4)일 수 있다.
제1 내지 제4 클럭 패드들(CKP1~CKP4)은 서로 인접하여 배치된다. 제1 및 제2 클럭 패드(CKP1, CKP2)는 서로 인접하고, 제2 및 제3 클럭 패드(CKP2, CKP3)는 서로 인접하며, 제3 및 제4 클럭 패드(CKP3, CKP4)는 서로 인접한다. 제1 내지 제4 클럭바 패드들(CKBP1~CKBP4)은 서로 인접하여 배치된다. 제1 및 제2 클럭바 패드(CKBP1, CKBP2)는 서로 인접하고, 제2 및 제3 클럭바 패드(CKBP2, CKBP3)는 서로 인접하며, 제3 및 제4 클럭바 패드(CKBP3, CKBP4)는 서로 인접한다. 즉, 복수의 클럭 패드들 및 복수의 클럭바 패드들은 제1 순서와 다른 제2 순서로 배치될 수 있다. 여기서, 제2 순서는 제1 클럭 패드(CKP1), 제2 클럭 패드(CKP2), 제3 클럭 패드(CKP3), 제4 클럭 패드(CKP4), 제1 클럭바 패드(CKBP1), 제2 클럭바 패드(CKBP2), 제3 클럭바 패드(CKBP3), 및 제4 클럭바 패드(CKBP4) 순으로 배치된 것을 지칭한다. k개의 클럭 패드들 및 k개의 클럭바 패드들이 제공되는 경우, 제2 순서는 k개의 클럭 패드들이 배치되고, k개의 클럭바 패드들이 배치되는 순서일 수 있다. k개의 클럭 패드들과 k개의 클럭바 패드들은 서로 교번적으로 배치되지 않을 수 있다.
제1 내지 제4 클럭 패드들(CKP1~CKP4)은 제1 층 상에 배치되고, 제1 내지 제4 클럭바 패드들(CKBP1~CKBP4)은 제2 층 상에 배치된다. 여기서, 제1 층은 제1 베이스 기판(BS1)이고, 제2 층은 게이트 절연층(GIL)일 수 있다. 제1 내지 제4 클럭 패드들(CKP1~CKP4)는 제1 금속 물질로 형성되고, 제1 내지 제4 클럭바 패드들(CKBP1~CKBP4)은 제2 금속 물질로 형성될 수 있다. 제1 및 제2 금속 물질은 서로 동일한 물질이거나 다른 물질일 수 있다.
제1 중간 배선부(CLP1)는 제1 구동 패드부(PD2_1)와 제1 게이트 드라이버(GDC1) 사이에 배치되어, 제1 구동 패드부(PD2_1)를 제1 게이트 드라이버(GDC1)의 신호 배선들에 전기적으로 연결시킨다. 구체적으로, 제1 중간 배선부(CLP1)는 복수의 클럭 중간 배선들(CL1~CL4), 복수의 클럭바 중간 배선들(CBL1~CBL4), 제1 및 제2 전압 중간 배선(VCL1, VCL2), 및 개시신호 중간 배선(STCL)을 포함할 수 있다. 본 발명의 일 예로, 복수의 클럭 중간 배선들은 제1 내지 제4 클럭 중간 배선들(CL1~CL4)일 수 있고, 복수의 클럭바 중간 배선들은 제1 내지 제4 클럭바 중간 배선들(CBL1~CBL4)일 수 있다.
제1 내지 제4 클럭 중간 배선들(CL1~CL4)은 제1 내지 제4 클럭 배선들(CKL1~CKL4)과 제1 내지 제4 클럭 패드들(CKP1~CKP4)을 전기적으로 연결한다. 제1 내지 제4 클럭 중간 배선들(CL1~CL4)은 제1 내지 제4 클럭 배선들(CKL1~CKL4)과 동일층 상에 배치된다. 제1 내지 제4 클럭 중간 배선들(CL1~CL4)은 제1 내지 제4 클럭 배선들(CKL1~CKL4)과 일체로 형성될 수 있다. 제1 내지 제4 클럭 중간 배선들(CL1~CL4)과 제1 내지 제4 클럭 배선들(CKL1~CKL4)은 제1 금속 물질로 형성될 수 있다.
제1 내지 제4 클럭바 중간 배선들(CBL1~CBL4)은 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)과 제1 내지 제4 클럭바 패드들(CKBP1~CKBP4)을 연결한다. 제1 클럭바 중간 배선(CBL1)은 제1 상부 배선(CBL1_1) 및 제1 하부 배선(CBL1_2)을 포함한다. 제2 클럭바 중간 배선(CBL2)은 제2 상부 배선(CBL2_1) 및 제2 하부 배선(CBL2_2)을 포함한다. 제3 클럭바 중간 배선(CBL3)은 제3 상부 배선(CBL3_1) 및 제3 하부 배선(CBL3_2)을 포함한다. 제4 클럭바 중간 배선(CBL4)은 제4 상부 배선(CBL4_1) 및 제4 하부 배선(CBL4_2)을 포함한다.
제1 내지 제4 상부 배선들(CBL1_1~CBL4_1)은 제1 내지 제4 하부 배선들(CBL1_2~CBL4_2)과 서로 다른 층 상에 배치된다. 제1 내지 제4 상부 배선들(CBL1_1~CBL4_1)은 제2 층 상에 배치되고, 제1 내지 제4 하부 배선들(CBL1_2~CBL4_2)은 제1 층 상에 배치될 수 있다. 여기서, 제1 층은 제1 베이스 기판(BS1)일 수 있고, 제2 층은 게이트 절연층(GIL)일 수 있다.
제1 내지 제4 상부 배선들(CBL1_1~CBL4_1)은 제1 내지 제4 하부 배선들(CBL1_2~CBL4_2)과 제1 콘택부(CNT1)를 통해 각각 전기적으로 연결된다. 제1 콘택부(CNT1)는 제1 내지 제4 콘택홀(CNT1_1~CNT1_4)을 포함할 수 있다. 제1 상부 배선(CBL1_1) 및 제1 하부 배선(CBL1_2)은 제1 콘택홀(CNT1_1)을 통해 직접 접속되고, 제2 상부 배선(CBL2_1) 및 제2 하부 배선(CBL2_2)은 제2 콘택홀(CNT1_2)을 통해 직접 접속된다. 제3 상부 배선(CBL3_1) 및 제1 하부 배선(CBL3_2)은 제3 콘택홀(CNT1_3)을 통해 직접 접속되고, 제4 상부 배선(CBL4_1) 및 제4 하부 배선(CBL4_2)은 제4 콘택홀(CNT1_4)을 통해 직접 접속된다.
도 6b에 도시된 바와 같이, 제1 하부 배선(CBL1_2)은 제1 베이스 기판(BS1) 상에 배치되고, 게이트 절연층(GIL)에 의해 커버된다. 제1 콘택홀(CNT1)은 게이트 절연층(GIL)에 제공되어 제1 하부 배선(CBL1_2)의 일부분을 노출시킨다. 제1 상부 배선(CBL1_1)은 게이트 절연층(GIL) 상에 배치된다. 제1 상부 배선(CBL1_1)은 제1 하부 배선(CBL1_2)과 부분적으로 중첩하고, 중첩 부분에서 제1 상부 배선(CBL1_1)은 제1 콘택홀(CNT1)을 통해 제1 하부 배선(CBL1_2)에 직접 접속된다.
도 6b에는 제1 클럭바 중간 배선(CBL1)의 구성만을 도시하였으나, 제2 내지 제4 클럭바 중간 배선들(CBL2~CBL4) 각각은 제1 클럭바 중간 배선(CBL1)과 동일한 구성을 가지므로, 중복되는 설명은 생략한다.
다시 도 6a를 참조하면, 제1 상부 배선(CBL1_1)은 제2 내지 제4 클럭 중간 배선들(CL2~CL4)과 교차할 수 있다. 제2 상부 배선(CBL2_1)은 제3 내지 제4 클럭 중간 배선들(CL3, CL4)과 교차할 수 있고, 제3 상부 배선(CBL2_1)은 제4 클럭 중간 배선(CL4)과 교차할 수 있다.
도 6c 및 도 6d를 참조하면, 복수의 클럭 배선들 및 복수의 클럭바 배선들은 복수의 브릿지 배선들을 통해 스테이지들에 전기적으로 연결된다. 본 발명의 일 예로, 복수의 브릿지 배선들은 제1 내지 제8 브릿지 배선(BL1~BL8)을 포함할 수 있다. 제1 내지 제4 브릿지 배선(BL1~BL4)은 제1 내지 제4 클럭 배선들(CKL1~CKL4)을 제1 내지 제4 스테이지(SRC1~SRC4)에 각각 전기적으로 연결시킨다. 제5 내지 제8 브릿지 배선(BL5~BL8)은 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)을 제5 내지 제8 스테이지(SRC5~SRC8)에 각각 전기적으로 연결시킨다.
제1 내지 제8 브릿지 배선들(BL1~BL8)은 제1 내지 제4 클럭 배선들(CKL1~CKL4) 및 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)과 서로 다른 층 상에 배치된다. 제1 내지 제4 클럭 배선들(CKL1~CKL4) 및 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)은 제1 층 상에 배치되고, 제1 내지 제8 브릿지 배선들(BL1~BL8)은 제2 층 상에 배치된다. 제1 층은 제1 베이스 기판(BS1)일 수 있고, 제2 층은 게이트 절연층(GIL)일 수 있다.
제1 클럭 배선(CKL1)은 제1 클럭바 배선(CKBL1)과 인접하여 배치된다. 제1 클럭바 배선(CKBL1)은 제1 클럭 배선(CKL1)과 제2 클럭 배선(CKL2) 사이에 배치될 수 있다. 제1 클럭 배선(CKL1)은 제1 거리(L1)로 제1 스테이지(SRC1)와 이격되고, 제1 클럭바 배선(CKBL1)은 제2 거리(L2)로 제5 스테이지(SRC5)와 이격된다. 제1 거리(L1)는 제2 거리(L2)보다 크다. 제2 클럭 배선(CKL2)은 제3 거리(L3)로 제2 스테이지(SRC2)와 이격될 수 있다. 제3 거리(L3)는 제1 및 제2 거리(L1, L2)보다 작을 수 있다. 따라서, 제1 브릿지 배선(BL1)의 길이(L1)는 제2 및 제5 브릿지 배선(BL2, BL5)의 길이보다 길고, 제5 브릿지 배선(BL5)의 길이(L2)는 제2 브릿지 배선(BL2)의 길이(L3)보다 길다.
이처럼, 클럭 배선들과 클럭바 배선들이 교번적으로 배치됨에 따라, 클럭 신호들이 인가되는 클럭 배선들에 연결된 브릿지 배선들의 길이와 클럭바 신호들이 인가되는 클럭바 배선들에 연결된 브릿지 배선들의 길이 차이가 감소할 수 있다. 특히, 최외각에 배치된 제1 클럭 배선(CKL1)과 제1 클럭바 배선(CKBL1)에 연결된 제1 및 제5 브릿지 배선(BL1, BL5)의 길이 차이가 감소한다. 제2 및 제5 브릿지 배선(BL1, BL5)의 길이 차이가 증가하면, 제1 브릿지 배선(BL1)과 기준 전극 사이에 형성되는 제1 기생 커패시턴스와 제5 브릿지 배선(BL5)과 기준 전극 사이에 형성되는 제2 기생 커패시턴스의 차이값이 증가한다. 제1 및 제2 기생 커패시턴스의 차이값이 감소할수록 기준 전압에 인가되는 기준 전압의 생기는 리플 전압의 크기가 감소할 수 있다. 본 발명의 일 예로, 제1 및 제2 기생 커패시턴스의 차이값이 8.0070E-14 수준까지 감소할 수 있다.
이처럼, 클럭 배선들과 클럭바 배선들이 교번적으로 배치됨에 따라, 기준 전압에 생기는 리플의 크기가 감소할 수 있고, 그 결과 표시패널의(DP) 화면에 가로줄 얼룩이 나타나는 현상을 방지할 수 있다.
제1 내지 제4 브릿지 배선들(BL1~BL4)은 제1 내지 제4 콘택 전극(CTE1~CTE4)을 통해 제1 내지 제4 클럭 배선들(CKL1~CKL4)과 연결된다. 제5 내지 제8 브릿지 배선들(BL5~BL8)은 제5 내지 제8 콘택 전극(CTBE1~CTBE4)을 통해 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)과 연결된다.
도 6d에 도시된 바와 같이, 제1 콘택 전극(CTE)은 제1 브릿지 배선(BL1)을 커버하는 제3 층 상에 배치된다. 제3 층은 보호층(PL)일 수 있다. 보호층(PL) 및 게이트 절연층(GIL)에는 제1 클럭 배선(CKL1)을 노출시키는 제1 브릿지 콘택홀(B_CNT1)이 제공되고, 보호층(PL)에는 제1 브릿지 배선(BL1)을 노출시키는 제2 브릿지 콘택홀(B_CNT1)이 제공된다. 제1 콘택 전극(CTE1)은 제1 및 제2 브릿지 콘택홀(B_CNT1, B_CNT2)을 통해 제1 클럭 배선(CKL1)과 제1 브릿지 배선(BL1)에 각각 접속될 수 있다. 이처럼, 제1 클럭 배선(CKL1)과 제1 브릿지 배선(BL1)은 제1 콘택 전극(CTE1)을 통해 전기적으로 연결될 수 있다.
나머지 클럭 배선들(CKL2~CKL4) 및 클럭바 배선들(CKBL1~CKBL4)도 상기한 방식으로 대응하는 브릿지 배선들(BL2~BL8)과 전기적으로 연결될 수 있다.
도 7은 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다. 도 8a는 도 7의 A3 부분의 확대도이고, 도 8b는 도 8a에 도시된 Ⅲ-Ⅲ`에 따라 절단한 단면도이다. 단, 도 7 내지 도 8b에 도시된 구성 요소 중 도 5 내지 도 6b에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 7 및 도 8a을 참조하면, 제1 클럭바 중간 배선(CBL1)은 제1 상부 배선(CBL1_1) 및 제1 하부 배선(CBL1_2)을 포함한다. 제2 클럭바 중간 배선(CBL2)은 제2 상부 배선(CBL2_1) 및 제2 하부 배선(CBL2_2)을 포함한다. 제3 클럭바 중간 배선(CBL3)은 제3 상부 배선(CBL3_1) 및 제3 하부 배선(CBL3_2)을 포함한다. 제4 클럭바 중간 배선(CBL4)은 제4 상부 배선(CBL4_1) 및 제4 하부 배선(CBL4_2)을 포함한다.
제1 내지 제4 상부 배선들(CBL1_1~CBL4_1)은 제1 내지 제4 하부 배선들(CBL1_2~CBL4_2)과 서로 다른 층 상에 배치된다. 제1 내지 제4 상부 배선들(CBL1_1~CBL4_1)은 제2 층 상에 배치되고, 제1 내지 제4 하부 배선들(CBL1_2~CBL4_2)은 제1 층 상에 배치될 수 있다. 여기서, 제1 층은 제1 베이스 기판(BS1)일 수 있고, 제2 층은 게이트 절연층(GIL)일 수 있다.
제1 내지 제4 상부 배선들(CBL1_1~CBL4_1)은 제1 내지 제4 하부 배선들(CBL1_2~CBL4_2)과 제2 콘택부(CNT2)를 통해 각각 연결된다. 제1 콘택부(CNT2)는 제1 내지 제4 상부 콘택홀(CNT2_11~CNT2_41) 및 제1 내지 제4 하부 콘택홀(CNT2_12~CNT2_42)을 포함할 수 있다.
제2 콘택부(CNT2)는 제1 내지 제4 브릿지 전극(BE11~BE14)을 더 포함한다. 제1 내지 제4 브릿지 전극(BE11~BE14)은 제3 층 상에 제공된다. 제3 층은 보호층(PL)일 수 있다. 제1 브릿지 전극(BE11)은 제1 상부 콘택홀(CNT2_11) 및 제1 하부 콘택홀(CNT2_12)을 통해 제1 상부 배선(CBL1_1) 및 제1 하부 배선(CBL1_2)에 각각 접속된다. 도 8b에 도시된 바와 같이, 제1 상부 콘택홀(CNT2_11)은 제1 상부 배선(CBL1_1)을 노출시키기 위해 보호층(PL)에 제공되고, 제1 하부 콘택홀(CNT2_12)은 제1 하부 배선(CBL1_2)을 노출시키기 위해 보호층(PL) 및 게이트 절연층(GIL)에 제공된다. 따라서, 서로 다른 층 상에 제공된 제1 상부 배선(CBL1_1) 및 제1 하부 배선(CBL1_2)은 제1 브릿지 전극(BE11)을 통해 전기적으로 연결될 수 있다. 평면 상에서 제1 상부 배선(CBL1_1) 및 제1 하부 배선(CBL1_2)은 서로 중첩하지 않을 수 있다.
제2 브릿지 전극(BE12)은 제2 상부 콘택홀(CNT2_21) 및 제2 하부 콘택홀(CNT2_22)을 통해 제2 상부 배선(CBL2_1) 및 제2 하부 배선(CBL2_2)에 각각 접속된다. 제3 브릿지 전극(BE13)은 제3 상부 콘택홀(CNT3_21) 및 제3 하부 콘택홀(CNT3_22)을 통해 제3 상부 배선(CBL3_1) 및 제3 하부 배선(CBL3_2)에 각각 접속된다. 제4 브릿지 전극(BE14)은 제4 상부 콘택홀(CNT4_21) 및 제4 하부 콘택홀(CNT4_22)을 통해 제4 상부 배선(CBL4_1) 및 제4 하부 배선(CBL4_2)에 각각 접속된다.
제2 내지 제4 브릿지 전극(BE12~BE14)의 접속 구조는 도 8b에 도시된 제1 브릿지 전극(BE11)의 접속 구조와 유사하므로, 제2 내지 제4 브릿지 전극(BE12~BE14)의 접속 구조에 대한 설명은 생략한다.
도 9는 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다. 도 10a는 도 9의 A4 부분의 확대도이고, 도 10b는 도 10a에 도시된 Ⅳ-Ⅳ`에 따라 절단한 단면도이다. 도 10c는 도 10a에 도시된 Ⅴ-Ⅴ`에 따라 절단한 단면도이다. 단, 도 9 내지 도 10c에 도시된 구성 요소 중 도 5 내지 도 6c에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 9 및 도 10a를 참조하면, 제1 중간 배선부(CLP1)는 제1 구동 패드부(PD2_1)와 제1 게이트 드라이버(GDC1) 사이에 배치되어, 제1 구동 패드부(PD2_1)를 제1 게이트 드라이버(GDC1)의 신호 배선들에 전기적으로 연결시킨다. 구체적으로, 제1 중간 배선부(CLP1)는 복수의 클럭 중간 배선들(CL1~CL4), 복수의 클럭바 중간 배선들(CBL1~CBL4), 제1 및 제2 전압 중간 배선(VCL1, VCL2), 및 개시신호 중간 배선(STCL)을 포함할 수 있다. 본 발명의 일 예로, 복수의 클럭 중간 배선들은 제1 내지 제4 클럭 중간 배선들(CL1~CL4)일 수 있고, 복수의 클럭바 중간 배선들은 제1 내지 제4 클럭바 중간 배선들(CBL1~CBL4)일 수 있다.
제1 내지 제4 클럭 중간 배선들(CL1~CL4)은 제1 내지 제4 클럭 배선들(CKL1~CKL4)과 제1 내지 제4 클럭 패드들(CKP1~CKP4)을 연결한다. 제1 내지 제4 클럭 중간 배선들(CL1~CL4) 각각은 이중 층 구조를 가질 수 있다. 구체적으로, 제1 클럭 중간 배선(CL1)은 제1 하부 도전층(CL1_1) 및 제1 상부 도전층(CL1_2)을 포함하고, 제2 클럭 중간 배선(CL2)은 제2 하부 도전층(CL2_1) 및 제2 상부 도전층(CL2_2)을 포함한다. 제3 클럭 중간 배선(CL3)은 제3 하부 도전층(CL3_1) 및 제3 상부 도전층(CL3_2)을 포함하고, 제4 클럭 중간 배선(CL4)은 제4 하부 도전층(CL4_1) 및 제4 상부 도전층(CL4_2)을 포함한다.
제1 내지 제4 하부 도전층들(CL1_1~CL4_1)은 제1 내지 제4 상부 도전층들(CL1_2~CL4_2)과 서로 다른 층 상에 배치된다. 제1 내지 제4 하부 도전층들(CL1_1~CL4_1)은 제1 내지 제4 클럭 패드들(CKP1~CKP4)와 직접 연결된다.
제1 내지 제4 클럭바 중간 배선들(CBL1~CBL4)은 제1 내지 제4 클럭바 배선들(CKBL1~CKBL4)과 제1 내지 제4 클럭바 패드들(CKBP1~CKBP4)을 연결한다. 제1 내지 제4 클럭바 중간 배선들(CBL1~CBL4) 각각은 이중 층 구조를 가질 수 있다. 구체적으로, 제1 클럭바 중간 배선(CBL1)은 제5 상부 도전층(CBL11) 및 제5 하부 도전층(CBL12)을 포함하고, 제2 클럭바 중간 배선(CBL2)은 제6 상부 도전층(CBL21) 및 제6 하부 도전층(CBL22)을 포함한다. 제3 클럭바 중간 배선(CBL3)은 제7 상부 도전층(CBL31) 및 제7 하부 도전층(CBL32)을 포함하고, 제4 클럭바 중간 배선(CBL4)은 제8 상부 도전층(CBL41) 및 제8 하부 도전층(CBL42)을 포함한다.
제5 내지 제8 하부 도전층들(CBL12~CBL42)은 제5 내지 제8 상부 도전층들(CBL11~CBL41)과 서로 다른 층 상에 배치된다. 제5 내지 제8 상부 도전층들(CBL11~CBL41)은 제1 내지 제4 클럭바 패드들(CKBP1~CKBP4)와 직접 연결된다.
제5 내지 제7 상부 도전층들(CBL11~CBL31)은 제2 내지 제4 하부 도전층들(CL1_2~CL1_4)과 교차할 수 있다. 구체적으로, 제5 상부 도전층들(CBL11)은 제2 내지 제4 하부 도전층들(CL1_2~CL1_4)과 교차하고, 제6 상부 도전층들(CBL21)은 제3 및 제4 하부 도전층들(CL1_3, CL1_4)과 교차하며, 제7 상부 도전층들(CBL31)은 제4 하부 도전층들(CL1_4)과 교차한다.
제1 내지 제8 하부 도전층들(CL1_1~CL4_1, CBL12~CBL42)은 제3 콘택부(CNT3)를 통해 제1 내지 제8 상부 도전층들(CL1_2~CL4_2, CBL11~CBL41)과 각각 연결된다. 제3 콘택부(CNT3)는 제1 내지 제8 서브 콘택부(CNT3_1~CNT3_8)를 포함한다.
도 10b에는 제1 서브 콘택부(CNT3_1)의 구조가 도시된다. 제1 하부 도전층(CL1_1)은 제1 베이스 기판(BS1) 상에 제공되고, 제1 상부 도전층(CL1_2)은 게이트 절연층(GIL) 상에 배치된다. 제1 서브 콘택부(CNT3_1)는 제1 서브 콘택홀(CNT3_11) 및 제2 서브 콘택홀(CNT3_12)을 포함한다. 제1 및 제2 서브 콘택홀(CNT3_11, CNT3_12)은 게이트 절연층(GIL)에 제공되어 제1 하부 도전층(CL1_1)을 노출시킨다. 제1 상부 도전층(CL1_2)은 제1 및 제2 서브 콘택홀(CNT3_11, CNT3_12)을 통해 제1 하부 도전층(CL1_1)과 직접 접속된다.
제3, 제5 및 제7 서브 콘택부(CNT3_3, CNT3_5, CNT3_7)의 구조는 제1 서브 콘택부(CNT3_1)의 구조와 유사하므로, 제3, 제5 및 제7 서브 콘택부(CNT3_3, CNT3_5, CNT3_7)의 구조에 대한 설명은 생략한다.
도 10c에는 제2 서브 콘택부(CNT3_2)의 구조가 도시된다. 제5 하부 도전층(CBL12)은 제1 베이스 기판(BS1) 상에 제공되고, 제5 상부 도전층(CBL11)은 게이트 절연층(GIL) 상에 배치된다. 제2 서브 콘택부(CNT3_2)는 제3 서브 콘택홀(CNT3_21) 및 제4 서브 콘택홀(CNT3_22)을 포함한다. 제3 및 제4 서브 콘택홀(CNT3_21, CNT3_22)은 게이트 절연층(GIL)에 제공되어 제5 하부 도전층(CBL12)을 노출시킨다. 제5 상부 도전층(CBL11)은 제3 및 제4 서브 콘택홀(CNT3_21, CNT3_22)을 통해 제5 하부 도전층(CBL12)과 직접 접속된다.
제4, 제6 및 제8 서브 콘택부(CNT3_4, CNT3_6, CNT3_8)의 구조는 제1 서브 콘택부(CNT3_2)의 구조와 유사하므로, 제4, 제6 및 제8 서브 콘택부(CNT3_4, CNT3_6, CNT3_8)의 구조에 대한 설명은 생략한다.
도 11a는 도 9의 A4 부분의 일 실시예에 따른 확대도이고, 도 11b는 도 11a에 도시된 Ⅵ-Ⅵ`에 따라 절단한 단면도이며, 도 11c는 도 11a에 도시된 Ⅶ-Ⅶ`에 따라 절단한 단면도이다.
도 11a 내지 도 11c를 참조하면, 제1 내지 제8 하부 도전층들(CL1_1~CL4_1, CBL12~CBL42)은 제4 콘택부(CNT4)를 통해 제1 내지 제8 상부 도전층들(CL1_2~CL4_2, CBL11~CBL41)과 각각 연결된다. 제4 콘택부(CNT3)는 제1 내지 제8 서브 콘택부(CNT4_1~CNT4_8)를 포함한다. 제1 내지 제8 서브 콘택부(CNT4_1~CNT4_8)에는 제1 내지 제8 브릿지 전극(BE21~BE28)이 각각 제공된다.
도 11b에는 제1 서브 콘택부(CNT4_1)의 구조가 도시된다. 제1 하부 도전층(CL1_1)은 제1 베이스 기판(BS1) 상에 제공되고, 제1 상부 도전층(CL1_2)은 게이트 절연층(GIL) 상에 배치된다. 제1 서브 콘택부(CNT4_1)는 제1 서브 콘택홀(CNT4_11), 제2 서브 콘택홀(CNT4_12) 및 제1 브릿지 전극(BE21)을 포함한다. 제1 서브 콘택홀(CNT4_11)은 보호층(PL)에 제공되어 제1 상부 도전층(CL1_2)을 노출시킨다. 제2 서브 콘택홀(CNT4_12)은 보호층(PL) 및 게이트 절연층(GIL)에 제공되어 제1 하부 도전층(CL1_1)을 노출시킨다.
제1 브릿지 전극(BE21)은 제1 및 제2 서브 콘택홀(CNT3_11, CNT3_12)을 통해 제1 하부 도전층(CL1_1) 및 제1 상부 도전층(CL1_2)과 접속된다. 따라서, 제1 하부 도전층(CL1_1) 및 제1 상부 도전층(CL1_2)은 제1 브릿지 전극(BE21)을 통해 서로 전기적으로 연결된다.
제3, 제5 및 제7 서브 콘택부(CNT4_3, CNT4_5, CNT4_7)의 구조는 제1 서브 콘택부(CNT4_1)의 구조와 유사하므로, 제3, 제5 및 제7 서브 콘택부(CNT4_3, CNT4_5, CNT4_7)의 구조에 대한 설명은 생략한다.
도 11c에는 제2 서브 콘택부(CNT4_2)의 구조가 도시된다. 제5 하부 도전층(CBL12)은 제1 베이스 기판(BS1) 상에 제공되고, 제5 상부 도전층(CBL11)은 게이트 절연층(GIL) 상에 배치된다. 제2 서브 콘택부(CNT4_2)는 제3 서브 콘택홀(CNT4_21), 제4 서브 콘택홀(CNT4_22), 제5 서브 콘택홀(CNT4_23), 및 제2 브릿지 전극(BE22)을 포함한다. 제3 서브 콘택홀(CNT4_21)은 게이트 절연층(GIL)에 제공되어 제5 하부 도전층(CBL12)을 노출시킨다. 제5 상부 도전층(CBL11)은 제3 서브 콘택홀(CNT4_21)을 통해 제5 하부 도전층(CBL12)과 직접 접속된다. 제4 및 제5 서브 콘택홀(CNT4_22, CNT4_23)은 보호층(PL)에 제공되어 제5 상부 도전층(CBL11)을 노출시킨다. 제2 브릿지 전극(BE22)은 제4 및 제5 서브 콘택홀(CNT4_22, CNT4_23)을 통해 제5 상부 도전층(CBL11)과 직접 접속된다. 제2 브릿지 전극(BE22)은 생략될 수 있다.
제4, 제6 및 제8 서브 콘택부(CNT4_4, CNT4_6, CNT4_8)의 구조는 제1 서브 콘택부(CNT4_2)의 구조와 유사하므로, 제4, 제6 및 제8 서브 콘택부(CNT4_4, CNT4_6, CNT4_8)의 구조에 대한 설명은 생략한다.
도 12는 도 2a에 도시된 AA 부분의 일 실시예에 따른 확대도이다. 단, 도 12에 도시된 구성 요소 중 도 5에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 12를 참조하면, 제1 게이트 드라이버(GDC1)는 브릿지 라인들의 길이 차이를 보상하기 위한 보상부(DCP)를 더 포함한다. 본 발명의 일 예로, 보상부(DCP)는 제4 클럭바 배선(CKBL4)과 제2 전압 배선(VL2) 사이의 이격 공간(SA)에 배치될 수 있다. 그러나, 보상부(DCP)의 위치는 이에 한정되지 않는다. 예를 들어, 보상부(DCP)는 제1 전압 배선(VL1)과 스테이지들(SRC1~SRC8) 사이에 배치될 수 있다.
보상부(DCP)는 복수의 보상 패턴들을 포함한다. 본 발명의 일 예로, 복수의 보상 패턴들은 제1 내지 제8 브릿지 라인들(BL1~BL8)에 각각 연결된 제1 내지 제8 보상 패턴들(CP1~CP8)을 포함할 수 있다.
보상 패턴들의 길이는 대응하는 브릿지 라인의 길이에 반비례할 수 있다. 즉, 브릿지 라인의 길이가 길면 이에 연결된 보상 패턴의 길이는 짧고, 브릿지 라인의 길이가 짧으면 보상 패턴의 길이는 길 수 있다. 따라서, 제1 보상 패턴(CP1)의 길이와 제1 브릿지 라인(BL1)의 길이의 합은 제2 보상 패턴(CP2)의 길이와 제2 브릿지 라인(BL2)의 길이의 합과 동일할 수 있다. 서로 다른 길이를 갖는 보상 패턴을 브릿지 라인들에 각각 연결함으로써, 브릿지 라인들 사이의 길이 차이를 보상할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시장치 DP: 표시패널
GDC: 제1 게이트 드라이버 DDC: 데이터 드라이버
PD1: 제1 패드부 PD2: 제2 패드부
CLP: 중간 배선부 CNT1~CNT4: 제1 내지 제4 콘택부
CKL1~CKL4: 제1 내지 제4 클럭 배선
CKBL1~CKBL4: 제1 내지 제4 클럭바 배선
CKP1~CKP4: 제1 내지 제4 클럭 패드
CKBP1~CKBP4: 제1 내지 제4 클럭바 패드
BL1~BL8: 제1 내지 제8 브릿지 배선
CL1~CL4: 제1 내지 제4 클럭 중간 배선
CBL1~CBL4: 제1 내지 제4 클럭바 중간 배선
CBL1_1~CBL4_1: 제1 내지 제4 상부 배선
CBL1_2~CBL4_2: 제1 내지 제4 하부 배선

Claims (20)

  1. 영상을 표시하는 복수의 화소들;
    상기 화소들을 구동하는 게이트 드라이버;
    상기 화소들에 전기적으로 연결된 제1 패드부; 및
    상기 게이트 드라이버에 전기적으로 연결된 제2 패드부를 포함하는 표시패널을 포함하고,
    상기 게이트 드라이버는,
    상기 화소들에 공급하기 위한 게이트 신호를 생성하는 복수의 스테이지들;
    상기 복수의 스테이지들에 k 개의 클럭 신호들을 공급하는 k 개의 클럭 배선들; 및
    상기 복수의 스테이지들에 k 개의 클럭바 신호들을 공급하는 k 개의 클럭바 배선들을 포함하고(여기서, k는 1 이상의 자연수),
    상기 제2 패드부는,
    상기 k 개의 클럭 배선들에 각각 전기적으로 연결된 k 개의 클럭 패드들; 및
    상기 k 개의 클럭바 배선들에 각각 전기적으로 연결된 k 개의 클럭바 패드들을 포함하고,
    상기 k 개의 클럭 배선들과 상기 k 개의 클럭바 배선들의 배열 순서는 상기 k 개의 클럭 패드들과 상기 k 개의 클럭바 패드들의 배열 순서와 상이한 표시장치.
  2. 제1항에 있어서, 상기 k 개의 클럭 배선들 중 제1 클럭 신호를 수신하는 제1 클럭 배선은 상기 k 개의 클럭바 배선들 중 제1 클럭 신호와 반전된 위상을 갖는 제1 클럭바 신호를 수신하는 제1 클럭바 배선과 인접하여 배치되는 표시장치.
  3. 제2항에 있어서, 상기 제1 클럭바 배선은,
    상기 k 개의 클럭 배선들 중 상기 제1 클럭 신호보다 지연된 제2 클럭 신호를 수신하는 제2 클럭 배선과 상기 제1 클럭 배선 사이에 배치되는 표시장치.
  4. 제1항에 있어서, 상기 표시패널은,
    상기 제2 패드부와 상기 게이트 드라이버를 전기적으로 연결하는 중간 배선부를 더 포함하고,
    상기 중간 배선부는,
    상기 k 개의 클럭 패드들을 상기 k 개의 클럭 배선들에 각각 전기적으로 연결하기 위한 k개의 제1 중간 배선들; 및
    상기 k 개의 클럭바 패드들을 상기 k 개의 클럭바 배선들에 각각 전기적으로 연결하기 위한 k개의 제2 중간 배선들을 더 포함하는 표시장치.
  5. 제4항에 있어서, 상기 k개의 제1 중간 배선들 중 적어도 하나의 제1 중간 배선은 상기 k개의 제2 중간 배선들 중 적어도 하나와 교차하는 표시장치.
  6. 제5항에 있어서, 상기 k개의 제1 중간 배선들은 제1 층 상에 배치되고,
    상기 k개의 제2 중간 배선들 각각은,
    상기 제1 층 상에 배치되는 하부 배선; 및
    상기 제1 층과 다른 제2 층 상에 배치되는 상부 배선을 포함하는 표시장치.
  7. 제6항에 있어서, 상기 k개의 제1 중간 배선들 중 적어도 하나의 제1 중간 배선은 상기 k개의 제2 중간 배선들 중 적어도 하나의 상기 상부 배선과 교차하는 표시장치.
  8. 제6항에 있어서, 상기 중간 배선부는,
    상기 하부 배선과 상기 상부 배선이 접속되는 콘택부를 더 포함하는 표시장치.
  9. 제8항에 있어서, 상기 콘택부에서, 상기 하부 배선과 상기 상부 배선은 직접 접속되는 표시장치.
  10. 제8항에 있어서, 상기 콘택부는,
    상기 하부 배선과 상기 상부 배선을 연결하는 브릿지 전극을 포함하는 표시장치.
  11. 제1항에 있어서, 상기 게이트 드라이버는,
    상기 복수의 스테이지들에 상기 k 개의 클럭 배선들을 연결하는 k 개의 제1 브릿지 배선들; 및
    상기 복수의 스테이지들에 상기 k 개의 클럭바 배선들을 연결하는 k 개의 제2 브릿지 배선들을 더 포함하는 표시장치.
  12. 제11항에 있어서, 상기 k 개의 클럭 배선들 중 제1 클럭 신호를 수신하는 제1 클럭 배선은 상기 k 개의 클럭바 배선들 중 제1 클럭 신호와 반전된 위상을 갖는 제1 클럭바 신호를 수신하는 제1 클럭바 배선과 인접하여 배치되는 표시장치.
  13. 제12항에 있어서, 상기 제1 클럭바 배선은,
    상기 k 개의 클럭 배선들 중 상기 제1 클럭 신호보다 지연된 제2 클럭 신호를 수신하는 제2 클럭 배선과 상기 제1 클럭 배선 사이에 배치되는 표시장치.
  14. 제13항에 있어서, 상기 제1 클럭 배선에 연결된 제1 브릿지 배선은 상기 제1 클럭바 배선에 연결된 제2 브릿지 배선보다 길고,
    상기 제2 클럭 배선에 연결된 제1 브릿지 배선은 상기 제1 클럭바 배선에 연결된 상기 제2 브릿지 배선보다 짧은 표시장치.
  15. 영상을 표시하는 복수의 화소들;
    상기 화소들을 구동하는 게이트 드라이버;
    상기 화소들에 전기적으로 연결된 제1 패드부; 및
    상기 게이트 드라이버에 전기적으로 연결된 제2 패드부를 포함하는 표시패널을 포함하고,
    상기 게이트 드라이버는,
    상기 화소들에 공급하기 위한 게이트 신호를 생성하는 복수의 스테이지들;
    상기 복수의 스테이지들에 k 개의 클럭 신호들을 공급하는 k 개의 클럭 배선들; 및
    상기 복수의 스테이지들에 k 개의 클럭바 신호들을 공급하는 k 개의 클럭바 배선들을 포함하고(여기서, k는 1 이상의 자연수),
    상기 제2 패드부는,
    상기 k 개의 클럭 배선들에 각각 전기적으로 연결된 k 개의 클럭 패드들; 및
    상기 k 개의 클럭바 배선들에 각각 전기적으로 연결된 k 개의 클럭바 패드들을 포함하고,
    상기 k 개의 클럭 배선들 중 제1 클럭 신호를 수신하는 제1 클럭 배선은 상기 k 개의 클럭바 배선들 중 제1 클럭 신호와 반전된 위상을 갖는 제1 클럭바 신호를 수신하는 제1 클럭바 배선과 인접하여 배치되고,
    상기 k 개의 클럭 패드들 중 상기 제1 클럭 배선에 전기적으로 연결된 제1 클럭 패드는 상기 제1 클럭바 배선에 전기적으로 연결된 제1 클럭바 패드보다 상기 제1 클럭 신호보다 지연된 제2 클럭 신호를 수신하는 제2 클럭 패드에 인접하여 배치되는 표시장치.
  16. 제15항에 있어서, 상기 표시패널의 일측에 결합된 연성필름을 더 포함하고,
    상기 연성필름은 상기 제1 패드부 및 상기 제2 패드부에 전기적으로 연결되는 표시장치.
  17. 제15항에 있어서, 상기 표시패널은,
    상기 제2 패드부와 상기 게이트 드라이버를 연결하는 중간 배선부를 더 포함하고,
    상기 중간 배선부는,
    상기 k 개의 클럭 패드들을 상기 k 개의 클럭 배선들에 각각 전기적으로 연결하기 위한 k개의 제1 중간 배선들; 및
    상기 k 개의 클럭바 패드들을 상기 k 개의 클럭바 배선들에 각각 전기적으로 연결하기 위한 k개의 제2 중간 배선들을 더 포함하는 표시장치.
  18. 제17항에 있어서, 상기 k개의 제1 중간 배선들 중 적어도 하나의 제1 중간 배선은 상기 k개의 제2 중간 배선들 중 적어도 하나와 교차하는 표시장치.
  19. 제17항에 있어서, 상기 k개의 제1 중간 배선들은 제1 층 상에 배치되고,
    상기 k개의 제2 중간 배선들 각각은,
    상기 제1 층 상에 배치되는 하부 배선; 및
    상기 제1 층과 다른 제2 층 상에 배치되는 상부 배선을 포함하는 표시장치.
  20. 제19항에 있어서, 상기 k개의 제1 중간 배선들 중 적어도 하나의 제1 중간 배선은 상기 k개의 제2 중간 배선들 중 적어도 하나의 상기 상부 배선과 교차하는 표시장치.
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