CN109994143B - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括输入电路、上拉节点复位电路、输出电路和触控降噪电路。输入电路配置为响应于输入信号对上拉节点进行充电；上拉节点复位电路配置为响应于复位信号对上拉节点进行复位；输出电路配置为在上拉节点的电平的控制下，将时钟信号输出至输出端；触控降噪电路配置为响应于触控开启信号对上拉节点进行复位。该移位寄存器单元可以有效地控制触控扫描阶段中上拉节点的电位，可以改善包括该移位寄存器单元的显示装置的显示质量。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法

技术领域

本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。

背景技术

在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

触摸屏根据结构的不同可以分为两类：一类是外挂式触摸屏；另一类是内嵌式触摸屏。内嵌式触摸屏包括表层式(On-Cell)触摸屏和内嵌式(In-Cell)触摸屏。内嵌式触摸屏由于可以降低触摸屏整体的厚度以及触摸屏的制作成本，从而得到了广泛的应用。

发明内容

本公开至少一实施例提供一种移位寄存器单元，包括输入电路、上拉节点复位电路、输出电路和触控降噪电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；所述触控降噪电路配置为响应于触控开启信号对所述上拉节点进行复位。

例如，本公开一实施例提供的移位寄存器单元还包括下拉电路、下拉控制电路、上拉节点降噪电路和输出降噪电路。所述下拉电路配置为在所述上拉节点和下拉控制节点的电平的控制下，对下拉节点的电平进行控制；所述下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉控制节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路，配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。

例如，在本公开一实施例提供的移位寄存器单元中，所述触控降噪电路包括第一晶体管。所述第一晶体管的栅极配置为和触控开启端连接以接收所述触控开启信号，所述第一晶体管的第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，所述第一晶体管的第二极配置为和第一电压端连接以接收第一电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述触控降噪电路还包括第二晶体管。所述第二晶体管的栅极配置为和所述触控开启端连接，所述第二晶体管的第一极配置为和所述输出端连接，所述第二晶体管的第二极配置为和所述第一电压端连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第三晶体管，所述第三晶体管的栅极和第一极连接，所述第三晶体管的第二极配置为和所述上拉节点连接。所述上拉节点复位电路包括第四晶体管，所述第四晶体管的栅极配置为和复位端连接，所述第四晶体管的第一极配置为和所述上拉节点连接，所述第四晶体管的第二极配置为和第一电压端连接。所述输出电路包括第五晶体管以及存储电容。所述第五晶体管的栅极配置为和所述上拉节点连接，所述第五晶体管的第一极配置为和时钟信号端连接，所述第五晶体管的第二极配置为和所述输出端连接。所述存储电容的第一极和所述上拉节点连接，所述存储电容的第二极和所述输出端连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉电路包括第六晶体管以及第七晶体管。所述第六晶体管的栅极配置为和所述下拉控制节点连接，所述第六晶体管的第一极配置为和第二电压端连接以接收第二电压，所述第六晶体管的第二极配置为和所述下拉节点连接。所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和所述下拉节点连接，所述第七晶体管的第二极配置为和第一电压端连接以接收第一电压。所述下拉控制电路包括第八晶体管以及第九晶体管。所述第八晶体管的栅极和第一极连接且配置为和第二电压端连接以接收第二电压，所述第八晶体管的第二极配置为和所述下拉控制节点连接。所述第九晶体管的栅极配置为和所述上拉节点连接，所述第九晶体管的第一极配置为和所述下拉控制节点连接，所述第九晶体管的第二极配置为和第一电压端连接以接收第一电压。所述上拉节点降噪电路包括第十晶体管。所述第十晶体管的栅极配置为和所述下拉节点连接，所述第十晶体管的第一极配置为和所述上拉节点连接以对所述上拉节点进行降噪，所述第十晶体管的第二极配置为和第一电压端连接以接收第一电压。所述输出降噪电路包括第十一晶体管。所述第十一晶体管的栅极配置为和所述下拉节点连接，所述第十一晶体管的第一极配置为和所述输出端连接以对所述输出端进行降噪，所述第十一晶体管的第二极配置为和第一电压端连接以接收第一电压。

本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：所述输入电路响应于所述输入信号对所述上拉节点进行充电；所述输出电路在所述上拉节点的电平的控制下，将所述时钟信号输出至所述输出端；所述上拉节点复位电路响应于所述复位信号对所述上拉节点进行复位；所述触控降噪电路响应于所述触控开启信号对所述上拉节点进行复位。

本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的移位寄存器单元。所述多个移位寄存器单元包括P个第一移位寄存器单元，所述第一移位寄存器单元采用本公开任一实施例所述的移位寄存器单元，P为大于0的整数。

例如，本公开一实施例提供的栅极驱动电路还包括触控开启信号线和P条触控结束信号线。每一个所述第一移位寄存器单元的复位端以及触控开启端和所述触控开启信号线连接，以接收所述触控开启信号；每一个所述第一移位寄存器单元的下一级移位寄存器单元的输入端分别和所述P条触控结束信号线连接，以接收不同的触控结束信号。

例如，在本公开一实施例提供的栅极驱动电路中，所述P条触控结束信号线包括第一触控结束信号线。第N级移位寄存器单元为所述第一移位寄存器单元；第N级移位寄存器单元的复位端以及触控开启端和所述触控开启信号线连接以接收所述触控开启信号；第N+1级移位寄存器单元的输入端和所述第一触控结束信号线连接以接收第一触控结束信号；N为大于1的整数。

例如，在本公开一实施例提供的栅极驱动电路中，所述P条触控结束信号线还包括第二触控结束信号线。第M级移位寄存器单元为所述第一移位寄存器单元；第M级移位寄存器单元的复位端以及触控开启端和所述触控开启信号线连接以接收所述触控开启信号；第M+1级移位寄存器单元的输入端和所述第二触控结束信号线连接以接收第二触控结束信号；除最后一级移位寄存器单元、第N级和第M级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的输出端连接；除第一级移位寄存器单元、第N+1级和第M+1级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接；M为大于4的整数，且M>N+2。

例如，本公开一实施例提供的栅极驱动电路还包括第一时钟信号线和第二时钟信号线。所述第一时钟信号线和第2n-1级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第2n级移位寄存器单元的时钟信号端连接；n为大于0的整数。

例如，本公开一实施例提供的栅极驱动电路还包括第一触控开启信号线、第二触控开启信号线、Q条触控结束信号线、Q个第一移位寄存器单元组和Q个第二移位寄存器单元组。P＝2Q，Q为大于0的整数；每一个所述第一移位寄存器单元组包括两个相邻级联的第一移位寄存器单元，每一个所述第二移位寄存器单元组包括与所述第一移位寄存器单元组向下级联的两个移位寄存器单元；每一个所述第一移位寄存器单元组中的上级移位寄存器单元的复位端以及触控开启端和所述第一触控开启信号线连接，以接收第一触控开启信号；每一个所述第一移位寄存器单元组中的下级移位寄存器单元的复位端以及触控开启端和所述第二触控开启信号线连接，以接收第二触控开启信号；每一个所述第二移位寄存器单元组中的两个移位寄存器单元的输入端和同一条所述触控结束信号线连接，且不同的所述第二移位寄存器单元组中的移位寄存器单元的输入端和不同的所述触控结束信号线连接。

例如，在本公开一实施例提供的栅极驱动电路中，所述Q条触控结束信号线包括第一触控结束信号线。第N-1级和第N级移位寄存器单元为所述第一移位寄存器单元；第N-1级移位寄存器单元的复位端以及触控开启端和所述第一触控开启信号线连接以接收第一触控开启信号；第N级移位寄存器单元的复位端以及触控开启端和所述第二触控开启信号线连接以接收第二触控开启信号；第N+1级和第N+2级移位寄存器单元的输入端和所述第一触控结束信号线连接以接收第一触控结束信号；N为大于2的整数。

例如，在本公开一实施例提供的栅极驱动电路中，所述Q条触控结束信号线还包括第二触控结束信号线。第M-1级和第M级移位寄存器单元为所述第一移位寄存器单元；第M-1级移位寄存器单元的复位端以及触控开启端和所述第一触控开启信号线连接以接收第一触控开启信号；第M级移位寄存器单元的复位端以及触控开启端和所述第二触控开启信号线连接以接收第二触控开启信号；第M+1级和第M+2级移位寄存器单元的输入端和所述第二触控结束信号线连接以接收第二触控结束信号；除最后两级移位寄存器单元、第N-1级、第M-1级、第N级和第M级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接；除第一级、第二级、第N+1级、第M+1级、第N+2级和第M+2级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔一级的上级移位寄存器单元的输出端连接；M为大于6的整数，且M>N+3。

例如，本公开一实施例提供的栅极驱动电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线。所述第一时钟信号线和第4n-3级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第4n-2级移位寄存器单元的时钟信号端连接；所述第三时钟信号线和第4n-1级移位寄存器单元的时钟信号端连接；所述第四时钟信号线和第4n级移位寄存器单元的时钟信号端连接；n为大于0的整数。

本公开至少一实施例还提供一种显示装置，包括本公开任一实施例所述的栅极驱动电路。

本公开至少一实施例还提供一种栅极驱动电路的驱动方法，包括：对所述第一移位寄存器单元中的触控降噪电路输入触控开启信号，以复位所述第一移位寄存器单元的上拉节点。

例如，在本公开一实施例提供的驱动方法中，包括至少一个触控扫描阶段，第X级移位寄存器单元为所述第一移位寄存器单元，X为大于1的整数，所述驱动方法包括：第一阶段，所述第X级移位寄存器单元的输出端输出栅极扫描信号；第二阶段，通过触控开启信号线输入所述触控开启信号，以复位所述第X级移位寄存器单元的上拉节点；所述栅极驱动电路进入所述触控扫描阶段；第三阶段，通过触控结束信号线输入触控结束信号，以对第X+1级移位寄存器单元的上拉节点进行充电；第四阶段，所述第X+1级移位寄存器单元的输出端输出栅极扫描信号。

例如，在本公开一实施例提供的驱动方法中，包括至少一个触控扫描阶段，第Y-1级和第Y级移位寄存器单元为所述第一移位寄存器单元，Y为大于2的整数，所述驱动方法包括：第一阶段，所述第Y-1级移位寄存器单元的输出端输出栅极扫描信号；第二阶段，所述第Y级移位寄存器单元的输出端输出栅极扫描信号；第三阶段，通过第一触控开启信号线输入第一触控开启信号，以复位所述第Y-1级移位寄存器单元的上拉节点；第四阶段，通过第二触控开启信号线输入第二触控开启信号，以复位所述第N级移位寄存器单元的上拉节点；所述栅极驱动电路进入所述触控扫描阶段；第五阶段，通过触控结束信号线输入触控结束信号，以对第Y+1级和第Y+2移位寄存器单元的上拉节点进行充电；第六阶段，所述第Y+1级移位寄存器单元的输出端输出栅极扫描信号；第七阶段，所述第Y+2级移位寄存器单元的输出端输出栅极扫描信号。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一实施例的一个示例提供的一种移位寄存器单元的示意图；

图2A为本公开一实施例的另一个示例提供的一种移位寄存器单元的示意图；

图2B为本公开一实施例的又一个示例提供的一种移位寄存器单元的示意图；

图3A为图2A中所示的移位寄存器单元的一种具体实现示例的电路示意图；

图3B为图2B中所示的移位寄存器单元的另一种具体实现示例的电路示意图；

图4为本公开一实施例提供的一种栅极驱动电路的示意图；

图5A为本公开一实施例的一个示例提供的一种栅极驱动电路的示意图；

图5B为对应于图5A中所示的栅极驱动电路工作时的信号时序图；

图5C为本公开一实施例的另一个示例提供的一种栅极驱动电路的示意图；

图6A为本公开一实施例的又一个示例提供的一种栅极驱动电路的示意图；

图6B为对应于图6A中所示的栅极驱动电路工作时的信号时序图；

图7为本公开一实施例提供的一种栅极驱动电路的示意图；

图8A为本公开一实施例的一个示例提供的一种栅极驱动电路的示意图；

图8B为对应于图8A中所示的栅极驱动电路工作时的信号时序图；

图9A为本公开一实施例的另一个示例提供的一种栅极驱动电路的示意图；

图9B为对应于图9A中所示的栅极驱动电路工作时的信号时序图；以及

图10为本公开一实施例提供的一种显示装置的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。例如，也可以将GOA技术应用在触摸屏中。

例如，在一个触摸屏显示阶段中，可以将触控扫描阶段安插在相邻两帧显示画面之间的Blanking区(间隔区域)以实现一次触控扫描。在这种情形下，该触摸屏的触控报点率和显示帧频相同，例如为60帧。随着触控屏幕尺寸的逐渐增大，对触控报点率的要求也越来越高，例如当用户使用触控笔在一个触摸屏上进行签名时，也需要较高的触控报点率例如高于100帧才能满足签名流畅的需求。

例如，一种提高触控报点率的方法是在一帧画面的显示阶段中分段插入多个触控扫描阶段。这种触控扫描方式虽然有效地提高了触摸屏的触控报点率，但也影响了该触摸屏的显示质量。一方面，由于触控扫描阶段的插入，使得与其前后相邻的两个GOA单元的上拉节点电压在触控扫描阶段一直处于高电平状态，可能造成在触控扫描阶段这两个GOA单元的输出端波动较大，导致显示异常。另一方面，由于在触控扫描阶段薄膜晶体管(TFT)可能存在漏电流，使得触控扫描阶段结束后的第一行GOA单元的上拉节点电位会不断降低，从而可能导致触控扫描阶段结束后的第一行GOA单元的输出电压不足，进而造成暗线等显示不良。

本公开至少一实施例提供一种移位寄存器单元，包括输入电路、上拉节点复位电路、输出电路和触控降噪电路。输入电路配置为响应于输入信号对上拉节点进行充电；上拉节点复位电路配置为响应于复位信号对上拉节点进行复位；输出电路配置为在上拉节点的电平的控制下，将时钟信号输出至输出端；触控降噪电路配置为响应于触控开启信号对上拉节点进行复位。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置以及驱动方法。

本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，可以通过触控降噪电路对上拉节点的电位进行控制。一方面，可以使上拉节点的电位在触控扫描阶段保持在低电平状态，从而可以避免移位寄存器单元的输出端受时钟信号的影响而输出异常，同时还可以避免由于移位寄存器单元的输出端输出异常对触控扫描信号造成的干扰。另一方面，可以使上拉节点的电位在触控扫描阶段结束后被充电至高电平状态，从而可以避免由于触控扫描阶段结束后的第一个GOA单元的上拉节点的电位太低而造成的输出异常现象，进而可以提高显示质量。

下面结合附图对本公开的实施例及其示例进行详细说明。

本公开实施例的一个示例提供一种移位寄存器单元100，如图1所示，该移位寄存器单元100包括输入电路110、上拉节点复位电路120、输出电路130和触控降噪电路140。

该输入电路110配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路110可以与输入端INPUT和上拉节点PU连接，配置为在输入端INPUT输入的信号的控制下使上拉节点PU和输入端INPUT电连接，从而可以使输入端INPUT输入的高电平信号对上拉节点PU进行充电。

该上拉节点复位电路120配置为响应于复位信号对上拉节点PU进行复位。例如，该上拉节点复位电路120可以配置为和复位端RST连接，从而可以在复位端RST输入的复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第一电压端VGL，从而可以对上拉节点PU进行下拉复位。需要说明的是，第一电压端VGL例如可以配置为保持输入直流低电平信号，以下各实施例与此相同，不再赘述。

该输出电路130配置为在上拉节点PU的电平的控制下，将时钟信号输出至输出端OUT。例如，该输出电路130可以配置为在上拉节点PU的电平的控制下，使时钟信号端CLK和输出端OUT电连接，从而可以将时钟信号端CLK输入的时钟信号输出至输出端OUT。

该触控降噪电路140配置为响应于触控开启信号对上拉节点PU进行复位。例如，该触控降噪电路140可以配置为和触控开启端TC连接，从而在触控开启端TC输入的触控开启信号的控制下使上拉节点PU和第一电压端VGL电连接，从而可以对上拉节点PU进行复位。

例如，在一些示例中，如图2B所示，触控降噪电路140还可以和输出端OUT连接，从而可以在触控开启端TC输入的触控开启信号的控制下对输出端OUT进行复位降噪。

例如，可以采用多个级联的上述移位寄存器单元100构成一栅极驱动电路。当使用该栅极驱动电路驱动显示装置时，可以通过触控降噪电路140对上拉节点PU的电位进行控制，使其在触控扫描阶段保持在低电平状态，从而可以避免移位寄存器单元的输出端OUT受时钟信号的影响而输出异常，同时还可以避免由于移位寄存器单元的输出端输出异常对触控扫描信号造成的干扰，从而可以提高显示装置的显示质量。

例如，如图2A和图2B所示，在本公开实施例的另一个示例中，移位寄存器单元100还可以包括下拉电路150、下拉控制电路160、上拉节点降噪电路170和输出降噪电路180。

该下拉电路150配置为在上拉节点PU和下拉控制节点PD_CN的电平的控制下，对下拉节点PD的电平进行控制，进而对上拉节点降噪电路170和输出降噪电路180进行控制。

例如，该下拉电路150可以连接在第一电压端VGL、第二电压端VGH、上拉节点PU、下拉节点PD和下拉控制节点PD_CN之间，以在上拉节点PU的电平的控制下，使下拉节点PD和第一电压端VGL电连接，从而对下拉节点PD的电平进行下拉控制。同时可以在下拉控制节点PD_CN的电平的控制下，使下拉节点PD和第二电压端VGH电连接，从而对下拉节点PD进行充电。例如第二电压端VGH可以配置为保持输入直流高电平信号，以下本公开的各实施例与此相同，不再赘述。

该下拉控制电路160配置为在上拉节点PU的电平的控制下，对下拉控制节点PD_CN的电平进行控制。例如，该下拉控制电路160可以连接在第一电压端VGL、第二电压端VGH、上拉节点PU和下拉控制节点PD_CN之间，以在上拉节点PU的电平的控制下，使下拉控制节点PD_CN和第一电压端VGL电连接，从而对下拉控制节点PD_CN的电平进行控制。

该上拉节点降噪电路170配置为在下拉节点PD的电平的控制下，对上拉节点PU进行降噪。例如，该上拉节点降噪电路170可以配置为和第一电压端VGL连接，以在下拉节点PD的电平的控制下，使上拉节点PU和第一电压端VGL电连接，从而对上拉节点PU进行下拉降噪。

该输出降噪电路180配置为在下拉节点PD的电平的控制下，对输出端OUT进行降噪。例如，该输出降噪电路180可以配置为在下拉节点PD的电平的控制下，使输出端OUT和第一电压端VGL电连接，从而对输出端OUT进行下拉降噪。

例如，图2A中所示的移位寄存器单元100在一个示例中可以具体实现为图3A所示的电路结构。

如图3A所示，在该示例中，更详细地，触控降噪电路140可以实现为第一晶体管T1。第一晶体管T1的栅极配置为和触控开启端TC连接以接收触控开启信号，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第一电压端VGL连接以接收第一电压。

例如，如图3B所示，触控降噪电路140还可以包括第二晶体管T2。第二晶体管的栅极配置为和触控开启端TC连接以接收触控开启信号，第二晶体管的第一极配置为和输出端OUT连接以对输出端进行复位降噪，第二晶体管的第二极配置为和第一电压端VGL连接以接收第一电压。

需要说明的是，本公开的实施例中的第一电压端VGL例如保持输入直流低电平信号，将该直流低电平称为第一电压；第二电压端VGH例如保持输入直流高电平信号，将该直流高电平称为第二电压。以下各实施例与此相同，不再赘述。

输入电路110可以实现为第三晶体管T3。第三晶体管T3的栅极和第一极连接，且配置为和输入端INPUT连接以接收输入信号，第二极配置为和上拉节点PU连接以对上拉节点PU进行充电。

上拉节点复位电路120可以实现为第四晶体管T4。第四晶体管T4的栅极配置为和复位端RST连接以接收复位信号，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第一电压端VGL连接以接收第一电压。

输出电路130可以实现为包括第五晶体管T5和存储电容C。第五晶体管T5的栅极配置为和上拉节点PU连接，第一极配置为和时钟信号端CLK连接以接收时钟信号，第二极配置为和输出端OUT连接；存储电容C的第一极配置为和第五晶体管T5的栅极连接，第二极和第五晶体管T5的第二极连接。

下拉电路150可以实现为包括第六晶体管T6和第七晶体管T7。第六晶体管T6的栅极配置为和下拉控制节点PD_CN连接，第一极配置为和第二电压端VGH连接以接收第二电压，第二极配置为和下拉节点PD连接；第七晶体管T7的栅极配置为和上拉节点PU连接，第一极配置为和下拉节点PD连接，第二极配置为和第一电压端VGL连接以接收第一电压。

下拉控制电路160可以实现为包括第八晶体管T8和第九晶体管T9。第八晶体管T8的栅极和其自身的第一极连接，且配置为和第二电压端VGH连接以接收第二电压，第二极配置为和下拉控制节点PD_CN连接；第九晶体管T9的栅极配置为和上拉节点PU连接，第一极配置为和下拉控制节点PD_CN连接，第二极配置为和第一电压端VGL连接以接收第一电压。

上拉节点降噪电路160可以实现为第十晶体管T10。第十晶体管T10的栅极配置为和下拉节点PD连接，第一极配置为和上拉节点PU连接以对上拉节点PU进行降噪，第二极配置为和第一电压端VGL连接以接收第一电压。

输出降噪电路170可以实现为第十一晶体管T11。第十一晶体管T11的栅极配置为和下拉节点PD连接，第一极配置为和输出端OUT连接，第二极配置为和第一电压端VGL连接以接收第一电压。

例如，图2B中所示的移位寄存器单元100在一个示例中可以具体实现为图3B所示的电路结构。如图3B所示，该移位寄存器单元100与图3A中所示的移位寄存器单元的区别在于该移位寄存器单元100还包括第二晶体管T2。

如图3B所示，在该示例中，更详细地，触控降噪电路140还可以包括第二晶体管T2。第二晶体管的栅极配置为和触控开启端TC连接以接收触控开启信号，第二晶体管的第一极配置为和输出端OUT连接以对输出端进行复位降噪，第二晶体管的第二极配置为和第一电压端VGL连接以接收第一电压。

图3B中所示的其它晶体管以及存储电容C的连接关系可以参考图3A中所示的移位寄存器单元100中的相应描述，这里不再赘述。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。

例如，如图3A和图3B所示，该移位寄存器单元100中的晶体管均采用N型晶体管，第一电压端VGL保持输入直流低电平的第一电压，第二电压端VGH保持输入直流高电平的第二电压，时钟信号端CLK输入时钟信号，触控开启端TC输入触控开启信号。

本公开的实施例提供一种栅极驱动电路10，如图4所示，该栅极驱动电路10包括多个级联的移位寄存器单元。例如，该多个移位寄存器单元可以包括P个第一移位寄存器单元101和多个移位寄存器单元102。例如，第一移位寄存器单元101采用本公开的实施例提供的移位寄存器单元100，例如如图3A和图3B中所示的移位寄存器单元100。P为大于0的整数，本公开的实施例对栅极驱动电路10包括的第一移位寄存器单元101的个数不作限定。

需要说明的是，图4中所示的移位寄存器单元102是为了和第一移位寄存器单元101区分而示意的。移位寄存器单元102可以和第一移位寄存器单元101保持相同，即采用本公开的实施例提供的移位寄存器单元100，也可以采用现有的或处于开发的其他移位寄存器单元，只要能够应用于栅极驱动电路中以输出栅极扫描信号即可，本公开的实施例对此不作限定。以下各实施例及其附图中所示的移位寄存器单元102均与此相同，不再赘述。另外，图4中仅示意性的示出了两个第一移位寄存器单元101和四个移位寄存器单元102，本公开的实施例包括但不限于此。

例如，在本公开的实施例的一个示例中，图4中所示的栅极驱动电路10还可以包括触控开启信号线和P条触控结束信号线，图4中未示出。需要说明的是，触控结束信号线的条数和第一移位寄存器单元101的个数要保持一致。例如，在一个示例中，如图5A所示，栅极驱动电路10包括1个第一移位寄存器单元101，相应的需要设置一条触控结束信号线例如第一触控结束信号线TCO1，此时可以在一帧画面的显示阶段中插入一个触控扫描阶段；又例如，在另一个示例中，如图6A所示，栅极驱动电路10包括2个第一移位寄存器单元101，相应的需要设置两条触控结束信号线例如第一触控结束信号线TCO1和第二触控结束信号线TCO2，此时可以在一帧画面的显示阶段中插入两个触控扫描阶段。

例如，在上述示例提供的栅极驱动电路10中，在包括触控开启信号线和P条触控结束信号线的情形下，该栅极驱动电路10的每一个第一移位寄存器单元101的复位端以及触控开启端和触控开启信号线连接以接收触控开启信号；每一个第一移位寄存器单元101的下一级移位寄存器单元的输入端分别和P条触控结束信号线连接，以接收不同的触控结束信号。

下面将通过图5A和图6A中所示的示例对栅极驱动电路10中的触控开启信号线和触控结束信号线与各级移位寄存器单元的连接关系以及栅极驱动电路10的工作原理进行描述。

例如，如图5A所示，本公开实施例的一个示例提供一种栅极驱动电路10，包括多个级联的移位寄存器单元、触控开启信号线TCA和第一触控结束信号线TCO1。例如，该多个级联的移位寄存器单元包括1个第一移位寄存器单元101和多个移位寄存器单元102。

需要说明的是，图5A中所示的OUT_N表示第N级移位寄存器单元的输出端，OUT_N+1表示第N+1级移位寄存器单元的输出端，OUT_N+2表示第N+2级移位寄存器单元的输出端。以下各实施例中的附图标记与此类似，不再赘述。

例如，如图5A所示，第N(N为大于1的整数)级移位寄存器单元为第一移位寄存器单元101。第N级移位寄存器单元101的复位端RST以及触控开启端TC和触控开启信号线TCA连接以接收触控开启信号。第N+1级移位寄存器单元102的输入端INPUT和第一触控结束信号线TCO1连接以接收第一触控结束信号。

需要说明的是，图5A中所示的移位寄存器单元102具有触控开启端TC，在这种情形下，移位寄存器单元102的触控开启端TC和触控开启信号线TCA连接。本公开的实施例包括但不限于此，在一些示例中，例如如图5C所示，移位寄存器单元102还可以不具有触控开启端TC，在这种情形下移位寄存器单元102就不需要和触控开启信号线TCA连接了。以下各实施例及其附图中的移位寄存器单元102均与此相同，不再赘述。

例如，如图5A所示，除最后一级移位寄存器单元和第N级移位寄存器单元101外，其余各级移位寄存器单元的复位端RST和下一级移位寄存器单元的输出端OUT连接。除第一级移位寄存器单元和第N+1级移位寄存器单元102外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的输出端OUT连接。

例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图5A中未示出。

例如，如图5A所示，该栅极驱动电路10还包括第一时钟信号线CLKA和第二时钟信号线CLKB。例如，第一时钟信号线CLKA和第2n-1(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLKB和第2n级移位寄存器单元的时钟信号端CLK连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如还可以采用：第一时钟信号线CLKA和第2n(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLKB和第2n-1级移位寄存器单元的时钟信号端CLK连接。

例如，如图5A所示，该栅极驱动电路10还可以包括时序控制器200。例如，该时序控制器200可以被配置为和触控开启信号线TCA、第一触控结束信号线TCO1、第一时钟信号线CLKA以及第二时钟信号线CLKB连接，以向各移位寄存器单元提供触控开启信号、第一触控结束信号以及时钟信号。例如，时序控制器200还可以被配置为提供触发信号STV以及复位信号RESET。

例如，第一时钟信号线CLKA和第二时钟信号线CLKB上提供的时钟信号时序可以采用图5B中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。

下面结合图5B所示的信号时序图，对图5A所示的栅极驱动电路10的工作原理进行说明，在图5B所示的第一阶段1、第二阶段2、第三阶段3以及第四阶段4共四个阶段中，该栅极驱动电路10可以分别进行如下操作。

需要说明的是，如图5B所示，在本示例中，在第二阶段2和第三阶段3之间插入了一个触控扫描阶段。

在第一阶段1，第一时钟信号线CLKA提供高电平信号，由于第N级移位寄存器单元101的时钟信号端CLK和第一时钟信号线CLKA连接，所以在此阶段第N级移位寄存器单元101的时钟信号端CLK输入高电平信号；又由于第N级移位寄存器单元101的上拉节点PU_N为高电平，所以在上拉节点PU_N高电平的控制下，时钟信号端CLK输入的高电平输出至第N级移位寄存器单元101的输出端OUT_N。需要说明的是，图5B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值。

在第二阶段2，触控开启信号线TCA提供高电平信号，由于第N级移位寄存器单元101的触控开启端TC和触控开启信号线TCA连接，所以在此阶段第N级移位寄存器单元101的触控开启端TC输入高电平信号。如图3A或图3B所示，触控开启端TC输入高电平时，第一晶体管T1导通。第一晶体管T1的导通使得上拉节点PU(对应图5B中的PU_N)和第一电压端VGL连接，所以其电位被下拉至低电平。同时，上拉节点PU的低电平使得第七晶体管T7和第九晶体管T9关闭，从而下拉节点PD的电位被充电至高电平；下拉节点PD的高电平使得第十一晶体管T11导通，从而使得输出端OUT(对应图5B中的OUT_N)和第一电压端VGL连接，所以其电位被下拉至低电平。

需要说明的是，在第N级移位寄存器单元101包括第二晶体管T2的情形下，如图3B所示，触控开启端TC输入的高电平还可以使第二晶体管T2导通，进而可以对输出端OUT的电位进一步拉低降噪。

接下来，如图5B所示，开始进入触控扫描阶段，在触控扫描阶段结束后进入第三阶段3。

在第三阶段3，第一触控结束信号线TCO1提供高电平信号，由于第N+1级移位寄存器单元102的输入端INPUT和第一触控结束信号线TCO1连接，所以在此阶段第N+1级移位寄存器单元102的输入端INPUT输入高电平信号，该高电平可以对第N+1级移位寄存器单元102的上拉节点PU_N+1进行充电，使得上拉节点PU_N+1的电位被充电至第一高电平。

在第四阶段4，第二时钟信号线CLKB提供高电平信号，由于第N+1级移位寄存器单元102的时钟信号端CLK和第二时钟信号线CLKB连接，所以在此阶段第N+1级移位寄存器单元102的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第N+1级移位寄存器单元102的上拉节点PU_N+1的电位进一步被拉高至第二高电平。所以在上拉节点PU_N+1高电平的控制下，时钟信号端CLK输入的高电平输出至第N+1级移位寄存器单元102的输出端OUT_N+1。

例如，如图6A所示，本公开实施例的另一个示例提供一种栅极驱动电路10，该栅极驱动电路10与图5A中所示的栅极驱动电路10的区别在于：除了第N级移位寄存器单元为第一移位寄存器单元101外，第M级移位寄存器单元也为第一移位寄存器单元101；同时还包括第二触控结束信号线TCO2。

需要说明的是，图6A中所示的OUT_M表示第M级移位寄存器单元的输出端，OUT_M+1表示第M+1级移位寄存器单元的输出端。

例如，如图6A所示，第M(M为大于4的整数，且M>N+2)级移位寄存器单元为第一移位寄存器单元101。第M级移位寄存器单元101的复位端RST以及触控开启端TC和触控开启信号线TCA连接以接收触控开启信号。第M+1级移位寄存器单元102的输入端INPUT和第二触控结束信号线TCO2连接以接收第二触控结束信号。

关于第N级、第N+1级以及第N+2级移位寄存器单元的连接关系可以参考图5A中所示，这里不再赘述。

例如，如图6A所示，除最后一级移位寄存器单元、第N级和第M级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和下一级移位寄存器单元的输出端OUT连接。除第一级移位寄存器单元、第N+1级和第M+1级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的输出端OUT连接。

例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图6A中未示出。

例如，和图5A所示相同，图6A中所示的栅极驱动电路10还包括第一时钟信号线CLKA和第二时钟信号线CLKB。例如，第一时钟信号线CLKA和第2n-1(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLKB和第2n级移位寄存器单元的时钟信号端CLK连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如还可以采用：第一时钟信号线CLKA和第2n(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLKB和第2n-1级移位寄存器单元的时钟信号端CLK连接。

例如，如图6A所示，栅极驱动电路10还可以包括时序控制器200。例如，该时序控制器200可以被配置为和触控开启信号线TCA、第一触控结束信号线TCO1、第二触控结束信号线TCO2、第一时钟信号线CLKA以及第二时钟信号线CLKB连接，以向各移位寄存器单元提供触控开启信号、第一触控结束信号、第二触控结束信号以及时钟信号。例如，时序控制器200还可以被配置为提供触发信号STV以及复位信号RESET。

例如，第一时钟信号线CLKA和第二时钟信号线CLKB上提供的时钟信号时序可以采用图6B中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。

下面结合图6B所示的信号时序图，对图6A所示的栅极驱动电路10的工作原理进行说明，在图6B所示的第一阶段1至第八阶段8共八个阶段中，该栅极驱动电路10可以分别进行如下操作。

需要说明的是，如图6B所示，在本示例中，在第二阶段2和第三阶段3之间以及在第六阶段6和第七阶段7之间分别插入了一个触控扫描阶段。

在第一阶段1，第一时钟信号线CLKA提供高电平信号，由于第N级移位寄存器单元101的时钟信号端CLK和第一时钟信号线CLKA连接，所以在此阶段第N级移位寄存器单元101的时钟信号端CLK输入高电平信号；又由于第N级移位寄存器单元101的上拉节点PU_N为高电平，所以在上拉节点PU_N高电平的控制下，时钟信号端CLK输入的高电平输出至第N级移位寄存器单元101的输出端OUT_N。需要说明的是，图6B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值。

在第二阶段2，触控开启信号线TCA提供高电平信号，由于第N级移位寄存器单元101的触控开启端TC和触控开启信号线TCA连接，所以在此阶段第N级移位寄存器单元101的触控开启端TC输入高电平信号。如图3A或图3B所示，触控开启端TC输入高电平时，第一晶体管T1导通。第一晶体管T1的导通使得上拉节点PU(对应图6B中的PU_N)和第一电压端VGL连接，所以其电位被下拉至低电平。同时，上拉节点PU的低电平使得第七晶体管T7和第九晶体管T9关闭，从而下拉节点PD的电位被充电至高电平；下拉节点PD的高电平使得第十一晶体管T11导通，从而使得输出端OUT(对应图6B中的OUT_N)和第一电压端VGL连接，所以其电位被下拉至低电平。

需要说明的是，在第N级移位寄存器单元101包括第二晶体管T2的情形下，如图3B所示，触控开启端TC输入的高电平还可以使第二晶体管T2导通，进而可以对输出端OUT的电位进一步拉低降噪。

接下来，如图6B所示，开始进入触控扫描阶段，在触控扫描阶段结束后进入第三阶段3。

在第三阶段3，第一触控结束信号线TCO1提供高电平信号，由于第N+1级移位寄存器单元102的输入端INPUT和第一触控结束信号线TCO1连接，所以在此阶段第N+1级移位寄存器单元102的输入端INPUT输入高电平信号，该高电平可以对第N+1级移位寄存器单元102的上拉节点PU_N+1进行充电，使得上拉节点PU_N+1的电位被充电至第一高电平。

在第四阶段4，第二时钟信号线CLKB提供高电平信号，由于第N+1级移位寄存器单元102的时钟信号端CLK和第二时钟信号线CLKB连接，所以在此阶段第N+1级移位寄存器单元102的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第N+1级移位寄存器单元102的上拉节点PU_N+1的电位进一步被拉高至第二高电平。所以在上拉节点PU_N+1高电平的控制下，时钟信号端CLK输入的高电平输出至第N+1级移位寄存器单元102的输出端OUT_N+1。

在第五阶段5，第一时钟信号线CLKA提供高电平信号，由于第M级移位寄存器单元101的时钟信号端CLK和第一时钟信号线CLKA连接，所以在此阶段第M级移位寄存器单元101的时钟信号端CLK输入高电平信号；又由于第M级移位寄存器单元101的上拉节点PU_M为高电平，所以在上拉节点PU_M高电平的控制下，时钟信号端CLK输入的高电平输出至第M级移位寄存器单元101的输出端OUT_M。

在第六阶段6，触控开启信号线TCA提供高电平信号，由于第M级移位寄存器单元101的触控开启端TC和触控开启信号线TCA连接，所以在此阶段第M级移位寄存器单元101的触控开启端TC输入高电平信号。如图3A或图3B所示，触控开启端TC输入高电平时，第一晶体管T1导通。第一晶体管T1的导通使得上拉节点PU(对应图6B中的PU_M)和第一电压端VGL连接，所以其电位被下拉至低电平。同时，上拉节点PU的低电平使得第七晶体管T7和第九晶体管T9关闭，从而下拉节点PD的电位被充电至高电平；下拉节点PD的高电平使得第十一晶体管T11导通，从而使得输出端OUT(对应图6B中的OUT_M)和第一电压端VGL连接，所以其电位被下拉至低电平。

需要说明的是，在第M级移位寄存器单元101包括第二晶体管T2的情形下，如图3B所示，触控开启端TC输入的高电平还可以使第二晶体管T2导通，进而可以对输出端OUT的电位进一步拉低降噪。

接下来，如图6B所示，开始进入触控扫描阶段，在触控扫描阶段结束后进入第七阶段7。

在第七阶段7，第二触控结束信号线TCO2提供高电平信号，由于第M+1级移位寄存器单元的输入端INPUT和第二触控结束信号线TCO2连接，所以在此阶段第M+1级移位寄存器单元102的输入端INPUT输入高电平信号，该高电平可以对第M+1级移位寄存器单元102的上拉节点PU_M+1进行充电，使得上拉节点PU_M+1的电位被充电至第一高电平。

在第八阶段8，第二时钟信号线CLKB提供高电平信号，由于第M+1级移位寄存器单元102的时钟信号端CLK和第二时钟信号线CLKB连接，所以在此阶段第M+1级移位寄存器单元102的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第M+1级移位寄存器单元102的上拉节点PU_M+1的电位进一步被拉高至第二高电平。所以在上拉节点PU_M+1高电平的控制下，时钟信号端CLK输入的高电平输出至第M+1级移位寄存器单元102的输出端OUT_M+1。

需要说明的是，在本公开的实施例中，是以在一帧画面的显示阶段中插入一个触控扫描阶段(例如如图5B所示)或者两个触控扫描阶段(例如如图6B所示)为例进行说明的。本公开的实施例包括但不限于此，例如还可以在一帧画面的显示阶段中插入3个、4个、5个等更多的触控扫描阶段。此时需要相应的设置更多个第一移位寄存器单元101以及更多条触控扫描结束信号线。

例如，在一个具体示例中，可以在一帧画面的显示阶段中插入6个触控扫描阶段，每个触控扫描阶段例如完成1/3显示面板的触控扫描，这样就可以将触控报点率提高至显示帧频的2倍，例如显示帧频为60Hz，则在这种情形下，触控报点率可以提高至120Hz。

本实施例提供的栅极驱动电路10，可以通过触控降噪电路对上拉节点PU的电位进行控制。一方面，可以使上拉节点PU的电位在触控扫描阶段保持在低电平状态，从而可以避免移位寄存器单元的输出端OUT受时钟信号的影响而输出异常，同时还可以避免由于移位寄存器单元的输出端OUT输出异常对触控扫描信号造成的干扰。另一方面，可以使上拉节点PU的电位在触控扫描阶段结束后充电至高电平状态，从而可以避免由于触控扫描阶段结束后的第一个移位寄存器单元的上拉节点PU的电位太低而造成的输出异常现象，进而可以提高显示质量。

本公开一实施例还提供一种栅极驱动电路10，如图7所示，该栅极驱动电路10包括多个级联的移位寄存器单元。例如，该多个移位寄存器单元可以包括P个第一移位寄存器单元101和多个移位寄存器单元102。例如，第一移位寄存器单元101采用本公开的实施例提供的移位寄存器单元100，例如如图3A和图3B中所示的移位寄存器单元100。

例如，该P个第一移位寄存器单元101包括Q(P＝2Q，Q为大于0的整数)个第一移位寄存器单元组101A，每一个第一移位寄存器单元组101A包括两个相邻级联的第一移位寄存器单元101。例如，该栅极驱动电路10还包括Q个第二移位寄存器单元组102A，每一个第二移位寄存器单元组102A包括与第一移位寄存器单元组101A向下级联的两个移位寄存器单元。

需要说明的是，图7中仅示意性的示出了两个第一移位寄存器单元组101A和两个第二移位寄存器单元组102A，本公开的实施例包括但不限于此。

例如，图7中所示的栅极驱动电路10还可以包括第一触控开启信号线、第二触控开启信号线和Q条触控结束信号线，图7中未示出。需要说明的是，触控结束信号线的条数和第一移位寄存器单元组101A的个数要保持一致。例如，在一个示例中，如图8A所示，栅极驱动电路10包括1个第一移位寄存器单元组101A，相应的需要设置一条触控结束信号线例如第一触控结束信号线TCO1；又例如，在另一个示例中，如图9A所示，栅极驱动电路10包括两个第一移位寄存器单元组101A，相应的需要设置两条触控结束信号线例如第一触控结束信号线TCO1和第二触控结束信号线TCO2。

例如，在上述示例提供的栅极驱动电路10中，在包括第一触控开启信号线、第二触控开启信号线和Q条触控结束信号线的情形下，该栅极驱动电路10的每一个第一移位寄存器单元组101A中的上级移位寄存器单元的复位端以及触控开启端和第一触控开启信号线连接，以接收第一触控开启信号；每一个第一移位寄存器单元组101A中的下级移位寄存器单元的复位端以及触控开启端和第二触控开启信号线连接，以接收第二触控开启信号。每一个第二移位寄存器单元组102A中的两个移位寄存器单元的输入端和同一条触控结束信号线连接，且不同的第二移位寄存器单元组中的移位寄存器单元的输入端和不同的触控结束信号线连接。

下面将通过图8A和图9A中所示的示例对栅极驱动电路10中的触控开启信号线和触控结束信号线与各级移位寄存器单元的连接关系以及栅极驱动电路10的工作原理进行描述。

例如，如图8A所示，本公开实施例的一个示例提供一种栅极驱动电路10，包括多个级联的移位寄存器单元、第一触控开启信号线TC1、第二触控开启信号线TC2和第一触控结束信号线TCO1。例如，该多个级联的移位寄存器单元包括两个第一移位寄存器单元101和多个移位寄存器单元102。

例如，如图8A所示，第N-1(N为大于2的整数)级和第N级移位寄存器单元为第一移位寄存器单元101。第N-1级移位寄存器单元101的复位端RST以及触控开启端TC和第一触控开启信号线TC1连接以接收第一触控开启信号。第N级移位寄存器单元101的复位端RST以及触控开启端TC和第二触控开启信号线TC2连接以接收第二触控开启信号。第N+1级和第N+2级移位寄存器单元102的输入端INPUT和第一触控结束信号线TCO1连接以接收第一触控结束信号。

需要说明的是，图8A中所示的移位寄存器单元102具有触控开启端TC，在这种情形下，移位寄存器单元102的触控开启端TC可以和第一触控开启信号线TC1连接，也可以和第二触控开启信号线TC2连接。本公开的实施例包括但不限于此，例如移位寄存器单元102还可以不具有触控开启端TC，在这种情形下移位寄存器单元102就不需要和触控开启信号线(第一触控开启信号线TC1或第二触控开启信号线TC2)连接了。

例如，如图8A所示，除最后两级移位寄存器单元、第N-1级和第N级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接。除第一级、第二级、第N+1级和第N+2级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔一级的上级移位寄存器单元的输出端连接。

需要说明的是，在本公开的实施例中，一个移位寄存器单元B是另一个移位寄存器单元A的下级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上晚于移位寄存器单元A输出的栅极扫描信号。一个移位寄存器单元B是另一个移位寄存器单元A的上级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上早于移位寄存器单元A输出的栅极扫描信号。以下各实施例与此相同，不再赘述。

例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图8A中未示出。

例如，如图8A所示，该栅极驱动电路10还包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4。第一时钟信号线CLK1例如和第4n-3(n为大于0的整数)级移位寄存器单元的时钟信号端连接；第二时钟信号线CLK2例如和第4n-2级移位寄存器单元的时钟信号端连接；第三时钟信号线CLK3例如和第4n-1级移位寄存器单元的时钟信号端连接；第四时钟信号线CLK4例如和第4n级移位寄存器单元的时钟信号端连接。

例如，如图8A所示，该栅极驱动电路10还可以包括时序控制器200。例如，该时序控制器200可以被配置为和第一触控开启信号线TC1、第二触控开启信号线TC2、第一触控结束信号线TCO1、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4连接，以向各移位寄存器单元提供第一触控开启信号、第二触控开启信号、第一触控结束信号以及时钟信号。时序控制器200还可以被配置为提供触发信号STV以及复位信号RESET。

例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4上提供的时钟信号时序可以采用图8B中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。

时钟信号线上的时钟信号在传输的过程中会产生衰减，可能会造成对后面的栅线的充电电压不足。通过多条时钟信号线向栅极驱动电路的各级移位寄存器单元提供时钟信号，可以降低每一条时钟信号线上的负载，进而提高充电率。

需要说明的是，本公开的实施例中提供的栅极驱动电路还可以包括六条、八条等更多条时钟信号线，本公开的实施例对此不作限定。

下面结合图8B所示的信号时序图，对图8A所示的栅极驱动电路10的工作原理进行说明，在图8B所示的第一阶段1至第七阶段7共七个阶段中，该栅极驱动电路10可以分别进行如下操作。

需要说明的是，如图8B所示，在本示例中，在第四阶段4和第五阶段5之间插入了一个触控扫描阶段。

在第一阶段1，第一时钟信号线CLK1提供高电平信号，由于第N-1级移位寄存器单元101的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段第N-1级移位寄存器单元101的时钟信号端CLK输入高电平信号；又由于第N-1级移位寄存器单元101的上拉节点PU_N-1为高电平，所以在上拉节点PU_N-1高电平的控制下，时钟信号端CLK输入的高电平输出至第N-1级移位寄存器单元101的输出端OUT_N-1。需要说明的是，图8B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值。

在第二阶段2，第二时钟信号线CLK2提供高电平信号，由于第N级移位寄存器单元101的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段第N级移位寄存器单元101的时钟信号端CLK输入高电平信号；又由于第N级移位寄存器单元101的上拉节点PU_N为高电平，所以在上拉节点PU_N高电平的控制下，时钟信号端CLK输入的高电平输出至第N级移位寄存器单元101的输出端OUT_N。

在第三阶段3，第一触控开启信号线TC1提供高电平信号，由于第N-1级移位寄存器单元101的触控开启端TC和第一触控开启信号线TC1连接，所以在此阶段第N-1级移位寄存器单元101的触控开启端TC输入高电平信号。在触控开启端TC输入高电平时，第N-1级移位寄存器单元101的上拉节点PU_N-1和输出端OUT_N-1的电位被下拉至低电平。关于此阶段工作原理可以参考图5B中第二阶段2中的相应描述，这里不再赘述。

在第四阶段4，第二触控开启信号线TC2提供高电平信号，由于第N级移位寄存器单元101的触控开启端TC和第二触控开启信号线TC2连接，所以在此阶段第N级移位寄存器单元101的触控开启端TC输入高电平信号。在触控开启端TC输入高电平时，第N级移位寄存器单元101的上拉节点PU_N和输出端OUT_N的电位被下拉至低电平。关于此阶段工作原理可以参考图5B中第二阶段2中的相应描述，这里不再赘述。

接下来，如图8B所示，开始进入触控扫描阶段，在触控扫描阶段结束后进入第五阶段5。

在第五阶段5，第一触控结束信号线TCO1提供高电平信号，由于第N+1级和第N+2级移位寄存器单元102的输入端INPUT和第一触控结束信号线TCO1连接，所以在此阶段第N+1级和第N+2级移位寄存器单元102的输入端INPUT输入高电平信号，该高电平可以对第N+1级和第N+2级移位寄存器单元102的上拉节点PU_N+1和PU_N+2同时进行充电，使得上拉节点PU_N+1和PU_N+2的电位被充电至第一高电平。

在第六阶段6，第三时钟信号线CLK3提供高电平信号，由于第N+1级移位寄存器单元102的时钟信号端CLK和第三时钟信号线CLK3连接，所以在此阶段第N+1级移位寄存器单元102的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第N+1级移位寄存器单元102的上拉节点PU_N+1的电位进一步被拉高至第二高电平。所以在上拉节点PU-_N+1高电平的控制下，时钟信号端CLK输入的高电平输出至第N+1级移位寄存器单元102的输出端OUT_N+1。

在第七阶段7，第四时钟信号线CLK4提供高电平信号，由于第N+2级移位寄存器单元102的时钟信号端CLK和第四时钟信号线CLK4连接，所以在此阶段第N+2级移位寄存器单元102的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第N+2级移位寄存器单元102的上拉节点PU_N+2的电位进一步被拉高至第二高电平。所以在上拉节点PU-_N+2高电平的控制下，时钟信号端CLK输入的高电平输出至第N+2级移位寄存器单元102的输出端OUT_N+2。

例如，如图9A所示，本公开实施例的一个示例提供一种栅极驱动电路10，该栅极驱动电路10与图8A中所示的栅极驱动电路10的区别在于除了第N-1级和第N级移位寄存器单元为第一移位寄存器单元101外，第M-1级和第M级移位寄存器单元也为第一移位寄存器单元101；同时还包括第二触控结束信号线TCO2。

需要说明的是，图9A中所示的OUT_M-1表示第M-1级移位寄存器单元的输出端，OUT_M表示第M级移位寄存器单元的输出端，OUT_M+1表示第M+1级移位寄存器单元的输出端，OUT_M+2表示第M+2级移位寄存器单元的输出端，OUT_M+3表示第M+3级移位寄存器单元的输出端。

例如，如图9A所示，第M-1(M为大于6的整数，且M>N+3)级和第M级移位寄存器单元为第一移位寄存器单元101。第M-1级移位寄存器单元101的复位端RST以及触控开启端TC和第一触控开启信号线TC1连接以接收第一触控开启信号。第M级移位寄存器单元101的复位端RST以及触控开启端TC和第二触控开启信号线TC2连接以接收第二触控开启信号。第M+1级和第M+2级移位寄存器单元102的输入端RST和第二触控结束信号线TCO2连接以接收第二触控结束信号。

关于第N-1级、第N级、第N+1级以及第N+2级移位寄存器单元的连接关系可以参考图8A中所示，这里不再赘述。

例如，如图9A所示，除最后两级移位寄存器单元、第N-1级、第M-1级、第N级和第M级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接。除第一级、第二级、第N+1级、第M+1级、第N+2级和第M+2级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔一级的上级移位寄存器单元的输出端连接。

例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，图9A中未示出。

例如，和图9A所示相同，图8A中所示的栅极驱动电路10还包括第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4。第一时钟信号线CLK1例如和第4n-3(n为大于0的整数)级移位寄存器单元的时钟信号端连接；第二时钟信号线CLK2例如和第4n-2级移位寄存器单元的时钟信号端连接；第三时钟信号线CLK3例如和第4n-1级移位寄存器单元的时钟信号端连接；第四时钟信号线CLK4例如和第4n级移位寄存器单元的时钟信号端连接。

例如，如图9A所示，栅极驱动电路10还可以包括时序控制器200。例如，该时序控制器200可以被配置为和第一触控开启信号线TC1、第二触控开启信号线TC2、第一触控结束信号线TCO1、第二触控结束信号线TCO2、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4连接，以向各移位寄存器单元提供第一触控开启信号、第二触控开启信号、第一触控结束信号、第二触控结束信号以及时钟信号。时序控制器200还可以被配置为提供触发信号STV以及复位信号RESET。

图9B为图9A所示的栅极驱动电路10的信号时序图。需要说明的是，关于图9A所示的栅极驱动电路10的工作原理可以参考图8A所示的栅极驱动电路10中的相应描述，这里不再赘述。

需要说明的是，在本公开的实施例中，是以在一帧画面的显示阶段中插入一个触控扫描阶段(例如如图8B所示)或者两个触控扫描阶段(例如如图9B所示)为例进行说明的。本公开的实施例包括但不限于此，例如还可以在一帧画面的显示阶段中插入3个、4个、5个等更多的触控扫描阶段。此时需要相应的设置更多个第一移位寄存器单元组101A、第二移位寄存器单元组102B以及更多条触控扫描结束信号线。

本实施例提供的栅极驱动电路10，可以通过触控降噪电路对上拉节点PU的电位进行控制。一方面，可以使上拉节点PU的电位在触控扫描阶段保持在低电平状态，从而可以避免移位寄存器单元的输出端OUT受时钟信号的影响而输出异常，同时还可以避免由于移位寄存器单元的输出端OUT输出异常对触控扫描信号造成的干扰。另一方面，可以使上拉节点PU的电位在触控扫描阶段结束后充电至高电平状态，从而可以避免由于触控扫描阶段结束后的第一个移位寄存器单元的上拉节点PU的电位太低而造成的输出异常现象，进而可以提高显示质量。

需要说明的是，当采用本公开的实施例提供的栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路10中的各级移位寄存器单元的输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。

本公开的实施例还提供一种显示装置1，如图10所示，该显示装置1包括本公开实施例提供的栅极驱动电路10。该显示装置1包括由多个像素单元30构成的阵列。例如，该显示装置1还可以包括数据驱动电路20。数据驱动电路20用于提供数据信号给像素阵列；栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路20通过数据线21与像素单元30电连接，栅极驱动电路10通过栅线11与像素单元30电连接。

需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。

本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。

本公开的实施例还提供一种驱动方法，其可以适用于本公开的实施例提供的移位寄存器单元100。例如，该驱动方法包括输入电路110响应于输入信号对上拉节点PU进行充电；输出电路130在上拉节点PU的电平的控制下，将时钟信号输出至输出端OUT；上拉节点复位电路120响应于复位信号对上拉节点PU进行复位；触控降噪电路140响应于触控开启信号对上拉节点PU进行复位。

本公开的实施例还提供一种驱动方法，其可以适用于本公开的实施例提供的栅极驱动电路10。例如，该驱动方法包括：对第一移位寄存器单元101中的触控降噪电路140输入触控开启信号，以复位第一移位寄存器单元101的上拉节点PU。

例如，本公开实施例的一个示例提供一种驱动方法，包括至少一个触控扫描阶段，其可以适用于例如图4中所示的栅极驱动电路10，例如该栅极驱动电路10中的第X(X为大于1的整数)级移位寄存器单元为第一移位寄存器单元101。该驱动方法可以包括如下操作。

第一阶段，第X级移位寄存器单元的输出端输出栅极扫描信号；

第二阶段，通过触控开启信号线输入触控开启信号，以复位第X级移位寄存器单元的上拉节点；

栅极驱动电路10进入触控扫描阶段；

第三阶段，通过触控结束信号线输入触控结束信号，以对第X+1级移位寄存器单元的上拉节点进行充电；

第四阶段，第X+1级移位寄存器单元的输出端输出栅极扫描信号。

需要说明的是，例如本示例中提供的驱动方法在包括一个触控扫描阶段时，关于该驱动方法的详细描述以及技术效果可以参考图5A所示的栅极驱动电路10中的相应描述。又例如本示例中提供的驱动方法在包括两个触控扫描阶段时，上述驱动方法要进行两次，关于该驱动方法的详细描述以及技术效果可以参考图6A所示的栅极驱动电路10中的相应描述，这里不再赘述。本领域技术人员容易理解，本示例中提供的驱动方法在包括多个触控扫描阶段时，上述四个阶段要重复进行多次。

例如，本公开实施例的另一个示例提供一种驱动方法，包括至少一个触控扫描阶段，其可以适用于例如图7中所示的栅极驱动电路10，例如该栅极驱动电路10中的第Y-1级和第Y(Y为大于2的整数)级移位寄存器单元为第一移位寄存器单元101。该驱动方法可以包括如下操作。

第一阶段，第Y-1级移位寄存器单元的输出端输出栅极扫描信号；

第二阶段，第Y级移位寄存器单元的输出端输出栅极扫描信号；

第三阶段，通过第一触控开启信号线输入第一触控开启信号，以复位第Y-1级移位寄存器单元的上拉节点；

第四阶段，通过第二触控开启信号线输入第二触控开启信号，以复位第Y级移位寄存器单元的上拉节点；

栅极驱动电路进入触控扫描阶段；

第五阶段，通过触控结束信号线输入触控结束信号，以对第Y+1级和第Y+2移位寄存器单元的上拉节点进行充电；

第六阶段，第Y+1级移位寄存器单元的输出端输出栅极扫描信号；

第七阶段，第Y+2级移位寄存器单元的输出端输出栅极扫描信号。

需要说明的是，例如本示例中提供的驱动方法在包括一个触控扫描阶段时，关于该驱动方法的详细描述以及技术效果可以参考图8A所示的栅极驱动电路10中的相应描述，这里不再赘述。又例如本示例中提供的驱动方法在包括多个触控扫描阶段时，上述七个阶段要重复进行多次。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种移位寄存器单元，包括输入电路、上拉节点复位电路、输出电路和触控降噪电路；其中，

所述输入电路配置为响应于输入信号对上拉节点进行充电；

所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；

所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；

所述触控降噪电路配置为响应于触控开启信号对所述上拉节点进行复位；

所述触控降噪电路包括：

第一晶体管，其中，所述第一晶体管的栅极配置为和触控开启端连接，所述第一晶体管的第一极配置为和所述上拉节点连接，所述第一晶体管的第二极配置为和第一电压端连接。

2.如权利要求1所述的移位寄存器单元，还包括下拉电路、下拉控制电路、上拉节点降噪电路和输出降噪电路；其中，

所述下拉电路配置为在所述上拉节点和下拉控制节点的电平的控制下，对下拉节点的电平进行控制；

所述下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉控制节点的电平进行控制；

所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；

所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。

3.如权利要求1或2所述的移位寄存器单元，其中，所述触控降噪电路还包括：

第二晶体管，其中，所述第二晶体管的栅极配置为和所述触控开启端连接，所述第二晶体管的第一极配置为和所述输出端连接，所述第二晶体管的第二极配置为和所述第一电压端连接。

4.如权利要求1或2所述的移位寄存器单元，其中，

所述输入电路包括：

第三晶体管，其中，所述第三晶体管的栅极和第一极连接，所述第三晶体管的第二极配置为和所述上拉节点连接；

所述上拉节点复位电路包括：

第四晶体管，其中，所述第四晶体管的栅极配置为和复位端连接，所述第四晶体管的第一极配置为和所述上拉节点连接，所述第四晶体管的第二极配置为和所述第一电压端连接；

所述输出电路包括：

第五晶体管，其中，所述第五晶体管的栅极配置为和所述上拉节点连接，所述第五晶体管的第一极配置为和时钟信号端连接，所述第五晶体管的第二极配置为和所述输出端连接；以及

存储电容，其中，所述存储电容的第一极和所述上拉节点连接，所述存储电容的第二极和所述输出端连接。

5.如权利要求2所述的移位寄存器单元，其中，

所述下拉电路包括：

第六晶体管，其中，所述第六晶体管的栅极配置为和所述下拉控制节点连接，所述第六晶体管的第一极配置为和第二电压端连接，所述第六晶体管的第二极配置为和所述下拉节点连接；以及

第七晶体管，其中，所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和所述下拉节点连接，所述第七晶体管的第二极配置为和所述第一电压端连接；

所述下拉控制电路包括：

第八晶体管，其中，所述第八晶体管的栅极和第一极连接且配置为和第二电压端连接，所述第八晶体管的第二极配置为和所述下拉控制节点连接；以及

第九晶体管，其中，所述第九晶体管的栅极配置为和所述上拉节点连接，所述第九晶体管的第一极配置为和所述下拉控制节点连接，所述第九晶体管的第二极配置为和所述第一电压端连接；

所述上拉节点降噪电路包括：

第十晶体管，其中，所述第十晶体管的栅极配置为和所述下拉节点连接，所述第十晶体管的第一极配置为和所述上拉节点连接，所述第十晶体管的第二极配置为和所述第一电压端连接；

所述输出降噪电路包括：

第十一晶体管，其中，所述第十一晶体管的栅极配置为和所述下拉节点连接，所述第十一晶体管的第一极配置为和所述输出端连接，所述第十一晶体管的第二极配置为和所述第一电压端连接。

6.一种权利要求1-5任一所述的移位寄存器单元的驱动方法，包括：

所述输入电路响应于所述输入信号对所述上拉节点进行充电；

所述输出电路在所述上拉节点的电平的控制下，将所述时钟信号输出至所述输出端；

所述上拉节点复位电路响应于所述复位信号对所述上拉节点进行复位；

所述触控降噪电路响应于所述触控开启信号对所述上拉节点进行复位。

7.一种栅极驱动电路，包括多个级联的移位寄存器单元，其中，所述多个级联的移位寄存器单元包括P个第一移位寄存器单元，所述第一移位寄存器单元采用如权利要求1-5任一所述的移位寄存器单元，P为大于0的整数。

8.根据权利要求7所述的栅极驱动电路，还包括触控开启信号线和P条触控结束信号线，其中，

每一个所述第一移位寄存器单元的复位端以及触控开启端和所述触控开启信号线连接，以接收所述触控开启信号；

每一个所述第一移位寄存器单元的下一级移位寄存器单元的输入端分别和所述P条触控结束信号线连接，以接收不同的触控结束信号。

9.根据权利要求8所述的栅极驱动电路，其中，所述P条触控结束信号线包括第一触控结束信号线，

第N级移位寄存器单元为所述第一移位寄存器单元；

第N级移位寄存器单元的复位端以及触控开启端和所述触控开启信号线连接以接收所述触控开启信号；

第N+1级移位寄存器单元的输入端和所述第一触控结束信号线连接以接收第一触控结束信号；

N为大于1的整数。

10.根据权利要求9所述的栅极驱动电路，其中，所述P条触控结束信号线还包括第二触控结束信号线，

第M级移位寄存器单元为所述第一移位寄存器单元；

第M级移位寄存器单元的复位端以及触控开启端和所述触控开启信号线连接以接收所述触控开启信号；

第M+1级移位寄存器单元的输入端和所述第二触控结束信号线连接以接收第二触控结束信号；

除最后一级移位寄存器单元、第N级和第M级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的输出端连接；

除第一级移位寄存器单元、第N+1级和第M+1级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接；

M为大于4的整数，且M>N+2。

11.根据权利要求8-10任一所述的栅极驱动电路，还包括第一时钟信号线和第二时钟信号线；其中，

所述第一时钟信号线和第2n-1级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第2n级移位寄存器单元的时钟信号端连接；n为大于0的整数。

12.根据权利要求7所述的栅极驱动电路，还包括第一触控开启信号线、第二触控开启信号线、Q条触控结束信号线、Q个第一移位寄存器单元组和Q个第二移位寄存器单元组，其中，

P＝2Q，Q为大于0的整数；

每一个所述第一移位寄存器单元组包括两个相邻级联的第一移位寄存器单元，每一个所述第二移位寄存器单元组包括与所述第一移位寄存器单元组向下级联的两个移位寄存器单元；

每一个所述第一移位寄存器单元组中的上级移位寄存器单元的复位端以及触控开启端和所述第一触控开启信号线连接，以接收第一触控开启信号；每一个所述第一移位寄存器单元组中的下级移位寄存器单元的复位端以及触控开启端和所述第二触控开启信号线连接，以接收第二触控开启信号；

每一个所述第二移位寄存器单元组中的两个移位寄存器单元的输入端和同一条所述触控结束信号线连接，且不同的所述第二移位寄存器单元组中的移位寄存器单元的输入端和不同的所述触控结束信号线连接。

13.根据权利要求12所述的栅极驱动电路，其中，所述Q条触控结束信号线包括第一触控结束信号线，

第N-1级和第N级移位寄存器单元为所述第一移位寄存器单元；

第N-1级移位寄存器单元的复位端以及触控开启端和所述第一触控开启信号线连接以接收第一触控开启信号；

第N级移位寄存器单元的复位端以及触控开启端和所述第二触控开启信号线连接以接收第二触控开启信号；

第N+1级和第N+2级移位寄存器单元的输入端和所述第一触控结束信号线连接以接收第一触控结束信号；

N为大于2的整数。

14.根据权利要求13所述的栅极驱动电路，其中，所述Q条触控结束信号线还包括第二触控结束信号线，

第M-1级和第M级移位寄存器单元为所述第一移位寄存器单元；

第M-1级移位寄存器单元的复位端以及触控开启端和所述第一触控开启信号线连接以接收第一触控开启信号；

第M级移位寄存器单元的复位端以及触控开启端和所述第二触控开启信号线连接以接收第二触控开启信号；

第M+1级和第M+2级移位寄存器单元的输入端和所述第二触控结束信号线连接以接收第二触控结束信号；

除最后两级移位寄存器单元、第N-1级、第M-1级、第N级和第M级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接；

除第一级、第二级、第N+1级、第M+1级、第N+2级和第M+2级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔一级的上级移位寄存器单元的输出端连接；

M为大于6的整数，且M>N+3。

15.根据权利要求12-14任一所述的栅极驱动电路，还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；其中，

所述第一时钟信号线和第4n-3级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第4n-2级移位寄存器单元的时钟信号端连接；所述第三时钟信号线和第4n-1级移位寄存器单元的时钟信号端连接；所述第四时钟信号线和第4n级移位寄存器单元的时钟信号端连接；n为大于0的整数。

16.一种显示装置，包括如权利要求7-15任一所述的栅极驱动电路。

17.一种权利要求7所述的栅极驱动电路的驱动方法，包括：

对所述第一移位寄存器单元中的触控降噪电路输入触控开启信号，以复位所述第一移位寄存器单元的上拉节点。

18.根据权利要求17所述的驱动方法，包括至少一个触控扫描阶段，其中，第X级移位寄存器单元为所述第一移位寄存器单元，X为大于1的整数，所述驱动方法包括：

第一阶段，所述第X级移位寄存器单元的输出端输出栅极扫描信号；

第二阶段，通过触控开启信号线输入所述触控开启信号，以复位所述第X级移位寄存器单元的上拉节点；

所述栅极驱动电路进入所述触控扫描阶段；

第三阶段，通过触控结束信号线输入触控结束信号，以对第X+1级移位寄存器单元的上拉节点进行充电；

第四阶段，所述第X+1级移位寄存器单元的输出端输出栅极扫描信号。

19.根据权利要求17所述的驱动方法，包括至少一个触控扫描阶段，其中，第Y-1级和第Y级移位寄存器单元为所述第一移位寄存器单元，Y为大于2的整数，所述驱动方法包括：

第一阶段，所述第Y-1级移位寄存器单元的输出端输出栅极扫描信号；

第二阶段，所述第Y级移位寄存器单元的输出端输出栅极扫描信号；

第三阶段，通过第一触控开启信号线输入第一触控开启信号，以复位所述第Y-1级移位寄存器单元的上拉节点；

第四阶段，通过第二触控开启信号线输入第二触控开启信号，以复位所述第Y级移位寄存器单元的上拉节点；

所述栅极驱动电路进入所述触控扫描阶段；

第五阶段，通过触控结束信号线输入触控结束信号，以对第Y+1级和第Y+2移位寄存器单元的上拉节点进行充电；

第六阶段，所述第Y+1级移位寄存器单元的输出端输出栅极扫描信号；

第七阶段，所述第Y+2级移位寄存器单元的输出端输出栅极扫描信号。

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