CN110322848A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents
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Abstract
一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元，包括移位寄存器电路和输出控制电路。移位寄存器电路包括第一输入端、第一输出端和第一复位端，配置为根据第一输入端接收的第一输入信号在所述第一输出端输出有效输出电平，且配置为根据第一复位端接收的第一复位信号复位；输出控制电路包括第二输入端、第二输出端和第二复位端，所述第二输出端与所述第一输出端电连接，配置为根据所述第二输入端接收的第二输入信号在所述第二输出端输出无效输出电平，从而将所述第一输出端控制为所述无效输出电平，且配置为根据所述第二复位端接收的第二复位信号复位。该移位寄存器单元避免了多输出现象，提高显示面板的显示质量。
Description
技术领域
本发明的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，例如以进行逐行扫描，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括移位寄存器电路和输出控制电路。所述移位寄存器电路包括第一输入端、第一输出端和第一复位端，所述移位寄存器电路配置为根据所述第一输入端接收的第一输入信号在所述第一输出端输出有效输出电平，且配置为根据所述第一复位端接收的第一复位信号复位；所述输出控制电路包括第二输入端、第二输出端和第二复位端，所述第二输出端与所述第一输出端电连接，所述输出控制电路配置为根据所述第二输入端接收的第二输入信号在所述第二输出端输出无效输出电平，从而将所述第一输出端控制为所述无效输出电平，且配置为根据所述第二复位端接收的第二复位信号复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出控制电路还包括控制选择子电路和第一节点，所述控制选择子电路配置为在所述第一节点的电平的控制下，在所述第二输出端输出所述无效输出电平，从而将所述第一输出端在非输出期间控制在所述无效输出电平。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出控制电路还包括第一节点控制子电路和第一节点复位子电路。所述第一节点控制子电路配置为响应于所述第二输入信号对所述第一节点进行充电以将所述第一节点的电平调整为开启所述控制选择子电路的电平；所述第一节点复位子电路配置为响应于所述第二复位信号对所述第一节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述控制选择子电路包括第一晶体管。所述第一晶体管的栅极和所述第一节点连接，所述第一晶体管的第一极和所述第二输出端连接，所述第一晶体管的第二极和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一节点控制子电路包括第二晶体管和第一存储电容。所述第二晶体管的栅极和第一极彼此电连接，且配置为都和所述第二输入端连接以接收所述第二输入信号，所述第二晶体管的第二极配置为和所述第一节点连接；以及所述第一存储电容的第一极和所述第一节点连接，所述第一存储电容的第二极和参考电压端连接以接收参考电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一节点复位子电路包括第三晶体管。所述第三晶体管的栅极和所述第二复位端连接以接收所述第二复位信号，所述第三晶体管的第一极和所述第一节点连接，所述第三晶体管的第二极和第一电压端连接以接收第一电压。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开任一实施例提供的移位寄存器单元。
例如，在本公开一实施例提供的栅极驱动电路中，除最后m级移位寄存器单元外，其余各级移位寄存器单元的第二输入端和与其相隔m-1级的下级移位寄存器单元的第一输出端连接；除第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的第一输入端和与其相隔m-1级的上级移位寄存器单元的第一输出端连接；除最后m级移位寄存器单元外，其余各级移位寄存器单元的第一复位端和与其相隔m-1级的下级移位寄存器单元的第一输出端连接；其中，m为大于0的整数。
例如，本公开一实施例提供的栅极驱动电路还包括触发信号线，各级移位寄存器单元的第二复位端和所述触发信号线连接。
例如，在本公开一实施例提供的栅极驱动电路中，除第1级至第m级移位寄存器单元外，各级移位寄存器单元的第二复位端和与其相隔m-1级的上级移位寄存器单元的第一输出端连接。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种栅极驱动电路的驱动方法，包括：在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出所述有效输出电平期间，控制所述第N级移位寄存器单元的输出控制电路的第二输出端输出所述无效输出电平；在所述第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出所述有效输出电平期间之前，对所述第N级移位寄存器单元的输出控制电路的第一节点进行复位；N为大于0的整数。
例如，在本公开一实施例提供的驱动方法中，所述在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出所述有效输出电平期间，控制所述第N级移位寄存器单元的输出控制电路的第二输出端输出所述无效输出电平包括：在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出所述有效输出电平期间，第三晶体管在所述第二复位信号的控制下截止，第二晶体管响应于所述第二输入端接收的第二输入信号而导通，从而对所述第一节点进行充电，第一晶体管在所述第一节点的电平的控制下导通，从而将所述第二输出端与第一电压端连接，从而控制所述第二输出端输出所述无效输出电平。
例如，在本公开一实施例提供的驱动方法中，所述在所述第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出所述有效输出电平期间之前，对所述第N级移位寄存器单元的输出控制电路的第一节点进行复位包括：在所述第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出所述有效输出电平期间之前，第二晶体管在所述第二输入端接收的第二输入信号的控制截止，第三晶体管在所述第二复位信号的控制下导通，使得所述第一节点与第一电压端连接，从而对所述第一节点进行复位，使得第一晶体管在所述第一节点的电平的控制下截止。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意图；
图2为本公开一实施例提供的一种输出控制电路的示意图；
图3为图2中所示的输出控制电路的一种具体实现示例的电路示意图；
图4A为本公开一实施例提供的一种移位寄存器电路的示意图；
图4B为本公开一实施例提供的另一种移位寄存器电路的示意图；
图4C为本公开一实施例提供的再一种移位寄存器电路的示意图；
图5为图4C中所示的移位寄存器电路的一种具体实现示例的电路示意图；
图6为图1中所示的移位寄存器单元的一种具体实现示例的电路示意图；
图7A为本公开一实施例提供的一种栅极驱动电路的示意图；
图7B为对应于图7A中所示的栅极驱动电路工作时的信号时序图；
图7C和图7D分别为图3中所示的输出控制电路对应于图7A中的电路示意图；
图8A为本公开一实施例提供的另一种栅极驱动电路的示意图；
图8B为对应于图8A中所示的栅极驱动电路工作时的信号时序图；
图9A为本公开一实施例提供的再一种栅极驱动电路的示意图；
图9B为对应于图9A中所示的栅极驱动电路工作时的信号时序图；以及
图10为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过半导体制备工艺制备在显示面板的阵列基板上，从而可以实现窄边框和降低装配成本等优势。但是由于GOA单元中晶体管的特性不均一或时钟信号容易受电磁干扰等因素的影响，GOA单元可能出现多输出(Multi-Output)的现象。因此，一方面，由于GOA单元的多输出现象，会使得与该GOA单元连接的像素电路进行错充电，同时，又由于GOA单元上下级之间的级联关系，也会使得与该行GOA单元相连的其他行的GOA单元产生输出现象，从而使得与其他行GOA单元连接的像素电路进行错充电，这将造成相应的显示面板的显示异常；另一方面，由于对这类GOA单元没有有效的监控机制，导致产品的可靠性无法得到保证，从而大幅度降低了产品的质量以及使用效果。
本公开一实施例提供了一种移位寄存器单元，包括移位寄存器电路和输出控制电路。移位寄存器电路包括第一输入端、第一输出端和第一复位端，移位寄存器电路配置为根据第一输入端接收的第一输入信号在第一输出端输出有效输出电平，且配置为根据第一复位端接收的第一复位信号复位；输出控制电路包括第二输入端、第二输出端和第二复位端，第二输出端与第一输出端电连接，输出控制电路配置为根据第二输入端接收的第二输入信号在第二输出端输出无效输出电平，从而将第一输出端控制为无效输出电平，且配置为根据第二复位端接收的第二复位信号复位。本公开的实施例还提供包括上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，一方面，通过输出控制电路对移位寄存器单元的输出端进行控制，从而有效地避免了移位寄存器单元的多输出现象；另一方面，通过上下级联的移位寄存器单元的输出信号或下一帧的触发信号控制输出控制电路的开启与关闭，从而实现了对移位寄存器单元的输出端的自动控制，从而确保显示面板的正常显示。
下面结合附图对本公开的实施例及其示例进行详细说明。
图1为本公开一实施例提供的一种移位寄存器单元的示意图。如图1所示，该移位寄存器单元10包括输出控制电路100和移位寄存器电路200。
该移位寄存器电路200包括第一输入端INPUT1、第一输出端OUT1和第一复位端RST1。移位寄存器电路200配置为根据第一输入端INPUT1接收的第一输入信号在第一输出端OUT1输出有效输出电平，且配置为根据第一复位端RST1接收的第一复位信号复位。
该输出控制电路100包括第二输入端INPUT2、第二输出端OUT2和第二复位端RST2。第二输出端OUT2与第一输出端OUT1电连接，输出控制电路100配置为根据第二输入端INPUT2接收的第二输入信号在第二输出端OUT2输出无效输出电平，从而将第一输出端OUT1控制为无效输出电平，且配置为根据第二复位端RST2接收的第二复位信号复位。
例如，该第一输出端OUT1和第二输出端OUT2与栅线连接，以驱动与该栅线相连的像素电路。
请注意，本公开中移位寄存器单元的“有效输出电平”指的是能够使得与之连接的像素电路中的开关晶体管被导通从而可以向像素电路中写入数据信号的电平，相应地“无效输出电平”指的是不能使得与之连接的像素电路中的开关晶体管被导通(即，该开关晶体管被截止)的电平。有效输出电平可以比无效输出电平高或者低。通常，移位寄存器单元在工作期间于输出端输出方波脉冲信号，有效输出电平对应于该方波脉冲信号的方波脉冲部分的电平，而无效输出电平则对应于非方波脉冲部分的电平。
例如，该第二输入信号可以是在栅极驱动电路中与该移位寄存器单元级联的下级移位寄存器单元的第一输出端的输出信号，从而该移位寄存器电路的第一输出端OUT1在下级移位寄存器电路的第一输出端输出有效输出电平时输出无效输出电平，从而避免了移位寄存器电路的第一输出端的多输出现象。
例如，该第二复位信号可以是在栅极驱动电路中与该移位寄存器单元级联的上级移位寄存器单元的第一输出端的输出信号或下一帧的触发信号，从而保证该移位寄存器单元的第一输出端在下一次扫描期间可以正常输出，从而实现了对移位寄存器电路的第一输出端的自动控制，确保了显示面板的正常显示。
图2为本公开一实施例提供的一种示例性的输出控制电路的示意图。如图2所示，该输出控制电路100包括第一节点N1、控制选择子电路110、第一节点控制子电路120和第一节点复位子电路130。
该控制选择子电路110配置为在第一节点N1的电平的控制下，在第二输出端OUT2输出无效输出电平，从而将第一输出端OUT1在非输出期间控制在无效输出电平。例如，该控制选择子电路110可以与第一节点N1、第二输出端OUT2和第一电压端VGL连接，且配置为在第一节点N1的电平的控制下开启，使得第二输出端OUT2和第一电压端VGL电连接以接收第一电压，例如，该第一电压为无效输出电平，例如为低电平，从而对第一输出端OUT1的电平进行控制。
该第一节点控制子电路120配置为响应于第二输入信号对第一节点N1进行充电以将第一节点N1的电平调整为开启控制选择子电路110的电平。例如，该第一节点控制子电路120与第二输入端INPUT2、第一节点N1和第一电压端VGL连接，且配置为在第二输入端INPUT2接收的输入信号的控制下对第一节点N1进行充电以将第一节点N1的电平调整为开启控制选择子电路110的电平。例如，在该第二输入信号为有效输出电平时，即与该移位寄存器单元级联的下级移位寄存器单元的第一输出端输出的输出信号为有效输出电平时，对该第一节点进行充电以将第一节点N1的电平调整为开启控制选择子电路110的电平，从而开启控制选择子电路110，使得第二输出端OUT2与第一电压端VGL连接以接收第一电压，从而可以将该移位寄存器电路的第一输出端的输出拉低以输出无效输出电平，由此避免了移位寄存器单元的第一输出端的多输出现象。
该第一节点复位子电路130配置为响应于第二复位信号对第一节点N1进行复位。例如，该第一节点复位子电路130与第二复位端RST2、第一节点N1以及第一电压端VGL连接，且配置为在第二复位端RST2接收的第二复位信号的控制下导通，使得第一节点N1与第一电压端VGL电连接，从而可以对第一节点N1进行复位，从而使得控制选择子电路截止，以使得移位寄存器电路的第一输出端OUT1可以正常输出。例如，该第二复位信号可以是和该移位寄存器单元级联的上级移位寄存器单元的第一输出端的输出信号或下一帧的触发信号，从而保证该移位寄存器单元的第一输出端在下一次正常输出之前可以脱离输出控制电路的控制以保证正常输出。
需要说明的是，第一电压端VGL例如可以配置为保持输入直流低电平信号，例如，将该直流低电平信号称为第一电压，例如，在本公开的各实施例中，该第一电压为第一输出端输出的无效输出电平，以下各实施例与此相同，不再赘述。
例如，图2中所示的输出控制电路100在一个示例中可以具体实现为图3所示的电路结构。
如图3所示，在该示例中，更详细地，控制选择子电路110可以实现为第一晶体管T1。第一晶体管T1的栅极和第一节点N1连接以在第一节点N1的电平的控制下导通，第一晶体管T1的第一极和第二输出端OUT2连接，且和移位寄存器单元的第一输出端OUT1连接，第一晶体管T1的第二极和第一电压端VGL连接以接收第一电压。
第一节点控制子电路120可以实现为第二晶体管T2和第一存储电容C1。第二晶体管T2的栅极和第一极彼此电连接，且配置为都和第二输入端INPUT2连接，第二晶体管T2的第二极配置为和第一节点N1连接。第一存储电容C1的第一极和第一节点N1连接，第一存储电容C1的第二极和参考电压端连接以接收参考电压。需要说明的是，参考电压端输入的电压称为参考电压，该参考电压可根据需要选择，例如为低电平(低于第一电压)，例如接地等，也可以选择为高电平，只要其能有助于第一存储电容C1发挥存储电荷的作用即可，以下各实施例与此相同，不再赘述。例如，如图3所示，在本实施例中，该参考电压端还可以为第一电压端VGL，本公开的实施例对此不作限制。
第一节点复位子电路130可以实现为第三晶体管T3。第三晶体管T3的栅极和第二复位端RST2连接，第三晶体管T3的第一极和第一节点N1连接，第三晶体管T3的第二极和第一电压端VGL连接以接收第一电压。
在上述示例中，第一晶体管T1、第二晶体管T2和第三晶体管T3均以N型晶体管为例进行说明，但是本公开的实施例对此不作限制，也可以根据需要至少部分采用P型晶体管实现。
例如，图4A为本公开一实施例提供的一种移位寄存器电路200的示意图，如图4A所示，该移位寄存器电路200包括输入电路210、上拉节点复位电路220、输出电路230。
该输入电路210配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路210可以与第一输入端INPUT1和上拉节点PU连接，配置为在第一输入端INPUT1输入的信号的控制下使上拉节点PU和第一输入端INPUT1电连接或另外提供的高电压端电连接，从而可以使第一输入端INPUT1输入的高电平信号或高电压电平端输出的高电平信号对上拉节点PU进行充电，以使得上拉节点PU的电压增加以控制输出电路230导通。
该上拉节点复位电路220配置为响应于第一复位信号对上拉节点PU进行复位。例如，该上拉节点复位电路220可以配置为和第一复位端RST1连接，从而可以在第一复位端RST1输入的复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第一电压端VGL或参考电压端，从而可以对上拉节点PU进行下拉复位。
该输出电路230配置为在上拉节点PU的电平的控制下，从而可以将时钟信号端CLK输入的时钟信号输出至第一输出端OUT1，作为该移位寄存器单元200的输出信号，以输入至与其相连的输出控制电路的第二输出端。例如，该输出电路230可以配置为在上拉节点PU的电平的控制下导通，使时钟信号端CLK和第一输出端OUT1电连接，从而可以将时钟信号端CLK输入的时钟信号输出至第一输出端OUT1。
例如，如图4B所示，在本公开实施例的另一个示例中，移位寄存器电路200还可以包括第一下拉电路240、第一下拉控制电路250、上拉节点降噪电路260和输出降噪电路270。
该下拉电路240配置为在上拉节点PU和第一下拉控制节点PD_CN1的电平的控制下，对第一下拉节点PD1的电平进行控制，进而对上拉节点降噪电路260和输出降噪电路270进行控制。
例如，该第一下拉电路240可以连接第一电压端VGL、第二电压端VGH1、上拉节点PU、第一下拉节点PD1和第一下拉控制节点PD_CN1，以在上拉节点PU的电平的控制下，使第一下拉节点PD1和第一电压端VGL电连接，从而对第一下拉节点PD1的电平进行下拉控制，使其处于低电位。同时，该第一下拉电路240可以在第一下拉控制节点PD_CN1的电平的控制下，使第一下拉节点PD1和第二电压端VGH1电连接，从而对第一下拉节点PD1进行充电，使其处于高电位。
该第一下拉控制电路250配置为在上拉节点PU的电平的控制下，对第一下拉控制节点PD_CN1的电平进行控制。例如，该第一下拉控制电路250可以连接第一电压端VGL、第二电压端VGH1、上拉节点PU和第一下拉控制节点PD_CN1，以在上拉节点PU的电平的控制下，使第一下拉控制节点PD_CN1和第一电压端VGL电连接，从而对第一下拉控制节点PD_CN1的电平进行控制。
如图4C所示，在另一个示例中，移位寄存器电路200还可以包括第二下拉电路241和第二下拉控制电路251。
该第二下拉电路241可以连接第一电压端VGL、第三电压端VGH2、上拉节点PU、第二下拉节点PD2和第二下拉控制节点PD_CN2，以在上拉节点PU的电平的控制下，使第二下拉节点PD2和第一电压端VGL电连接，从而对第二下拉节点PD2的电平进行下拉控制，使其处于低电位。同时，该第二下拉电路241可以在第二下拉控制节点PD_CN2的电平的控制下，使第二拉节点PD2和第三电压端VGH2电连接，从而对第二下拉节点PD2进行充电，使其处于高电位。
该第二下拉控制电路251配置为在上拉节点PU的电平的控制下，对第二下拉控制节点PD_CN2的电平进行控制。例如，该第二下拉控制电路251可以连接第一电压端VGL、第三端VGH2、上拉节点PU和第二下拉控制节点PD_CN2，以在上拉节点PU的电平的控制下，使第二下拉控制节点PD_CN2和第一电压端VGL电连接，从而对第二下拉控制节点PD_CN2的电平进行控制。
该移位寄存器单元通过第二电压端和第三电压端交替工作，以减小与第二电压端VGH1和第三电压端VGH2相连的晶体管的应力，延长晶体管的使用寿命。
该上拉节点降噪电路260配置为在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，对上拉节点PU进行降噪。例如，该上拉节点降噪电路260可以配置为和第一电压端VGL连接，以在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，使上拉节点PU和第一电压端VGL电连接，从而对上拉节点PU进行下拉降噪。
该输出降噪电路270配置为在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，对第一输出端OUT1进行降噪。例如，该输出降噪电路270可以配置为在第一下拉节点PD1或第二下拉节点PD2的电平的控制下，使第一输出端OUT1和第一电压端VGL电连接，从而对第一输出端OUT1进行下拉降噪。
需要说明的是，第二电压端VGH1和第三电压端VGH2例如可以配置为保持输入直流高电平信号，例如，将第二电压端VGH1保持输入的直流高电平信号称为第二电压，将第三电压端VGH2保持输入的直流高电平信号称为第三电压，例如，第二电压和第三电压可以是完全相同的电压，且第二电压或第三电压大于第一电压，以下各实施例与此相同，不再赘述。
例如，图4C中所示的移位寄存器单元200在一个示例中可以具体实现为图5所示的电路结构。在下面的说明中以各晶体管为N型晶体管为例进行说明，但并不构成对本公开实施例的限制。
输入电路210可以实现为第四晶体管T4。第四晶体管T4的栅极和第一极彼此电连接，且配置为都和第一输入端INPUT1以接收第一输入信号，第二极配置为和上拉节点PU连接，从而当第四晶体管T4由于第一输入端INPUT1接收到的导通信号(高电平信号)导通时，使用该导通信号以对上拉节点PU进行充电，使其处于高电平。
上拉节点复位电路220可以实现为第五晶体管T5。第五晶体管T5的栅极配置为和第一复位端RST1连接以接收第一复位信号，第一极配置为和上拉节点PU连接，第二极配置为和第一电压端VGL连接以接收第一电压。第五晶体管T5由于复位信号而导通时，将上拉节点PU和第一电压端VGL电连接，从而可以对上拉节点PU进行复位，使其从高电平下降至低电平。
输出电路230可以实现为包括第六晶体管T6和第二存储电容C2。第六晶体管T6的栅极配置为和上拉节点PU连接，第一极配置为和时钟信号端CLK连接以接收时钟信号，第二极配置为和第一输出端OUT1连接；第二存储电容C2的第一极配置为和第六晶体管T6的栅极连接，第二极和第六晶体管T6的第二极连接。
第一下拉电路240可以实现为包括第七晶体管T7和第八晶体管T8。第七晶体管T7的栅极配置为和第一下拉控制节点PD_CN1连接，第一极配置为和第二电压端VGH1连接以接收第二电压，第二极配置为和第一下拉节点PD1连接；第八晶体管T8的栅极配置为和上拉节点PU连接，第一极配置为和第一下拉节点PD1连接，第二极配置为和第一电压端VGL连接以接收第一电压。
第一下拉控制电路250可以实现为包括第九晶体管T9和第十晶体管T10。第九晶体管T9的栅极和其自身的第一极彼此电连接，且配置为都和第二电压端VGH1连接以接收第二电压，第二极配置为和第一下拉控制节点PD_CN1连接；第十晶体管T10的栅极配置为和上拉节点PU连接，第一极配置为和第一下拉控制节点PD_CN1连接，第二极配置为和第一电压端VGL连接以接收第一电压。
第二下拉电路241可以实现为包括第二十七晶体管T27和第二十八晶体管T28。第二十七晶体管T27的栅极配置为和第二下拉控制节点PD_CN2连接，第一极配置为和第三电压端VGH2连接以接收第三电压，第二极配置为和第二下拉节点PD2连接；第二十八晶体管T28的栅极配置为和上拉节点PU连接，第一极配置为和第二下拉节点PD2连接，第二极配置为和第一电压端VGL连接以接收第一电压。
第二下拉控制电路251可以实现为包括第二十九晶体管T29和第二十晶体管T20。第二十九晶体管T29的栅极和其自身的第一极彼此电连接，且配置为都和第三电压端VGH2连接以接收第三电压，第二极配置为和第二下拉控制节点PD_CN2连接；第二十晶体管T20的栅极配置为和上拉节点PU连接，第一极配置为和第二下拉控制节点PD_CN2连接，第二极配置为和第一电压端VGL连接以接收第一电压。
上拉节点降噪电路260可以实现为第十一晶体管T11和第二十一晶体管T21。第十一晶体管T11的栅极配置为和第一下拉节点PD1连接，第一极配置为和上拉节点PU连接，第二极配置为和第一电压端VGL连接以接收第一电压。第十一晶体管T11由于第一下拉节点PD1处于高电位时导通，将上拉节点PU和第一电压端VGL连接，从而可以对上拉节点PU下拉以实现降噪。第二十一晶体管T21的栅极配置为和第二下拉节点PD2连接，第一极配置为和上拉节点PU连接，第二极配置为和第一电压端VGL连接以接收第一电压。第二十一晶体管T21由于第二下拉节点PD2处于高电位时导通，将上拉节点PU和第一电压端VGL连接，从而可以对上拉节点PU下拉以实现降噪。
输出降噪电路270可以实现为第十二晶体管T12和第二十二晶体管T22。第十二晶体管T12的栅极配置为和第一下拉节点PD1连接，第一极配置为和第一输出端OUT1连接，第二极配置为和第一电压端VGL连接以接收第一电压。第十二晶体管T12由于第一下拉节点PD1处于高电位时导通，将第一输出端OUT1和第一电压端VGL连接，从而可以对第一输出端OUT1降噪。第二十二晶体管T22的栅极配置为和第二下拉节点PD2连接，第一极配置为和第一输出端OUT1连接，第二极配置为和第一电压端VGL连接以接收第一电压。第二十二晶体管T22由于第二下拉节点PD1处于高电位时导通，将第一输出端OUT1和第一电压端VGL连接，从而可以对第一输出端OUT1降噪。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。
例如，如图5所示，该移位寄存器单元200中的晶体管均采用N型晶体管，第一电压端VGL保持输入直流低电平的第一电压，第二电压端VGH1保持输入直流高电平的第二电压，第三电压端VGH2保持输入直流高电平的第三电压，时钟信号端CLK输入时钟信号。
图6为图1中所示的移位寄存器单元的一种具体实现示例的电路示意图。如图6所示，该移位寄存器单元10包括输出控制电路100和移位寄存器电路200。例如，输出控制电路100采用如图3所示的电路结构，移位寄存器电路200采用如图5所示的电路结构。输出控制电路100和移位寄存器电路200的连接关系如图6所示，且第一输出端OUT1与第二输出端OUT2彼此电连接。
需要指出的是，本公开的实施例中移位寄存器电路不限于上面描述的示例，凡是能够级联以构成栅极驱动电路以输出多级扫描信号的移位寄存器电路都可以应用在本公开的实施例中。
本公开的实施例提供一种栅极驱动电路20，包括多个级联的移位寄存器单元10，例如，这里以每个移位寄存器单元10采用如图6所示电路结构为例进行说明，但是本公开的实施例不限于此。
该栅极驱动电路20还包括2m(m为大于0的整数)条时钟信号线，配置为向各级移位寄存器单元提供时钟信号。例如，如图7A或图8A所示的栅极驱动电路中，包括两条时钟信号线，则m等于1；在图9A所示的栅极驱动电路中，包括四条时钟信号线，则m等于2。
在该栅极驱动电路中，除最后m级移位寄存器单元外，其余各级移位寄存器单元的第二输入端和与其相隔m-1级的下级移位寄存器单元的第一输出端连接。例如，如图7A或图8A所示，当包两条时钟信号线时，即当m为1时，则相隔m-1级即为相隔0级，即二者紧密相邻。例如，在如图7A或图8A所示的栅极驱动电路中，除最后1级移位寄存器单元外，其余各级移位寄存器单元的第二输入端和其下级移位寄存器单元的第一输出端连接，即和与其相隔0级的下级移位寄存器单元的第一输出端连接。例如，如图9A所示，当包括四条时钟信号线时，即m等于2时，该栅极驱动电路的连接方式为：除最后两级移位寄存器单元外，其余各级移位寄存器单元的第二输入端和与其相隔1级的下级移位寄存器单元的第一输出端连接。
例如，对于最后m级移位寄存器单元的第二输入端，可以单独为其提供输入信号，或者将其和第1级至第m级移位寄存器单元的第一输出端依次连接。例如，在如图7A或图8A所示的栅极驱动电路中，对于最后1级移位寄存器单元的第二输入端，可以单独为其提供第二输入信号，或者将其和第1级移位寄存器单元的第一输出端连接。例如，在如图9A所示的栅极驱动电路中，对于最后两级移位寄存器单元的第二输入端，可以单独为其提供第二输入信号，或者将其和第1级至第2级移位寄存器单元的第一输出端依次连接，例如，最后1级移位寄存器单元的第二输入端和第2级移位寄存器单元的第一输出端连接，最后第2级移位寄存器单元的第二输入端和第1级移位寄存器单元的第一输出端连接。
除第1级(m＝1时，即包括两条时钟信号线时)或第1级至第m级(m大于1时)移位寄存器单元外，其余各级移位寄存器单元的第一输入端和与其相隔m-1级的上级移位寄存器单元的第一输出端连接，可以为第1级至第m级移位寄存器单元的第一输入端单独提供第一输入信号，或者将其和最后m级移位寄存器单元的第一输出端依次连接，例如，第1级或第1级至第m级连接方式和与其同级的第二复位端的连接方式相同，将在下面进行详细地介绍；除最后m级移位寄存器单元外，其余各级移位寄存器单元的第一复位端和与其相隔m-1级的下级移位寄存器单元的第一输出端连接；可以为最后m级移位寄存器单元的第一复位端单独提供复位信号(例如，与同级的第二输入端的第二输入信号相同)，或者将其和第1级至第m级移位寄存器单元的第一输出端依次连接，例如，其连接方式和与其同级的第二输入端的连接方式相同，在此不再赘述。
各级移位寄存器单元的输出控制电路的第二复位端和触发信号线连接，例如，如图7A所示；或者，除第1级(m＝1时，即包括两条时钟信号线时)或第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的输出控制电路的第二复位端和与其相隔m-1级的上级移位寄存器单元的第一输出端连接，例如，可以为第1级至第m级移位寄存器单元的第二复位端单独提供第二复位信号(例如，与同级的第一输入端的信号相同)，或者将其和最后m级移位寄存器单元的第一输出端依次连接。例如，如图8A所示，包括两条时钟信号线，即m等于1，在该栅极驱动电路中，除第1级移位寄存器单元外，其余各级移位寄存器单元的输出控制电路的第二复位端和其上级移位寄存器单元的第一输出端连接，即和与其相隔0级的上级移位寄存器单元的第一输出端连接，例如，可以为第1级移位寄存器单元的第二复位端单独提供第二复位信号(例如，与同级的第一输入端的信号相同)，或者将其和最后1级移位寄存器单元的第一输出端连接。例如，如图9A所示，除第1级和第2级移位寄存器单元外，其余各级移位寄存器单元的输出控制电路的第二复位端和与其相隔1级的上级移位寄存器单元的第一输出端连接，例如，可以为第1级和第2级移位寄存器单元的第二复位端单独提供第二复位信号(例如，与同级的第一输入端的信号相同)，或者将其和最后两级移位寄存器单元的第一输出端依次连接，例如，第1级移位寄存器单元的第二复位端单独和最后第2级移位寄存器单元的第一输出端连接，第2级移位寄存器单元的第二复位端单独和最后1级移位寄存器单元的第一输出端连接。
例如，如图7A示，本公开实施例的一个示例提供一种栅极驱动电路20，包括多个级联的移位寄存器单元10、第一时钟信号线CLK1、第二时钟信号线CLK2和触发信号线STV1。例如，每个移位寄存器单元10采用如图6所示电路结构。需要注意的是，该栅极驱动电路10还可以包括四条、六条或八条时钟信号线，时钟信号线的条数视具体情况而定，本公开的实施例在此不作限定。
例如，如图7A所示，该移位寄存器单元的每个还包括时钟信号端CLK，且配置为和第一时钟信号线CLK1或第二时钟信号线CLK2连接以接收第一时钟信号或第二时钟信号。第一时钟信号线CLK1和第2n-1(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n级移位寄存器单元的时钟信号端CLK连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如还可以采用：第一时钟信号线CLK1和第2n(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n-1级移位寄存器单元的时钟信号端CLK连接。
需要说明的是，图7A中所示的OUT1_N-1表示第N-1级移位寄存器单元的第一输出端，OUT1_N表示第N级移位寄存器单元的第一输出端，OUT1_N+1表示第N+1级移位寄存器单元的第一输出端……。图7A中所示的OUT2_N-1表示第N-1级输出控制电路的第二输出端，OUT2_N表示第N级输出控制电路的第二输出端，OUT2_N+1表示第N+1级输出控制电路的第二输出端…..。以下各实施例中的附图标记与此类似，不再赘述。
例如，如图7A所示，该栅极驱动电路20还可以包括时序控制器300。例如，该时序控制器300可以被配置为和触发信号线STV1、第一时钟信号线CLK1以及第二时钟信号线CLK2连接，以向各移位寄存器单元提供触发信号和时钟信号。例如，时序控制器300还可以被配置为复位信号RESET。
例如，如图7A或图8A所示，除最后一级移位寄存器单元外，其余各级移位寄存器单元的第二输入端和其下级移位寄存器单元的第一输出端连接，例如，可以为最后一级移位寄存器单元的第二输入端单独提供输入信号，或者将其和第1级移位寄存器单元的第一输出端连接；除最后一级移位寄存器单元外，其余各级移位寄存器单元的第一复位端RST1和下一级移位寄存器单元的第一输出端OUT1连接；除第1级移位寄存器单元外，其余各级移位寄存器单元的第一输入端INPUT1和上一级移位寄存器单元的第一输出端OUT1连接。例如，如图7A所示，各级移位寄存器单元的输出控制电路100的第二复位端RST2均与触发信号线STV1连接以接收触发信号，以在每一帧开始扫描时对各级输出控制电路100的第一节点同时进行复位，从而保证了在第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出有效输出电平期间之前，第N级移位寄存器单元响应于第二复位信号对第N级移位寄存器单元的第一节点进行复位，从而不影响各级移位寄存器电路的正常输出。例如，在本示例中，第二复位信号为触发信号。
例如，第1级移位寄存器单元的第一输入端INPUT1可以与触发信号线STV1相连，且配置为接收触发信号STV，或将其与最后1级移位寄存器单元的第一输出端连接，最后一级移位寄存器单元的第一复位端RST1可以被配置为接收单独提供的第一复位信号RESET1(例如与同级的第二输入端的信号相同)或将其与第1级移位寄存器单元的第一输出端连接，为简洁起见第一复位信号RESET1在图7A中未示出。
需要说明的是，在本公开的实施例中，一个移位寄存器单元B是另一个移位寄存器单元A的下级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上晚于移位寄存器单元A输出的栅极扫描信号。相应地，一个移位寄存器单元B是另一个移位寄存器单元A的上级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上早于移位寄存器单元A输出的栅极扫描信号。以下各实施例与此相同，不再赘述。
例如，触发信号线STV1、第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序可以采用图7B中所示的信号时序，以实现栅极驱动电路20逐行输出栅极扫描信号的功能。
下面结合图7B所示的信号时序图，对图7A中所示的栅极驱动电路20的工作原理进行说明，在图7B中，有效输出电平为高电平，而无效输出电平为低电平；第一时钟信号CLK1和第二时钟信号CLK2彼此互补。
在图7B所示的第一阶段1、第二阶段2和第三阶段共三个阶段中，该栅极驱动电路20可以分别进行如下操作。例如，本公开的实施例以栅极驱动电路20中的第N级移位寄存器单元的工作原理为例进行介绍，其余各级的移位寄存器单元的工作原理与此类此，在此不再赘述。例如，第N级移位寄存器单元包括第N级移位寄存器电路和第N级输出控制电路。
需要说明的是，如图7B所示，在本示例中，第N帧为逐级输出栅极扫描信号的阶段，第N+1帧为与第N帧相邻的下一次逐级输出栅极扫描信号的阶段。
需要说明的是，图7C为图3中所示的输出控制电路100处于第二阶段2时的示意图，图7D为图3中所示的输出控制电路100处于第三阶段3时的示意图。另外图7C和图7D中用虚线标识的晶体管均表示在对应阶段内处于截止状态，图7C和图7D中带箭头的虚线表示输出控制电路在对应阶段内的电流方向。图7C和图7D中所示的晶体管均以N型晶体管为例进行说明，即各个晶体管的栅极在接入高电平时导通，而在接入低电平时截止。
在第一阶段1，触发信号线STV提供低电平信号，第一时钟信号线CLK1提供高电平信号，由于第N级移位寄存器单元的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段时钟信号端CLK输入的高电平输出至第N级移位寄存器单元的第一输出端OUT1_N，例如，将该高电平称为有效输出电平，即在此阶段，第N级移位寄存器单元的第一输出端OUT1处于输出有效输出电平期间；由于第二时钟信号线CLK2提供低平信号，由于第N+1级移位寄存器单元的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段时钟信号端CLK输入的低电平输出至第N+1级移位寄存器单元的第一输出端OUT1_N+1。由于第N级输出控制电路100的第二输入端INPUT2和第N+1级移位寄存器单元的第一输出端OUT1_N+1连接，因此，在此阶段，输出控制电路100处于截止状态，由于第N级移位寄存器单元的输出控制电路100的第二输出端OUT2_N与第N级移位寄存器单元的移位寄存器电路的第一输出端OUT1_N连接，所以，在此阶段，第N级移位寄存器单元的输出控制电路100的第二输出端OUT2_N输出高电平信号。需要说明的是，图7B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
在第二阶段2，触发信号线STV提供低电平信号，第一时钟信号线CLK1提供低电平信号，由于第N级移位寄存器单元的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段时钟信号端CLK输入的低电平输出至第N级移位寄存器单元的第一输出端OUT1_N，例如，将该低电平称为无效输出电平，即在此阶段，第N级移位寄存器单元的第一输出端OUT1处于输出无效输出电平期间；由于第二时钟信号线CLK2提供高平信号，由于第N+1级移位寄存器单元的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段时钟信号端CLK输入的高电平输出至第N+1级移位寄存器单元的第一输出端OUT1_N+1，所以，在此阶段，第N+1级移位寄存器单元的第一输出端OUT1处于输出有效输出电平期间。
如图7B和图7C所示，由于第N级输出控制电路100的第二输入端INPUT2和第N+1级移位寄存器单元的第一输出端OUT1_N+1连接，因此第N级输出控制电路100的第二输入端INPUT2接收高电平信号。在此阶段，第二晶体管T2响应于第二输入端INPUT2接收的输入高电平信号导通，第一晶体管响应于第一节点N1的高电平导通，同时，第三晶体管T3响应于触发信号的低电平截止。
如图7C所示，在第二阶段2，图3所示的输出控制电路100形成一条第一节点N1的充电路径(如图7C中带箭头的虚线1所示)和一条第二输出端的无效输出电平的输出路径(如图7C中带箭头的虚线2所示)。由于第二晶体管T2导通，所以在第二输出入端INPUT2接收的第N+1级移位寄存器单元的第一输出端输出的有效输出电平对第一节点N1充电至高电平；第一晶体管T1在第一节点N1的高电平的控制下导通，使得第N级移位寄存器单元的输出控制电路的第二输出端OUT2和第一电压端VGL连接，使得第二输出端OUT2输出第一电压，即输出无效输出电平，由于第二输出端和第一输出端连接，所以第N级移位寄存器单元的移位寄存器电路的第一输出端OUT1_N的输出也被拉低以输出无效输出电平，因此，第N级移位寄存器单元的第一输出端进入非输出有效输出电平期间。
在第三阶段3，进入第N+1帧扫描期间，同时第N级移位寄存器单元的移位寄存器电路的第一输出端依然处于输出非有效输出电平期间；触发信号线STV1提供高电平信号，由于第N级输出控制电路100的第二复位端RST2和触发信号线STV1连接，所以在此阶段，所有移位寄存器单元的输出控制电路的第一节点复位子电路开启。
如图7D所示，在第三阶段3，第三晶体管响应于第二复位端接收的第二复位信号(即触发信号)导通，第一晶体管T1在第一节点N1的低电平的控制下截止，第二晶体管T2在第二输入端输入的输入信号的控制下截止。
如图7D所示，在第三阶段3，图3所示的输出控制电路100形成一条第一节点N1的复位路径(如图7D中带箭头的虚线所示)。由于第三晶体管T3导通，使得第一节点N1和第一电压端VGL连接，第一节点N1放电至第一电压(低电平)，此时第一存储电容C1的第一极和第二极都连接到第一电压端VGL，因此第一存储电容C1被放电，并继续将稳定第一节点N1的电压，因此第一晶体管T1在第一节点的电平的控制下截止，从而关闭对移位寄存器单元第一输出端OUT1的控制，以保证在第N+1帧扫描阶段，各级移位寄存器单元的第一输出端能够正常输出有效输出电平。
图8A为本公开一实施例提供的另一示例的栅极驱动电路20。图8A中所示的栅极驱动电路与图7A中所示的栅极驱动电路的结构类似，区别在于：该栅极驱动电路20中，除第1级输出控制电路外，其余各级输出控制电路100的第二复位端RST2与上级移位寄存器单元的第一输出端连接；第1级移位寄存器单元的输出控制电路的第二复位端RST2可以被配置为接收单独提供的第二复位信号RESET2或将其与最后1级移位寄存器单元的第一输出端连接，从而保证了在第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出有效输出电平期间之前，第N级移位寄存器单元响应于第二复位信号对第N级移位寄存器单元的第一节点进行复位。在本示例中，第二复位信号为上级移位寄存器单元的第一输出端的输出信号。需要注意的是，为了简洁起见，图8A中未示出触发信号线STV1和第二复位信号RESET2。
例如，触发信号线STV1、第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序可以采用图8B中所示的信号时序，以实现栅极驱动电路20逐行输出栅极扫描信号的功能。
下面结合图8B所示的信号时序图，对图8A中所示的栅极驱动电路20的工作原理进行说明，在图8B中，有效输出电平为高电平，而无效输出电平为低电平；第一时钟信号CLK1和第二时钟信号CLK2彼此互补。
在图8B所示的第一阶段1、第二阶段2和第三阶段共三个阶段中，该栅极驱动电路20可以分别进行如下操作。如图8B所示，图8A中所示的栅极驱动电路20的工作原理与图7A中所示的栅极驱动电路的工作原理类似，区别在于第三阶段。因此，类似的部分不再详述，下面对第三阶段栅极驱动电路20的具体工作过程进行说明。
在第三阶段3，第二时钟信号线CLK2提供高电平，由于第N-1级移位寄存器单元的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段时钟信号端CLK输入的高电平输出至第N-1级移位寄存器单元的第一输出端OUT1_N-1。因此，在此阶段，第N-1级移位寄存器单元的第一输出端OUT1处于输出有效输出电平期间。由于第N级移位寄存器单元的输出控制电路的第二复位端与第N-1级移位寄存器单元的第一输出端OUT1_N-1连接，因此，在此阶段第N级移位寄存器单元的输出控制电路的第一节点复位子电路开启，对第一节点进行复位，从而不影响与第N-1级移位寄存器单元级联的第N级移位寄存器电路的正常输出。
在此阶段，输出控制电路的工作原理与图7D中所示的电路示意图类似，在此不再赘述。
本公开一实施例还提供一种栅极驱动电路20。如图9A所示，该栅极驱动电路20包括多个级联的移位寄存器单元10、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4。例如，每个移位寄存器单元10采用如图6所示电路结构。
例如，如图9A所示，多个移位寄存器单元中的移位寄存器电路中的每个还包括时钟信号端CLK，且配置为根据移位寄存器单元级联中的顺序与对应的时钟信号线连接以接收第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号。第一时钟信号线CLK1例如和第4n-3(n为大于0的整数)级移位寄存器单元的时钟信号端连接；第二时钟信号线CLK2例如和第4n-2级移位寄存器单元的时钟信号端连接；第三时钟信号线CLK3例如和第4n-1级移位寄存器单元的时钟信号端连接；第四时钟信号线CLK4例如和第4n级移位寄存器单元的时钟信号端连接。
如图9A所示，除最后两级移位寄存器单元外，其余各级移位寄存器单元的第二输入端和与其相隔一级的下级移位寄存器单元的第一输出端连接，例如，最后两级移位寄存器单元的第二输入端可以被配置为接收单独提供的第二输入信号，或者，最后一级移位寄存器单元的第二输入端和第2级移位寄存器单元的第一输出端连接，最后第2级移位寄存器单元的第二输入端和第1级移位寄存器单元的第一输出端连接；除第1级、第2级移位寄存器单元外，其余各级移位寄存器单元的第一输入端和与其相隔一级的上级移位寄存器单元的第一输出端连接；除最后两级移位寄存器单元外，其余各级移位寄存器单元的第一复位端和与其相隔一级的下级移位寄存器单元的第一输出端连接；除第1级、第2级移位寄存器单元外，其余各级输出控制电路的第二复位端和与其相隔一级的上级移位寄存器单元的第一输出端连接，例如，第1级、第2级移位寄存器单元的第二复位端可以被配置为接收单独提供的第二复位信号，或者，第1级移位寄存器单元第二复位端和最后第2级移位寄存器单元的第一输出端连接，第2级移位寄存器单元的第二复位端和最后一级移位寄存器单元的第一输出端连接。
例如，第1级、第2级移位寄存器单元的第一输入端可以被配置为接收触发信号STV，或者，第1级移位寄存器单元的第一输入端与最后第2级移位寄存器单元的第一输出端连接，第2级移位寄存器单元的第一输入端与最后1级移位寄存器单元的第一输出端连接；最后两级移位寄存器单元的第一复位端可以被配置为接收单独提供的第一复位信号RESET1，或者，最后第2级移位寄存器单元的第一复位端RST1可以和第1级移位寄存器单元的第一输出端连接，最后1级移位寄存器单元的第一复位端RST1可以和第2级移位寄存器单元的第一输出端连接，为了简洁起见，触发信号STV和第一复位信号RESET1在图9A中未示出。
例如，如图9A所示，该栅极驱动电路20还可以包括时序控制器300。例如，该时序控制器300可以被配置为第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4连接，以向各移位寄存器单元提供触控扫描控制信号和时钟信号。时序控制器300还可以被配置为提供触发信号STV以及复位信号RESET。例如，该触发信号STV由触发信号线STV1提供，为了简洁起见，图9A中未示出。
例如，触发信号线STV1、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4上提供的时钟信号时序可以采用图9B中所示的信号时序，以实现栅极驱动电路20逐行输出栅极扫描信号的功能。
时钟信号线上的时钟信号在传输的过程中会产生衰减，可能会造成对后面的栅线的充电电压不足。通过多条时钟信号线向栅极驱动电路的各级移位寄存器单元提供时钟信号，可以降低每一条时钟信号线上的负载，进而提高充电率。
需要说明的是，本公开的实施例中提供的栅极驱动电路还可以包括六条、八条等更多条时钟信号线，本公开的实施例对此不作限定。
下面结合图9B所示的信号时序图，对图9A中所示的栅极驱动电路20的工作原理进行说明，在图9B中，有效输出电平为高电平，而无效输出电平为低电平；第一时钟信号CLK1至第四时钟信号CLK4依次延后1/2个方波宽度，且第一时钟信号CLK1和第三时钟信号CLK3彼此互补，第二时钟信号CLK2和第四时钟信号CLK4彼此互补。
在图9B所示的第一阶段1至第六阶段共六个阶段中，该栅极驱动电路20可以分别进行如下操作。需要注意的是，本公开实施例以第N+1级移位寄存器单元的工作原理为例进行说明，其余各级移位寄存器单元的工作原理与此类似，不再赘述。
在第一阶段1，第三时钟信号线CLK3提供高电平信号，由于第N+1级移位寄存器单元的时钟信号端CLK和第三时钟信号线CLK3连接，所以在此阶段时钟信号端CLK输入的高电平输出至第N+1级移位寄存器单元的第一输出端OUT1_N+1，例如，将该高电平称为有效输出电平，即在此阶段，第N+1级移位寄存器单元的第一输出端OUT1_N+1处于输出有效输出电平期间；第一时钟信号线CLK1提供低平信号，由于第N+3级移位寄存器单元(图中未示出)的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段时钟信号端CLK输入的低电平输出至第N+3级移位寄存器单元的第一输出端OUT1_N+3。由于第N+1级输出控制电路100的第二输入端INPUT2和第N+3级移位寄存器单元的第一输出端OUT1_N+3连接，因此，在此阶段，输出控制电路100处于截止状态，由于第N+1级移位寄存器单元的输出控制电路100的第二输出端OUT2_N+1与第N+1级移位寄存器单元的移位寄存器电路200的第一输出端OUT1_N+1连接，所以，在此阶段，第N+1级移位寄存器单元的输出控制电路100的第二输出端OUT2_N+1输出高电平信号。需要说明的是，图9B中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
在第二阶段2，第四时钟信号线CLK4提供高电平信号，由于第N+2级移位寄存器单元的时钟信号端CLK和第四时钟信号线CLK4连接，所以在此阶段时钟信号端CLK输入的高电平输出至第N+2级移位寄存器单元的第一输出端OUT1_N+2，因此，在此阶段，第N+2级移位寄存器单元的第一输出端OUT1_N+2处于输出有效输出电平期间。
在第三阶段3，第三时钟信号线CLK3提供低电平信号，由于第N+1级移位寄存器单元的时钟信号端CLK和第三时钟信号线CLK3连接，所以在此阶段时钟信号端CLK输入的低电平输出至第N+1级移位寄存器单元的第一输出端OUT1_N+1，例如，将该低电平称为无效输出电平，即在此阶段，第N+1级移位寄存器单元的第一输出端OUT1_N+1处于输出无效输出电平期间；第一时钟信号线CLK1提供高电平信号，由于第N+3级移位寄存器单元的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段时钟信号端CLK输入的高电平输出至第N+3级移位寄存器单元的第一输出端OUT1_N+3，因此，在此阶段，第N+3级移位寄存器单元的第一输出端OUT1_N+3处于输出有效输出电平期间。
由于第N+1级移位寄存器单元的第二输入端INPUT2和第N+3级移位寄存器单元的第一输出端OUT1_N+1连接，因此第N+1级移位寄存器单元的第二输入端INPUT2接收高电平信号，从而对第一节点N1进行充电，以保证第N+1级移位寄存器单元的第一输出端OUT_N+1进入输出无效输出信号的过程。第N+1级移位寄存器单元的第二输入端INPUT2接收高电平信号时的工作过程与图7C中所示的输出控制电路的工作原理类似，在此不再赘述。
在第四阶段4，第一时钟信号线CLK1提供高电平信号，由于第N-1级移位寄存器单元的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段时钟信号端CLK输入的高电平输出至第N-1级移位寄存器单元的第一输出端OUT1_N-1，因此，在此阶段，第N-1级移位寄存器单元的第一输出端OUT1_N-1处于输出有效输出电平期间。由于第N+1级移位寄存器单元的第二复位端RST2与第N-1级移位寄存器单元的第一输出端OUT1_N-1连接，因此，第N+1级移位寄存器单元的第二复位端RST2接收高电平信号，从而在所述第N+1级移位寄存器单元的移位寄存器电路的第一输出端OUT1_N+1进入输出有效输出电平期间之前,对第N+1级移位寄存器单元的第一节点N1_N+1进行复位，从而保证第N+1级移位寄存器单元的正常输出。第N+1级移位寄存器单元的第二复位端RST2接收高电平信号的工作过程与图7D中所示的输出控制电路的工作原理类似，在此不再赘述。
在第五阶段5，第二时钟信号线CLK2提供高电平信号，第N级移位寄存器单元进入有效输出电平期间。
在第六阶段6，第三时钟信号线CLK3提供高电平信号，第N+1级移位寄存器单元进入有效输出电平期间。
需要说明的是，当采用本公开的实施例提供的栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，每行栅线例如用于驱动一行像素单元的像素电路，像素电路的开关晶体管的栅极与栅线连接，栅极驱动电路20中的各级移位寄存器单元的第一输出端或第二输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限定。
本公开的实施例还提供一种显示装置1，如图10所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。该显示装置1包括由多个像素单元40构成的像素阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号给像素阵列；栅极驱动电路20用于提供栅极扫描信号给像素阵列。数据驱动电路30通过数据线31与像素单元40电连接，栅极驱动电路20例如具体实现为GOA，直接制备在该显示装置的阵列基板上，且通过栅线21与像素单元40电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
需要说明的是，为表示清楚、简洁，并没有给出该显示装置1的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本发明的实施例对此不做限制。
本公开一实施例还提供一种驱动方法，例如用于显示装置的栅极驱动电路，该驱动方法可以包括如下操作：
在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出有效输出电平期间，控制第N级移位寄存器单元的输出控制电路的第二输出端输出无效输出电平；
在第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出有效输出电平期间之前，对第N级移位寄存器单元的第一节点进行复位。
进一步地，对于图3所示的示例，在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出所述有效输出电平期间，控制第N级移位寄存器单元的输出控制电路的第二输出端输出无效输出电平包括：在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出有效输出电平期间，第三晶体管T3在第二复位信号的控制下截止，第二晶体管T2响应于第二输入端接收的第二输入信号而导通，从而对第一节点N1进行充电，第一晶体管T1在第一节点N1的电平的控制下导通，从而将第二输出端与第一电压端VGL连接，从而控制第二输出端输出无效输出电平；在第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出有效输出电平期间之前，对第N级移位寄存器单元的输出控制电路的第一节点进行复位包括：在第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出有效输出电平期间之前，第二晶体管T2在第二输入端接收的第二输入信号的控制截止，第三晶体管T3在第二复位信号的控制下导通，使得第一节点N1与第一电压端VGL连接，从而对第一节点N1进行复位，使得第一晶体管T1在第一节点N1的电平的控制下截止。
进一步地，在一个示例中，栅极驱动电路包括2m条时钟信号线，该驱动方法更具体地可以依次包括如下操作：
第一阶段，第N级移位寄存器单元的第一输出端输出有效输出电平；
第二阶段，第N+m级移位寄存器单元的第一输出端输出有效输出电平，第N级移位寄存器单元的输出控制电路在第N+m级移位寄存器单元的第一输出端输出的有效输出电平的控制下对其第一节点进行充电，第N级移位寄存器单元的第一输出端输出无效输出电平；
第N级移位寄存器单元的第一输出端进入非输出有效输出电平期间；
第三阶段，在第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出有效输出电平期间之前，第N级移位寄存器单元响应于第二复位信号对第N级移位寄存器单元的第一节点进行复位。
例如，对于图7A和图8A所示的示例，包括两条时钟信号线时，m等于1；对于图9A所示的示例，包括四条时钟信号线时，m等于2。需要注意的是，m的取值与时钟信号线的条数有关，视具体情况而定，本公开的实施例对此不作限定。
需要说明的，其余各级移位寄存器单元的驱动方法与第N级移位寄存器单元的驱动方法类似，在此不再赘述。
本公开的实施例提供的栅极驱动电路20的驱动方法的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。
Claims (14)
1.一种移位寄存器单元，包括移位寄存器电路和输出控制电路；
其中，所述移位寄存器电路包括第一输入端、第一输出端和第一复位端，所述移位寄存器电路配置为根据所述第一输入端接收的第一输入信号在所述第一输出端输出有效输出电平，且配置为根据所述第一复位端接收的第一复位信号复位；
所述输出控制电路包括第二输入端、第二输出端和第二复位端，所述第二输出端与所述第一输出端电连接，所述输出控制电路配置为根据所述第二输入端接收的第二输入信号在所述第二输出端输出无效输出电平，从而将所述第一输出端控制为所述无效输出电平，且配置为根据所述第二复位端接收的第二复位信号复位。
2.根据权利要求1所述的移位寄存器单元，其中，所述输出控制电路还包括控制选择子电路和第一节点，所述控制选择子电路配置为在所述第一节点的电平的控制下，在所述第二输出端输出所述无效输出电平，从而将所述第一输出端在非输出期间控制在所述无效输出电平。
3.根据权利要求2所述的移位寄存器单元，其中，所述输出控制电路还包括第一节点控制子电路和第一节点复位子电路；其中，
所述第一节点控制子电路配置为响应于所述第二输入信号对所述第一节点进行充电以将所述第一节点的电平调整为开启所述控制选择子电路的电平；
所述第一节点复位子电路配置为响应于所述第二复位信号对所述第一节点进行复位。
4.根据权利要求2所述的移位寄存器单元，其中，所述控制选择子电路包括：
第一晶体管，其中，所述第一晶体管的栅极和所述第一节点连接，所述第一晶体管的第一极和所述第二输出端连接，所述第一晶体管的第二极和第一电压端连接以接收第一电压。
5.根据权利要求3所述的移位寄存器单元，其中，所述第一节点控制子电路包括：
第二晶体管，其中，所述第二晶体管的栅极和第一极彼此电连接，且配置为都和所述第二输入端连接以接收所述第二输入信号，所述第二晶体管的第二极配置为和所述第一节点连接；以及
第一存储电容，其中，所述第一存储电容的第一极和所述第一节点连接，所述第一存储电容的第二极和参考电压端连接以接收参考电压。
6.根据权利要求3所述的移位寄存器单元，其中，所述第一节点复位子电路包括：
第三晶体管，其中，所述第三晶体管的栅极和所述第二复位端连接以接收所述第二复位信号，所述第三晶体管的第一极和所述第一节点连接，所述第三晶体管的第二极和第一电压端连接以接收第一电压。
7.一种栅极驱动电路，包括多个级联的如权利要求1-6任一所述的移位寄存器单元。
8.根据权利要求7所述的栅极驱动电路，其中，
除最后m级移位寄存器单元外，其余各级移位寄存器单元的第二输入端和与其相隔m-1级的下级移位寄存器单元的第一输出端连接；
除第1级至第m级移位寄存器单元外，其余各级移位寄存器单元的第一输入端和与其相隔m-1级的上级移位寄存器单元的第一输出端连接；
除最后m级移位寄存器单元外，其余各级移位寄存器单元的第一复位端和与其相隔m-1级的下级移位寄存器单元的第一输出端连接；
其中，m为大于0的整数。
9.根据权利要求8所述的栅极驱动电路，还包括触发信号线，其中，
各级移位寄存器单元的第二复位端和所述触发信号线连接。
10.根据权利要求8所述的栅极驱动电路，其中，除第1级至第m级移位寄存器单元外，各级移位寄存器单元的第二复位端和与其相隔m-1级的上级移位寄存器单元的第一输出端连接。
11.一种显示装置，包括如权利要求7-10任一所述的栅极驱动电路。
12.一种如权利要求7-10任一所述的栅极驱动电路的驱动方法，包括：
在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出所述有效输出电平期间，控制所述第N级移位寄存器单元的输出控制电路的第二输出端输出所述无效输出电平；
在所述第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出所述有效输出电平期间之前，对所述第N级移位寄存器单元的输出控制电路的第一节点进行复位；
N为大于0的整数。
13.根据权利要求12所述的驱动方法，其中，所述在第N级移位寄存器单元的移位寄存器电路的第一输出端非输出所述有效输出电平期间，控制所述第N级移位寄存器单元的输出控制电路的第二输出端输出所述无效输出电平包括：
在所述第N级移位寄存器单元的移位寄存器电路的第一输出端非输出所述有效输出电平期间，第三晶体管在所述第二复位信号的控制下截止，第二晶体管响应于所述第二输入端接收的第二输入信号而导通，从而对所述第一节点进行充电，第一晶体管在所述第一节点的电平的控制下导通，从而将所述第二输出端与第一电压端连接，从而控制所述第二输出端输出所述无效输出电平。
14.根据权利要求12所述的驱动方法，其中，所述在所述第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出所述有效输出电平期间之前，对所述第N级移位寄存器单元的输出控制电路的第一节点进行复位包括：
在所述第N级移位寄存器单元的移位寄存器电路的第一输出端进入输出所述有效输出电平期间之前，第二晶体管在所述第二输入端接收的第二输入信号的控制下截止，第三晶体管在所述第二复位信号的控制下导通，使得所述第一节点与第一电压端连接，从而对所述第一节点进行复位，使得第一晶体管在所述第一节点的电平的控制下截止。
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