CN114333666B - 栅极驱动电路及其驱动方法和显示面板 - Google Patents

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Abstract

本公开实施例提供了一种栅极驱动电路及其驱动方法和显示面板。所述栅极驱动电路包括2N级移位寄存器，所述2N级移位寄存器包括交替设置的N个第一移位寄存器和N个第二移位寄存器，其中，所述N个第一移位寄存器级联连接为N级，并且被配置为在K个第一时钟信号的控制下产生N个第一输出信号；并且所述N个第二移位寄存器级联连接为N级，并且被配置为在K个第二时钟信号的控制下产生N个第二输出信号，其中K和N均为大于1的整数，K≤N。

Description

栅极驱动电路及其驱动方法和显示面板
技术领域
本公开涉及显示技术领域，具体涉及一种栅极驱动电路及其驱动方法和显示面板。
背景技术
在显示技术中，通常采用栅极驱动器阵列(GOA，Gate driver On Array)技术来实现栅极驱动电路，在GOA技术中将栅极驱动电路制作在阵列基板上，不需要额外绑定栅极驱动芯片就能对像素区中各个像素的栅极进行驱动。一般地，栅极驱动电路中的各个移位寄存器级联连接，从而使各个移位寄存器产生顺次移位的栅极驱动信号来逐行开启像素区的子像素，但是传统的栅极驱动电路结构导致在显示中存在局限性。
发明内容
本公开实施例提供了一种栅极驱动电路，包括2N级移位寄存器，所述2N级移位寄存器包括交替设置的N个第一移位寄存器和N个第二移位寄存器，其中，
所述N个第一移位寄存器级联连接为N级，并且被配置为在K个第一时钟信号的控制下产生N个第一输出信号；并且
所述N个第二移位寄存器级联连接为N级，并且被配置为在K个第二时钟信号的控制下产生N个第二输出信号，其中K和N均为大于1的整数，K≤N。
例如，N级第一移位寄存器中的第n级第一移位寄存器的输入信号端连接至第n-i级第一移位寄存器的输出信号端，所述第n级第一移位寄存器的复位信号端连接至第n+j级第一移位寄存器的输出信号端；并且
N级第二移位寄存器中的第n级第二移位寄存器的输入信号端连接至第n-i级第二移位寄存器的输出信号端，所述第n级第二移位寄存器的复位信号端连接至第n+j级第二移位寄存器的输出信号端，其中n、i、j均为大于0的整数，K为偶数，1＜n＜N，1≤i≤K/2，K/2+1≤j≤K-1。
例如，K＝6，i＝3，j＝4。
例如，K＝4，i＝2，j＝3。
例如，K＝8，i＝4，j＝5。
例如，N级第一移位寄存器中的第1级至第i级第一移位寄存器的输入信号端连接为接收第一启动信号；并且
N级第二移位寄存器中的第1级至第i级第二移位寄存器的输入信号端连接为接收第二启动信号。
例如，N级第一移位寄存器中的第N-j+1级至第N级第一移位寄存器的复位信号端以及所述N个第二移位寄存器中的第N-j+1级至第N级第二移位寄存器的复位信号端连接为接收总复位信号。
例如，所述第一移位寄存器为所述2N级移位寄存器中的奇数级移位寄存器，所述第二移位寄存器为所述2N级移位寄存器中的偶数级移位寄存器。
例如，所述N个第一移位寄存器分为至少一组，每组包括K个级联的第一移位寄存器，所述K个级联的第一移位寄存器的时钟信号端分别连接为接收所述K个第一时钟信号；
所述N个第二移位寄存器分为至少一组，每组包括K个级联的第二移位寄存器，所述K个级联的第二移位寄存器的时钟信号端分别连接为接收所述K个第二时钟信号。
例如，每个第一移位寄存器被配置为在所述第一移位寄存器的时钟信号端接收到的第一时钟信号的控制下基于所述第一移位寄存器的输入信号端的信号在所述第一移位寄存器的输出信号端输出第一输出信号，以及在所述第一移位寄存器的复位信号端的信号的控制下将所述第一移位寄存器的上拉节点复位；并且
每个第二移位寄存器被配置为在所述第二移位寄存器的时钟信号端接收到的第二时钟信号的控制下基于所述第二移位寄存器的输入信号端的信号在所述第二移位寄存器的输出信号端输出第二输出信号，以及在所述第一移位寄存器的复位信号端的信号的控制下将所述第一移位寄存器的上拉节点复位。
例如，每个第一移位寄存器还被配置为在所述第一移位寄存器的总复位端的信号的控制下将所述第一移位寄存器的上拉节点复位；
每个第二移位寄存器还被配置为在所述第二移位寄存器的总复位端的信号的控制下将所述第二移位寄存器的上拉节点复位，
其中所述N个第一移位寄存器的总复位端和所述N个第二移位寄存器的总复位端连接为接收总复位信号。
本公开实施例还提供了一种显示面板，包括上述栅极驱动电路。
本公开实施例还提供了一种上述栅极驱动电路的驱动方法，包括：
在第一模式下，开启2N级移位寄存器，使得所述2N级移位寄存器中的N个第一移位寄存器在K个第一时钟信号的控制下产生的N个第一输出信号，并且所述2N级移位寄存器中的N个第二移位寄存器在K个第二时钟信号的控制下产生的N个第二输出信号；
在第二模式下，开启所述N个第一移位寄存器使得所述N个第一移位寄存器在K个第一时钟信号的控制下产生顺序移位的N个第一输出信号，或者开启所述N个第二移位寄存器使得所述N个第二移位寄存器在K个第二时钟信号的控制下产生顺序移位的N个第二输出信号。
例如，在第二模式下，所述开启所述N个第一移位寄存器包括：向所述N个第一移位寄存器中的第1级至第i级第一移位寄存器施加有效的第一启动信号，并且向所述N个第二移位寄存器中的第1级至第i级第二移位寄存器施加无效的第二启动信号；所述开启所述N个第二移位寄存器包括：向所述N个第二移位寄存器中的第1级至第i级第二移位寄存器施加有效的第二启动信号，并且向所述N个第一移位寄存器中的第1级至第i级第一移位寄存器施加无效的第一启动信号，其中i为整数，且1≤i≤K/2。
附图说明
图1A示出了根据本公开实施例的移位寄存器的电路图。
图1B示出了图1A的移位寄存器的工作原理图。
图1C示出了根据本公开另一实施例的移位寄存器的电路图。
图2示出了一种栅极驱动电路的结构图。
图3A和图3B分别示出了一种栅极驱动电路的驱动方法在第一模式和第二模式下的信号时序图。
图4示出了图2的栅极驱动电路在第二模式下的工作原理图。
图5示出了图2的栅极驱动电路在第二模式下的输出信号的仿真图。
图6A和图6B分别示出了图2的栅极驱动电路在60Hz和120Hz刷新频率下的信号仿真图。
图6C示出了图2的栅极驱动电路在60Hz刷新频率下的输出信号与在120Hz刷新频率下的输出信号之间的对比图。
图7A和图7B示出了根据本公开一实施例的栅极驱动电路的结构图。
图8示出了根据本公开另一实施例的栅极驱动电路的结构图。
图9示出了根据本公开另一实施例的栅极驱动电路的结构图。
图10示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。
图11A示出了根据本公开一实施例的栅极驱动电路在第一模式下的信号时序图。
图11B示出了根据本公开另一实施例的栅极驱动电路在第一模式下的信号时序图。
图12A和图12B示出了根据本公开实施例的栅极驱动电路在第二模式下的信号时序图。
图13示出了根据本公开实施例的显示装置的示意框图。
具体实施方式
虽然将参照含有本公开的较佳实施例的附图充分描述本公开，但在此描述之前应了解本领域的普通技术人员可修改本文中所描述的公开，同时获得本公开的技术效果。因此，须了解以上的描述对本领域的普通技术人员而言为一广泛的揭示，且其内容不在于限制本公开所描述的示例性实施例。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。在其他情况下，公知的结构和装置以图示的方式体现以简化附图。
图1A示出了根据本公开实施例的移位寄存器的电路图。如图1A所示，移位寄存器100具有输入信号端IN、输出信号端OUT、上拉节点PU、时钟信号端CLK和复位信号端RST。移位寄存器100可以将输入信号端IN的信号提供至上拉节点PU，在上拉节点PU的电位的控制下基于时钟信号端CLK的信号在输出信号端OUT产生输出信号，以及在复位信号端RST的信号的控制下将上拉节点PU复位。移位寄存器100还可以具有下拉节点PD，可以在下拉节点PD的控制下将输出信号端OUT下拉至参考信号端VSS的电位。在图1A中，移位寄存器100包括晶体管M1、M2、M3和M4以及电容C，且晶体管M1至M4均为N型晶体管。然而这仅出于说明移位寄存器的基本工作原理的目的，本公开的实施例不限于此，移位寄存器100可以根据需要而具有任何其他结构。例如移位寄存器100还可以包括诸如控制电路、降噪电路等其他电路，移位寄存器100的下拉电路可以为多个，分别用于下拉移位寄存器100不同节点的电位，移位寄存器100中的多个晶体管可以是P型晶体管，或者部分晶体管为N型而部分晶体管为P型，等等。
图1B示出了图1A的移位寄存器的工作原理图。
如图1B所示，在输入阶段，输入信号端IN为高电平时，晶体管M1导通，从而将输入信号端IN的高电平输入至上拉节点PU，使得晶体管M3导通，此时时钟信号端CLK为低电平，从而输出信号端OUT输出低电平。
在输出阶段的第一子时段，时钟信号端CLK的高电平到来，由于电容C的存在使得上拉节点PU保持高电平，晶体管M3保持导通状态，从而将时钟信号端CLK的高电平提供至输出信号端OUT，电容C的自举作用使上拉节点PU的电位进一步升高。在输出阶段的第二子时段，时钟信号端CLK从高电平变为低电平，此时晶体管M3仍然保持导通状态，从而输出信号端OUT也变为低电平。
在复位阶段，复位信号端RST为低电平，晶体管M2导通，从而将上拉节点PU下拉至参考信号端VSS的低电平。下拉节点PD的电位可以由上拉节点PU控制。例如当上拉节点PU为高电平时下拉节点PD为低电平，晶体管M4关断；而当上拉节点PU为低电平时下拉节点PD为高电平，晶体管M4导通，从而将输出信号端OUT下拉至低电平。
图1C示出了根据本公开另一实施例的移位寄存器的电路图。如图1C所示，移位寄存器100’包括输入电路110、输出电路120和复位电路130。
输入电路110包括晶体管M1，可以将输入信号端IN的信号输入至上拉节点PU。
输出电路120包括晶体管M3、M13和电容C，当上拉节点PU为高电平时，晶体管M3和M13导通，从而将时钟信号端CLK的时钟信号分别提供至输出信号端OUT_C和OUT_G，其中输出信号端OUT_C可以用于与其他移位寄存器连接，输出信号端OUTvG用于向显示区的子像素提供栅极驱动信号。
复位电路130可以包括晶体管M2和M7，当复位信号端RST为高电平时，晶体管M2导通，从而将上拉节点PU复位至参考信号端LVGL的低电平，当总复位端Total_RST为高电平时，晶体管M7导通，从而将上拉节点PU复位。复位信号端RST可以用于与其他移位寄存器连接；总复位端Total_RST用于接收总复位信号，以实现栅极驱动电路的整体复位。
移位寄存器100’还可以包括控制电路140和下拉电路150。
控制电路140可以包括第一子电路和第二子电路，其中第一子电路包括晶体管M5、M6、M8、M9和M16，第二子电路包括晶体管M5’、M6’、M8’、M9’和M16’。第一子电路可以根据上拉节点PU的电位来控制第一下拉节点PD1的电位，第二子电路可以根据上拉节点PU的电位来控制第二下拉节点PD2的电位。例如当上拉节点PU为低电平时，晶体管M6和M8关断，晶体管M9导通，使得节点PD_CN1为高电平，从而晶体管M5导通，使得第一下拉节点为高电平。当上拉节点PU为高电平时，晶体管M6和M8导通，将节点PD_CN1和第一下拉节点PD1下拉至低电平，晶体管M5关断，从而使第一下拉节点PD1保持低电平。第二子电路以类似的方式工作，这里不再赘述。控制电路140还可以晶体管M10和M10’，当第一下拉节点PD1为高电平时，晶体管M10导通，从而将上拉节点PU下拉至低电平；当第二下拉节点PD2为高电平时，晶体管M10’导通，从而将上拉节点PU下拉至低电平。
下拉电路150可以包括晶体管M11、M12、M11’和M12’。当第一下拉节点PD1为高电平时，晶体管M11和M12导通，从而分别将输出信号端OUT_G和OUT_C下拉至低电平；当第二下拉节点PD2为高电平时，晶体管M11’和M12’导通，从而分别将输出信号端OUT_G和OUT_C下拉至低电平。
图2示出了一种栅极驱动电路的结构图。如图2所示，栅极驱动电路包括多级级联的移位寄存器GOA1，GOA2，GOA3，…GOA10。图2中为了简明起见示出了10级移位寄存器GOA1至GOA10。图2的栅极驱动电路受控于10个时钟信号CLK1，CLK2，…，CLK10，其中移位寄存器GOA1至GOA10的时钟信号端分别连接为接收时钟信号CLK1至CLK10，以类似的方式，移位寄存器GOA11至GOA20的时钟信号端分别连接为接收时钟信号端CLK1至CLK10，以此类推。在图2的栅极驱动电路中，第n级移位寄存器GOAn的输入信号端IN连接至第n-4级移位寄存器GOA(n-4)的输出信号端OUT，第n级移位寄存器GOAn的复位信号端RST连接至n+5级移位寄存器GOA(n+5)的输出信号端OUT，其中n为大于或等于5的整数。例如第一级移位寄存器GOA1的输出信号端OUT连接至第5级移位寄存器GOA5的输入信号端IN，第二级移位寄存器GOA2的输出信号端OUT连接至第6级移位寄存器GOA6的输入信号端IN，以此类推。第一级移位寄存器GOA1的复位信号端RST连接至第6级移位寄存器GOA6的输出信号端OUT，第二级移位寄存器GOA2的复位信号端RST连接至第7级移位寄存器GOA7的输出信号端OUT，以此类推。第一级至第4级移位寄存器GOA1至GOA4的输入信号端IN可以连接为接收启动信号。
通常，时钟信号CLKl至CLK10设置成使移位寄存器GOA1至GOA10产生的输出信号顺序移位，以逐行扫描显示区的子像素，从而使显示区以全分辨率显示，例如使8K分辨率的显示面板实现8K分辨率显示。但是这种扫描方式不适用于低分辨率显示，例如在8K显示面板上无法进行4K分辨率的显示。
为了在同一显示面板上实现不同分辨率的显示，可以按照两种模式来进行栅极驱动。例如，可以在第一模式下逐行扫描子像素，从而实现全分辨率的显示；在第二模式下逐两行扫描子像素，从而实现低分辨率的显示。下面将参考图3A和图3B来说明这种驱动方法。
图3A示出了根据本公开实施例的栅极驱动电路的驱动方法在第一模式下的信号时序图。图3B示出了根据本公开实施例的栅极驱动电路的驱动方法在第二模式下的信号时序图。
如图3A和3B所示，时钟信号CLK1至CLK10的高电平占空比为40％，其中高电平持续时间为4H，低电平持续时间为6H。H表示单位扫描时间，即栅极驱动电路扫描一行像素所需的时间。以8K分辨率的显示面板为例，显示面板的显示区的子像素布置成7680×4320阵列，在刷新频率为60Hz的情况下，1帧是扫描时间是1/60秒，即扫描4320行子像素花费的时间是1/60秒，那么扫描每一行子像素花费的时间(即单位扫描时间)H＝1/60÷4320≈3.7μs。同理，在刷新率为120Hz的情况下，单位扫描时间H为大约1.85μs。
在第一模式下，如图3A所示，第k+1时钟信号相对于第k时钟信号而移位H，例如时钟信号CLK2(第二时钟信号)相对于时钟信号CLK1(第一时钟信号)移位H，时钟信号CLK3(第三时钟信号)相对于时钟信号CLK2(第二时钟信号)移位H，以此类推。以图2的栅极驱动电路为例，按照以上描述的移位寄存器工作原理，时钟信号CLK1至CLK10的这种设置可以使得第n+1级移位寄存器GOA(n+1)产生的输出信号OUT(n+1)相对于第n级移位寄存器GOAn产生的输出信号OUTn而移位H，如图3A所示。可以看出，在第一模式下，栅极驱动电路可以实现子像素的逐行扫描，即，依次开启各行子像素，从而可以实现全分辨率的显示。
在第二模式下，如图3B所示，第k时钟信号与第k+1时钟信号同步并且第k时钟信号相对于第k+2时钟信号移位2H，例如时钟信号CLK1(第一时钟信号)和时钟信号CLK2(第二时钟信号)同步，时钟信号CLK3(第三时钟信号)和时钟信号CLK4(第四时钟信号)同步，时钟信号CLK3(第三时钟信号)相对于时钟信号CLK1(第一时钟信号)移位2H，以此类推。同样以图2的栅极驱动电路为例，按照以上描述的移位寄存器工作原理，时钟信号CLK1至CLK10的这种设置可以使第n级移位寄存器产生的输出信号与第n+1级移位寄存器产生的输出信号同步，并且第n级移位寄存器产生的输出信号相对于第n+2级移位寄存器产生的输出信号移位2H。可以看出，在第二模式下，栅极驱动电路可以实现子像素的逐两行扫描，即，每次开启两行子像素，从而可以实现分辨率减半的显示。
在实际应用中，如果采用这种驱动方法来驱动图2所示的栅极驱动电路，奇数级移位寄存器的输出信号中会出现拖尾现象，而偶数级移位寄存器的输出信号中没有拖尾。下面将参考图4来对此进行详细说明。
图4示出了图2的栅极驱动电路在第二模式下的工作原理图。
在T1时刻，时钟信号CLK1和CLK2均变为低电平，使得第一级移位寄存器GOA1的输出信号OUT1和第二级移位寄存器GOA2的输出信号均变为低电平。此时由于第一级移位寄存器GOA1的复位信号端连接第六级移位寄存器GOA6的输出信号端，使得第六级移位寄存器GOA6的输出信号OUT6将第一级移位寄存器GOA1的上拉节点PU1复位至低电平。
在T2时刻，由于第二级移位寄存器GOA2的复位信号端与第七级移位寄存器GOA7的输出信号端连接，使得第七级移位寄存器GOA7的输出信号OUT7将第二级移位寄存器GOA2的上拉节点PU2复位至低电平。
可以看出，对于第一级移位寄存器GOA1来说，其时钟信号端CLK的时钟信号CLK1和复位信号端RST的复位信号(即OUT6)在T1时刻同时跳变(CLK1由高电平变为低电平，OUT6由低电平变为高电平)，这导致上拉节点PU和时钟信号端CLK同时变为低电平，此时晶体管M3关断，而输出信号端OUT尚未被时钟信号端CLK充分拉低，从而使输出信号端OUT处的输出信号OUT1出现拖尾。
对于第二级移位寄存器GOA2来说，由于其由第七级移位寄存器GOA7的输出信号OUT7来复位，因此其上拉节点PU2在其时钟信号端CLK的时钟信号CLK2变为低电平之后(即在T2时刻)被拉低，这使得其晶体管M3可以保持导通直到输出信号端OUT的输出信号OUT2被时钟信号端CLK充分拉低。因此，第二级移位寄存器GOA2的输出信号OUT2没有拖尾。
同样的原因，第三级移位寄存器GOA3的输出信号OUT3出现拖尾现象，而第四级移位寄存器GOA4的输出信号OUT4没有拖尾，以此类推。
图5示出了图2的栅极驱动电路在第二模式下的输出信号的仿真图。从图5可以看出，由于上述原因导致奇数级移位寄存器的输出信号OUT1、OUT3、OUT5……均出现拖尾(如图5中的虚线框所标记的)，而偶数级移位寄存器的输出信号OUT2、OUT4、OUT6……相对来说没有拖尾。
可以通过调整时钟信号的占空比来缓解拖尾现象，例如将上述时钟信号CLK1至CLK10的占空比从40％调整为30％。如图6A和6B所示，通过将时钟信号CLK1至CLK10的占空比调整为30％，使得奇数级移位寄存器的上拉节点(例如PU1、PU3)比其对应的输出信号延迟1H复位，偶数级移位寄存器的上拉节点(例如PU2、PU4)比其对应的输出信号延迟3H复位，从而在一定程度上缓解了输出信号的拖尾现象。但由于奇数级移位寄存器的上拉节点与偶数级移位寄存器的上拉节点的复位时间仍然存在差异，所以奇数级和偶数级的输出信号波形仍然存在差异。特别是在刷新频率增大的情况下，这种差异将变得更明显。
图6C示出了图2的栅极驱动电路在60Hz刷新频率下的输出信号与在120Hz刷新频率下的输出信号之间的对比图。从图6C可以看出，在60Hz的刷新频率下，输出信号的脉冲宽度大约11.1μs，奇数级的输出信号(OUT1)与偶数级的输出信号(OUT2)的电位在下降至-7V左右时出现差异；但是在刷新频率提高到120Hz的情况下，由于单位扫描时间H只有大约1.85us，输出信号的脉冲宽度大约为5.55μs，即使上拉节点存在1H延迟复位时间，但是输出信号的放电时间仍然过短，以至于奇数级的输出信号(OUT1)与偶数级的输出信号(OUT2)的电位在下降至-1.3V左右时出现明显差异，奇数级的输出信号(OUT1)出现拖尾，从而输出信号之间有串行风险。而且，在采用10个时钟信号的情况下，时钟信号脉冲宽度为3H(大约5.55μs)，对于8K分辨率的显示面板则需要432组移位寄存器(每组10个)，在温度低于一定程度的情况下最后一行移位寄存器无输出，所以存在低温启动失败的风险。
本公开的实施例提供了一种栅极驱动电路，包括2N级移位寄存器，所述2N级移位寄存器包括交替设置的N个第一移位寄存器和N个第二移位寄存器，其中，所述N个第一移位寄存器级联连接为N级，并且被配置为在K个第一时钟信号的控制下产生N个第一输出信号；并且所述N个第二移位寄存器级联连接为N级，并且被配置为在K个第二时钟信号的控制下产生N个第二输出信号，其中K和N均为大于1的整数，K≤N。通过交替设置N个第一移位寄存器和N个第二移位寄存器并二者彼此独立地级联，使得可以独立开启和关闭显示区的部分子像素，从而实现不同分辨率之间的切换。
图7A和图7B示出了根据本公开一实施例的栅极驱动电路的结构图。其中为了简明起见，图7A示出了栅极驱动电路的前12级移位寄存器，图7B示出了栅极驱动电路的最后12级移位寄存器。
如图7A和7B所示，栅极驱动电路700包括2N级移位寄存器，所述2N级移位寄存器包括交替设置的N个第一移位寄存器GOA1_O，GOA2_O，…GOAN_O和N个第二移位寄存器GOAl_E，GOA2_E，…GOAN_E。例如第一移位寄存器可以为奇数级移位寄存器，第二寄存器可以为偶数级移位寄存器。每个移位寄存器可以具有输入信号端IN、上拉节点PU、时钟信号端CLK和输出信号端OUT。例如以上参考图1A所描述的，每个移位寄存器可以将其输入信号端IN处的信号提供至上拉节点PU，在上拉节点PU的电位的控制下将时钟信号端CLK的信号提供至输出信号端OUT，以及在复位信号端RST的信号的控制下将上拉节点PU复位。
栅极驱动电路700受控于2K个时钟信号，其中K个时钟信号被提供给奇数级移位寄存器，另外K个时钟信号被提供给偶数级移位寄存器。在图7A和图7B中，K＝6，即，栅极驱动电路700受控于12个时钟信号，其中6个第一时钟信号CLK1_O，CLK2_O，…CLK6_O分别被提供给第一移位寄存器GOA1_O，GOA2_O，…GOAN_O，6个第二时钟信号CLK1_E，CLK2_E，…CLK6_E分别被提供给第二移位寄存器GOA1_E，GOA2_E，…GOAN_E。
如图7A和图7B所示，N个第一移位寄存器GOA1_O，GOA2_O，…GOAN_O可以分为至少一组，每组包括6个级联的第一移位寄存器。例如在图7A中第一移位寄存器GOA1_O，GOA2_O，…GOA6_O作为一组第一移位寄存器，分别接收6个第一时钟信号CLK1_O，CLK2_O，…CLK6_O。例如第一移位寄存器GOA1_O的时钟信号端CLK接收第一时钟信号CLK1_O，第一移位寄存器GOA2_O的时钟信号端CLK接收第一时钟信号CLK2_O，第一移位寄存器GOA3_O的时钟信号端CLK接收第一时钟信号CLK3_O，以此类推。在这种连接方式下，以第一移位寄存器GOA1_O为例，第一移位寄存器GOA1_O可以在其时钟信号端CLK接收到的第一时钟信号CLK1_O的控制下基于其输入信号端IN的信号在其输出信号端OUT输出第一输出信号OUT1_O，以及在其复位信号端RST的信号的控制下将其上拉节点PU复位。其他第一移位寄存器以类似的方式工作，这里不再赘述。
以类似的方式，N个第二移位寄存器GOA1_E，GOA2_E，…GOAN_E分为至少一组，每组包括6个级联的第二移位寄存器，例如图7A示出的GOA1_E，GOA2_E，…GOA6_E作为一组第二移位寄存器分别接收6个第二时钟信号CLK1_E，CLK2_E，…CLK6_E。例如第二移位寄存器GOA1_E的时钟信号端CLK接收第二时钟信号CLK1_E，第二移位寄存器GOA2_E的时钟信号端CLK接收第二时钟信号CLK2_E，第二移位寄存器GOA3_E的时钟信号端CLK接收第二时钟信号CLK3_E，以此类推。在这种连接方式下，以第二移位寄存器GOA1_E为例，第二移位寄存器GOA1_E可以在其时钟信号端CLK接收到的第二时钟信号CLK1_E的控制下基于其输入信号端IN的信号在其输出信号端OUT输出第二输出信号OUT1_E，以及在其复位信号端RST的信号的控制下将其上拉节点PU复位。其他第二移位寄存器以类似的方式工作，这里不再赘述。
在本公开的实施例中，N个第一移位寄存器级联连接，从而得到N级第一移位寄存器；N个第二移位寄存器级联连接，从而得到N级第二移位寄存器。例如，在N级第一移位寄存器中，第n级第一移位寄存器的输入信号端连接至第n-i级第一移位寄存器的输出信号端，第n级第一移位寄存器的复位信号端RST连接至第n+j级第一移位寄存器的输出信号端；在N级第二移位寄存器中，第n级第二移位寄存器的输入信号端连接至第n-i级第二移位寄存器的输出信号端，第n级第二移位寄存器的复位信号端连接至第n+j级第二移位寄存器的输出信号端，其中n、i、j均为大于0的整数，K为偶数，1＜n＜N，1≤i≤K/2，K/2+1≤j≤K-1。
在图7A和图7B中，i＝3，j＝4，即第n级第一移位寄存器的输入信号端连接至第n-3级第一移位寄存器的输出信号端，第n级第一移位寄存器的复位信号端RST连接至第n+4级第一移位寄存器的输出信号端；第n级第二移位寄存器的输入信号端连接至第n-3级第二移位寄存器的输出信号端，第n级第二移位寄存器的复位信号端连接至第n+4级第二移位寄存器的输出信号端。
如图7A所示，第一级至第3级第一移位寄存器GOA1_O、GOA2_O和GOA3_O的输入信号端IN均连接为接收第一启动信号STV1_O，第4级第一移位寄存器GOA4_O的输入信号端IN连接至第1级第一移位寄存器GOA1_O的输出信号端OUT，第5级第一移位寄存器GOA5_O的输入信号端IN连接至第2级第一移位寄存器GOA2_O的输出信号端OUT，以此类推。如图7A所示，第1级第一移位寄存器GOAl_O的复位信号端RST连接至第5级第一移位寄存器GOA5_O的输出信号端OUT，第2级第一移位寄存器GOA2_O的复位信号端RST连接至第6级第一移位寄存器GOA6_O的输出信号端OUT，以此类推。
以类似的方式，第一级至第3级第二移位寄存器GOA1_E、GOA2_E和GOA3_E的输入信号端IN均连接为接收第二启动信号STV1_E，第4级第二移位寄存器GOA4_E的输入信号端IN连接至第1级第二移位寄存器GOAl_E的输出信号端OUT，第5级第二移位寄存器GOA5_E的输入信号端IN连接至第2级第二移位寄存器GOA2_E的输出信号端OUT，以此类推。如图7A所示，第1级第二移位寄存器GOA1_E的复位信号端RST连接至第5级第二移位寄存器GOA5_E的输出信号端OUT，第2级第二移位寄存器GOA2_E的复位信号端RST连接至第6级第二移位寄存器GOA6_E的输出信号端OUT，以此类推。
在一些实施例中，N级第一移位寄存器中的第N-j+1级至第N级第一移位寄存器的复位信号端以及所述N个第二移位寄存器中的第N-j+1级至第N级第二移位寄存器的复位信号端连接为接收总复位信号。如图7B所示，第N-3级至第N级第一移位寄存器GOAN_O、GOA(N-1)_O、GOA(N-2)_O和GOA(N-3)_O的复位信号端RST以及第N-3级至第N级第二移位寄存器GOAN_E、GOA(N-1)_E、GOA(N-2)_E和GOA(N-3)_E的复位信号端RST均连接为接收总复位信号STV0。然而本公开的实施例不限于此，在一些实施例中，第一移位寄存器和第二移位寄存器可以分别连接不同的总复位信号，例如第N-3级至第N级第一移位寄存器GOAN_O、GOA(N-1)_O、GOA(N-2)_O和GOA(N-3)_O的复位信号端RST连接第一总复位信号，第N-3级至第N级第二移位寄存器GOAN_E、GOA(N-1)_E、GOA(N-2)_E和GOA(N-3)_E的复位信号端RST连接第二总复位信号。
在一些实施例中，第一移位寄存器和第二移位寄存器还可以具有总复位端Total_RST，例如具有以上参考图1C描述的结构，各个移位寄存器的总复位端Total_RST可以连接为接收总复位信号STV0。例如在图7A和图7B中，每个第一移位寄存器GOA1_O，GOA2_O，…GOAN_O可以自身的总复位端的信号的控制下将自身的上拉节点PU复位，每个第二移位寄存器GOA1_E，GOA2_E，…GOAN_E可以在自身总复位端的信号的控制下将自身的上拉节点PU复位。N个第一移位寄存器GOA1_O，GOA2_O，…GOAN_O的总复位端和N个第二移位寄存器GOA1_E，GOA2_E，…GOAN_E的总复位端可以均连接为接收总复位信号STV0。
图8示出了根据本公开另一实施例的栅极驱动电路的结构图。图8的栅极驱动电路800与图7A和图7B的栅极驱动电路700类似，区别至少在于K＝4，i＝2，j＝3。为了简明起见，下面将主要对区别部分进行详细说明。
如图8所示，栅极驱动电路800包括受控于2K＝8个时钟信号的2N个移位寄存器，其中每8个移位寄存器作为一组来接收这8个时钟信号。例如第一组移位寄存器GOA1_O、GOA1_E、GOA2_O、GOA2_E、GOA3_O、GOA3_E、GOA4_O、GOA4_E依次连接为接收时钟信号CLK1_O、CLK1_E、CLK2_O、CLK2_E、CLK3_O、CLK3_E、CLK4_O、CLK4_E。第二组移位寄存器GOA5_O、GOA5_E、GOA6_O、GOA6_E、GOA7_O、GOA7_E、GOA8_O、GOA8_E以同样的方式依次连接为接收时钟信号CLK1_O、CLK1_E、CLK2_O、CLK2_E、CLK3_O、CLK3_E、CLK4_O、CLK4_E，以此类推。
在栅极驱动电路800中，第n级第一移位寄存器GOAn_O的输入信号端IN连接至第n-2级第一移位寄存器GOA(n-2)_O的输出信号端OUT，第n级第一移位寄存器GOAn_O的复位信号端RST连接至第n+3级第一移位寄存器GOA(n+3)_O的输出信号端OUT。以类似的方式，第n级第二移位寄存器GOAn_E的输入信号端IN连接至第n-2级第二移位寄存器GOA(n-2)_E的输出信号端OUT，第n级第二移位寄存器GOAn_E的复位信号端RST连接至第n+3级第二移位寄存器GOA(n+3)_E的输出信号端OUT。
在栅极驱动电路800中，第一级和第二级第一移位寄存器GOA1_O、GOA2_O的输入信号端IN均连接为接收第一启动信号STV1_O，第一级和第二级第二移位寄存器GOA1_E、GOA2_E的输入信号端IN均连接为接收第二启动信号STV1_E。第N-2级至第N级第一移位寄存器GOAN_O、GOA(N-1)_O和GOA(N-2)_O的复位信号端RST以及第N-2级至第N级第二移位寄存器GOAN_E、GOA(N-1)_E和GOA(N-2)_E的复位信号端RST均连接为接收总复位信号STV0。然而本公开的实施例不限于此，在一些实施例中，第一移位寄存器和第二移位寄存器可以分别连接不同的总复位信号。在一些实施例中，第一移位寄存器和第二移位寄存器还可以具有总复位端Total_RST，例如具有以上参考图1C描述的结构，各个移位寄存器的总复位端Total_RST可以连接为接收总复位信号STV0。
图9示出了根据本公开另一实施例的栅极驱动电路的结构图。图9的栅极驱动电路900与图7A和图7B的栅极驱动电路700类似，区别至少在于K＝8，i＝4，j＝5。为了简明起见，下面将主要对区别部分进行详细说明。
如图9所示，栅极驱动电路900包括受控于2K＝16个时钟信号的2N个移位寄存器，其中每16个移位寄存器作为一组来接收这16个时钟信号。例如第一组16个移位寄存器GOA1_O至GOA6_E依次连接为接收时钟信号CLK1_O至CLK8_E。第二组移位寄存器GOA9_O至GOA16_E以同样的方式依次连接为接收时钟信号CLK1_O至CLK8_E，以此类推。
在栅极驱动电路900中，第n级第一移位寄存器GOAn_O的输入信号端IN连接至第n-4级第一移位寄存器GOA(n-4)_O的输出信号端OUT，第n级第一移位寄存器GOAn_O的复位信号端RST连接至第n+5级第一移位寄存器GOA(n+5)_O的输出信号端OUT。以类似的方式，第n级第二移位寄存器GOAn_E的输入信号端IN连接至第n-4级第二移位寄存器GOA(n-5)_E的输出信号端OUT，第n级第二移位寄存器GOAn_E的复位信号端RST连接至第n+5级第二移位寄存器GOA(n+5)_E的输出信号端OUT。
在栅极驱动电路900中，第一级至第四级第一移位寄存器GOA1_O、GOA2_O、GOA3_O、GOA4_O的输入信号端IN均连接为接收第一启动信号STV1_O，第一级至第四级第二移位寄存器GOA1_E、GOA2_E、GOA3_E、GOA4_E的输入信号端IN均连接为接收第二启动信号STV1_E。第N-4级至第N级第一移位寄存器GOAN_O、GOA(N-1)_O、GOA(N-2)_O、GOA(N-3)_O和GOA(N-4)_O的复位信号端RST以及第N-4级至第N级第二移位寄存器GOAN_E、GOA(N-1)_E、GOA(N-2)_E、GOA(N-3)_E和GOA(N-4)_E的复位信号端RST均连接为接收总复位信号STV0。然而本公开的实施例不限于此，在一些实施例中，第一移位寄存器和第二移位寄存器可以分别连接不同的总复位信号。在一些实施例中，第一移位寄存器和第二移位寄存器还可以具有总复位端Total_RST，例如具有以上参考图1C描述的结构，各个移位寄存器的总复位端Total_RST可以连接为接收总复位信号STV0。
本公开的实施例还提出了一种上述栅极驱动电路的驱动方法，通过独立控制第一移位寄存器和第二移位寄存器的开启和关闭，可以实现多个显示模式的切换。
图10示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。该驱动方法适用于上述任意实施例的栅极驱动电路，例如以上参考图7A至图9描述的栅极驱动电路。
在步骤S1001，在第一模式下，开启2N级移位寄存器，使得所述2N级移位寄存器中的N个第一移位寄存器在K个第一时钟信号的控制下产生的N个第一输出信号，并且所述2N级移位寄存器中的N个第二移位寄存器在K个第二时钟信号的控制下产生的N个第二输出信号；
在步骤S1002，在第二模式下，开启所述N个第一移位寄存器使得所述N个第一移位寄存器在K个第一时钟信号的控制下产生顺序移位的N个第一输出信号，或者开启所述N个第二移位寄存器使得所述N个第二移位寄存器在K个第二时钟信号的控制下产生顺序移位的N个第二输出信号。
下面将参考图11A、图11B、图12A和图12B，结合以上参考图7A和图7B描述的栅极驱动电路700来对栅极驱动电路的信号时序进行说明。
图11A示出了根据本公开实施例的栅极驱动电路在第一模式下的信号时序图。
如图11A所示，在第一模式下，在1帧的起始处，向栅极驱动电路700施加总复位信号STV0，以将2N级移位寄存器全部复位。
在复位之后，向栅极驱动电路700的N个奇数级移位寄存器中的前两个GOA1_O和GOA2_O(分别位于2N级中的第一级和第三级)施加第一启动信号STV1_O，向栅极驱动电路700的偶数级移位寄存器中的前两个GOA1_E和GOA2_E(分别位于2N级中的第二级和第四级)施加第二启动信号STV1_E。移位寄存器GOA1_O和GOA2_O响应于第一启动信号STV1_O的高电平而启动，移位寄存器GOA1_E和GOA2_E响应于第二启动信号STV1_E的高电平而启动。
在启动之后，移位寄存器GOA1_O根据接收到的时钟信号CLK1_O产生输出信号OUT1_O，移位寄存器GOA1_E根据接收到的时钟信号CLK1_E产生输出信号OUT1_E，移位寄存器GOA2_O根据接收到的时钟信号CLK2_O产生输出信号OUT2_O，移位寄存器GOA2_E根据接收到的时钟信号CLK2_E产生输出信号OUT2_E。如图11所示，时钟信号CLK1_O、CLK1_E、CLK2_O和CLK2_E具有相同的信号波形并且顺序地移位，使得移位寄存器GOA1_O、GOA1_E、GOA2_O和GOA2_E产生顺序移位的输出信号OUT1_O、OUT1_E、OUT2_O和OUT2_E。
接下来，输出信号OUT1_O作为输入信号被提供给移位寄存器GOA4_O，使得GOA4_O根据时钟信号CLK4_O产生输出信号OUT4_O，以类似的方式，输出信号OUT1_E触发移位寄存器GOA4_E根据时钟信号CLK4_E产生相对于输出信号OUT4_O而移位的输出信号OUT4_E，以此类推。通过这种方式，产生2N级顺序移位的输出信号OUT1_O至OUTN_E。
在图11A中，第一启动信号STV1_O和第二启动信号STV_E是同步的，也就是说可以将第一移位寄存器和第二移位寄存器同时开启，而输出信号的输出时序由时钟信号来控制，因此不影响输出信号的时序。然而本公开的实施例不限于此，在一些实施例中，如图11B所示，第二启动信号STV1_E可以相对于第一启动信号STV1_O移位，该移位大小可以等于相邻时钟信号之间的移位。也就是说，第一移位寄存器先开启，第二移位寄存器后开启。第一启动信号STV1_O和第二启动信号STV_E的有效电平持续时间可以大于时钟信号的单位周期内的高电平持续时间，以使得前4级移位寄存器的上拉节点有足够长的时间来充电到期望的电位。
图12A和图12B示出了根据本公开实施例的栅极驱动电路在第二模式下的信号时序图。在第二模式下，可以首先确定要开启N个奇数级移位寄存器还是开启N个第二移位寄存器。如果要开启奇数级移位寄存器，则采用图12A所示的信号时序进行驱动，如果要开启偶数级移位寄存器，则采用图12B所示的信号时序进行驱动。
如图12A所示，在利用总复位信号STV0对栅极驱动电路700进行总体复位之后，向栅极驱动电路700的N个奇数级移位寄存器中的前两个GOA1_O和GOA2_O施加高电平的第一启动信号STV1_O，移位寄存器GOA1_O和GOA2_O响应于第一启动信号STV1_O的高电平而启动，从而触发移位寄存操作，使得N个奇数级移位寄存器产生顺序移位的N个输出信号OUT1_O，OUT2_O，…OUTN_O。而在这期间，第二启动信号STV_E始终为低电平，偶数级移位寄存器不产生输出信号。通过这种方式，可以开启显示区的奇数行子像素，而关闭偶数行子像素，从而实现了低分辨率显示。例如对于8K分辨率的显示面板来说，通过关闭一半子像素，可以实现4K分辨率或更低分辨率的显示。
如图12B所示，与图12A类似，向栅极驱动电路700的N个偶数级移位寄存器中的前两个GOA1_E和GOA2_E施加高电平的第二启动信号STV1_E，移位寄存器GOA1_E和GOA2_E响应于第二启动信号STV1_E的高电平而启动，从而触发移位寄存操作，使得N个偶数级移位寄存器产生顺序移位的N个输出信号OUT1_E，OUT2_E，…OUTN_E。而在这期间，第一启动信号STV_O始终为低电平，奇数级移位寄存器不产生输出信号。通过这种方式，可以开启显示区的偶数行子像素，而关闭奇数行子像素，从而同样可以实现低分辨率显示。
对于未开启的移位寄存器，可以保持向其施加相应的时钟信号，也可以停止向其施加时钟信号。例如，在开启第一移位寄存器而关闭第二移位寄存器期间，可以保持向第二移位寄存器施加如图11所示的第二时钟信号CLK1_E至CLK6_E，也可以不给第二移位寄存器施加时钟信号。
虽然上述实施例中以奇数级移位寄存器和偶数级移位寄存器为例来对第一移位寄存器和第二移位寄存器进行了说明，然而本公开的实施例不限于此。第一移位寄存器和第二移位寄存器可以按照其他方式交替设置，例如每隔两个第一移位寄存器设置两个第二移位寄存器。在一些实施例中，还可以设置级联的多个第三移位寄存器。可以将第一级、第四级、第七级……移位寄存器作为第一移位寄存器，将第二级、第五级、第八级……移位寄存器作为第二移位寄存器，将第三级、第六级、第九级……移位寄存器作为第三移位寄存器，通过三个启动信号来分别控制这三种移位寄存器的启动，从而实现第一移位寄存器、第二移位寄存器和第三移位寄存器的独立控制，等等。
虽然上述实施例中以图1A和图1C的移位寄存器结构为例来对栅极驱动电路及其驱动方法进行了说明，然而本公开的实施例不限于此，本公开实施例的栅极驱动电路可以根据需要可采用任何合适的移位寄存器结构。
图13示出了根据本公开实施例的显示装置的示意框图。如图13所示，显示面板1300包括栅极驱动电路1301，栅极驱动电路1301可以由上述任意实施例的栅极驱动电路来实现，例如栅极驱动电路700、800或900之一。显示面板1300可以具有8K分辨率，例如显示面板1300的显示区的子像素布置成7680×4320阵列，在刷新频率为60Hz的情况下，H＝1/60÷4320≈3.7μs，在刷新率为120Hz的情况下，H为大约1.85μs。
本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。
在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (13)

1.一种栅极驱动电路，包括2N级移位寄存器，所述2N级移位寄存器包括交替设置的N个第一移位寄存器和N个第二移位寄存器，其中，
所述N个第一移位寄存器级联连接为N级，并且被配置为在K个第一时钟信号的控制下产生N个第一输出信号；并且
所述N个第二移位寄存器级联连接为N级，并且被配置为在K个第二时钟信号的控制下产生N个第二输出信号，其中K和N均为大于1的整数，K≤N；
其中，N级第一移位寄存器中的第n级第一移位寄存器的输入信号端连接至第n-i级第一移位寄存器的输出信号端，所述第n级第一移位寄存器的复位信号端连接至第n+j级第一移位寄存器的输出信号端；并且
N级第二移位寄存器中的第n级第二移位寄存器的输入信号端连接至第n-i级第二移位寄存器的输出信号端，所述第n级第二移位寄存器的复位信号端连接至第n+j级第二移位寄存器的输出信号端，其中n、i、j均为大于0的整数，K为偶数，1＜n＜N，1≤i≤K/2，K/2+1≤j≤K-1。
2.根据权利要求1所述的栅极驱动电路，其中，K＝6，i＝3，j＝4。
3.根据权利要求1所述的栅极驱动电路，其中，K＝4，i＝2，j＝3。
4.根据权利要求1所述的栅极驱动电路，其中，K＝8，i＝4，j＝5。
5.根据权利要求1所述的栅极驱动电路，其中，
N级第一移位寄存器中的第1级至第i级第一移位寄存器的输入信号端连接为接收第一启动信号；并且
N级第二移位寄存器中的第1级至第i级第二移位寄存器的输入信号端连接为接收第二启动信号。
6.根据权利要求1所述的栅极驱动电路，其中，N级第一移位寄存器中的第N-j+1级至第N级第一移位寄存器的复位信号端以及所述N个第二移位寄存器中的第N-j+1级至第N级第二移位寄存器的复位信号端连接为接收总复位信号。
7.根据权利要求1至6中任一项权利要求所述的栅极驱动电路，其中，所述第一移位寄存器为所述2N级移位寄存器中的奇数级移位寄存器，所述第二移位寄存器为所述2N级移位寄存器中的偶数级移位寄存器。
8.根据权利要求1至6中任一项权利要求所述的栅极驱动电路，其中，所述N个第一移位寄存器分为至少一组，每组包括K个级联的第一移位寄存器，所述K个级联的第一移位寄存器的时钟信号端分别连接为接收所述K个第一时钟信号；
所述N个第二移位寄存器分为至少一组，每组包括K个级联的第二移位寄存器，所述K个级联的第二移位寄存器的时钟信号端分别连接为接收所述K个第二时钟信号。
9.根据权利要求1至6中任一项权利要求所述的栅极驱动电路，其中，
每个第一移位寄存器被配置为在所述第一移位寄存器的时钟信号端接收到的第一时钟信号的控制下基于所述第一移位寄存器的输入信号端的信号在所述第一移位寄存器的输出信号端输出第一输出信号，以及在所述第一移位寄存器的复位信号端的信号的控制下将所述第一移位寄存器的上拉节点复位；并且
每个第二移位寄存器被配置为在所述第二移位寄存器的时钟信号端接收到的第二时钟信号的控制下基于所述第二移位寄存器的输入信号端的信号在所述第二移位寄存器的输出信号端输出第二输出信号，以及在所述第一移位寄存器的复位信号端的信号的控制下将所述第一移位寄存器的上拉节点复位。
10.根据权利要求1至6中任一项权利要求所述的栅极驱动电路，其中，
每个第一移位寄存器还被配置为在所述第一移位寄存器的总复位端的信号的控制下将所述第一移位寄存器的上拉节点复位；
每个第二移位寄存器还被配置为在所述第二移位寄存器的总复位端的信号的控制下将所述第二移位寄存器的上拉节点复位，
其中所述N个第一移位寄存器的总复位端和所述N个第二移位寄存器的总复位端连接为接收总复位信号。
11.一种显示面板，包括根据权利要求1至10中任一项所述的栅极驱动电路。
12.一种根据权利要求1至10中任一项所述的栅极驱动电路的驱动方法，包括：
在第一模式下，开启2N级移位寄存器，使得所述2N级移位寄存器中的N个第一移位寄存器在K个第一时钟信号的控制下产生的N个第一输出信号，并且所述2N级移位寄存器中的N个第二移位寄存器在K个第二时钟信号的控制下产生的N个第二输出信号；
在第二模式下，开启所述N个第一移位寄存器使得所述N个第一移位寄存器在K个第一时钟信号的控制下产生顺序移位的N个第一输出信号，或者开启所述N个第二移位寄存器使得所述N个第二移位寄存器在K个第二时钟信号的控制下产生顺序移位的N个第二输出信号。
13.根据权利要求10所述的驱动方法，其中，在第二模式下，
所述开启所述N个第一移位寄存器包括：向所述N个第一移位寄存器中的第1级至第i级第一移位寄存器施加有效的第一启动信号，并且向所述N个第二移位寄存器中的第1级至第i级第二移位寄存器施加无效的第二启动信号；
所述开启所述N个第二移位寄存器包括：向所述N个第二移位寄存器中的第1级至第i级第二移位寄存器施加有效的第二启动信号，并且向所述N个第一移位寄存器中的第1级至第i级第一移位寄存器施加无效的第一启动信号，其中i为整数，且1≤i≤K/2。
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