CN205069087U - 一种移位寄存器、栅极集成驱动电路及显示装置 - Google Patents

Abstract

本实用新型公开了一种移位寄存器、栅极集成驱动电路及显示装置，包括：输入模块，第一复位模块，输出模块，第一下拉控制模块，以及第二下拉控制模块。其中，输入模块用于控制第一节点的电位为第一电位；输出模块用于将时钟信号端的时钟信号提供给信号输出端；第一复位模块用于将参考信号端的参考信号提供给第一节点；第一节点控制信号端和第二节点控制信号端交替输入节点控制信号，使第一下拉控制模块和第二下拉控制模块交替工作，将参考信号端的参考信号分别提供给第一节点和信号输出端，降低了各下拉控制模块的偏置电压的占空比，从而延长了移位寄存器的工作寿命。

Description

一种移位寄存器、栅极集成驱动电路及显示装置

技术领域

本实用新型涉及显示技术领域，尤其涉及一种移位寄存器、栅极集成驱动电路及显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(GateDriver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。

目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(GateDriveronArray,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动装置通常由多个级联的移位寄存器构成。其中各级移位寄存器的信号输出端所输出信号一般是由上拉节点和时钟信号控制的，为了避免移位寄存器的信号输出端在非工作时间段输出噪声，在移位寄存器中一般设置有去除上拉节点和信号输出端的噪声的下拉控制模块，该下拉控制模块在一个直流信号VHD的控制下可以及时的去除上拉节点和信号输出端的噪声。但是，由于下拉控制模块在移位寄存器的信号输出端的非工作时间段一直处于工作状态，其包含的去噪开关晶体管的偏置作用很大，使去噪开关晶体管很快失去去噪的作用，从而导致移位寄存器误操作或者失效，影响移位寄存器的工作寿命。

实用新型内容

有鉴于此，本实用新型实施例提供了一种移位寄存器、栅极集成驱动电路及显示装置，用以解决现有的移位寄存器在长时间工作时容易失效的问题。

因此，本实用新型实施例提供的一种移位寄存器，包括：输入模块，第一复位模块，输出模块，第一下拉控制模块，以及第二下拉控制模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端输入有效脉冲信号时，控制所述第一节点的电位为第一电位；

所述输出模块的第一端与时钟信号端相连，第二端与所述第一节点相连，第三端与所述信号输出端相连；所述输出模块用于在所述第一节点为第一电位时，将所述时钟信号端的时钟信号提供给所述信号输出端；

所述第一复位模块的第一端与参考信号端相连，第二端与第一复位控制信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述第一复位控制信号端输入第一复位信号时，将所述参考信号端的参考信号提供给所述第一节点；

所述第一下拉控制模块的第一端与第一节点控制信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与第二节点相连，第五端与所述信号输出端相连；所述第一下拉控制模块用于在所述第一节点的电位为第一电位时，将所述参考信号端的参考信号提供给所述第二节点，在所述第一节点控制信号端输入节点控制信号时，控制所述第二节点的电位为第一电位，将所述参考信号端的参考信号分别提供给所述第一节点和所述信号输出端；

所述第二下拉控制模块的第一端与第二节点控制信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与第三节点相连，第五端与所述信号输出端相连；所述第二下拉控制模块用于在所述第一节点的电位为第一电位时，将所述参考信号端的参考信号提供给所述第三节点，在所述第二节点控制信号端输入节点控制信号时，控制所述第三节点的电位为第一电位，将所述参考信号端的参考信号分别提供给所述第一节点和所述信号输出端；

所述有效脉冲信号和所述节点控制信号为高电位信号，所述第一电位为高电位，所述参考信号为低电位信号；或，所述有效脉冲信号和所述节点控制信号为低电位信号，所述第一电位为低电位，所述参考信号为高电位信号；所述第一节点控制信号端和所述第二节点控制信号端交替输入所述节点控制信号。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述输入模块，包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述第一复位模块，包括：第二开关晶体管；其中，

所述第二开关晶体管的栅极与所述第一复位控制信号端相连，源极与所述第一节点相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述输出模块，包括：第三开关晶体管；其中，

所述第三开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述信号输出端相连。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述输出模块，还包括：连接于所述第三开关晶体管的栅极与漏极之间的电容。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述第一下拉控制模块，包括：第四开关晶体管，第五开关晶体管，第六开关晶体管，第七开关晶体管，第八开关晶体管和第九开关晶体管；其中，

所述第四开关晶体管的栅极和源极均与所述第一节点控制信号端相连，漏极与第四节点相连；

所述第五开关晶体管的栅极与所述第四节点相连，源极与所述第一节点控制信号端相连，漏极与所述第二节点相连；

所述第六开关晶体管的栅极与所述第一节点相连，源极与所述第四节点相连，漏极与所述参考信号端相连；

所述第七开关晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述参考信号端相连；

所述第八开关晶体管的栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述参考信号端相连；

所述第九开关晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述第二下拉控制模块，包括：第十开关晶体管，第十一开关晶体管，第十二开关晶体管，第十三开关晶体管，第十四开关晶体管和第十五开关晶体管；其中，

所述第十开关晶体管的栅极和源极均与所述第二节点控制信号端相连，漏极与第五节点相连；

所述第十一开关晶体管的栅极与所述第五节点相连，源极与所述第二节点控制信号端相连，漏极与所述第三节点相连；

所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述第五节点相连，漏极与所述参考信号端相连；

所述第十三开关晶体管的栅极与所述第一节点相连，源极与所述第三节点相连，漏极与所述参考信号端相连；

所述第十四开关晶体管的栅极与所述第三节点相连，源极与所述第一节点相连，漏极与所述参考信号端相连；

所述第十五开关晶体管的栅极与所述第三节点相连，源极与所述信号输出端相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，还包括：下拉复位模块；所述下拉复位模块的第一端与所述输入信号端相连，第二端与所述参考信号端相连，第三端与所述第二节点相连，第四端与所述第三节点相连，第五端与所述第四节点相连，第六端与所述第五节点相连；

所述下拉复位模块用于在所述输入信号端输入所述有效脉冲信号时，将所述参考信号端的参考信号分别提供给所述第二节点、第三节点、第四节点和第五节点。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述下拉复位模块，包括：第十六开关晶体管，第十七开关晶体管，第十八开关晶体管和第十九开关晶体管；其中，

所述第十六开关晶体管的栅极与所述信号输入端相连，源极与所述第二节点相连，漏极与所述参考信号端相连；

所述第十七开关晶体管的栅极与所述信号输入端相连，源极与所述第三节点相连，漏极与所述参考信号端相连；

所述第十八开关晶体管的栅极与所述信号输入端相连，源极与所述第四节点相连，漏极与所述参考信号端相连；

所述第十九开关晶体管的栅极与所述信号输入端相连，源极与所述第五节点相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，还包括：第二复位模块；所述第二复位模块的第一端与第二复位控制信号端相连，第二端与所述参考信号端相连，第三端与所述信号输出端相连；

所述第二复位模块用于在所述第二复位控制信号端输入第二复位信号时，将所述参考信号端的参考信号提供给所述信号输出端。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述第二复位模块，包括：第二十开关晶体管；其中，

所述第二十开关晶体管的栅极与所述第二复位控制信号端相连，源极与所述信号输出端相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述第一复位信号与所述第二复位信号为同一信号。

在一种可能的实施方式中，本实用新型实施例提供的上述移位寄存器中，所述第一复位信号比所述第二复位信号延迟大于0且小于1个脉冲宽度。

本实用新型实施例提供的一种栅极集成驱动电路，包括级联的多个本实用新型实施例提供的上述移位寄存器；第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m级移位寄存器的第一复位控制信号端和第二复位控制信号端相连；其中，m为大于或等于1的整数，n为大于m的整数。

本实用新型实施例提供的一种栅极集成驱动电路，包括级联的多个本实用新型实施例提供的上述移位寄存器；第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m-1级移位寄存器的第一复位控制信号端和第n-m级移位寄存器的第二复位控制信号端相连；其中，m为大于或等于1的整数，n为大于m的整数。

本实用新型实施例提供的一种栅极集成驱动电路，包括级联的多个本实用新型实施例提供的上述移位寄存器；第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m级移位寄存器的第一复位控制信号端和第n-m+1级移位寄存器的第二复位控制信号端相连；其中，m为大于1的整数，n为大于m的整数。

相应地，本实用新型实施例还提供了一种显示装置，包括本实用新型实施例提供的上述任一种栅极集成驱动电路。

本实用新型实施例的有益效果包括：

本实用新型实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置，包括：输入模块，第一复位模块，输出模块，第一下拉控制模块，以及第二下拉控制模块。其中，输入模块用于在输入信号端输入有效脉冲信号时，控制第一节点的电位为第一电位；输出模块用于在第一节点为第一电位时，将时钟信号端的时钟信号提供给信号输出端；第一复位模块用于在第一复位控制信号端输入第一复位信号时，将参考信号端的参考信号提供给第一节点；第一下拉控制模块用于在第一节点的电位为第一电位时，将参考信号端的参考信号提供给第二节点，在第一节点控制信号端输入节点控制信号时，控制第二节点的电位为第一电位，将参考信号端的参考信号分别提供给第一节点和信号输出端；第二下拉控制模块用于在第一节点的电位为第一电位时，将参考信号端的参考信号提供给第三节点，在第二节点控制信号端输入节点控制信号时，控制第三节点的电位为第一电位，将参考信号端的参考信号分别提供给第一节点和信号输出端。由于第一节点控制信号端和第二节点控制信号端交替输入节点控制信号，使第一下拉控制模块和第二下拉控制模块交替工作，降低了各下拉控制模块的偏置电压的占空比，从而延长了移位寄存器的工作寿命。

附图说明

图1a为本实用新型实施例提供的移位寄存器的一种结构示意图；

图1b为本实用新型实施例提供的移位寄存器的另一种结构示意图；

图1c为本实用新型实施例提供的移位寄存器的时序图；

图2a至图2d分别为本实用新型实施例提供的移位寄存器的具体结构示意图之一；

图3a至图3b分别为本实用新型实施例提供的移位寄存器的具体结构示意图之二；

图4a至图4b分别为本实用新型实施例提供的移位寄存器的具体结构示意图之三；

图5a为本实用新型实施例一对应的移位寄存器的电路时序图；

图5b为本实用新型实施例二对应的移位寄存器的电路时序图；

图6为本实用新型实施例提供的栅极驱动电路的结构示意图之一；

图7为本实用新型实施例提供的栅极驱动电路的结构示意图之二；

图8为本实用新型实施例提供的栅极驱动电路的结构示意图之三。

具体实施方式

下面结合附图，对本实用新型实施例提供的移位寄存器、栅极集成驱动电路及显示装置的具体实施方式进行详细地说明。

本实用新型实施例提供的一种移位寄存器，如图1a所示，包括：输入模块1，第一复位模块2，输出模块3，第一下拉控制模块4，以及第二下拉控制模块5；其中，

输入模块1的第一端与输入信号端Input相连，第二端与第一节点PU相连；输入模块1用于在输入信号端Input输入有效脉冲信号时，控制第一节点PU的电位为第一电位；

输出模块3的第一端与时钟信号端CLK相连，第二端与第一节点PU相连，第三端与信号输出端Output相连；输出模块3用于在第一节点PU为第一电位时，将时钟信号端CLK的时钟信号提供给信号输出端Output；

第一复位模块2的第一端与参考信号端Vref相连，第二端与第一复位控制信号端Rst1相连，第三端与第一节点PU相连；第一复位模块2用于在第一复位控制信号端Rst1输入第一复位信号时，将参考信号端Vref的参考信号提供给第一节点PU；

第一下拉控制模块4的第一端与第一节点控制信号端VHD1相连，第二端与参考信号端Vref相连，第三端与第一节点PU相连，第四端与第二节点PD1(图1a中未示出第二节点PD1)相连，第五端与信号输出端Output相连；第一下拉控制模4块用于在第一节点PU的电位为第一电位时，将参考信号端Vref的参考信号提供给第二节点PD1，在第一节点控制信号端VHD1输入节点控制信号时，控制第二节点PD1的电位为第一电位，将参考信号端Vref的参考信号分别提供给第一节点PU和信号输出端Output；

第二下拉控制模块5的第一端与第二节点控制信号端VHD2相连，第二端与参考信号端Vref相连，第三端与第一节点PU相连，第四端与第三节点PD2(图1a中未示出第三节点PD2)相连，第五端与信号输出端Output相连；第二下拉控制模块5用于在第一节点PU的电位为第一电位时，将参考信号端Vref的参考信号提供给第三节点PD2，在第二节点控制信号端VHD2输入节点控制信号时，控制第三节点PD2的电位为第一电位，将参考信号端Vref的参考信号分别提供给第一节点PU和信号输出端Output；

有效脉冲信号和节点控制信号为高电位信号，第一电位为高电位，参考信号为低电位信号；或，有效脉冲信号和节点控制信号为低电位信号，第一电位为低电位，参考信号为高电位信号；第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号。

在本实用新型实施例提供的上述移位寄存器中由于第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号，使第一下拉控制模块4和第二下拉控制模块5交替工作，降低了各下拉控制模块的偏置电压的占空比，从而延长了移位寄存器的工作寿命。

在具体实施时，在本实用新型实施例提供的上述移位寄存器中，第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号，使第二节点PD1和第三节点PD2的电位交替为第一电位，继而控制第一下拉控制模块4和第二下拉控制模块5交替工作。在具体实施时，第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号的时长可以是帧扫描(Frame)的时长的整数倍，例如如图1c所示，以每四帧时长为一周期，其中两帧为高电平，对第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号。或者，第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号的周期也可以和时钟信号端输入的时钟信号的周期相同或者是其整数倍，在此不做限定。

下面结合具体实施例，对本实用新型进行详细说明。需要说明的是，本实施例中是为了更好的解释本实用新型，但不限制本实用新型。

较佳地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图2a至图2d所示，输入模块1，具体包括：第一开关晶体管T1；其中，

第一开关晶体管T1的栅极和源极均与输入信号端Input相连，漏极与第一节点PU相连。

具体地，在本实用新型实施例提供的上述移位寄存器中，如图2a和图2c所示，第一晶体管T1可以为N型晶体管，或者，如图2b和图2d所示，第一晶体管T1也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图2a至图2d所示，第一复位模块2，具体包括：第二开关晶体管T2；其中，

第二开关晶体管T2的栅极与第一复位控制信号端Rst1相连，源极与第一节点PU相连，漏极与参考信号端Vref相连。

具体地，在本实用新型实施例提供的上述移位寄存器中，如图2a和图2c所示，第二开关晶体管T2可以为N型晶体管，或者，如图2b和图2d所示，第二开关晶体管T2也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一复位模块的具体结构，在具体实施时，第一复位模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图2a至图2d所示，输出模块3，具体包括：第三开关晶体管T3；其中，

第三开关晶体管T3的栅极与第一节点PU相连，源极与时钟信号端CLK相连，漏极与信号输出端Output相连。

具体地，在本实用新型实施例提供的上述移位寄存器中，如图2a和图2c所示，第三开关晶体管T3可以为N型晶体管，或者，如图2b和图2d所示，第三开关晶体管T3也可以为P型晶体管，在此不作限定。

进一步地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图2c至图2d所示，输出模块3，还可以包括：连接于第三开关晶体管T3的栅极与漏极之间的电容C1。增加的电容C1可以在第一节点PU处于浮接状态时，通过电容C1的自举作用进一步拉高或进一步拉低第一节点PU的电位，从而保证移位寄存器的输出正确。并且，增加的电容C1也有利于减小第一节点PU和信号输出端Output的噪声。

以上仅是举例说明移位寄存器中第输出模块3的具体结构，在具体实施时，输出模块3的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图2a至图2d所示，第一下拉控制模块4，具体包括：第四开关晶体管T4，第五开关晶体管T5，第六开关晶体管T6，第七开关晶体管T7，第八开关晶体管T8和第九开关晶体管T9；其中，

第四开关晶体管T4的栅极和源极均与第一节点控制信号端VHD1相连，漏极与第四节点PD_CN1相连；

第五开关晶体管T5的栅极与第四节点PD_CN1相连，源极与第一节点控制信号端VHD1相连，漏极与第二节点PD1相连；

第六开关晶体管T6的栅极与第一节点PD相连，源极与第四节点PD_CN1相连，漏极与参考信号端Vref相连；

第七开关晶体管T7的栅极与第一节点PD相连，源极与第二节点PD1相连，漏极与参考信号端Vref相连；

第八开关晶体管T8的栅极与第二节点PD1相连，源极与第一节点PU相连，漏极与参考信号端Vref相连；

第九开关晶体管T9的栅极与第二节点PD1相连，源极与信号输出端Output相连，漏极与参考信号端Vref相连。

具体地，在本实用新型实施例提供的上述移位寄存器中，如图2a和图2c所示，第四开关晶体管T4，第五开关晶体管T5，第六开关晶体管T6，第七开关晶体管T7，第八开关晶体管T8和第九开关晶体管T9可以为N型晶体管，或者，如图2b和图2d所示，第四开关晶体管T4，第五开关晶体管T5，第六开关晶体管T6，第七开关晶体管T7，第八开关晶体管T8和第九开关晶体管T9也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一下拉控制模块4的具体结构，在具体实施时，第一下拉控制模块4的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图2a至图2d所示，第二下拉控制模块5，具体包括：第十开关晶体管T10，第十一开关晶体管T11，第十二开关晶体管T12，第十三开关晶体管T13，第十四开关晶体管T14和第十五开关晶体管T15；其中，

第十开关晶体管T10的栅极和源极均与第二节点控制信号端VHD2相连，漏极与第五节点PD_CN2相连；

第十一开关晶体管T11的栅极与第五节点PD_CN2相连，源极与第二节点控制信号端VHD2相连，漏极与第三节点PD2相连；

第十二开关晶体管T12的栅极与第一节点PU相连，源极与第五节点PD_CN2相连，漏极与参考信号端Vref相连；

第十三开关晶体管T13的栅极与第一节点PU相连，源极与第三节点PD2相连，漏极与参考信号端Vref相连；

第十四开关晶体管T14的栅极与第三节点PD2相连，源极与第一节点PU相连，漏极与参考信号端Vref相连；

所述第十五开关晶体管T15的栅极与第三节点PD2相连，源极与信号输出端Output相连，漏极与参考信号端Vref相连。

具体地，在本实用新型实施例提供的上述移位寄存器中，如图2a和图2c所示，第十开关晶体管T10，第十一开关晶体管T11，第十二开关晶体管T12，第十三开关晶体管T13，第十四开关晶体管T14和第十五开关晶体管T15可以为N型晶体管，或者，如图2b和图2d所示，第十开关晶体管T10，第十一开关晶体管T11，第十二开关晶体管T12，第十三开关晶体管T13，第十四开关晶体管T14和第十五开关晶体管T15也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二下拉控制模块5的具体结构，在具体实施时，第二下拉控制模块5的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

进一步地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图4a和图4b所示，还可以包括：下拉复位模块；其中，

下拉复位模块的第一端与输入信号端Input相连，第二端与参考信号端Vref相连，第三端与第二节点PD1相连，第四端与第三节点PD2相连，第五端与第四节点PD_CN1相连，第六端与第五节点PD_CN2相连；

下拉复位模块用于在输入信号端Input输入有效脉冲信号时，将参考信号端Vref的参考信号分别提供给第二节点PD1、第三节点PD2、第四节点PD_CN1和第五节点PD_CN2，可以减小上述各节点的复位时间，从而减小信号输出端Output的复位时间，提高移位寄存器的驱动能力，延长像素充电时间。

较佳地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图4a和图4b所示，下拉复位模块，具体包括：第十六开关晶体管T16，第十七开关晶体管T17，第十八开关晶体管T18和第十九开关晶体管T19；其中，

第十六开关晶体管T16的栅极与信号输入端Input相连，源极与第二节点PD1相连，漏极与参考信号端Vref相连；

第十七开关晶体管T17的栅极与信号输入端Input相连，源极与第三节点PD2相连，漏极与参考信号端Vref相连；

第十八开关晶体管T18的栅极与信号输入端Input相连，源极与第四节点PD_CN1相连，漏极与参考信号端Vref相连；

第十九开关晶体管T19的栅极与信号输入端Input相连，源极与第五节点PD_CN2相连，漏极与参考信号端Vref相连。

具体地，在本实用新型实施例提供的上述移位寄存器中，如图4a所示，第十六开关晶体管T16，第十七开关晶体管T17，第十八开关晶体管T18和第十九开关晶体管T19可以为N型晶体管，或者，如图4b所示，第十六开关晶体管T16，第十七开关晶体管T17，第十八开关晶体管T18和第十九开关晶体管T19也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中下拉复位模块的具体结构，在具体实施时，下拉复位模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

进一步地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图1b所示，还可以包括：第二复位模块6；其中，

第二复位模块6的第一端与第二复位控制信号端Rst2相连，第二端与参考信号端Vref相连，第三端与信号输出端Output相连；

第二复位模块6用于在第二复位控制信号端Rst2输入第二复位信号时，将参考信号端Vref的参考信号提供给信号输出端Output。

较佳地，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，如图3a和图3b所示，第二复位模块6，具体包括：第二十开关晶体管T20；其中，

第二十开关晶体管T20的栅极与第二复位控制信号端Rst2相连，源极与信号输出端Output相连，漏极与参考信号端Vref相连。

具体地，在本实用新型实施例提供的上述移位寄存器中，如图3a所示，第二十开关晶体管T20可以为N型晶体管，或者，如图3b所示，第二十开关晶体管T20也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二复位模块6的具体结构，在具体实施时，第二复位模块6的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，在本实用新型实施例提供的上述移位寄存器中，第一复位控制信号与第二复位控制信号可以为同一信号，即第一复位控制信号端Rst1与第二复位控制信号端Rst2为同一信号端。

或者，在具体实施时，在本实用新型实施例提供的上述移位寄存器中，第一复位控制信号可以比第二复位控制信号延迟大于0且小于1个脉冲宽度，这样可以减小信号输出端Output的复位时间，提高移位寄存器的驱动能力，延长像素充电时间。

较佳地，在本实用新型实施例提供的上述移位寄存器中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，为了简化制作工艺，上述第一至第二十开关晶体管均采用P型晶体管或N型晶体管。并且，当输入信号端输入的有效脉冲信号为高电位信号时，第一至第二十开关晶体管均为N型晶体管；当输入信号端输入的有效脉冲信号为低电位信号时，第一至第二十开关晶体管均为P型晶体管。

需要说明的是本实用新型上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideSemiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面以N型晶体管为例，对本实用新型实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电位，0表示低电位。

具体地，实施例一以图3a所示的移位寄存器的结构为例对其工作过程作以描述，实施例二以图4a所示的移位寄存器的结构为例对其工作过程作以描述。在图3a和图4a所示的移位寄存器中，所有开关晶体管均为N型晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；输入信号端Input的有效脉冲信号为高电位信号，参考信号端Vref的参考信号为低电位信号，第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号和时钟信号端输入的时钟信号的周期相同。

实施例一：

第一复位控制信号端Rst1与第二复位控制信号端Rst2为同一信号端，第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号的频率和时钟信号端CLK输入时钟信号的频率相同，对应的输入输出时序图如图5a所示。具体地，选取如图5a所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝Rst2＝0，CLK＝0，VHD1＝0，VHD2＝1。

在T1阶段，由于Rst1和Rst2为低电位，第二开关晶体管T2和第二十开关晶体管T20截止；由于Input为高电位，第一开关晶体管T1导通，输入信号通过第一开关晶体管T1传输至第一节点PU，第一节点PU的电位为高电位，使电容C1处于充电状态，并使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13导通，参考信号通过第六开关晶体管T6传输至第四节点PD_CN1，并通过第十二开关晶体管T12传输至第五节点PD_CN2；VHD1为低电位，第四开关晶体管T4截止，第四节点PD_CN1的电位为低电位，第五开关晶体管T5截止，参考信号通过第七开关晶体管T7传输至第二节点PD1，第二节点PD1的电位为低电位，因此第八开关晶体管T8和第九开关晶体管T9截止；VHD2为高电位，第十开关晶体管T10导通，由于第十开关晶体管T10和第十二开关晶体管T12的宽长比的设置，第五节点PD_CN2的电位为低电位，第十一开关晶体管T11截止；参考信号通过第十三开关晶体管T13传输至第三节点PD2，第三节点PD2的电位为低电位，因此第十四开关晶体管T14和第十五开关晶体管T15截止；时钟信号通过第三开关晶体管T3传输至信号输出端Output，信号输出端Output的电位为低电位。

在第二阶段T2，Input＝0，Rst1＝Rst2＝0，CLK＝1，VHD1＝1，VHD2＝0。

在T2阶段，由于Rst1和Rst2保持为低电位，第二开关晶体管T2和第二十开关晶体管T20保持截止；由于Input变为低电位，第一开关晶体管T1变为截止；由于CLK变为高电位，根据电容C1的自举作用，第一节点PU的电位被进一步拉高，使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13保持导通，参考信号通过第六开关晶体管T6传输至第四节点PD_CN1，并通过第十二开关晶体管T12传输至第五节点PD_CN2；VHD1为高电位，第四开关晶体管T4变为导通，由于第四开关晶体管T4和第六开关晶体管T6的宽长比的设置，第四节点PD_CN1的电位保持低电位，第五开关晶体管T5保持截止，参考信号通过第七开关晶体管T7传输至第二节点PD1，第二节点PD1的电位保持低电位，因此第八开关晶体管T8和第九开关晶体管T9保持截止；VHD2为低电位，第十开关晶体管T10变为截止，第四节点PD_CN2的电位保持低电位，第十一开关晶体管T11保持截止，参考信号通过第十三开关晶体管T13传输至第三节点PD2，第三节点PD2的电位保持低电位，因此第十四开关晶体管T14和第十五开关晶体管T15保持截止；时钟信号通过第三开关晶体管T3传输至信号输出端Output，驱动信号输出端Output的电位变为高电位。

在第三阶段T3，Input＝0，Rst1＝Rst2＝1，CLK＝0，VHD1＝0，VHD2＝1。

在T3阶段，由于Rst1和Rst2变为高电位，第二开关晶体管T2和第二十开关晶体管T20变为导通；由于Input保持低电位，第一开关晶体管T1保持截止；参考信号通过第二十开关晶体管T20传输至信号输出端Output，信号输出端Output的电位变为低电位；参考信号通过第二开关晶体管T2传输至第一节点PU，第一节点PU的电位变为低电位，电容C1处于放电状态，并使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13变为截止。VHD1为低电位，第四开关晶体管T4截止，第四节点PD_CN1的电位保持低电位，第五开关晶体管T5保持截止，第二节点PD1的电位保持低电位，第八开关晶体管T8和第九开关晶体管T9保持截止；VHD2为高电位，第十开关晶体管T10变为导通，节点控制信号通过第十开关晶体管T10传输至第五节点PD_CN2，第五节点PD_CN2的电位变为高电位，第十一开关晶体管T11变为导通，第三节点PD2的电位变为高电位，第三节点PD2控制第十四开关晶体管T14和第十五开关晶体管T15变为导通，参考信号通过第十四开关晶体管T14传输至第一节点PU，进一步保证第一节点PU的电位为低电位，参考信号通过第十五开关晶体管T15传输至信号输出端Output，进一步保证信号输出端Output的电位为低电位。

在第四阶段T4，Input＝0，Rst1＝Rst2＝0，CLK＝1或0，VHD1＝1或0，VHD2＝0或1。

在T4阶段，由于Rst1和Rst2变为低电位，第二开关晶体管T2和第二十开关晶体管T20变为截止；由于Input保持低电位，第一开关晶体管T1保持截止；在VHD1为高电位时，第四开关晶体管T4导通，节点控制信号通过第四开关晶体管T4传输至第四节点PD_CN1，第四节点PD_CN1的电位为高电位，第五开关晶体管T5导通，第二节点PD1的电位为高电位，第二节点PD1控制第八开关晶体管T8和第九开关晶体管T9导通，参考信号通过第八开关晶体管T8传输至第一节点PU，使第一节点PU的电位为低电位，电容C1处于放电状态，并且使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13保持截止；由于第三开关晶体管T3截止，无论CLK为高电位还是低电位，对信号输出端Output均无影响，参考信号通过第九开关晶体管T9传输至信号输出端Output，使信号输出端Output的电位保持为低电位。在VHD1为高电位时VHD2为低电位，第十开关晶体管T10至第十五开关晶体管T15均处于截止。在VHD2为高电位时，第十开关晶体管T10变为导通，节点控制信号通过第十开关晶体管T10传输至第五节点PD_CN2，第五节点PD_CN2的电位变为高电位，第十一开关晶体管T11导通，第三节点PD2的电位为高电位，第三节点PD2控制第十四开关晶体管T14和第十五开关晶体管T15导通，参考信号通过第十四开关晶体管T14传输至第一节点PU，保证第一节点PU的电位为低电位，参考信号通过第十五开关晶体管T15传输至信号输出端Output，保证信号输出端Output的电位为低电位。在VHD2为高电位时VHD1为低电位，第四开关晶体管T4至第九开关晶体管T9均处于截止。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，由于第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号，因此只有在第一节点控制信号端VHD1输入节点控制信号时，第四开关晶体管T4、第五开关晶体管T5、第八开关晶体管T8和第九开关晶体管T9处于导通状态；只有在第二节点控制信号端VHD2输入节点控制信号时，第十开关晶体管T10、第十一开关晶体管T11、第十四开关晶体管T14和第十五开关晶体管T15处于导通状态，从而8个开关晶体管分为两组交替处于导通状态，避免上述8个开关晶体管在第四阶段一直处于导通状态，进而可以延长其使用寿命。

实施例二：

第一复位控制信号端Rst1的第一复位控制信号比第二复位控制信号端Rst2的第二复位控制信号延迟0.5个脉冲宽度，第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号的频率和时钟信号端CLK输入时钟信号的频率相同，对应的输入输出时序图如图5b所示。具体地，选取如图5b所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝Rst2＝0，CLK＝0，VHD1＝0，VHD2＝1。

在T1阶段，由于Rst1和Rst2为低电位，第二开关晶体管T2和第二十开关晶体管T20截止；由于Input为高电位，第十六开关晶体管T16至第十九开关晶体管T19导通，参考信号分别传输至第二节点PD1、第三节点PD2、第四节点PD_CN1和第五节点PD_CN2，第二节点PD1、第三节点PD2、第四节点PD_CN1和第五节点PD_CN2均为低电位，第一开关晶体管T1导通，输入信号通过第一开关晶体管T1传输至第一节点PU，第一节点PU的电位为高电位，使电容C1处于充电状态，并使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13导通，参考信号通过第六开关晶体管T6传输至第四节点PD_CN1，并通过第十二开关晶体管T12传输至第五节点PD_CN2；VHD1为低电位，第四开关晶体管T4截止，第四节点PD_CN1的电位为低电位，第五开关晶体管T5截止，参考信号通过第七开关晶体管T7传输至第二节点PD1，第二节点PD1的电位为低电位，因此第八开关晶体管T8和第九开关晶体管T9截止；VHD2为高电位，第十开关晶体管T10导通，由于第十开关晶体管T10和第十二开关晶体管T12的宽长比的设置，第五节点PD_CN2的电位为低电位，第十一开关晶体管T11截止；参考信号通过第十三开关晶体管T13传输至第三节点PD2，第三节点PD2的电位为低电位，因此第十四开关晶体管T14和第十五开关晶体管T15截止；时钟信号通过第三开关晶体管T3传输至信号输出端Output，信号输出端Output的电位为低电位。

在第二阶段T2，Input＝0，Rst1＝Rst2＝0，CLK＝1，VHD1＝1，VHD2＝0。

在T2阶段，由于Rst1和Rst2保持为低电位，第二开关晶体管T2和第二十开关晶体管T20保持截止；由于Input变为低电位，第一开关晶体管T1变为截止，第十六开关晶体管T16至第十九开关晶体管T19变为截止；由于CLK变为高电位，根据电容C1的自举作用，第一节点PU的电位被进一步拉高，使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13保持导通，参考信号通过第六开关晶体管T6传输至第四节点PD_CN1，并通过第十二开关晶体管T12传输至第五节点PD_CN2；VHD1为高电位，第四开关晶体管T4变为导通，由于第四开关晶体管T4和第六开关晶体管T6的宽长比的设置，第四节点PD_CN1的电位保持低电位，第五开关晶体管T5保持截止，参考信号通过第七开关晶体管T7传输至第二节点PD1，第二节点PD1的电位保持低电位，因此第八开关晶体管T8和第九开关晶体管T9保持截止；VHD2为低电位，第十开关晶体管T10变为截止，第四节点PD_CN2的电位保持低电位，第十一开关晶体管T11保持截止，参考信号通过第十三开关晶体管T13传输至第三节点PD2，第三节点PD2的电位保持低电位，因此第十四开关晶体管T14和第十五开关晶体管T15保持截止；时钟信号通过第三开关晶体管T3传输至信号输出端Output，驱动信号输出端Output的电位变为高电位。

在第三阶段T3，Input＝0，Rst1＝0或1，Rst2＝1，CLK＝0，VHD1＝0，VHD2＝1。

在T3阶段，由于Rst2变为高电位，第二十开关晶体管T20变为导通，参考信号通过第二十开关晶体管T20传输至信号输出端Output，信号输出端Output的电位变为低电位；由于Input保持低电位，第一开关晶体管T1保持截止，第十六开关晶体管T16至第十九开关晶体管T19保持截止；在Rst1保持低电位时，第二开关晶体管T2截止，由于时钟信号变为低电位，以及电容C1的作用，第一节点PU的电位被拉低，但是仍为高电位，第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13导通，参考信号通过第六开关晶体管T6传输至第四节点PD_CN1，并通过第十二开关晶体管T12传输至第五节点PD_CN2；VHD1为低电位，第四开关晶体管T4截止，第四节点PD_CN1的电位为低电位，第五开关晶体管T5保持截止，第二节点PD1的电位保持低电位，第八开关晶体管T8和第九开关晶体管T9保持截止；VHD2为高电位，第十开关晶体管T10导通，由于第十开关晶体管T10和第十二开关晶体管T12的宽长比的设置，第五节点PD_CN2的电位为低电位，第十一开关晶体管T11截止；参考信号通过第十三开关晶体管T13传输至第三节点PD2，第三节点PD2的电位为低电位，因此第十四开关晶体管T14和第十五开关晶体管T15截止；时钟信号通过第三开关晶体管T3传输至信号输出端Output，进一步保证信号输出端Output的电位为低电位。在Rst1变为高电位时，第二开关晶体管T2变为导通，参考信号通过第二开关晶体管T2传输至第一节点PU，第一节点PU的电位变为低电位，电容C1处于放电状态，并使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13变为截止。VHD1为低电位，第四开关晶体管T4截止，第四节点PD_CN1的电位保持低电位，第五开关晶体管T5保持截止，第二节点PD1的电位保持低电位，第八开关晶体管T8和第九开关晶体管T9保持截止；VHD2为高电位，第十开关晶体管T10变为导通，节点控制信号通过第十开关晶体管T10传输至第五节点PD_CN2，第五节点PD_CN2的电位变为高电位，第十一开关晶体管T11变为导通，第三节点PD2的电位变为高电位，第三节点PD2控制第十四开关晶体管T14和第十五开关晶体管T15变为导通，参考信号通过第十四开关晶体管T14传输至第一节点PU，进一步保证第一节点PU的电位为低电位，参考信号通过第十五开关晶体管T15传输至信号输出端Output，进一步保证信号输出端Output的电位为低电位。

在第四阶段T4，Input＝0，Rst1＝1或0，Rst2＝0，CLK＝1或0，VHD1＝1或0，VHD2＝0或1。

在T4阶段，由于Rst2变为低电位，第二十开关晶体管T20变为截止；由于Input保持低电位，第一开关晶体管T1保持截止；在Rst1保持为高电位时，第二开关晶体管T2导通，参考信号通过第二开关晶体管T2传输至第一节点PU，第一节点PU的电位保持低电位；电容C1保持放电状态，并且使第三开关晶体管T3、第六开关晶体管T6、第七开关晶体管T7、第十二开关晶体管T12和第十三开关晶体管T13保持截止；由于第三开关晶体管T3截止，无论CLK为高电位还是低电位，对信号输出端Output均无影响。在Rst1变为低电位时，第二开关晶体管T2截止，第一节点PU的电位变为低电位。在VHD1为高电位时，第四开关晶体管T4导通，节点控制信号通过第四开关晶体管T4传输至第四节点PD_CN1，第四节点PD_CN1的电位为高电位，第五开关晶体管T5导通，第二节点PD1的电位为高电位，第二节点PD1控制第八开关晶体管T8和第九开关晶体管T9导通，参考信号通过第八开关晶体管T8传输至第一节点PU；参考信号通过第九开关晶体管T9传输至信号输出端Output，使信号输出端Output的电位保持为低电位。在VHD1为高电位时VHD2为低电位，第十开关晶体管T10至第十五开关晶体管T15均处于截止。在VHD2为高电位时，第十开关晶体管T10变为导通，节点控制信号通过第十开关晶体管T10传输至第五节点PD_CN2，第五节点PD_CN2的电位变为高电位，第十一开关晶体管T11导通，第三节点PD2的电位为高电位，第三节点PD2控制第十四开关晶体管T14和第十五开关晶体管T15导通，参考信号通过第十四开关晶体管T14传输至第一节点PU，保证第一节点PU的电位为低电位，参考信号通过第十五开关晶体管T15传输至信号输出端Output，保证信号输出端Output的电位为低电位。在VHD2为高电位时VHD1为低电位，第四开关晶体管T4至第九开关晶体管T9均处于截止。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，由于第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号，因此只有在第一节点控制信号端VHD1输入节点控制信号时，第四开关晶体管T4、第五开关晶体管T5、第八开关晶体管T8和第九开关晶体管T9处于导通状态；只有在第二节点控制信号端VHD2输入节点控制信号时，第十开关晶体管T10、第十一开关晶体管T11、第十四开关晶体管T14和第十五开关晶体管T15处于导通状态，从而8个开关晶体管分为两组交替处于导通状态，避免上述8个开关晶体管在第四阶段一直处于导通状态，进而可以延长其使用寿命。

上述两个实施例均是以N型开关晶体管为例进行说明，具体对于P型开关晶体管的工作原理与上述N型开关晶体管的工作原理相似，区别仅在于P型开关晶体管是低电平导通，在此不再赘述。

并且，上述两个实施例均是以第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号的周期和时钟信号端输入的时钟信号的周期相同为例进行说明的，在具体实施时，第一节点控制信号端VHD1和第二节点控制信号端VHD2交替输入节点控制信号的周期可以为1帧至几百帧，在此不作赘述。

基于同一实用新型构思，在移位寄存器的第一复位控制信号端Rst1与第二复位控制信号端Rst2为同一信号端Rst时，本实用新型实施例还提供了一种栅极集成驱动电路，如图6所示，包括级联的多个移位寄存器GOA，第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m级移位寄存器的第一复位控制信号端Rst1和第二复位控制信号端Rst2相连；其中，m为大于或等于1的整数，n为大于m的整数。图6以m＝3为例示出了前六个GOA的连接关系，其中前三个GOA的信号输入端Input通过帧起始信号端STV通入帧起始信号作为输入信号。

基于同一实用新型构思，在移位寄存器的第一复位控制信号端Rst1与第二复位控制信号端Rst2为不同信号端时，本实用新型实施例还提供了一种栅极集成驱动电路，如图7所示，包括级联的多个移位寄存器GOA，第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m-1级移位寄存器的第一复位控制信号端和第n-m级移位寄存器的第二复位控制信号端相连；其中，m为大于或等于1的整数，n为大于m的整数；其中，m为大于或等于1的整数，n为大于m的整数。图7以m＝3为例示出了前六个GOA的连接关系，其中前三个GOA的信号输入端Input通过帧起始信号端STV通入帧起始信号作为输入信号。

基于同一实用新型构思，在移位寄存器的第一复位控制信号端Rst1与第二复位控制信号端Rst2为不同信号端时，本实用新型实施例还提供了一种栅极集成驱动电路，如图8所示，包括级联的多个移位寄存器GOA，第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m级移位寄存器的第一复位控制信号端和第n-m+1级移位寄存器的第二复位控制信号端相连；其中，m为大于或等于1的整数，n为大于m的整数。图8以m＝3为例示出了前六个GOA的连接关系，其中前三个GOA的信号输入端Input通过帧起始信号端STV通入帧起始信号作为输入信号。

具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本实用新型上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一实用新型构思，本实用新型实施例还提供了一种显示装置，包括上述的栅极集成驱动电路，通过该栅极集成驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极集成驱动电路的描述，相同之处不再赘述。

本实用新型实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置，包括：输入模块，第一复位模块，输出模块，第一下拉控制模块，以及第二下拉控制模块。其中，输入模块用于在输入信号端输入有效脉冲信号时，控制第一节点的电位为第一电位；输出模块用于在第一节点为第一电位时，将时钟信号端的时钟信号提供给信号输出端；第一复位模块用于在第一复位控制信号端输入第一复位信号时，将参考信号端的参考信号提供给第一节点；第一下拉控制模块用于在第一节点的电位为第一电位时，将参考信号端的参考信号提供给第二节点，在第一节点控制信号端输入节点控制信号时，控制第二节点的电位为第一电位，将参考信号端的参考信号分别提供给第一节点和信号输出端；第二下拉控制模块用于在第一节点的电位为第一电位时，将参考信号端的参考信号提供给第三节点，在第二节点控制信号端输入节点控制信号时，控制第三节点的电位为第一电位，将参考信号端的参考信号分别提供给第一节点和信号输出端。由于第一节点控制信号端和第二节点控制信号端交替输入节点控制信号，使第一下拉控制模块和第二下拉控制模块交替工作，降低了各下拉控制模块的偏置电压的占空比，从而延长了移位寄存器的工作寿命。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (17)

1.一种移位寄存器，其特征在于，包括：输入模块，第一复位模块，输出模块，第一下拉控制模块，以及第二下拉控制模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端输入有效脉冲信号时，控制所述第一节点的电位为第一电位；

所述输出模块的第一端与时钟信号端相连，第二端与所述第一节点相连，第三端与所述信号输出端相连；所述输出模块用于在所述第一节点为第一电位时，将所述时钟信号端的时钟信号提供给所述信号输出端；

所述第一复位模块的第一端与参考信号端相连，第二端与第一复位控制信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述第一复位控制信号端输入第一复位信号时，将所述参考信号端的参考信号提供给所述第一节点；

所述第一下拉控制模块的第一端与第一节点控制信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与第二节点相连，第五端与所述信号输出端相连；所述第一下拉控制模块用于在所述第一节点的电位为第一电位时，将所述参考信号端的参考信号提供给所述第二节点，在所述第一节点控制信号端输入节点控制信号时，控制所述第二节点的电位为第一电位，将所述参考信号端的参考信号分别提供给所述第一节点和所述信号输出端；

所述第二下拉控制模块的第一端与第二节点控制信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与第三节点相连，第五端与所述信号输出端相连；所述第二下拉控制模块用于在所述第一节点的电位为第一电位时，将所述参考信号端的参考信号提供给所述第三节点，在所述第二节点控制信号端输入节点控制信号时，控制所述第三节点的电位为第一电位，将所述参考信号端的参考信号分别提供给所述第一节点和所述信号输出端；

所述有效脉冲信号和所述节点控制信号为高电位信号，所述第一电位为高电位，所述参考信号为低电位信号；或，所述有效脉冲信号和所述节点控制信号为低电位信号，所述第一电位为低电位，所述参考信号为高电位信号；所述第一节点控制信号端和所述第二节点控制信号端交替输入所述节点控制信号。

2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述第一复位模块，包括：第二开关晶体管；其中，

所述第二开关晶体管的栅极与所述第一复位控制信号端相连，源极与所述第一节点相连，漏极与所述参考信号端相连。

4.如权利要求1所述的移位寄存器，其特征在于，所述输出模块，包括：第三开关晶体管；其中，

所述第三开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述信号输出端相连。

5.如权利要求4所述的移位寄存器，其特征在于，所述输出模块，还包括：连接于所述第三开关晶体管的栅极与漏极之间的电容。

6.如权利要求1所述的移位寄存器，其特征在于，所述第一下拉控制模块，包括：第四开关晶体管，第五开关晶体管，第六开关晶体管，第七开关晶体管，第八开关晶体管和第九开关晶体管；其中，

所述第四开关晶体管的栅极和源极均与所述第一节点控制信号端相连，漏极与第四节点相连；

所述第五开关晶体管的栅极与所述第四节点相连，源极与所述第一节点控制信号端相连，漏极与所述第二节点相连；

所述第六开关晶体管的栅极与所述第一节点相连，源极与所述第四节点相连，漏极与所述参考信号端相连；

所述第七开关晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述参考信号端相连；

所述第八开关晶体管的栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述参考信号端相连；

所述第九开关晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述参考信号端相连。

7.如权利要求6所述的移位寄存器，其特征在于，所述第二下拉控制模块，包括：第十开关晶体管，第十一开关晶体管，第十二开关晶体管，第十三开关晶体管，第十四开关晶体管和第十五开关晶体管；其中，

所述第十开关晶体管的栅极和源极均与所述第二节点控制信号端相连，漏极与第五节点相连；

所述第十一开关晶体管的栅极与所述第五节点相连，源极与所述第二节点控制信号端相连，漏极与所述第三节点相连；

所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述第五节点相连，漏极与所述参考信号端相连；

所述第十三开关晶体管的栅极与所述第一节点相连，源极与所述第三节点相连，漏极与所述参考信号端相连；

所述第十四开关晶体管的栅极与所述第三节点相连，源极与所述第一节点相连，漏极与所述参考信号端相连；

所述第十五开关晶体管的栅极与所述第三节点相连，源极与所述信号输出端相连，漏极与所述参考信号端相连。

8.如权利要求7所述的移位寄存器，其特征在于，还包括：下拉复位模块；所述下拉复位模块的第一端与所述输入信号端相连，第二端与所述参考信号端相连，第三端与所述第二节点相连，第四端与所述第三节点相连，第五端与所述第四节点相连，第六端与所述第五节点相连；

所述下拉复位模块用于在所述输入信号端输入所述有效脉冲信号时，将所述参考信号端的参考信号分别提供给所述第二节点、第三节点、第四节点和第五节点。

9.如权利要求8所述的移位寄存器，其特征在于，所述下拉复位模块，包括：第十六开关晶体管，第十七开关晶体管，第十八开关晶体管和第十九开关晶体管；其中，

所述第十六开关晶体管的栅极与所述信号输入端相连，源极与所述第二节点相连，漏极与所述参考信号端相连；

所述第十七开关晶体管的栅极与所述信号输入端相连，源极与所述第三节点相连，漏极与所述参考信号端相连；

所述第十八开关晶体管的栅极与所述信号输入端相连，源极与所述第四节点相连，漏极与所述参考信号端相连；

所述第十九开关晶体管的栅极与所述信号输入端相连，源极与所述第五节点相连，漏极与所述参考信号端相连。

10.如权利要求1-9任一项所述的移位寄存器，其特征在于，还包括：第二复位模块；所述第二复位模块的第一端与第二复位控制信号端相连，第二端与所述参考信号端相连，第三端与所述信号输出端相连；

所述第二复位模块用于在所述第二复位控制信号端输入第二复位信号时，将所述参考信号端的参考信号提供给所述信号输出端。

11.如权利要求10所述的移位寄存器，其特征在于，所述第二复位模块，包括：第二十开关晶体管；其中，

所述第二十开关晶体管的栅极与所述第二复位控制信号端相连，源极与所述信号输出端相连，漏极与所述参考信号端相连。

12.如权利要求10所述的移位寄存器，其特征在于，所述第一复位信号与所述第二复位信号为同一信号。

13.如权利要求10所述的移位寄存器，其特征在于，所述第一复位信号比所述第二复位信号延迟大于0且小于1个脉冲宽度。

14.一种栅极集成驱动电路，其特征在于，包括级联的多个如权利要求12所述的移位寄存器；第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m级移位寄存器的第一复位控制信号端和第二复位控制信号端相连；其中，m为大于或等于1的整数，n为大于m的整数。

15.一种栅极集成驱动电路，其特征在于，包括级联的多个如权利要求13所述的移位寄存器；第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m-1级移位寄存器的第一复位控制信号端和第n-m级移位寄存器的第二复位控制信号端相连；其中，m为大于或等于1的整数，n为大于m的整数。

16.一种栅极集成驱动电路，其特征在于，包括级联的多个如权利要求13所述的移位寄存器；第n级移位寄存器的信号输出端与第n+m级移位寄存器的信号输入端相连；第n级移位寄存器的信号输出端分别与第n-m级移位寄存器的第一复位控制信号端和第n-m+1级移位寄存器的第二复位控制信号端相连；其中，m为大于1的整数，n为大于m的整数。

17.一种显示装置，其特征在于，包括如权利要求14-16任一项所述的栅极集成驱动电路。