CN106205520B - 移位寄存器、栅线集成驱动电路、阵列基板及显示装置 - Google Patents
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Abstract
本发明公开了一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，该移位寄存器包括：第一控制模块或第二控制模块、下拉驱动模块、下拉模块、复位模块和输出模块；其中，第一控制模块在帧触发信号端为低电位且第一直流信号端为高电位时，控制上拉节点为高电位；第二控制模块在帧触发信号端为高电位时控制上拉节点为低电位，在信号输入端为高电位时控制上拉节点为高电位。由于第一控制模块或第二控制模块的作用，以及与上述其它四个模块的相互配合，能够有效控制上拉节点的电位，使帧触发信号端的功能可以达到原有效果启动，并且也可以起到保持移位寄存器正常输出的作用，进而改善时钟信号突发中止时的时序错乱现象，增强了GOA整体的稳定性。
Description
技术领域
本发明涉及显示技术领域，尤指一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置。
背景技术
在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array，GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
现有的栅极驱动装置通常由多个级联的移位寄存器构成；其中各级移位寄存器的信号输出端所输出信号一般是由上拉节点和时钟信号控制的，每一级移位寄存器的输出信号作为下一级移位寄存器的输入信号，并作为上一级移位寄存器的复位信号。而在实际使用过程中，会出现一些显示频率变化的情况，比如升频或降频时，这时时钟信号会暂时中止，如果中止发生在一帧的中间，有可能会发生GOA的时序混乱，造成不正常显示。
发明内容
有鉴于此，本发明实施例提供一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，可以有效控制上拉节点的电位，改善时钟信号突发中止时的时序错乱现象。
因此，本发明实施例提供了一种移位寄存器，包括：第一控制模块或第二控制模块、下拉驱动模块、复位模块、下拉模块和输出模块；其中，
所述第一控制模块的第一端与帧触发信号端连接、第二端与第一直流信号端连接、第三端与上拉节点连接、第四端与低电平信号端连接；所述第一控制模块用于在所述帧触发信号端为低电位且第一直流信号端为高电位时，控制所述上拉节点为高电位；
所述第二控制模块的第一端与帧触发信号端连接、第二端与第一直流信号端连接、第三端与上拉节点连接、第四端与低电平信号端连接、第五端与信号输入端连接；所述第二控制模块用于在所述帧触发信号端为高电位时控制所述上拉节点为低电位，在所述信号输入端为高电位时控制所述上拉节点为高电位；
所述下拉驱动模块用于在第二直流信号端、第三直流信号端和上拉节点的控制下，在所述上拉节点为高电位时控制第一下拉节点和第二下拉节点为低电位；
所述复位模块用于在复位信号端的控制下，将所述上拉节点的电位拉低；
所述下拉模块用于在所述第一下拉节点和第二下拉节点的控制下，将所述上拉节点和信号输出端的电位拉低；
所述输出模块用于在所述上拉节点的控制下，将时钟信号端的信号通过所述信号输出端输出。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制模块包括：第一开关晶体管、第二开关晶体管和第三开关晶体管；
所述第一开关晶体管的栅极与所述帧触发信号端连接、源极与所述低电平信号端连接、漏极分别与所述第二开关晶体管的漏极和所述第三开关晶体管的栅极连接；
所述第二开关晶体管的栅极与源极均与所述第一直流信号端连接；
所述第三开关晶体管的源极与所述第一直流信号端连接、漏极与所述上拉节点连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制模块包括：第四开关晶体管、第五开关晶体管、第六开关晶体管和第七开关晶体管；
所述第四开关晶体管的栅极和源极均与所述帧触发信号端连接、漏极与所述第五开关晶体管的漏极连接；
所述第五开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接；
所述第六开关晶体管的栅极与所述第五开关晶体管的漏极连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接；
所述第七开关晶体管的栅极与所述信号输入端连接、源极与所述第一直流信号端连接、漏极与所述上拉节点连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块包括：第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管和第十二开关晶体管；
所述第八开关晶体管的栅极和源极分别与所述第二直流信号端连接、漏极分别与所述第九开关晶体管的漏极和所述第十开关晶体管的栅极连接；
所述第九开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接；
所述第十开关晶体管的源极与所述第二直流信号端连接、漏极与所述第一下拉节点连接；
所述第十一开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接、漏极与所述第一下拉节点连接；
所述第十二开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接、漏极与所述第二下拉节点连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块还包括：第十三开关晶体管、第十四开关晶体管和第十五开关晶体管；
所述第十三开关晶体管的栅极和源极分别与所述第三直流信号端连接、漏极分别与所述第十四开关晶体管的漏极和所述第十五开关晶体管的栅极连接；
所述第十四开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接；
所述第十五开关晶体管的源极与所述第三直流信号端连接、漏极与所述第二下拉节点连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块包括第十六开关晶体管；
所述第十六开关晶体管的栅极与所述复位信号端连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块包括第十七开关晶体管、第十八开关晶体管、第十九开关晶体管和第二十开关晶体管；
所述第十七开关晶体管的栅极与所述第一下拉节点连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接；
所述第十八开关晶体管的栅极与所述第一下拉节点连接、源极与所述低电平信号端连接、漏极与所述信号输出端连接；
所述第十九开关晶体管的栅极与所述第二下拉节点连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接；
所述第二十开关晶体管的栅极与所述第二下拉节点连接、源极与所述低电平信号端连接、漏极与所述信号输出端连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块包括第二十一开关晶体管和电容；
所述第二十一开关晶体管的栅极与所述上拉节点连接、源极与所述时钟信号端连接、漏极与所述信号输出端连接；
所述电容连接在所述上拉节点和所述信号输出端之间。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第二直流信号端和第三直流信号端输入的信号为反相的直流信号。
本发明实施例提供的一种栅线集成驱动电路，包括级联的多个本发明实例例提供的移位寄存器；
第一级移位寄存器包括第一控制模块，除第一级移位寄存器以外的移位寄存器包括第二控制模块；
除最后一级移位寄存器以外，每一级移位寄存器的信号输出端与其相邻的下一级的移位寄存器的信号输入端连接；除第一级移位寄存器以外，每一级的移位寄存器的信号输出端均与上一级的移位寄存器的复位信号端连接；
除所述第一级移位寄存器以外的移位寄存器均与栅线连接。
本发明实施例还提供了一种阵列基板，包括本发明实施例提供的栅线集成驱动电路。
本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板。
本发明实施例的有益效果包括：
本发明实施例提供的一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，该移位寄存器包括：第一控制模块或第二控制模块、下拉驱动模块、下拉模块、复位模块和输出模块；其中，第一控制模块用于在帧触发信号端为低电位且第一直流信号端为高电位时，控制上拉节点为高电位；第二控制模块用于在帧触发信号端为高电位时控制上拉节点为低电位，在信号输入端为高电位时控制上拉节点为高电位；下拉驱动模块用于在第二直流信号端、第三直流信号端和上拉节点的控制下，在上拉节点为高电位时控制第一下拉节点和第二下拉节点为低电位；复位模块用于在复位信号端的控制下，将上拉节点的电位拉低；下拉模块用于在第一下拉节点和第二下拉节点的控制下，将上拉节点和信号输出端的电位拉低；输出模块用于在上拉节点的控制下，将时钟信号端的信号通过信号输出端输出。由于第一控制模块或第二控制模块的作用，以及与上述其它四个模块的相互配合，能够有效控制上拉节点的电位，使帧触发信号端的功能可以达到原有效果启动，并且也可以起到保持移位寄存器正常输出的作用，进而改善时钟信号突发中止时的时序错乱现象，增强了GOA整体的稳定性。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图之一；
图2为本发明实施例提供的移位寄存器的结构示意图之二；
图3为本发明实施例提供的移位寄存器的具体结构示意图之一；
图4为本发明实施例提供的移位寄存器的具体结构示意图之二；
图5为图3中的移位寄存器的输入输出时序图；
图6为图4中的移位寄存器的输入输出时序图；
图7为本发明实施例提供的栅线集成驱动电路的示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅线集成驱动电路、阵列基板及显示装置的具体实施方式进行详细地说明。
本发明实施例提供了一种移位寄存器，如图1和图2所示，包括：第一控制模块1或第二控制模块2(图1中示出了第一控制模块1，图2中示出了第二控制模块2)、下拉驱动模块3、复位模块4、下拉模块5和输出模块6；其中，
第一控制模块1的第一端与帧触发信号端STV连接、第二端与第一直流信号端Vdd1连接、第三端与上拉节点PU连接、第四端与低电平信号端Vss连接；第一控制模块1用于在帧触发信号端STV为低电位且第一直流信号端Vdd1为高电位时，控制上拉节点PU为高电位；
第二控制模块2的第一端与帧触发信号端STV连接、第二端与第一直流信号端Vdd1连接、第三端与上拉节点PU连接、第四端与低电平信号端Vss连接、第五端与信号输入端Input连接；第二控制模块2用于在帧触发信号端STV为高电位时控制上拉节点PU为低电位，在信号输入端Input为高电位时控制上拉节点PU为高电位；
下拉驱动模块3的第一端与第二直流信号端Vdd2连接、第二端与第三直流信号端Vdd3连接、第三端与上拉节点PU连接、第四端与第一下拉节点PD1连接、第五端与第二下拉节点PD2连接、第六端与低电平信号端Vss连接；下拉驱动模块3用于在第二直流信号端Vdd2、第三直流信号端Vdd3和上拉节点PU的控制下，在上拉节点PU为高电位时控制第一下拉节点PD1和第二下拉节点PD2为低电位；
复位模块4的第一端与复位信号端Reset连接、第二端与上拉节点PU连接、第三端与低电平信号端Vss连接；复位模块4用于在复位信号端Reset的控制下，将上拉节点PU的电位拉低；
下拉模块5的第一端与第一下拉节点PD1连接、第二端与第二下拉节点PD2连接、第三端与上拉节点PU连接、第四端与信号输出端Output连接、第五端与低电平信号端Vss连接；下拉模块5用于在第一下拉节点PD1和第二下拉节点PD2的控制下，将上拉节点PU和信号输出端Output的电位拉低；
输出模块6的第一端与上拉节点PU连接、第二端与时钟信号端CLK连接、第三端与信号输出端Output连接；输出模块6用于在上拉节点PU的控制下，将时钟信号端CLK的信号通过信号输出端Output输出。
在本发明实施例提供的上述移位寄存器，包括：第一控制模块或第二控制模块、下拉驱动模块、下拉模块、复位模块和输出模块；其中，第一控制模块在帧触发信号端为低电位且第一直流信号端为高电位时，控制上拉节点为高电位；第二控制模块在帧触发信号端为高电位时控制上拉节点为低电位，在信号输入端为高电位时控制上拉节点为高电位。由于第一控制模块或第二控制模块的作用，以及与上述其它四个模块的相互配合，能够有效控制上拉节点的电位，使帧触发信号端的功能可以达到原有效果启动，并且也可以起到保持移位寄存器正常输出的作用，进而改善时钟信号突发中止时的时序错乱现象，增强了GOA整体的稳定性。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，当该移位寄存器具有第一控制模块1时，如图3所示，第一控制模块1可以包括：第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3；
第一开关晶体管T1的栅极与帧触发信号端STV连接、源极与低电平信号端Vss连接、漏极分别与第二开关晶体管T2的漏极和第三开关晶体管T3的栅极连接；
第二开关晶体管T2的栅极与源极均与第一直流信号端Vdd1连接；
第三开关晶体管T3的源极与第一直流信号端Vdd1连接、漏极与上拉节点PU连接。
具体地，第一开关晶体管T1、第二开关晶体管T2和第三开关晶体管T3组成一个反相器。在每帧信号之前，帧触发信号端STV为低电位时，第一开关晶体管导通，第三开关晶体管T3输出的电位为高电位，作为触发信号；帧触发信号端STV为高电位时，第三开关晶体管T3不输出信号，不会影响上拉节点PU的电位。
以上仅是举例说明移位寄存器中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，当该移位寄存器具有第二控制模块2时，如图4所示，第二控制模块2可以包括：第四开关晶体管T4、第五开关晶体管T5、第六开关晶体管T6和第七开关晶体管T7；
第四开关晶体管T4的栅极和源极均与帧触发信号端STV连接、漏极与第五开关晶体管T5的漏极连接；
第五开关晶体管T5的栅极与上拉节点PU连接、源极与低电平信号端Vss连接；
第六开关晶体管T6的栅极与第五开关晶体管T5的漏极连接、源极与低电平信号端Vss连接、漏极与上拉节点PU连接；
第七开关晶体管T7的栅极与信号输入端Input连接、源极与第一直流信号端Vdd1连接、漏极与上拉节点PU连接。
具体地，帧触发信号端STV为高电位时，第四开关晶体管T4和第六开关晶体管T6导通，将上拉节点PU的电位拉低并保持；帧触发信号端STV为低电位时，第四开关晶体管T4截止，并不会影响第六开关晶体管T6的状态，使其可以持续工作。在该移位寄存器对其连接的栅线进行输出动作时，当信号输入端Input为高电位，第七开关晶体管T7导通，将上拉节点PU的电位拉高，同时第五开关晶体管T5导通，第六开关晶体管T6截止。
以上仅是举例说明移位寄存器中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3和图4所示，下拉驱动模块3可以包括：第八开关晶体管T8、第九开关晶体管T9、第十开关晶体管T10、第十一开关晶体管T11和第十二开关晶体管T12；
第八开关晶体管T8的栅极和源极分别与第二直流信号端Vdd2连接、漏极分别与第九开关晶体管T9的漏极和第十开关晶体管T10的栅极连接；
第九开关晶体管T9的栅极与上拉节点PU连接、源极与低电平信号端Vss连接；
第十开关晶体管T10的源极与第二直流信号端Vdd2连接、漏极与第一下拉节点PD1连接；
第十一开关晶体管T11的栅极与上拉节点PU连接、源极与低电平信号端Vss连接、漏极与第一下拉节点PD1连接；
第十二开关晶体管T12的栅极与上拉节点PU连接、源极与低电平信号端Vss连接、漏极与第二下拉节点PD2连接。
以上仅是举例说明移位寄存器中下拉驱动模块的具体结构，在具体实施时，下拉驱动模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
进一步地，为了提高移位寄存器的寿命，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3和图4所示，下拉驱动模块3还可以包括：第十三开关晶体管T13、第十四开关晶体管T14和第十五开关晶体管T15；
第十三开关晶体管T13的栅极和源极分别与第三直流信号端Vdd3连接、漏极分别与第十四开关晶体管T14的漏极和第十五开关晶体管T15的栅极连接；
第十四开关晶体管T14的栅极与上拉节点PU连接、源极与低电平信号端Vss连接；
第十五开关晶体管T15的源极与第三直流信号端Vdd3连接、漏极与第二下拉节点PD2连接。
以上仅是举例说明移位寄存器中下拉驱动模块的具体结构，在具体实施时，下拉驱动模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3和图4所示，复位模块4可以包括第十六开关晶体管T16；
第十六开关晶体管T16的栅极与复位信号端Reset连接、源极与低电平信号端Vss连接、漏极与上拉节点PU连接。
以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3和图4所示，下拉模块5可以包括第十七开关晶体管T17、第十八开关晶体管T18、第十九开关晶体管T19和第二十开关晶体管T20；
第十七开关晶体管T17的栅极与第一下拉节点PD1连接、源极与低电平信号端Vss连接、漏极与上拉节点PU连接；
第十八开关晶体管T18的栅极与第一下拉节点PD1连接、源极与低电平信号端Vss连接、漏极与信号输出端Output连接；
第十九开关晶体管T19的栅极与第二下拉节点PD2连接、源极与低电平信号端Vss连接、漏极与上拉节点PU连接；
第二十开关晶体管T20的栅极与第二下拉节点PD2连接、源极与低电平信号端Vss连接、漏极与信号输出端Output连接。
以上仅是举例说明移位寄存器中下拉模块的具体结构，在具体实施时，下拉模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3和图4所示，输出模块6可以包括第二十一开关晶体管T21和电容C；
第二十一开关晶体管T21的栅极与上拉节点PU连接、源极与时钟信号端CLK连接、漏极与信号输出端Output连接；
电容C连接在上拉节点PU和信号输出端Output之间。
以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1至图4所示，第二直流信号端Vdd2和第三直流信号端Vdd3输入的信号可以为反相的直流信号，这样相邻两帧时间内，该移位寄存器可以使用不同的直流信号端来进行控制，即一帧时间内，该移位寄存器的第二直流信号端Vdd2为高电位，第三直流信号端Vdd3为低电位；在下一帧时间内，该移位寄存器的第二直流信号端Vdd2为低电位，第三直流信号端Vdd3为高电位，以此类推，可以有效提高整个电路的寿命。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面以N型晶体管为例，对本发明实施例提供的两种移位寄存器(具有第一控制模块或第二控制模块)的工作过程作以描述。下述描述中以1表示高电位，0表示低电位。
具体地，第一种实施例是以图3所示的具有第一控制模块的移位寄存器的结构为例对其工作过程作以描述。所有开关晶体管均为N型晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止。
当第一直流信号端Vdd1和第二直流信号端Vdd2为高电位直流信号，第三直流信号端Vdd3为低电位直流信号时，对应的输入输出时序图如图5所示。具体地，选取如图5所示的输入输出时序图中的T0、T1、T2、T3和T4五个阶段。
在第0阶段T0，STV＝0，Vdd1＝1，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝0。
在T0阶段(即帧触发阶段)，由于STV为低电位，Vdd1为高电位，第一开关晶体管T1截止，第二开关晶体管T2和第三开关晶体管T3导通，第三开关晶体管T3输出的信号为高电位信号，作为触发信号并控制移位寄存器开始工作，此时上拉节点PU的电位为高电位。
在第一阶段T1，STV＝1，Vdd1＝1，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝0。
在T1阶段，由于STV为高电位，第一开关晶体管T1导通，第三开关晶体管T3截止，即第三开关晶体管T3不输出信号，不会影响上拉节点PU的电位；由于Reset为低电位，第十六开关晶体管T16截止；由于上拉节点PU为高电位，第九开关晶体管T9、第十一开关晶体管T11和第十二开关晶体管T12导通，由于Vdd2为高电位，第八开关晶体管T8导通，第十开关晶体管T10也导通，直流信号通过第十开关晶体管T10传输至第一下拉节点PD1，控制第一下拉节点PD1的电位为高电位。在第十开关晶体管T10将第一下拉节点PD1拉高时，第九开关晶体管T9能够使第十开关晶体管T10截止，且第十一开关晶体管T11能够将第一下拉节点PD1拉低；第十二开关晶体管T12能够控制第二下拉节点PD2的电位为低电位。由于上拉节点PU的电位为高电位，电容C处于充电状态。T1阶段为该移位寄存器中的C的充电阶段。由于CLK为低电位，因此信号输出端Output输出低电位。
在第二阶段T2，STV＝1，Vdd1＝1，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝1。
在T2阶段，由于STV保持高电位，第三开关晶体管T3保持不输出信号；由于Reset保持低电位，第十六开关晶体管T16保持截止；由于Vdd2保持高电位，第八开关晶体管T8保持导通，第十开关晶体管T10也保持导通，直流信号通过第十开关晶体管T10传输至第一下拉节点PD1，控制第一下拉节点PD1的电位为高电位；由于电容C的自举作用，将上拉节点PU的电位进一步拉高，第九开关晶体管T9、第十一开关晶体管T11和第十二开关晶体管T12保持导通；时钟信号通过第二十一开关晶体管T21传输至信号输出端Output，信号输出端Output的电位变为高电位。
在第三阶段T3，STV＝1，Vdd1＝1，Vdd2＝1，Vdd3＝0，Reset＝1，CLK＝0。
在T3阶段，由于STV保持高电位，第三开关晶体管T3保持不输出信号；由于Reset变为高电位，第十六开关晶体管T16变为导通；由于Vdd2保持高电位，第八开关晶体管T8和第十开关晶体管T10保持导通；低电平信号通过第十六开关晶体管T16传输至上拉节点PU，上拉节点PU的电位变为低电位，电容C处于放电状态；第十开关晶体管T10将第一下拉节点PD1的电位变为高电位，第一下拉节点PD1控制第十七开关晶体管T17和第十八开关晶体管T18变为导通，低电平信号通过第十七开关晶体管T17传输至上拉节点PU，进一步保证上拉节点PU的电位为低电位，低电平信号通过第十八开关晶体管T18传输至信号输出端Output。
在第四阶段T4，STV＝1，Vdd1＝1，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝1或0。
在T4阶段，由于STV保持高电位，第三开关晶体管T3保持不输出信号；由于Reset变为低电位，第十六开关晶体管T16变为截止；由于Vdd2保持高电位，第八开关晶体管T8和第十开关晶体管T10保持导通，第一下拉节点PD1的电位保持高电位，第一下拉节点PD1控制第十七开关晶体管T17和第十八开关晶体管T18保持导通，低电平信号通过第十七开关晶体管T17传输至上拉节点PU，使上拉节点PU的电位保持为低电位，电容C处于放电状态，无论CLK为高电位还是低电位，对信号输出端Output均无影响；低电平信号通过第十八开关晶体管T18传输至信号输出端Output，使信号输出端Output的电位保持低电位。
之后，移位寄存器一直重复上述第一阶段至第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。
需要说明的是，由于Vdd3为低电位，第十三开关晶体管T13、第十四开关晶体管T14和第十五开关晶体管T15一直处于截止状态，由于PD2为低电位，第十九开关晶体管T19和第二十开关晶体管T20一直处于截止状态。在上述移位寄存器开始接收到下一帧的输入信号时，第二直流信号端Vdd2可以为低电位直流信号，第三直流信号端Vdd3为高电位直流信号；此时第十三开关晶体管T13、第十四开关晶体管T14、第十五开关晶体管T15、第十二开关晶体管T12、第十九开关晶体管T19和第二十开关晶体管T20可以分别替代上述第八开关晶体管T8、第九开关晶体管T9、第十开关晶体管T10、第十一开关晶体管T11、第十七开关晶体管T17和第十八开关晶体管T18的作用，来控制第二下拉节点PD2和上拉节点PU的电位。
具体地，第二种实施例是以图4所示的具有第二控制模块的移位寄存器的结构为例对其工作过程作以描述。所有开关晶体管均为N型晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止。
当第一直流信号端Vdd1和第二直流信号端Vdd2为高电位直流信号，第三直流信号端Vdd3为低电位直流信号时，对应的输入输出时序图如图6所示。具体地，选取如图6所示的输入输出时序图中的T0、T1、T2、T3和T4五个阶段。
在第0阶段T0，STV＝0，Vdd1＝1，Input＝0，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝0。
在T0阶段(即帧触发阶段)，由于STV为低电位，第四开关晶体管T4截止，并不会影响第六开关晶体管T6的状态，进而不会影响上拉节点PU的电位。
在第一阶段T1，STV＝1，Vdd1＝1，Input＝1，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝0。
在T1阶段，由于STV为高电位，第四开关晶体管T4导通，第六开关晶体管T6也导通，可以将上拉节点PU的电位拉低，若Input为低电位时，即在该移位寄存器对其连接的栅线没有进行输出动作时，该上拉节点PU的电位会保持拉低的状态；当Input为高电位时，即在该移位寄存器对其连接的栅线进行输出动作时，第七开关晶体管T7导通，Input的输入信号通过第七开关晶体管T7传输至上拉节点PU，将上拉节点PU的电位拉高，同时第五开关晶体管T5导通，此时第六开关晶体管T6截止，第六开关晶体管T6不会再影响上拉节点PU的电位。由于Reset为低电位，第十六开关晶体管T16截止；由于上拉节点PU为高电位，第九开关晶体管T9、第十一开关晶体管T11和第十二开关晶体管T12导通，由于Vdd1为高电位，第八开关晶体管T8导通，第十开关晶体管T10也导通，直流信号通过第十开关晶体管T10传输至第一下拉节点PD1，控制第一下拉节点PD1的电位为高电位。在第十开关晶体管T10将第一下拉节点PD1拉高时，第九开关晶体管T9能够使第十开关晶体管截止，且第十一开关晶体管T11能够将第一下拉节点PD拉低；第十二开关晶体管T12能够控制第二下拉节点PD2的电位为低电位。由于上拉节点PU的电位为高电位，电容C处于充电状态。T1阶段为该移位寄存器中的C的充电阶段。由于CLK为低电位，因此信号输出端Output输出低电位。
在第二阶段T2，STV＝1，Vdd1＝1，Input＝0，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝1。
在T2阶段，由于上拉节点PU的电位为高电位，第五开关晶体管T5保持导通，第六开关晶体管保持截止；由于Reset保持低电位，第十六开关晶体管T16保持截止；由于Vdd2保持高电位，第八开关晶体管T8保持导通，第十开关晶体管T10也保持导通，直流信号通过第十开关晶体管T10传输至第一下拉节点PD1，控制第一下拉节点PD1的电位为高电位；由于电容C的自举作用，将上拉节点PU的电位进一步拉高，第九开关晶体管T9、第十一开关晶体管T11和第十二开关晶体管T12保持导通；时钟信号通过第二十一开关晶体管T21传输至信号输出端Output，信号输出端Output的电位变为高电位。
在第三阶段T3，STV＝1，Vdd1＝1，Input＝0，Vdd2＝1，Vdd3＝0，Reset＝1，CLK＝0。
在T3阶段，由于Reset变为高电位，第十六开关晶体管T16变为导通；由于Vdd2保持高电位，第八开关晶体管T8和第十开关晶体管T10保持导通；低电平信号通过第十六开关晶体管T16传输至上拉节点PU，上拉节点PU的电位变为低电位，第五开关晶体管截止，电容C处于放电状态；由于STV为高电位，第四开关晶体管T4导通，第六开关晶体管T6导通，将上拉节点PU的电位拉低并保持，可以有效防止噪声；第十开关晶体管T10将第一下拉节点PD1的电位变为高电位，第一下拉节点PD1控制第十七开关晶体管T17和第十八开关晶体管T18变为导通，低电平信号通过第十七开关晶体管T17传输至上拉节点PU，进一步保证上拉节点PU的电位为低电位，低电平信号通过第十八开关晶体管T18传输至信号输出端Output。
在第四阶段T4，STV＝1，Vdd1＝1，Input＝0，Vdd2＝1，Vdd3＝0，Reset＝0，CLK＝1或0。
在T4阶段，由于STV保持高电位，第四开关晶体管T4和第六开关晶体管T6保持导通，使上拉节点PU的电位保持为低电位；由于Reset变为低电位，第十六开关晶体管T16变为截止；由于Vdd2保持高电位，第八开关晶体管T8和第十开关晶体管T10保持导通，第一下拉节点PD1的电位保持高电位，第一下拉节点PD1控制第十七开关晶体管T17和第十八开关晶体管T18保持导通，低电平信号通过第十七开关晶体管T17传输至上拉节点PU，使上拉节点PU的电位保持为低电位，电容C处于放电状态，无论CLK为高电位还是低电位，对信号输出端Output均无影响；低电平信号通过第十八开关晶体管T18传输至信号输出端Output，使信号输出端Output的电位保持低电位。
之后，移位寄存器一直重复上述第一阶段至第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。
需要说明的是，由于Vdd3为低电位，第十三开关晶体管、第十四开关晶体管和第十五开关晶体管一直处于截止状态，由于PD2为低电位，第十九开关晶体管和第二十开关晶体管一直处于截止状态。在上述移位寄存器开始接收到下一帧的输入信号时，第二直流信号端Vdd2可以为低电位直流信号，第三直流信号端Vdd3为高电位直流信号；此时第十三开关晶体管、第十四开关晶体管、第十五开关晶体管、第十二开关晶体管、第十九开关晶体管和第二十开关晶体管可以分别替代上述第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十七开关晶体管和第十八开关晶体管的作用，来控制第二下拉节点PD2和上拉节点PU的电位。
基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，如图7所示，包括级联的多个移位寄存器；
第一级移位寄存器包括第一控制模块，除第一级移位寄存器以外的移位寄存器包括第二控制模块；
除最后一级移位寄存器以外，每一级移位寄存器的信号输出端Output与其相邻的下一级的移位寄存器的信号输入端Input连接；除第一级移位寄存器以外，每一级的移位寄存器的信号输出端Output均与上一级的移位寄存器的复位信号端Reset连接；
除第一级移位寄存器以外的移位寄存器均与栅线连接。
具体地，上述栅线集成驱动电路中的第一级移位寄存器的具体结构与本发明上述具有第一控制模块的移位寄存器在功能和结构上均相同，上述栅线集成驱动电路中的除第一级移位寄存器以外的其它移位寄存器的具体结构与本发明上述具有第二控制模块的移位寄存器在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种阵列基板，包括上述的栅线集成驱动电路，其具体实施可参见上述栅线集成驱动电路的描述，相同之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的阵列基板，其具体实施可参见上述阵列基板的描述，相同之处不再赘述。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述移位寄存器的实施例，重复之处不再赘述。
本发明实施例提供的一种移位寄存器、栅线集成驱动电路、阵列基板及显示装置，包括：第一控制模块或第二控制模块、下拉驱动模块、下拉模块、复位模块和输出模块；其中，第一控制模块用于在帧触发信号端为低电位且第一直流信号端为高电位时，控制上拉节点为高电位；第二控制模块用于在帧触发信号端为高电位时控制上拉节点为低电位，在信号输入端为高电位时控制上拉节点为高电位；下拉驱动模块用于在第二直流信号端、第三直流信号端和上拉节点的控制下，在上拉节点为高电位时控制第一下拉节点和第二下拉节点为低电位；复位模块用于在复位信号端的控制下，将上拉节点的电位拉低；下拉模块用于在第一下拉节点和第二下拉节点的控制下，将上拉节点和信号输出端的电位拉低；输出模块用于在上拉节点的控制下，将时钟信号端的信号通过信号输出端输出。由于第一控制模块或第二控制模块的作用，以及与上述其它四个模块的相互配合，能够有效控制上拉节点的电位，使帧触发信号端的功能可以达到原有效果启动，并且也可以起到保持移位寄存器正常输出的作用，进而改善时钟信号突发中止时的时序错乱现象，增强了GOA整体的稳定性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (12)
1.一种移位寄存器，其特征在于，包括：第一控制模块或第二控制模块、下拉驱动模块、下拉模块、复位模块和输出模块；其中，
所述第一控制模块的第一端与帧触发信号端连接、第二端与第一直流信号端连接、第三端与上拉节点连接、第四端与低电平信号端连接；所述第一控制模块用于在所述帧触发信号端为低电位且第一直流信号端为高电位时，控制所述上拉节点为高电位；
所述第二控制模块的第一端与帧触发信号端连接、第二端与第一直流信号端连接、第三端与上拉节点连接、第四端与低电平信号端连接、第五端与信号输入端连接；所述第二控制模块用于在所述帧触发信号端为高电位时控制所述上拉节点为低电位，在所述信号输入端为高电位时控制所述上拉节点为高电位；
所述下拉驱动模块用于在第二直流信号端、第三直流信号端和上拉节点的控制下，在所述上拉节点为高电位时控制第一下拉节点和第二下拉节点为低电位；
所述复位模块用于在复位信号端的控制下，将所述上拉节点的电位拉低；
所述下拉模块用于在所述第一下拉节点和第二下拉节点的控制下，将所述上拉节点和信号输出端的电位拉低；
所述输出模块用于在所述上拉节点的控制下，将时钟信号端的信号通过所述信号输出端输出。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第一开关晶体管、第二开关晶体管和第三开关晶体管；
所述第一开关晶体管的栅极与所述帧触发信号端连接、源极与所述低电平信号端连接、漏极分别与所述第二开关晶体管的漏极和所述第三开关晶体管的栅极连接；
所述第二开关晶体管的栅极与源极均与所述第一直流信号端连接；
所述第三开关晶体管的源极与所述第一直流信号端连接、漏极与所述上拉节点连接。
3.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第四开关晶体管、第五开关晶体管、第六开关晶体管和第七开关晶体管；
所述第四开关晶体管的栅极和源极均与所述帧触发信号端连接、漏极与所述第五开关晶体管的漏极连接；
所述第五开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接；
所述第六开关晶体管的栅极与所述第五开关晶体管的漏极连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接；
所述第七开关晶体管的栅极与所述信号输入端连接、源极与所述第一直流信号端连接、漏极与所述上拉节点连接。
4.如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动模块包括：第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管和第十二开关晶体管；
所述第八开关晶体管的栅极和源极分别与所述第二直流信号端连接、漏极分别与所述第九开关晶体管的漏极和所述第十开关晶体管的栅极连接；
所述第九开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接；
所述第十开关晶体管的源极与所述第二直流信号端连接、漏极与所述第一下拉节点连接；
所述第十一开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接、漏极与所述第一下拉节点连接；
所述第十二开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接、漏极与所述第二下拉节点连接。
5.如权利要求4所述的移位寄存器，其特征在于，所述下拉驱动模块还包括：第十三开关晶体管、第十四开关晶体管和第十五开关晶体管；
所述第十三开关晶体管的栅极和源极分别与所述第三直流信号端连接、漏极分别与所述第十四开关晶体管的漏极和所述第十五开关晶体管的栅极连接；
所述第十四开关晶体管的栅极与所述上拉节点连接、源极与所述低电平信号端连接；
所述第十五开关晶体管的源极与所述第三直流信号端连接、漏极与所述第二下拉节点连接。
6.如权利要求1所述的移位寄存器，其特征在于，所述复位模块包括第十六开关晶体管；
所述第十六开关晶体管的栅极与所述复位信号端连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接。
7.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括第十七开关晶体管、第十八开关晶体管、第十九开关晶体管和第二十开关晶体管；
所述第十七开关晶体管的栅极与所述第一下拉节点连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接；
所述第十八开关晶体管的栅极与所述第一下拉节点连接、源极与所述低电平信号端连接、漏极与所述信号输出端连接；
所述第十九开关晶体管的栅极与所述第二下拉节点连接、源极与所述低电平信号端连接、漏极与所述上拉节点连接；
所述第二十开关晶体管的栅极与所述第二下拉节点连接、源极与所述低电平信号端连接、漏极与所述信号输出端连接。
8.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括第二十一开关晶体管和电容；
所述第二十一开关晶体管的栅极与所述上拉节点连接、源极与所述时钟信号端连接、漏极与所述信号输出端连接；
所述电容连接在所述上拉节点和所述信号输出端之间。
9.如权利要求1所述的移位寄存器，其特征在于，所述第二直流信号端和第三直流信号端输入的信号为反相的直流信号。
10.一种栅线集成驱动电路，其特征在于，包括级联的多个如权利要求1-9任一项所述的移位寄存器；
第一级移位寄存器包括第一控制模块，除第一级移位寄存器以外的移位寄存器包括第二控制模块；
除最后一级移位寄存器以外，每一级移位寄存器的信号输出端与其相邻的下一级的移位寄存器的信号输入端连接；除第一级移位寄存器以外，每一级的移位寄存器的信号输出端均与上一级的移位寄存器的复位信号端连接；
除所述第一级移位寄存器以外的移位寄存器均与栅线连接。
11.一种阵列基板，其特征在于，包括如权利要求10所述的栅线集成驱动电路。
12.一种显示装置，其特征在于，包括如权利要求11所述的阵列基板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20181030 Termination date: 20210708 |
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| CF01 | Termination of patent right due to non-payment of annual fee |