CN105632564B - 一种移位寄存器、栅极集成驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅极集成驱动电路及显示装置，包括：输入模块，复位模块、输出模块、下拉驱动模块和下拉模块；其中，输入模块连接于第一节点、输入信号端和第一参考信号端之间；复位模块连接于复位控制信号端、第一节点和第二参考信号端之间；下拉驱动模块连接于第一节点、第二节点、第三参考信号端和第一时钟信号端之间；输出模块连接于第一时钟信号端、第一节点和信号输出端；下拉模块连接于第二节点、第三参考信号端和信号输出端之间。本发明实施例提供的上述移位寄存器相对于现有的移位寄存器减少了一个参考信号端口的使用，对应组成的栅极集成驱动电路中省去了一条信号线，从而有利于实现窄边框的设计。

Description

一种移位寄存器、栅极集成驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极集成驱动电路及显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。

目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动装置通常由多个级联的移位寄存器构成，通过各级移位寄存器实现依次向显示面板上的各行栅线提供栅极扫描信号。如图1所示，为可以实现双向扫描的移位寄存器；以正向扫描为例，移位寄存器的时序图如图2所示；由其级联而成的栅极驱动电路如图3所示，通过对电路中信号输入的转换可实现双向扫描功能，具体地，在正向扫描时VDD输入VGH，VSS输入VGL，在反向扫描时，VDD输入VGL，VSS输入VGH。从图3可以看出实现双向扫描功能时移位寄存器使用的信号端口较多，对应的栅极驱动电路所需的信号线数量也较多，而这些信号线和栅极驱动电路均会占用阵列基板的非显示区域，这样不利于实现窄边框需求。

发明内容

有鉴于此，本发明实施例提供了一种移位寄存器、栅极集成驱动电路及显示装置，用以解决具有双向扫描功能的移位寄存器不利于实现窄边框的问题。

因此，本发明实施例提供的一种移位寄存器，包括：输入模块，复位模块、输出模块、下拉驱动模块和下拉模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一节点相连，第三端与第一参考信号端相连；所述输入模块用于在所述输入信号端输入有效脉冲信号时，将所述第一参考信号端的第一参考信号提供给所述第一节点；

所述复位模块的第一端与复位控制信号端相连，第二端与所述第一节点相连，第三端与第二参考信号端相连；所述复位模块用于在所述复位控制信号端输入复位信号时，将所述第二参考信号端的第二参考信号提供给所述第一节点；

所述下拉驱动模块的第一端与所述第一节点相连，第二端与第二节点相连，第三端与第一时钟信号端相连，第四端与第三参考信号端相连；所述下拉驱动模块用于在所述第一节点为第一电位时，控制所述第二节点为第二电位；在所述第二节点为第一电位时，控制所述第一节点为第二电位；

所述输出模块的第一端与所述第一时钟信号端相连，第二端与所述第一节点相连，第三端与信号输出端相连；所述输出模块用于在所述第一节点为第一电位时，将所述第一时钟信号端的第一时钟信号提供给所述信号输出端；

所述下拉模块的第一端与所述第二节点相连，第二端与所述第三参考信号端相连，第三端与所述信号输出端相连；所述下拉模块用于在所述第二节点为第一电位时，将所述第三参考信号端的第三参考信号提供给所述信号输出端；

在一帧的扫描时间内所述有效脉冲信号先于所述复位信号输入时，所述第一参考信号为第一电位，所述第二参考信号和所述第三参考信号为第二电位；在一帧的扫描时间内所述复位信号先于所述有效脉冲信号输入时，所述第二参考信号为第一电位，所述第一参考信号和所述第三参考信号为第二电位。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，当所述有效脉冲信号和所述复位信号为高电位信号时，所述第一电位为高电位，所述第二电位为低电位；当所述有效脉冲信号和所述复位信号为低电位信号时，所述第一电位为低电位，所述第二电位为高电位。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述输入模块，包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极与所述输入信号端相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述复位模块，包括：第二开关晶体管；其中，

所述第二开关晶体管的栅极与所述复位控制信号端相连，源极与所述第一节点相连，漏极与所述第二参考信号端相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述复位模块还包括：与所述信号输出端相连的第四端，与所述第三参考信号端相连的第五端，以及与所述复位控制信号端或第二时钟信号端相连的第六端，所述复位模块还用于在所述复位控制信号端输入复位信号或所述第二时钟信号端输入第二时钟信号时，将所述第三参考信号端的第三参考信号提供给所述信号输出端；其中，

所述第二时钟信号与第一时钟信号相位相反。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述复位模块，还包括：第三开关晶体管；其中，

所述第三开关晶体管的栅极与所述复位控制信号端或第二时钟信号端相连，源极与所述信号输出端相连，漏极与所述第三参考信号端相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述输出模块，包括：第四开关晶体管和第一电容；其中，

所述第四开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述信号输出端相连；

所述第一电容连接于所述第四开关晶体管的栅极与漏极之间。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述下拉驱动模块，包括：第五开关晶体管、第六开关晶体管和第七开关晶体管；其中，

所述第五开关晶体管的栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述第三参考信号端相连；

所述第六开关晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述第三参考信号端相连；

所述第七开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第二节点相连；

所述第六开关晶体管的宽长比大于所述第七开关晶体管的宽长比。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述下拉驱动模块，还包括：第二电容，连接于所述第六开关晶体管的源极与漏极之间。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述下拉模块，包括：第八开关晶体管；其中，

所述第八开关晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述第三参考信号端相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，当所述有效脉冲信号和所述复位信号为高电位时，所有开关晶体管均为N型晶体管；或，

当所述有效脉冲信号和所述复位信号为低电位时，所有开关晶体管均为P型晶体管。

本发明实施例提供的一种栅极集成驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器；

除首级移位寄存器和末级移位寄存器之外，其余每级移位寄存器的信号输出端均向与下一级移位寄存器的信号输入端输入有效脉冲信号，并向与上一个移位寄存器的复位控制信号端输入复位信号；

首级移位寄存器的信号输出端向第二级移位寄存器的信号输入端输入有效脉冲信号；

末级移位寄存器的扫描信号输出端向上一级移位寄存器的复位控制信号端输入复位信号；

在正向扫描时，首级移位寄存器的信号输入端输入本帧起始信号，末级移位寄存器的复位控制信号端输入下一帧起始信号；在反向扫描时，首级移位寄存器的信号输入端输入下一帧起始信号，末级移位寄存器的复位控制信号端输入本帧起始信号。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极集成驱动电路。

本发明实施例的有益效果包括：

本发明实施例提供的一种移位寄存器、栅极集成驱动电路及显示装置，包括：输入模块，复位模块、输出模块、下拉驱动模块和下拉模块；其中，输入模块连接于第一节点、输入信号端和第一参考信号端之间；复位模块连接于复位控制信号端、第一节点和第二参考信号端之间；下拉驱动模块连接于第一节点、第二节点、第三参考信号端和第一时钟信号端之间；输出模块连接于第一时钟信号端、第一节点和信号输出端；下拉模块连接于第二节点、第三参考信号端和信号输出端之间。本发明实施例提供的上述移位寄存器相对于现有的移位寄存器减少了一个参考信号端口的使用，对应组成的栅极集成驱动电路中省去了一条信号线，从而有利于实现窄边框的设计。

附图说明

图1为现有技术中实现双向扫描的移位寄存器的结构示意图；

图2为现有技术中实现双向扫描的移位寄存器在正向扫描时的电路时序图；

图3为现有技术中实现双向扫描的栅极集成驱动电路的结构示意图；

图4a和图4b分别为本发明实施例提供的移位寄存器的结构示意图；

图5a和图5b分别为本发明实施例提供的移位寄存器的具体结构示意图之一；

图6a和图6b分别为本发明实施例提供的移位寄存器的具体结构示意图之二；

图7a和图7b分别为本发明实施例提供的移位寄存器的具体结构示意图之三；

图8为本发明实施例提供的移位寄存器对应的电路时序图之一；

图9为本发明实施例提供的移位寄存器对应的电路时序图之二；

图10a和图10b分别为本发明实施例提供的栅极集成驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅极集成驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图4a所示，包括：输入模块1，复位模块2，输出模块3，下拉驱动模块4，以及下拉模块5；其中，

输入模块1的第一端与输入信号端Input相连，第二端与第一节点PU相连，第三端与第一参考信号端Ref1相连；输入模块1用于在输入信号端Input输入有效脉冲信号时，将第一参考信号端Ref1的第一参考信号Vref1提供给第一节点PU；

复位模块2的第一端与复位控制信号端Reset相连，第二端与第一节点PU相连，第三端与第二参考信号端Ref2相连；复位模块2用于在复位控制信号端Reset输入复位信号时，将第二参考信号端Ref2的第二参考信号Vref2提供给第一节点PU；

下拉驱动模块4的第一端与第一节点PU相连，第二端与第二节点PD相连，第三端与第一时钟信号端CLK相连，第四端与第三参考信号端Ref3相连；下拉驱动模块4用于在第一节点PU为第一电位时，控制第二节点PD为第二电位；在第二节点PD为第一电位时，控制第一节点PU为第二电位；

输出模块3的第一端与第一时钟信号端CLK相连，第二端与第一节点PU相连，第三端与信号输出端Output相连；输出模块3用于在第一节点PU为第一电位时，将第一时钟信号端CLK的第一时钟信号提供给信号输出端Output；

下拉模块5的第一端与第二节点PD相连，第二端与第三参考信号端Ref3相连，第三端与信号输出端Output相连；下拉模块5用于在第二节点PD为第一电位时，将第三参考信号端Ref3的第三参考信号Vref3提供给信号输出端Output；

在一帧的扫描时间内有效脉冲信号先于复位信号输入时，即在正向扫描时，第一参考信号Vref1为第一电位，第二参考信号Vref2和第三参考信号Vref3为第二电位；在一帧的扫描时间内复位信号先于有效脉冲信号输入时，即在反向扫描时，第二参考信号Vref2为第一电位，第一参考信号Vref1和第三参考信号Vref3为第二电位。

本发明实施例提供的上述移位寄存器，包括：输入模块1，复位模块2、输出模块3、下拉驱动模块4和下拉模块5；其中，输入模块1连接于第一节点PU、输入信号端Input和第一参考信号端Ref1之间；复位模块2连接于复位控制信号端Reset、第一节点PU和第二参考信号端Ref2之间；下拉驱动模块4连接于第一节点PU、第二节点PD、第三参考信号端Ref3和第一时钟信号端CLK之间；输出模块3连接于第一时钟信号端CLK、第一节点PU和信号输出端Output；下拉模块5连接于第二节点PD、第三参考信号端Ref3和信号输出端Output之间。本发明实施例提供的上述移位寄存器相对于现有如图1所示的移位寄存器减少了一个参考信号端口的使用，对应组成的栅极集成驱动电路中省去了一条信号线，从而有利于实现窄边框的设计。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当有效脉冲信号和复位信号为高电位信号时，第一电位为高电位VGH，第二电位为低电位VGL；当有效脉冲信号和复位信号为低电位信号时，第一电位为低电位VGL，第二电位为高电位VGH。即当正向扫描时，在有效脉冲信号和复位信号为高电位信号时，第一参考信号Vref1为高电位VGH，第二参考信号Vref2和第三参考信号Vref3为低电位VGL；在有效脉冲信号和复位信号为低电位信号时，第一参考信号Vref1为低电位VGL，第二参考信号Vref2和第三参考信号Vref3为高电位VGH。当反向扫描时，在有效脉冲信号和复位信号为高电位信号时，第二参考信号Vref2为高电位VGH，第一参考信号Vref1和第三参考信号Vref3为低电位VGL；在有效脉冲信号和复位信号为低电位信号时，第二参考信号Vref2为低电位VGL，第一参考信号Vref1和第三参考信号Vref3为高电位VGH。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a至图7b所示，输入模块1，可以具体包括：第一开关晶体管T1；其中，

第一开关晶体管T1的栅极与输入信号端Output相连，源极与第一参考信号端Ref1相连，漏极与第一节点PU相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图5a、图6a和图7a所示，第一开关晶体管T1可以为N型晶体管，或者，如图5b、图6b和图7b所示，第一开关晶体管T1也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输入模块1的具体结构，在具体实施时，输入模块1的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，复位模块2，可以具体包括：第二开关晶体管T2；其中，

第二开关晶体管T2的栅极与复位控制信号端Reset相连，源极与第一节点PU相连，漏极与第二参考信号端Ref2相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图5a所示，第二开关晶体管T2可以为N型晶体管，或者，如图5b所示，第二开关晶体管T2也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中复位模块2的具体结构，在具体实施时，复位模块2的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，复位模块2，如图4b所示，还可以包括：与信号输出端Output相连的第四端，与第三参考信号端Ref3相连的第五端，以及与复位控制信号端Reset或第二时钟信号端CLKB相连的第六端；复位模块2还用于在复位控制信号端Rest输入复位信号或第二时钟信号端CLKB输入第二时钟信号时，将第三参考信号端Ref3的第三参考信号Vref3提供给信号输出端Output；其中，

第二时钟信号与第一时钟信号相位相反。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图6a和图7b所示，复位模块2，还可以包括：第三开关晶体管T3；其中，

第三开关晶体管T3的栅极与复位控制信号端Reset或第二时钟信号端CLKB相连，源极与信号输出端Output相连，漏极与第三参考信号端Ref3相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图6a和图7a所示，第三开关晶体管T3可以为N型晶体管，或者，如图6b和图7b所示，第三开关晶体管T3也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中复位模块2的具体结构，在具体实施时，复位模块2的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a至图7b所示，输出模块3，可以具体包括：第四开关晶体管T4和第一电容C1；其中，

第四开关晶体管T4的栅极与第一节点PU相连，源极与时钟信号端CLK相连，漏极与信号输出端Output相连；

第一电容C1连接于第四开关晶体管T4的栅极与漏极之间。

其中，第一电容C1的作用是在第一节点PU处于浮接状态时通过第一电容C1的自举作用进一步拉高或进一步拉低第一节点PU的电位，从而保证移位寄存器正确的输出。

具体地，在本发明实施例提供的上述移位寄存器中，如图5a、图6a和图7a所示，第四开关晶体管T4可以为N型晶体管，或者，如图5b、图6b和图7b所示，第四开关晶体管T4也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输出模块3的具体结构，在具体实施时，输出模块3的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a至图6b所示，下拉驱动模块4，可以具体包括：第五开关晶体管T5、第六开关晶体管T6和第七开关晶体管T7；其中，

第五开关晶体管T5的栅极与第二节点PD相连，源极与第一节点PU相连，漏极与第三参考信号端Ref3相连；

第六开关晶体管T6的栅极与第一节点PU相连，源极与第二节点PD相连，漏极与第三参考信号端Ref3相连；

第七开关晶体管T7的栅极和源极均与第一时钟信号端CLK相连，漏极与第二节点PD相连；

第六开关晶体管T6的宽长比大于第七开关晶体管T7的宽长比。

在具体实施时，由于下拉驱动模块4中的第六开关晶体管T6的宽长比大于第七开关晶体管T7的宽长比，当第六开关晶体管T6和第七开关晶体管T7同时处于导通状态时，第二节点PD的电位与第三参考信号端Ref3相同。较佳地，第六开关晶体管T6的宽长比一般是第一开关晶体管T7宽长比的5倍左右。

具体地，在本发明实施例提供的上述移位寄存器中，如图5a和图6a所示，第五开关晶体管T5、第六开关晶体管T6、第七开关晶体管T7可以为N型晶体管，或者，如图5b和图6b所示，第五开关晶体管T5、第六开关晶体管T6、第七开关晶体管T7也可以为P型晶体管，在此不作限定。

一般地，在一帧的扫描时间内，一个移位寄存器的信号输出端Output只进行一次有效信号的输出，其余时间信号输出端Output无有效信号输出。在本发明实施例提供的上述移位寄存器中，输出模块3的第四开关晶体管T4的尺寸较大，其栅极和漏极之间的寄生电容Cgd也较大，Cgd的电容值达到pF级。在信号输出端Output无有效信号输出期间，当第一时钟信号端CLK输入第一时钟信号时，由于寄生电容Cgd的存在，第一时钟信号会通过寄生电容Cgd把第一节点PU的电位拉高(第一时钟信号为高电位)或拉低(第一时钟信号为低电位)；在第一时钟信号端CLK无第一时钟信号输入时，第二节点PD为第二电位，第五开关晶体管T5处于关断状态，此时第一节点PU处于悬空状态，容易被噪声干扰，尤其是高温下这种情况会加剧，如果第一节点PU的电位超过第四开关晶体管T4和第六开关晶体管T6的阈值电压Vth，那么第四开关晶体管T4和第六开关晶体管T6会导通，第五开关晶体管T5和下拉模块5处于关断状态，此时信号输出端Output输出信号，导致误输出，宏观上看显示屏就会出现高温抖动。

通过以上分析可以看出，解决GOA电路相关高温抖动的根本方法是在信号输出端Output为无有效信号输出期间使第二节点PD一直处于第一电位，从而保证第五开关晶体管T5和下拉模块5一直保持打开，防止第一节点PU被拉动，避免误输出。

因此，较佳地，在本发明实施例提供的上述移位寄存器中，如图7a和图7b所示，下拉驱动模块4，还可以包括：第二电容C2，连接于第六开关晶体管T6的源极与漏极之间。

在信号输出端Output无有效信号输出期间，当第一时钟信号端CLK输入第一时钟信号时，第七开关晶体管T7导通，第二电容C2通过第七开关晶体管T7充电，第二节点PD为第一电位；在第一时钟信号端CLK无第一时钟信号输入时，由于第二电容C2的作用保持第二节点PD维持第一电位，即在信号输出端Output无有效信号输出期间，第二节点PD始终保持第一电位，从而保证第五开关晶体管T5和下拉模块5一直保持打开，防止第一节点PU被拉动，避免高温抖动。在信号输出端Output有效信号输出期间，由于第一节点PU为第一电位，第六开关晶体管T6导通，第二电容C2通过第六开关晶体管T6放电，第二节点PD为第二电位，从而第五开关晶体管T5和下拉模块5关断，保证信号输出端Output正常输出。

以上仅是举例说明移位寄存器中下拉驱动模块4的具体结构，在具体实施时，下拉驱动模块4的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a至图7b所示，下拉模块5，可以具体包括：第八开关晶体管T8；其中，

第八开关晶体管T8的栅极与第二节点PD相连，源极与信号输出端Output相连，漏极与第三参考信号端Ref3相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图5a、图6a和图7a所示，第八开关晶体管T8可以为N型晶体管，或者，如图5b、图6b和图7b所示，第八开关晶体管T8也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中下拉模块5的具体结构，在具体实施时，下拉模块5的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

本发明实施例提供的上述移位寄存器仅之多采用八个开关晶体管即可实现双向扫描的移位寄存器功能，相较于现有的如图1所示的移位寄存器可以减少使用的开关晶体管的数量，从而有利于实现窄边框显示。

较佳地，在本发明实施例提供的上述移位寄存器中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，为了简化制作工艺，上述第一至第八开关晶体管均采用P型晶体管或N型晶体管。并且，当输入信号端输入的有效脉冲信号和复位控制信号端输入的复位信号为高电位时，第一至第八开关晶体管均为N型晶体管；当输入信号端输入的有效脉冲信号和复位控制信号端输入的复位信号为低电位时，第一至第八开关晶体管均为P型晶体管。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面以N型晶体管为例，对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电位，0表示低电位。

具体地，实施例一以图6a所示的移位寄存器的结构为例对其工作过程作以描述，实施例二以图7a所示的移位寄存器的结构为例对其工作过程作以描述。在图6a和图7a所示的移位寄存器中，所有开关晶体管均为N型晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；输入信号端Input的有效脉冲信号先于复位控制信号端Reset的复位信号，且均为高电位信号；第一参考信号端Ref1的第一参考信号Vref1为高电位，第二参考信号端Ref2的第二参考信号Vref2和第三参考信号端Ref3的第三参考信号Vref3为低电位。

实施例一：

复位模块2中的第三开关晶体管T3与复位控制信号端Reset相连，对应的输入输出时序图如图8所示。具体地，选取如图8所示的输入输出时序图中的t1、t2、t3和t4四个阶段。

在第一阶段t1，Input＝1，Reset＝0，CLK＝0。

在t1阶段，由于Reset为低电位，第二开关晶体管T2和第三开关晶体管T3截止；由于Input为高电位，第一开关晶体管T1导通，为高电位的第一参考信号Vref1通过第一开关晶体管T1传输至第一节点PU，第一节点PU的电位为高电位，使电容C1处于充电状态，并使第四开关晶体管T4和第六开关晶体管T6导通，为低电位的第三参考信号Vref3通过第六开关晶体管T6传输至第二节点PD，第五开关晶体管T5和第八开关晶体管T8截止；第一时钟信号CLK为低电位，通过第四开关晶体管T4传输至信号输出端Output，信号输出端Output的电位为低电位。

在第二阶段t2，Input＝0，Reset＝0，CLK＝1。

在t2阶段，由于Reset保持为低电位，第二开关晶体管T2和第三开关晶体管T3保持截止；由于Input变为低电位，第一开关晶体管T1变为截止；由于CLK变为高电位，根据电容C1的自举作用，第一节点PU的电位被进一步拉高，使第四开关晶体管T4和第六开关晶体管T6保持导通；由于CLK变为高电位，第七开关晶体管T7变为导通，由于第七开关晶体管T7和第六开关晶体管T6的宽长比的设置，第二节点PD的电位保持低电位，第五开关晶体管T5和第八开关晶体管T8保持截止；第一时钟信号通过第四开关晶体管T4传输至信号输出端Output，驱动信号输出端Output的电位变为高电位。

在第三阶段t3，Input＝0，Reset＝1，CLK＝0。

在t3阶段，由于Reset变为高电位，第二开关晶体管T2和第三开关晶体管T3变为导通；由于Input保持低电位，第一开关晶体管T1保持截止；为低电位的第三参考信号Vref3通过第三开关晶体管T3传输至信号输出端Output，信号输出端Output的电位变为低电位；为低电位的第二参考信号Vref2通过第二开关晶体管T2传输至第一节点PU，第一节点PU的电位变为低电位，电容C1处于放电状态，并使第四开关晶体管T4和第六开关晶体管T6变为截止。由于CLK变为低电位，第七开关晶体管T7变为截止，第二节点PD的电位保持低电位。

在第四阶段t4，Input＝0，Reset＝0，CLK＝1或0。

在t4阶段，由于Reset变为低电位，第二开关晶体管T2和第三开关晶体管T3变为截止；由于Input保持低电位，第一开关晶体管T1保持截止；第二节点PD的电位与CLK保持一致，在CLK为高电位时，第七开关晶体管T7导通，第二节点PD的电位为高电位，第二节点控制第五开关晶体管T5和第八开关晶体管T8导通，第三参考信号Vref3分别通过第五开关晶体管T5和第八晶体管T8传输至第一节点PU和信号输出端Output，使第一节点PU和信号输出端Output的电位为低电位，电容C1处于放电状态。在CLK为低电位时，第七开关晶体管T7截止，第二节点PD变为低电位，第五开关晶体管T5和第八开关晶体管T8截止。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，由于CLK间隔输入高电位信号，因此只有在CLK为高电位时，第五开关晶体管T5和第八开关晶体管T8处于导通状态，才会对第一节点PU和信号输出端Output去噪，因此，可能会出现高温抖动。

实施例二：

复位模块2中的第三开关晶体管T3与第二时钟信号端CLKB相连，对应的输入输出时序图如图9所示。具体地，选取如图9所示的输入输出时序图中的t1、t2、t3和t4四个阶段。

在第一阶段t1，Input＝1，Reset＝0，CLK＝0，CLKB＝1。

在t1阶段，由于Reset为低电位，第二开关晶体管T2截止；由于Input为高电位，第一开关晶体管T1导通，为高电位的第一参考信号Vref1通过第一开关晶体管T1传输至第一节点PU，第一节点PU的电位为高电位，使电容C1处于充电状态，并使第四开关晶体管T4和第六开关晶体管T6导通，为低电位的第三参考信号Vref3通过第六开关晶体管T6传输至第二节点PD，第五开关晶体管T5和第八开关晶体管T8截止；由于CLKB为高电位，第三开关晶体管T3导通，为低电位的第三参考信号Vref3通过第三开关晶体管T3传输至信号输出端Output，第一时钟信号CLK为低电位，通过第四开关晶体管T4传输至信号输出端Output，信号输出端Output的电位为低电位。

在第二阶段t2，Input＝0，Reset＝0，CLK＝1，CLKB＝0。

在t2阶段，由于Reset保持为低电位，第二开关晶体管T2保持截止；由于Input变为低电位，第一开关晶体管T1变为截止；由于CLK变为高电位，根据电容C1的自举作用，第一节点PU的电位被进一步拉高，使第四开关晶体管T4和第六开关晶体管T6保持导通；由于CLK变为高电位，第七开关晶体管T7变为导通，由于第七开关晶体管T7和第六开关晶体管T6的宽长比的设置，第二节点PD的电位保持低电位，第五开关晶体管T5和第八开关晶体管T8保持截止；由于CLKB为低电位，第三开关晶体管T3截止；第一时钟信号通过第四开关晶体管T4传输至信号输出端Output，驱动信号输出端Output的电位变为高电位。

在第三阶段t3，Input＝0，Reset＝1，CLK＝0，CLKB＝1。

在t3阶段，由于Reset变为高电位，第二开关晶体管T2变为导通，由于CLKB为高电位，第三开关晶体管T3变为导通；由于Input保持低电位，第一开关晶体管T1保持截止；为低电位的第三参考信号Vref3通过第三开关晶体管T3传输至信号输出端Output，信号输出端Output的电位变为低电位；为低电位的第二参考信号Vref2通过第二开关晶体管T2传输至第一节点PU，第一节点PU的电位变为低电位，电容C1处于放电状态，并使第四开关晶体管T4和第六开关晶体管T6变为截止。由于CLK变为低电位，第七开关晶体管T7变为截止，第二节点PD的电位保持低电位。

在第四阶段t4，Input＝0，Reset＝0，CLK＝1或0，CLKB＝0或1。

在t4阶段，由于Reset变为低电位，第二开关晶体管T2变为截止；由于Input保持低电位，第一开关晶体管T1保持截止；在CLK为高电位时，CLKB为低电位，第三开关晶体管T3截止；CLK为高电位，第七开关晶体管T7导通，第二节点PD的电位为高电位，第二节点PD控制第五开关晶体管T5和第八开关晶体管T8导通，第三参考信号Vref3分别通过第五开关晶体管T5和第八晶体管T8传输至第一节点PU和信号输出端Output，使第一节点PU和信号输出端Output的电位为低电位，电容C1处于放电状态。在CLK为低电位时，CLKB为高电位，第三开关晶体管T3导通，为低电位的第三参考信号Vref3通过第三开关晶体管T3传输至信号输出端Output，信号输出端Output的电位保持低电位；CLK为高电位，第七开关晶体管T7截止，由于第二电容C2的作用第二节点PD维持高电位，第五开关晶体管T5和第八开关晶体管T8保持导通，第三参考信号Vref3分别通过第五开关晶体管T5和第八晶体管T8传输至第一节点PU和信号输出端Output，使第一节点PU和信号输出端Output的电位保持低电位，电容C1处于放电状态，防止第一节点PU被拉动，避免高温抖动。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，虽然CLK间隔输入高电位信号，但是由于第二电容C2的作用保证第二节点PD一直处于高电位，第五开关晶体管T5和第八开关晶体管T8处于导通状态，避免了第一节点PU可能会出现高温抖动。

上述两个实施例均是以N型开关晶体管为例进行说明，具体对于P型开关晶体管的工作原理与上述N型开关晶体管的工作原理相似，区别仅在于P型开关晶体管是低电平导通，在此不再赘述。

基于同一发明构思，本发明实施例还提供了一种栅极集成驱动电路，如图10a和图10b所示，包括级联的多个本发明实施例提供的上述移位寄存器；

除首级移位寄存器和末级移位寄存器之外，其余每级移位寄存器的信号输出端均向与下一级移位寄存器的信号输入端输入有效脉冲信号，并向与上一个移位寄存器的复位控制信号端输入复位信号；

首级移位寄存器的信号输出端向第二级移位寄存器的信号输入端输入有效脉冲信号；

末级移位寄存器的扫描信号输出端向上一级移位寄存器的复位控制信号端输入复位信号；

在正向扫描时，首级移位寄存器的信号输入端输入本帧起始信号，末级移位寄存器的复位控制信号端输入下一帧起始信号；在反向扫描时，首级移位寄存器的信号输入端输入下一帧起始信号，末级移位寄存器的复位控制信号端输入本帧起始信号。

具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。其中图10a为移位寄存器中的第三开关晶体管的栅极与复位控制端Reset相连的情况，图10b为移位寄存器中的第三开关晶体管的栅极与第二时钟信号端CLKB相连的情况。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极集成驱动电路，通过该栅极集成驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极集成驱动电路的描述，相同之处不再赘述。

本发明实施例提供的上述移位寄存器、栅极集成驱动电路及显示装置，包括：输入模块，复位模块、输出模块、下拉驱动模块和下拉模块；其中，输入模块连接于第一节点、输入信号端和第一参考信号端之间；复位模块连接于复位控制信号端、第一节点和第二参考信号端之间；下拉驱动模块连接于第一节点、第二节点、第三参考信号端和第一时钟信号端之间；输出模块连接于第一时钟信号端、第一节点和信号输出端；下拉模块连接于第二节点、第三参考信号端和信号输出端之间。本发明实施例提供的上述移位寄存器相对于现有的移位寄存器减少了一个参考信号端口的使用，对应组成的栅极集成驱动电路中省去了一条信号线，从而有利于实现窄边框的设计。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种移位寄存器，其特征在于，包括：输入模块，复位模块、输出模块、下拉驱动模块和下拉模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一节点相连，第三端与第一参考信号端相连；所述输入模块用于在所述输入信号端输入有效脉冲信号时，将所述第一参考信号端的第一参考信号提供给所述第一节点；

所述复位模块的第一端与复位控制信号端相连，第二端与所述第一节点相连，第三端与第二参考信号端相连；所述复位模块用于在所述复位控制信号端输入复位信号时，将所述第二参考信号端的第二参考信号提供给所述第一节点；

所述下拉驱动模块的第一端与所述第一节点相连，第二端与第二节点相连，第三端与第一时钟信号端相连，第四端与第三参考信号端相连；所述下拉驱动模块用于在所述第一节点为第一电位时，控制所述第二节点为第二电位；在所述第二节点为第一电位时，控制所述第一节点为第二电位；

所述输出模块的第一端与所述第一时钟信号端相连，第二端与所述第一节点相连，第三端与信号输出端相连；所述输出模块用于在所述第一节点为第一电位时，将所述第一时钟信号端的第一时钟信号提供给所述信号输出端；

所述下拉模块的第一端与所述第二节点相连，第二端与所述第三参考信号端相连，第三端与所述信号输出端相连；所述下拉模块用于在所述第二节点为第一电位时，将所述第三参考信号端的第三参考信号提供给所述信号输出端；

在一帧的扫描时间内所述有效脉冲信号先于所述复位信号输入时，所述第一参考信号为第一电位，所述第二参考信号和所述第三参考信号为第二电位；在一帧的扫描时间内所述复位信号先于所述有效脉冲信号输入时，所述第二参考信号为第一电位，所述第一参考信号和所述第三参考信号为第二电位。

2.如权利要求1所述的移位寄存器，其特征在于，当所述有效脉冲信号和所述复位信号为高电位信号时，所述第一电位为高电位，所述第二电位为低电位；当所述有效脉冲信号和所述复位信号为低电位信号时，所述第一电位为低电位，所述第二电位为高电位。

3.如权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括：第一开关晶体管；其中，

所述第一开关晶体管的栅极与所述输入信号端相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

4.如权利要求1所述的移位寄存器，其特征在于，所述复位模块，包括：第二开关晶体管；其中，

所述第二开关晶体管的栅极与所述复位控制信号端相连，源极与所述第一节点相连，漏极与所述第二参考信号端相连。

5.如权利要求1所述的移位寄存器，其特征在于，所述复位模块还包括：与所述信号输出端相连的第四端，与所述第三参考信号端相连的第五端，以及与所述复位控制信号端或第二时钟信号端相连的第六端，所述复位模块还用于在所述复位控制信号端输入复位信号或所述第二时钟信号端输入第二时钟信号时，将所述第三参考信号端的第三参考信号提供给所述信号输出端；其中，

所述第二时钟信号与第一时钟信号相位相反。

6.如权利要求5所述的移位寄存器，其特征在于，所述复位模块，还包括：第三开关晶体管；其中，

所述第三开关晶体管的栅极与所述复位控制信号端或第二时钟信号端相连，源极与所述信号输出端相连，漏极与所述第三参考信号端相连。

7.如权利要求1所述的移位寄存器，其特征在于，所述输出模块，包括：第四开关晶体管和第一电容；其中，

所述第四开关晶体管的栅极与所述第一节点相连，源极与所述时钟信号端相连，漏极与所述信号输出端相连；

所述第一电容连接于所述第四开关晶体管的栅极与漏极之间。

8.如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动模块，包括：第五开关晶体管、第六开关晶体管和第七开关晶体管；其中，

所述第五开关晶体管的栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述第三参考信号端相连；

所述第六开关晶体管的栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述第三参考信号端相连；

所述第七开关晶体管的栅极和源极均与所述第一时钟信号端相连，漏极与所述第二节点相连；

所述第六开关晶体管的宽长比大于所述第七开关晶体管的宽长比。

9.如权利要求8所述的移位寄存器，其特征在于，所述下拉驱动模块，还包括：第二电容，连接于所述第六开关晶体管的源极与漏极之间。

10.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块，包括：第八开关晶体管；其中，

所述第八开关晶体管的栅极与所述第二节点相连，源极与所述信号输出端相连，漏极与所述第三参考信号端相连。

11.如权利要求1-10任一项所述的移位寄存器，其特征在于，当所述有效脉冲信号和所述复位信号为高电位时，所有开关晶体管均为N型晶体管；或，

当所述有效脉冲信号和所述复位信号为低电位时，所有开关晶体管均为P型晶体管。

12.一种栅极集成驱动电路，其特征在于，包括级联的多个如权利要求1-10任一项所述的移位寄存器；

除首级移位寄存器和末级移位寄存器之外，其余每级移位寄存器的信号输出端均向下一级移位寄存器的信号输入端输入有效脉冲信号，并向上一个移位寄存器的复位控制信号端输入复位信号；

首级移位寄存器的信号输出端向第二级移位寄存器的信号输入端输入有效脉冲信号；

末级移位寄存器的扫描信号输出端向上一级移位寄存器的复位控制信号端输入复位信号；

在正向扫描时，首级移位寄存器的信号输入端输入本帧起始信号，末级移位寄存器的复位控制信号端输入下一帧起始信号；在反向扫描时，首级移位寄存器的信号输入端输入下一帧起始信号，末级移位寄存器的复位控制信号端输入本帧起始信号。

13.一种显示装置，其特征在于，包括如权利要求12所述的栅极集成驱动电路。