CN105161042A - 一种阵列基板、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种阵列基板、显示面板及显示装置，以每相邻的两个第一类移位寄存器单元与第二类移位寄存器单元作为一个子组，并将各子组中的两个移位寄存器单元的用于连接同一时钟信号线的信号端通过第一引线连接，第一引线与对应的时钟信号线再通过第二引线连接。这样通过调整移位寄存器单元的排布顺序或者减少时钟信号线的个数，减少了引线与时钟信号线间的交叠，进而减少了引线与时钟信号线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

Description

一种阵列基板、显示面板及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种阵列基板、显示面板及显示装置。

背景技术

随着显示技术的飞速发展，显示器呈现出了高集成度和低成本的发展趋势。其中，GOA(GateDriveronArray，阵列基板行驱动)技术将TFT(ThinFilmTransistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

一般地，栅极驱动电路通常由级联的多个移位寄存器单元构成，各级移位寄存器单元的驱动信号输出端分别对应一条栅线，用于依次逐行向多条栅线输入扫描信号。随着大尺寸显示器要求的分辨率越来越高，栅极驱动电路往往通过预充电实现，即栅极驱动电路中的各级移位寄存器单元按序输出，各时钟信号的依次具有小于1个脉冲宽度的交叠，使得当前级的移位寄存器单元输出的扫描信号和上一级移位寄存器单元输出的扫描信号具有小于1个脉冲宽度的交叠。

在现有的显示面板中，栅极驱动电路和用于向该栅极驱动电路输入时钟信号的各时钟信号线的排布方式一般如图1所示，以四条时钟信号线CK1、CK2、CK3和CK4为例，四条时钟信号线CK1、CK2、CK3和CK4并排设置，栅极驱动电路位于四条时钟信号线同一侧，且栅极驱动电路中的多个移位寄存器单元：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N)逐级沿时钟信号线的延伸方向依次排布的，各级移位寄存器单元分别通过两条垂直于时钟信号线的引线与对应的两条时钟信号线连接。

并且考虑到时钟信号的延迟效应，一般时钟信号线不能太细，这样势必会导致引线和与其不相连的时钟信号线的交叠处产生寄生电容。如图1所示，以前四级移位寄存器单元为例，其中，第一级移位寄存器单元SR(1)通过引线1分别与的时钟信号线CK1和时钟信号线CK3连接，则该引线1与与其不相连的时钟信号线CK2和时钟信号线CK4的交叠处产生的寄生电容的个数总共为4；第二级移位寄存器单元SR(2)通过引线2分别与的时钟信号线CK2和时钟信号线CK4连接，则该引线2与与其不相连的时钟信号线CK3的交叠处产生的寄生电容的个数总共为2；第三级移位寄存器单元SR(3)中连接对应的时钟信号线的引线3与与其不相连的时钟信号线CK2和时钟信号线CK4的交叠处产生的寄生电容的个数总共为4；第四级移位寄存器单元SR(4)连接对应的时钟信号线的引线4与与其不相连的时钟信号线CK3的交叠处产生的寄生电容的个数总共为2；因此，前四级移位寄存器单元与对应时钟信号线连接的引线1、引线2、引线3和引线4与与其不相连的时钟信号线的交叠处产生的寄生电容的数量为12；同理，以每相邻的4个移位寄存器单元作为一个移位寄存器单元组时，各组移位寄存器单元组中与对应时钟信号线连接的引线与与其不相连的时钟信号线的交叠处产生的寄生电容均数量为12。

随着大尺寸显示器要求的分辨率越来越高，栅极驱动电路中需要的时钟信号线的个数也随即增多，因此时钟信号线的增加会导致与时钟信号线连接的引线与与其不相连的时钟信号线的交叠处的寄生电容的数量增加，进而造成时钟信号的延迟增大，导致移位寄存器单元的输出延迟以及栅极驱动电路的功耗的提高。

发明内容

本发明实施例提供一种阵列基板、显示面板及显示装置，通过调整移位寄存器单元的排布顺序以减少引线与时钟信号线间的交叠，进而降低由于时钟信号线的增加导致时钟信号线与引线间的交叠处产生的寄生电容的数量，减小时钟信号的延误，并降低移位寄存器单元的输出延迟和栅极驱动电路的功耗。

因此，本发明实施例提供一种阵列基板，包括衬底基板，位于所述衬底基板上的并排设置的n组时钟信号线以及位于所述n组时钟信号线一侧的具有预充电功能的栅极驱动电路；其中，所述栅极驱动电路包括级联的且沿所述时钟信号线的延伸方向并列排布的多级移位寄存器单元，各所述移位寄存器单元具有两个时钟信号端分别用于接收相位相反的时钟信号且各级所述移位寄存器单元分别对应一组时钟信号线；

将所有的所述移位寄存器单元划为N个移位寄存器单元组，针对第k个所述移位寄存器单元组，包括第2nk-(2n-1)级至第2nk级的移位寄存器单元；其中，第2nk-(2n-1)级至第2nk-n级的移位寄存器单元作为第一类移位寄存器单元，第2nk-(n-1)级至第2nk级的移位寄存器单元作为第二类移位寄存器单元，所述第一类移位寄存器单元与所述第二类移位寄存器单元交替排布设置；且各所述第一类移位寄存器单元的级数沿所述时钟信号线的延伸方向逐渐增大，各所述第二类移位寄存器单元的级数沿所述时钟信号线的延伸方向逐渐增大；n为大于1的正整数，N为大于1的正整数，k为大于0且小于且等于N的正整数；

针对第k个所述移位寄存器单元组，以每相邻的两个所述第一类移位寄存器单元与所述第二类移位寄存器单元作为一个子组，各所述子组中的两个移位寄存器单元对应同一组时钟信号线，且属于同一子组中的两个移位寄存器单元用于接收同一时钟信号的信号端分别通过一条第一引线相连接，且所述第一引线设置于各所述移位寄存器单元和与其最近邻的时钟信号线之间；

所述各组时钟信号线均包括两条时钟信号相位相反的时钟信号线，各所述第一引线分别通过一条第二引线与输出对应的时钟信号的时钟信号线相连接；或者，所述各组时钟信号线包括一条时钟信号线，与同一所述子组中的两个移位寄存器单元均连接的两条第一引线中，其中一条所述第一引线通过第二引线与所述时钟信号线相连接，另一条所述第一引线通过反相器与所述第二引线相连接。

较佳地，在本发明实施例提供的上述阵列基板中，各所述子组中的两个所述移位寄存器单元，沿所述时钟信号线的延伸方向按照所述第一类移位寄存器单元和所述第二类移位寄存器单元的顺序排布。

较佳地，在本发明实施例提供的上述阵列基板中，属于同一所述移位寄存器单元组中的各所述子组分别对应不同的一组时钟信号线。

较佳地，在本发明实施例提供的上述阵列基板中，在所述栅极驱动电路中，除前n级所述移位寄存器单元外，各级所述移位寄存器单元的的驱动信号输出端分别与其下n级所述移位寄存器单元的输入信号端相连；

除后n级所述移位寄存器单元外，各级所述移位寄存器单元的驱动信号输出端分别与其上n级所述移位寄存器单元的复位信号端相连。

较佳地，在本发明实施例提供的上述阵列基板中，n小于且等于5。

较佳地，在本发明实施例提供的上述阵列基板中，所述反相器具体包括：时钟信号输入端、时钟信号输出端、第一直流参考信号端、第二直流参考信号端、第一开关晶体管和第二开关晶体管；其中，

所述时钟信号输入端用于连接所述第二引线；所述时钟信号输出端用于连接所述第一引线；

所述第一开关晶体管的栅极和源极均与所述第一直流参考信号端相连，漏极与所述时钟信号输出端相连；

所述第二开关晶体管的栅极与所述时钟信号输入端相连，源极与所述时钟信号输出端相连，漏极与所述第二直流参考信号端相连。

较佳地，在本发明实施例提供的上述阵列基板中，所述第一开关晶体管和所述第二开关晶体管均为N型开关晶体管，所述第一直流参考信号端的电位为高电位，所述第二直流参考信号端的电位为低电位；或者，

所述第一开关晶体管和所述第二开关晶体管均为P型开关晶体管，所述第一直流参考信号端的电位为低电位，所述第二直流参考信号端的电位为高电位。

较佳地，在本发明实施例提供的上述阵列基板中，还包括：沿所述时钟信号线的延伸方向依次设置的多条栅线；

各级所述移位寄存器单元的所述驱动信号输出端分别与对应的所述栅线一一相连；

所述栅极驱动电路用于逐级向所述栅线输出扫描信号。

较佳地，在本发明实施例提供的上述阵列基板中，各所述第一引线与所述栅线同层设置；或，

各所述第二引线与所述栅线同层设置。

较佳地，在本发明实施例提供的上述阵列基板中，各所述第一引线同层设置；和/或，

各所述第二引线同层设置。

较佳地，在本发明实施例提供的上述阵列基板中，所述n组时钟信号线同层设置，且各所述第一引线与所述n组时钟信号线同层设置。

相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种阵列基板。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种显示面板。

本发明实施例提供的阵列基板、显示面板及显示装置，以每相邻的2n个移位寄存器单元作为一个移位寄存器单元组，针对每一个移位寄存器单元组，前n级的移位寄存器单元作为第一类移位寄存器单元，后n级的移位寄存器单元作为第二类移位寄存器单元，并将第一类移位寄存器单元与第二类移位寄存器单元交替排布设置；以及针对每一个移位寄存器单元组，以每相邻的两个第一类移位寄存器单元与第二类移位寄存器单元作为一个子组，并将各子组中的两个移位寄存器单元的用于接收同一时钟信号的信号端分别通过一条第一引线连接，当各组时钟信号线均包括两条时钟信号相位相反的时钟信号线时，各第一引线分别通过一条第二引线与输出对应的时钟信号的时钟信号线相连接，当各组时钟信号线包括一条时钟信号线时，与同一子组中的两个移位寄存器单元均连接的两条第一引线中，其中一条第一引线通过第二引线与时钟信号线相连接，另一条第一引线通过反相器与第二引线相连接。这样通过调整移位寄存器单元的排布顺序或者减少时钟信号线的个数，减少了引线与时钟信号线间的交叠，进而减少了引线与时钟信号线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

附图说明

图1为现有技术中栅极驱动电路的结构示意图；

图2为图1中栅极驱动电路对应的电路时序图；

图3a为本发明实施例提供的栅极驱动电路的结构示意图之一；

图3b为本发明实施例提供的栅极驱动电路的结构示意图之二；

图3c为本发明实施例提供的栅极驱动电路的结构示意图之三；

图3d为本发明实施例提供的栅极驱动电路的结构示意图之四；

图4a为图3a提供的栅极驱动电路对应的电路时序图；

图4b为图3b提供的栅极驱动电路对应的电路时序图；

图4c为图3c提供的栅极驱动电路对应的电路时序图；

图4d为图3d提供的栅极驱动电路对应的电路时序图；

图5a为本发明实施例提供的反相器的结构示意图之一；

图5b为本发明实施例提供的反相器的结构示意图之二；

图6为本发明实施例提供的反相器对应的电路时序图。

具体实施方式

下面结合附图，对本发明实施例提供的阵列基板、显示面板及显示装置的具体实施方式进行详细地说明。

附图中各线条的粗细均不反映阵列基板的真实比例，目的只是示意说明本发明内容。

本发明实施例提供的一种阵列基板，如图3a(以n等于2为例)、图3b(以n等于3为例)、图3c(以n等于2为例)和图3d(以n等于3为例)所示，包括衬底基板(图中未示出)，位于衬底基板上的并排设置的n组时钟信号线以及位于n组时钟信号线一侧的具有预充电功能的栅极驱动电路；其中，栅极驱动电路包括级联的且沿时钟信号线的延伸方向并列排布的多级移位寄存器单元1200，各所述移位寄存器单元具有两个时钟信号端1201分别用于接收相位相反的时钟信号且各级移位寄存器单元1200分别对应一组时钟信号线；

将所有的移位寄存器单元1200划为N个移位寄存器单元组12，针对第k个移位寄存器单元组12，包括第2nk-(2n-1)级至第2nk级的移位寄存器单元1200；其中，第2nk-(2n-1)级至第2nk-n级的移位寄存器单元1200作为第一类移位寄存器单元1210，第2nk-(n-1)级至第2nk级的移位寄存器单元1200作为第二类移位寄存器单元1220，第一类移位寄存器单元1210与第二类移位寄存器单元1220交替排布设置；且各第一类移位寄存器单元1210的级数沿时钟信号线的延伸方向逐渐增大，各第二类移位寄存器单元1220的级数沿时钟信号线的延伸方向逐渐增大；n为大于1的正整数，N为大于1的正整数，k为大于0且小于且等于N的正整数；

针对第k个移位寄存器单元组12，以每相邻的两个第一类移位寄存器单元1210与第二类移位寄存器单元1220作为一个子组120，各子组120中的两个移位寄存器单元1200对应同一组时钟信号线，且属于同一子组120中的两个移位寄存器单元1200用于接收同一时钟信号的信号端1201分别通过一条第一引线13相连接，且第一引线13设置于各移位寄存器单元1200和与其最近邻的时钟信号线之间；

各组时钟信号线均包括两条时钟信号相位相反的时钟信号线(如图3a所示，一组时钟信号线包括时钟信号线CK1和CK3，另一组时钟信号线包括时钟信号线CK2和CK4；如图3b所示，第一组时钟信号线包括时钟信号线CK1和CK4，第二组时钟信号线包括时钟信号线CK2和CK5，以及第三组时钟信号线包括时钟信号线CK3和CK6)，各第一引线分别通过一条第二引线14与输出对应的时钟信号的时钟信号线相连接；或者，各组时钟信号线包括一条时钟信号线(如图3c所示，一组时钟信号线包括时钟信号线CK1，另一组时钟信号线包括时钟信号线CK2；如图3d所示，第一组时钟信号线包括时钟信号线CK1，第二组时钟信号线包括时钟信号线CK2，以及第三组时钟信号线包括时钟信号线CK3)，与同一子组120中的两个移位寄存器单元1200均连接的两条第一引线13中，其中一条第一引线13通过第二引线14与时钟信号线相连接，另一条第一引线13通过反相器15与第二引线14相连接。

本发明实施例提供的阵列基板，以每相邻的2n个移位寄存器单元作为一个移位寄存器单元组，针对每一个移位寄存器单元组，前n级的移位寄存器单元作为第一类移位寄存器单元，后n级的移位寄存器单元作为第二类移位寄存器单元，并将第一类移位寄存器单元与第二类移位寄存器单元交替排布设置；以及针对每一个移位寄存器单元组，以每相邻的两个第一类移位寄存器单元与第二类移位寄存器单元作为一个子组，并将各子组中的两个移位寄存器单元的用于连接同一时钟信号线的信号端通过第一引线连接，第一引线与对应的时钟信号线再通过第二引线连接。这样通过调整移位寄存器单元的排布顺序或者减少时钟信号线的个数，减少了引线与时钟信号线间的交叠，进而减少了引线与时钟信号线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

需要说明的是，由于各时钟信号线需要向各级移位寄存器提供时钟信号，为降低时钟信号线的延迟效应，一般设置的时钟信号线较引线粗，使得时钟信号线与引线的交叠处有寄生电容存在；由于引线设置较细，因此不同引线间的交叠处的寄生电容可忽略。

在具体实施时，在本发明实施例提供的上述阵列基板中，上述栅极驱动电路可以根据实际需要来调整n的取值，N和k的取值由栅极驱动电路中的移位寄存器单元的总数决定。具体地，大尺寸显示器要求的分辨率较高，n的取值也较大，但是各级移位寄存器单元的级联关系以及各种信号线的排布也越复杂，在此不作赘述。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，n小于且等于5。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图5a和图5b所示，反相器具体可以包括：时钟信号输入端Input、时钟信号输出端Output、第一直流参考信号端V1、第二直流参考信号端V2、第一开关晶体管M1和第二开关晶体管M2；其中，

时钟信号输入端Input用于连接第二引线14；时钟信号输出端Output用于连接第一引线13；

第一开关晶体管M1的栅极和源极均与第一直流参考信号端V1相连，漏极与时钟信号输出端Output相连；

第二开关晶体M2的栅极与时钟信号输入端Input相连，源极与时钟信号输出端Output相连，漏极与第二直流参考信号端V2相连。

较佳地，在具体实施时，如图5a所示，当第一开关晶体管M1和第二开关晶体管M2均为N型开关晶体管时，第一直流参考信号端V1的电位为高电位，第二直流参考信号端V2的电位为低电位；或者，如图5b所示，当第一开关晶体管M1和第二开关晶体管M2均为P型开关晶体管时，第一直流参考信号端V1的电位为低电位，第二直流参考信号端V2的电位为高电位。

进一步地，在具体实施时，当第一开关晶体管M1在第一直流参考信号端V1的控制下处于导通状态时，将第一直流参考信号端V1的信号提供给时钟信号输出端Output，当第二开关晶体管M2在时钟信号输入端Input的控制下处于导通状态时，将第二直流参考信号端V2的信号提供给时钟信号输出端Output。

以上仅是举例说明反相器的具体结构，在具体实施时，反相器的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

进一步地，在具体实施时，上述反相器对应的电路时序图，如图6所，时钟信号输入端Input的信号与时钟信号输出端Output的信号的相位相反。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3a至图3d所示，在栅极驱动电路中，除前n级移位寄存器单元1200外，各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…)分别与其下n级移位寄存器单元1200的输入信号端Input相连；

除后n级外，各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…)分别与其上n级移位寄存器单元1200的复位信号端Reset相连。

较佳地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3a至图3d所示，各子组120中的两个移位寄存器单元1200，沿时钟信号线的延伸方向按照第一类移位寄存器单元1210和第二类移位寄存器单元1220的顺序排布。这样使得各移位寄存器单元的驱动信号输出端与各栅线之间的连接线的排布更简便，降低了工艺难度和成本。

需要说明的是，在显示器中，时钟信号线的延伸方向一般是指所有时钟信号线的一端的延伸方向。

在具体实施时，在本发明实施例提供的上述阵列基板中，属于同一移位寄存器单元组中的各子组分别对应不同的一组时钟信号线。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3a至图3d所示，还包括：沿时钟信号线的延伸方向依次设置的多条栅线Gate_m(m＝1、2、3…)；各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…)分别与对应的栅线Gate_m(m＝1、2、3…)一一相连；栅极驱动电路用于逐级向栅线Gate_m(m＝1、2、3…)输出扫描信号。

需要说明的是，在具体实施时，为了使上述栅极驱动电路正常工作，除向各级移位寄存器单元提供所需时钟信号外，还需要向前n级移位寄存器单元提供帧触发信号，向后n级移位寄存器单元提供复位信号等能够使各级移位寄存器单元正常进行输出工作的信号，具体其它信号线的设置与现有技术中相同，在此不作赘述。

下面通过两个实施例详细说明本发明实施例提供的上述阵列基板中栅极驱动电路与各组时钟信号线的相对排布关系。

实施例一：

以n等于2为例，如图3a所示，包括衬底基板(图中未示出)，位于衬底基板上的并排设置的2组时钟信号线以及位于2组时钟信号线(CK1、CK2、CK3和CK4)一侧的具有预充电功能的栅极驱动电路；其中，栅极驱动电路包括级联的且沿时钟信号线的延伸方向并列排布的多级移位寄存器单元1200，各所述移位寄存器单元具有两个时钟信号端1201分别用于接收相位相反的时钟信号且各级移位寄存器单元1200分别对应一组时钟信号线；

将所有的移位寄存器单元1200划为N个移位寄存器单元组12，针对第k个移位寄存器单元组12，包括第4k-3级移位寄存器单元1200至第4k级移位寄存器单元1200；其中，第4k-3级至第4k-2级的移位寄存器单元1200作为第一类移位寄存器单元1210，第4k-1级至第4k级的移位寄存器单元1200作为第二类移位寄存器单元1220，第一类移位寄存器单元1210与第二类移位寄存器单元1220交替排布设置；且各第一类移位寄存器单元1210的级数沿时钟信号线的延伸方向逐渐增大，各第二类移位寄存器单元1220的级数沿时钟信号线的延伸方向逐渐增大；

针对第k个移位寄存器单元组12，以每相邻的两个第一类移位寄存器单元1210与第二类移位寄存器单元1220作为一个子组120，各子组120中的两个移位寄存器单元1200对应同一组时钟信号线，且属于同一子组120中的两个移位寄存器单元1200用于接收同一时钟信号的信号端1201分别通过一条第一引线13相连接，且第一引线13设置于各移位寄存器单元1200和与其最近邻的时钟信号线之间；

各组时钟信号线均包括两条时钟信号相位相反的时钟信号线(CK1、CK2、CK3和CK4)，各第一引线13分别通过一条第二引线14与输出对应的时钟信号的时钟信号线相连接。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3a所示，在栅极驱动电路中，除前2级移位寄存器单元1200外，各级移位寄存器单元1200的的驱动信号输出端Output_m(m＝1、2、3…4k-2、4k-1、4k…)分别与其下2级移位寄存器单元1200的输入信号端Input相连；

除后2级外，各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…4k-2、4k-1、4k…)分别与其上2级移位寄存器单元1200的复位信号端Reset相连。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3a所示，还包括：沿时钟信号线的延伸方向依次设置的多条栅线Gate_m(m＝1、2、3…4k-2、4k-1、4k…)；各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…4k-2、4k-1、4k…)分别与对应的栅线Gate_m(m＝1、2、3…4k-2、4k-1、4k…)一一相连；栅极驱动电路用于逐级向栅线Gate_m(m＝1、2、3…4k-2、4k-1、4k…)输出扫描信号。

进一步地，在具体实施时，上述栅极驱动电路对应的电路时序图，针对第k个移位寄存器单元组，如图4a所示，时钟信号线CK1提供的时钟信号ck1、时钟信号线CK2提供的时钟信号ck2、时钟信号线CK3提供的时钟信号ck3与时钟信号线CK4提供的时钟信号ck4依次具有1/2脉冲宽度的交叠，且时钟信号ck1与时钟信号ck3的相位相反，以及时钟信号ck2与时钟信号ck4的相位相反。第4k-3级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k-3、第4k-2级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k-2、第4k-1级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k-2与第4k级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k依次具有1/2脉冲宽度的交叠。

本发明实施例提供的上述阵列基板，针对第k个移位寄存器单元组，通过调整第4k-2级移位寄存器单元与第4k-1级移位寄存器单元的排布顺序，分别将第4k-3级移位寄存器单元与第4k-1级移位寄存器单元通过一条第一引线和一条第二引线与时钟信号线对应连接，使得第k个移位寄存器单元组中与对应时钟信号线连接的第二引线与与其不相连的时钟信号线间的交叠处产生的寄生电容的数量为6，即与现有技术相比，第k个移位寄存器单元组中时钟信号线与第二引线间的交叠处产生的寄生电容的数量减少了一半。因此通过调整移位寄存器单元的排布顺序，减少了与对应时钟信号线连接的第二引线与时钟信号线间的交叠，进而降低了时钟信号线与引线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

实施例二：

以n等于3为例，如图3b所示，包括衬底基板(图中未示出)，位于衬底基板上的并排设置的3组时钟信号线以及位于3组时钟信号线(CK1、CK2、CK3、CK4、CK5和CK6)一侧的具有预充电功能的栅极驱动电路；其中，栅极驱动电路包括级联的且沿时钟信号线的延伸方向并列排布的多级移位寄存器单元1200，各所述移位寄存器单元具有两个时钟信号端1201分别用于接收相位相反的时钟信号且各级移位寄存器单元1200分别对应一组时钟信号线；

将所有的移位寄存器单元1200划为N个移位寄存器单元组12，针对第k个移位寄存器单元组12，包括第6k-5级移位寄存器单元1200至第6k级移位寄存器单元1200；其中，第6k-5级至第6k-3级的移位寄存器单元1200作为第一类移位寄存器单元1210，第6k-2级至第6k级的移位寄存器单元1200作为第二类移位寄存器单元1220，第一类移位寄存器单元1210与第二类移位寄存器单元1220交替排布设置；且各第一类移位寄存器单元1210的级数沿时钟信号线的延伸方向逐渐增大，各第二类移位寄存器单元1220的级数沿时钟信号线的延伸方向逐渐增大；

针对第k个移位寄存器单元组12，以每相邻的两个第一类移位寄存器单元1210与第二类移位寄存器单元1220作为一个子组120，各子组120中的两个移位寄存器单元1200对应同一组时钟信号线，且属于同一子组120中的两个移位寄存器单元1200用于接收同一时钟信号的信号端1201分别通过一条第一引线13相连接，且第一引线13设置于各移位寄存器单元1200和与其最近邻的时钟信号线之间；

各组时钟信号线均包括两条时钟信号相位相反的时钟信号线(CK1、CK2、CK3、CK4、CK5和CK6)，各第一引线13分别通过一条第二引线14与输出对应的时钟信号的时钟信号线相连接。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3b所示，在栅极驱动电路中，除前3级移位寄存器单元1200外，各级移位寄存器单元1200的的驱动信号输出端Output_m(m＝1、2、3…6k-2、6k-1、6k…)分别与其下3级移位寄存器单元1200的输入信号端Input相连；

除后3级外，各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…6k-2、6k-1、6k…)分别与其上3级移位寄存器单元1200的复位信号端Reset相连。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3b所示，还包括：沿时钟信号线的延伸方向依次设置的多条栅线Gate_m(m＝1、2、3…6k-2、6k-1、6k…)；各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…6k-2、6k-1、6k…)分别与对应的栅线Gate_m(m＝1、2、3…6k-2、6k-1、6k…)一一相连；栅极驱动电路用于逐级向栅线Gate_m(m＝1、2、3…6k-2、6k-1、6k…)输出扫描信号。

进一步地，在具体实施时，上述栅极驱动电路对应的电路时序图，针对第k个移位寄存器单元组，如图4b所示，时钟信号线CK1提供的时钟信号ck1、时钟信号线CK2提供的时钟信号ck2、时钟信号线CK3提供的时钟信号ck3、时钟信号线CK4提供的时钟信号ck4、时钟信号线CK5提供的时钟信号ck5与时钟信号线CK6提供的时钟信号ck6依次具有1/3脉冲宽度的交叠，且时钟信号ck1与时钟信号ck4的相位相反，时钟信号ck2与时钟信号ck5的相位相反，以及时钟信号ck3与时钟信号ck6的相位相反。第6k-5级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-5、第6k-4级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-4、第6k-3级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-3，第6k-2级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-2、第6k-1级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-1与第6k级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k依次具有1/3脉冲宽度的交叠。

本发明实施例提供的上述阵列基板，针对第k个移位寄存器单元组，通过调整第6k-4级移位寄存器单元至第6k-1级移位寄存器单元的排布顺序，分别将第6k-5级移位寄存器单元与第6k-2级移位寄存器单元、第6k-4级移位寄存器单元与第6k-1级移位寄存器单元以及第6k-3级移位寄存器单元与第6k级移位寄存器单元通过一条第一引线和一条第二引线与时钟信号线对应连接，使得第k个移位寄存器单元组中与对应时钟信号线连接的第二引线与与其不相连的时钟信号线间的交叠处产生的寄生电容的数量总共为15，即与现有技术相比，第k个移位寄存器单元组中时钟信号线与第二引线间的交叠处产生的寄生电容的数量减少了一半。因此通过调整移位寄存器单元的排布顺序，减少了与对应时钟信号线连接的第二引线与时钟信号线间的交叠，进而降低了时钟信号线与引线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

实施例三：

以n等于2为例，如图3c所示，包括衬底基板(图中未示出)，位于衬底基板上的并排设置的2组时钟信号线以及位于2组时钟信号线(CK1和CK2)一侧的具有预充电功能的栅极驱动电路；其中，栅极驱动电路包括级联的且沿时钟信号线的延伸方向并列排布的多级移位寄存器单元1200，各所述移位寄存器单元具有两个时钟信号端1201分别用于接收相位相反的时钟信号且各级移位寄存器单元1200分别对应一组时钟信号线；

针对第k个移位寄存器单元组12，以每相邻的两个第一类移位寄存器单元1210与第二类移位寄存器单元1220作为一个子组120，各子组120中的两个移位寄存器单元1200对应同一组时钟信号线，且属于同一子组120中的两个移位寄存器单元1200用于接收同一时钟信号的信号端1201分别通过一条第一引线13相连接，且第一引线13设置于各移位寄存器单元1200和与其最近邻的时钟信号线之间；

各组时钟信号线包括一条时钟信号线(CK1和CK2)，与同一子组120中的两个移位寄存器单元1200均连接的两条第一引线13中，其中一条第一引线13通过第二引线14与时钟信号线相连接，另一条第一引线13通过反相器15与第二引线14相连接。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图5a和图5b所示，反相器具体可以包括：时钟信号输入端Input、时钟信号输出端Output、第一直流参考信号端V1、第二直流参考信号端V2、第一开关晶体管M1和第二开关晶体管M2；其中，

时钟信号输入端Input用于连接第二引线14；时钟信号输出端Output用于连接第一引线13；

第一开关晶体管M1的栅极和源极均与第一直流参考信号端V1相连，漏极与时钟信号输出端Output相连；

第二开关晶体M2的栅极与时钟信号输入端Input相连，源极与时钟信号输出端Output相连，漏极与第二直流参考信号端V2相连。

较佳地，在具体实施时，如图5a所示，当第一开关晶体管M1和第二开关晶体管M2均为N型开关晶体管时，第一直流参考信号端V1的电位为高电位，第二直流参考信号端V2的电位为低电位；或者，如图5b所示，当第一开关晶体管M1和第二开关晶体管M2均为P型开关晶体管时，第一直流参考信号端V1的电位为低电位，第二直流参考信号端V2的电位为高电位。

进一步地，在具体实施时，当第一开关晶体管M1在第一直流参考信号端V1的控制下处于导通状态时，将第一直流参考信号端V1的信号提供给时钟信号输出端Output，当第二开关晶体管M2在时钟信号输入端Input的控制下处于导通状态时，将第二直流参考信号端V2的信号提供给时钟信号输出端Output。

以上仅是举例说明反相器的具体结构，在具体实施时，反相器的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

进一步地，在具体实施时，上述反相器对应的电路时序图，如图6所，时钟信号输入端Input的信号与时钟信号输出端Output的信号的相位相反。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3c所示，在栅极驱动电路中，除前2级移位寄存器单元1200外，各级移位寄存器单元1200的的驱动信号输出端Output_m(m＝1、2、3…4k-2、4k-1、4k…)分别与其下2级移位寄存器单元1200的输入信号端Input相连；

除后2级外，各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…4k-2、4k-1、4k…)分别与其上2级移位寄存器单元1200的复位信号端Reset相连。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3c所示，还包括：沿时钟信号线的延伸方向依次设置的多条栅线Gate_m(m＝1、2、3…4k-2、4k-1、4k…)；各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…4k-2、4k-1、4k…)分别与对应的栅线Gate_m(m＝1、2、3…4k-2、4k-1、4k…)一一相连；栅极驱动电路用于逐级向栅线Gate_m(m＝1、2、3…4k-2、4k-1、4k…)输出扫描信号。

进一步地，在具体实施时，上述栅极驱动电路对应的电路时序图，针对第k个移位寄存器单元组，如图4c所示，时钟信号线CK1提供的时钟信号ck1、时钟信号线CK2提供的时钟信号ck2依次具有1/2脉冲宽度的交叠。第4k-3级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k-3、第4k-2级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k-2、第4k-1级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k-2与第4k级移位寄存器单元驱动信号输出端输出的扫描信号Output_4k依次具有1/2脉冲宽度的交叠。

本发明实施例提供的上述阵列基板，针对第k个移位寄存器单元组，通过减少时钟信号线的个数，以及调整第4k-2级移位寄存器单元与第4k-1级移位寄存器单元的排布顺序，分别将第4k-3级移位寄存器单元与第4k-1级移位寄存器单元中连接的两条第一引线中的一条第一引线和一条第二引线与时钟信号线对应连接，另一条第一引线通过反相器与第二引线连接，使得第k个移位寄存器单元组中与对应时钟信号线连接的第二引线与与其不相连的时钟信号线间的交叠处产生的寄生电容的数量为1，即与现有技术相比，减少了第k个移位寄存器单元组中时钟信号线与第二引线间的交叠处产生的寄生电容的数量。因此通过调整移位寄存器单元的排布顺序以及减少时钟信号线的个数，减少了与对应时钟信号线连接的第二引线与时钟信号线间的交叠，进而降低了时钟信号线与引线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

实施例四：

以n等于3为例，如图3d所示，包括衬底基板(图中未示出)，位于衬底基板上的并排设置的3组时钟信号线以及位于3组时钟信号线(CK1、CK2和CK3)一侧的具有预充电功能的栅极驱动电路；其中，栅极驱动电路包括级联的且沿时钟信号线的延伸方向并列排布的多级移位寄存器单元1200，各所述移位寄存器单元具有两个时钟信号端1201分别用于接收相位相反的时钟信号且各级移位寄存器单元1200分别对应一组时钟信号线；

将所有的移位寄存器单元1200划为N个移位寄存器单元组12，针对第k个移位寄存器单元组12，包括第6k-5级移位寄存器单元1200至第6k级移位寄存器单元1200；其中，第6k-5级至第6k-3级的移位寄存器单元1200作为第一类移位寄存器单元1210，第6k-2级至第6k级的移位寄存器单元1200作为第二类移位寄存器单元1220，第一类移位寄存器单元1210与第二类移位寄存器单元1220交替排布设置；且各第一类移位寄存器单元1210的级数沿时钟信号线的延伸方向逐渐增大，各第二类移位寄存器单元1220的级数沿时钟信号线的延伸方向逐渐增大；

针对第k个移位寄存器单元组12，以每相邻的两个第一类移位寄存器单元1210与第二类移位寄存器单元1220作为一个子组120，各子组120中的两个移位寄存器单元1200对应同一组时钟信号线，且属于同一子组120中的两个移位寄存器单元1200用于接收同一时钟信号的信号端1201分别通过一条第一引线13相连接，且第一引线13设置于各移位寄存器单元1200和与其最近邻的时钟信号线之间；

各组时钟信号线包括一条时钟信号线(CK1、CK2和CK3)，与同一子组120中的两个移位寄存器单元1200均连接的两条第一引线13中，其中一条第一引线13通过第二引线14与时钟信号线相连接，另一条第一引线13通过反相器15与第二引线14相连接。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图5a和图5b所示，反相器具体可以包括：时钟信号输入端Input、时钟信号输出端Output、第一直流参考信号端V1、第二直流参考信号端V2、第一开关晶体管M1和第二开关晶体管M2；其中，

时钟信号输入端Input用于连接第二引线14；时钟信号输出端Output用于连接第一引线13；

第一开关晶体管M1的栅极和源极均与第一直流参考信号端V1相连，漏极与时钟信号输出端Output相连；

第二开关晶体M2的栅极与时钟信号输入端Input相连，源极与时钟信号输出端Output相连，漏极与第二直流参考信号端V2相连。

较佳地，在具体实施时，如图5a所示，当第一开关晶体管M1和第二开关晶体管M2均为N型开关晶体管时，第一直流参考信号端V1的电位为高电位，第二直流参考信号端V2的电位为低电位；或者，如图5b所示，当第一开关晶体管M1和第二开关晶体管M2均为P型开关晶体管时，第一直流参考信号端V1的电位为低电位，第二直流参考信号端V2的电位为高电位。

进一步地，在具体实施时，当第一开关晶体管M1在第一直流参考信号端V1的控制下处于导通状态时，将第一直流参考信号端V1的信号提供给时钟信号输出端Output，当第二开关晶体管M2在时钟信号输入端Input的控制下处于导通状态时，将第二直流参考信号端V2的信号提供给时钟信号输出端Output。

以上仅是举例说明反相器的具体结构，在具体实施时，反相器的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

进一步地，在具体实施时，上述反相器对应的电路时序图，如图6所，时钟信号输入端Input的信号与时钟信号输出端Output的信号的相位相反。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3d所示，在栅极驱动电路中，除前3级移位寄存器单元1200外，各级移位寄存器单元1200的的驱动信号输出端Output_m(m＝1、2、3…6k-2、6k-1、6k…)分别与其下3级移位寄存器单元1200的输入信号端Input相连；

除后3级外，各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…6k-2、6k-1、6k…)分别与其上3级移位寄存器单元1200的复位信号端Reset相连。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3d所示，还包括：沿时钟信号线的延伸方向依次设置的多条栅线Gate_m(m＝1、2、3…6k-2、6k-1、6k…)；各级移位寄存器单元1200的驱动信号输出端Output_m(m＝1、2、3…6k-2、6k-1、6k…)分别与对应的栅线Gate_m(m＝1、2、3…6k-2、6k-1、6k…)一一相连；栅极驱动电路用于逐级向栅线Gate_m(m＝1、2、3…6k-2、6k-1、6k…)输出扫描信号。

进一步地，在具体实施时，上述栅极驱动电路对应的电路时序图，针对第k个移位寄存器单元组，如图4d所示，时钟信号线CK1提供的时钟信号ck1、时钟信号线CK2提供的时钟信号ck2、时钟信号线CK3提供的时钟信号ck3依次具有1/3脉冲宽度的交叠。第6k-5级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-5、第6k-4级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-4、第6k-3级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-3，第6k-2级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-2、第6k-1级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k-1与第6k级移位寄存器单元驱动信号输出端输出的扫描信号Output_6k依次具有1/3脉冲宽度的交叠。

本发明实施例提供的上述阵列基板，针对第k个移位寄存器单元组，通过减少时钟信号线的个数，以及调整第6k-4级移位寄存器单元至第6k-1级移位寄存器单元的排布顺序，分别将第6k-5级移位寄存器单元与第6k-2级移位寄存器单元、第6k-4级移位寄存器单元与第6k-1级移位寄存器单元以及第6k-3级移位寄存器单元与第6k级移位寄存器单元中连接的两条第一引线中的一条第一引线和一条第二引线与时钟信号线对应连接，另一条第一引线通过反相器与第二引线连接，使得第k个移位寄存器单元组中与对应时钟信号线连接的第二引线与与其不相连的时钟信号线间的交叠处产生的寄生电容的数量为3，即与现有技术相比，减少了第k个移位寄存器单元组中时钟信号线与第二引线间的交叠处产生的寄生电容的数量。因此通过调整移位寄存器单元的排布顺序以及减少时钟信号线的个数，减少了与对应时钟信号线连接的第二引线与时钟信号线间的交叠，进而降低了时钟信号线与引线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

进一步地，在具体实施时，在本发明一个实施例提供的上述阵列基板中，为了简化制备工艺，节约生产成本，各第一引线与栅线同层设置；这样，在制备阵列基板时不需要增加额外的制备工艺，只需要通过一次构图工艺即可形成第一引线与栅线的图形，能够节省制备成本，提升产品附加值。

或，在本发明另一个实施例提供的上述阵列基板中，为了简化制备工艺，节约生产成本，各第二引线与栅线同层设置；这样，在制备阵列基板时不需要增加额外的制备工艺，只需要通过一次构图工艺即可形成第二引线与栅线的图形，能够节省制备成本，提升产品附加值。

进一步地，在具体实施时，在本发明一个实施例提供的上述阵列基板中，各第一引线同层设置，这样，在制备阵列基板时不需要增加额外的制备工艺，只需要通过一次构图工艺即可形成各第一引线的图形，能够节省制备成本，提升产品附加值。

或，在本发明另一个实施例提供的上述阵列基板中，各第二引线同层设置；这样，在制备阵列基板时不需要增加额外的制备工艺，只需要通过一次构图工艺即可形成各第二引线的图形，能够节省制备成本，提升产品附加值。

进一步地，在具体实施时，在本发明另一个实施例提供的上述阵列基板中，为了简化制备工艺，节约生产成本，各第一引线同层设置，且各第二引线同层设置；这样，在制备阵列基板时不需要增加额外的制备工艺，只需要通过一次构图工艺即可形成各第一引线和各第二引线的图形，能够节省制备成本，提升产品附加值。

进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，n组时钟信号线同层设置，且各第一引线与n组时钟信号线同层设置。这样，在制备阵列基板时不需要增加额外的制备工艺，只需要通过一次构图工艺即可形成各第一引线和各n组时钟信号线的图形，能够节省制备成本，提升产品附加值。

基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述阵列基板。该显示面板解决问题的原理与上述阵列基板相似，因此该显示面板的实施可以参见上述阵列基板的实施，重复之处在此不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述显示面板的实施，重复之处不再赘述。

本发明实施例提供的阵列基板、显示面板及显示装置，以每相邻的2n个移位寄存器单元作为一个移位寄存器单元组，针对每一个移位寄存器单元组，前n级的移位寄存器单元作为第一类移位寄存器单元，后n级的移位寄存器单元作为第二类移位寄存器单元，并将第一类移位寄存器单元与第二类移位寄存器单元交替排布设置；以及针对每一个移位寄存器单元组，以每相邻的两个第一类移位寄存器单元与第二类移位寄存器单元作为一个子组，并将各子组中的两个移位寄存器单元的用于连接同一时钟信号线的信号端通过第一引线连接，第一引线与对应的时钟信号线再通过第二引线连接。这样通过调整移位寄存器单元的排布顺序或者减少时钟信号线的个数，减少了引线与时钟信号线间的交叠，进而减少了引线与时钟信号线间的交叠处产生的寄生电容的数量，从而减小了时钟信号的延误，以及降低了移位寄存器单元的输出延迟和栅极驱动电路的功耗。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种阵列基板，包括衬底基板，位于所述衬底基板上的并排设置的n组时钟信号线以及位于所述n组时钟信号线一侧的具有预充电功能的栅极驱动电路；其中，所述栅极驱动电路包括级联的且沿所述时钟信号线的延伸方向并列排布的多级移位寄存器单元，各所述移位寄存器单元具有两个时钟信号端分别用于接收相位相反的时钟信号且各级所述移位寄存器单元分别对应一组时钟信号线；其特征在于：

将所有的所述移位寄存器单元划为N个移位寄存器单元组，针对第k个所述移位寄存器单元组，包括第2nk-(2n-1)级至第2nk级的移位寄存器单元；其中，第2nk-(2n-1)级至第2nk-n级的移位寄存器单元作为第一类移位寄存器单元，第2nk-(n-1)级至第2nk级的移位寄存器单元作为第二类移位寄存器单元，所述第一类移位寄存器单元与所述第二类移位寄存器单元交替排布设置；且各所述第一类移位寄存器单元的级数沿所述时钟信号线的延伸方向逐渐增大，各所述第二类移位寄存器单元的级数沿所述时钟信号线的延伸方向逐渐增大；n为大于1的正整数，N为大于1的正整数，k为大于0且小于且等于N的正整数；

针对第k个所述移位寄存器单元组，以每相邻的两个所述第一类移位寄存器单元与所述第二类移位寄存器单元作为一个子组，各所述子组中的两个移位寄存器单元对应同一组时钟信号线，且属于同一子组中的两个移位寄存器单元用于接收同一时钟信号的信号端分别通过一条第一引线相连接，且所述第一引线设置于各所述移位寄存器单元和与其最近邻的时钟信号线之间；

所述各组时钟信号线均包括两条时钟信号相位相反的时钟信号线，各所述第一引线分别通过一条第二引线与输出对应的时钟信号的时钟信号线相连接；或者，所述各组时钟信号线包括一条时钟信号线，与同一所述子组中的两个移位寄存器单元均连接的两条第一引线中，其中一条所述第一引线通过第二引线与所述时钟信号线相连接，另一条所述第一引线通过反相器与所述第二引线相连接。

2.如权利要求1所述的阵列基板，其特征在于，各所述子组中的两个所述移位寄存器单元，沿所述时钟信号线的延伸方向按照所述第一类移位寄存器单元和所述第二类移位寄存器单元的顺序排布。

3.如权利要求1所述的阵列基板，其特征在于，属于同一所述移位寄存器单元组中的各所述子组分别对应不同的一组时钟信号线。

4.如权利要求1所述的阵列基板，其特征在于，在所述栅极驱动电路中，除前n级所述移位寄存器单元外，各级所述移位寄存器单元的的驱动信号输出端分别与其下n级所述移位寄存器单元的输入信号端相连；

除后n级所述移位寄存器单元外，各级所述移位寄存器单元的所述驱动信号输出端分别与其上n级所述移位寄存器单元的复位信号端相连。

5.如权利要求1所述的阵列基板，其特征在于，n小于且等于5。

6.如权利要求1所述的阵列基板，其特征在于，所述反相器具体包括：时钟信号输入端、时钟信号输出端、第一直流参考信号端、第二直流参考信号端、第一开关晶体管和第二开关晶体管；其中，

所述时钟信号输入端用于连接所述第二引线；所述时钟信号输出端用于连接所述第一引线；

所述第一开关晶体管的栅极和源极均与所述第一直流参考信号端相连，漏极与所述时钟信号输出端相连；

所述第二开关晶体管的栅极与所述时钟信号输入端相连，源极与所述时钟信号输出端相连，漏极与所述第二直流参考信号端相连。

7.如权利要求6所述的阵列基板，其特征在于，所述第一开关晶体管和所述第二开关晶体管均为N型开关晶体管，所述第一直流参考信号端的电位为高电位，所述第二直流参考信号端的电位为低电位；或者，

所述第一开关晶体管和所述第二开关晶体管均为P型开关晶体管，所述第一直流参考信号端的电位为低电位，所述第二直流参考信号端的电位为高电位。

8.如权利要求1-7任一项所述的阵列基板，其特征在于，还包括：沿所述时钟信号线的延伸方向依次设置的多条栅线；

各级所述移位寄存器单元的所述驱动信号输出端分别与对应的所述栅线一一相连；

所述栅极驱动电路用于逐级向所述栅线输出扫描信号。

9.如权利要求8所述的阵列基板，其特征在于，各所述第一引线与所述栅线同层设置；或，

各所述第二引线与所述栅线同层设置。

10.如权利要求1-7任一项所述的阵列基板，其特征在于，各所述第一引线同层设置；和/或，

各所述第二引线同层设置。

11.如权利要求10所述的阵列基板，其特征在于，所述n组时钟信号线同层设置，且各所述第一引线与所述n组时钟信号线同层设置。

12.一种显示面板，包括如权利要求1-11任一项所述的阵列基板。

13.一种显示装置，包括如权利要求12所述的显示面板。