CN101777301A

CN101777301A - 栅极驱动电路

Info

Publication number: CN101777301A
Application number: CN201010003985A
Authority: CN
Inventors: 徐兆庆; 陈仁杰; 邱振伦
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2010-01-15
Filing date: 2010-01-15
Publication date: 2010-07-14
Anticipated expiration: 2030-01-15
Also published as: CN101777301B

Abstract

本发明涉及一种栅极驱动电路，设置于基板上且包括在预设方向上顺次排布于基板上的多个移位寄存器级，这些移位寄存器级分成多个组且用以输出多个栅极驱动信号，每一组包括多个级联耦接的移位寄存器级；其中，这些组所采用的多个启始脉冲信号的时序互不相同且这些栅极驱动信号的输出顺序与这些移位寄存器级的排布顺序不同。

Description

栅极驱动电路

技术领域

本发明是有关于显示技术领域，且特别是有关于一种栅极驱动电路。

背景技术

目前，平面显示器例如液晶显示器因具有高画质、体积小、重量轻及应用范围广等优点而被广泛应用于移动电话、笔记本型计算机、桌上型显示器以及电视等消费性电子产品，并已经逐渐取代传统的阴极射线管(CRT)显示器而成为显示器的主流。

为使显示器产品更加薄型化以及其成本更加具竞争力，先前技术中有提出采用阵列上栅极(Gate-On-Array，GOA)型栅极驱动电路来产生栅极脉冲信号，而GOA型栅极驱动电路通常包括多个级联耦的移位寄存器级以依序输出多个栅极脉冲信号，同时每一移位寄存器级的输出还作为下一级移位寄存器级的启始脉冲信号(Start Pulse Signal)。

然而，对于先前技术中的栅极驱动电路，因其受限于电路结构的设计，其的级联耦接的移位寄存器级仅能依序产生栅极脉冲信号；一方面，当其应用于半源极架构显示器(Half Source Driving Display，HSD)时，在需要做预充电(pre-charge)的状况下会产生垂直亮暗线，导致显示画面亮度不均匀；另一方面，其无法应用于隔行扫描显示器(Interlace Display)而使得应用范围受限。

发明内容

本发明的目的就是在于提供一种栅极驱动电路，以克服先前技术存在的问题。

本发明一实施例提出的一种栅极驱动电路，设置于基板上且包括在预设方向上顺次排布于基板上的多个移位寄存器级，这些移位寄存器级分成多个组且用以输出多个栅极驱动信号，每一组包括多个级联耦接的移位寄存器级；其中，这些组所采用的多个启始脉冲信号的时序互不相同且这些栅极驱动信号的输出顺序与这些移位寄存器级的排布顺序不同。

在本发明的一实施例中，上述的多个移位寄存器级在预设方向上构成多个重复单元且这些重复单元在预设方向上顺次排列，每一重复单元包括每一组的级联耦接的多个移位寄存器级中的一者。

在本发明的一实施例中，上述的每一组采用多相时钟信号，且每一组所采用的多相时钟信号相异于其它组中的任意一组所采用的多相时钟信号。进一步的，上述的多个组的数量可为两组且每一组所采用的多相时钟信号为两相时钟信号；此时，当栅极驱动电路应用于半源极架构显示器时，在半源极架构显示器显示每两相邻的画面帧的过程中，上述的多个启始脉冲信号的先后顺序互换一次；又或者当栅极驱动电路应用于隔行扫描显示器时，在隔行扫描显示器显示每一画面帧的过程中，上述的启始脉冲信号中的一者关闭。

在本发明的一实施例中，上述的多个组的数量为两组且每一组所采用的多相时钟信号为三相时钟信号；又或者，上述的多个组的数量为三组且每一组所采用的多相时钟信号为两相时钟信号。

在本发明的一实施例中，上述的多个移位寄存器级在预设方向上构成多个第一重复单元与多个第二重复单元且第一重复单元与第二重复单元在预设方向上交替排列，每一第一与第二重复单元包括每一组的级联耦接的多个移位寄存器级中的一者，每一第一重复单元中的属于这些组的各个移位寄存器级之间的相对位置关系相异于每一第二重复单元中的属于这些组的各个移位寄存器级之间的相对位置关系。进一步的，这些组的数量可为两组且每一组采用两相时钟信号；此时，当栅极驱动电路应用于半源极架构显示器时，在半源极架构显示器显示每两相邻的画面帧的过程中，上述的多个启始脉冲信号的先后顺序互换一次。

本发明再一实施例提出的一种栅极驱动电路，设置于基板上且包括多个移位寄存器级，这些移位寄存器级在预设方向上顺次排布于基板上且分成多个组，每一组包括多个级联耦接的移位寄存器级；其中，这些组采用多个启始脉冲信号且每一组所采用的启始脉冲信号与其它组中的任意一组所采用的启始脉冲的先后顺序可调整，再者，每一组与其它组中的任意一组不采用同一时钟信号。

本发明实施例通过对栅极驱动电路中的移位寄存器级进行分组，并使各组所采用的启始脉冲信号及多相时钟信号相互独立，从而使用者可弹性调整各组所采用的启始脉冲信号的先后顺序或者使其中的一者关闭，因此本发明实施例提出的栅极驱动电路应用于半源极架构显示器时，可有效缓解先前技术中的垂直亮暗线问题，并且可扩展应用于隔行扫描显示器。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示出相关于本发明实施例的一种栅极驱动电路的电路连接关系图。

图2及图3绘示出图1所示栅极驱动电路应用于半源极架构显示器时与其相关的多个信号的时序图。

图4(a)-(b)绘示出采用图1所示栅极驱动电路的半源极架构显示器的显示状态图。

图5及图6绘示出图1所示栅极驱动电路应用于隔行扫描显示器时与其相关的多个信号的时序图。

图7绘示出相关于本发明再一实施例的一种栅极驱动电路的电路连接关系图。

图8及图9绘示出图7所示栅极驱动电路应用于半源极架构显示器时与其相关的多个信号的时序图。

图10(a)-(b)绘示出采用图7所示栅极驱动电路的半源极架构显示器的显示状态图。

图11绘示出相关于本发明又一实施例的一种栅极驱动电路的电路连接关系图。

图12绘示出相关于本发明另一实施例的一种栅极驱动电路的电路连接关系图。

[主要元件标号说明]

10、20、30、40：栅极驱动电路 100：基底

102：薄膜晶体管阵列 SR1～SR6：移位寄存器级

CK1～CK6：时钟信号 ST1、ST2：启始脉冲信号

G1～G6：栅极驱动信号 GL1～GL6：栅极线

DL1～DL7：数据线

具体实施方式

参见图1，本发明实施例提出的一种栅极驱动电路10，其设置于基板100上，而基板100上还设置有薄膜晶体管阵列102。如图1所示，栅极驱动电路10包括多个沿垂直方向顺次排布的移位寄存器级SR1～SR6用以输出多个栅极驱动信号G1～G6，且这些移位寄存器级SR1～SR6分属于两个组；其中，移位寄存器级SR1，SR3及SR5属于两组中的第一组，故在此将移位寄存器级SR1，SR3及SR5皆称之为第一移位寄存器级；移位寄存器级SR2，SR4及SR6属于两组中的第二组，故在此将移位寄存器级SR2，SR4及SR6皆称之第二移位寄存器级。第一移位寄存器级SR1，SR3及SR5与第二移位寄存器级SR2，SR4及SR6交替排布而构成多个沿垂直方向顺次排列的重复单元，每一重复单元包括第一移位寄存器级组中的一者(例如SR1)以及第二移位寄存器级组中的一者(例如SR2)。

承上述，第一移位寄存器级组采用启始脉冲信号ST1及两相时钟信号CK1、CK3，且第一移位寄存器级组中的各个第一移位寄存器级SR1、SR3及SR5是以级联耦接方式相电性耦接；第二移位寄存器级组采用ST2及两相时钟信号CK2、CK4，且第二移位寄存器级组中的各个第二移位寄存器级SR2、SR4及SR6是以级联耦接方式相电性耦接。换而言之，第一移位寄存器级组采用的启始脉冲信号ST1及两相时钟信号CK1、CK3与第二移位寄存器级组采用的启始脉冲信号ST2及两相时钟信号CK2、CK4是相互独立。

参见图2及图3，其绘示出栅极驱动电路10应用于半源极架构显示器时与其相关的启始脉冲信号ST1及ST2、时钟信号CK1～CK4以与门极驱动信号G1～G6的时序图。本实施例中，由于启始脉冲信号ST1、ST2是相互独立，故可弹性设置启始脉冲信号ST1、ST2的时序。如图2所示，当第一移位寄存器级组采用的启始脉冲信号ST1设置为先于第二移位寄存器级组采用的启始脉冲信号ST2时，栅极驱动信号G1～G6的输出顺序与移位寄存器级SR1～SR6的排布顺序相同，亦即栅极驱动信号G1～G6是依序输出；反之，如图3所示，当第一移位寄存器级组采用的启始脉冲信号ST1设置为后于第二移位寄存器级组采用的启始脉冲信号ST2时，则栅极驱动信号G1～G6的输出顺序与移位寄存器级SR1～SR6的排布顺序相异，具体为栅极驱动信号G2先于G1输出，G4先于G3输出，G6先于G5输出，以此类推。在此，栅极驱动电路10可应用于图4绘示的半源极架构显示器200。

承上述，图4绘示出半源极架构显示器200的局部电路图。如图4所示，半源极架构显示器200包括多个像素(未标示)、多条栅极线GL1～GL6用以分别接收栅极驱动信号G1～G6、以及多条数据线DL1～DL7；各个像素电性耦接至栅极线GL1～GL6与数据线DL1～DL7中的相应者，且每一像素包括薄膜晶体管和与薄膜晶体管相电性耦接的像素电极。图4(a)绘示为半源极架构显示器200显示奇数画面帧时采用图2所示栅极驱动信号G1～G6而得的显示状态图，此时启始脉冲信号ST1是先于启始脉冲信号ST2，控制同一像素行的栅极驱动信号G1先于G2输出，同样地控制同一像素行的栅极驱动信号G3先于G4输出，G5先于G6输出；因此，与栅极线GL2、GL4及GL6相电性耦接的像素的亮度(如图4(a)的灰色像素)相对于与栅极线GL1、GL3及GL5相电性耦接的像素的亮度偏暗。图4(b)绘示为半源极架构显示器200显示偶数画面帧时采用图3所示栅极驱动信号G1～G6而得的显示状态图，此时启始脉冲信号ST1是后于启始脉冲信号ST2，控制同一像素行的栅极驱动信号G2先于G1输出，同样地控制同一像素行的栅极驱动信号G4先于G3输出，G6先于G5输出；因此，与栅极线GL2、GL4及GL6相电性耦接的像素的亮度相对于与栅极线GL1、GL3及GL5相电性耦接的像素的亮度(如图4(b)的灰色像素)则会偏亮。简而言之，在半源极架构显示器200显示每两相邻的画面帧的过程中，将启始脉冲信号ST1与ST2的先后顺序互换一次，则可使半源极架构显示器200的显示亮点于时间上被均匀化，进而使得先前技术中存在的垂直亮暗线问题得以有效缓解。

参见图5及图6，其绘示出栅极驱动电路10应用于隔行扫描显示器时与其相关的启始脉冲信号ST1及ST2、时钟信号CK1～CK4以与门极驱动信号G1～G6的时序图。本实施例中，由于启始脉冲信号ST1、ST2是相互独立，故可在隔行扫描显示器显示奇数或偶数画面帧时将启始脉冲信号ST1及ST2中的一者关闭。例如如图5所示，当显示奇数画面帧时，将启始脉冲信号ST1开启而关闭启始脉冲信号ST2，相应地第一移位寄存器级组中的SR1、SR3及SR5依序输出栅极驱动信号G1、G3及G5，而第二移位寄存器级组中SR2、SR4及SR6则不输出栅极驱动信号，此时，与第二移位寄存器级组相关的两相时钟信号CK2、CK4也可被关闭。如图6所示，当显示偶数画面帧时，将启始脉冲信号ST2开启而关闭启始脉冲信号ST1，相应地第一移位寄存器级组中SR1、SR3及SR5不输出栅极驱动信号而第二移位寄存器级组中的SR2、SR4及SR6则依序输出栅极驱动信号G2、G4及G6，此时，与第一移位寄存器级组相关的两相时钟信号CK1、CK3也可被关闭。

参见图7，本发明实施例提出的再一种栅极驱动电路30，其设置于基板100上，而基板100上还设置有薄膜晶体管阵列102。如图7所示，栅极驱动电路30包括多个沿垂直方向顺次排布的移位寄存器级SR1～SR6用以输出多个栅极驱动信号G1～G6，且这些移位寄存器级SR1～SR6分属于两个组；其中，移位寄存器级SR1，SR4及SR5属于两组中的第一组，故在此将移位寄存器级SR1，SR4及SR5皆称之为第一移位寄存器级；移位寄存器级SR2，SR3及SR6属于两组中的第二组，故在此将移位寄存器级SR2，SR3及SR6皆称之第二移位寄存器级。第一移位寄存器级SR1，SR4及SR5与第二移位寄存器级SR2，SR3及SR6交替排布而构成多个第一重复单元以及多个第二重复单元；第一重复单元与第二重复单元沿垂直方向交替排列，每一第一重复单元与第二重复单元包括第一移位寄存器级组中的一者以及第二移位寄存器级组中的一者，且第一重复单元中的第一与第二移位寄存器级之间的相对位置关系和第二重复单元中的第一与第二移位寄存器级之间的相对位置关系相异。例如，第一移位寄存器级SR1与第二移位寄存器级SR2的相对位置关系和第一移位寄存器级SR4与第二移位寄存器级SR3的相对位置关系相异。

承上述，第一移位寄存器级组采用启始脉冲信号ST1及两相时钟信号CK1、CK3，且第一移位寄存器级组中的各个第一移位寄存器级SR1、SR4及SR5是以级联耦接方式相电性耦接；第二移位寄存器级组采用ST2及两相时钟信号CK2、CK4，且第二移位寄存器级组中的各个第二移位寄存器级SR2、SR3及SR6是以级联耦接方式相电性耦接。换而言之，第一移位寄存器级组采用的启始脉冲信号ST1及两相时钟信号CK1、CK3与第二移位寄存器级组采用的启始脉冲信号ST2及两相时钟信号CK2、CK4是相互独立。

参见图8及图9，其绘示出栅极驱动电路30应用于半源极架构显示器时与其相关的启始脉冲信号ST1及ST2、时钟信号CK1～CK4以与门极驱动信号G1～G6的时序图。本实施例中，由于启始脉冲信号ST1、ST2是相互独立，故可弹性设置启始脉冲信号ST1及ST2的时序。如图8所示，当第一移位寄存器级组采用的启始脉冲信号ST1设置为先于第二移位寄存器级组采用的启始脉冲信号ST2时，栅极驱动信号G1～G6的输出顺序与移位寄存器级SR1～SR6的排布顺序是相异，具体为栅极驱动信号G1先于G2输出，G3后于G4输出，G5先于G6输出，以此类推；反之，如图9所示，当第一移位寄存器级组采用的启始脉冲信号ST1设置为后于第二移位寄存器级组采用的启始脉冲信号ST2时，则栅极驱动信号G1～G6的输出顺序与移位寄存器级SR1～SR6的排布顺序仍相异，具体为栅极驱动信号G1后于G2输出，G3先于G4输出，G5后于G6输出，以此类推。在此，栅极驱动电路30可应用于图10绘示的半源极架构显示器400。

承上述，图10绘示出半源极架构显示器400的局部电路图。如图10所示，半源极架构显示器400包括多个像素(未标示)、多条栅极线GL1～GL6用以分别接收栅极驱动信号G1～G6、以及多条数据线DL1～DL3；各个像素电性耦接至栅极线GL1～GL6与数据线DL1～DL3中的相应者，且每一像素包括薄膜晶体管和与薄膜晶体管相电性耦接的像素电极。图10(a)绘示为半源极架构显示器400显示奇数画面帧时采用图8所示栅极驱动信号G1～G6而得的显示状态图，此时启始脉冲信号ST1是先于启始脉冲信号ST2，控制同一像素行的栅极驱动信号G1先于G2输出，控制同一像素行的栅极驱动信号G3后于G4输出，G5先于G6输出，以此类推；因此，与栅极线GL2、GL3及GL6相电性耦接的像素的亮度(如图10(a)的灰色像素)相对于与栅极线GL1、GL4及GL5相电性耦接的像素的亮度偏暗。图10(b)绘示为半源极架构显示器400显示偶数画面帧时采用图9所示栅极驱动信号G1～G6而得的显示状态图，此时启始脉冲信号ST1是后于启始脉冲信号ST2，控制同一像素行的栅极驱动信号G1后于G2输出，控制同一像素行的栅极驱动信号G3先于G4输出，G5后于G6输出，以此类推；因此，与栅极线GL2、GL3及GL6相电性耦接的像素的亮度相对于与栅极线GL1、GL4及GL5相电性耦接的像素的亮度(如图10(b)的灰色像素)则会偏亮。简而言之，在半源极架构显示器400显示每两相邻的画面帧的过程中，将启始脉冲信号ST1与ST2的先后顺序互换一次，则可使半源极架构显示器400的显示亮点于时间及空间上被均匀化，进而使得先前技术中存在的垂直亮暗线问题得以有效缓解。

参见图11，本发明实施例提出的又一种栅极驱动电路50，其设置于基板100上，而基板100上还设置有薄膜晶体管阵列102。如图11所示，栅极驱动电路50包括多个沿垂直方向顺次排布的移位寄存器级SR1～SR6用以输出多个栅极驱动信号G1～G6，且这些移位寄存器级SR1～SR6分属于两个组；其中，移位寄存器级SR1，SR3及SR5属于两组中的第一组，故在此将移位寄存器级SR1，SR3及SR5皆称之为第一移位寄存器级；移位寄存器级SR2，SR4及SR6属于两组中的第二组，故在此将移位寄存器级SR2，SR4及SR6皆称之第二移位寄存器级。第一移位寄存器级SR1，SR3及SR5与第二移位寄存器级SR2，SR4及SR6交替排布而构成多个沿垂直方向顺次排列的重复单元，每一重复单元包括第一移位寄存器级组中的一者(例如SR1)以及第二移位寄存器级组中的一者(例如SR2)。

承上述，第一移位寄存器级组采用启始脉冲信号ST1以及三相时钟信号CK1、CK3、CK5，且第一移位寄存器级组中的各个第一移位寄存器级SR1、SR3及SR5是以级联耦接方式相电性耦接；第二移位寄存器级组采用ST2以及三相时钟信号CK2、CK4、CK6，且第二移位寄存器级组中的各个第二移位寄存器级SR2、SR4及SR6是以级联耦接方式相电性耦接。换而言之，第一移位寄存器级组采用的启始脉冲信号ST1及三相时钟信号CK1、CK3、CK5与第二移位寄存器级组采用的启始脉冲信号ST2及三相时钟信号CK2、CK4、CK6是相互独立。

参见图12，本发明实施例提出的另一种栅极驱动电路70，其设置于基板100上，而基板100上还设置有薄膜晶体管阵列102。如图12所示，栅极驱动电路70包括多个沿垂直方向顺次排布的移位寄存器级SR1～SR6用以输出多个栅极驱动信号G1～G6，且这些移位寄存器级SR1～SR6分属于三个组；其中，移位寄存器级SR1及SR4属于三组中的第一组，故在此将移位寄存器级SR1及SR4皆称之为第一移位寄存器级；移位寄存器级SR2及SR5属于三组中的第二组，故在此将移位寄存器级SR2及SR5皆称之第二移位寄存器级；移位寄存器级SR3及SR6属于三组中的第三组，故在此将移位寄存器级SR3及SR6皆称之第三移位寄存器级。第一移位寄存器级SR1及SR4、第二移位寄存器级SR2及SR5、与第三移位寄存器级SR3及SR6交替排布而构成多个沿垂直方向顺次排列的重复单元，每一重复单元包括第一移位寄存器级组中的一者(例如SR1)、第二移位寄存器级组中的一者(例如SR2)以及第三移位寄存器级组中的一者(例如SR3)。

承上述，第一移位寄存器级组采用启始脉冲信号ST1及两相时钟信号CK1、CK4，且第一移位寄存器级组中的各个第一移位寄存器级SR1及SR4是以级联耦接方式相电性耦接；第二移位寄存器级组采用ST2及两相时钟信号CK2、CK5，且第二移位寄存器级组中的各个第二移位寄存器级SR2及SR5是以级联耦接方式相电性耦接；第三移位寄存器级组采用ST3及两相时钟信号CK3、CK6，且第三移位寄存器级组中的各个第三移位寄存器级SR3及SR6是以级联耦接方式相电性耦接。换而言之，第一移位寄存器级组采用的启始脉冲信号ST1及两相时钟信号CK1及CK4、第二移位寄存器级组采用的启始脉冲信号ST2及两相时钟信号CK2及CK5、与第三移位寄存器级组采用的启始脉冲信号ST3及两相时钟信号CK3及CK6是相互独立。

此外，需要说明的是，本发明实施例的栅极驱动电路中的各个移位寄存器级组并不限于设置在基板上的薄膜晶体管阵列的同一侧，其亦可设置于薄膜晶体管阵列的两侧。再者，本发明实施例中的栅极驱动电路的移位寄存器级并不限于图式中所示的六个，其可为满足实际所需的任意个。另外，任何本领域技术人员还可适当变更本发明实施例的栅极驱动电路中的移位寄存器级组的数量，及/或时钟信号的数量等等。

综上所述，本发明实施例通过对栅极驱动电路中的移位寄存器级进行分组，并使各组所采用的启始脉冲信号及多相时钟信号相互独立，从而使用者可弹性调整各组所采用的启始脉冲信号的先后顺序或者使其中的一者关闭，因此本发明实施例提出的栅极驱动电路应用于半源极架构显示器时，可有效缓解先前技术中的垂直亮暗线问题，并且可扩展应用于隔行扫描显示器。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims

1.一种栅极驱动电路，其设置于一基板上且包括：

在一预设方向上顺次排布于该基板上的多个移位寄存器级，该多个移位寄存器级分成多个组且用以输出多个栅极驱动信号，每一该多个组包括多个级联耦接的该多个移位寄存器级；

其中，该多个组所采用的多个启始脉冲信号的时序互不相同，且该多个栅极驱动信号的输出顺序与该多个移位寄存器级的排布顺序不同。

2.根据权利要求1所述的栅极驱动电路，其中该多个移位寄存器级在该预设方向上构成多个重复单元且该多个重复单元在该预设方向上顺次排列，每一重复单元包括每一该多个组的级联耦接的该多个移位寄存器级中的一者。

3.根据权利要求2所述的栅极驱动电路，其中每一该多个组采用多相时钟信号，每一该多个组所采用的该多相时钟信号相异于其它该多个组中的任意一组所采用的该多相时钟信号。

4.根据权利要求3所述的栅极驱动电路，其中该多个组的数量为两组，每一该多个组所采用的该多相时钟信号为两相时钟信号。

5.根据权利要求4所述的栅极驱动电路，其中该栅极驱动电路应用于一半源极架构显示器时，在该半源极架构显示器显示每两相邻的画面帧的过程中，该多个启始脉冲信号的先后顺序互换一次。

6.根据权利要求4所述的栅极驱动电路，其中该栅极驱动电路应用于一隔行扫描显示器时，在该隔行扫描显示器显示每一画面帧的过程中，该多个启始脉冲信号之一关闭。

7.根据权利要求3所述的栅极驱动电路，其中该多个组的数量为两组，每一该多个组所采用的该多相时钟信号为三相时钟信号。

8.根据权利要求3所述的栅极驱动电路，其中该多个组的数量为三组，每一该多个组所采用的该多相时钟信号为两相时钟信号。

9.根据权利要求1所述的栅极驱动电路，其中该多个移位寄存器级在该预设方向上构成多个第一重复单元与多个第二重复单元且该多个第一重复单元与该多个第二重复单元在该预设方向上交替排列，每一该多个第一与第二重复单元包括每一该多个组的级联耦接的该多个移位寄存器级中的一者，每一该多个第一重复单元中的属于该多个组的各个移位寄存器之间的相对位置关系相异于每一该多个第二重复单元中的属于该多个组的各个移位寄存器之间的相对位置关系。

10.根据权利要求9所述的栅极驱动电路，其中该多个组的数量为两组，每一该多个组采用两相时钟信号。

11.根据权利要求10所述的栅极驱动电路，其中该栅极驱动电路应用于一半源极架构显示器时，在该半源极架构显示器显示每两相邻的画面帧的过程中，该多个启始脉冲信号的先后顺序互换一次。

12.一种栅极驱动电路，设置于一基板上，包括：

多个移位寄存器级，该多个移位寄存器级在一预设方向上顺次排布于该基板上且分成多组，每一该多个组包括多个级联耦接的该多个移位寄存器级；

其中，该多个组采用多个启始脉冲信号，且每一该多个组所采用的该多个启始脉冲信号的一者与其它该多个组中的任意一组所采用的该多个启始脉冲信号的另一者的先后顺序可调整，

其中，每一该多个组与其它该多个组中的任意一组不采用同一时钟信号。

13.根据权利要求12所述的栅极驱动电路，其中每一该多个组的级联耦接的该多个移位寄存器级与其它该多个组中的任意一组的级联耦接的该多个移位寄存器级于该预设方向上是交替排列。

14.根据权利要求13所述的栅极驱动电路，其中该多个组的数量为两组，每一该多个组采用两相时钟信号。

15.根据权利要求14所述的栅极驱动电路，其中该栅极驱动电路应用于一半源极架构显示器时，在该半源极架构显示器显示每两相邻的画面帧的过程中，该多个启始脉冲信号的先后顺序互换一次。

16.根据权利要求14所述的栅极驱动电路，其中该栅极驱动电路应用于一隔行扫描显示器时，在该隔行扫描显示器显示每一画面帧的过程中，该多个启始脉冲信号之一关闭。

17.根据权利要求13所述的栅极驱动电路，其中该多个组的数量为两组，每一该多个组采用三相时钟信号。

18.根据权利要求13所述的栅极驱动电路，其中该多个组的数量为三组，每一该多个组采用两相时钟信号。

19.根据权利要求12所述的栅极驱动电路，其中该多个移位寄存器级在该预设方向上构成多个第一重复单元与多个第二重复单元且该多个第一重复单元与该多个第二重复单元在该预设方向上交替排列，每一该多个第一与第二重复单元包括每一该多个组的级联耦接的该多个移位寄存器级中的一者，每一该多个第一重复单元中的属于该多个组的各个移位寄存器之间的相对位置关系相异于每一该多个第二重复单元中的属于该多个组的各个移位寄存器之间的相对位置关系。

20.根据权利要求19所述的栅极驱动电路，其中该多个组的数量为两组，每一该多个组采用两相时钟信号。

21.根据权利要求20所述的栅极驱动电路，其中该栅极驱动电路应用于一半源极架构显示器时，在该半源极架构显示器显示每两相邻的画面帧的过程中，该多个启始脉冲信号的先后顺序互换一次。