TWI420493B - 閘極驅動電路 - Google Patents

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Chen Lun Chiu
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Description

閘極驅動電路
本發明是有關於顯示技術領域，且特別是有關於一種閘極驅動電路。
目前，平面顯示器例如液晶顯示器因具有高畫質、體積小、重量輕及應用範圍廣等優點而被廣泛應用於行動電話、筆記型電腦、桌上型顯示器以及電視等消費性電子產品，並已經逐漸取代傳統的陰極射線管(CRT)顯示器而成為顯示器的主流。
為使顯示器產品更加薄型化以及其成本更加具競爭力，先前技術中有提出採用陣列上閘極(Gate-On-Array,GOA)型閘極驅動電路來產生閘極脈衝訊號，而GOA型閘極驅動電路通常包括多個級聯耦接的移位暫存器級以依序輸出多個閘極脈衝訊號，同時每一移位暫存器級之輸出還作為下一級移位暫存器級之啟始脈衝訊號(Start Pulse Signal)。
然而，對於先前技術中之閘極驅動電路，因其受限於電路結構之設計，其之級聯耦接的移位暫存器級僅能依序產生閘極脈衝訊號；一方面，當其應用於半源極架構顯示器(Half Source Driving Display,HSD)時，在需要做預充電(pre-charge)之狀況下會產生垂直亮暗線，導致顯示畫面亮度不均勻；另一方面，其無法應用於隔行掃描顯示器(Interlace Display)而使得應用範圍受限。
本發明的目的就是在提供一種閘極驅動電路，以克服先前技術存在的問題。
本發明一實施例提出的一種閘極驅動電路，設置於基板上且包括在預設方向上順次排佈於基板上之多個移位暫存器級，這些移位暫存器級分成多個組且用以輸出多個閘極驅動訊號，每一組包括多個級聯耦接之移位暫存器級；其中，這些組所採用之多個啟始脈衝訊號的時序互不相同且這些閘極驅動訊號之輸出順序與這些移位暫存器級之排佈順序不同。
在本發明的一實施例中，上述之多個移位暫存器級在預設方向上構成多個重複單元且這些重複單元在預設方向上順次排列，每一重複單元包括每一組之級聯耦接的多個移位暫存器級中之一者。
在本發明的一實施例中，上述之每一組採用多相時脈訊號，且每一組所採用之多相時脈訊號相異於其他組中之任意一組所採用之多相時脈訊號。進一步的，上述之多個組的數量可為兩組且每一組所採用之多相時脈訊號為兩相時脈訊號；此時，當閘極驅動電路應用於半源極架構顯示器時，在半源極架構顯示器顯示每兩相鄰的畫面幀之過程中，上述之多個啟始脈衝訊號的先後順序互換一次；又或者當閘極驅動電路應用於隔行掃描顯示器時，在隔行掃描顯示器顯示每一畫面幀之過程中，上述之啟始脈衝訊號中之一者關閉。
在本發明的一實施例中，上述之多個組的數量為兩組且每一組所採用之多相時脈訊號為三相時脈訊號；又或者，上述之多個組的數量為三組且每一組所採用之多相時脈訊號為兩相時脈訊號。
在本發明的一實施例中，上述之多個移位暫存器級在預設方向上構成多個第一重複單元與多個第二重複單元且第一重複單元與第二重複單元在預設方向上交替排列，每一第一與第二重複單元包括每一組之級聯耦接的多個移位暫存器級中之一者，每一第一重複單元中之屬於這些組的各個移位暫存器級之間的相對位置關係相異於每一第二重複單元中之屬於這些組的各個移位暫存器級之間的相對位置關係。進一步的，這些組的數量可為兩組且每一組採用兩相時脈訊號；此時，當閘極驅動電路應用於半源極架構顯示器時，在半源極架構顯示器顯示每兩相鄰的畫面幀之過程中，上述之多個啟始脈衝訊號的先後順序互換一次。
本發明再一實施例提出的一種閘極驅動電路，設置於基板上且包括多個移位暫存器級，這些移位暫存器級在預設方向上順次排佈於基板上且分成多個組，每一組包括多個級聯耦接之移位暫存器級；其中，這些組採用多個啟始脈衝訊號且每一組所採用之啟始脈衝訊號與其他組中之任意一組所採用之啟始脈衝的先後順序可調整，再者，每一組與其他組中之任意一組不採用同一時脈訊號。
本發明實施例藉由對閘極驅動電路中的移位暫存器級進行分組，並使各組所採用的啟始脈衝訊號及多相時脈訊號相互獨立，從而使用者可彈性調整各組所採用的啟始脈衝訊號之先後順序或者使其中之一者關閉，因此本發明實施例提出的閘極驅動電路應用於半源極架構顯示器時，可有效緩解先前技術中的垂直亮暗線問題，並且可擴展應用於隔行掃描顯示器。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
參見圖1，本發明實施例提出的一種閘極驅動電路10，其設置於基板100上，而基板100上還設置有薄膜電晶體陣列102。如圖1所示，閘極驅動電路10包括多個沿垂直方向順次排佈之移位暫存器級SR1~SR6用以輸出多個閘極驅動訊號G1~G6，且這些移位暫存器級SR1~SR6分屬於兩個組；其中，移位暫存器級SR1，SR3及SR5屬於兩組中之第一組，故在此將移位暫存器級SR1，SR3及SR5皆稱之為第一移位暫存器級；移位暫存器級SR2，SR4及SR6屬於兩組中之第二組，故在此將移位暫存器級SR2，SR4及SR6皆稱之第二移位暫存器級。第一移位暫存器級SR1，SR3及SR5與第二移位暫存器級SR2，SR4及SR6交替排佈而構成多個沿垂直方向順次排列之重複單元，每一重複單元包括第一移位暫存器級組中之一者(例如SR1)以及第二移位暫存器級組中之一者(例如SR2)。
承上述，第一移位暫存器級組採用啟始脈衝訊號ST1及兩相時脈訊號CK1、CK3，且第一移位暫存器級組中的各個第一移位暫存器級SR1、SR3及SR5係以級聯耦接方式相電性耦接；第二移位暫存器級組採用ST2及兩相時脈訊號CK2、CK4，且第二移位暫存器級組中的各個第二移位暫存器級SR2、SR4及SR6係以級聯耦接方式相電性耦接。換而言之，第一移位暫存器級組採用的啟始脈衝訊號ST1及兩相時脈訊號CK1、CK3與第二移位暫存器級組採用的啟始脈衝訊號ST2及兩相時脈訊號CK2、CK4係相互獨立。
參見圖2及圖3，其繪示出閘極驅動電路10應用於半源極架構顯示器時與其相關之啟始脈衝訊號ST1及ST2、時脈訊號CK1~CK4以及閘極驅動訊號G1~G6之時序圖。本實施例中，由於啟始脈衝訊號ST1、ST2係相互獨立，故可彈性設置啟始脈衝訊號ST1、ST2的時序。如圖2所示，當第一移位暫存器級組採用的啟始脈衝訊號ST1設置為先於第二移位暫存器級組採用的啟始脈衝訊號ST2時，閘極驅動訊號G1~G6之輸出順序與移位暫存器級SR1~SR6之排佈順序相同，亦即閘極驅動訊號G1~G6係依序輸出；反之，如圖3所示，當第一移位暫存器級組採用的啟始脈衝訊號ST1設置為後於第二移位暫存器級組採用的啟始脈衝訊號ST2時，則閘極驅動訊號G1~G6之輸出順序與移位暫存器級SR1~SR6之排佈順序相異，具體為閘極驅動訊號G2先於G1輸出，G4先於G3輸出，G6先於G5輸出，以此類推。在此，閘極驅動電路10可應用於圖4繪示之半源極架構顯示器200。
承上述，圖4繪示出半源極架構顯示器200之局部電路圖。如圖4所示，半源極架構顯示器200包括多個畫素(未標示)、多條閘極線GL1~GL6用以分別接收閘極驅動訊號G1~G6、以及多條資料線DL1~DL7；各個畫素電性耦接至閘極線GL1~GL6與資料線DL1~DL7中之相應者，且每一畫素包括薄膜電晶體和與薄膜電晶體相電性耦接之畫素電極。圖4(a)繪示為半源極架構顯示器200顯示奇數畫面幀時採用圖2所示閘極驅動訊號G1~G6而得之顯示狀態圖，此時啟始脈衝訊號ST1係先於啟始脈衝訊號ST2，控制同一畫素行之閘極驅動訊號G1先於G2輸出，同樣地控制同一畫素行之閘極驅動訊號G3先於G4輸出，G5先於G6輸出；因此，與閘極線GL2、GL4及GL6相電性耦接之畫素的亮度(如圖4(a)的灰色畫素)相對於與閘極線GL1、GL3及GL5相電性耦接之畫素的亮度偏暗。圖4(b)繪示為半源極架構顯示器200顯示偶數畫面幀時採用圖3所示閘極驅動訊號G1~G6而得之顯示狀態圖，此時啟始脈衝訊號ST1係後於啟始脈衝訊號ST2，控制同一畫素行之閘極驅動訊號G2先於G1輸出，同樣地控制同一畫素行之閘極驅動訊號G4先於G3輸出，G6先於G5輸出；因此，與閘極線GL2、GL4及GL6相電性耦接之畫素的亮度相對於與閘極線GL1、GL3及GL5相電性耦接之畫素的亮度(如圖4(b)的灰色畫素)則會偏亮。簡而言之，在半源極架構顯示器200顯示每兩相鄰的畫面幀之過程中，將啟始脈衝訊號ST1與ST2的先後順序互換一次，則可使半源極架構顯示器200之顯示亮點於時間上被均勻化，進而使得先前技術中存在的垂直亮暗線問題得以有效緩解。
參見圖5及圖6，其繪示出閘極驅動電路10應用於隔行掃描顯示器時與其相關的啟始脈衝訊號ST1及ST2、時脈訊號CK1～CK4以及閘極驅動訊號G1～G6之時序圖。本實施例中，由於啟始脈衝訊號ST1、ST2係相互獨立，故可在隔行掃描顯示器顯示奇數或偶數畫面幀時將啟始脈衝訊號ST1及ST2中之一者關閉。例如如圖5所示，當顯示奇數畫面幀時，將啟始脈衝訊號ST1開啟而關閉啟始脈衝訊號ST2，相應地第一移位暫存器級組中的SR1、SR3及SR5依序輸出閘極驅動訊號G1、G3及G5，而第二移位暫存器級組中SR2、SR4及SR6則不輸出閘極驅動訊號，此時，與第二移位暫存器級組相關的兩相時脈訊號CK2、CK4也可被關閉。如圖6所示，當顯示偶數畫面幀時，將啟始脈衝訊號ST2開啟而關閉啟始脈衝訊號ST1，相應地第一移位暫存器級組中SR1、SR3及SR5不輸出閘極驅動訊號而第二移位暫存器級組中的SR2、SR4及SR6則依序輸出閘極驅動訊號G2、G4及G6，此時，與第一移位暫存器級組相關的兩相時脈訊號CK1、CK3也可被關閉。
參見圖7，本發明實施例提出的再一種閘極驅動電路30，其設置於基板100上，而基板100上還設置有薄膜電晶體陣列102。如圖7所示，閘極驅動電路30包括多個沿垂直方向順次排佈之移位暫存器級SR1~SR6用以輸出多個閘極驅動訊號G1~G6，且這些移位暫存器級SR1~SR6分屬於兩個組；其中，移位暫存器級SR1，SR4及SR5屬於兩組中之第一組，故在此將移位暫存器級SR1，SR4及SR5皆稱之為第一移位暫存器級；移位暫存器級SR2，SR3及SR6屬於兩組中之第二組，故在此將移位暫存器級SR2，SR3及SR6皆稱之第二移位暫存器級。第一移位暫存器級SR1，SR4及SR5與第二移位暫存器級SR2，SR3及SR6交替排佈而構成多個第一重複單元以及多個第二重複單元；第一重複單元與第二重複單元沿垂直方向交替排列，每一第一重複單元與第二重複單元包括第一移位暫存器級組中之一者以及第二移位暫存器級組中之一者，且第一重複單元中的第一與第二移位暫存器級之間的相對位置關係和第二重複單元中的第一與第二移位暫存器級之間的相對位置關係相異。例如，第一移位暫存器級SR1與第二移位暫存器級SR2的相對位置關係和第一移位暫存器級SR4與第二移位暫存器級SR3的相對位置關係相異。
承上述，第一移位暫存器級組採用啟始脈衝訊號ST1及兩相時脈訊號CK1、CK3，且第一移位暫存器級組中的各個第一移位暫存器級SR1、SR4及SR5係以級聯耦接方式相電性耦接；第二移位暫存器級組採用ST2及兩相時脈訊號CK2、CK4，且第二移位暫存器級組中的各個第二移位暫存器級SR2、SR3及SR6係以級聯耦接方式相電性耦接。換而言之，第一移位暫存器級組採用的啟始脈衝訊號ST1及兩相時脈訊號CK1、CK3與第二移位暫存器級組採用的啟始脈衝訊號ST2及兩相時脈訊號CK2、CK4係相互獨立。
參見圖8及圖9，其繪示出閘極驅動電路30應用於半源極架構顯示器時與其相關之啟始脈衝訊號ST1及ST2、時脈訊號CK1~CK4以及閘極驅動訊號G1~G6之時序圖。本實施例中，由於啟始脈衝訊號ST1、ST2係相互獨立，故可彈性設置啟始脈衝訊號ST1及ST2的時序。如圖8所示，當第一移位暫存器級組採用的啟始脈衝訊號ST1設置為先於第二移位暫存器級組採用的啟始脈衝訊號ST2時，閘極驅動訊號G1~G6之輸出順序與移位暫存器級SR1~SR6之排佈順序係相異，具體為閘極驅動訊號G1先於G2輸出，G3後於G4輸出，G5先於G6輸出，以此類推；反之，如圖9所示，當第一移位暫存器級組採用的啟始脈衝訊號ST1設置為後於第二移位暫存器級組採用的啟始脈衝訊號ST2時，則閘極驅動訊號G1~G6之輸出順序與移位暫存器級SR1~SR6之排佈順序仍相異，具體為閘極驅動訊號G1後於G2輸出，G3先於G4輸出，G5後於G6輸出，以此類推。在此，閘極驅動電路30可應用於圖10繪示之半源極架構顯示器400。
承上述，圖10繪示出半源極架構顯示器400之局部電路圖。如圖10所示，半源極架構顯示器400包括多個畫素(未標示)、多條閘極線GL1~GL6用以分別接收閘極驅動訊號G1~G6、以及多條資料線DL1~DL3；各個畫素電性耦接至閘極線GL1~GL6與資料線DL1~DL3中之相應者，且每一畫素包括薄膜電晶體和與薄膜電晶體相電性耦接之畫素電極。圖10(a)繪示為半源極架構顯示器400顯示奇數畫面幀時採用圖8所示閘極驅動訊號G1~G6而得之顯示狀態圖，此時啟始脈衝訊號ST1係先於啟始脈衝訊號ST2，控制同一畫素行之閘極驅動訊號G1先於G2輸出，控制同一畫素行之閘極驅動訊號G3後於G4輸出，G5先於G6輸出，以此類推；因此，與閘極線GL2、GL3及GL6相電性耦接之畫素的亮度(如圖10(a)的灰色畫素)相對於與閘極線GL1、GL4及GL5相電性耦接之畫素的亮度偏暗。圖10(b)繪示為半源極架構顯示器400顯示偶數畫面幀時採用圖9所示閘極驅動訊號G1~G6而得之顯示狀態圖，此時啟始脈衝訊號ST1係後於啟始脈衝訊號ST2，控制同一畫素行之閘極驅動訊號G1後於G2輸出，控制同一畫素行之閘極驅動訊號G3先於G4輸出，G5後於G6輸出，以此類推；因此，與閘極線GL2、GL3及GL6相電性耦接之畫素的亮度相對於與閘極線GL1、GL4及GL5相電性耦接之畫素的亮度(如圖10(b)的灰色畫素)則會偏亮。簡而言之，在半源極架構顯示器400顯示每兩相鄰的畫面幀之過程中，將啟始脈衝訊號ST1與ST2的先後順序互換一次，則可使半源極架構顯示器400之顯示亮點於時間及空間上被均勻化，進而使得先前技術中存在的垂直亮暗線問題得以有效緩解。
參見圖11，本發明實施例提出的又一種閘極驅動電路50，其設置於基板100上，而基板100上還設置有薄膜電晶體陣列102。如圖11所示，閘極驅動電路50包括多個沿垂直方向順次排佈之移位暫存器級SR1~SR6用以輸出多個閘極驅動訊號G1~G6，且這些移位暫存器級SR1~SR6分屬於兩個組；其中，移位暫存器級SR1，SR3及SR5屬於兩組中之第一組，故在此將移位暫存器級SR1，SR3及SR5皆稱之為第一移位暫存器級；移位暫存器級SR2，SR4及SR6屬於兩組中之第二組，故在此將移位暫存器級SR2，SR4及SR6皆稱之第二移位暫存器級。第一移位暫存器級SR1，SR3及SR5與第二移位暫存器級SR2，SR4及SR6交替排佈而構成多個沿垂直方向順次排列的重複單元，每一重複單元包括第一移位暫存器級組中之一者(例如SR1)以及第二移位暫存器級組中之一者(例如SR2)。
承上述，第一移位暫存器級組採用啟始脈衝訊號ST1以及三相時脈訊號CK1、CK3、CK5，且第一移位暫存器級組中的各個第一移位暫存器級SR1、SR3及SR5係以級聯耦接方式相電性耦接；第二移位暫存器級組採用ST2以及三相時脈訊號CK2、CK4、CK6，且第二移位暫存器級組中的各個第二移位暫存器級SR2、SR4及SR6係以級聯耦接方式相電性耦接。換而言之，第一移位暫存器級組採用的啟始脈衝訊號ST1及三相時脈訊號CK1、CK3、CK5與第二移位暫存器級組採用的啟始脈衝訊號ST2及三相時脈訊號CK2、CK4、CK6係相互獨立。
參見圖12，本發明實施例提出的另一種閘極驅動電路70，其設置於基板100上，而基板100上還設置有薄膜電晶體陣列102。如圖12所示，閘極驅動電路70包括多個沿垂直方向順次排佈之移位暫存器級SR1～SR6用以輸出多個閘極驅動訊號G1～G6，且這些移位暫存器級SR1～SR6分屬於三個組；其中，移位暫存器級SR1及SR4屬於三組中之第一組，故在此將移位暫存器級SR1及SR4皆稱之為第一移位暫存器級；移位暫存器級SR2及SR5屬於三組中之第二組，故在此將移位暫存器級SR2及SR5皆稱之第二移位暫存器級；移位暫存器級SR3及SR6屬於三組中之第三組，故在此將移位暫存器級SR3及SR6皆稱之第三移位暫存器級。第一移位暫存器級SR1及SR4、第二移位暫存器級SR2及SR5、與第三移位暫存器級SR3及SR6交替排佈而構成多個沿垂直方向順次排列的重複單元，每一重複單元包括第一移位暫存器級組中之一者(例如SR1)、第二移位暫存器級組中之一者(例如SR2)以及第三移位暫存器級組中之一者(例如SR3)。
承上述，第一移位暫存器級組採用啟始脈衝訊號ST1及兩相時脈訊號CK1、CK4，且第一移位暫存器級組中的各個第一移位暫存器級SR1及SR4係以級聯耦接方式相電性耦接；第二移位暫存器級組採用ST2及兩相時脈訊號CK2、CK5，且第二移位暫存器級組中的各個第二移位暫存器級SR2及SR5係以級聯耦接方式相電性耦接；第三移位暫存器級組採用ST3及兩相時脈訊號CK3、CK6，且第三移位暫存器級組中的各個第三移位暫存器級SR3及SR6係以級聯耦接方式相電性耦接。換而言之，第一移位暫存器級組採用的啟始脈衝訊號ST1及兩相時脈訊號CK1及CK4、第二移位暫存器級組採用的啟始脈衝訊號ST2及兩相時脈訊號CK2及CK5、與第三移位暫存器級組採用的啟始脈衝訊號ST3及兩相時脈訊號CK3及CK6係相互獨立。
此外，需要說明的是，本發明實施例的閘極驅動電路中之各個移位暫存器級組並不限於設置在基板上之薄膜電晶體陣列之同一側，其亦可設置於薄膜電晶體陣列之兩側。再者，本發明實施例中的閘極驅動電路的移位暫存器級並不限於圖式中所示的六個，其可為滿足實際所需的任意個。另外，任何熟習此技藝者還可適當變更本發明實施例的閘極驅動電路中之移位暫存器級組的數量，及/或時脈訊號的數量等等。
綜上所述，本發明實施例藉由對閘極驅動電路中的移位暫存器級進行分組，並使各組所採用的啟始脈衝訊號及多相時脈訊號相互獨立，從而使用者可彈性調整各組所採用的啟始脈衝訊號之先後順序或者使其中之一者關閉，因此本發明實施例提出的閘極驅動電路應用於半源極架構顯示器時，可有效緩解先前技術中的垂直亮暗線問題，並且可擴展應用於隔行掃描顯示器。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20、30、40．．．閘極驅動電路
100．．．基底
102．．．薄膜電晶體陣列
SR1~SR6．．．移位暫存器級
CK1~CK6．．．時脈訊號
ST1、ST2．．．啟始脈衝訊號
G1~G6．．．閘極驅動訊號
GL1~GL6．．．閘極線
DL1~DL7．．．資料線
圖1繪示出相關於本發明實施例之一種閘極驅動電路之電路連接關係圖。
圖2及圖3繪示出圖1所示閘極驅動電路應用於半源極架構顯示器時與其相關之多個訊號之時序圖。
圖4(a)-(b)繪示出採用圖1所示閘極驅動電路之半源極架構顯示器之顯示狀態圖。
圖5及圖6繪示出圖1所示閘極驅動電路應用於隔行掃描顯示器時與其相關之多個訊號之時序圖。
圖7繪示出相關於本發明再一實施例之一種閘極驅動電路之電路連接關係圖。
圖8及圖9繪示出圖7所示閘極驅動電路應用於半源極架構顯示器時與其相關之多個訊號之時序圖。
圖10(a)-(b)繪示出採用圖7所示閘極驅動電路之半源極架構顯示器之顯示狀態圖。
圖11繪示出相關於本發明又一實施例之一種閘極驅動電路之電路連接關係圖。
圖12繪示出相關於本發明另一實施例之一種閘極驅動電路之電路連接關係圖。
10．．．閘極驅動電路
100．．．基底
102．．．薄膜電晶體陣列
SR1~SR6．．．移位暫存器級
CK1~CK4．．．時脈訊號
ST1、ST2．．．啟始脈衝訊號
G1~G6．．．閘極驅動訊號

Claims (12)

  1. 一種閘極驅動電路，設置於一基板上且包括：在一預設方向上順次排佈於該基板上之多個移位暫存器級，該些移位暫存器級分成多個組且用以輸出多個閘極驅動訊號，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組所採用之多個啟始脈衝訊號的時序互不相同，且該些閘極驅動訊號之輸出順序與該些移位暫存器級之排佈順序不同；其中該些移位暫存器級在該預設方向上構成多個重複單元且該些重複單元在該預設方向上順次排列，每一重複單元包括每一該些組之級聯耦接的該些移位暫存器級中之一者；其中每一該些組採用多相時脈訊號，每一該些組所採用之該多相時脈訊號相異於其他該些組中之任意一組所採用之該多相時脈訊號；其中該些組的數量為兩組，每一該些組所採用之該多相時脈訊號為兩相時脈訊號；其中該閘極驅動電路應用於一半源極架構顯示器時，在該半源極架構顯示器顯示每兩相鄰的畫面幀之過程中，該些啟始脈衝訊號的先後順序互換一次。
  2. 一種閘極驅動電路，設置於一基板上且包括：在一預設方向上順次排佈於該基板上之多個移位暫存器級，該些移位暫存器級分成多個組且用以輸出多個閘極驅動訊號，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組所採用之多個啟始脈衝訊號的時序互不相同，且該些閘極驅動訊號之輸出順序與該些移位暫存器級之排佈順序不同；其中該些移位暫存器級在該預設方向上構成多個重複單 元且該些重複單元在該預設方向上順次排列，每一重複單元包括每一該些組之級聯耦接的該些移位暫存器級中之一者；其中每一該些組採用多相時脈訊號，每一該些組所採用之該多相時脈訊號相異於其他該些組中之任意一組所採用之該多相時脈訊號；其中該些組的數量為兩組，每一該些組所採用之該多相時脈訊號為兩相時脈訊號；其中該閘極驅動電路應用於一隔行掃描顯示器時，在該隔行掃描顯示器顯示每一畫面幀之過程中，該些啟始脈衝訊號之一關閉。
  3. 一種閘極驅動電路，設置於一基板上且包括：在一預設方向上順次排佈於該基板上之多個移位暫存器級，該些移位暫存器級分成多個組且用以輸出多個閘極驅動訊號，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組所採用之多個啟始脈衝訊號的時序互不相同，且該些閘極驅動訊號之輸出順序與該些移位暫存器級之排佈順序不同；其中該些移位暫存器級在該預設方向上構成多個重複單元且該些重複單元在該預設方向上順次排列，每一重複單元包括每一該些組之級聯耦接的該些移位暫存器級中之一者；其中每一該些組採用多相時脈訊號，每一該些組所採用之該多相時脈訊號相異於其他該些組中之任意一組所採用之該多相時脈訊號；其中該些組的數量為三組，每一該些組所採用之該多相時脈訊號為兩相時脈訊號。
  4. 一種閘極驅動電路，設置於一基板上且包括： 在一預設方向上順次排佈於該基板上之多個移位暫存器級，該些移位暫存器級分成多個組且用以輸出多個閘極驅動訊號，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組所採用之多個啟始脈衝訊號的時序互不相同，且該些閘極驅動訊號之輸出順序與該些移位暫存器級之排佈順序不同；其中該些移位暫存器級在該預設方向上構成多個第一重複單元與多個第二重複單元且該些第一重複單元與該些第二重複單元在該預設方向上交替排列，每一該些第一與第二重複單元包括每一該些組之級聯耦接的該些移位暫存器級中之一者，每一該些第一重複單元中之屬於該些組的各個移位暫存器級之間的相對位置關係相異於每一該些第二重複單元中之屬於該些組的各個移位暫存器級之間的相對位置關係。
  5. 如申請專利範圍第4項所述之閘極驅動電路，其中該些組的數量為兩組，每一該些組採用兩相時脈訊號。
  6. 如申請專利範圍第5項所述之閘極驅動電路，其中該閘極驅動電路應用於一半源極架構顯示器時，在該半源極架構顯示器顯示每兩相鄰的畫面幀之過程中，該些啟始脈衝訊號的先後順序互換一次。
  7. 一種閘極驅動電路，設置於一基板上，包括：多個移位暫存器級，該些移位暫存器級在一預設方向上順次排佈於該基板上且分成多組，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組採用多個啟始脈衝訊號，且每一該些組所採用之該些啟始脈衝訊號之一者與其他該些組中之任意一組所採用之該些啟始脈衝訊號之另一者的先後順序可調整， 其中，每一該些組與其他該些組中之任意一組不採用同一時脈訊號；其中每一該些組之級聯耦接的該些移位暫存器級與其他該些組中之任意一組之級聯耦接的該些移位暫存器級於該預設方向上係交替排列；其中該些組的數量為兩組，每一該些組採用兩相時脈訊號；其中該閘極驅動電路應用於一半源極架構顯示器時，在該半源極架構顯示器顯示每兩相鄰的畫面幀之過程中，該些啟始脈衝訊號的先後順序互換一次。
  8. 一種閘極驅動電路，設置於一基板上，包括：多個移位暫存器級，該些移位暫存器級在一預設方向上順次排佈於該基板上且分成多組，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組採用多個啟始脈衝訊號，且每一該些組所採用之該些啟始脈衝訊號之一者與其他該些組中之任意一組所採用之該些啟始脈衝訊號之另一者的先後順序可調整，其中，每一該些組與其他該些組中之任意一組不採用同一時脈訊號；其中每一該些組之級聯耦接的該些移位暫存器級與其他該些組中之任意一組之級聯耦接的該些移位暫存器級於該預設方向上係交替排列；其中該些組的數量為兩組，每一該些組採用兩相時脈訊號；其中該閘極驅動電路應用於一隔行掃描顯示器時，在該隔行掃描顯示器顯示每一畫面幀之過程中，該些啟始脈衝訊號之 一關閉。
  9. 一種閘極驅動電路，設置於一基板上，包括：多個移位暫存器級，該些移位暫存器級在一預設方向上順次排佈於該基板上且分成多組，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組採用多個啟始脈衝訊號，且每一該些組所採用之該些啟始脈衝訊號之一者與其他該些組中之任意一組所採用之該些啟始脈衝訊號之另一者的先後順序可調整，其中，每一該些組與其他該些組中之任意一組不採用同一時脈訊號；其中每一該些組之級聯耦接的該些移位暫存器級與其他該些組中之任意一組之級聯耦接的該些移位暫存器級於該預設方向上係交替排列；其中該些組的數量為三組，每一該些組採用兩相時脈訊號。
  10. 一種閘極驅動電路，設置於一基板上，包括：多個移位暫存器級，該些移位暫存器級在一預設方向上順次排佈於該基板上且分成多組，每一該些組包括多個級聯耦接之該些移位暫存器級；其中，該些組採用多個啟始脈衝訊號，且每一該些組所採用之該些啟始脈衝訊號之一者與其他該些組中之任意一組所採用之該些啟始脈衝訊號之另一者的先後順序可調整，其中，每一該些組與其他該些組中之任意一組不採用同一時脈訊號；其中該些移位暫存器級在該預設方向上構成多個第一重複單元與多個第二重複單元且該些第一重複單元與該些第二 重複單元在該預設方向上交替排列，每一該些第一與第二重複單元包括每一該些組之級聯耦接的該些移位暫存器級中之一者，每一該些第一重複單元中之屬於該些組的各個移位暫存器級之間的相對位置關係相異於每一該些第二重複單元中之屬於該些組的各個移位暫存器級之間的相對位置關係。
  11. 如申請專利範圍第10項所述之閘極驅動電路，其中該些組的數量為兩組，每一該些組採用兩相時脈訊號。
  12. 如申請專利範圍第11項所述之閘極驅動電路，其中該閘極驅動電路應用於一半源極架構顯示器時，在該半源極架構顯示器顯示每兩相鄰的畫面幀之過程中，該些啟始脈衝訊號的先後順序互換一次。
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