CN111292664B - 栅极驱动电路、显示面板及其显示方法 - Google Patents

Abstract

本申请提供一种栅极驱动电路、显示面板及其显示方法，涉及显示技术领域，能够改善动态图像拖影现象。其中的栅极驱动电路包括级联的第一驱动子电路和第二驱动子电路；第一驱动子电路包括多个级联的第一移位寄存器，第一移位寄存器用于输出第一扫描信号；第二驱动子电路包括多个级联的第二移位寄存器；第二移位寄存器用于输出第二扫描信号。

Description

栅极驱动电路、显示面板及其显示方法

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、显示面板及其显示方法。

背景技术

随着显示技术的发展，显示面板的种类越来越多，目前应用最多的为液晶显示装置(LiquidCrystalDisplay，LCD)和有机发光二极管显示装置(OrganicLight-EmittingDiode，OLED)。由于OLED显示装置具有响应速度快、显示亮度高和可折叠等优点，其应用范围越来越广泛。

发明内容

本发明的实施例提供一种栅极驱动电路、显示面板及其显示方法，能够改善动态图像拖影现象，提高显示面板的显示方法。

为达到上述目的，本发明的实施例采用如下技术方案：

一方面，提供一种栅极驱动电路，包括级联的第一驱动子电路和第二驱动子电路。

所述第一驱动子电路包括多个级联的第一移位寄存器；所述第一移位寄存器具有上拉节点和下拉节点。

所述第一移位寄存器包括：第一输出电路，所述第一输出电路与第一时钟信号端、第二时钟信号端、第一电压信号端、第二电压信号端、第一输出信号端、第二输出信号端、上拉节点和下拉节点电连接；所述第一输出电路配置为在所述上拉节点的控制下，将所述第一时钟信号端提供的第一时钟信号传输至所述第一输出信号端，将所述第二时钟信号端提供的第二时钟信号传输至所述第二输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第一输出信号端、将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端。

所述第二驱动子电路包括多个级联的第二移位寄存器；所述第二移位寄存器具有上拉节点和下拉节点。

所述第二移位寄存器包括：第二输出电路，所述第二输出电路与所述第二时钟信号端、第三时钟信号端、所述第一电压信号端、所述第二电压信号端、所述第二输出信号端、第三输出信号端、所述上拉节点和所述下拉节点电连接；所述第二输出电路配置为：在所述上拉节点的控制下，将所述第三时钟信号端提供的第三时钟信号传输至第三输出信号端，将所述第二时钟信号端提供的第二时钟信号传输至所述第二输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第三输出信号端，将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端。

所述第一驱动子电路中的一级第一移位寄存器的第二输出信号端，与所述第二驱动子电路中的一级第二移位寄存器的输入信号端相耦接。

可选的，所述第一移位寄存器还与第四时钟信号端和第四输出信号端电连接；所述第一移位寄存器还配置为在所述上拉节点的控制下，将所述第四时钟信号端提供的第四时钟信号传输至所述第四输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第四输出信号端。

所述第二移位寄存器还与第五时钟信号端和第五输出信号端电连接；所述第二移位寄存器还配置为在所述上拉节点的控制下，将所述第五时钟信号端提供的第五时钟信号传输至所述第五输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第五输出信号端。

可选的，所述第一移位寄存器还包括：输入电路，所述输入电路与输入信号端、电源电压信号端和所述上拉节点电连接；所述输入电路配置为在所述输入信号端的控制下，将所述电源电压信号端提供的电源电压信号传输至所述上拉节点。

下拉电路，所述下拉电路与所述电源电压信号端、所述上拉节点、所述第二电压信号端和所述下拉节点电连接；所述下拉电路配置为在所述上拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述下拉节点；以及在所述下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

可选的，所述第二移位寄存器还包括：输入电路，所述输入电路与输入信号端、电源电压信号端和所述上拉节点电连接；所述输入电路配置为在所述输入信号端的控制下，将所述电源电压信号端提供的电源电压信号传输至所述上拉节点。

下拉电路，所述下拉电路与所述电源电压信号端、所述上拉节点、所述第二电压信号端和所述下拉节点电连接；所述下拉电路配置为在所述上拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述下拉节点；以及在所述下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

可选的，所述输入电路具有第一节点和第二节点，所述输入电路还与所述下拉节点、随机信号端、第六时钟信号端和第二电压信号端电连接；所述输入电路还配置为在所述随机信号端提供的随机信号的控制下，将所述输入信号端提供的输入信号传输至所述第一节点；在所述下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至所述第二节点；在所述第一节点的控制下，将所述第六时钟信号端提供的时钟信号传输至第二节点；以及在所述第二节点的控制下，将所述电源电压信号端提供的电源电压信号传输至所述上拉节点。

可选的，所述下拉电路还与所述输入信号端电连接；所述下拉电路还配置为在所述输入信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述下拉节点。

在此基础上，可选的，所述下拉电路还与第六时钟信号端和所述第二节点电连接；所述下拉电路还配置为在所述第六时钟信号端提供的第六时钟信号和所述第二节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述下拉节点。

可选的，所述第一移位寄存器还包括复位电路，所述复位电路与第一复位信号端、所述上拉节点和所述第二电压信号端电连接；所述复位电路配置为在所述第一复位信号端提供的第一复位信号的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

可选的，所述第二移位寄存器还包括复位电路，所述复位电路与第一复位信号端、所述上拉节点和所述第二电压信号端电连接；所述复位电路配置为在所述第一复位信号端提供的第一复位信号的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

在此基础上，可选的，所述复位电路还与第二复位信号端电连接；所述复位电路还配置为在所述第二复位信号端提供的第二复位信号的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

可选的，所述输入电路包括第一晶体管，所述第一晶体管的栅极与所述输入信号端电连接，所述第一晶体管的第一极与所示电源电压信号端电连接，所述第一晶体管的第二极与所述上拉节点电连接。

所述下拉电路包括第二晶体管、第三晶体管和第四晶体管；所述第二晶体管的栅极和第一极与所述电源电压信号端电连接，所述第二晶体管的第二极与所述下拉节点电连接，所述第三晶体管的栅极与所述上拉节点电连接；所述第三晶体管的第一极与所述第二电压信号端电连接，所述第三晶体管的第二极与所述下拉节点电连接；所述第四晶体管的栅极与所述下拉节点电连接，所述第四晶体管的第一极与所述第二电压信号端电连接，所述第四晶体管的第二极与所述上拉节点电连接。

所述第一输出电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第一电容；所述第五晶体管的栅极与所述上拉节点电连接，所述第五晶体管的第一极与所述第一时钟信号端电连接，所述第五晶体管的第二极与所述第一输出信号端电连接；所述第六晶体管的栅极与所述下拉节点电连接，所述第六晶体管的第一极与所述第一电压信号端电连接，所述第六晶体管的第二极与所述第一输出信号端电连接；所述第七晶体管的栅极与所述上拉节点电连接，所述第七晶体管的第一极与所述第二时钟信号端电连接，所述第七晶体管的第二极与所述第二输出信号端电连接；所述第八晶体管的栅极与所述下拉节点电连接，所述第八晶体管的第一极与所述第二电压信号端电连接，所述第八晶体管的第二极与所述第二输出信号端电连接；所述第一电容的一端与所述第五晶体管的栅极电连接，另一端与所述第五晶体管的第二极电连接。

在此基础上，可选的，所述第一移位寄存器还包括第九晶体管、第十晶体管和第二电容；所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一极与所述第四时钟信号端电连接，所述第九晶体管的第二极与所述第四输出信号端电连接；所述第十晶体管的栅极与所述下拉节点电连接，所述第十晶体管的第一极与所述第一电压信号端电连接，所述第十晶体管的第二极与所述第四输出信号端电连接；所述第二电容的一端与所述第九晶体管的栅极电连接，另一端与所述第九晶体管的第二极电连接。

可选的，所述输入电路还包括第十一晶体管、第十二晶体管和第十三晶体管、第十四晶体管和第三电容；所述第十一晶体管的栅极与所述随机信号端电连接，所述第十一晶体管的第一极与所述输入信号端电连接，所述第十一晶体管的第二极与所述第一节点电连接；所述第十二晶体管的栅极与所述下拉节点电连接，所述第十二晶体管的第一极与所述第二电压信号端电连接，所述第十二晶体管的第二极与所述第二节点电连接；所述第十三晶体管的栅极与所述第二节点电连接，所述第十三晶体管的第一极与所述电源电压信号端电连接，所述第十三晶体管的第二极与所述上拉节点电连接；所述第十四晶体管的栅极与所述第一节点电连接，所述第十四晶体管的第一极与所述第六时钟信号端电连接，所述第十四晶体管的第二极与所述第二节点电连接；所述第三电容的一端与所述第一节点电连接，另一端与所述第二节点电连接。

可选的，所述下拉电路包括第十五晶体管，所述第十五晶体管的栅极与输入信号端电连接，所述第十五晶体管的第一极与所述第二电压信号端电连接，所述第十五晶体管的第二极与所述下拉节点电连接。

可选的，所述下拉电路还包括第十六晶体管和第十七晶体管；所述第十六晶体管的栅极与所述第六时钟信号端电连接，所述第十六晶体管的第一极与所述第十七晶体管的第二极电连接，所述第十六晶体管的第二极与所述下拉节点电连接；所述第十七晶体管的栅极与所述第一节点电连接，所述第十七晶体管的第一极与所述第二电压信号端电连接。

可选的，所述复位电路包括第十八晶体管，所述第十八晶体管的栅极与所述第一复位信号端电连接，所述第十八晶体管的第一极与所述第二电压信号端电连接，所述第十八晶体管的第二极与所述上拉节点电连接。

在此基础上，可选的，所述复位电路还包括第十九晶体管，所述第十九晶体管的栅极与所述第二复位信号端电连接，所述第十九晶体管的第一极与所述第二电压信号端电连接，所述第十九晶体管的第二极与所述上拉节点电连接。

可选的，所述第一驱动子电路包括m个级联的第一移位寄存器。

其中，第一级第一移位寄存器的输入信号端和第二级第一移位寄存器的输入信号端与起始信号端电连接，以起始信号端提供的起始信号作为输入信号。

其余每级第一移位寄存器的所述输入信号端与第m-2级第一移位寄存器的所述第二输出信号端电连接，其中，2≤m且为正整数。

所述第二驱动子电路包括n个级联的第二移位寄存器。

其中，第一级第二移位寄存器的所述输入信号端与第m-1级第一移位寄存器的所述第二输出信号端电连接；第二级第二移位寄存器的所述输入信号端与第m级第一移位寄存器的所述第二输出信号端电连接。

其余每级第二移位寄存器的所述输入信号端与第n-2级第二移位寄存器的所述第二输出信号端电连接，其中，2≤n且为正整数。

可选的，所述第一驱动子电路包括m个级联的第一移位寄存器。

其中，第一级第一移位寄存器的所述输入信号端和第二级第一移位寄存器的所述输入信号端与起始信号端电连接，以起始信号端提供的起始信号作为输入信号。

其余每级第一移位寄存器的所述输入信号端与第m-2级第一移位寄存器的所述第二输出信号端电连接，其中，2≤m且为正整数。

所述第二驱动子电路包括n个级联的第二移位寄存器。

其中，第一级第二移位寄存器的所述输入信号端与第m-1级第一移位寄存器的所述第二输出信号端电连接；第二级第二移位寄存器的所述输入信号端与第m级第一移位寄存器的所述第二输出信号端电连接。

其余每级第二移位寄存器的所述输入信号端与第n-2级第二移位寄存器的所述第二输出信号端电连接，其中，2≤n且为正整数。

第m-2级第一移位寄存器的所述第一复位信号端与第一级第二移位寄存器的所述第二输出信号端电连接；第m-1级第一移位寄存器的所述第一复位信号端与第二级第二移位寄存器的所述第二输出信号端电连接；第m级第一移位寄存器的所述第一复位信号端与第三级第二移位寄存器的所述第二输出信号端电连接。

除了第m-2级、第m-1级和第m级第一移位寄存器外，其余第一移位寄存器的所述第一复位信号端与第m+3级第一移位寄存器的所述第二输出信号端电连接。

除了第n-2级、第n-1级和第n级第二移位寄存器外，其余第二移位寄存的所述第一复位信号端与第n+3级第二移位寄存器的所述第二输出信号端电连接。

另一方面，提供一种显示面板，所述显示面板具有第一部分和第二部分，所述第一部分具有m行亚像素，所述第二部分具有n行亚像素。

所述显示面板包括：多个像素驱动电路，一个像素驱动电路位于一个所述亚像素内；所述像素驱动电路包括驱动晶体管，所述驱动晶体管用于驱动发光器件发光。

多个发光器件，一个发光器件位于一个所述亚像素内，且与一个所述像素驱动电路电连接。

m条第一扫描信号线，每条第一扫描信号线与同一行像素驱动电路电连接。

n条第二扫描信号线，每条第二扫描信号线与同一行像素驱动电路电连接。

多条数据信号线，每条数据信号线与同一列所述像素驱动电路电连接。

栅极驱动电路，所述栅极驱动电路为权利要求1-11任一项所述的栅极驱动电路；所述栅极驱动路中的m个第一移位寄存器与m条所述第一扫描信号线一一对应的电连接，n个第二移位寄存器与n条所述第二扫描信号线一一对应的电连接。

又一方面，提供一种显示面板，所述显示面板具有第一部分和第二部分，所述第一部分具有m行亚像素，所述第二部分具有n行亚像素。

所述显示面板包括：

多个像素驱动电路，一个像素驱动电路位于一个所述亚像素内；所述像素驱动电路包括驱动晶体管，所述驱动晶体管用于驱动发光器件发光。

多个发光器件，一个发光器件位于一个所述亚像素内，且与一个所述像素驱动电路电连接。

2m条第一扫描信号线，每两条第一扫描信号线与同一行像素驱动电路电连接。

2n条第二扫描信号线，每两条第二扫描信号线与同一行像素驱动电路电连接。

多条数据信号线，每条数据信号线与同一列所述像素驱动电路电连接。

栅极驱动电路，所述栅极驱动电路为如上所述的栅极驱动电路；所述栅极驱动路中的每个第一移位寄存器与2m条所述第一扫描信号线中的两条第一扫描信号电连接，每个第二移位寄存器与2n条所述第二扫描信号线中的两条第二扫描信号线电连接。

又一方面，提供一种显示面板的显示方法，包括在多个图像帧内控制所述显示面板的显示方法。

所述多个图像帧内中的一图像帧包括第一时间段和第二时间段；所述第一时间段包括第一显示阶段、第二显示阶段以及第三显示阶段；所述第二时间段包括第四显示阶段、第五显示阶段以及第六显示阶段。

在一图像帧内控制所述显示面板的显示方法包括：

在第一时间段的第一显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的第一输出信号端向所述显示面板的第一部分中的第s条第一扫描信号线输入栅极扫描信号；其中，1≤s≤m。

在第一时间段的第一显示阶段和第二显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端向所述显示面板的第二部分中的第s条第二扫描信号线输入栅极扫描信号；其中，1≤s≤n。

在第一时间段的第一显示阶段内，数据线向各个亚像素中的像素驱动电路输出显示数据电压。

在第一时间段的第二显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出黑帧数据电压。

在第一时间段的第三显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光；所述显示面板的第二部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态。

在第二时间段的第四显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的第一输出信号端向所述显示面板的第一部分中的第s条第一扫描信号线输入栅极扫描信号。

在第二时间段的第四显示阶段和第五显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端向所述显示面板的第二部分中的第s条第二扫描信号线输入栅极扫描信号。

在第二时间段的第四显示阶段内，数据线向各个亚像素中的像素驱动电路输出黑帧数据电压。

在第二时间段的第五显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出显示数据电压。

在第二时间段的第六显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态；所述显示面板的第二部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光。

又一方面，提供一种显示面板的显示方法，所述第一移位寄存器包括第一输出信号端和第四输出信号端；所述第二移位寄存器包括第三输出信号端和第五输出信号端。

所述显示面板的显示方法包括在多个图像帧内控制所述显示面板的显示方法。

所述多个图像帧内中的一图像帧包括第一时间段和第二时间段；所述第一时间段包括第一显示阶段、第二显示阶段以及第三显示阶段；所述第二时间段包括第四显示阶段、第五显示阶段以及第六显示阶段。

在一图像帧内控制所述显示面板的显示方法包括：

在第一时间段的第一显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的所述第一输出信号端、所述第四输出信号端分别向所述显示面板的第一部分中的第2s-1条、第2s条第一扫描信号线输入栅极扫描信号；其中，1≤s≤m。

在第一时间段的第一显示阶段和第二显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端、第五输出信号端分别向所述显示面板的第二部分中的第2s-1条、第2s条第二扫描信号线输入栅极扫描信号；其中，1≤s≤n。

在第一时间段的第一显示阶段内，数据线向各个亚像素中的像素驱动电路输出显示数据电压。

在第一时间段的第二显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出黑帧数据电压。

在第一时间段的第三显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光；所述显示面板的第二部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态。

在第二时间段的第四显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的所述第一输出信号端、所述第四输出信号端分别向所述显示面板的第一部分中的第2s-1条、第2s条第一扫描信号线输入栅极扫描信号。

在第二时间段的第四显示阶段和第五显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端、所述第五输出信号端分别向所述显示面板的第二部分中的第2s-1条、第s条第二扫描信号线输入栅极扫描信号。

在第二时间段的第四显示阶段内，数据线向各个亚像素中的像素驱动电路输出黑帧数据电压。

在第二时间段的第五显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出显示数据电压。

在第二时间段的第六显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态；所述显示面板的第二部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光。

本申请提供了一种栅极驱动电路、显示面板及其显示方法。其中的栅极驱动电路能够输出第一扫描信号和第二扫描信号，显示面板中的数据线可以输出显示数据电压和黑帧数据电压，从而可以在不改变显示面板刷新频率的情况下，缩短亚像素的发光时间，而亚像素的发光时间越短，显示面板的动态画面响应时间越大，动态画面响应时间越大，动态图像拖影现象越不明显，因此本申请可以改善动态图像拖影现象，提高显示面板的显示效果。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a-图1b为本申请实施例提供的一种显示面板的结构示意图；

图1c为本申请实施例提供的一种像素驱动电路的结构示意图；

图1d为本申请实施例提供的一种像素驱动电路对应的时序图；

图1e为相关技术中的一种像素驱动电路对应的时序图；

图2a为本申请实施例提供的一种栅极驱动电路的结构示意图；

图2b为本申请实施例提供的另一种栅极驱动电路的结构示意图；

图3a-图3b为本申请实施例提供的另一种栅极驱动电路的结构示意图；

图4a-图4d为本申请实施例提供的一种第一移位寄存器的结构示意图；

图5a-图5b为本申请实施例提供的另一种第一移位寄存器的结构示意图；

图6a-图6b为本申请实施例提供的另一种第一移位寄存器的结构示意图；

图6c为本申请实施例提供的一种第一移位寄存器对应的时序图；

图6d为本申请实施例提供的另一种栅极驱动电路的结构示意图；

图7a-图7b为本申请实施例提供的另一种栅极驱动电路的结构示意图；

图8为本申请实施例提供的一种数据线提供的数据信号与第一扫描信号、第二扫描信号在一图像帧内的对应关系示意图；

图9为本申请实施例提供的一种显示方法的流程示意图；

图10为本申请实施例提供的另一种显示方法的流程示意图。

附图标记：

1-显示面板；10-第一部分；11-第二部分；12-像素驱动电路；120-驱动晶体管；13-第一扫描信号线；14-第二扫描信号线；15-数据信号线；2-栅极驱动电路；21-第一移位寄存器；210-第一输出电路；211-输入电路；212-下拉电路；213-复位电路；22-第二移位寄存器；220-第二输出电路；STVP-起始信号端；Input-输入信号端；CLK1-第一时钟信号端；CLK2-第二时钟信号端；CLK3-第三时钟信号端；CLK4-第四时钟信号端；CLK5-第五时钟信号端；CLK6-第六时钟信号端；VDD-电源电压信号端；VSS-接地端；VGL1-第一电压信号端；VGL2-第二电压信号端；Out1-第一输出信号端；Out2-第二输出信号端；Out3-第三输出信号端；Out4-第四输出信号端；Out5-第五输出信号端；PU-上拉节点；PD-下拉节点；OE-随机信号端；RST-第一复位信号端；TRST-第二复位信号端；Gate1-第一扫描信号；Gate2-第二扫描信号；Data-数据信号；Sense-检测信号线；D-发光器件；Vref-参考电压信号；N1-第一节点；N2-第二节点；C1-第一电容；C2-第二电容；C3-第三电容。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请实施例提供了一种显示装置，该显示装置至少包括显示面板，该显示面板例如为OLED显示面板。

如图1a和图1b所示，显示面板1具有第一部分10和第二部分11，第一部分10具有m行亚像素P，第二部分11具有n行亚像素P，其中2≤m，2≤n，且m和n均为正整数。

可选的，m＝n。

如图1a和图1b所示，该显示面板1包括：多个像素驱动电路12，一个像素驱动电路12位于一个亚像素P内。像素驱动电路12包括驱动晶体管120，驱动晶体管120用于驱动发光器件D发光。

示例的，如图1c所示，像素驱动电路12为3T1C型像素驱动电路12，该像素驱动电路12包括晶体管T1、晶体管T2、晶体管T3和电容C；晶体管T1的栅极与扫描信号端G1电连接，晶体管T1的第一极与数据信号线15电连接，数据信号线用于提供数据信号Data；晶体管T1的第二极与节点G电连接；晶体管T2的栅极与扫描信号端G2电连接，晶体管T2的第一极与检测信号线Sense电连接，晶体管T2的第二极与节点S电连接，晶体管T2为感测晶体管；晶体管T3的栅极与节点G电连接，晶体管T3的第一极与电源电压信号端VDD电连接，晶体管T3的第二极与节点S电连接，晶体管T3为驱动晶体管120；电容C的一端与节点G电连接，另一端与节点S电连接。

上述的扫描信号端G1和扫描信号端G2用于接收扫描信号，并将扫描信号传输至像素驱动电路12中；检测信号线Sense用于接收检测信号和参考电压信号Vref。

多个发光器件D，一个发光器件D位于一个亚像素P内，且与一个像素驱动电路12电连接。如图1c所示，发光器件D的阳极与像素驱动电路12中的节点S电连接，阴极与接地端VSS电连接。

可选的，晶体管T1、晶体管T2和晶体管T3均为N型晶体管。

针对任一像素驱动电路12，如图1d所示，在第一时间段内的数据写入阶段，扫描信号端G1和扫描信号端G2同时接收扫描信号控制晶体管T1和晶体管T2打开，数据信号Data(例如为显示数据电压c)从晶体管T1的第一极传输至节点G，拉高节点G的电位至a电位，节点G控制晶体管T3打开，以及对电容C进行充电；晶体管T2将参考电压信号Vref传输至节点S，使节点S的电位等于参考电压信号Vref的电位。

示例的，参考电压信号Vref为低电平。

在自举阶段，晶体管T1和晶体管T2关闭，节点G悬浮，电源电压信号端VDD提供的电源电压信号通过晶体管T3传输至节点S，拉高节点S的电位，并通过电容C的自举作用对G节点进行充电，拉高节点G的电位至b电平。

在发光阶段，在电源电压信号端VDD提供的电源电压信号和G点电位的作用下，晶体管T3开始驱动发光器件D发光。

在第二时间段内的数据写入阶段，数据信号Data(例如为黑帧数据电压d)从晶体管T1的第一极传输至节点G，拉低节点G的电位，从而使得晶体管T3关闭，发光器件D停止发光。

在第二时间段内的未发光阶段，晶体管T3保持非发光状态。

需要说明的是，在图1d所示的时序图中，检测信号线Sense仅用于接收参考电压信号Vref。在第二时间段之后的第三时间段，图1d中未示出，检测信号线Sense用于接收检测信号。

在像素驱动电路12驱动发光器件D发光的过程中，需要通过扫描信号控制晶体管T1和晶体管T2的开、关，而扫描信号端G1和扫描信号端G2提供的扫描信号相同，因此在一些实施例中，扫描信号端G1和扫描信号端G2电连接在一起。

如图1d所示，在本申请中，在一图像帧的显示过程中，数据信号线15向像素驱动电路12写入了两次数据信号Data，其中一次数据信号Data为可以开启驱动晶体管120的显示数据电压c，另一次数据信号Data为可以关闭驱动晶体管120的黑帧数据电压d。

而在相关技术中，如图1e所示，在一图像帧的显示过程中，数据线15仅向像素驱动电路12写入显示数据电压c，从而使得在自举阶段之后，发光器件D一直处于发光状态，因此，相关技术中发光阶段的时间较本申请中发光阶段的时间较长。

在显示技术领域，尤其是在OLED显示面板中，动态画面切换的过程中存在图像拖影，也称为动态图像拖影。显示面板的刷新频率越高或者动态画面响应时间(MovingPictureResponseTime，MPRT)越大，动态图像拖影的程度越轻，动态图像拖影现象越不明显；因此相关技术中常通过增加刷新频率以改善动态图像拖影现象，而本申请则在不增加刷新频率的情况下，通过增加动态画面的响应时间来改善动态图像拖影现象。

在本申请中，通过在一图像帧中写入黑帧数据电压，以实现缩短亚像素P发光阶段时间的目的；而发光阶段的时间越短，动态画面响应时间越大，因此本申请可以改善动态图像拖影现象，提高显示面板1的显示效果。

上述像素驱动电路12中的扫描信号由栅极驱动电路2输出，在扫描信号端G1和扫描信号端G2电连接的情况下：如图1a所示，显示面板1还包括：m条第一扫描信号线13，每条第一扫描信号线13与同一行像素驱动电路12电连接；其中，第一扫描信号线13用于接收和传输第一扫描信号，每条第一扫描信号线13与和其对应的同一行像素驱动电路12中的扫描信号端G1和扫描信号端G2电连接，向扫描信号端G1和扫描信号端G2传输第一扫描信号。

n条第二扫描信号线14，每条第二扫描信号线14与同一行像素驱动电路12电连接；其中，第二扫描信号线14用于接收和传输第二扫描信号，每条第二扫描信号线14与和其对应的同一行像素驱动电路12中的扫描信号端G1和扫描信号端G2电连接，向扫描信号端G1和扫描信号端G2传输第二扫描信号。

多条数据信号线15，每条数据信号线15与同一列像素驱动电路12电连接；其中，数据信号线15用于接收和传输数据信号Data。

第一扫描信号线13和第二扫描信号线14中的扫描信号来自于栅极驱动电路2，栅极驱动电路2包括级联的第一驱动子电路和第二驱动子电路。

本领域技术人员应该可以理解，第一驱动子电路和第二驱动子电路的级联是通过第一驱动子电路和第二驱动子电路中的多个移位寄存器实现的，多个移位寄存器在级联时，其级联方式多种多样，本申请对此并不限定。

示例的，如图1a和图1b所示，栅极驱动电路2中的第一驱动子电路包括m个第一移位寄存器21，第二驱动子电路包括n个第二移位寄存器22。

其中m个第一移位寄存器21与m条第一扫描信号线13一一对应的电连接；n个第二移位寄存器22与n条第二扫描信号线14一一对应的电连接。第一移位寄存器21用于向第一扫描信号线13输出第一扫描信号；第二移位寄存器22用于向第二扫描信号线14输出第二扫描信号。

在扫描信号端G1和扫描信号端G2未电连接的情况下：示例的，如图1b所述，显示面板1包括：多个像素驱动电路12，一个像素驱动电路12位于一个亚像素P内；像素驱动电路12包括驱动晶体管120，驱动晶体管120用于驱动发光器件D发光。

多个发光器件D，一个发光器件D位于一个亚像素P内，且与一个像素驱动电路12电连接。

2m条第一扫描信号线13，每两条第一扫描信号线13与同一行像素驱动电路12电连接。即，同一行像素驱动电路12与两条第一扫描信号线13，其中一条第一扫描信号线13用于为像素驱动电路12中的扫描信号端G1提供第一扫描，另一条第一扫描信号线13用于为扫描信号端G2提供第一扫描信号。

2n条第二扫描信号线14，每两条第二扫描信号线14与同一行像素驱动电路12电连接。即，同一行像素驱动电路12与两条第二扫描信号线14电连接，其中一条第二扫描信号线14用于为像素驱动电路12中的扫描信号端G1提供第二扫描信号，另一条第二扫描信号线14用于为扫描信号端G2提供第二扫描信号。

多条数据信号线15，每条数据信号线15与同一列像素驱动电路12电连接。

栅极驱动电路2，栅极驱动电路2中的每个第一移位寄存器21与2m条第一扫描信号线13中的两条第一扫描信号线13电连接，每个第二移位寄存器22与2n条第二扫描信号线14中的两条第二扫描信号线14电连接。

在上述的栅极驱动电路2中，第一驱动子电路和第二驱动子电路的级联方式例如包括以下方式：

示例的，如图2a所示，第一驱动子电路包括m个级联的第一移位寄存器21。

其中，第一级第一移位寄存器21的输入信号端Input和第二级第一移位寄存器21的输入信号端Input与起始信号端STVP电连接，以起始信号端STVP提供的起始信号作为输入信号。

其余每级第一移位寄存器21的输入信号端Input与第m-2级第一移位寄存器21的第二输出信号端Out2电连接，其中，2≤m且为正整数。

第二驱动子电路包括n个级联的第二移位寄存器22。

其中，第一级第二移位寄存器22的输入信号端Input与第m-1级第一移位寄存器21的第二输出信号端Out2电连接；第二级第二移位寄存器22的输入信号端Input与第m级第一移位寄存器21的第二输出信号端Out2电连接。

其余每级第二移位寄存器22的输入信号端Input与第n-2级第二移位寄存器22的第二输出信号端Out2电连接，其中，2≤n且为正整数。

在此基础上，示例的，如图2b所示，第m-2级第一移位寄存器21的第一复位信号端RST与第一级第二移位寄存器22的第二输出信号端Out2电连接；第m-1级第一移位寄存器21的第一复位信号端RST与第二级第二移位寄存器22的第二输出信号端Out2电连接；第m级第一移位寄存器21的第一复位信号端RST与第三级第二移位寄存器22的第二输出信号端Out2电连接。

除了第m-2级、第m-1级和第m级第一移位寄存器21外，其余第一移位寄存器21的第一复位信号端RST与第m+3级第一移位寄存器21的第二输出信号端Out2电连接。

除了第n-2级、第n-1级和第n级第二移位寄存器22外，其余第二移位寄存的第一复位信号端RST与第n+3级第二移位寄存器22的第二输出信号端Out2电连接。

上述第一复位信号端RST用于接收复位信号，以对第一移位寄存器21和第二移位寄存器22中进行复位，保证第一移位寄存器21和第二移位寄存器22中各输出信号的稳定性。

如图3a所示，上述的第一移位寄存器21和第二移位寄存器22均具有上拉节点PU和下拉节点PD。

其中，第一移位寄存器21包括：第一输出电路210，第一输出电路210与第一时钟信号端CLK1、第二时钟信号端CLK2、第一电压信号端VGL1、第二电压信号端VGL2、第一输出信号端Out1、第二输出信号端Out2、上拉节点PU和下拉节点PD电连接。第一时钟信号端CLK1用于接收第一时钟信号，并向第一输出电路210传输该第一时钟信号；第二时钟信号端CLK2用于接收第二时钟信号，并向第一输出电路210传输该第二时钟信号；第一电压信号端VGL1用于接收第一电压信号，并向第一输出电路210传输该第一电压信号；第二电压信号端VGL2用于接收第二电压信号，并向第一输出电路210传输该第二电压信号。

第一输出电路210用于在上拉节点PU的控制下，将第一时钟信号端CLK1提供的第一时钟信号传输至第一输出信号端Out1、将第二时钟信号端CLK2提供的第二时钟信号传输至第二输出信号端Out2；以及在下拉节点PD的控制下，将第一电压信号端VGL1提供的第一电压信号传输至第一输出信号端Out1、将第二电压信号端VGL2提供的第二电压信号传输至第二输出信号端Out2。

第一输出信号端Out1用于与第一扫描信号线13电连接，为第一扫描信号线13提供第一扫描信号。

第二移位寄存器22包括：第二输出电路220，第二输出电路220与第二时钟信号端CLK2、第三时钟信号端CLK3、第一电压信号端VGL1、第二电压信号端VGL2、第二输出信号端Out2、第三输出信号端Out3、上拉节点PU和下拉节点PD电连接。其中，第三时钟信号端CLK3用于接收第三时钟信号，并向第二输出电路220传输该第三时钟信号。

第二输出电路220用于在上拉节点PU的控制下，将第三时钟信号端CLK3提供的第三时钟信号传输至第三输出信号端Out3，将第二时钟信号端CLK2提供的第二时钟信号传输至第二输出信号端Out2，以及在下拉节点PD的控制下，将第一电压信号端VGL1提供的第一电压信号传输至第三输出信号端Out3，将第二电压信号端VGL2提供的第二电压信号传输至第二输出信号端Out2。示例的，第一电压信号和第二电压信号为低电平电压信号。

第三输出信号端Out3用于与第二扫描信号线14电连接，为第二扫描信号线14提供第二扫描信号。

第一驱动子电路中的一级第一移位寄存器21的第二输出信号端Out2，与第二驱动子电路中的一级第二移位寄存器22的输入信号端Input相耦接。第二输出信号端Out2用于实现多个第一移位寄存器21和多个第二移位寄存器22的级联。

示例的，第一移位寄存器21和第一移位寄存器21之间、第一移位寄存器21和第二移位寄存器22之间、第二移位寄存器22和第二移位寄存器22之间均通过第二输出信号端Out2级联。

需要说明的是，在图3a和图3b中均已示意出了上拉节点PU和下拉节点PD，因此本领域技术人员可以理解的是，第一移位寄存器21和第二移位寄存器22必然包括输入电路和下拉电路，而在本申请中的实施例中，对输入电路和下拉电路的类型并不限定，可根据栅极驱动电路2的实际需要进行选择，因此在图3a和图3b中并未示意出输入电路和下拉电路。

本申请中的栅极驱动电路2，包括第一移位寄存器21和第二移位寄存器22，能够为显示面板1中位于第一部分10的像素驱动电路12提供第一扫描信号，为位于第二部分11的像素驱动电路12提供第二扫描信号；相对于显示面板1中栅极驱动电路2仅能为所有的像素驱动电路12提供相同的扫描信号而言，本申请可以为像素驱动电路12提供两种扫描信号，以使得显示面板1在显示时，可以根据不同的扫描信号进行显示，以缩短发光器件D的发光时间，增大动态画面响应时间，从而改善动态图像拖影现象，提高显示面板1的显示效果。

可选的，如图3b所示，第一移位寄存器21还与第四时钟信号端CLK4和第四输出信号端Out4电连接。第四时钟信号端CLK4用于接收第四时钟信号，并向第一移位寄存器21传输该第四时钟信号；其中第四时钟信号与第一时钟信号相同。

第一移位寄存器21还用于在上拉节点PU的控制下，将第四时钟信号端CLK4提供的第四时钟信号传输至第四输出信号端Out4；以及在下拉节点PD的控制下，将第一电压信号端VGL1提供的第一电压信号传输至第四输出信号端Out4。在像素驱动电路12中的扫描信号端G1和扫描信号端G2未电连接时，第四输出信号端Out4用于与显示面板1第一部分10中的像素驱动电路12的扫描信号端G2电连接，为扫描信号端G2提供第一扫描信号。

第二移位寄存器22还与第五时钟信号端CLK5和第五输出信号端Out5电连接，其中第五时钟信号与第三时钟信号相同。

第二移位寄存器22还用于在上拉节点PU的控制下，将第五时钟信号端CLK5提供的第五时钟信号传输至第五输出信号端Out5；以及在下拉节点PD的控制下，将第一电压信号端VGL1提供的第一电压信号传输至第五输出信号端Out5。

在像素驱动电路12中的扫描信号端G1和扫描信号端G2未电连接时，第五输出信号端Out5用于与显示面板1第二部分11中的像素驱动电路12的扫描信号端G2电连接，为扫描信号端G2提供第二扫描信号。

通过第四输出信号端Out4和第五输出信号端Out5向像素驱动电路12中的扫描信号端G2提供扫描信号，可以减少信号的衰减，保证扫描信号端G1和扫描信号端G2所接收的扫描信号的稳定性和准确性。

本领域技术人员应该可以理解到，在像素驱动电路12中的扫描信号端G1和扫描信号端G2电连接时，同一行亚像素P与一条扫描信号线电连接；示例的，如图1a所示，同一行亚像素P与同一条第一扫描信号线13电连接，该条第一扫描信号线13为扫描信号端G1和扫描信号端G2提供第一扫描信号。在像素驱动电路12中的扫描信号端G1和扫描信号端G2未电连接时，同一行亚像素P与两条扫描信号线电连接；示例的，如图1b所示，同一行亚像素P与两条第一扫描信号线13电连接，其中一条第一扫描信号线13用于为扫描信号端G1提供第一扫描信号，另一条第一扫描信号线13用于为扫描信号端G2提供第一扫描信号。

可选的，如图4a所示，第一移位寄存器21还包括：输入电路211，输入电路211与输入信号端Input、电源电压信号端VDD和上拉节点PU电连接。输入信号端Input用于接收输入信号，并将该输入信号传输至输入电路211中；电源电压信号端VDD用于接收电源电压信号，并将该电源电压信号传输至输入电路211中。

输入电路211用于在输入信号端Input的控制下，将电源电压信号端VDD提供的电源电压信号传输至上拉节点PU。

下拉电路212，下拉电路212与电源电压信号端VDD、上拉节点PU、第二电压信号端VGL2和下拉节点PD电连接。

下拉电路212用于在上拉节点PU的控制下，将第二电压信号端VGL2提供的第二电压信号传输至下拉节点PD；以及在下拉节点PD的控制下，将第二电压信号端VGL2提供的第二电压信号传输至上拉节点PU。

上述的输入电路211用于实现信号的输入，下拉电路212用于控制上拉节点PU和下拉节点PD的电位，从而确保第一输出电路210输出信号的准确性，使得第一移位寄存器21的工作性能更稳定。

可选的，如图4b所示，输入电路211具有第一节点N1和第二节点N2，输入电路211还与下拉节点PD、随机信号端OE、第六时钟信号端CLK6和第二电压信号端VGL2电连接。随机信号端OE用于接收随机信号，并将该随机信号传输至输入电路211中；第六时钟信号端CLK6用于接收第六时钟信号，并将该第六时钟信号传输至输入电路211中。

输入电路211还用于在随机信号端OE提供的随机信号的控制下将输入信号端Input提供的输入信号传输至第一节点N1、在下拉节点PD的控制下将第二电压信号端VGL2提供的第二电压信号传输至第二节点N2、在第一节点N1的控制下将第六时钟信号端CLK6提供的时钟信号传输至第二节点N2、以及在第二节点N2的控制下将电源电压信号端VDD提供的电源电压信号传输至上拉节点PU。

在对显示面板1中的像素驱动电路12进行补偿时，可以通过控制感测晶体管(晶体管T2)的方式对像素驱动电路12中驱动晶体管120(晶体管T3)的阈值电压进行检测，检测出驱动晶体管120的阈值电压后再将该阈值电压补偿进数据信号Data中，从而便完成了对像素驱动电路12的外部补偿。参考图1c所示，在进行外部补偿时，栅极驱动电路2需要向像素驱动电路12传输消隐驱动信号，以打开晶体管T2和晶体管T1，此时检测信号线Sense处于悬浮状态，其相当于电容；数据信号Data控制晶体管T3打开后，电源电压信号将传输至S，直至节点G的电位等于节点S的电位，此时节点S的电位等于晶体管T3的阈值电压，而晶体管T2处于开启状态，节点S通过晶体管T2传输至检测信号线Sense的信号即为检测信号，此时检测信号的大小等于节点S的电位，也等于晶体管T3的阈值电压；而在像素驱动电12控制发光器件D发光时，栅极驱动电路2需要向像素驱动电路12传输显示驱动信号，以打开晶体管T2和晶体管T1。示例的，在一图像帧的消隐时段栅极驱动电路2向像素驱动电路12提供消隐驱动信号，在一图像帧的显示时段栅极驱动电路2向像素驱动电路12提供显示驱动信号，消隐驱动信号和显示驱动信号虽均为栅极驱动信号，但二者并不同；因此，参考图1c所示，检测信号线Sense在消隐时段用于接收检测信号，在显示时段用于接收参考电压信号Vref。

而上述结构的输入电路211在与下拉节点PD、随机信号端OE、第六时钟信号端CLK6和第二电压信号端VGL2电连接后，可以实现在一图像帧的消隐时段向感测晶体管提供消隐驱动信号的功能，从而可以对像素驱动电路12进行外部补偿。

可选的，如图4c所示，下拉电路212还与输入信号端Input电连接。

下拉电路212还用于在输入信号端Input的控制下，将第二电压信号端VGL2提供的第二电压信号传输至下拉节点PD。

通过输入信号端Input的控制拉低下拉节点PD的电位，有利于提高上拉节点PU的充电能力。

可选的，如图4d所示，下拉电路212还与第六时钟信号端CLK6和第一节点N1电连接。

下拉电路212还用于在第六时钟信号端CLK6提供的第六时钟信号和第一节点N1的控制下，将第二电压信号端VGL2提供的第二电压信号传输至下拉节点PD，拉低下拉节点PD的电位。

在一图像帧的消隐时段，输入电路211在工作时，可以通过第一节点N1和第六时钟信号快速拉低下拉节点PD的电位，提高输入电路211对上拉节点PU的充电速度。

参考图4c和图4d所示，在下拉电路212的结构不变的情况下，输入电路211和第一输出电路210的结构还可以参照本申请其它附图中输入电路211和第一输出电路210的结构，例如参考图4a所示，输入电路211与输入信号端Input和电源电压信号端VDD电连接。

可选的，如图5a所示，第一移位寄存器21还包括复位电路213，复位电路213与第一复位信号端RST、上拉节点PU和第二电压信号端VGL2电连接。第一复位信号端RST用于接收第一复位信号，并将该第一复位信号传输至复位电路213中。

复位电路213用于在第一复位信号端RST提供的第一复位信号的控制下，将第二电压信号端VGL2提供的第二电压信号传输至上拉节点PU，对上拉节点PU进行复位，从而消除外部异常信号对上拉节点PU电位的影响，避免出现因上拉节点PU电位异常导致的第一输出电路210输出信号异常的问题。

可选的，如图5b所示，复位电路213还与第二复位信号端TRST电连接。复位电路213还用于在第二复位信号端TRST提供的第二复位信号的控制下，将第二电压信号端VGL2提供的第二电压信号传输至上拉节点PU，对上拉节点PU复位。

所有的第一移位寄存器21和所有的第二移位寄存器22的第二复位信号端TRST电连接在一起。第二复位信号端TRST用于对栅极驱动中的所有移位寄存器(包括第一移位寄存器21和第二移位寄存器22)进行统一复位，确保上拉节点PU的电位正常，因此第二复位信号端TRST也称为全局复位信号端。

参考图5a和图5b，在该两种第一移位寄存器21的结构中，除了复位电路213的结构外，输入电路211、第一输出电路210和下拉电路212的结构并不限于图5a和图5b中所示的结构，还可以参照本申请其它附图中的电路结构，例如输入电路211的结构可以如图4a中所示的。

在第二移位寄存器22中除了第二输出电路220外的其它电路结构，均与第一移位寄存器21中除了第一输出电路210外的其它结构相同，因此本申请中不再赘述第二移位寄存器22中除了第二输出电路220外的其它结构。

可选的，如图6a所示，输入电路211包括第一晶体管M1，第一晶体管M1的栅极与输入信号端Input电连接，第一晶体管M1的第一极与电源电压信号端VDD电连接，第一晶体管M1的第二极与上拉节点PU电连接。第一晶体管M1在输入信号端Input的控制下开启，将电源电压信号端VDD提供的电源电压信号传输至上拉节点PU，以拉高上拉节点PU的电位，对上拉节点PU充电。

下拉电路212包括第二晶体管M2、第三晶体管M3和第四晶体管M4。第二晶体管M2的栅极和第一极与电源电压信号端VDD电连接，第二晶体管M2的第二极与下拉节点PD电连接；第三晶体管M3的栅极与上拉节点PU电连接，第三晶体管M3的第一极与第二电压信号端VGL2电连接，第三晶体管M3的第二极与下拉节点PD电连接；第四晶体管M4的栅极与下拉节点PD电连接，第四晶体管M4的第一极与第二电压信号端VGL2电连接，第四晶体管M4的第二极与上拉节点PU电连接。第二晶体管M2在电源电压信号端VDD的控制下开启，将电源电压信号端VDD提供的电源电压信号传输至下拉节点PD，以拉高下拉节点PD的电位，对下拉节点PD充电；第三晶体管M3在上拉节点PU的控制下开启，将第二电压信号端VGL2提供的第二电压信号传输至下拉节点PD，以拉低下拉节点PD的电位，对下拉节点PD放电；第四晶体管M4在下拉节点PD的控制下开启，将第二电压信号端VGL2提供的第二电压信号传输至上拉节点PU，以拉低上拉节点PU的电位，对上拉节点PU放电。

第一输出电路210包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第一电容C1。第五晶体管M5的栅极与上拉节点PU电连接，第五晶体管M5的第一极与第一时钟信号端CLK1电连接，第五晶体管M5的第二极与第一输出信号端Out1电连接。第六晶体管M6的栅极与下拉节点PD电连接，第六晶体管M6的第一极与第一电压信号端VGL1电连接，第六晶体管M6的第二极与第一输出信号端Out1电连接。第七晶体管M7的栅极与上拉节点PU电连接，第七晶体管M7的第一极与第二时钟信号端CLK2电连接，第七晶体管M7的第二极与第二输出信号端Out2电连接。第八晶体管M8的栅极与下拉节点PD电连接，第八晶体管M8的第一极与第二电压信号端VGL2电连接，第八晶体管M8的第二极与第二输出信号端Out2电连接。第一电容C1的一端与第五晶体管M5的栅极电连接，另一端与第五晶体管M5的第二极电连接。第五晶体管M5在上拉节点PU的控制下开启，将第一时钟信号端CLK1提供的第一时钟信号传输至第一输出信号端Out1；第六晶体管M6在下拉节点PD的控制下开启，将第一电压信号端VGL1提供的第一电压信号传输至第一输出信号端Out1；第七晶体管M7在上拉节点PU的控制下开启，将第二时钟信号端CLK2提供的第二时钟信号传输至第二输出信号端Out2；第八晶体管M8在下拉节点PD的控制下开启，将第二电压信号端VGL2提供的第二电压信号传输至第二输出信号端Out2。其中，第一输出信号端Out1用于向像素驱动电路12中的扫描信号端G1提供第一扫描信号；第二输出信号端Out2用于实现级联。

在此基础上，可选的，如图6b所示，第一移位寄存器21还包括第九晶体管M9、第十晶体管M10和第二电容C2。第九晶体管M9的栅极与上拉节点PU电连接，第九晶体管M9的第一极与第四时钟信号端CLK4电连接，第九晶体管M9的第二极与第四输出信号端Out4电连接；第十晶体管M10的栅极与下拉节点PD电连接，第十晶体管M10的第一极与第一电压信号端VGL1电连接，第十晶体管M10的第二极与第四输出信号端Out4电连接；第二电容C2的一端与第九晶体管M9的栅极电连接，另一端与第九晶体管M9的第二极电连接。第九晶体管M9在上拉节点PU的控制下开启，将第四时钟信号端CLK4提供的第四时钟信号传输至第四输出信号端Out4；第十晶体管M10在下拉节点PD的控制下开启，将第一电压信号端VGL1提供的第一电压信号传输至第四输出信号端Out4；第二电容C2用于存储电荷，保持第九晶体管M9的栅极电位。其中，第四输出信号端Out4用于向像素驱动电路12中的扫描信号端G2传输第一扫描信号；而通过第四输出信号端Out4传输第一扫描信号，可以减少第一移位寄存器21中的信号衰减，有利于保证第一移位寄存器21输出信号的稳定性。

可选的，如图6b所示，输入电路211还包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第三电容C3。第十一晶体管M11的栅极与随机信号端OE电连接，第十一晶体管M11的第一极与输入信号端Input电连接，第十一晶体管M11的第二极与第一节点N1电连接；第十二晶体管M12的栅极与下拉节点PD电连接，第十二晶体管M12的第一极与第二电压信号端VGL2电连接，第十二晶体管M12的第二极与第二节点N2电连接；第十三晶体管M13的栅极与第二节点N2电连接，第十三晶体管M13的第一极与电源电压信号端VDD电连接，第十三晶体管M13的第二极与上拉节点PU电连接；第十四晶体管M14的栅极与第一节点N1电连接，第十四晶体管M14的第一极与第六时钟信号端CLK6电连接，第十四晶体管M14的第二极与第二节点N2电连接；第三电容C3的一端与第一节点N1电连接，另一端与第二节点N2电连接。第十一晶体管M11在随机信号端OE的控制下开启，将输入信号端Input提供的输入信号Input传输至第一节点N1，第十四晶体管M14在第一节点N1的控制下开启，将第六时钟信号端CLK6提供的第六时钟信号传输至第二节点N2；第十三晶体管M13在第二节点N2的控制下开启，将电源电压信号端VDD提供的电源电压信号传输至上拉节点PU；第十二晶体管M12在下拉节点PD的控制下开启，将第二电压信号端VGL2提供的第二电压信号传输至第二节点N2，以关闭第十三晶体管M13。在该种结构下，输入电路211可以在一图像帧的消隐时段为感测晶体管提供消隐驱动信号，实现对像素驱动电路12的补偿。

可选的，如图6b所示，下拉电路212包括第十五晶体管M15，第十五晶体管M15的栅极与输入信号端Input电连接，第十五晶体管M15的第一极与第二电压信号端VGL2电连接，第十五晶体管M15的第二极与下拉节点PD电连接。第十五晶体管M15在输入信号端Input的控制下开启，将第二电压信号端VGL2提供的第二电压信号传输至下拉节点PD，拉低下拉节点PD的电位。第十五晶体管M15和第一晶体管M1在输入信号的作用下将同时开启，其中，第一晶体管M1开启时用于为上拉节点PU充电，而第十五晶体管M15开启后可以迅速拉低下拉节点PD的电位，从而有利于提高上拉节点的充电能力。

可选的，如图6b所示，下拉电路212还包括第十六晶体管M16和第十七晶体管M17。第十六晶体管M16的栅极与第六时钟信号端CLK6电连接，第十六晶体管M16的第一极与第十七晶体管M17的第二极电连接，第十六晶体管M16的第二极与下拉节点PD电连接；第十七晶体管M17的栅极与第一节点N1电连接，第十七晶体管M17的第一极与第二电压信号端VGL2电连接。第十六晶体管M16在第六时钟信号端CLK6的控制下开启，第十七晶体管M17在第一节点N1的控制下开启，第二电压信号端VGL2提供的第二电压信号依次通过第十七晶体管M17和第十六晶体管M16传输至下拉节点PD，以拉低下拉节点PD的电位。

当第一节点N1和第六时钟信号均为高电平时，输入电路211在通过第十三晶体管M13向上拉节点充电，此时，第十六晶体管M16和第十七晶体管M17打开后，有利于进一步降低下拉节点PD的电位，从而提高上拉节点PU的充电速度。

需要说明的是，输入电路211在一图像帧的消隐时段通过第十三晶体管M13对上拉节点PU充电，在一图像帧的显示时段通过第一晶体管M1对上拉节点PU充电。

可选的，如图6b所示，复位电路213包括第十八晶体管M18，第十八晶体管M18的栅极与第一复位信号端RST电连接，第十八晶体管M18的第一极与第二电压信号端VGL2电连接，第十八晶体管M18的第二极与上拉节点PU电连接。第十八晶体管M18在第一复位信号端RST的控制下开启，将第二电压信号端VGL2提供的第二电压信号传输至上拉节点PU，实现对上拉节点PU的复位。

在此基础上，可选的，复位电路213还包括第十九晶体管M19，第十九晶体管M19的栅极与第二复位信号端TRST电连接，第十九晶体管M19的第一极与第二电压信号端VGL2电连接，第十九晶体管M19的第二极与上拉节点PU电连接。第十九晶体管M19在第二复位信号端TRST的控制下开启，将第二电压信号端VGL2提供的第二电压信号传输至上拉节点PU，实现对上拉节点PU的复位。

可选的，第一时钟信号、第二时钟信号、第四时钟信号相同，第三时钟信号和第五时钟信号相同，且第一时钟信号和第三时钟信号不同。

可选的，第一时钟信号端CLK1和第四时钟信号端CLK4电连接。

可选的，第一晶体管M1至第十九晶体管M19均为N型晶体管或者均为P型晶体管。在本申请中以第一晶体管M1至第十九晶体管M19均为N型晶体管为例进行示意，但本申请并不限于此。

可选的，第一电压信号和第二电压信号相同，例如为可以使得薄膜晶体管关闭的低电平电压信号。

可选的，第一电压信号端VGL1和第二电压信号端VGL2电连接。

示例的，电源电压信号例如为可以开启薄膜晶体管的高电平电压信号。

需要说明的是，在本申请中，晶体管的第一极为信号输入端，第二极与信号输出端；例如，第一极为源极，第二极为漏极。

下面对本申请中第一移位寄存器21的结构做整体性、示例性的说明。

如图6b所示，第一移位寄存器21包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第一电容C1、第二电容C2和第三电容C3。

第一晶体管M1的栅极与输入信号端Input电连接，第一晶体管M1的第一极与电源电压信号端VDD电连接，第一晶体管M1的第二极与上拉节点PU电连接。

第二晶体管M2的栅极和第一极与电源电压信号端VDD电连接，第二晶体管M2的第二极与下拉节点PD电连接。

第三晶体管M3的栅极与上拉节点PU电连接，第三晶体管M3的第一极与第二电压信号端VGL2电连接，第三晶体管M3的第二极与下拉节点PD电连接。

第四晶体管M4的栅极与下拉节点PD电连接，第四晶体管M4的第一极与第二电压信号端VGL2电连接，第四晶体管M4的第二极与上拉节点PU电连接。

第五晶体管M5的栅极与上拉节点PU电连接，第五晶体管M5的第一极与第一时钟信号端CLK1电连接，第五晶体管M5的第二极与第一输出信号端Out1电连接。

第六晶体管M6的栅极与下拉节点PD电连接，第六晶体管M6的第一极与第一电压信号端VGL1电连接，第六晶体管M6的第二极与第一输出信号端Out1电连接。

第七晶体管M7的栅极与上拉节点PU电连接，第七晶体管M7的第一极与第二时钟信号端CLK2电连接，第七晶体管M7的第二极与第二输出信号端Out2电连接。

第八晶体管M8的栅极与下拉节点PD电连接，第八晶体管M8的第一极与第二电压信号端VGL2电连接，第八晶体管M8的第二极与第二输出信号端Out2电连接。

第九晶体管M9的栅极与上拉节点PU电连接，第九晶体管M9的第一极与第四时钟信号端CLK4电连接，第九晶体管M9的第二极与第四输出信号端Out4电连接。

第十晶体管M10的栅极与下拉节点PD电连接，第十晶体管M10的第一极与第一电压信号端VGL1电连接，第十晶体管M10的第二极与第四输出信号端Out4电连接。

第十一晶体管M11的栅极与随机信号端OE电连接，第十一晶体管M11的第一极与输入信号端Input电连接，第十一晶体管M11的第二极与第一节点N1电连接。

第十二晶体管M12的栅极与下拉节点PD电连接，第十二晶体管M12的第一极与第二电压信号端VGL2电连接，第十二晶体管M12的第二极与第二节点N2电连接。

第十三晶体管M13的栅极与第二节点N2电连接，第十三晶体管M13的第一极与电源电压信号端VDD电连接，第十三晶体管M13的第二极与上拉节点PU电连接。

第十四晶体管M14的栅极与第一节点N1电连接，第十四晶体管M14的第一极与第六时钟信号端CLK6电连接，第十四晶体管M14的第二极与第二节点N2电连接。

第十五晶体管M15的栅极与输入信号端Input电连接，第十五晶体管M15的第一极与第二电压信号端VGL2电连接，第十五晶体管M15的第二极与下拉节点PD电连接。

第十六晶体管M16的栅极与第六时钟信号端CLK6电连接，第十六晶体管M16的第一极与第十七晶体管M17的第二极电连接，第十六晶体管M16的第二极与下拉节点PD电连接。

第十七晶体管M17的栅极与第一节点N1电连接，第十七晶体管M17的第一极与第二电压信号端VGL2电连接。

第十八晶体管M18的栅极与第一复位信号端RST电连接，第十八晶体管M18的第一极与第二电压信号端VGL2电连接，第十八晶体管M18的第二极与上拉节点PU电连接。

第十九晶体管M19的栅极与第二复位信号端TRST电连接，第十九晶体管M19的第一极与第二电压信号端VGL2电连接，第十九晶体管M19的第二极与上拉节点PU电连接。

第一电容C1的一端与第五晶体管M5的栅极电连接，另一端与第五晶体管M5的第二极电连接。

第二电容C2的一端与第九晶体管M9的栅极电连接，另一端与第九晶体管M9的第二极电连接。

第三电容C3的一端与第一节点N1电连接，另一端与第二节点N2电连接。

针对图6b所示的结构，结合图6c所示，第一移位寄存器21在起始信号端Stvp提供的起始信号的作用开始工作。

如图6c所示，参考第五级第一移位寄存器21对应的第一时钟信号CLK1₅、第二时钟信号CLK2₅、第一节点N1₅、第二节点N2₅、上拉节点PU₅、第一输出信号端Out1₅、输入信号Input(Stvp)、第二复位信号TRST和第六时钟信号CLK6。在一图像帧的显示时段(Display时段)，第一移位寄存器21的第一输出信号端Out1输出显示驱动信号。在一图像帧的空白时段(Blank时段)也可称为消隐时段，第一移位寄存器21的第一出信号端输出消隐驱动信号，且显示驱动信号和消隐驱动信号不同。

需要说明的是，在图6c中示意的是第一级第一移位寄存器21至第六级第一移位寄存器21所对应的时序图，并不是任一级第一移位寄存器21对应的时序图，仅以图6c示意第一移位寄存器21中各信号的变化趋势，并不因此而限定。

第二移位寄存器22的结构与图6b中所示的第一移位寄存器21的结构相似，仅需将其中的第一时钟信号端CLK1、第四时钟信号端CLK4、第一输出信号端Out1和第四输出信号端Out4对应替换为第三时钟信号端CLK3、第五时钟信号端CLK5、第三输出信号端Out3和第五输出信号端Out5即可，其它部分结构相同。示例的，如图6d所示，第一移位寄存器21中的输入电路211、下拉电路212与第二移位寄存器22中的输入电路211和下拉电路212相同；在第一移位寄存器21中的第一输出电路210中，第五晶体管M5的第一极与第一时钟信号端CLK1电连接，第五晶体管M5的第二极与第一输出信号端Out1电连接；第七晶体管M7的第一极与第二时钟信号端CLK2电连接，第七晶体管M7的第二极与第二输出信号端Out2电连接；第九晶体管M9的第一极与第四时钟信号端CLK4电连接，第九晶体管M9的第二极与第四输出信号端Out4电连接。在第二移位寄存器22中的第二输出电路220中，第五晶体管M5的第一极与第三时钟信号端CLK3电连接，第五晶体管M5的第二极与第三输出信号端Out3电连接；第七晶体管M7的第一极与第二时钟信号端CLK2电连接，第七晶体管M7的第二极与第二输出信号端Out2电连接；第九晶体管M9的第一极与第五时钟信号端CLK5电连接，第九晶体管M9的第二极与第五输出信号端Out5电连接。

可选的，如图7a所示，栅极驱动电路2中的第一时钟信号线CLK1、第三时钟信号线CLK3、第四时钟信号线CLK4和第五时钟信号线CLK5例如沿显示面板1的行方向依次排列；或者如图7b所示，第一时钟信号线CLK1和第四时钟信号线CLK4沿显示面板1的行方向依次排列，第三时钟信号线CLK3和第五时钟信号线CLK5沿显示面板1的行方向依次排列，且第一时钟信号线CLK1和第四时钟信号线CLK4与第三时钟信号线CLK3和第五时钟信号线CLK5沿显示面板1的列方向依次排列。示例的，在图7b中，沿列方向，第一时钟信号线CLK1的长度与第一级第一移位寄存器21至第m级第一移位寄存器21所在区域的宽度相对应，第三时钟信号线CLK3的长度与第一级第二移位寄存器22至第n级第二移位寄存器22所在区域的宽度相对应。

在如图7a所示的栅极驱动电路2的结构中，各时钟信号线的排列方式简单，便于制作。在如图7b所示的栅极驱动电路2的结构中，各时钟信号线的排列方式有利于减小栅极驱动电路2整体的面积，从而有利于实现显示面板1的窄边框化。

本申请实施例还提供一种显示面板1的显示方法，包括在多个图像帧内控制显示面板1的显示方法。

如图8所示，多个图像帧内中的一图像帧包括第一时间段和第二时间段；第一时间段包括第一显示阶段t1、第二显示阶段t2以及第三显示阶段t3；第二时间段包括第四显示阶段t4、第五显示阶段t5以及第六显示阶段t6。

如图9所示，在一图像帧内控制显示面板1的显示方法包括：

S1、在第一时间段的第一显示阶段内t1，栅极驱动电路2中m个第一移位寄存器21中的第s级第一移位寄存器21的第一输出信号端Out1向显示面板1的第一部分10中的第s条第一扫描信号线13输入栅极扫描信号；其中，1≤s≤m。

示例的，当S＝2时，即第2级第一移位寄存器21的第一输出信号端Out1向显示面板1的第一部分10中的第2条第一扫描信号线13输入第一扫描信号Gate1作为栅极扫描信号。

S2、在第一时间段的第一显示阶段t1和第二显示阶段t2内，栅极驱动电路2中n个第二移位寄存器22中的第s级第二移位寄存器22的第三输出信号端Out3向显示面板1的第二部分11中的第s条第二扫描信号线14输入栅极扫描信号；其中，1≤s≤n。

在n与m不相等时，s的范围取1～m和1～n该两个区域的交集。

可选的n＝m。

示例的，当s＝2时，即n个第二移位寄存器22中的第2级第二移位寄存器22的第三输出信号端Out3向显示面板1的第二部分11中的第2条第二扫描信号线14输入第二扫描信号Gate2作为栅极扫描信号。

也就是说，在第一显示阶段t1内，第一移位寄存器21和第二移位寄存器22均在向像素驱动电路12输出栅极扫描信号。

S3、在第一时间段的第一显示阶段t1内，数据线15向各个亚像素P中的像素驱动电路12输出显示数据电压，显示数据电压即能够开启像素驱动电路12中的驱动晶体管120的数据信号Data。

在第一显示阶段t1内，第一部分10中的第s行亚像素P和第二部分11中的第s行亚像素P均会写入显示数据电压。

S4、在第一时间段的第二显示阶段t2内，数据线15向各个亚像素P中的像素驱动电路12输出黑帧数据电压，黑帧数据电压即无法开启像素驱动电路12中驱动晶体管120的数据信号Data。

在第二显示阶段t2内，仅第二部分11中的第s行亚像素P写入黑帧数据电压。

示例的，如图8所示，在像素驱动电路12中晶体管为N型晶体管的情况下，显示数据电压例如为c电压，黑帧数据电压例如为d电压，其中c电压大于d电压。

S5、在第一时间段的第三显示阶段t3内，显示面板1的第一部分10中的像素驱动电路12根据显示数据电压c，控制与像素驱动电路12相耦接的发光器件D发光；显示面板1的第二部分11中的像素驱动电路12根据黑帧数据电压d，控制与像素驱动电路12相耦接的发光器件D处于非发光状态。

在第三显示阶段t3内，第一部分10中的第s行亚像素P开始发光，第二部分11中的第s行亚像素P未发光。

示例的，当S＝2时，在第三显示阶段t3内，第一部分10中的第2行亚像素P发光，第二部分11中的第2行亚像素P未发光。

S6、在第二时间段的第四显示阶段t4内，栅极驱动电路2中m个第一移位寄存器21中的第s级第一移位寄存器21的第一输出信号端Out1向显示面板1的第一部分10中的第s条第一扫描信号线13输入栅极扫描信号(即第一扫描信号Gate1)。

S7、在第二时间段的第四显示阶段t4和第五显示阶段t5内，栅极驱动电路2中n个第二移位寄存器22中的第s级第二移位寄存器22的第三输出信号端Out3向显示面板1的第二部分11中的第s条第二扫描信号线14输入栅极扫描信号(第二扫描信号Gate2)。

S8、在第二时间段的第四显示阶段t4内，数据线向各个亚像素P中的像素驱动电路12输出黑帧数据电压d。

在第四显示阶段t4内，第一部分10中的第s行亚像素P和第二部分11中的第s行亚像素P均会写入黑帧数据电压d。由于第一部分10中的第s行亚像素P已在第一时间段内的第三显示阶段t3开始发光，因此当该第s行亚像素被写入了黑帧数据电压d后，该第s行亚像素P将停止发光。

S9、如图8所示，在第二时间段的第五显示阶段t5内，数据线向各个亚像素P中的像素驱动电路12输出显示数据电压c。

在第五显示阶段t5内，仅第二部分11中的第s行亚像素P写入显示数据电压c。

S10、在第二时间段的第六显示阶段t6内，显示面板1的第一部分10中的像素驱动电路12根据黑帧数据电压d，控制与像素驱动电路12相耦接的发光器件D处于非发光状态；显示面板1的第二部分11中的像素驱动电路12根据显示数据电压c，控制与像素驱动电路12相耦接的发光器件D发光。

也就是说，在第六显示阶段t6，第一部分10中的第s行亚像素P未发光，第二部分11中的第s行亚像素P发光。

在上述一图像帧的显示过程中，第一部分10中的第s行亚像素P在第三显示阶段t3发光，在第四显示阶段t4至第六显示阶段t6不发光。第二部分11中的第s行亚像素P在第一显示阶段t1至第五显示阶段t5不发光，在第六显示阶段t6发光。本领域技术人员应该可以理解到，在图8中，第三显示阶段t3的时间等于第六显示阶段t6的时间。

示例的，第一阶段t1和第二阶段t2的时间总和例如为1H(H为每行写入数据信号Data的时间)。

在相关技术中，如图1e所示，在一图像帧的显示过程中，针对任一行亚像素P，在显示数据写入阶段和自举阶段之后的阶段均为发光阶段，发光阶段的时间较长；而在本申请中，结合图1d和图8所示，以第一部分10第s行亚像素P为例，其发光阶段为第三显示阶段t3，且在发光阶段之后还设置了未发光阶段(第四显示阶段t4至第六显示阶段t6)，因此发光阶段的时间较相关技术中的发光阶段的时间较短。而发光阶段的时间越短，动态画面响应时间越大，因此本申请可以改善动态图像拖影现象，提高显示面板1的显示效果。

多个图像帧的显示过程重复上述一图像帧的显示过程，因此在本申请中，从前一帧显示画面到下一帧显示画面，每行亚像素P在发光前均会经过黑画面(发光器件D处于非发光状态)，且亚像素P的发光时间较短，所以，本申请可以使得显示面板1的显示效果更好。

在栅极驱动电路2中的第一移位寄存器21包括第一输出信号端Out1和第四输出信号端Out4；第二移位寄存器22包括第三输出信号端Out3和第五输出信号端Out5的情况下：

本申请还提供另一种显示面板1的显示方法，包括在多个图像帧内控制显示面板1的显示方法。

多个图像帧内中的一图像帧包括第一时间段和第二时间段；第一时间段包括第一显示阶段、第二显示阶段以及第三显示阶段；第二时间段包括第四显示阶段、第五显示阶段以及第六显示阶段。

如图10所示，在一图像帧内控制显示面板1的显示方法包括：

S10、参考图8所示，在第一时间段的第一显示阶段t1内，栅极驱动电路2中m个第一移位寄存器21中的第s级第一移位寄存器21的第一输出信号端Out1、第四输出信号端Out4分别向显示面板1的第一部分10中的第2s-1条、第2s条第一扫描信号线13输入栅极扫描信号；其中，1≤s≤m。

第一移位寄存器21的第一输出信号端Out1和第四输出信号端Out4的输出信号均为第一扫描信号Gate1。

第一部分10中的第2s-1条、第2s条第一扫描信号线13与第一部分10中的第s行亚像素P中的像素驱动电路12电连接。

S20、在第一时间段的第一显示阶段t1和第二显示阶段t2内，栅极驱动电路2中n个第二移位寄存器22中的第s级第二移位寄存器22的第三输出信号端Out3、第五输出信号端Out5分别向显示面板1的第二部分11中的第2s-1条、第2s条第二扫描信号线14输入栅极扫描信号；其中，1≤s≤n。

第二移位寄存器22的第三输出信号端Out3、第五输出信号端Out5的输出信号均为第二扫描信号Gate2。

第二部分11中的第2s-1条、第2s条第二扫描信号线14与第二部分11中的第s行亚像素P中的像素驱动电路12电连接。

S30、在第一时间段的第一显示阶段t1内，数据线15向各个亚像素P中的像素驱动电路12输出显示数据电压c。

S40、在第一时间段的第二显示阶段t2内，数据线15向各个亚像素P中的像素驱动电路12输出黑帧数据电压d。

S50、在第一时间段的第三显示阶段t3内，显示面板1的第一部分10中的像素驱动电路12根据显示数据电压c，控制与像素驱动电路12相耦接的发光器件D发光；显示面板1的第二部分11中的像素驱动电路12根据黑帧数据电压d，控制与像素驱动电路12相耦接的发光器件D处于非发光状态。

第一部分10中的第s行亚像素P开始发光，第二部分11中的第s行亚像素P未发光。

S60、在第二时间段的第四显示阶段t4内，栅极驱动电路2中m个第一移位寄存器21中的第s级第一移位寄存器21的第一输出信号端Out1、第四输出信号端Out4分别向显示面板1的第一部分10中的第2s-1条、第2s条第一扫描信号线13输入栅极扫描信号(第一扫描信号Gate1)。

S70、在第二时间段的第四显示阶段t4和第五显示阶段t5内，栅极驱动电路2中n个第二移位寄存器22中的第s级第二移位寄存器22的第三输出信号端Out3、第五输出信号端Out5分别向显示面板1的第二部分11中的第2s-1条、第s条第二扫描信号线14输入栅极扫描信号(第二扫描信号Gate2)。

S80、在第二时间段的第四显示阶段t4内，数据线15向各个亚像素P中的像素驱动电路12输出黑帧数据电压d。

在该阶段，第一部分10中的第s行亚像素P开始停止发光。

S90、在第二时间段的第五显示阶段t5内，数据线15向各个亚像素P中的像素驱动电路12输出显示数据电压c。

S100、在第二时间段的第六显示阶段t6内，显示面板1的第一部分10中的像素驱动电路12根据黑帧数据电压d，控制与像素驱动电路12相耦接的发光器件D处于非发光状态；显示面板1的第二部分11中的像素驱动电路12根据显示数据电压c，控制与像素驱动电路12相耦接的发光器件D发光。

第一部分10中的第s行亚像素P未发光，第二部分11中的第s行亚像素P发光。

以上显示面板1的显示方法与前述另一实施例中显示面板1的显示方式相似，有益效果相同，因此不再赘述。

可选的，如图8所示，在一图像帧的显示过程中，还可以设置第三时间段，第三时间段即为空白时段(Blank时段)，在空白时段(消隐时段)，第一移位寄存器21和第二移位寄存器22用于向像素驱动电路12输出消隐驱动信号。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种栅极驱动电路，其特征在于，包括级联的第一驱动子电路和第二驱动子电路；

所述第一驱动子电路包括m个级联的第一移位寄存器；所述第一移位寄存器具有上拉节点和下拉节点，2≤m且为正整数；所述第一移位寄存器包括：

第一输出电路，所述第一输出电路与第一时钟信号端、第二时钟信号端、第一电压信号端、第二电压信号端、第一输出信号端、第二输出信号端、上拉节点和下拉节点电连接；所述第一输出电路配置为在所述上拉节点的控制下，将所述第一时钟信号端提供的第一时钟信号传输至所述第一输出信号端，将所述第二时钟信号端提供的第二时钟信号传输至所述第二输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第一输出信号端、将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端；

所述第二驱动子电路包括n个级联的第二移位寄存器，2≤n且为正整数；所述第二移位寄存器具有上拉节点和下拉节点；所述第二移位寄存器包括：

第二输出电路，所述第二输出电路与所述第二时钟信号端、第三时钟信号端、所述第一电压信号端、所述第二电压信号端、所述第二输出信号端、第三输出信号端、所述上拉节点和所述下拉节点电连接；所述第二输出电路配置为：在所述上拉节点的控制下，将所述第三时钟信号端提供的第三时钟信号传输至第三输出信号端、将所述第二时钟信号端提供的第二时钟信号传输至所述第二输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第三输出信号端、将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端；

所述第一驱动子电路中的第m-1级第一移位寄存器的第二输出信号端，与所述第二驱动子电路中的第一级第二移位寄存器的输入信号端相耦接；所述第一驱动子电路中的第m级第一移位寄存器的所述第二输出信号端与所述第二驱动子电路中的第二级第二移位寄存器的所述输入信号端相耦接。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器还与第四时钟信号端和第四输出信号端电连接；所述第一移位寄存器还配置为在所述上拉节点的控制下，将所述第四时钟信号端提供的第四时钟信号传输至所述第四输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第四输出信号端；

所述第二移位寄存器还与第五时钟信号端和第五输出信号端电连接；所述第二移位寄存器还配置为在所述上拉节点的控制下，将所述第五时钟信号端提供的第五时钟信号传输至所述第五输出信号端；以及在所述下拉节点的控制下，将所述第一电压信号端提供的第一电压信号传输至所述第五输出信号端。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器还包括：

输入电路，所述输入电路与输入信号端、电源电压信号端和所述上拉节点电连接；所述输入电路配置为在所述输入信号端的控制下，将所述电源电压信号端提供的电源电压信号传输至所述上拉节点；

下拉电路，所述下拉电路与所述电源电压信号端、所述上拉节点、所述第二电压信号端和所述下拉节点电连接；所述下拉电路配置为在所述上拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述下拉节点；以及在所述下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述输入电路具有第一节点和第二节点，所述输入电路还与所述下拉节点、随机信号端、第六时钟信号端和第二电压信号端电连接；所述输入电路还配置为在所述随机信号端提供的随机信号的控制下，将所述输入信号端提供的输入信号传输至所述第一节点；在所述下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至所述第二节点；在所述第一节点的控制下，将所述第六时钟信号端提供的时钟信号传输至第二节点；以及在所述第二节点的控制下，将所述电源电压信号端提供的电源电压信号传输至所述上拉节点。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述下拉电路还与所述输入信号端电连接；所述下拉电路还配置为在所述输入信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述下拉节点。

6.根据权利要求5所述的栅极驱动电路，其特征在于，

所述下拉电路还与第六时钟信号端和所述第一节点电连接；所述下拉电路还配置为在所述第六时钟信号端提供的第六时钟信号和所述第一节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述下拉节点。

7.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器还包括复位电路，所述复位电路与第一复位信号端、所述上拉节点和所述第二电压信号端电连接；所述复位电路配置为在所述第一复位信号端提供的第一复位信号的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述复位电路还与第二复位信号端电连接；所述复位电路还配置为在所述第二复位信号端提供的第二复位信号的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。

9.根据权利要求1所述的栅极驱动电路，其特征在于，

第一级第一移位寄存器的输入信号端和第二级第一移位寄存器的输入信号端与起始信号端电连接，以起始信号端提供的起始信号作为输入信号；

除了所述第一级第一移位寄存器和第二级第一移位寄存器外，所述m个第一移位寄存器中的其余每级第一移位寄存器的所述输入信号端与所述每级第一移位寄存器之前两级的第一移位寄存器的所述第二输出信号端电连接；

除了所述第一级第二移位寄存器和第二级第二移位寄存器外，所述n个第二移位寄存器中的其余每级第二移位寄存器的所述输入信号端与所述每级第二移位寄存器之前两级的第二移位寄存器的所述第二输出信号端电连接。

10.根据权利要求7所述的栅极驱动电路，其特征在于，

第一级第一移位寄存器的所述输入信号端和第二级第一移位寄存器的所述输入信号端与起始信号端电连接，以起始信号端提供的起始信号作为输入信号；

除了所述第一级第一移位寄存器和第二级第一移位寄存器外，所述m个第一移位寄存器中的其余每级第一移位寄存器的所述输入信号端与所述每级第一移位寄存器之前两级的第一移位寄存器的所述第二输出信号端电连接；

除了所述第一级第二移位寄存器和第二级第二移位寄存器外，所述n个第二移位寄存器中的其余每级第二移位寄存器的所述输入信号端与所述每级第二移位寄存器之前两级的第二移位寄存器的所述第二输出信号端电连接；

第m-2级第一移位寄存器的所述第一复位信号端与第一级第二移位寄存器的所述第二输出信号端电连接；第m-1级第一移位寄存器的所述第一复位信号端与第二级第二移位寄存器的所述第二输出信号端电连接；第m级第一移位寄存器的所述第一复位信号端与第三级第二移位寄存器的所述第二输出信号端电连接；

除了第m-2级、第m-1级和第m级第一移位寄存器外，所述m个第一移位寄存器中的其余每级第一移位寄存器的所述第一复位信号端与所述每级第一移位寄存器之后三级的第一移位寄存器的所述第二输出信号端电连接；

除了第n-2级、第n-1级和第n级第二移位寄存器外，所述n个第二移位寄存器中的其余每级第二移位寄存器的所述第一复位信号端与所述每级第二移位寄存器之后三级的第二移位寄存器的所述第二输出信号端电连接。

11.一种显示面板，其特征在于，所述显示面板具有第一部分和第二部分，所述第一部分具有m行亚像素，所述第二部分具有n行亚像素；

所述显示面板包括：

多个像素驱动电路，一个像素驱动电路位于一个所述亚像素内；所述像素驱动电路包括驱动晶体管，所述驱动晶体管用于驱动发光器件发光；

多个发光器件，一个发光器件位于一个所述亚像素内，且与一个所述像素驱动电路电连接；

m条第一扫描信号线，每条第一扫描信号线与同一行像素驱动电路电连接；

n条第二扫描信号线，每条第二扫描信号线与同一行像素驱动电路电连接；

多条数据信号线，每条数据信号线与同一列所述像素驱动电路电连接；

栅极驱动电路，所述栅极驱动电路为权利要求1-10任一项所述的栅极驱动电路；所述栅极驱动电路中的m个第一移位寄存器与m条所述第一扫描信号线一一对应的电连接，n个第二移位寄存器与n条所述第二扫描信号线一一对应的电连接。

12.一种显示面板，其特征在于，所述显示面板具有第一部分和第二部分，所述第一部分具有m行亚像素，所述第二部分具有n行亚像素；

所述显示面板包括：

多个像素驱动电路，一个像素驱动电路位于一个所述亚像素内；所述像素驱动电路包括驱动晶体管，所述驱动晶体管用于驱动发光器件发光；

多个发光器件，一个发光器件位于一个所述亚像素内，且与一个所述像素驱动电路电连接；

2m条第一扫描信号线，每两条第一扫描信号线与同一行像素驱动电路电连接；

2n条第二扫描信号线，每两条第二扫描信号线与同一行像素驱动电路电连接；

多条数据信号线，每条数据信号线与同一列所述像素驱动电路电连接；

栅极驱动电路，所述栅极驱动电路为权利要求1-10任一项所述的栅极驱动电路；所述栅极驱动电路中的每个第一移位寄存器与2m条所述第一扫描信号线中的两条第一扫描信号电连接，每个第二移位寄存器与2n条所述第二扫描信号线中的两条第二扫描信号线电连接。

13.一种如权利要求11所述的显示面板的显示方法，其特征在于，包括在多个图像帧内控制所述显示面板的显示方法；

所述多个图像帧内中的一图像帧包括第一时间段和第二时间段；所述第一时间段包括第一显示阶段、第二显示阶段以及第三显示阶段；所述第二时间段包括第四显示阶段、第五显示阶段以及第六显示阶段；

在一图像帧内控制所述显示面板的显示方法包括：

在第一时间段的第一显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的第一输出信号端向所述显示面板的第一部分中的第s条第一扫描信号线输入栅极扫描信号；其中，1≤s≤m；

在第一时间段的第一显示阶段和第二显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端向所述显示面板的第二部分中的第s条第二扫描信号线输入栅极扫描信号；其中，1≤s≤n；

在第一时间段的第一显示阶段内，数据线向各个亚像素中的像素驱动电路输出显示数据电压；

在第一时间段的第二显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出黑帧数据电压；

在第一时间段的第三显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光；所述显示面板的第二部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态；

在第二时间段的第四显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的第一输出信号端向所述显示面板的第一部分中的第s条第一扫描信号线输入栅极扫描信号；

在第二时间段的第四显示阶段和第五显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端向所述显示面板的第二部分中的第s条第二扫描信号线输入栅极扫描信号；

在第二时间段的第四显示阶段内，数据线向各个亚像素中的像素驱动电路输出黑帧数据电压；

在第二时间段的第五显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出显示数据电压；

在第二时间段的第六显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态；所述显示面板的第二部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光。

14.一种如权利要求12所述的显示面板的显示方法，其特征在于，

所述第一移位寄存器包括第一输出信号端和第四输出信号端；所述第二移位寄存器包括第三输出信号端和第五输出信号端；

所述显示面板的显示方法包括在多个图像帧内控制所述显示面板的显示方法；

所述多个图像帧内中的一图像帧包括第一时间段和第二时间段；所述第一时间段包括第一显示阶段、第二显示阶段以及第三显示阶段；所述第二时间段包括第四显示阶段、第五显示阶段以及第六显示阶段；

在一图像帧内控制所述显示面板的显示方法包括：

在第一时间段的第一显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的所述第一输出信号端、所述第四输出信号端分别向所述显示面板的第一部分中的第2s-1条、第2s条第一扫描信号线输入栅极扫描信号；其中，1≤s≤m；

在第一时间段的第一显示阶段和第二显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端、第五输出信号端分别向所述显示面板的第二部分中的第2s-1条、第2s条第二扫描信号线输入栅极扫描信号；其中，1≤s≤n；

在第一时间段的第一显示阶段内，数据线向各个亚像素中的像素驱动电路输出显示数据电压；

在第一时间段的第二显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出黑帧数据电压；

在第一时间段的第三显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光；所述显示面板的第二部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态；

在第二时间段的第四显示阶段内，栅极驱动电路中m个第一移位寄存器中的第s级第一移位寄存器的所述第一输出信号端、所述第四输出信号端分别向所述显示面板的第一部分中的第2s-1条、第2s条第一扫描信号线输入栅极扫描信号；

在第二时间段的第四显示阶段和第五显示阶段内，栅极驱动电路中n个第二移位寄存器中的第s级第二移位寄存器的第三输出信号端、所述第五输出信号端分别向所述显示面板的第二部分中的第2s-1条、第s条第二扫描信号线输入栅极扫描信号；

在第二时间段的第四显示阶段内，数据线向各个亚像素中的像素驱动电路输出黑帧数据电压；

在第二时间段的第五显示阶段内，所述数据线向各个亚像素中的像素驱动电路输出显示数据电压；

在第二时间段的第六显示阶段内，所述显示面板的第一部分中的像素驱动电路根据所述黑帧数据电压，控制与所述像素驱动电路相耦接的发光器件处于非发光状态；所述显示面板的第二部分中的像素驱动电路根据所述显示数据电压，控制与所述像素驱动电路相耦接的发光器件发光。

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