JP7366753B2 - シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置 - Google Patents

シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置 Download PDF

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Description

［関連出願の相互参照］
本願は2018年7月25日に提出された中国特許出願第201810828750.6号の優先権を主張し、上記中国特許出願の公開内容全文をここに引用して本願の一部とする。
［技術分野］
本公開の実施例はシフトレジスタユニットおよびその駆動方法、ゲート駆動回路、表示装置に関するものである。
表示技術分野において、表示パネル、例えば液晶表示パネル（Liquid crystal display, LCD）または有機発光ダイオード（Organic Light Emitting Diode, OLED）表示パネルは複数のゲート線を含む。ゲート線の駆動はゲート駆動回路により実現することができる。ゲート駆動回路は一般的にゲート駆動チップ（Gate IC）に組み込まれている。表示技術の飛躍的な発展に伴って、表示パネルは高い集成度と低コストの方向に向かってますます発展している。一方、駆動チップの設計において、チップの面積はチップコストに影響を与える主要要素であって、如何にしてチップ面積を効果的に縮小するかということは技術開発者が特に力を入れて考慮しなければならない課題である。
本公開の少なくとも一部の実施例は、ブランキング入力回路と、表示入力回路と、出力回路と、制御ノードと、第1ノードとを含み、前記ブランキング入力回路は、ブランキング入力信号に応答してブランキング期間においてブランキング制御信号を前記第1ノードに入力するように配置され、前記ブランキング入力回路は充電サブ回路を含み、前記充電サブ回路は、第1補償制御信号と第2補償制御信号に応答して前記ブランキング制御信号を前記制御ノードに入力するように配置され、前記表示入力回路は、表示入力信号に応答して表示期間に表示制御信号を前記第1ノードに入力するように配置され、前記出力回路は前記第1ノードのレベルの制御のもとで、複合出力信号を出力端に出力するように配置されるシフトレジスタユニットを提供する。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記第1補償制御信号と前記第2補償制御信号のうちの一方はランダム信号である。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記充電サブ回路は第1トランジスタと第2トランジスタとを含み、前記第1トランジスタのゲートは前記第1補償制御信号を受信するように配置され、前記第1トランジスタの第1極はブランキング制御信号端に接続されて前記ブランキング制御信号を受信するように配置され、前記第1トランジスタの第2極は前記第2トランジスタの第1極に接続されるように配置され、前記第2トランジスタの第2極は前記制御ノードに接続されるように配置され、前記第2トランジスタのゲートは前記第2補償制御信号を受信するように配置される。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記ブランキング入力回路は、前記充電サブ回路により入力された前記ブランキング制御信号を記憶するように配置される記憶サブ回路と、前記ブランキング入力信号の制御のもとで、前記ブランキング制御信号を前記第1ノードに入力するように配置される隔離サブ回路と、をさらに含む。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記記憶サブ回路は第1コンデンサを含み、前記第1コンデンサの第1極は前記制御ノードに接続されるように配置され、前記第1コンデンサの第2極は第1電圧端に接続されて第1電圧を受信するように配置され、前記隔離サブ回路は第3トランジスタを含み、前記第3トランジスタのゲートはブランキング入力信号端に接続されて前記ブランキング入力信号を受信するように配置され、前記第3トランジスタの第1極は前記制御ノードに接続されるように配置され、前記第3トランジスタの第2極は前記第1ノードに接続されるように配置される。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記表示入力回路は第4トランジスタを含み、前記第4トランジスタのゲートは表示入力信号端に接続されて前記表示入力信号を受信し、前記第4トランジスタの第1極は表示制御信号端に接続されて前記表示制御信号を受信し、前記第4トランジスタの第2極は前記第1ノードに接続される。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記出力端はシフト信号出力端と第1画素信号出力端とを含み、前記出力回路は第1出力トランジスタと、第2出力トランジスタと、第2コンデンサとを含み、前記第1出力トランジスタのゲートは前記第1ノードに接続され、前記第1出力トランジスタの第1極は第1出力クロック信号端に接続されて第1出力クロック信号を受信し、前記第1出力トランジスタの第2極は前記シフト信号出力端に接続され、前記第2出力トランジスタのゲートと前記第1ノードが接続され、前記第2出力トランジスタの第1極は前記第1出力クロック信号端に接続されて前記第1出力クロック信号を受信し、前記第2出力トランジスタの第2極は前記第1画素信号出力端に接続され、前記第2コンデンサの第1極と前記第1ノードが接続され、前記第2コンデンサの第2極は前記第1出力トランジスタの第2極に接続され、前記第1出力クロック信号は、前記第1出力トランジスタを介して前記シフト信号出力端に第1出力信号として送信され、前記第1出力クロック信号は、前記第2出力トランジスタを介して前記第1画素信号出力端に第2出力信号として送信され、前記複合出力信号は前記第1出力信号と前記第2出力信号とを含む。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記出力端は第2画素信号出力端をさらに含み、前記出力回路は第3出力トランジスタをさらに含み、前記第3出力トランジスタのゲートは前記第1ノードに接続され、前記第3出力トランジスタの第1極は第2出力クロック信号端に接続されて第2出力クロック信号を受信し、前記第3出力トランジスタの第2極は前記第2画素信号出力端に接続され、前記第2出力クロック信号は前記第3出力トランジスタを介して前記第2画素信号出力端に第3出力信号として送信され、前記複合出力信号は前記第3出力信号をさらに含む。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記ブランキング制御信号と前記表示制御信号は同一である。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットでは、ノイズ低減回路と、第1制御回路と、第2ノードとをさらに含み、前記ノイズ低減回路は前記第2ノードのレベルの制御のもとで、前記第1ノードと前記出力端に対してノイズを低減させるように配置され、前記第1制御回路は前記第1ノードのレベルの制御のもとで、前記第2ノードのレベルを制御するように配置される。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記第1制御回路は第5トランジスタと、第6トランジスタと、第7トランジスタとを含み、前記第5トランジスタのゲートは前記第1ノードに接続され、前記第5トランジスタの第1極は前記第2ノードに接続され、前記第5トランジスタの第2極は第2電圧端に接続されて第2電圧を受信し、前記第6トランジスタのゲートと第1極が接続され、且つ第3電圧端に接続されて第3電圧を受信するように配置され、前記第6トランジスタの第2極は前記第2ノードに接続され、前記第7トランジスタのゲートは第1極に接続され、且つ第4電圧端に接続されて第4電圧を受信するように配置され、前記第7トランジスタの第2極は前記第2ノードに接続される。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記出力端はシフト信号出力端と第1画素信号出力端とを含み、前記ノイズ低減回路は第1ノイズ低減トランジスタと、第2ノイズ低減トランジスタと、第3ノイズ低減トランジスタとを含み、前記第1ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第1ノイズ低減トランジスタの第1極は前記第1ノードに接続され、前記第1ノイズ低減トランジスタの第2極は第2電圧端に接続されて第2電圧を受信し、前記第2ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第2ノイズ低減トランジスタの第1極は前記シフト信号出力端に接続され、前記第2ノイズ低減トランジスタの第2極は前記第2電圧端に接続されて前記第2電圧を受信し、前記第3ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第3ノイズ低減トランジスタの第1極は前記第1画素信号出力端に接続され、前記第3ノイズ低減トランジスタの第2極は第5電圧端に接続されて第5電圧を受信する。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットにおいて、前記出力端は第2画素信号出力端をさらに含み、前記ノイズ低減回路は第4ノイズ低減トランジスタをさらに含み、
前記第4ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第4ノイズ低減トランジスタの第1極は前記第2画素信号出力端に接続され、前記第4ノイズ低減トランジスタの第2極は前記第5電圧端に接続されて前記第5電圧を受信する。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットでは、第2制御回路をさらに含み、前記第2制御回路は第1制御信号に応答して前記第2ノードのレベルを制御するように配置される。
例えば、本公開の少なくとも一部の実施例が提供するシフトレジスタユニットでは、ブランキングリセット回路と表示リセット回路とをさらに含み、前記ブランキングリセット回路はブランキングリセット信号に応答して前記第1ノードをリセットするように配置され、前記表示リセット回路は表示リセット信号に応答して前記第1ノードをリセットするように配置される。
本公開の少なくとも一部の実施例は、複数の縦続接続の、上記のいずれかに記載のシフトレジスタユニットを含むゲート駆動回路を提供する。
例えば、本公開の少なくとも一部の実施例が提供するゲート駆動回路では、第1サブクロック信号線と、第2サブクロック信号線と、第3サブクロック信号線と、第4サブクロック信号線とをさらに含み、前記シフトレジスタユニットが第1出力クロック信号端を含む場合、第4n1-3段目のシフトレジスタユニットの第1出力クロック信号端は前記第1サブクロック信号線に接続され、第4n1-2段目のシフトレジスタユニットの第1出力クロック信号端は前記第2サブクロック信号線に接続され、第4n1-1段目のシフトレジスタユニットの第1出力クロック信号端は前記第3サブクロック信号線に接続され、第4n1段目のシフトレジスタユニットの第1出力クロック信号端は前記第4サブクロック信号線に接続され、n1は0よりも大きい整数である。
例えば、本公開の少なくとも一部の実施例が提供するゲート駆動回路では、前記シフトレジスタユニットが表示入力信号端とシフト信号出力端を含む場合、第n2+2段目のシフトレジスタユニットの表示入力信号端は第n2段目のシフトレジスタユニットのシフト信号出力端に接続され、n2は0よりも大きい整数である。
例えば、本公開の少なくとも一部の実施例が提供するゲート駆動回路では、前記第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号を前記第n2+2段目のシフトレジスタユニットの第2補償制御信号とするか、または前記第n2+3段目のシフトレジスタユニットのシフト信号出力端が出力する信号を前記第n2段目のシフトレジスタユニットの第2補償制御信号とするか、または前記第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号を前記第n2段目のシフトレジスタユニットの第2補償制御信号とするか、または前記第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号を前記第n2+2段目のシフトレジスタユニットの第2補償制御信号とし、前記第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号をさらに前記第n2+2段目のシフトレジスタユニットのブランキング制御信号とする。
例えば、本公開の少なくとも一部の実施例が提供するゲート駆動回路は、第5サブクロック信号線をさらに含み、前記シフトレジスタユニットがブランキング入力信号端を含む場合、各段のシフトレジスタユニットのブランキング入力信号端は前記第5サブクロック信号線に接続される。
本公開の少なくとも一部の実施例は、上記のいずれか1項に記載のゲート駆動回路を含む。
本公開の少なくとも一部の実施例は、1フレームに用いる表示期間とブランキング期間とを含み、
前記表示期間は、前記表示入力信号に応答して前記表示入力回路により前記表示制御信号を前記第1ノードに入力する第1入力段階と、前記第1ノードのレベルの制御のもとで、前記出力回路により前記複合出力信号を前記出力端に出力する第1出力段階と、前記第1補償制御信号と前記第2補償制御信号に応答して前記充電サブ回路により前記ブランキング制御信号を前記制御ノードに入力する充電段階と、を含み、前記ブランキング期間は、前記ブランキング入力信号に応答して前記ブランキング入力回路により前記ブランキング制御信号を前記第1ノードに入力する第2入力段階と、前記第1ノードのレベルの制御のもとで、前記出力回路により前記複合出力信号を前記出力端に出力する第2出力段階と、を含む、上記のいずれか1項に記載のシフトレジスタユニットの駆動方法をさらに提供する。
本公開実施例の技術案をより明瞭に説明するために、以下では実施例の図面について簡単に紹介する。明らかに、以下の記載における図面は本公開の一部の実施例に関わるにもの過ぎず、本公開を限定するものではない。
本公開の一部の実施例が提供するシフトレジスタユニットの概略ブロック図である。 本公開の一部の実施例が提供するもう1つのシフトレジスタユニットの概略ブロック図である。 本公開の一部の実施例が提供するさらに別のシフトレジスタユニットの概略ブロック図である。 本公開の一部の実施例が提供するまたさらに別のシフトレジスタユニットの概略ブロック図である。 図2に示すシフトレジスタユニットの回路構造図である。 図3に示すシフトレジスタユニットの回路構造図である。 図4に示すシフトレジスタユニットの回路構造図である。 図2に示すシフトレジスタユニットのもう1つの回路構造図である。 図3に示すシフトレジスタユニットのもう1つの回路構造図である。 図4に示すシフトレジスタユニットのもう1つの回路構造図である。 図7は図2に示すシフトレジスタユニットのさらに別の回路構造図である。 図8は本公開の一部の実施例が提供するシフトレジスタユニットの信号タイミングチャートである。 図9は本公開の一部の実施例が提供するゲート駆動回路の概略ブロック図である。 は本公開の一部の実施例が提供するブランキング入力回路と表示入力回路の回路構造図である。 は本公開の一部の実施例が提供するもう1つのブランキング入力回路と表示入力回路の回路構造図である。 本公開のさらなる一部の実施例が提供するブランキング入力回路と表示入力回路の回路構造図である。 本公開のさらなる一部の実施例が提供するもう1つのブランキング入力回路と表示入力回路の回路構造図である。 本公開のさらなる一部の実施例が提供するさらに別のブランキング入力回路と表示入力回路の回路構造図である。 本公開の一部の実施例が提供するゲート駆動回路の信号タイミングチャートである。 本公開の一部の実施例が提供する表示装置の概略ブロック図である。 本公開の一部の実施例が提供するシフトレジスタユニットの駆動方法のフロー図である。
本公開の実施例の目的、技術案、メリットをより明瞭にするために、以下では本公開の実施例の図面を組み合わせて、本公開実施例の技術案について明瞭、かつ完全に説明する。明らかに、説明する実施例は本公開の一部の実施例であり、すべての実施例ではない。説明する本公開の実施例に基づき、当業者が創造力を働かせずに得たすべてのその他の実施例はいずれも本公開の請求範囲に属する。
特に定義しない限り、本公開が使用する技術用語又は科学用語は当業者が理解している一般的な意味を有すると理解すべきである。本公開にて使用する「第1」、「第2」及び類似の語句はいかなる順序、数量又は重要性も表さず、単に異なる構造部分を区別するためのものである。「含む」等の類似の語句は、当該語句の前の部材又は物品が、当該語句の後に挙げられた部材又は物品及びそれと均等なものを含むが、その他の部材又は物品を排除しないということを表す。「接続」等の類似の語句は物理的又は機械的な接続に限らず、直接であるかそれとも間接的であるかに関わらず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」等は単に相対的な位置関係を表すもので、説明対象の絶対的な位置が変更された後、当該相対的な位置関係も対応して変わる可能性がある。
本公開実施例の以下説明の明瞭性と簡潔性を保持するために、本公開では既知の機能と既知の部材についての詳細な説明を省略する。
一般的なOLED表示パネルでは、サブ画素ユニットに画素補償回路を設置することで内部補償を行うほか、センストランジスタを設置することにより外部補償を行うこともできる。外部補償を行う時、シフトレジスタユニットによって構成されたゲート駆動回路は、表示パネルにおけるサブ画素ユニットに、トランジスタとセンストランジスタを走査するための駆動信号をそれぞれ提供する必要がある。例えば、1フレームの表示期間（DS）にトランジスタを走査するための走査駆動信号を提供し、1フレームのブランキング期間（BL）にトランジスタを感知するための感知駆動信号を提供する。
現在、GOA（Gate-driver on Array）回路においてゲート駆動回路出力の感知駆動信号はラインごとに順次走査するものであって、例えば、第1フレーム目のブランキング期間に、表示パネルにおける第1行目のサブ画素ユニットに用いる感知駆動信号を出力し、第2フレーム目のブランキング期間に、表示パネルにおける第2行目のサブ画素ユニットに用いる感知駆動信号を出力し、順に類推して、表示パネルに対するラインごとの順次補償を終える。長時間のラインごとの順次補償は、複数フレームの走査表示過程にラインごとに移動する1本の走査線があるということと、補償時間の違いにより表示パネル上の異なる領域の輝度差が大きくなるということとの重大な2つの問題を招くことになる。例えば、表示パネルの第100行目のサブ画素ユニットを外部補償する時、表示パネルの第10行目のサブ画素ユニットにはすでに外部補償が行われているが、この時の第10行目のサブ画素ユニットの発光輝度はすでに変化した可能性があり、例えば発光輝度の低減により表示パネルの異なる領域の輝度が不均一になり、大型サイズの表示パネルにおいてこのような問題はより明らかになる。このほか、高周波高解像度の表示において走査駆動信号の波形は一定のオーバーラップ（overlap）が必要であるため、オーバーラップの波形は補償検出過程に対して大きな影響があり、補償信号に誤出力が生じることになりやすい。
本公開の少なくとも一部の実施例は、シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置を提供し、当該シフトレジスタユニットは、ブランキング入力回路と、表示入力回路と、出力回路と、制御ノードと、第1ノードとを含み、ブランキング入力回路は、ブランキング入力信号に応答してブランキング期間においてブランキング制御信号を第1ノードに入力するように配置され、ブランキング入力回路は充電サブ回路を含み、充電サブ回路は、第1補償制御信号と第2補償制御信号に応答してブランキング制御信号を制御ノードに入力するように配置され、表示入力回路は、表示入力信号に応答して表示期間に表示制御信号を第1ノードに入力するように配置され、出力回路は前記第1ノードのレベルの制御のもとで、複合出力信号を出力端に出力するように配置される。
本公開実施例のシフトレジスタユニットの回路構造は簡単で、ランダム補償を実現でき、ラインごとの順次補償による走査線とパネルとの輝度偏差を回避し、表示均一性を向上させ、表示効果を高めることができる。
なお、本公開の実施例において、ランダム補償とはラインごとの順次補償とは区別される外部補償方法を指し、あるフレームのブランキング期間に表示パネルにおける任意の1行のサブ画素ユニットに対応する感知駆動信号をランダムに出力することで、当該行のサブ画素ユニットに対して補償の操作を実現する。以下の各実施例はこれと同一であるため、改めて説明しない。
このほか、本公開の実施例において、「1フレーム」、「各フレーム」または「あるフレーム」は順次行われる表示期間とブランキング期間を含み、例えば、表示期間においてゲート駆動回路は表示出力信号を出力し、当該表示出力信号は表示パネルが第1行目から最終行までの完全な1枚の画像の走査表示を完成するように駆動することができる。ブランキング期間にゲート駆動回路はブランキング出力信号を出力し、当該ブランキング出力信号は表示パネルにおけるある1行のサブ画素ユニットにおけるセンストランジスタの駆動に用いることができ、これにより当該行のサブ画素ユニットの外部補償を完成する。
以下では図面を組み合わせて本公開のいくつかの実施例について詳細に説明するが、本公開はこれら具体的な実施例に限定されない。
図1は本公開の一部の実施例が提供するシフトレジスタユニットの概略ブロック図である。例えば、図1に示すように、当該シフトレジスタユニット10はブランキング入力回路100と、表示入力回路200と、出力回路300と、制御ノードHと、第1ノードQとを含んでもよい。縦続接続されている複数の当該シフトレジスタユニット10によりゲート駆動回路を得ることができ、当該ゲート駆動回路は表示パネルを駆動するためのものであり、表示パネルの複数のゲート線に走査信号を順次提供することで、表示パネルにおいて1フレーム画面を表示する期間にプログレッシブまたはインターレース走査等を行う。
例えば、ブランキング入力回路100はブランキング入力信号に応答してブランキング期間においてブランキング制御信号（即ち、ブランキングプルアップ信号）を第1ノードQ（ここではプルアップノードである）に入力するように配置される。例えば、図1に示すように、ブランキング入力回路100はブランキング入力信号端STU1と、ブランキング制御信号端BP（即ち、ブランキングプルアップ信号端）と、第1ノードQとを接続する。ブランキング入力回路100は第Nフレームの表示期間において、ブランキング制御信号端BPが提供するブランキング制御信号を受信、記憶することができ、第Nフレームのブランキング期間において、ブランキング入力信号に基づいて第1ノードQにブランキング制御信号を出力することで、第1ノードQの電位を動作電位にプルアップする。また例えば、ブランキング入力回路100は第Nフレームのブランキング期間において、ブランキング制御信号を受信、記憶することができ、第N+1フレームのブランキング期間において、ブランキング入力信号に基づいて第1ノードQにブランキング制御信号を出力することで、第1ノードQの電位を動作電位にプルアップする。本公開の実施例はこれについて限定しない。
例えば、ブランキング入力回路100は充電サブ回路110を含み、充電サブ回路110は第1補償制御信号と第2補償制御信号に応答してブランキング制御信号を制御ノードH（ここではプルアップ制御ノードである）に入力するように配置される。例えば、図1に示すように、充電サブ回路110は第1補償制御信号端OE1と、第2補償制御信号端OE2と、ブランキング制御信号端BPと、制御ノードHとを接続し、1フレームの表示期間に、充電サブ回路110が第1補償制御信号と第2補償制御信号の制御のもとでオンする時、充電サブ回路110はブランキング制御信号端BPが出力するブランキング制御信号を制御ノードHに入力する。
例えば、表示入力回路200は表示入力信号に応答して表示期間に表示制御信号（即ち、表示プルアップ信号）を第1ノードQに入力するように配置される。例えば、図1に示すように、表示入力回路200は表示入力信号端STU2と、表示制御信号端DP（即ち、表示プルアップ信号端）と、第1ノードQとを接続し、表示入力回路200が、表示入力信号端STU2が提供する表示入力信号の制御のもとでオンする時、表示制御信号端DPと第1ノードQが接続されることで、表示制御信号端DPが提供する表示制御信号は第1ノードQに書き込まれて第1ノードQの電位を動作電位にプルアップする。
例えば、ブランキング制御信号と表示制御信号は同一であってもよい。言い換えれば、ブランキング制御信号端BPと表示制御信号端DPは同一の信号端であってもよいため、信号端の数を減らし、コストを節約することができる。または、ブランキング制御信号端BPと表示制御信号端DPは異なる信号端であってもよいが、同一の信号を出力する。本公開はこれについて限定せず、例えば、ブランキング制御信号と表示制御信号は同一でなくても良い。
例えば、出力回路300は第1ノードQのレベルの制御のもとで、複合出力信号を出力端OPに出力するように配置される。例えば、図1に示すように、出力回路300は第1ノードQと、第1出力クロック信号端CLKDと、出力端OPとを接続する。出力回路300が第1ノードQのレベルの制御のもとでオンする時、第1出力クロック信号端CLKDが提供する複合出力信号は出力端OPに出力される。例えば、出力端OPの出力信号は表示出力信号とブランキング出力信号を含んでもよく、表示出力信号とブランキング出力信号は異なる幅とタイミングを有する互いに独立した2つの波形の信号であってもよい。例えば、1フレームの表示期間において、出力回路300は第1ノードQのレベルの制御のもとで出力端OPを介して表示出力信号を出力することで、画素ユニットにおける走査トランジスタを駆動して表示を行う。1フレームのブランキング期間において、出力回路300は第1ノードQのレベルの制御のもとで出力端OPを介してブランキング出力信号を出力することで、画素ユニットにおけるセンストランジスタを駆動して補償検出を行う。
本公開の実施例では、ブランキング入力回路100と、表示入力回路200と、出力回路300とを整合することができ、1フレーム画面のブランキング期間のブランキング出力信号と表示期間の表示出力信号は同一の出力回路300により出力され、これにより回路構造を簡潔化し、シフトレジスタユニットおよびシフトレジスタユニットを含むゲート駆動回路の寸法を小さくする。
例えば、第1補償制御信号と第2補償制御信号のうちの一方はランダム信号である。一部の例において、第1補償制御信号はランダム信号であり、第1補償制御信号端OE1は外部制御回路に接続され、外部制御回路は第1補償制御信号端OE1に第1補償制御信号を提供することができ、且つ第1補償制御信号はランダム信号であってもよい。外部制御回路は例えば、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array,FPGA）またはその他の信号発生回路により実現することができ、これにより適切な類型のランダム信号を第1補償制御信号として出力する。例えば、外部制御回路は1フレームの表示期間においてランダム信号を第1補償制御信号端OE1に出力するように配置されてもよい。以下では第1補償制御信号をランダム信号とするということを例として、本公開が提供するシフトレジスタユニットについて詳細に説明する。しかし、本公開はこれに限定されず、さらなる一部の実施例において、第2補償制御信号はランダム信号であってもよいか、または第1補償制御信号と第2補償制御信号のいずれもランダム信号である。
例えば、出力端OPはシフト信号出力端と第1画素信号出力端を含んでもよく、一部の例において、本段のシフトレジスタユニットの第2補償制御信号端OE2は本段のシフトレジスタユニットのシフト信号出力端に接続されてもよいため、シフト信号出力端が出力する信号を第2補償制御信号とすることができる。
例えば、一部の例において、外部制御回路はすべての段のシフトレジスタユニットのシフト信号出力端に接続されてもよい。実際の需要に応じて、外部制御回路は1フレームの表示期間において1つのシフトレジスタユニットのシフト信号出力端の信号をランダムに選択することができ、当該信号を第1補償制御信号端OE1に出力する。
例えば、一部の実施例において、ランダム検出を行う際、第Nフレームの時に、表示パネルにおける第i行目のサブ画素ユニットに対して検出を行う必要がある。第i行のサブ画素ユニットは第i段のシフトレジスタユニットに対応し、第i段のシフトレジスタユニットでは、第Nフレームの表示期間において、外部制御回路は第i段のシフトレジスタユニットのシフト信号出力端が出力する信号をすべての段のシフトレジスタユニットの第1補償制御信号端OE1に送信するためのものであり、即ち、すべての段のシフトレジスタユニットの第1補償制御信号は、第i段のシフトレジスタユニットのシフト信号出力端が出力する信号の波形パルス幅とタイミングと同一であってもよく、第i段のシフトレジスタユニットの第2補償制御信号も第i段のシフトレジスタユニットのシフト信号出力端が出力する信号であり、且つ充電サブ回路110は第1補償制御信号と第2補償制御信号によって共同制御されるため、出力信号の波形がオーバーラップしない時、第i段のシフトレジスタユニットにおける充電サブ回路110だけが第1補償制御信号と第2補償制御信号の制御のもとでオンすることができる。充電サブ回路110はブランキング制御信号端BPと制御ノードHを接続し、第i段のシフトレジスタユニットにおいて、充電サブ回路110がオンする時、ブランキング制御信号端BPが出力するブランキング制御信号は高レベル信号であるため、ブランキング制御信号を用いて制御ノードHに充電することで、制御ノードHは高レベルに充電される。従って、第Nフレームのブランキング期間において、第i段のシフトレジスタユニットの制御ノードHの高レベル信号は第1ノードQに送信されるため、第i段のシフトレジスタユニットの出力回路300は第i行のサブ画素ユニットにおけるセンストランジスタを駆動するためのブランキング出力信号を出力することができる。
例えば、本公開実施例が提供するシフトレジスタユニットはラインごとの順次補償をさらに実現できる。ラインごとに順次補償を行う時、一部の例において、本段のシフトレジスタユニットの第2補償制御信号端OE2は本段のシフトレジスタユニットのシフト信号出力端に接続されてもよく、すべての段のシフトレジスタユニットの第1補償制御信号端OE1は第1フレームの表示期間において第1段目のシフトレジスタユニットのシフト信号出力端の信号を受信し、すべての段のシフトレジスタユニットの第1補償制御信号端OE1は第2フレームの表示期間において第2段目のシフトレジスタユニットのシフト信号出力端の信号を受信する。ここから類推できるため、第1フレームの表示期間において、第1段目のシフトレジスタユニットの制御ノードHだけを高レベルに充電でき、第2フレームの表示期間において、第2段目のシフトレジスタユニットの制御ノードHだけを高レベルに充電できる。ここから類推することで、表示パネルはラインごとの順次補償を実現できる。
本公開の実施例が提供するシフトレジスタユニット10は、充電サブ回路110を設けることにより、ラインごとの順次補償を兼ねるという前提においてランダム補償をさらに実現するため、ラインごとの順次補償による走査線および表示輝度の不均一等の表示不良問題を回避できる。
例えば、図1に示すように、ブランキング入力回路100は記憶サブ回路120と隔離サブ回路130とをさらに含む。記憶サブ回路120は制御ノードHに接続され、且つ充電サブ回路110が入力するブランキング制御信号を記憶するように配置される。例えば、一部の例では1フレームの表示期間においてブランキング制御信号を用いて制御ノードHを高レベルに充電し、記憶サブ回路120はブランキング制御信号を記憶することで、当該フレームのブランキング期間まで制御ノードHを高レベルに維持する。
例えば、隔離サブ回路130はブランキング入力信号の制御のもとで、ブランキング期間においてブランキング制御信号を第1ノードQに入力するように配置される。図1に示すように、隔離サブ回路130はブランキング入力信号端STU1と、制御ノードHと、第1ノードQとを接続する。隔離サブ回路130が、ブランキング入力信号端STU1が提供するブランキング入力信号の制御のもとでオンする時、制御ノードHと第1ノードQが接続され、これにより記憶サブ回路120に記憶されたブランキング制御信号を第1ノードQに入力することで、第1ノードQに充電し、第1ノードQの電位を動作電位にプルアップする。
なお、本公開の各実施例においてブランキング入力回路100は任意の適切なサブ回路を含んでもよく、上記の充電サブ回路110、記憶サブ回路120、隔離サブ回路130に限らず、相応の機能を実現できるものであればよい。
図2は本公開の一部の実施例が提供するもう1つのシフトレジスタユニットの概略ブロック図である。
例えば、図2に示すように、当該シフトレジスタユニット10はノイズ低減回路400（ここではプルダウン回路である）と、第1制御回路500（ここでは第1プルダウン制御回路である）と、第2ノードQB（ここではプルダウンノードである）とをさらに含んでもよい。
例えば、ノイズ低減回路400は第2ノードQBのレベルの制御のもとで、第1ノードQと出力端OPのノイズを低減させるように配置される。言い換えれば、ノイズ低減回路400は第2ノードQBのレベルの制御のもとで、第1ノードQのレベルと出力端OPのレベルを低レベルにプルダウンするように配置される。例えば、図2に示すように、ノイズ低減回路400は第2ノードQBと、第1ノードQと、第2電圧端VGL1と、出力端OPとに接続され、且つノイズ低減回路400が第2ノードQBのレベルの制御のもとでオンする時、第1ノードQと出力端OPは第2電圧端VGL1（例えば、低電圧端）に接続されてもよく、これにより第2電圧端VGL1の第2電圧は第1ノードQを非動作電位にプルダウンし、出力端OPのレベルを低レベルにプルダウンすることで、第1ノードQと出力端OPのノイズ低減を実現する。
なお、本公開の実施例における第2電圧端VGL1は例えば第2電圧を提供するように配置されてもよく、且つ第2電圧は直流低レベル信号である。以下の各実施例はこれと同一であるため、改めて説明しない。
例えば、第1制御回路500は第1ノードQのレベルの制御のもとで、第2ノードQBのレベルを制御するように配置される。例えば、図2に示すように、第1制御回路500は第1ノードQと第2ノードQBとを接続する。第1制御回路500は第1ノードQが高レベルである時、第2ノードQBを低レベルにプルダウンし、第1ノードQが低レベルである時、第2ノードQBを高レベルにプルアップするように配置される。例えば、第1制御回路500は逆相回路であってもよく、逆相回路の入力端は第1ノードQに接続され、逆相回路の出力端は第2ノードQBに接続される。
なお、図2に示すシフトレジスタユニット10のその他の回路構造は図1に示すシフトレジスタユニット10とほぼ同一であり、重複部分については改めて説明しない。
図3は本公開の一部の実施例が提供するさらに別のシフトレジスタユニットの概略ブロック図であり、図4は本公開の一部の実施例が提供するまたさらに別のシフトレジスタユニットの概略ブロック図である。
例えば、図3に示すように、当該シフトレジスタユニット10は第2制御回路600（ここでは第2プルダウン制御回路である）をさらに含んでもよい。第2制御回路600は第1制御信号（ここではブランキングプルダウン制御信号）に応答して第2ノードQBのレベルを制御するように配置される。例えば、図3に示すように、第2制御回路600は第2電圧端VGL1と、第2ノードQBと、ブランキングプルダウン制御端Con1とを接続し、且つ第2制御回路600は1フレームのブランキング期間において、ブランキングプルダウン制御端Con1が提供する第1制御信号の制御のもとでオンすることで、第2ノードQBと第2電圧端VGL1を接続し、これにより第2電圧端VGL1の第2電圧により第2ノードQBを非動作電位にプルダウンする。
シフトレジスタユニットが長時間動作した後、回路におけるトランジスタの閾値電圧はドリフト、例えばポジティブドリフトしやすいため、ブランキング入力回路100により第1ノードQに書き込まれた高レベルは所定の値よりも低く、第1制御回路500により第2ノードQBをプルダウンするのは困難であり、出力端OPの出力信号にさらに影響する。本公開の実施例が提供するシフトレジスタユニット10は第2制御回路600を含み、第2制御回路600は1フレームのブランキング期間において第2ノードQBをプルダウンすることで、第2ノードQBが低レベルにあることを確保し、ブランキング入力回路100の第1ノードQに対する充電をより十分にし、第1ノードQの高レベルが所定の値に達するようにすることができるため、トランジスタ閾値電圧がドリフトした後に出力信号に影響することを防止でき、回路の信頼性を高めている。
例えば、図4に示すように、当該シフトレジスタユニット10は第3制御回路700（ここでは第3プルダウン制御回路である）をさらに含んでもよい。第3制御回路700は第2制御信号（ここでは表示プルダウン制御信号）に応答して第2ノードQBのレベルを制御するように配置される。例えば、第3制御回路700は第2ノードQBと、表示プルダウン制御端Con2と、第2電圧端VGL1とを接続する。1フレームの表示期間において、表示プルダウン制御端Con2が提供する第2制御信号の制御のもとで、第3制御回路700がオンする時、第2ノードQBは第2電圧端VGL1に接続されることで、第2電圧端VGL1の第2電圧により第2ノードQBを非動作電位にプルダウンする。
本公開の実施例が提供するシフトレジスタユニット10において、第3制御回路700は1フレームの表示期間に第2ノードQBに対してプルダウンを行うことで、第2ノードQBが低レベルにあることを確保し、表示入力回路200の第1ノードQに対する充電をより十分にし、第1ノードQの高レベルが所定の値に達するようにするため、トランジスタ閾値電圧がドリフトした後に出力信号に影響することを防止でき、回路の信頼性を高めている。
なお、本公開実施例が提供するシフトレジスタユニットにおいて、図3、図4に示す例とは異なり、一部の例では、シフトレジスタユニットは第2制御回路600を含まず第3制御回路700のみを含んでもよい。
例えば、図2～図4に示すように、シフトレジスタユニット10はブランキングリセット回路800と表示リセット回路900とをさらに含む。ブランキングリセット回路800はブランキングリセット信号に応答して第1ノードQをリセットするように配置される。表示リセット回路900は表示リセット信号に応答して第1ノードQをリセットするように配置される。
例えば、図2～図4に示すように、ブランキングリセット回路800はブランキングリセット信号端TRと、第2電圧端VGL1と、第1ノードQとを接続する。ブランキングリセット信号端TRが提供するブランキングリセット信号の制御のもとで、ブランキングリセット回路800がオンする時、第1ノードQは第2電圧端VGL1に接続されることで、第2電圧端VGL1の第2電圧により第1ノードQを非動作電位にプルダウンして第1ノードQをリセットし、即ち、低レベルの第2電圧を第1ノードQに書き入れる。例えば、1フレームのブランキング期間において、出力回路300が信号出力を終えた後、ブランキングリセット回路800はブランキングリセット信号の制御のもとでオンすることで、第2電圧端VGL1が出力した第2電圧を第1ノードQに書き入れて第1ノードQをリセットする。さらに例えば、1フレームの表示期間前に、ブランキングリセット回路800はブランキングリセット信号の制御のもとでオンすることで、第2電圧端VGL1が出力した第2電圧を第1ノードQに書き入れて第1ノードQをリセットする。
例えば、図2～図4に示すように、表示リセット回路900は表示リセット信号端STDと、第2電圧端VGL1と、第1ノードQとを接続する。表示リセット信号端STDが提供する表示リセット信号の制御のもとで、表示リセット回路900がオンする時、第1ノードQは第2電圧端VGL1に接続されることで、第2電圧端VGL1の第2電圧により第1ノードQを非動作電位にプルダウンして第1ノードQをリセットする。例えば、1フレームの表示期間において、出力回路300信号が出力を終えた後、表示リセット回路900は表示リセット信号の制御のもとでオンすることで、第2電圧端VGL1が出力した第2電圧を第1ノードQに書き入れて第1ノードQをリセットする。
なお、図3、図4に示すシフトレジスタユニット10のその他の回路構造は図2に示すシフトレジスタユニット10とほぼ同一であってもよく、重複部分については改めて説明しない。このほか、図3、図4に示す例において、第1制御回路500と、第2制御回路600と、第3制御回路700と、ブランキングリセット回路800と、表示リセット回路900とはいずれも第2電圧VGL1に接続されて直流低レベル信号を受信するが、これには限定されず、第1制御回路500と、第2制御回路600と、第3制御回路700と、ブランキングリセット回路800と、表示リセット回路900とは異なる電源電圧端にそれぞれ接続されて異なる低レベル信号を受信することもでき、相応の機能を実現できるものであればよく、本公開はこれについて具体的に限定しない。
図5Aは図2に示すシフトレジスタユニットの回路構造図であり、図5Bは図3に示すシフトレジスタユニットの回路構造図であり、図5Cは図4に示すシフトレジスタユニットの回路構造図であり、図6Aは図2に示すシフトレジスタユニットのもう1つの回路構造図であり、図6Bは図3に示すシフトレジスタユニットのもう1つの回路構造図であり、図6Cは図4に示すシフトレジスタユニットのもう1つの回路構造図である。以下での本公開の説明では各トランジスタがN型トランジスタであるということを例として説明するが、これは本公開の実施例に対する限定とはならない。
例えば、図5A～図6Cに示すように、充電サブ回路110は第1トランジスタM1と第2トランジスタM2とを含む。第1トランジスタM1のゲートは第1補償制御信号端OE1に接続されて第1補償制御信号を受信するように配置され、第1トランジスタM1の第1極はブランキング制御信号端BPに接続されてブランキング制御信号を受信するように配置され、第1トランジスタM1の第2極は第2トランジスタM2の第1極に接続されるように配置され、第2トランジスタM2の第2極は制御ノードHに接続されるように配置され、第2トランジスタMのゲートは第2補償制御信号端OE2に接続されて第2補償制御信号を受信するように配置される。
例えば、図5A～図6Cに示す例において、ブランキング制御信号端BPと表示制御信号端DPは同一の信号端であってもよく、且ついずれも第6電圧端VDDであり、即ち、第6電圧端VDDは前記ブランキング制御信号端BPと表示制御信号端DPと同等である。例えば、第6電圧端VDDは第6電圧を提供するように配置され、第6電圧は直流高レベル信号である。以下の各実施例はこれと同一であるため、改めて説明しない。言い換えれば、図5A～図6Cに示すように、第1トランジスタM1の第1極は第6電圧端VDDに接続されて第6電圧を受信するように配置され、ブランキング制御信号は第6電圧であってもよい。
例えば、第1補償制御信号と第2補償制御信号がいずれも有効レベル（例えば、高レベル）である場合、第1トランジスタM1と第2トランジスタM2はオンし、第6電圧端VDDと制御ノードHを接続させて、第6電圧（高レベル信号）を制御ノードHに書き入れる。
なお、図5A～図6Cに示す例のほか、本公開の実施例において、第1トランジスタM1の第1極はその他の信号端に接続されてブランキング制御信号を受信してもよく、本公開はこれについて限定しない。
例えば、図5A～図6Cに示すように、記憶サブ回路120は第1コンデンサC1を含む。第1コンデンサC1の第1極は制御ノードHに接続されるように配置され、第1コンデンサC1の第2極は第1電圧端VAに接続されて第1電圧を受信するように配置される。例えば、1フレームの表示期間においてブランキング制御信号が制御ノードHに書き入れられ、第1コンデンサC1はブランキング制御信号（高レベル）を記憶し、当該フレームのブランキング期間まで制御ノードHを高レベルに維持する。
例えば、第1電圧端VAは第1電圧を提供するように配置され、一部の例において、第1電圧は直流高レベル信号であってもよく、さらに一部の例において、第1電圧は直流低レベル信号であってもよい。以下の各実施例はこれと同一であるため、改めて説明しない。
なお、本公開の各実施例において、第1コンデンサC1は工程プロセスによって製造されるコンデンサデバイスであってもよく、例えば専門的なコンデンサ電極を製造することによってコンデンサデバイスを実現し、当該コンデンサの各電極は金属層、半導体層（例えば、ドープドポリシリコン）等によって実現され、且つ第1コンデンサC1は各デバイス間の寄生容量であってもよく、トランジスタそのものとその他のデバイス、回路によって実現してもよい。第1コンデンサC1の接続方式は上記で説明した方式に限定されず、その他の適切な接続方式であってもよく、制御ノードHのブランキング制御信号を記憶し書き入れることができるものであればよい。例えば、一部の例において、第1コンデンサC1の第1極は制御ノードHに接続されるように配置され、第1コンデンサC1の第2極は接地される。
例えば、図5A～図6Cに示すように、隔離サブ回路130は第3トランジスタM3を含む。第3トランジスタM3のゲートはブランキング入力信号端STU1に接続されてブランキング入力信号を受信するように配置され、第3トランジスタM3の第1極は制御ノードHに接続されるように配置され、第3トランジスタM3の第2極は第1ノードQに接続されるように配置される。
例えば、図5A～図6Cに示す実施例において、第1クロック信号端CLKAは前記のブランキング入力信号端STU1と同等であり、第1クロック信号端CLKAは第1クロック信号を提供するためのものであり、ブランキング入力信号は第1クロック信号であってもよい。言い換えれば、図5A～図6Cに示すように、第3トランジスタM3のゲートは第1クロック信号端CLKAに接続されるように配置される。第1クロック信号が高レベルである場合、第3トランジスタM3はオンし、制御ノードHは第1ノードQに接続されることでブランキング制御信号を第1ノードQに書き入れて第1ノードQの電位を動作電位にプルアップする。
例えば、図5A～図6Cに示すように、表示入力回路200は第4トランジスタM4を含む。第4トランジスタM4のゲートは表示入力信号端STU2に接続されて表示入力信号を受信する。第4トランジスタM4の第1極は表示制御信号端DP（即ち、第6電圧端VDD）に接続されて表示制御信号（即ち、第6電圧）を受信する。第4トランジスタM4の第2極は第1ノードQに接続される。例えば、1フレームの表示期間において、表示入力信号が有効レベル（例えば、高レベル）である場合、第4トランジスタM4はオンし、第6電圧端VDDを第1ノードQに接続させて第6電圧を第1ノードQに書き入れ、第1ノードQの電位を動作電位にプルアップする。
なお、図5A～図6Cに示す例のほか、本公開の実施例において、第4トランジスタM4の第1極はその他の信号端に接続されて表示制御信号を受信してもよく、本公開はこれについて限定しない。
例えば、図5A～図6Cに示すように、出力端OPはシフト信号出力端CRと第1画素信号出力端OT1を含んでもよく、シフト信号出力端CRが出力する信号と第1画素信号出力端OT1が出力する信号は同一である。一部の例において、図5A～図6Cに示すシフトレジスタユニット10が縦続接続され1つのゲート駆動回路を構成する場合、第n+2段目のシフトレジスタユニット10の表示入力信号端STU2は第n段目のシフトレジスタユニット10のシフト信号出力端CRに接続されてもよく、nは0よりも大きい整数である。第1画素信号出力端OT1は画素回路に走査駆動信号を提供するためのものである。
例えば、図5A～図6Cに示すように、出力回路300は第1出力トランジスタM13と、第2出力トランジスタM15と、第2コンデンサC2とを含んでもよい。第1出力トランジスタM13のゲートは第1ノードQに接続され、第1出力トランジスタM13の第1極は第1出力クロック信号端CLKDに接続されて第1出力クロック信号を受信し、第1出力トランジスタM13の第2極はシフト信号出力端CRに接続され、第2出力トランジスタM15のゲートは第1ノードQに接続され、第2出力トランジスタM15の第1極は第1出力クロック信号端CLKDに接続されて第1出力クロック信号を受信し、第2出力トランジスタM15の第2極は第1画素信号出力端OT1に接続され、第2コンデンサC2の第1極は第1ノードQに接続され、第2コンデンサC2の第2極は第1出力トランジスタM13の第2極に接続される。
例えば、第1ノードQが動作電位（例えば、高レベル）にある場合、第1出力トランジスタM13と第2出力トランジスタM15はいずれもオンし、第1出力クロック信号は第1出力トランジスタM13を介してシフト信号出力端CRに第1出力信号として送信され、第1出力クロック信号は第2出力トランジスタM15を介して第1画素信号出力端OT1に第2出力信号として送信される。
例えば、複合出力信号は第1出力信号と第2出力信号とを含み、第1出力信号と第2出力信号は同一である。例えば、第2出力信号は上記表示出力信号とブランキング出力信号とを含み、即ち、表示期間において第1画素信号出力端OT1が出力する信号は表示出力信号であり、ブランキング期間において第1画素信号出力端OT1が出力する信号はブランキング出力信号である。
なお、本公開の各実施例において、第2コンデンサC2は工程プロセスによって製造されるコンデンサデバイスであってもよく、例えば専門的なコンデンサ電極を製造することによってコンデンサデバイスを実現し、当該コンデンサの各電極は金属層、半導体層（例えば、ドープドポリシリコン）等によって実現され、且つ第2コンデンサC2はトランジスタ間の寄生容量であってもよく、トランジスタそのものとその他のデバイス、回路によって実現され、第1ノードQのレベルを維持でき、且つシフト信号出力端CRまたは第1画素信号出力端OT1の信号出力時にブートストラップ作用を実現できるものであればよい。
例えば、図6A～図6Cに示すように、一部の例において、出力端OPは第2画素信号出力端OT2をさらに含み、出力回路300は第3出力トランジスタM17をさらに含む。出力回路300は第2出力クロック信号端CLKEにさらに接続され、第2出力クロック信号端CLKEは第2出力クロック信号を出力するためのものである。
例えば、第3出力トランジスタM17のゲートは第1ノードQに接続され、第3出力トランジスタM17の第1極は第2出力クロック信号端CLKEに接続されて第2出力クロック信号を受信し、第3出力トランジスタM17の第2極は第2画素信号出力端OT2に接続される。
例えば、第1ノードQが動作電位（例えば、高レベル）にある場合、第3出力トランジスタM17はオンし、第2出力クロック信号は第3出力トランジスタM17を介して第2画素信号出力端OT2に第3出力信号として送信され、複合出力信号は第3出力信号をさらに含む。
例えば、一例において、第1出力クロック信号端CLKDと第2出力クロック信号端CLKEが提供するクロック信号は同一であるため、第1画素信号出力端OT1と第2画素信号出力端OT2出力の信号は同一である。例えば、もう1つの例において、第1出力クロック信号端CLKDと第2出力クロック信号端CLKEが提供する信号は異なるため、第1画素信号出力端OT1が出力する第2出力信号と第2画素信号出力端OT2が出力する第3出力信号は異なり、画素ユニットに複数の異なる駆動信号が提供される。
例えば、図5A～図6Cに示すように、第1制御回路500は第5トランジスタM5と、第6トランジスタM6と、第7トランジスタM7とを含む。第5トランジスタM5のゲートは第1ノードQに接続され、第5トランジスタM5の第1極は第2ノードQBに接続され、第5トランジスタM5の第2極は第2電圧端VGL1に接続されて第2電圧を受信し、第6トランジスタM6のゲートは第1極に接続され、且つ第3電圧端VDD_Aに接続されて第3電圧を受信するように配置され、第6トランジスタM6の第2極は第2ノードQBに接続され、第7トランジスタM7のゲートは第1極に接続され、且つ第4電圧端VDD_Bに接続されて第4電圧を受信するように配置され、第7トランジスタM7の第2極は第2ノードQBに接続される。
例えば、一例において、第3電圧端VDD_Aは直流低レベル信号を提供するように配置され、第4電圧端VDD_Bは直流高レベル信号を提供するように配置されるため、第6トランジスタM6は終始オフし、第7トランジスタM7は終始オンする。例えば、もう1つの例において、第3電圧端VDD_Aと第4電圧端VDD_Bが交替で直流高レベル信号を提供することで、第6トランジスタM6と第7トランジスタM7を交替でオンし、トランジスタの長時間のオンによる性能ドリフトを回避する。例えば、第3電圧端VDD_Aが高レベル信号を提供する時、第4電圧端VDD_Bは低レベル信号を提供し、この時、第6トランジスタM6はオンし、第7トランジスタM7はオフし、第4電圧端VDD_Bが高レベル信号を提供する時、第3電圧端VDD_Aは低レベル信号を提供し、この時、第7トランジスタM7はオンし、第6トランジスタM6はオフする。
例えば、第1ノードQが有効レベル（例えば、高レベル）である場合、第5トランジスタM5はオンし、第5トランジスタM5のチャネル縦横比と、オンした第6トランジスタM6のチャネル縦横比またはオンした第7トランジスタM7のチャネル縦横比との比例関係を設計し、例えば、第5トランジスタM5のチャネル縦横比を、第6トランジスタM6のチャネル縦横比と第7トランジスタM7のチャネル縦横比におけるいずれかよりも大きくすることで、第2ノードQBの電位を低レベルにプルダウンすることができる。第1ノードQが低レベルである場合、第5トランジスタM5はオフして、第6トランジスタM6がオンし、第7トランジスタM7がオフすれば、第6トランジスタM6により第3電圧端VDD_Aによって高められた第3電圧（高レベル）を第2ノードQBに書き入れることで、第2ノードQBの電位を高レベルにプルアップする。第6トランジスタM6がオフし、第7トランジスタM7がオンすれば、第7トランジスタM7により第4電圧端VDD_Bによって高められた第4電圧（高レベル）を第2ノードQBに書き入れて第2ノードQBの電位を高レベルにプルアップする。
例えば、図5A～図6Cに示すように、ノイズ低減回路400は第1ノイズ低減トランジスタM19と、第2ノイズ低減トランジスタM14と、第3ノイズ低減トランジスタM16とを含んでもよい。第1ノイズ低減トランジスタM19のゲートは第2ノードQBに接続され、第1ノイズ低減トランジスタM19の第1極は第1ノードQに接続され、第1ノイズ低減トランジスタM19の第2極は第2電圧端VGL1に接続されて第2電圧を受信し、第2ノイズ低減トランジスタM14のゲートは第2ノードQBに接続され、第2ノイズ低減トランジスタM14の第1極はシフト信号出力端CRに接続され、第2ノイズ低減トランジスタM14の第2極は第2電圧端VGL1に接続されて第2電圧を受信し、第3ノイズ低減トランジスタM16のゲートは第2ノードQに接続され、第3ノイズ低減トランジスタM16の第1極は第1画素信号出力端OT1に接続され、第3ノイズ低減トランジスタM16の第2極は第5電圧端VGL2に接続されて第5電圧を受信する。
例えば、第5電圧端VGL2は第5電圧を提供するように配置され、且つ第5電圧は直流低レベル信号（例えば、クロック信号の低レベル以下）である。例えば、第5電圧端VGL2は接地してもよく、以下の各実施例はこれと同一であるため、改めて説明しない。例えば、一例において、第5電圧端VGL2が提供する第5電圧は第2電圧端VGL1が提供する第2電圧よりも高く、例えば、第2電圧は-10Vであり、第5電圧は-6Vである。もう1つの例において、第5電圧端VGL2の第5電圧は第2電圧端VGL1の第2電圧に等しいため、当該シフトレジスタユニット10は第5電圧端VGLを設けなくてもよく、第3ノイズ低減トランジスタM16の第2極を第2電圧端VGL1に接続して第2電圧を受信する。第5電圧と第2電圧は同一でもよく同一でなくてもよく、これは実際の需要に応じて決められ、本公開の実施例はこれについて限定しない。
例えば、第2ノードQBが有効レベル（例えば、高レベル）である場合、第1ノイズ低減トランジスタM19と、第2ノイズ低減トランジスタM14と、第3ノイズ低減トランジスタM16はいずれもオンし、第1ノードQとシフト信号出力端CRはいずれも第2電圧端VGL1に接続されることで、第2電圧端VGL1の第2電圧により第1ノードQの電位とシフト信号出力端CRの電位を低電位にプルダウンし、第1画素信号出力端OT1は第5電圧端VGL2に接続されることで、第5電圧端VGL2の第5電圧により第1画素信号出力端OT1の電位を低電位にプルダウンする。これにより、第1ノードQと、シフト信号出力端CRと、第1画素信号出力端OT1のノイズを低減する。なお、本公開の各実施例において、出力端OPが複数の第1画素信号出力端OT1および/または複数のシフト信号出力端CRを含む場合、ノイズ低減回路400も対応する形で複数のシフト信号出力端CRと/または複数の第1画素信号出力端OT1に1対1で対応して接続される複数のトランジスタを含むことで、複数のシフト信号出力端CRおよび/または複数の第1画素信号出力端OT1に対してノイズを低減する。
例えば、図6A～図6Cに示すように、一部の例において、出力端OPが第2画素信号出力端OT2をさらに含む場合、ノイズ低減回路400は第4ノイズ低減トランジスタM18をさらに含む。第4ノイズ低減トランジスタM18のゲートは第2ノードQBに接続され、第4ノイズ低減トランジスタM18の第1極は第2画素信号出力端OT2に接続され、第4ノイズ低減トランジスタM18の第2極は第5電圧端VGL2に接続されて第5電圧を受信する。例えば、第2ノードQBが有効レベル（例えば、高レベル）である場合、第4ノイズ低減トランジスタM18はオンし、第2画素信号出力端OT2は第5電圧端VGL2に接続されることで、第5電圧端VGL2の第5電圧により第2画素信号出力端OT2の電位を低電位にプルダウンする。これにより第2画素信号出力端OT2のノイズを低減する。
例えば、図5B、5C、6B、6Cに示すように、第2制御回路600は第8トランジスタM8を含み、第1クロック信号端CLKAは第1クロック信号を提供し、第1制御信号は第1クロック信号を含み、即ち、第1クロック信号端CLKAは前記のブランキングプルダウン制御端Con1と同等である。第8トランジスタM8のゲートは第1クロック信号端CLKAに接続されて第1クロック信号を受信し、第8トランジスタM8の第1極は第2ノードQBに接続され、第8トランジスタM8の第2極は第2電圧端VGL1に接続されて第2電圧を受信する。例えば、1フレームのブランキング期間において第1クロック信号が有効レベル（例えば、高レベル）である場合、第8トランジスタM8はオンし、第2ノードQBは第2電圧端VGL1に接続され、第2電圧端VGL1が提供する第2電圧は第2ノードQBに書き込まれて第2ノードQBを低レベルにプルダウンする。
例えば、図5C、図6Cに示すように、第3制御回路700は第11トランジスタM11を含む。第11トランジスタM11のゲートは表示プルダウン制御端Con2に接続されて第2制御信号を受信するように配置され、第11トランジスタM11の第1極は第2ノードQBに接続されるように配置され、第11トランジスタM11の第2極は第2電圧端VGL1に接続されて第2電圧を受信するように配置される。例えば、1フレームの表示期間において、第2制御信号が有効レベル（例えば、高レベル）である場合、第11トランジスタM11はオンし、第2ノードQBは第2電圧端VGL1に接続され、第2電圧端VGL1が提供する第2電圧は第2ノードQBに書き込まれて第2ノードQBを低レベルにプルダウンする。
例えば、一例において、複数のシフトレジスタユニット10が縦続接続されている場合、第m1段目のシフトレジスタユニット10のシフト信号出力端CRは第m1+2段目のシフトレジスタユニット10の第2制御信号端Con2に接続されることで、第m1段目のシフトレジスタユニット10のシフト信号出力端CRの出力信号を第m1+2段目のシフトレジスタユニット10の第2制御信号とする。ここで、m1は0よりも大きい整数である。勿論、本公開の実施例はこれに限定されず、表示プルダウン制御端Con2は単独で設置された信号線に接続されてもよい。
例えば、図5A～図6Cに示すように、ブランキングリセット回路800は第9トランジスタM9を含む。第9トランジスタM9のゲートはブランキングリセット信号端TRに接続されてブランキングリセット信号を受信し、第9トランジスタM9の第1極は第1ノードQに接続され、第9トランジスタM9の第2極は第2電圧端VGL1に接続されて第2電圧を受信する。例えば、1フレームのブランキング期間において、ブランキングリセット信号が有効レベル（例えば、高レベル）である場合、第9トランジスタM9はオンし、第1ノードQは第2電圧端VGL1に接続され、第2電圧端VGL1が提供する第2電圧が第1ノードQに書き込まれて第1ノードQに対するリセットを実現する。
例えば、図5A～図6Cに示すように、表示リセット回路900は第10トランジスタM10を含む。第10トランジスタM10のゲートは表示リセット信号端STDに接続されて表示リセット信号を受信し、第10トランジスタM10の第1極は第1ノードQに接続され、第10トランジスタM10の第2極は第2電圧端VGL1に接続されて第2電圧を受信する。例えば、1フレームの表示期間において、表示リセット信号が有効レベル（例えば、高レベル）である場合、第10トランジスタM10はオン、第1ノードQは第2電圧端VGL1に接続され、第2電圧端VGL1が提供する第2電圧が第1ノードQに書き込まれて第1ノードQに対するリセットを実現する。
例えば、一例において、複数のシフトレジスタユニット10が縦続接続されている場合、第m2+3段目のシフトレジスタユニット10のシフト信号出力端CRは第m2段目のシフトレジスタユニット10の表示リセット信号端STDに接続されることで、第m2+3段目のシフトレジスタユニット10のシフト信号出力端CRの出力信号を第m2段目のシフトレジスタユニット10の表示リセット信号とする。ここで、m2は0よりも大きい整数である。勿論、本公開の実施例はこれに限定されず、表示リセット信号端STDは単独で設置された信号線に接続されてもよい。
なお、本公開の実施例において、ブランキング入力回路100、表示入力回路200、出力回路300、ノイズ低減回路400、第1制御回路500、第2制御回路600、第3制御回路700、ブランキングリセット回路800、表示リセット回路900等の具体的な実現方式は上記に記載の方式に限定されず、いかなる適切な実現方法であってもよく、例えば、当業者が熟知している常規接続方法であってもよく、相応の機能を実現できるものであればよいと当業者は理解できる。上記例は本公開の請求範囲を限定するものではない。実際の応用において、当業者は状況に応じて上記各回路における1つまたは複数を使用するかまたは使用しないというように選択することができ、前記各回路に基づく種々の組み合わせ変形はいずれも本公開の原理を逸脱せず、これについては改めて説明しない。
図7は図2に示すシフトレジスタユニットのさらに別の回路構造図である。例えば、図7に示すように、漏電防止回路をさらに含むということを除いて、当該実施例のシフトレジスタユニット10は図5Aに記載のシフトレジスタユニット10とほぼ同一である。図5Aに示すシフトレジスタユニット10では、第2コンデンサC2を用いて第1ノードQの電位を維持することができる。例えば、図5Aに示すように、第1ノードQの電位が高レベルに維持される時、シフトレジスタユニット10における一部のトランジスタ（例えば、第9トランジスタM9と、第10トランジスタM10と、第1ノイズ低減トランジスタM19）の第1極は第1ノードQに接続され、これらトランジスタの第2極は低レベルの信号線に接続される。これらトランジスタのゲートが非導通信号を受信した場合でも、これらトランジスタの第1極と第2極との間には電圧差があるため、漏電の現象が発生する可能性もあり、これにより第1ノードQの電位の維持効果は悪くなる。従って、図7に示すシフトレジスタユニット10では漏電防止回路を追加して、第1ノードQの電位に対する維持効果を改善する。
例えば、図7に示すように、第1漏電防止回路は第1漏電防止トランジスタM20と、第2漏電防止トランジスタM9bと、第3漏電防止トランジスタM10bと、第4漏電防止トランジスタM19bとを含んでもよい。第1漏電防止回路は第1ノードQが高レベルである場合、第1ノードQにおける電荷が第9トランジスタM9aと、第10トランジスタM10aと、第1ノイズ低減トランジスタM19aとを介して第2電圧端VGL1へ漏電することを防止するように配置される。第2漏電防止トランジスタM9bを例とすると、第2漏電防止トランジスタM9bのゲートは第9トランジスタM9aのゲートに接続され（即ち、第2漏電防止トランジスタM9bのゲートはブランキングリセット信号端TRに接続される）、第2漏電防止トランジスタM9bの第1極は第1ノードQに接続され、第2漏電防止トランジスタM9bの第2極は第9トランジスタM9aの第1極に接続され、第2漏電防止トランジスタM9bの第2極は第1漏電防止トランジスタM20の第2極にさらに接続される。第1漏電防止トランジスタM20のゲートは第1ノードQに接続され、第1漏電防止トランジスタM20の第1極は第6電圧端VDDに接続される。
例えば、第1ノードQが高レベルである場合、第1漏電防止トランジスタM20は第1ノードQの制御のもとでオンし、第6電圧（高電圧）を第2漏電防止トランジスタM9bの第2極に書き入れて第2漏電防止トランジスタM9bの第1極と第2極をいずれも高レベルの状態にすることで、第1ノードQにおける電荷が第9トランジスタM9aを介して漏電することを防止する。この時、第9トランジスタM9aのゲートは第2漏電防止トランジスタM9bのゲートに接続されるため、第9トランジスタM9aと第2漏電防止トランジスタM9bの組み合わせは図5A～図6Cに示す第9トランジスタM9と同一の機能を実現できるとともに、漏電防止の効果を有する。同様に、第3漏電防止トランジスタM10bと第4漏電防止トランジスタM19bを用いて漏電を防止する原理は第2漏電防止トランジスタM9bを用いて漏電を防止する原理と類似しているため、ここでは改めて説明しない。
なお、本公開の実施例が提供する、漏電防止機能を有する回路の実施例によれば、実際の状況に応じてシフトレジスタユニット10における1つまたは複数のトランジスタを選択して漏電防止の回路構造を追加できると当業者は理解することができる。図7では漏電防止回路を含む例示的な回路構造が示されているに過ぎず、本公開の実施例に対する限定とはならない。このほか、本公開の各実施例の説明において、第1ノードQ、第2ノードQB、制御ノードH等は実際に存在する部材を表しているのではなく、回路図における関連接続の合流点を表す。
なお、本公開の実施例において用いるトランジスタは薄膜トランジスタ、電界効果トランジスタまたは特性が同一であるその他のスイッチング素子であってもよく、本公開の実施例では薄膜トランジスタを例として説明する。ここで用いるトランジスタのソース、ドレインは構造上対称であってよいため、そのソース、ドレインは構造に区別がなくてもよい。本公開の実施例では、トランジスタのゲート以外の両極を区別するために、そのうちの1つの極を第1極、もう1つの極を第2極として直接記載する。
このほか、本公開の実施例におけるトランジスタはいずれもN型トランジスタを例として説明する。この時、トランジスタの第1極はドレイン、第2極はソースである。なお、本公開はこれを含むがこれに限らない。例えば、本公開の実施例が提供するシフトレジスタユニット10における1つまたは複数のトランジスタはP型トランジスタを用いてもよく、この時、トランジスタの第1極はソース、第2極はドレインであり、類型が選択されたトランジスタの各極は本公開の実施例における相応のトランジスタの各極を参照して対応して接続すればよく、対応する電圧端が、対応する高電圧または低電圧を提供できるものであればよい。N型トランジスタを用いる時に、酸化インジウムガリウム亜鉛（Indium Gallium Zinc Oxide、IGZO）を用いて薄膜トランジスタの活性層とすることは、低温ポリシリコン（Low Temperature Poly Silicon、LTPS）またはアモルファスシリコン（例えば水素化アモルファスシリコン）を薄膜トランジスタの活性層とすることとの比較において、トランジスタの寸法を効果的に小さくすることができ、電流の漏れを防止できる。
図8は本公開の一部の実施例が提供するシフトレジスタユニットの信号タイミングチャートである。以下では図8に示す信号タイミングチャートを組み合わせて、図6Aに示すシフトレジスタユニット10の動作原理について説明し、さらに、ここでは各トランジスタがN型トランジスタであるということを例として説明するが、本公開の実施例はこれに限定されない。
図8および以下の記載において、1Fは第1フレームのタイミングを表す。DSは1フレームの表示期間を表し、BLは1フレームのブランキング期間を表す。STU1、STU2、TR、VDD_A、VDD_B、CLKA、CLKD、CLKE、OT1、OT2、CR等は対応する信号端を表し、対応する信号を表すものでもある。以下の各実施例はこれと同一であるため、改めて説明しない。
例えば、初期段階0においてブランキングリセット信号TRと第1クロック信号CLKAは高レベルであり、第9トランジスタM9はオンし、第2電圧端VGL1の第2電圧は第9トランジスタM9を介して第1ノードQに書き込まれて第1ノードQをリセットする。第3電圧VDD_Aは低高レベル信号であり、第4電圧VDD_Bは高レベル信号であるため、第6トランジスタM6はオフし、第7トランジスタM7はオンし、第4電圧VDD_Bは第7トランジスタM7を介して第2ノードQBに書き込まれ、第2ノードQBの電位が高レベルにプルアップされる。これにより、第1ノイズ低減トランジスタM19がオンすることで、第1ノードQに対して補助プルダウンを行い、第1ノードQの電位を低レベルにする。第3トランジスタM3もオンするため、制御ノードHもリセットされる。
例えば、表示期間DSでは、第1段階1において表示入力信号端STU2は高レベルであり、第4トランジスタM4はオンし、表示制御信号（例えば、第6電圧端VDDが提供する高レベルの第6電圧）は第4トランジスタM4を介して第1ノードQに書き込まれ、第2コンデンサC2に記憶される。表示リセット信号STD（図示しない）と第1クロック信号CLKAはいずれも低レベル信号であり、第10トランジスタM10と第3トランジスタM3はいずれもオフする。第1ノードQは高レベルであるため、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17とはいずれもオンし、第1出力クロック信号CLKDは第1出力トランジスタM13と第2出力トランジスタM15を介してシフト信号出力端CRと第1画素信号出力端OT1とにそれぞれ出力され、第2出力クロック信号CLKEは第3出力トランジスタM17を介して第2画素信号出力端OT2に出力される。しかし、第1出力クロック信号CLKDと第2出力クロック信号CLKEはいずれも低レベル信号であるため、シフト信号出力端CRと、第1画素信号出力端OT1と、第2画素信号出力端OT2はいずれも低レベル信号を出力する。このほか、第1ノードQは高レベルであり、第5トランジスタM5はオンするため、第2ノードQBの電位を低レベルにプルダウンする。
例えば、第2段階2では第1ノードQが高レベルを保持し、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17はオンを保持し、第1出力クロック信号CLKDと第2出力クロック信号CLKEはいずれも高レベルになるため、シフト信号出力端CRと、第1画素信号出力端OT1と、第2画素信号出力端OT2はいずれも高レベル信号を出力する。第2コンデンサC2のブートストラップ効果により、第1ノードQの電位はさらに高く引き上げられ、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17はより十分にオンする。例えば、シフト信号出力端CRが出力する高レベル信号は上下段のシフトレジスタユニットの走査シフトに用いられ、第1画素信号出力端OT1と第2画素信号出力端OT2から出力された高レベル信号は駆動表示パネルにおけるサブ画素ユニットの表示に用いることができる。
例えば、図6Aに示す例において、本段のシフトレジスタユニットの第2補償制御信号端OE2は本段のシフトレジスタユニットのシフト信号出力端CRに接続することができる。第2段階2において第1補償制御信号OE1は高レベル信号であり、第1トランジスタM1はオンし、シフト信号出力端CRが出力する信号も高レベル信号である。言い換えれば、第2補償制御信号OE2は高レベル信号であるため、第2トランジスタM2もオンし、ブランキング制御信号（例えば、第6電圧端VDDが提供する高レベルの第6電圧）は第1トランジスタM1と第2トランジスタM2を介して制御ノードHに書き込まれ、制御ノードHのレベルは高レベルになる。なお、第1コンデンサC1は高レベルのブランキング制御信号を記憶して1フレームの表示期間が終了するまで保持でき、ブランキング期間において使用される。
例えば、第3段階3では、第1出力クロック信号CLKDと第2出力クロック信号CLKEとが低レベルになり、シフト信号出力端CRと第1画素信号出力端OT1はいずれも第1出力クロック信号端CLKDを介して放電し、これによりシフト信号出力端CRと第1画素信号出力端OT1のリセットを完成する。第2画素信号出力端OT2は第2出力クロック信号端CLKEを介して放電し、これにより第2画素信号出力端OT2のリセットを完成する。この時、シフト信号出力端CRと、第1画素信号出力端OT1と、第2画素信号出力端OT2とはいずれも低レベル信号を出力するため、第2コンデンサC2のブートストラップ作用で第1ノードQの電位は少し下がるものの依然として高レベルを保持し、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17は依然としてオンを保持し、第1出力クロック信号端CLKDの低レベルはシフト信号出力端CRと第1画素信号出力端OT1に出力され、第2出力クロック信号端CLKEの低レベルは第2画素信号出力端OT2に出力され、これにより出力端OPのリセットを実現する。
例えば、第4段階4において表示リセット信号STD（図示しない）は高レベル信号であり、第10トランジスタM10がオンすることで、第2電圧端VGL2の第2電圧が第1ノードQに書き込まれて第1ノードQをリセットする。第1ノードQのレベルは低レベルになるため、第5トランジスタM5はオフし、第3電圧VDD_Aは高レベル信号であり、第4電圧VDD_Bは低レベル信号であり、これにより、第6トランジスタM6はオフし、第7トランジスタM7はオンし、第4電圧VDD_Bは第7トランジスタM7を介して第2ノードQBに書き込まれ、第2ノードQBは高レベルにプルアップされて第1ノイズ低減トランジスタM19はオンし、さらに第1ノードQに対してノイズを低減させる。第2ノイズ低減トランジスタM14と、第3ノイズ低減トランジスタM16と、第4ノイズ低減トランジスタM18も第2ノードQBの高レベルの制御のもとでオンし、シフト信号出力端CRと、第1画素信号出力端OT1と、第2画素信号出力端OT2に対してノイズを低減させる。
例えば、上記第1段階1～第4段階4において第1クロック信号CLKAは終始低レベルを保持し、第3トランジスタM3はオフ状態にあるため、制御ノードHと第1ノードQを隔離し、制御ノードHのレベルが表示期間の出力信号に影響することを回避する。図8に示すように、第1ノードQのレベルは塔状波形を呈し、シフト信号出力端CRの出力信号のプルアップとリセットはいずれも第1出力トランジスタM13により実現され、第1画素信号出力端OT1の出力信号のプルアップとリセットはいずれも第2出力トランジスタM15により実現され、第2画素信号出力端OT2の出力信号のプルアップとリセットはいずれも第3出力トランジスタM17により実現され、第2ノイズ低減トランジスタM14はシフト信号出力端CRの出力信号に対してプルダウンの補助的役割を果たし、第3ノイズ低減トランジスタM16は第1画素信号出力端OT1の出力信号に対してプルダウンの補助的役割を果たし、第4ノイズ低減トランジスタM18は第2画素信号出力端OT2の出力信号に対してプルダウンの補助的役割を果たすため、第2ノイズ低減トランジスタM14と、第3ノイズ低減トランジスタM16と、第4ノイズ低減トランジスタM18の体積を減らすことができ、回路板の面積の縮小に有利である。
例えば、ブランキング期間BLにおいて、第5段階5では、第1コンデンサC1の保持作用により、制御ノードHは依然として高レベルを保持し、第1クロック信号CLKAは高レベル信号であり、第3トランジスタM3はオンする。ブランキング制御信号は第3トランジスタM3を介して第1ノードQに充電し、第1ノードQを高電位にプルアップする。第5トランジスタM5は第1ノードQの制御のもとでオンし、第2ノードQBは低レベルにプルダウンされる。第1ノードQのレベルは高レベルであり、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17はいずれもオンされるため、第1出力クロック信号CLKDは第1出力トランジスタM13と第2出力トランジスタM15を介してシフト信号出力端CRと第1画素信号出力端OT1にそれぞれ出力され、第2出力クロック信号CLKEは第3出力トランジスタM17を介して第2画素信号出力端OT2に出力される。しかし、第1出力クロック信号CLKDと第2出力クロック信号CLKEはいずれも低レベル信号であるため、シフト信号出力端CRと、第1画素信号出力端OT1と、第2画素信号出力端OT2はいずれも低レベル信号を出力する。
例えば、第6段階6では、第1クロック信号CLKAは低レベルになり、第3トランジスタM3はオフされるため、第1ノードQは第3トランジスタM3を通じて漏電することはない。第1ノードQは高レベルに保持され、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17はオンを保持し、第1出力クロック信号CLKDは高レベルになるため、シフト信号出力端CRと第1画素信号出力端OT1はいずれも高レベル信号を出力する。第2コンデンサC2のブートストラップ効果により、第1ノードQの電位はさらに高く引き上げられ、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17をより十分に導通する。例えば、第1画素信号出力端OT1が出力する信号は表示パネルのサブ画素ユニットにおけるセンストランジスタの駆動に用いられ、外部補償を実現する。第2出力クロック信号CLKEがパルス信号を出力するため、第2画素信号出力端OT2もパルス信号を出力する。なお、第6段階6では、第2画素信号出力端OT2が出力する信号は実際の応用に応じて設計することができ、本公開はこれについて限定しない。
例えば、第7段階7において第1出力クロック信号CLKDと第2出力クロック信号CLKEは低レベルになり、シフト信号出力端CRと第1画素信号出力端OT1はいずれも第1出力クロック信号端CLKDを介して放電することができ、これによりシフト信号出力端CRと第1画素信号出力端OT1のリセットを完成する。第2画素信号出力端OT2は第2出力クロック信号端CLKEを介して放電し、これにより第2画素信号出力端OT2のリセットを完成する。この時、シフト信号出力端CRと、第1画素信号出力端OT1と、第2画素信号出力端OT2はいずれも低レベル信号を出力する。第2コンデンサC2のブートストラップ作用のため第1ノードQの電位は少し下がるものの依然として高レベルを保持し、第1出力トランジスタM13と、第2出力トランジスタM15と、第3出力トランジスタM17は依然としてオンを保持し、第1出力クロック信号端CLKDの低レベルはシフト信号出力端CRと第1画素信号出力端OT1に出力され、第2出力クロック信号端CLKEの低レベルは第2画素信号出力端OT2に出力されるため、出力端OPのリセットが実現する。
例えば、第8段階8においてブランキングリセット信号TRと第1クロック信号CLKAは高レベルであり、第9トランジスタM9はオンし、第2電圧端VGL1の第2電圧は第9トランジスタM9を介して第1ノードQに書き込まれて第1ノードQをリセットし、第3トランジスタM3も導通され、第2電圧端VGL1の第2電圧は第9トランジスタM9と第3トランジスタM3を介して制御ノードHに書き込まれ、これにより制御ノードHもリセットされる。従って、制御ノードHが高レベルを保持する時間を短くして、制御ノードHに接続されたトランジスタの閾値電圧のドリフト（例えばポジティブドリフト）のリスクを低減し、当該回路の信頼性の向上に役立つ。
なお、表示期間DSとブランキング期間BLの動作過程に関する上記記載では、シフトレジスタユニットが2つの画素信号出力端（即ち、第1画素信号出力端OT1と第2画素信号出力端OT2）を含むことを例として説明したが、これに限らず、当該シフトレジスタユニットは画素信号出力端を1つのみ（例えば、第1画素信号出力端OT1）含むことができる。当該シフトレジスタユニットが第1画素信号出力端OT1のみを含んでよい時、シフトレジスタユニットの動作過程は上記動作過程と類似しており、第2画素信号出力端OT2の関連記載を省くだけで良く、ここでは改めて説明しない。
注目に値するのは、本公開の実施例において、例えば、各回路がN型トランジスタである場合、「プルアップ」という技術用語は1つのノードまたは1つのトランジスタの1つの電極に充電することで、当該ノードまたは当該電極のレベルの絶対値を高くして、対応するトランジスタの操作（例えば、オン）を実現するということを表し、「プルダウン」は1つのノードまたは1つのトランジスタの1つの電極を放電することで、当該ノードまたは当該電極のレベルの絶対値を低くして、対応するトランジスタの操作（例えば、オフ）を実現するということを表す。「動作電位」という技術用語は当該ノードが高電位であり、1つのトランジスタのゲートが当該ノードに接続された時に、当該トランジスタがオンするということを表し、「非動作電位」という技術用語は当該ノードが低電位であり、1つのトランジスタのゲートが当該ノードに接続された時に、当該トランジスタはオフするということを表す。さらに、例えば、各回路がP型トランジスタである場合、「プルアップ」という技術用語は1つのノードまたは1つのトランジスタの1つの電極を放電することで、当該ノードまたは当該電極のレベルの絶対値を低くして、対応するトランジスタの操作（例えば、オン）を実現するということを表し、「プルダウン」は1つのノードまたは1つのトランジスタの1つの電極に充電することで、当該ノードまたは当該電極のレベルの絶対値を高くして、対応するトランジスタの操作（例えば、オフ）を実現するということを表し、「動作電位」という技術用語は当該ノードが低電位であり、トランジスタのゲートが当該ノードに接続された時に、当該トランジスタがオンするということを表し、「非動作電位」という技術用語は当該ノードが高電位であり、トランジスタのゲートが当該ノードに接続された時に、当該トランジスタがオフするということを表す。
本公開の少なくとも一部の実施例はゲート駆動回路をさらに提供する。当該ゲート駆動回路は本公開のいずれかの実施例に記載のシフトレジスタユニットを含む。当該ゲート駆動回路の回路構造は簡単で、ランダム補償を実現でき、ラインごとの順次補償による走査線とパネルの輝度偏差を回避し、表示の均一性を高め、表示効果を向上させる。
図9は本公開の一部の実施例が提供するゲート駆動回路の概略ブロック図であり、図10Aは本公開の一部の実施例が提供するブランキング入力回路と表示入力回路の回路構造図であり、図10Bは本公開の一部の実施例が提供するもう1つのブランキング入力回路と表示入力回路の回路構造図であり、図10Cは本公開のさらなる一部の実施例が提供するブランキング入力回路と表示入力回路の回路構造図であり、図10Dは本公開のさらなる一部の実施例が提供するもう1つのブランキング入力回路と表示入力回路の回路構造図であり、図10Eは本公開のさらなる一部の実施例が提供するさらに別のブランキング入力回路と表示入力回路の回路構造図である。
例えば、図9に示すように、当該ゲート駆動回路20は複数の縦続接続されているシフトレジスタユニット（例えば、A1、A2、A3、A4等）を含む。複数のシフトレジスタユニットの数は限定されず、実際の需要に応じて決めることができる。例えば、シフトレジスタユニットは本公開のいずれかの実施例に記載のシフトレジスタユニット10を用いる。例えば、ゲート駆動回路20において、一部のまたはすべてのシフトレジスタユニットは本公開のいずれかの実施例に記載のシフトレジスタユニット10を用いることができる。例えば、当該ゲート駆動回路20は薄膜トランジスタと同様の製作過程の技術を用いて表示装置のアレイ基板に直接集成して、プログレッシブスキャン駆動機能を実現することができる。これらシフトレジスタユニットの第1画素信号出力端OT1は複数の第1ゲート線（例えば、G11、G21、G31、G41等）とそれぞれ1対1で対応して接続され、これらシフトレジスタユニットの第2画素信号出力端OT2は複数の第2ゲート線（例えば、G12、G22、G32、G42等）とそれぞれ1対1で対応して接続される。
例えば、各シフトレジスタユニットは表示入力信号端STU2、第1クロック信号端CLKA（即ブランキング入力信号端STU1）、第1補償制御信号端OE1、第2補償制御信号端OE2、第1出力クロック信号端CLKD、第2出力クロック信号端CLKE、表示リセット信号端STD、シフト信号出力端CR、第1画素信号出力端OT1、第2画素信号出力端OT2等を含む。
例えば、図9に示すように、ゲート駆動回路20は第1サブクロック信号線CLK_1と、第2サブクロック信号線CLK_2と、第3サブクロック信号線CLK_3と、第4サブクロック信号線CLK_4とをさらに含む。各段のシフトレジスタユニットと上記各サブクロック信号線の接続方式は以下の通りであり、またここから類推される。
例えば、図9に示すように、第4n1-3段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）の第1出力クロック信号端CLKDは第1サブクロック信号線CLK_1に接続され、第4n1-2段目のシフトレジスタユニット（例えば、第2段目のシフトレジスタユニットA2）の第1出力クロック信号端CLKDは第2サブクロック信号線CLK_2に接続され、第4n1-1段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の第1出力クロック信号端CLKDは第3サブクロック信号線CLK_3に接続され、第4n1段目のシフトレジスタユニット（例えば、第4段目のシフトレジスタユニットA4）の第1出力クロック信号端CLKDは第4サブクロック信号線CLK_4に接続され、n1は0よりも大きい整数である。
例えば、図9に示すように、ゲート駆動回路20は第5サブクロック信号線CLK_5と、第6サブクロック信号線CLK_6と、第7サブクロック信号線CLK_7と、第8サブクロック信号線CLK_8とをさらに含む。各段のシフトレジスタユニットと上記各サブクロック信号線の接続方式は以下の通りであり、またここから類推される。
例えば、図9に示すように、第4n1-3段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）の第2出力クロック信号端CLKEは第5サブクロック信号線CLK_5に接続され、第4n1-2段目のシフトレジスタユニット（例えば、第2段目のシフトレジスタユニットA2）の第2出力クロック信号端CLKEは第6サブクロック信号線CLK_6に接続され、第4n1-1段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の第2出力クロック信号端CLKEは第7サブクロック信号線CLK_7に接続され、第4n1段目のシフトレジスタユニット（例えば、第4段目のシフトレジスタユニットA4）の第2出力クロック信号端CLKEは第8サブクロック信号線CLK_8に接続される。
例えば、図9に示すように、ゲート駆動回路20はブランキング入力クロック信号線CLK_9をさらに含み、ブランキング入力クロック信号線CLK_9は各段のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1、第2段目のシフトレジスタユニットA2、第3段目のシフトレジスタユニットA3、第4段目のシフトレジスタユニットA4）の第1クロック信号端CLKA（即ブランキング入力信号端STU1）に接続されるように配置される。
例えば、図9、図10A～図10Eに示すように、一部の例において、各段のシフトレジスタユニットのブランキング入力信号端STU1は第1クロック信号端CLKAに接続され、即ち、第1クロック信号端CLKAは各段のシフトレジスタユニットのブランキング入力信号端STU1と同等である。最後の3段のシフトレジスタユニットを除いて、第n2段目のシフトレジスタユニット10（例えば、第1段目のシフトレジスタユニットA1）の表示リセット信号端STDは第n2+3段目のシフトレジスタユニット10（例えば、第4段目のシフトレジスタユニットA4）のシフト信号出力端CRに接続される。例えば、当該ゲート駆動回路20が4つのシフトレジスタユニットのみを含む場合、第1段目のシフトレジスタユニットA1の表示リセット信号端STDは第4段目のシフトレジスタユニットA4のシフト信号出力端CRに接続され、第2段目のシフトレジスタユニットA2の表示リセット信号端STD、第3段目のシフトレジスタユニットA3の表示リセット信号端STD、第4段目のシフトレジスタユニットA4の表示リセット信号端STDは複数の単独で設置されたリセット信号線にそれぞれ接続することができる。第1段目のシフトレジスタユニットA1と第2段目のシフトレジスタユニットA2を除いて、第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の表示入力信号端STU2は第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRに接続され、n2は0よりも大きい整数である。例えば、第1段目のシフトレジスタユニットA1の表示入力信号端STU2および第2段目のシフトレジスタユニットA2の表示入力信号端STU2はいずれも入力信号線STUに接続され、例えば、トリガ信号STVを受信する。
例えば、図9、10Aに示すように、各段のシフトレジスタユニットの第1補償制御信号端OE1は外部ランダム信号を受信し、第n2+2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）の第2補償制御信号端OE2は第n2+2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRに接続され、即ち、第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号を第n2+2段目のシフトレジスタユニットの第2補償制御信号とする。第1段目のシフトレジスタユニットA1と第2段目のシフトレジスタユニットA2を除いて、第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の表示入力信号端STU2と第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRが接続され、n2は0よりも大きい整数である。
例えば、図10Bに示すように、一部の例において、各段のシフトレジスタユニットの第1補償制御信号端OE1は外部ランダム信号を受信し、第1段目のシフトレジスタユニットA1と第2段目のシフトレジスタユニットA2を除いて、第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の第2補償制御信号端OE2は第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRに接続され、即ち、第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号を第n2+2段目のシフトレジスタユニットの第2補償制御信号とする。第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の表示入力信号端STU2と第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRが接続され、n2は0よりも大きい整数である。
例えば、図10Cに示すように、一部の例において、各段のシフトレジスタユニットの第1補償制御信号端OE1は外部ランダム信号を受信し、最後の三段のシフトレジスタユニットを除いて、第n2+3段目のシフトレジスタユニット（例えば、第4段目のシフトレジスタユニットA4）のシフト信号出力端CRは第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）の第2補償制御信号端OE2に接続され、即ち、第n2+3段目のシフトレジスタユニットのシフト信号出力端が出力する信号を第n2段目のシフトレジスタユニットの第2補償制御信号とする。第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の表示入力信号端STU2と第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRが接続され、n2は0よりも大きい整数である。
例えば、図10Dに示すように、一部の例において、各段のシフトレジスタユニットの第2補償制御信号端OE2は外部ランダム信号を受信し、第1段目のシフトレジスタユニットA1と第2段目のシフトレジスタユニットA2を除いて、第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の第1補償制御信号端OE1は第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRに接続され、即ち、第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号を第n2+2段目のシフトレジスタユニットの第1補償制御信号とする。第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の表示入力信号端STU2と第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRが接続され、n2は0よりも大きい整数である。
例えば、図10Eに示すように、一部の例において、第1段目のシフトレジスタユニットA1と第2段目のシフトレジスタユニットA2を除いて、第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRは第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の第2補償制御信号端OE2に接続され、即ち、第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号を前記第n2+2段目のシフトレジスタユニットの第2補償制御信号とする。第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRは第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）のブランキング制御信号端BPと表示制御信号端DPとに接続され、即ち、第n2段目のシフトレジスタユニットのシフト信号出力端が出力する信号をさらに第n2+2段目のシフトレジスタユニットのブランキング制御信号と表示制御信号とする。第n2+2段目のシフトレジスタユニット（例えば、第3段目のシフトレジスタユニットA3）の表示入力信号端STU2と第n2段目のシフトレジスタユニット（例えば、第1段目のシフトレジスタユニットA1）のシフト信号出力端CRがさらに接続され、n2は0よりも大きい整数である。
例えば、図10Eに示すように、第n2段目のシフトレジスタユニットのシフト信号出力端CRが第n2+2段目のシフトレジスタユニットのブランキング制御信号端BPに接続される場合、各シフトレジスタユニットは第2漏電防止回路をさらに含んでもよく、第2漏電防止回路は第5漏電防止トランジスタM4bと第6漏電防止トランジスタM21とを含んでもよい。第2漏電防止回路は、第1ノードQが高レベルである時、第1ノードQにおける電荷が第4トランジスタM4aを介して漏電することを防止するように配置される。第5漏電防止トランジスタM4bのゲートは第4トランジスタM4aのゲートに接続され（即ち、第n2+2段目のシフトレジスタユニットの第5漏電防止トランジスタM4bのゲートは第n2段目のシフトレジスタユニットのシフト信号出力端CRに接続される）、第5漏電防止トランジスタM4bの第1極は第4トランジスタM4aの第2極に接続され、第5漏電防止トランジスタM4bの第2極は第1ノードQに接続される。第6漏電防止トランジスタM21のゲートは第1ノードQに接続され、第6漏電防止トランジスタM21の第1極は第6電圧端VDDに接続され、第6漏電防止トランジスタM21の第2極は第5漏電防止トランジスタM4bの第1極に接続される。同様に、第2漏電防止回路を用いて漏電を防止する原理は第1漏電防止回路を用いて漏電を防止する原理と類似しているため、ここでは改めて説明しない。
例えば、ゲート駆動回路20はタイミングコントローラT-CONをさらに含んでもよく、タイミングコントローラT-CONは、例えば、各段のシフトレジスタユニットに上記各クロック信号を提供するように配置され、タイミングコントローラT-CONはトリガ信号とリセット信号を提供するようにさらに配置されてもよい。なお、タイミングコントローラT-CONが提供する複数のクロック信号同士の位相関係は実際の需要に応じて決められ、異なる例においては、異なる配置に応じてより多くのクロック信号をさらに提供することができる。例えば、当該ゲート駆動回路20は複数の電圧線をさらに含み、これにより各段のシフトレジスタユニットに複数の電圧信号を提供する。
例えば、当該ゲート駆動回路20を用いて表示パネルを駆動する時、当該ゲート駆動回路20を表示パネルの一側に設置することができる。勿論、表示パネルの両側に当該ゲート駆動回路20をそれぞれ設置することで、両辺での駆動を実現し、本公開の実施例はゲート駆動回路20の設置方法について限定しない。例えば、表示パネルの一側にゲート駆動回路20を設置して奇数行のゲート線の駆動に用い、表示パネルの他の一側にゲート駆動回路20を設置して偶数行のゲート線の駆動に用いることができる。
図11は本公開の一部の実施例が提供するゲート駆動回路の信号タイミングチャートであり、当該信号タイミングチャートは図9に示すゲート駆動回路20のタイミングであり、当該ゲート駆動回路20におけるシフトレジスタユニットは図6Aに示すシフトレジスタユニット10である。ゲート駆動回路20の動作原理は本公開の実施例におけるシフトレジスタユニット10についての対応記載を参考にすることができるため、重複部分については改めて説明しない。
なお、図11において、Q<5>とQ<6>はゲート駆動回路20における第5段目と第6段目のシフトレジスタユニットの第1ノードQをそれぞれ表す。OT1<5>とOT2<5>はゲート駆動回路20における第5段目のシフトレジスタユニットの第1画素信号出力端OT1と第2画素信号出力端OT2をそれぞれ表し、OT1<6>とOT2<6>はゲート駆動回路20における第6段目のシフトレジスタユニットの第1画素信号出力端OT1と第2画素信号出力端OT2をそれぞれ表す。MFは第Mフレームを表し、Mは正の整数である。DSは1フレームにおける表示期間を表し、BLは1フレームにおけるブランキング期間を表す。なお、各段のシフトレジスタユニットにおける第1画素信号出力端OT1とシフト信号出力端CRの電位は同一であるため、図11ではシフト信号出力端CRが示されていない。注意すべき点は、図8、図11に示す信号タイミングチャートにおける信号レベルは例示的なものであり、実際のレベル値を表すのではない。
例えば、表示期間DSにおいて、シフトレジスタユニット10は複数行のゲート線に走査駆動信号をラインごとに出力し、最終行のゲート線に走査駆動信号を出力したところで1フレームの表示が完成する。例えば、第Mフレームにおいて、第n行のサブ画素ユニットは検出補償を行う必要があり、第n行のサブ画素ユニットは第n段のシフトレジスタユニット10の出力端に接続され、これによりブランキング期間BLにおいて、第n段のシフトレジスタユニット10の第1画素信号出力端OT1が高レベル信号を出力し、第n行のサブ画素ユニットに対して検出を行う。
例えば、図9、図10A、図11に示すように、第Mフレーム内において、第5行目のサブ画素ユニットに対して検出を行う必要があり、第5行目のサブ画素ユニットは第5段目のシフトレジスタユニットに対応するとする。第Mフレーム内において、外部制御回路は第5段目のシフトレジスタユニットのシフト信号出力端CRが出力した信号を各段のシフトレジスタユニットの第1補償制御信号端OE1に出力し、即ち、外部制御回路が提供する第1補償制御信号と第5段目のシフトレジスタユニットのシフト信号出力端CRが出力する信号の波形パルス幅は同一である。図9、図10Aに示す例において、第n2段目のシフトレジスタユニットの第2補償制御信号端OE2は第n2段目のシフトレジスタユニットのシフト信号出力端CRに接続され、これにより表示期間DSの第2段階において、第5段目のシフトレジスタユニットのシフト信号出力端CRが高レベル信号を出力する時、図6Aに示すように、第5段目のシフトレジスタユニットの充電サブ回路110における第1トランジスタM1と第2トランジスタM2がいずれもオンし、これにより、第6電圧端VDDが提供する第6電圧が第5段目のシフトレジスタユニットの制御ノードHに書き込まれて第5段目のシフトレジスタユニットの制御ノードHを高レベルにプルアップする。
例えば、図11に示すように、第1サブクロック信号CLK_1、第2サブクロック信号CLK_2、第3サブクロック信号CLK_3、第4サブクロック信号CLK_4の1フレームの表示期間内の波形は、有効パルス幅の50％が順次重なり、第1～第4段目のシフトレジスタユニットA1～A4の第1画素信号出力端OT1の出力信号OT1<1>、OT1<2>、OT1<3>、OT1<4>の1フレームの表示期間内の波形は、有効パルス幅の50％が順次重なる。第5サブクロック信号線CLK_5、第6サブクロック信号線CLK_6、第7サブクロック信号線CLK_7、第8サブクロック信号線CLK_8の1フレームの表示期間内の波形も有効パルス幅の50％が順次重なり、第1～第4段目のシフトレジスタユニットA1～A4の第2画素信号出力端OT2の出力信号OT2<1>、OT2<2>、OT2<3>、OT2<4>の1フレームの表示期間内の波形も有効パルス幅の50％が順次重なる。当該ゲート駆動回路20の表示期間内の出力信号の波形は重なりがあるため、プリチャージ機能を実現でき、充電効率を高め、画素回路の全体的な充電時間（1フレームにおける表示期間の時間）を短縮することができ、高いリフレッシュレートの実現に有利である。この時、表示パネルにおける奇数行にある画素と偶数行にある画素は異なるデータ線にそれぞれ接続することができ、これにより、隣接する2行の画素ユニットが同時に充電される時に、隣接する2行の画素ユニットは対応するデータ信号をそれぞれ受信することができる。
なお、本公開の各実施例において、ゲート駆動回路20は図9に記載のカスケード方式に限らず、任意の適切なカスケード方式であってもよい。カスケード方式またはクロック信号が変わった時、第1～第4段目のシフトレジスタユニットA1～A4の第1画素信号出力端OT1の出力信号OT1<1>、OT1<2>、OT1<3>、OT1<4>の表示期間内の波形重なり部分も対応して変化する。第1～第4段目のシフトレジスタユニットA1～A4の第2画素信号出力端OT2の出力信号OT2<1>、OT2<2>、OT2<3>、OT2<4>の表示期間内での波形の重なり部分も対応して変化し、例えば33%または0%（即ち、重ならない）が重なることで、複数の応用の需要を満たす。
例えば、図11に示すように、第5段目のシフトレジスタユニットの第1画素信号出力端OT1が出力した信号の波形と第6段目のシフトレジスタユニットの第1画素信号出力端OT1が出力した信号の波形には重なりがあるため、第2段階2では、第5段目のシフトレジスタユニットの制御ノードHに充電する過程において、第6段目のシフトレジスタユニットのシフト信号出力端CRが高レベル信号を出力する時、第6段目のシフトレジスタユニットの充電サブ回路110における第1トランジスタM1と第2トランジスタM2もオンする。これにより、第6電圧端VDDが提供する第6電圧が第6段目のシフトレジスタユニットの制御ノードHに書き込まれて第6段目のシフトレジスタユニットの制御ノードHを高レベルにプルアップする。第1補償制御信号が低レベルである場合、第5段目のシフトレジスタユニットの制御ノードHと第6段目のシフトレジスタユニットの制御ノードHの電位がブランキング期間BLまで保持される。
例えば、図6A、図11に示すように、ブランキング期間BLの第5段階において第1クロック信号CLKAは高レベル信号であるため、すべての段のシフトレジスタユニットの第3トランジスタM3はオンする。第5段目のシフトレジスタユニットの制御ノードHと第6段目のシフトレジスタユニットの制御ノードHはいずれも高レベルであるため、第5段目のシフトレジスタユニットの第1ノードQと第6段目のシフトレジスタユニットの第1ノードQは高レベルまで充電される。
例えば、ブランキング期間BLの第6段階において、第5段目のシフトレジスタユニットに接続された第1サブクロック信号CLK_1（第1出力クロック信号線CLKDを提供するためのものである）は高レベル信号を提供し、第5段目のシフトレジスタユニットに接続された第5サブクロック信号線CLK_5（第2出力クロック信号CLKEを提供するためのものである）はパルス信号を提供するため、第5段目のシフトレジスタユニットの第1画素信号出力端OT1は高レベル信号を出力し、第5段目のシフトレジスタユニットの第2画素信号出力端OT2がパルス信号を出力する。これにより、第Mフレームの期間内では第5行目のサブ画素ユニットに対する検出を実現できる。
一方、第6段目のシフトレジスタユニットに接続された第2サブクロック信号線CLK_2（第1出力クロック信号CLKDを提供するためのものである）は低レベル信号を提供し、第6段目のシフトレジスタユニットに接続された第6サブクロック信号線CLK_6（第2出力クロック信号CLKEを提供するためのものである）も低レベル信号を提供する。これにより、第6段目のシフトレジスタユニットの第1画素信号出力端OT1と第2画素信号出力端OT2はいずれも低レベル信号を出力する。従って、第Mフレームの期間内では、第6行目のサブ画素ユニット（第6段目のシフトレジスタユニットに対応）を検出することはない。
なお、ランダム検出補償を行う時に、第W行のサブ画素を検出し、第W行のサブ画素が第W段のシフトレジスタユニットに対応する必要があれば、各段のシフトレジスタユニットの第1補償制御信号は第W段目のシフトレジスタユニットの第2補償制御信号に応答して変化してよく、これにより、第W段のシフトレジスタユニットの第2トランジスタM2がオンする時、第W段のシフトレジスタユニットの第1トランジスタM1も同時にオンするよう保証する。例えば、Wは正の整数である。例えば、図10Bに示す例において、第5行目のサブ画素ユニットに対して検出を行う必要があり、第n2+2段目のシフトレジスタユニットの第2補償制御信号端OE2は第n2段目のシフトレジスタユニットのシフト信号出力端CRに接続されるため、外部制御回路は第3段目のシフトレジスタユニットのシフト信号出力端CRが出力する信号を各段のシフトレジスタユニットの第1補償制御信号端OE1に出力する。さらに、例えば、図10Cに示す例において、第5行目のサブ画素ユニットに対して検出を行う必要があり、第n2+3段目のシフトレジスタユニットのシフト信号出力端CRは第n2段目のシフトレジスタユニットの第2補償制御信号端OE2に接続されるため、外部制御回路は第8段目のシフトレジスタユニットのシフト信号出力端CRが出力する信号を各段のシフトレジスタユニットの第1補償制御信号端OE1に出力する。
例えば、表示期間DSとブランキング期間BLにおけるその他の段階の関連記載は上記シフトレジスタユニットにおける表示期間DSとブランキング期間BLのその他の段階についての詳細な説明を参考にすることができ、重複部分についてはここで改めて説明しない。
図12は本公開の一部の実施例が提供する表示装置の概略ブロック図である。例えば、図12に示すように、表示装置30はゲート駆動回路20を含み、当該ゲート駆動回路20は本公開のいずれかの実施例に記載のゲート駆動回路を含む。
表示装置30の技術効果は上記実施例におけるシフトレジスタユニット10とゲート駆動回路20についての関連記載を参照することができるので、ここでは改めて説明しない。
例えば、本実施例における表示装置30は液晶パネル、液晶テレビ、ディスプレイ、OLEDパネル、OLEDテレビ、OLEDディスプレイ、電子ペーパー表示装置、携帯電話、タブレット、ノートパソコン、デジタルフォトフレーム、ナビゲーション装置等、表示機能を有するあらゆる製品又は部材であってよい。
例えば、一例において、表示装置30は表示パネル3000と、ゲートドライバ3010と、タイミングコントローラ3020と、データドライバ3030とを含む。表示パネル3000は複数の画素ユニットPを含み、複数の画素ユニットPは複数のゲート線GLと複数のデータ線DLが交錯して規定される。ゲートドライバ3010は複数のゲート線GLを駆動するためのものであり、データドライバ3030は複数のデータ線DLの駆動に用いられ、タイミングコントローラ3020は表示装置30外部から入力された画像データRGBを処理し、処理した画像データRGBをデータドライバ3030へ提供し、ゲートドライバ3010とデータドライバ3030に走査制御信号GCSとデータ制御信号DCSを出力することで、ゲートドライバ3010とデータドライバ3030を制御する。
例えば、ゲートドライバ3010は上記いずれかの実施例が提供するゲート駆動回路20を含む。ゲート駆動回路20における複数のシフトレジスタユニット10の第1画素信号出力端OT1は複数のゲート線GLに対応して接続される。ゲート駆動回路20における各段のシフトレジスタユニット10の第1画素信号出力端OT1は走査駆動信号を複数のゲート線GLに順次出力することで、表示パネル3000における複数行の画素ユニットPが表示期間においてプログレッシブスキャンされ、ブランキング期間にランダム補償検出を実現する。例えば、ゲートドライバ3010は半導体チップであってよく、表示パネル3000に集成してGOA回路を構成してもよい。
例えば、データドライバ3030は転換したデータ信号を複数のデータ線DLに提供する。例えば、データドライバ3030は半導体チップであってもよい。
例えば、タイミングコントローラ3020は外部から入力された画像データRGBを処理して表示パネル3000の大きさと解像度とを整合し、その後、データドライバ3030に処理後の画像データを提供する。タイミングコントローラ3020は表示装置30外部から入力された同期信号（例えばドットクロックDCLK、データイネーブル信号DE、水平同期信号Hsync、垂直同期信号Vsync）を用いて複数の走査制御信号GCSと複数のデータ制御信号DCSを生成する。タイミングコントローラ3020は、ゲートドライバ3010とデータドライバ3030の制御に用いるために、生成した走査制御信号GCSとデータ制御信号DCSをそれぞれゲートドライバ3010とデータドライバ3030に提供する。
なお、表示装置30は、例えば信号復号回路、電圧変換回路等のその他の部材をさらに含んでもよく、これら部材は例えば、既存の常規部材を採用することができるので、ここでは詳しく述べない。
本公開の少なくとも一部の実施例は、本公開のいずれかの実施例が提供するシフトレジスタユニットを駆動するためのシフトレジスタユニットの駆動方法をさらに提供する。
図13は本公開の一部の実施例が提供するシフトレジスタユニットの駆動方法のフロー図である。駆動方法は、1フレームに用いられる表示期間とブランキング期間を含んでもよい。図13に示すように、駆動方法は以下の操作を含んでもよい。
1フレームの表示期間は以下のステップを含む。
S10：第1入力段階において表示入力信号に応答して表示入力回路により表示制御信号を第1ノードに入力する。
S11：第1出力段階において第1ノードのレベルの制御のもとで、出力回路により複合出力信号を出力端に出力する。
S12：充電段階において第1補償制御信号と第2補償制御信号に応答して充電サブ回路によりブランキング制御信号を制御ノードに入力する。
1フレームのブランキング期間は以下のステップを含む。
S20：第2入力段階においてブランキング入力信号に応答してブランキング入力回路によりブランキング制御信号を第1ノードに入力する。
S21：第2出力段階において第1ノードのレベルの制御のもとで、出力回路により複合出力信号を出力端に出力する。
例えば、一例においてシフトレジスタユニット10が第3制御回路700を含む場合、ステップS10は、第2制御信号に応答して第3制御回路により第2ノードのレベルを制御することで、第2ノードのレベルを非動作電位にプルダウンするということをさらに含む。
例えば、一部の例において、出力端はシフト信号出力端と第1画素信号出力端とを含み、出力回路は第1出力トランジスタと第2出力トランジスタとを含む。ステップS11は第1ノードのレベルの制御のもとで、第1出力トランジスタを介して表示シフト信号をシフト信号出力端に送信し、第2出力トランジスタを介して表示出力信号を第1画素信号出力端に送信するということを含んでもよい。複合出力信号は表示出力信号と表示シフト信号とを含む。例えば、表示出力信号は表示パネルにおけるサブ画素ユニットの表示駆動に用いてもよい。
なお、ステップS11とステップS12には前後の順序がなく、ステップS12はステップS11の前に実行することができ、ステップS12はステップS11の後に実行することができ、ステップS12とステップS11は同時に実行してもよい。
例えば、もう1つの例において、シフトレジスタユニット10が第2制御回路600を含む場合、ステップS20は、第1制御信号に応答して第2制御回路により第2ノードのレベルを制御することで、第2ノードのレベルを非動作電位にプルダウンするということをさらに含む。
例えば、一部の例において、ステップS21は、第1ノードのレベルの制御のもとで、第1出力トランジスタを介してブランキングシフト信号をシフト信号出力端に送信し、第2出力トランジスタを介してブランキング出力信号を第1画素信号出力端に送信するということを含んでもよい。複合出力信号はブランキング出力信号とブランキングシフト信号を含む。例えば、ブランキング出力信号は表示パネルにおけるサブ画素ユニットの外部補償の駆動に用いることができる。
なお、上記シフトレジスタユニットの実施例において、第1出力信号は表示シフト信号とブランキングシフト信号とを含み、第2出力信号は表示出力信号とブランキング出力信号とを含む。図8に示すように、表示出力信号は表示期間において第1画素信号出力端により出力された信号であってもよく、表示シフト信号は表示期間においてシフト信号出力端により出力された信号であってもよく、表示シフト信号と表示出力信号は同一であってもよく、表示出力信号は、例えば、パルス信号であってもよく、ブランキング出力信号はブランキング期間に第1画素信号出力端により出力された信号であってもよく、ブランキングシフト信号はブランキング期間にシフト信号出力端により出力された信号であってもよく、ブランキングシフト信号とブランキング出力信号は同一であってもよく、ブランキング出力信号は、例えば、高レベル信号であってもよい。
例えば、表示期間においてステップS12の後に、駆動方法は、表示リセット段階をさらに含んでもよく、表示リセット信号の制御のもとで、第1ノードをリセットし、第2ノードのレベルの制御のもとで、ノイズ低減回路により第1ノード、シフト信号出力端、第1画素信号出力端、第2画素信号出力端に対してノイズを低減するということをさらに含んでもよい。
例えば、ブランキング期間においてステップS21の後に、駆動方法は、ブランキングリセット段階においてブランキングリセット信号とブランキング入力信号の制御のもとで、第1ノードと制御ノードをリセットするということをさらに含んでもよい。
なお、当該駆動方法についての詳細な記載および技術効果は本公開の実施例におけるシフトレジスタユニット10とゲート駆動回路20についての対応記載を参考にすることができるので、ここでは改めて説明しない。
本公開に関して、以下のいくつかの点について説明しておく。
（1）本公開実施例の図面は本公開の実施例に関する構造のみに関わるものであり、その他の構造については一般的な設計を参照することができる。
（2）かち合うことがなければ、本公開における実施例及び実施例における特徴は互いに組み合わせて新たな実施例とすることができる。
以上の記載は本公開の具体的な実施の形態に過ぎず、本公開の請求範囲はこれに限定されない。本公開の請求範囲は請求項の請求範囲を基準とする。
１００ ブランキング入力回路
１１０ 充電サブ回路
１２０ 記憶サブ回路
１３０ 隔離サブ回路
２００ 表示入力回路
３００ 出力回路

Claims (22)

  1. ブランキング入力回路と、表示入力回路と、出力回路と、制御ノードと、第1ノードとを含み、
    前記ブランキング入力回路は、充電サブ回路を含み、前記充電サブ回路は、第1補償制御信号と第2補償制御信号に応答してブランキング制御信号を前記制御ノードに入力するように配置され、前記ブランキング入力回路は、ブランキング入力信号に応答してブランキング期間において前記ブランキング制御信号を前記制御ノードから前記第1ノードに入力するように配置され、
    前記表示入力回路は、表示入力信号に応答して表示期間に表示制御信号を前記第1ノードに入力するように配置され、
    前記出力回路は前記第1ノードのレベルの制御のもとで、複合出力信号を出力端に出力するように配置される
    シフトレジスタユニット。
  2. 前記第1補償制御信号と前記第2補償制御信号のうちの一方はランダム信号である
    請求項1に記載のシフトレジスタユニット。
  3. 前記充電サブ回路は第1トランジスタと第2トランジスタとを含み、
    前記第1トランジスタのゲートは前記第1補償制御信号を受信するように配置され、前記第1トランジスタの第1極はブランキング制御信号端に接続されて前記ブランキング制御信号を受信するように配置され、前記第1トランジスタの第2極は前記第2トランジスタの第1極に接続されるように配置され、
    前記第2トランジスタの第2極は前記制御ノードに接続されるように配置され、前記第2トランジスタのゲートは前記第2補償制御信号を受信するように配置された第2補償制御信号端であり、
    請求項1または2に記載のシフトレジスタユニット。
  4. 前記ブランキング入力回路は、
    前記充電サブ回路により入力された前記ブランキング制御信号を記憶するように配置される記憶サブ回路と、
    前記ブランキング入力信号の制御のもとで、前記ブランキング制御信号を前記第1ノードに入力するように配置される隔離サブ回路と、
    をさらに含む
    請求項1～3のいずれか1項に記載のシフトレジスタユニット。
  5. 前記記憶サブ回路は第1コンデンサを含み、前記第1コンデンサの第1極は前記制御ノードに接続されるように配置され、前記第1コンデンサの第2極は第1電圧端に接続されて第1電圧を受信するように配置され、
    前記隔離サブ回路は第3トランジスタを含み、前記第3トランジスタのゲートはブランキング入力信号端に接続されて前記ブランキング入力信号を受信するように配置され、前記第3トランジスタの第1極は前記制御ノードに接続されるように配置され、前記第3トランジスタの第2極は前記第1ノードに接続されるように配置される
    請求項4に記載のシフトレジスタユニット。
  6. 前記表示入力回路は第4トランジスタを含み、
    前記第4トランジスタのゲートは表示入力信号端に接続されて前記表示入力信号を受信し、前記第4トランジスタの第1極は表示制御信号端に接続されて前記表示制御信号を受信し、前記第4トランジスタの第2極は前記第1ノードに接続される
    請求項1～5のいずれか1項に記載のシフトレジスタユニット。
  7. 前記出力端はシフト信号出力端と第1画素信号出力端とを含み、
    前記出力回路は第1出力トランジスタと、第2出力トランジスタと、第2コンデンサとを含み、
    前記第1出力トランジスタのゲートは前記第1ノードに接続され、前記第1出力トランジスタの第1極は第1出力クロック信号端に接続されて第1出力クロック信号を受信し、前記第1出力トランジスタの第2極は前記シフト信号出力端に接続され、
    前記第2出力トランジスタのゲートと前記第1ノードが接続され、前記第2出力トランジスタの第1極は前記第1出力クロック信号端に接続されて前記第1出力クロック信号を受信し、前記第2出力トランジスタの第2極は前記第1画素信号出力端に接続され、
    前記第2コンデンサの第1極と前記第1ノードが接続され、前記第2コンデンサの第2極は前記第1出力トランジスタの第2極に接続され、
    前記第1出力クロック信号は、前記第1出力トランジスタを介して前記シフト信号出力端に第1出力信号として送信され、前記第1出力クロック信号は、前記第2出力トランジスタを介して前記第1画素信号出力端に第2出力信号として送信され、前記複合出力信号は前記第1出力信号と前記第2出力信号とを含む
    請求項1～6のいずれか1項に記載のシフトレジスタユニット。
  8. 前記出力端は第2画素信号出力端をさらに含み、前記出力回路は第3出力トランジスタをさらに含み、
    前記第3出力トランジスタのゲートは前記第1ノードに接続され、前記第3出力トランジスタの第1極は第2出力クロック信号端に接続されて第2出力クロック信号を受信し、前記第3出力トランジスタの第2極は前記第2画素信号出力端に接続され、
    前記第2出力クロック信号は前記第3出力トランジスタを介して前記第2画素信号出力端に第3出力信号として送信され、前記複合出力信号は前記第3出力信号をさらに含む
    請求項7に記載のシフトレジスタユニット。
  9. 前記ブランキング制御信号と前記表示制御信号は同一である
    請求項1～8のいずれか1項に記載のシフトレジスタユニット。
  10. ノイズ低減回路と、第1制御回路と、第2ノードとをさらに含み、
    前記ノイズ低減回路は前記第2ノードのレベルの制御のもとで、前記第1ノードと前記出力端に対してノイズを低減させるように配置され、
    前記第1制御回路は前記第1ノードのレベルの制御のもとで、前記第2ノードのレベルを制御するように配置される
    請求項1～9のいずれか1項に記載のシフトレジスタユニット。
  11. 前記第1制御回路は第5トランジスタと、第6トランジスタと、第7トランジスタとを含み、
    前記第5トランジスタのゲートは前記第1ノードに接続され、前記第5トランジスタの第1極は前記第2ノードに接続され、前記第5トランジスタの第2極は第2電圧端に接続されて第2電圧を受信し、
    前記第6トランジスタのゲートと第1極が接続され、且つ第3電圧端に接続されて第3電圧を受信するように配置され、前記第6トランジスタの第2極は前記第2ノードに接続され、
    前記第7トランジスタのゲートは第1極に接続され、且つ第4電圧端に接続されて第4電圧を受信するように配置され、前記第7トランジスタの第2極は前記第2ノードに接続される
    請求項10に記載のシフトレジスタユニット。
  12. 前記出力端はシフト信号出力端と第1画素信号出力端とを含み、
    前記ノイズ低減回路は第1ノイズ低減トランジスタと、第2ノイズ低減トランジスタと、第3ノイズ低減トランジスタとを含み、
    前記第1ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第1ノイズ低減トランジスタの第1極は前記第1ノードに接続され、前記第1ノイズ低減トランジスタの第2極は第2電圧端に接続されて第2電圧を受信し、
    前記第2ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第2ノイズ低減トランジスタの第1極は前記シフト信号出力端に接続され、前記第2ノイズ低減トランジスタの第2極は前記第2電圧端に接続されて前記第2電圧を受信し、
    前記第3ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第3ノイズ低減トランジスタの第1極は前記第1画素信号出力端に接続され、前記第3ノイズ低減トランジスタの第2極は第5電圧端に接続されて第5電圧を受信する
    請求項10または11に記載のシフトレジスタユニット。
  13. 前記出力端は第2画素信号出力端をさらに含み、前記ノイズ低減回路は第4ノイズ低減トランジスタをさらに含み、
    前記第4ノイズ低減トランジスタのゲートは前記第2ノードに接続され、前記第4ノイズ低減トランジスタの第1極は前記第2画素信号出力端に接続され、前記第4ノイズ低減トランジスタの第2極は前記第5電圧端に接続されて前記第5電圧を受信する
    請求項12に記載のシフトレジスタユニット。
  14. 第2制御回路をさらに含み、
    前記第2制御回路は第1制御信号に応答して前記第2ノードのレベルを制御するように配置される
    請求項10～13のいずれか1項に記載のシフトレジスタユニット。
  15. ブランキングリセット回路と表示リセット回路とをさらに含み、
    前記ブランキングリセット回路はブランキングリセット信号に応答して前記第1ノードをリセットするように配置され、
    前記表示リセット回路は表示リセット信号に応答して前記第1ノードをリセットするように配置される
    請求項1～14のいずれか1項に記載のシフトレジスタユニット。
  16. 複数の縦続接続の、請求項3～15のいずれか1項に記載のシフトレジスタユニットを含む
    ゲート駆動回路。
  17. 第1サブクロック信号線と、第2サブクロック信号線と、第3サブクロック信号線と、第4サブクロック信号線とをさらに含み、前記シフトレジスタユニットが第1出力クロック信号端を含む場合、
    第4n1-3段目のシフトレジスタユニットの第1出力クロック信号端は前記第1サブクロック信号線に接続され、
    第4n1-2段目のシフトレジスタユニットの第1出力クロック信号端は前記第2サブクロック信号線に接続され、
    第4n1-1段目のシフトレジスタユニットの第1出力クロック信号端は前記第3サブクロック信号線に接続され、
    第4n1段目のシフトレジスタユニットの第1出力クロック信号端は前記第4サブクロック信号線に接続され、
    n1は0よりも大きい整数である
    請求項16に記載のゲート駆動回路。
  18. 前記シフトレジスタユニットが表示入力信号端とシフト信号出力端を含む場合、
    第n2+2段目のシフトレジスタユニットの表示入力信号端は第n2段目のシフトレジスタユニットのシフト信号出力端に接続され、n2は0よりも大きい整数である
    請求項16または17に記載のゲート駆動回路。
  19. 前記第n2段目のシフトレジスタユニットの前記シフト信号出力端が前記第n2+2段目のシフトレジスタユニットの前記第2補償制御信号端に接続されるか、または
    前記第n2+3段目のシフトレジスタユニットのシフト信号出力端が前記第n2段目のシフトレジスタユニットの前記第2補償制御信号端に接続されるか、または
    前記第n2段目のシフトレジスタユニットの前記シフト信号出力端が前記第n2段目のシフトレジスタユニットの前記第2補償制御信号とする端に接続されるか、または
    前記第n2段目のシフトレジスタユニットの前記シフト信号出力端が前記第n2+2段目のシフトレジスタユニットの前記第2補償制御信号端に接続され、前記第n2段目のシフトレジスタユニットの前記シフト信号出力端がさらに前記第n2+2段目のシフトレジスタユニットの前記ブランキング制御信号端に接続される
    請求項18に記載のゲート駆動回路。
  20. ブランキング入力クロック信号線をさらに含み、
    前記シフトレジスタユニットがブランキング入力信号端を含む場合、各段のシフトレジスタユニットのブランキング入力信号端は前記ブランキング入力クロック信号線に接続される
    請求項16～19のいずれか1項に記載のゲート駆動回路。
  21. 請求項16～20のいずれか1項に記載のゲート駆動回路を含む表示装置。
  22. 1フレームに用いる表示期間とブランキング期間とを含み、
    前記表示期間は、
    前記表示入力信号に応答して前記表示入力回路により前記表示制御信号を前記第1ノードに入力する第1入力段階と、
    前記第1ノードのレベルの制御のもとで、前記出力回路により前記複合出力信号を前記出力端に出力する第1出力段階と、
    前記第1補償制御信号と前記第2補償制御信号に応答して前記充電サブ回路により前記ブランキング制御信号を前記制御ノードに入力する充電段階と、を含み
    前記ブランキング期間は、
    前記ブランキング入力信号に応答して前記ブランキング入力回路により前記ブランキング制御信号を前記第1ノードに入力する第2入力段階と、
    前記第1ノードのレベルの制御のもとで、前記出力回路により前記複合出力信号を前記出力端に出力する第2出力段階と、を含む
    請求項1～15のいずれか1項に記載のシフトレジスタユニットの駆動方法。
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