CN112419952B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

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Abstract

一种移位寄存器及其驱动方法、栅极驱动电路，该移位寄存器包括：输入子电路、检测控制子电路、输出子电路、第一复位子电路和下拉子电路；其中，检测控制子电路，分别与随机检测信号端、信号输入端、第一时钟信号端、第一复位端和上拉节点连接，用于在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，向上拉节点提供第一时钟信号端的信号；本申请提供的技术方案通过设置检测控制子电路使移位寄存器能够实现多次脉冲输出，进而能够对像素电路进行检测，提升了显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路
技术领域
本文涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
在相关技术中，显示面板中包括：栅极驱动电路和阵列设置的像素电路，其中，栅极驱动电路包括多个移位寄存器，不同移位寄存器与不同行像素电路连接，用于在显示阶段向连接的像素电路提供扫描信号。像素电路中包括驱动晶体管，由于驱动晶体管的制造工艺的局限性，不同的驱动晶体管的参数存在差异，使得不同的像素电路输出的驱动电流不同，为了保证显示效果，需要在非显示阶段对像素电路进行检测，以获得驱动晶体管的参数进而对像素电路进行外部补偿。
经发明人研究发现，相关技术中的移位寄存器的输出比较单一，无法实现多次脉冲输出，使得移位寄存器无法在非显示阶段输出扫描信号，导致无法对像素电路进行检测，进而影响了显示效果。
发明内容
本申请提供了一种移位寄存器及其驱动方法、栅极驱动电路，使移位寄存器能够实现多次脉冲输出，进而能够实现对像素电路进行检测，提升了显示效果。
第一方面，本申请提供一种移位寄存器，包括：输入子电路、检测控制子电路、输出子电路、第一复位子电路和下拉子电路；
所述输入子电路，分别与信号输入端、第一电源端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一电源端的信号；
所述检测控制子电路，分别与随机检测信号端、信号输入端、第一时钟信号端、第一复位端和上拉节点连接，用于在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，向上拉节点提供第一时钟信号端的信号；
所述第一复位子电路，分别与第一复位端、上拉节点和第二电源端连接，用于在第一复位端的控制下，向上拉节点提供第二电源端的信号；
所述输出子电路，分别与第二时钟信号端、第三时钟信号端、上拉节点、第一输出端和第二输出端连接，用于在上拉节点的控制下，向第一输出端提供第三时钟信号端的信号，向第二输出端提供第二时钟信号端的信号；
所述下拉子电路，分别与第一电源端、第二电源端、第三电源端、上拉节点、第一输出端和第二输出端连接，用于在第一电源端和上拉节点的控制下，向上拉节点和第二输出端提供第二电源端的信号，向第一输出端提供第三电源端的信号。
可选地，所述检测控制子电路包括：检测节点控制子电路和检测输出子电路；
所述检测节点控制子电路，分别与信号输入端、检测节点、随机检测信号、上拉节点和第一复位端连接，用于在信号输入端、随机检测信号端和第一复位端的控制下，向检测节点提供信号输入端或上拉节点的信号；
所述检测输出子电路，分别与检测节点、第一时钟信号端和上拉节点连接，用于在第一时钟信号端和检测节点的控制下，向上拉节点提供第一时钟信号端的信号。
可选地，所述移位寄存器还包括：第二复位子电路；
所述第二复位子电路，分别与第二复位端、上拉节点、检测节点和第二电源端连接，用于在第二复位端的控制下，向上拉节点和检测节点提供第二电源端的信号。
可选地，所述检测节点控制子电路包括：第一晶体管、第二晶体管和第三晶体管；
第一晶体管的控制极和第一极与信号输入端连接，第一晶体管的第二极与检测节点连接；
第二晶体管的控制极与随机检测信号端连接，第二晶体管的第一极与检测节点连接，第二晶体管的第二极与第三晶体管的第一极连接；
第三晶体管的控制极与第一复位端连接，第三晶体管的第二极与上拉节点连接。
可选地，所述检测输出子电路包括：第四晶体管、第五晶体管和第一电容；
第四晶体管的控制极与检测节点连接，第四晶体管的第一极与第一时钟信号端连接，第四晶体管的第二极与第五晶体管的第一极连接；
第五晶体管的控制极与第一时钟信号端连接，第五晶体管的第二极与上拉节点连接；
第一电容的第一端与检测节点连接，第一电容的第二端与第四晶体管的第二极连接。
可选地，所述输入子电路包括：第六晶体管；
第六晶体管的控制极与信号输入端连接，第六晶体管的第一极与第一电源端连接，第六晶体管的第二极与上拉节点连接。
可选地，所述输出子电路包括：第七晶体管、第八晶体管和第二电容；
第七晶体管的控制极与上拉节点连接，第七晶体管的第一极与第二时钟信号端连接，第七晶体管的第二极与第二输入端连接；
第八晶体管的控制极与上拉节点连接，第八晶体管的第一极与第三时钟信号端连接，第八晶体管的第二极与第一输出端连接；
第二电容的第一端与上拉节点连接，第二电容的第二端与第一输出端连接。
可选地，所述下拉子电路包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；
第九晶体管的控制极和第一极与第一电源端连接，第九晶体管的第二极与下拉节点连接；
第十晶体管的控制极与上拉节点连接，第十晶体管的第一极与下拉节点连接，第十晶体管的第二极与第二电源端连接；
第十一晶体管的控制极与下拉节点连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接；
第十二晶体管的控制极与下拉节点连接，第十二晶体管的第一极与第二输出端连接，第十二晶体管的第二极与第二电源端连接；
第十三晶体管的控制极与下拉节点连接，第十三晶体管的第一极与第一输出端连接，第十三晶体管的第二极与第三电源端连接。
可选地，所述第一复位子电路包括：第十四晶体管；
第十四晶体管的控制极与第一复位端连接，第十四晶体管的第一极与上拉节点连接，第十四晶体管的第二极与第二电源端连接。
可选地，所述第二复位子电路包括：第十五晶体管和第十六晶体管；
第十五晶体管的控制极与第二复位端连接，第十五晶体管的第一极与检测节点连接，第十五晶体管的第二极与上拉节点连接；
第十六晶体管的控制极与第二复位端连接，第十六晶体管的第一极与上拉节点连接，第十六晶体管的第二极与第二电源端连接。
可选地，所述移位寄存器还包括：第二复位子电路，所述检测控制子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一电容；所述输入子电路包括：第六晶体管；所述输出子电路包括：第七晶体管、第八晶体管和第二电容；所述下拉子电路包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；所述第一复位子电路包括：第十四晶体管；所述第二复位子电路包括：第十五晶体管和第十六晶体管；
第一晶体管的控制极和第一极与信号输入端连接，第一晶体管的第二极与检测节点连接；
第二晶体管的控制极与随机检测信号端连接，第二晶体管的第一极与检测节点连接，第二晶体管的第二极与第三晶体管的第一极连接；
第三晶体管的控制极与第一复位端连接，第三晶体管的第二极与上拉节点连接；
第四晶体管的控制极与检测节点连接，第四晶体管的第一极与第一时钟信号端连接，第四晶体管的第二极与第五晶体管的第一极连接；
第五晶体管的控制极与第一时钟信号端连接，第五晶体管的第二极与上拉节点连接；
第一电容的第一端与检测节点连接，第一电容的第二端与第四晶体管的第二极连接；
第六晶体管的控制极与信号输入端连接，第六晶体管的第一极与第一电源端连接，第六晶体管的第二极与上拉节点连接；
第七晶体管的控制极与上拉节点连接，第七晶体管的第一极与第二时钟信号端连接，第七晶体管的第二极与第二输入端连接；
第八晶体管的控制极与上拉节点连接，第八晶体管的第一极与第三时钟信号端连接，第八晶体管的第二极与第一输出端连接；
第二电容的第一端与上拉节点连接，第二电容的第二端与第一输出端连接；
第九晶体管的控制极和第一极与第一电源端连接，第九晶体管的第二极与下拉节点连接；
第十晶体管的控制极与上拉节点连接，第十晶体管的第一极与下拉节点连接，第十晶体管的第二极与第二电源端连接；
第十一晶体管的控制极与下拉节点连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接；
第十二晶体管的控制极与下拉节点连接，第十二晶体管的第一极与第二输出端连接，第十二晶体管的第二极与第二电源端连接；
第十三晶体管的控制极与下拉节点连接，第十三晶体管的第一极与第一输出端连接，第十三晶体管的第二极与第三电源端连接；
第十四晶体管的控制极与第一复位端连接，第十四晶体管的第一极与上拉节点连接，第十四晶体管的第二极与第二电源端连接；
第十五晶体管的控制极与第二复位端连接，第十五晶体管的第一极与检测节点连接，第十五晶体管的第二极与上拉节点连接；
第十六晶体管的控制极与第二复位端连接，第十六晶体管的第一极与上拉节点连接，第十六晶体管的第二极与第二电源端连接。
第二方面，本申请提供一种栅极驱动电路，包括：多个上述移位寄存器；
第一级移位寄存器的信号输入端与第一初始信号端连接，第二级移位寄存器的信号输入端与第二初始信号端连接，第N+2级移位寄存器的信号输入端与第N级移位寄存器的第二输出端连接，第N级移位寄存器的第一复位端与第N+3级移位寄存器的第二输出端连接，N≥1。
可选地，所述栅极驱动电路包括：第一时钟端、第二时钟端、第三时钟端、第四时钟端、第五时钟端、第六时钟端、第七时钟端和第八时钟端；
第4i+1级移位寄存器的第二时钟信号端与第一时钟端连接，第4i+1级移位寄存器的第三时钟信号端与第五时钟端连接，第4i+2级移位寄存器的第二时钟信号端与第二时钟端连接，第4i+2级移位寄存器的第三时钟信号端与第六时钟端连接，第4i+3级移位寄存器的第二时钟信号端与第三时钟端连接，第4i+3级移位寄存器的第三时钟信号端与第七时钟端连接，第4i+4级移位寄存器的第二时钟信号端与第四时钟端连接，第4i+4级移位寄存器的第三时钟信号端与第八时钟端连接。
第三方面，本申请提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，所述移位寄存器设置在显示面板中，所述显示面板包括：显示阶段和检测阶段，所述方法包括：
在显示阶段，在信号输入端的控制下，输入子电路向上拉节点提供第一电源端的信号；在上拉节点的控制下，输出子电路向第一输出端提供第三时钟信号端的信号，向第二输出端提供第二时钟信号端的信号；在第一电源端和上拉节点的控制下，在第一复位端的控制下，第一复位子电路向上拉节点提供第二电源端的信号；在第一电源端和上拉节点的控制下，下拉子电路向上拉节点和第二输出端提供第二电源端的信号，向第一输出端提供第三电源端的信号；
在检测阶段，在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，检测控制子电路向上拉节点提供第一时钟信号端的信号，在上拉节点的控制下，输出子电路向第一输出端提供第三时钟信号端的信号。
可选地，在检测阶段，所述方法还包括：在第二复位端的控制下，第二复位子电路向上拉节点和检测节点提供第二电源端的信号。
本申请提供了一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器，包括：输入子电路、检测控制子电路、输出子电路、第一复位子电路和下拉子电路；输入子电路，分别与信号输入端、第一电源端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一电源端的信号；检测控制子电路，分别与随机检测信号端、信号输入端、第一时钟信号端、第一复位端和上拉节点连接，用于在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，向上拉节点提供第一时钟信号端的信号；第一复位子电路，分别与第一复位端、上拉节点和第二电源端连接，用于在第一复位端的控制下，向上拉节点提供第二电源端的信号；输出子电路，分别与第二时钟信号端、第三时钟信号端、上拉节点、第一输出端和第二输出端连接，用于在上拉节点的控制下，向第一输出端提供第三时钟信号端的信号，向第二输出端提供第二时钟信号端的信号；下拉子电路，分别与第一电源端、第二电源端、第三电源端、上拉节点、第一输出端和第二输出端连接，用于在第一电源端和上拉节点的控制下，向上拉节点和第二输出端提供第二电源端的信号，向第一输出端提供第三电源端的信号，本申请提供的技术方案通过设置检测控制子电路不仅能够在显示阶段输出扫描信号，而且还能够在对像素电路进行检测时输出扫描信号，使移位寄存器能够实现多次脉冲输出，进而能够对像素电路进行检测，提升了显示效果。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例提供的移位寄存器的结构示意图一；
图2为本申请实施例提供的移位寄存器的结构示意图二；
图3为本申请实施例提供的移位寄存器的结构示意图三；
图4为本申请实施例提供的检测节点控制子电路的等效电路图；
图5为本申请实施例提供的检测输出子电路的等效电路图；
图6为本申请实施例提供的输入子电路的等效电路图；
图7为本申请实施例提供的输出子电路的等效电路图；
图8为本申请实施例提供的下拉子电路的等效电路图；
图9为本申请实施例提供的第一复位子电路的等效电路图；
图10为本申请实施例提供的第二复位子电路的等效电路图；
图11为本申请实施例提供的移位寄存器的等效电路图；
图12A为本申请实施例提供的移位寄存器的工作时序图一；
图12B为本申请实施例提供的移位寄存器的工作时序图二；
图12C为本申请实施例提供的移位寄存器的工作时序图三；
图13为本申请实施例提供的栅极驱动电路的结构示意图；
图14为本申请实施例提供的栅极驱动电路的工作时序图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，将晶体管的栅极成为控制极，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
本申请一些实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的结构示意图一，如图1所示，本申请实施例提供的移位寄存器包括：输入子电路、检测控制子电路、输出子电路、第一复位子电路和下拉子电路。
具体的，输入子电路，分别与信号输入端INPUT、第一电源端VDD和上拉节点PU连接，用于在信号输入端INPUT的控制下，向上拉节点PU提供第一电源端VDD的信号；检测控制子电路，分别与随机检测信号端OE、信号输入端INPUT、第一时钟信号端CLKA、第一复位端RST1和上拉节点PU连接，用于在信号输入端INPUT、随机检测信号端OE、第一时钟信号端CLKA和第一复位端RST1的控制下，向上拉节点PU提供第一时钟信号端CLKA的信号；第一复位子电路，分别与第一复位端RST1、上拉节点PU和第二电源端VGL1连接，用于在第一复位端RST1的控制下，向上拉节点PU提供第二电源端VGL1的信号；输出子电路，分别与第二时钟信号端CLKB、第三时钟信号端CLKC、上拉节点PU、第一输出端OUT1和第二输出端OUT2连接，用于在上拉节点PU的控制下，向第一输出端OUT1提供第三时钟信号端CLKC的信号，向第二输出端OUT2提供第二时钟信号端CLKB的信号；下拉子电路，分别与第一电源端VDD、第二电源端VGL1、第三电源端VGL2、上拉节点PU、第一输出端OUT1和第二输出端OUT2连接，用于在第一电源端VDD和上拉节点PU的控制下，向上拉节点PU和第二输出端OUT2提供第二电源端VGL1的信号，向第一输出端OUT1提供第三电源端VGL2的信号。
具体的，第一电源端VDD持续提供高电平信号，第二电源端VGL1和第三电源端VGL2持续提供低电平信号。需要说明的是，第二电源端VGL1和第三电源端VGL2的电位可以相同，也可以不同，在第二电源端VGL1和第三电源端VGL2的电位不同的状态下，第三电源端VGL2的电位高于第二电源端VGL1的电位。
具体的，第一输出端用于输出本级驱动信号，第二输出端用于输出级联信号。
本申请实施例中的移位寄存器设置于显示面板中，显示面板包括：显示阶段和检测阶段，其中，检测阶段为非显示阶段的一段时间，本申请实施例提供的检测控制子电路在显示阶段并不影响上拉节点的电位，由输入子线路中的信号输入端INPUT向上拉节点PU提供信号，而是在检测阶段向上拉节点PU提供第一时钟信号端CLKA的信号，以使得移位寄存器在检测阶段输出扫描信号。
具体的，在显示阶段，第二时钟信号端CLKB和第三时钟信号端CLKC的时钟信号相同，需要说明的是，第一时钟信号端CLKA，第二时钟信号端CLKB，第三时钟信号端CLKC有的信号脉宽关系可调。
可选地，随机检测信号端OE的信号是随机信号，由外部电路，例如现场可编程门阵产生。随机检测信号端OE的信号不同，需要检测的像素电路也不相同，即需要多次脉冲输出的移位寄存器也不相同。
本申请提供的移位寄存器包括：输入子电路、检测控制子电路、输出子电路、第一复位子电路和下拉子电路；输入子电路，分别与信号输入端、第一电源端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一电源端的信号；检测控制子电路，分别与随机检测信号端、信号输入端、第一时钟信号端、第一复位端和上拉节点连接，用于在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，向上拉节点提供第一时钟信号端的信号；第一复位子电路，分别与第一复位端、上拉节点和第二电源端连接，用于在第一复位端的控制下，向上拉节点提供第二电源端的信号；输出子电路，分别与第二时钟信号端、第三时钟信号端、上拉节点、第一输出端和第二输出端连接，用于在上拉节点的控制下，向第一输出端提供第三时钟信号端的信号，向第二输出端提供第二时钟信号端的信号；下拉子电路，分别与第一电源端、第二电源端、第三电源端、上拉节点、第一输出端和第二输出端连接，用于在第一电源端和上拉节点的控制下，向上拉节点和第二输出端提供第二电源端的信号，向第一输出端提供第三电源端的信号，本申请提供的技术方案通过设置检测控制子电路使移位寄存器能够实现多次脉冲输出，进而能够对像素电路进行检测，提升了显示效果。
可选地，图2为本申请实施例提供的移位寄存器的结构示意图二，如图2所示，本申请实施例提供的移位寄存器中检测控制子电路包括：检测节点控制子电路和检测输出子电路。
具体的，检测节点控制子电路，分别与信号输入端INPUT、检测节点PS、随机检测信号、上拉节点PU和第一复位端RST1连接，用于在信号输入端INPUT、随机检测信号端OE和第一复位端RST1的控制下，向检测节点PS提供信号输入端INPUT或上拉节点PU的信号；检测输出子电路，分别与检测节点PS、第一时钟信号端CLKA和上拉节点PU连接，用于在第一时钟信号端CLKA和检测节点PS的控制下，向上拉节点PU提供第一时钟信号端CLKA的信号。
可选地，图3为本申请实施例提供的移位寄存器的结构示意图三，如图3所示，本申请实施例提供的移位寄存器还包括：第二复位子电路。
具体的，第二复位子电路，分别与第二复位端RST2、上拉节点PU、检测节点PS和第二电源端VGL1连接，用于在第二复位端RST2的控制下，向上拉节点PU和检测节点PS提供第二电源端VGL1的信号。
可选地，图4为本申请实施例提供的检测节点控制子电路的等效电路图，如图4所示，本申请实施例提供的检测节点控制子电路包括：第一晶体管M1、第二晶体管M2和第三晶体管M3。
具体的，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与检测节点PS连接；第二晶体管M2的控制极与随机检测信号端OE连接，第二晶体管M2的第一极与检测节点PS连接，第二晶体管M2的第二极与第三晶体管M3的第一极连接；第三晶体管M3的控制极与第一复位端RST1连接，第三晶体管M3的第二极与上拉节点PU连接。
需要说明的是，图4中具体示出了检测节点控制子电路的示例性结构。本领域技术人员容易理解是，检测节点控制子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图5为本申请实施例提供的检测输出子电路的等效电路图，如图5所示，本申请实施例提供的检测输出子电路包括：第四晶体管M4、第五晶体管M5和第一电容C1。
具体的，第四晶体管M4的控制极与检测节点PS连接，第四晶体管M4的第一极与第一时钟信号端CLKA连接，第四晶体管M4的第二极与第五晶体管M5的第一极连接；第五晶体管M5的控制极与第一时钟信号端CLKA连接，第五晶体管M5的第二极与上拉节点PU连接；第一电容C1的第一端与检测节点PS连接，第一电容C1的第二端与第四晶体管M4的第二极连接。
需要说明的是，图5中具体示出了检测输出子电路的示例性结构。本领域技术人员容易理解是，检测输出子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图6为本申请实施例提供的输入子电路的等效电路图，如图6所示，本申请实施例提供的输入子电路包括：第六晶体管M6。
具体的，第六晶体管M6的控制极与信号输入端INPUT连接，第六晶体管M6的第一极与第一电源端VDD连接，第六晶体管M6的第二极与上拉节点PU连接。
需要说明的是，图6中具体示出了输入子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图7为本申请实施例提供的输出子电路的等效电路图，如图7所示，本申请实施例提供的输出子电路包括：第七晶体管M7、第八晶体管M8和第二电容C2。
具体的，第七晶体管M7的控制极与上拉节点PU连接，第七晶体管M7的第一极与第二时钟信号端CLKB连接，第七晶体管M7的第二极与第二输入端连接；第八晶体管M8的控制极与上拉节点PU连接，第八晶体管M8的第一极与第三时钟信号端CLKC连接，第八晶体管M8的第二极与第一输出端OUT1连接；第二电容C2的第一端与上拉节点PU连接，第二电容C2的第二端与第一输出端OUT1连接。
需要说明的是，图7中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图8为本申请实施例提供的下拉子电路的等效电路图，如图8所示，本申请实施例提供的下拉子电路包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。
具体的，第九晶体管M9的控制极和第一极与第一电源端VDD连接，第九晶体管M9的第二极与下拉节点PD连接；第十晶体管M10的控制极与上拉节点PU连接，第十晶体管M10的第一极与下拉节点PD连接，第十晶体管M10的第二极与第二电源端VGL1连接；第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管M11的第二极与第二电源端VGL1连接；第十二晶体管M12的控制极与下拉节点PD连接，第十二晶体管M12的第一极与第二输出端OUT2连接，第十二晶体管M12的第二极与第二电源端VGL1连接；第十三晶体管M13的控制极与下拉节点PD连接，第十三晶体管M13的第一极与第一输出端OUT1连接，第十三晶体管M13的第二极与第三电源端VGL2连接。
需要说明的是，图8中具体示出了下拉子电路的示例性结构。本领域技术人员容易理解是，下拉子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图9为本申请实施例提供的第一复位子电路的等效电路图，如图9所示，本申请实施例提供的第一复位子电路包括：第十四晶体管M14。
具体的，第十四晶体管M14的控制极与第一复位端RST1连接，第十四晶体管M14的第一极与上拉节点PU连接，第十四晶体管M14的第二极与第二电源端VGL1连接。
需要说明的是，图9中具体示出了第一复位子电路的示例性结构。本领域技术人员容易理解是，第一复位子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图10为本申请实施例提供的第二复位子电路的等效电路图，如图10所示，本申请实施例提供的第二复位子电路包括：第十五晶体管M15和第十六晶体管M16。
具体的，第十五晶体管M15的控制极与第二复位端RST2连接，第十五晶体管M15的第一极与检测节点PS连接，第十五晶体管M15的第二极与上拉节点PU连接；第十六晶体管M16的控制极与第二复位端RST2连接，第十六晶体管M16的第一极与上拉节点PU连接，第十六晶体管M16的第二极与第二电源端VGL1连接。
需要说明的是，图10中具体示出了第二复位子电路的示例性结构。本领域技术人员容易理解是，第二复位子电路的实现方式不限于此，只要能够实现其功能即可。
图11为本申请实施例提供的移位寄存器的等效电路图，如图11所示，本申请实施例提供的移位寄存器还包括：第二复位子电路，其中，检测控制子电路包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第一电容C1；输入子电路包括：第六晶体管M6；输出子电路包括：第七晶体管M7、第八晶体管M8和第二电容C2；下拉子电路包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13；第一复位子电路包括：第十四晶体管M14；第二复位子电路包括：第十五晶体管M15和第十六晶体管M16。
具体的，第一晶体管M1的控制极和第一极与信号输入端INPUT连接，第一晶体管M1的第二极与检测节点PS连接；第二晶体管M2的控制极与随机检测信号端OE连接，第二晶体管M2的第一极与检测节点PS连接，第二晶体管M2的第二极与第三晶体管M3的第一极连接；第三晶体管M3的控制极与第一复位端RST1连接，第三晶体管M3的第二极与上拉节点PU连接；第四晶体管M4的控制极与检测节点PS连接，第四晶体管M4的第一极与第一时钟信号端CLKA连接，第四晶体管M4的第二极与第五晶体管M5的第一极连接；第五晶体管M5的控制极与第一时钟信号端CLKA连接，第五晶体管M5的第二极与上拉节点PU连接；第一电容C1的第一端与检测节点PS连接，第一电容C1的第二端与第四晶体管M4的第二极连接；第六晶体管M6的控制极与信号输入端INPUT连接，第六晶体管M6的第一极与第一电源端VDD连接，第六晶体管M6的第二极与上拉节点PU连接；第七晶体管M7的控制极与上拉节点PU连接，第七晶体管M7的第一极与第二时钟信号端CLKB连接，第七晶体管M7的第二极与第二输入端连接；第八晶体管M8的控制极与上拉节点PU连接，第八晶体管M8的第一极与第三时钟信号端CLKC连接，第八晶体管M8的第二极与第一输出端OUT1连接；第二电容C2的第一端与上拉节点PU连接，第二电容C2的第二端与第一输出端OUT1连接；第九晶体管M9的控制极和第一极与第一电源端VDD连接，第九晶体管M9的第二极与下拉节点PD连接；第十晶体管M10的控制极与上拉节点PU连接，第十晶体管M10的第一极与下拉节点PD连接，第十晶体管M10的第二极与第二电源端VGL1连接；第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管M11的第二极与第二电源端VGL1连接；第十二晶体管M12的控制极与下拉节点PD连接，第十二晶体管M12的第一极与第二输出端OUT2连接，第十二晶体管M12的第二极与第二电源端VGL1连接；第十三晶体管M13的控制极与下拉节点PD连接，第十三晶体管M13的第一极与第一输出端OUT1连接，第十三晶体管M13的第二极与第三电源端VGL2连接；第十四晶体管M14的控制极与第一复位端RST1连接，第十四晶体管M14的第一极与上拉节点PU连接，第十四晶体管M14的第二极与第二电源端VGL1连接；第十五晶体管M15的控制极与第二复位端RST2连接，第十五晶体管M15的第一极与检测节点PS连接，第十五晶体管M15的第二极与上拉节点PU连接；第十六晶体管M16的控制极与第二复位端RST2连接，第十六晶体管M16的第一极与上拉节点PU连接，第十六晶体管M16的第二极与第二电源端VGL1连接。
在本实施例中，晶体管M1～M16均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，第一电容C1和第二电容C2可以为晶体管的寄生电容也可以为外接电容。本申请实施例对此不作任何限定。
下面通过移位寄存器的工作过程进一步说明本申请实施例的技术方案。
以本申请实施例提供的移位寄存器中的晶体管M1～M16均为N型薄膜晶体管为例，图12A为本申请实施例提供的移位寄存器的工作时序图一，图12B为本申请实施例提供的移位寄存器的工作时序图二，图12C为本申请实施例提供的移位寄存器的工作时序图三，如图11和图12所示，本申请实施例提供的移位寄存器包括16个晶体管单元(M1～M16)、2个电容(C1和C2)、7个信号输入端(INPUT、RST1、RST2、OE、CLKA、CLKB和CLKC)、2个信号输出端(OUT1和OUT2)和3个电源端(VDD、VGL1和VGL2)。
具体的，第一电源端VDD持续提供高电平信号；第二电源端VGL1和第二电源端VGL2持续提供低电平信号。
具体的，显示面板包括：显示阶段Display和检测阶段Sense。需要说明的是，在显示阶段Display，第二复位端RST2和第一时钟信号端CLKA的输入信号始终为低电平，在检测阶段Sense，第一复位端RST1、信号输入端INPUT、随机检测信号端OC、第二时钟信号端CLKB的输入信号始终为低电平。
需要说明的是，在显示阶段之前，第二复位端RST2的输入信号为高电平，使得移位寄存器中的第十五晶体管M15和第十六晶体管M16导通，以将上拉节点PU和检测节点PS的电位初始化。
在显示阶段，本申请实施例提供的移位寄存器的工作过程具体包括：
第一阶段D1，即输入阶段，信号输入端INPUT和随机检测信号端OE的输入信号为高电平，第一晶体管M1和第二晶体管M2导通，将检测节点PS的电位拉高，对第一电容C1进行充电，第四晶体管M4导通，但是由于第一时钟信号端CLKA的时钟信号为低电平，上拉节点PU的电位不会被第一时钟信号端CLKA的时钟信号影响，同时，第六晶体管M6导通，将上拉节点PU的电位拉高，对第二电容C2进行充电，第七晶体管M7和第八晶体管M8导通，但是由于第二时钟信号端CLKB和第三时钟信号端CLKC的时钟信号为低电平，因此，第一输出端OUT1和第二输出端OUT2没有输出。另外，虽然第九晶体管M9在第一电源端VDD的控制下导通，但是由于第十晶体管M10在上拉节点PU的控制下导通，将下拉节点PD的电位拉低，使得第十一晶体管M11、第十二晶体管M12和第十三晶体管M13截止，第一复位端RST1的输入信号为低电平，第三晶体管M3和第十四晶体管M14截止，因此，上拉节点PU保持高电平。
第二阶段D2，即输出阶段，随机检测信号端OE的输入信号持续为高电平，第二晶体管M2导通，信号输入端INPUT的输入信号为低电平，第一晶体管M1和第六晶体管M6截止，在第一电容C1自举的作用下，检测节点PS的电位被拉高，第四晶体管M4导通，但是由于第一时钟信号端CLKA的时钟信号为低电平，上拉节点PU的电位不会被第一时钟信号端CLKA的时钟信号影响，在第二电容C2自举的作用下，上拉节点PU的电位被拉高，第七晶体管M7和第八晶体管M8导通，第二时钟信号端CLKB和第三时钟信号端CLKC的时钟信号为高电平，因此，第一输出端OUT1和第二输出端OUT2输出高电平信号。另外，虽然第九晶体管M9在第一电源端VDD的控制下导通，但是由于第十晶体管M10在上拉节点PU的控制下导通，将下拉节点PD的电位拉低，使得第十一晶体管M11、第十二晶体管M12和第十三晶体管M13截止，第一复位端RST1的输入信号为低电平，第三晶体管M3和第十四晶体管M14截止，因此，上拉节点PU保持高电平。
第三阶段D3、随机检测信号端OE的输入信号仍为高电平，第二晶体管M2导通，信号输入端INPUT的输入信号仍为低电平，第一晶体管M1和第六晶体管M6截止，检测节点PS的电位开始下降，但是仍能导通第四晶体管M4，由于第一时钟信号端CLKA的时钟信号为低电平，上拉节点PU的电位不会被第一时钟信号端CLKA的时钟信号拉高，检测节点PS的电位开始下降，但是仍能够导通第七晶体管M7和第八晶体管M8，由于第二时钟信号端CLKB和第三时钟信号端CLKC的时钟信号为低电平，因此，第一输出端OUT1和第二输出端OUT2没有输出。另外，虽然第九晶体管M9在第一电源端VDD的控制下导通，但是由于第十晶体管M10在上拉节点PU的控制下仍能导通，将下拉节点PD的电位拉低，使得第十一晶体管M11、第十二晶体管M12和第十三晶体管M13仍截止，第一复位端RST1的输入信号为低电平，第三晶体管M3和第十四晶体管M14仍截止。
第四阶段D4、即复位阶段，随机检测信号端OE的输入信号仍为高电平，第二晶体管M2导通，第一复位端RST1的输入信号为高电平，第三晶体管M3和第十四晶体管M14导通，将上拉节点PU和检测节点PS的电位拉低，第九晶体管M9在第一电源端VDD的控制下导通，将下拉节点PD的电位拉高，第十晶体管M10在上拉节点PU的控制下截止，第十一晶体管M11、第十二晶体管M12和第十三晶体管M13导通，将上拉节点PU、第一输出端OUT1和第二输出端OUT2的信号拉低，以降低噪声。
需要说明的是，在显示阶段，信号输入端INPUT的输入信号为脉冲信号，仅在输入阶段为高电平，第一输出端OUT1和第二输出端OUT2的输出信号为脉冲信号，仅在输出阶段为高电平，第一复位端RST1的信号为脉冲信号，只在复位阶段为高电平。
需要说明的是，随机检测信号端OE输出的随机信号必然与某一级移位寄存器在显示阶段的输出信号为反相信号，以随机信号与第N级移位寄存器的输出信号为反相信号为例来说，第1级至第N-5级移位寄存器、第N-1至最后一级移位寄存器在复位阶段中随机检测信号端OC的随机信号始终为高电平，即在复位阶段，第二晶体管M2和第三晶体管M3导通，检测节点PS的电位被拉低，其他工作过程与前述工作过程相同，第N-4级和第N-2级移位寄存器与上述工作过程不同之处在于在复位阶段中随机检测信号端OC的输入信号一部分时间为高电平，一部分时间为低电平，由于在复位阶段，存在一段时间随机检测信号端OC和第一复位端RST1的输入信号为高电平，因此，在复位阶段，第二晶体管M2和第三晶体管M3导通，检测节点PS的电位被拉低，其他工作过程与前述工作过程相同，第N-3级移位寄存器的工作过程与上述工作过程不同之处在于复位阶段中随机检测信号端OC的输入信号为低电平，第二晶体管M2截止，第三晶体管M3导通，使得检测节点PS的电位没有被拉高，因此，第N-3级移位寄存器中的检测节点PS的电位始终为高。需要说明的是，图12A是以第1级至第N-5级移位寄存器、第N-1至最后一级移位寄存器的工作过程为例进行说明的，图12B是以第N-4级和第N-2级移位寄存器的工作过程为例进行说明的，图12C是以第N-3级移位寄存器为例进行说明的，需要说明的是，图12是以N＝7为例进行说明。
根据确定需要检测的像素电路取决于随机检测信号端OC的输入信号，若随机检测信号端OC的输入信号与第N级移位寄存器的输出信号为反相信号，则需要检测的像素电路为第N-3级移位寄存器连接的像素电路。
在检测阶段，与需要检测的像素电路连接的移位寄存器的工作过程具体包括：
第一阶段S1、检测节点PS的信号为高电平，第四晶体管M4导通，第一时钟信号端CLKA的时钟信号为高电平，第五晶体管M5导通，上拉节点PU的电位被第一时钟信号端CLKA的时钟信号拉高，第七晶体管M7和第八晶体管M8导通，但是由于第三时钟信号端CLKC的时钟信号为低电平，因此，第一输出端OUT1没有输出。另外，虽然第九晶体管M9在第一电源端VDD的控制下导通，但是由于第十晶体管M10在上拉节点PU的控制下导通，将下拉节点PD的电位拉低，使得第十一晶体管M11、第十二晶体管M12和第十三晶体管M13截止，上拉节点PU的电位保持高电平。
第二阶段S2、第一时钟信号端CLKA的时钟信号为低电平，第五晶体管M5截止，在第二电容C2自举的作用下，上拉节点PU的电位被拉高，第七晶体管M7和第八晶体管M8导通，第三时钟信号端CLKC的时钟信号为高电平，第一输出端OUT1输出高电平信号。另外，虽然第九晶体管M9在第一电源端VDD的控制下导通，但是由于第十晶体管M10在上拉节点PU的控制下导通，将下拉节点PD的电位拉低，使得第十一晶体管M11、第十二晶体管M12和第十三晶体管M13截止，因此，上拉节点PU的电位保持高电平。
第三阶段S3、上拉节点PU的电位开始下降，但是仍能够导通第七晶体管M7和第八晶体管M8，但是由于第三时钟信号端CLKC的时钟信号为低电平，因此，第一输出端OUT1没有输出。另外，虽然第九晶体管M9在第一电源端VDD的控制下导通，但是由于第十晶体管M10在上拉节点PU的控制下仍能导通，将下拉节点PD的电位拉低，使得第十一晶体管M11、第十二晶体管M12和第十三晶体管M13仍截止。
第四阶段S4、第二复位端RST2的输入信号为高电平，第十五晶体管M15和第十六晶体管M16导通，将上拉节点PU和检测节点PS的电位拉低，另外，虽然第九晶体管M9在第一电源端VDD的控制下导通，将下拉节点PD的电位拉高，第十晶体管M10在上拉节点PU的控制下截止，第十一晶体管M11、第十二晶体管M12和第十三晶体管M13导通，进一步拉低上拉节点PU、第一输出端OUT1和第二输出端OUT2，以降低噪声。
另外，需要说明的是，除第N-3级移位寄存器之外的其他级移位寄存器在检测阶段均没有输出。
根据图12C可知，本申请实施例提供的移位寄存器可以实现多次脉冲输出，不仅能够在显示阶段输出驱动信号，还能够在检测阶段输出驱动信号。
基于同一发明构思，本申请一些实施例还提供一种栅极驱动电路，图13为本申请实施例提供的栅极驱动电路的结构示意图，如图13所示，本申请实施例提供的栅极驱动电路包括：多个移位寄存器；第一级移位寄存器GOA(1)的信号输入端INPUT与第一初始信号端STV1连接，第二级移位寄存器GOA(2)的信号输入端INPUT与第二初始信号端STV2连接，第N+2级移位寄存器GOA(N+2)的信号输入端与第N级移位寄存器的第二输出端OUT2连接，第N级移位寄存器的第一复位端RST1与第N+3级移位寄存器的第二输出端OUT2连接，N≥1。
其中，第三级移位寄存器GOA(3)的信号输入端INPUT与第一级移位寄存器GOA(1)的第二输出端OUT2连接，第四级移位寄存器GOA(4)的信号输入端INPUT与第二级移位寄存器GOA(2)的第二输出端OUT2连接，依次类推，第一级移位寄存器GOA(1)的第一复位端RST1与第四级移位寄存器GOA(4)的第二输入端OUT2连接，第二级移位寄存器GOA(2)的第一复位端RST1与第五级移位寄存器GOA(5)的第二输入端OUT2连接，依次类推。
具体的，所有移位寄存器的第二复位端RST2连接同一信号线，所有移位寄存器的第一时钟信号端CLKA连接同一信号线CKA，所有移位寄存器的随机检测信号端OE连接同一信号线。
可选地，如图13所示，本申请实施例提供的栅极驱动电路还包括：第一时钟端CK1、第二时钟端CK2、第三时钟端CK3、第四时钟端CK4、第五时钟端CK5、第六时钟端CK6、第七时钟端CK7和第八时钟端CK8。
具体的，第4i+1级移位寄存器GOA(4i+1)的第二时钟信号端CLKB与第一时钟端CK1连接，第4i+1级移位寄存器GOA(4i+1)的第三时钟信号端CLKC与第五时钟端CK5连接，第4i+2级移位寄存器GOA(4i+2)的第二时钟信号端CLKB与第二时钟端CK2连接，第4i+2级移位寄存器GOA(4i+2)的第三时钟信号端CLKC与第六时钟端CK6连接，第4i+3级移位寄存器GOA(4i+3)的第二时钟信号端CLKB与第三时钟端CK3连接，第4i+3级移位寄存器GOA(4i+3)的第三时钟信号端CLKC与第七时钟端CK7连接，第4i+4级移位寄存器GOA(4i+4)的第二时钟信号端CLKB与第四时钟端CK4连接，第4i+4级移位寄存器GOA(4i+4)的第三时钟信号端CLKC与第八时钟端CK8连接。
其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
可选地，图14为本申请实施例提供的栅极驱动电路的工作时序图，需要说明的是，图14是以对第四行像素电路进行检测为例进行说明的，OUT1(i)表示第i级移位寄存器的第一输出端。
如图4所示，在显示阶段，第一时钟端CK1和第五时钟端CK5的时钟信号相同，第二时钟端CK2和第六时钟端CK6的时钟信号相同，第三时钟端CK3和第七时钟端CK7的时钟信号相同，第四时钟端CK4和第八时钟端CK8的时钟信号相同，第一时钟端CK1和第三时钟端CK3的时钟信号互为反向信号，第二时钟端CK2和第四时钟端CK4的时钟信号互为反向信号，在检测阶段，需要检测的像素电路连接的移位寄存器所连接的时钟端的时钟信号为高电平，其余的移位寄存器所连接的时钟端的时钟信号均为低电平。仅需要检测的像素电路连接的移位寄存器的第一输出端输出多次脉冲，其余移位寄存器仅输出单次脉冲。
基于同一发明构思，本申请一些实施例还提供一种移位寄存器的驱动方法，应用于移位寄存器中，移位寄存器设置在显示面板中，显示面板包括：显示阶段和检测阶段，本申请实施例提供的移位寄存器的驱动方法具体包括以下步骤：
步骤100、在显示阶段，在信号输入端的控制下，输入子电路向上拉节点提供第一电源端的信号；在上拉节点的控制下，输出子电路向第一输出端提供第三时钟信号端的信号，向第二输出端提供第二时钟信号端的信号；在第一电源端和上拉节点的控制下，在第一复位端的控制下，第一复位子电路向上拉节点提供第二电源端的信号；在第一电源端和上拉节点的控制下，下拉子电路向上拉节点和第二输出端提供第二电源端的信号，向第一输出端提供第三电源端的信号。
步骤200、在检测阶段，在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，检测控制子电路向上拉节点提供第一时钟信号端的信号，在上拉节点的控制下，输出子电路向第一输出端提供第三时钟信号端的信号。
其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
可选地，在检测阶段，申请实施例提供的移位寄存器的驱动方法还包括：在第二复位端的控制下，第二复位子电路向上拉节点和检测节点提供第二电源端的信号。
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种移位寄存器，其特征在于，包括：输入子电路、检测控制子电路、输出子电路、第一复位子电路和下拉子电路；
所述输入子电路，分别与信号输入端、第一电源端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供第一电源端的信号；
所述检测控制子电路，分别与随机检测信号端、信号输入端、第一时钟信号端、第一复位端和上拉节点连接，用于在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，向上拉节点提供第一时钟信号端的信号；
所述第一复位子电路，分别与第一复位端、上拉节点和第二电源端连接，用于在第一复位端的控制下，向上拉节点提供第二电源端的信号；
所述输出子电路，分别与第二时钟信号端、第三时钟信号端、上拉节点、第一输出端和第二输出端连接，用于在上拉节点的控制下，向第一输出端提供第三时钟信号端的信号，向第二输出端提供第二时钟信号端的信号；
所述下拉子电路，分别与第一电源端、第二电源端、第三电源端、上拉节点、第一输出端和第二输出端连接，用于在第一电源端和上拉节点的控制下，向上拉节点和第二输出端提供第二电源端的信号，向第一输出端提供第三电源端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述检测控制子电路包括：检测节点控制子电路和检测输出子电路；
所述检测节点控制子电路，分别与信号输入端、检测节点、随机检测信号、上拉节点和第一复位端连接，用于在信号输入端、随机检测信号端和第一复位端的控制下，向检测节点提供信号输入端或上拉节点的信号；
所述检测输出子电路，分别与检测节点、第一时钟信号端和上拉节点连接，用于在第一时钟信号端和检测节点的控制下，向上拉节点提供第一时钟信号端的信号。
3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二复位子电路；
所述第二复位子电路，分别与第二复位端、上拉节点、检测节点和第二电源端连接，用于在第二复位端的控制下，向上拉节点和检测节点提供第二电源端的信号。
4.根据权利要求2所述的移位寄存器，其特征在于，所述检测节点控制子电路包括：第一晶体管、第二晶体管和第三晶体管；
第一晶体管的控制极和第一极与信号输入端连接，第一晶体管的第二极与检测节点连接；
第二晶体管的控制极与随机检测信号端连接，第二晶体管的第一极与检测节点连接，第二晶体管的第二极与第三晶体管的第一极连接；
第三晶体管的控制极与第一复位端连接，第三晶体管的第二极与上拉节点连接。
5.根据权利要求2所述的移位寄存器，其特征在于，所述检测输出子电路包括：第四晶体管、第五晶体管和第一电容；
第四晶体管的控制极与检测节点连接，第四晶体管的第一极与第一时钟信号端连接，第四晶体管的第二极与第五晶体管的第一极连接；
第五晶体管的控制极与第一时钟信号端连接，第五晶体管的第二极与上拉节点连接；
第一电容的第一端与检测节点连接，第一电容的第二端与第四晶体管的第二极连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第六晶体管；
第六晶体管的控制极与信号输入端连接，第六晶体管的第一极与第一电源端连接，第六晶体管的第二极与上拉节点连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第七晶体管、第八晶体管和第二电容；
第七晶体管的控制极与上拉节点连接，第七晶体管的第一极与第二时钟信号端连接，第七晶体管的第二极与第二输入端连接；
第八晶体管的控制极与上拉节点连接，第八晶体管的第一极与第三时钟信号端连接，第八晶体管的第二极与第一输出端连接；
第二电容的第一端与上拉节点连接，第二电容的第二端与第一输出端连接。
8.根据权利要求1所述的移位寄存器，其特征在于，所述下拉子电路包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；
第九晶体管的控制极和第一极与第一电源端连接，第九晶体管的第二极与下拉节点连接；
第十晶体管的控制极与上拉节点连接，第十晶体管的第一极与下拉节点连接，第十晶体管的第二极与第二电源端连接；
第十一晶体管的控制极与下拉节点连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接；
第十二晶体管的控制极与下拉节点连接，第十二晶体管的第一极与第二输出端连接，第十二晶体管的第二极与第二电源端连接；
第十三晶体管的控制极与下拉节点连接，第十三晶体管的第一极与第一输出端连接，第十三晶体管的第二极与第三电源端连接。
9.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位子电路包括：第十四晶体管；
第十四晶体管的控制极与第一复位端连接，第十四晶体管的第一极与上拉节点连接，第十四晶体管的第二极与第二电源端连接。
10.根据权利要求3所述的移位寄存器，其特征在于，所述第二复位子电路包括：第十五晶体管和第十六晶体管；
第十五晶体管的控制极与第二复位端连接，第十五晶体管的第一极与检测节点连接，第十五晶体管的第二极与上拉节点连接；
第十六晶体管的控制极与第二复位端连接，第十六晶体管的第一极与上拉节点连接，第十六晶体管的第二极与第二电源端连接。
11.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二复位子电路，所述检测控制子电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一电容；所述输入子电路包括：第六晶体管；所述输出子电路包括：第七晶体管、第八晶体管和第二电容；所述下拉子电路包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；所述第一复位子电路包括：第十四晶体管；所述第二复位子电路包括：第十五晶体管和第十六晶体管；
第一晶体管的控制极和第一极与信号输入端连接，第一晶体管的第二极与检测节点连接；
第二晶体管的控制极与随机检测信号端连接，第二晶体管的第一极与检测节点连接，第二晶体管的第二极与第三晶体管的第一极连接；
第三晶体管的控制极与第一复位端连接，第三晶体管的第二极与上拉节点连接；
第四晶体管的控制极与检测节点连接，第四晶体管的第一极与第一时钟信号端连接，第四晶体管的第二极与第五晶体管的第一极连接；
第五晶体管的控制极与第一时钟信号端连接，第五晶体管的第二极与上拉节点连接；
第一电容的第一端与检测节点连接，第一电容的第二端与第四晶体管的第二极连接；
第六晶体管的控制极与信号输入端连接，第六晶体管的第一极与第一电源端连接，第六晶体管的第二极与上拉节点连接；
第七晶体管的控制极与上拉节点连接，第七晶体管的第一极与第二时钟信号端连接，第七晶体管的第二极与第二输入端连接；
第八晶体管的控制极与上拉节点连接，第八晶体管的第一极与第三时钟信号端连接，第八晶体管的第二极与第一输出端连接；
第二电容的第一端与上拉节点连接，第二电容的第二端与第一输出端连接；
第九晶体管的控制极和第一极与第一电源端连接，第九晶体管的第二极与下拉节点连接；
第十晶体管的控制极与上拉节点连接，第十晶体管的第一极与下拉节点连接，第十晶体管的第二极与第二电源端连接；
第十一晶体管的控制极与下拉节点连接，第十一晶体管的第一极与上拉节点连接，第十一晶体管的第二极与第二电源端连接；
第十二晶体管的控制极与下拉节点连接，第十二晶体管的第一极与第二输出端连接，第十二晶体管的第二极与第二电源端连接；
第十三晶体管的控制极与下拉节点连接，第十三晶体管的第一极与第一输出端连接，第十三晶体管的第二极与第三电源端连接；
第十四晶体管的控制极与第一复位端连接，第十四晶体管的第一极与上拉节点连接，第十四晶体管的第二极与第二电源端连接；
第十五晶体管的控制极与第二复位端连接，第十五晶体管的第一极与检测节点连接，第十五晶体管的第二极与上拉节点连接；
第十六晶体管的控制极与第二复位端连接，第十六晶体管的第一极与上拉节点连接，第十六晶体管的第二极与第二电源端连接。
12.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1～11任一项所述的移位寄存器；
第一级移位寄存器的信号输入端与第一初始信号端连接，第二级移位寄存器的信号输入端与第二初始信号端连接，第N+2级移位寄存器的信号输入端与第N级移位寄存器的第二输出端连接，第N级移位寄存器的第一复位端与第N+3级移位寄存器的第二输出端连接，N≥1。
13.根据权利要求12所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括：第一时钟端、第二时钟端、第三时钟端、第四时钟端、第五时钟端、第六时钟端、第七时钟端和第八时钟端；
第4i+1级移位寄存器的第二时钟信号端与第一时钟端连接，第4i+1级移位寄存器的第三时钟信号端与第五时钟端连接，第4i+2级移位寄存器的第二时钟信号端与第二时钟端连接，第4i+2级移位寄存器的第三时钟信号端与第六时钟端连接，第4i+3级移位寄存器的第二时钟信号端与第三时钟端连接，第4i+3级移位寄存器的第三时钟信号端与第七时钟端连接，第4i+4级移位寄存器的第二时钟信号端与第四时钟端连接，第4i+4级移位寄存器的第三时钟信号端与第八时钟端连接。
14.一种移位寄存器的驱动方法，其特征在于，应用于权利要求1～11任一项所述的移位寄存器中，所述移位寄存器设置在显示面板中，所述显示面板包括：显示阶段和检测阶段，所述方法包括：
在显示阶段，在信号输入端的控制下，输入子电路向上拉节点提供第一电源端的信号；在上拉节点的控制下，输出子电路向第一输出端提供第三时钟信号端的信号，向第二输出端提供第二时钟信号端的信号；在第一电源端和上拉节点的控制下，在第一复位端的控制下，第一复位子电路向上拉节点提供第二电源端的信号；在第一电源端和上拉节点的控制下，下拉子电路向上拉节点和第二输出端提供第二电源端的信号，向第一输出端提供第三电源端的信号；
在检测阶段，在信号输入端、随机检测信号端、第一时钟信号端和第一复位端的控制下，检测控制子电路向上拉节点提供第一时钟信号端的信号，在上拉节点的控制下，输出子电路向第一输出端提供第三时钟信号端的信号。
15.根据权利要求14所述的方法，其特征在于，在检测阶段，所述方法还包括：在第二复位端的控制下，第二复位子电路向上拉节点和检测节点提供第二电源端的信号。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107784977A (zh) * 2017-12-11 2018-03-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN108648716A (zh) * 2018-07-25 2018-10-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN108877682A (zh) * 2018-07-18 2018-11-23 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN109935184A (zh) * 2018-02-14 2019-06-25 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007047476A (ja) * 2005-08-10 2007-02-22 Canon Inc 液晶表示装置および液晶表示装置の駆動方法
US8856744B2 (en) * 2011-08-31 2014-10-07 Nvidia Corporation HDMI-muxed debug cable methods and apparatuses
CN104392704A (zh) * 2014-12-15 2015-03-04 合肥京东方光电科技有限公司 移位寄存器单元及其驱动方法、移位寄存器和显示装置
KR102635475B1 (ko) * 2015-12-29 2024-02-08 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치 및 그 구동방법
KR102338948B1 (ko) * 2017-05-22 2021-12-14 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR102437170B1 (ko) * 2017-09-29 2022-08-26 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 평판 표시 장치
KR102461392B1 (ko) * 2017-10-26 2022-10-31 엘지디스플레이 주식회사 Oled 표시패널 및 oled 표시장치
KR102505897B1 (ko) * 2017-11-27 2023-03-03 엘지디스플레이 주식회사 Oled 표시패널
CN107967904B (zh) * 2018-01-02 2020-07-31 上海天马微电子有限公司 扫描驱动电路、显示面板和显示装置
CN109935185B (zh) * 2018-07-18 2022-07-01 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
KR20200025878A (ko) * 2018-08-31 2020-03-10 엘지디스플레이 주식회사 게이트 구동부와 그를 포함한 표시장치
KR102656236B1 (ko) * 2018-09-03 2024-04-09 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 유기발광 표시장치
CN109192171A (zh) * 2018-10-24 2019-01-11 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
KR20200048784A (ko) * 2018-10-30 2020-05-08 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 유기발광 표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107784977A (zh) * 2017-12-11 2018-03-09 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN109935184A (zh) * 2018-02-14 2019-06-25 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN108877682A (zh) * 2018-07-18 2018-11-23 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN108648716A (zh) * 2018-07-25 2018-10-12 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

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