CN108877682A - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

一种移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

本发明实施例公开了一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：检测子移位寄存器；检测子移位寄存器包括：检测输入子电路用于在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；其中，第一输入端的输入信号为上一位移位寄存器第一上拉节点的信号；检测输出子电路用于在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。本发明通过在第一输入端提供上一级移位寄存器中第一上拉节点的信号，保证了每一级移位寄存器的第一输入端的输入一致，使得显示装置的输出稳定，提高了显示装置的显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明实施例涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)技术。在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；其中，每个GOA电路作为一个移位寄存器将扫描信号依次传递给下一GOA电路，逐行开启薄膜晶体管开关，完成像素单元的数据信号输入。
在显示领域特别是有机发光二极管(Organic Light-Emitting Diode,简称OLED)显示中，由于各个像素电路中的驱动晶体管的阈值电压存在差异，可能会导致显示不良，因此，OLED显示中，每个GOA电路除了包括用于输出显示信号的显示部分，还包括用于补偿驱动晶体管的阈值电压的检测部分。
经发明人研究发现，下一GOA电路中的检测部分的输入会被上一GOA电路中的检测部分的负载所影响，不仅使得整个GOA电路的级联能力变弱，还影响了显示的稳定性和显示效果。
发明内容
为了解决上述技术问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，不仅能够提高整个GOA电路的级联能力，而且还能够保证显示的稳定性和显示效果。
第一方面，本发明实施例提供一种移位寄存器，包括：显示子移位寄存器和与所述显示子移位寄存器连接的检测子移位寄存器；所述检测子移位寄存器包括：
检测输入子电路，与第一时钟信号端、第二时钟信号端、第一输入端、上拉控制节点和第一上拉节点连接，用于在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；其中，所述第一输入端的输入信号为上一位移位寄存器中第一上拉节点的信号；
检测输出子电路，与第一上拉节点、第三时钟信号端和第一输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。
可选地，所述检测子移位寄存器还包括：
检测输出控制子电路，与第一输出端、第一下拉节点和低电平电压端连接，用于在第一下拉节点的控制下，向第一输出端提供低电平电压端的信号；
检测复位子电路，与第一复位端、第二复位端、第一上拉节点、上拉控制节点和低电平电压端连接，用于在第一复位端的控制下，向第一上拉节点提供低电平电压端的信号，在第二复位端的控制下，向上拉控制节点提供低电平电压端的信号；
检测节点控制子电路，与第一控制端、第二控制端、第一上拉节点、第一下拉节点和低电平电压端连接，用于在第一控制端、第二控制端和第一上拉节点的控制下，向第一下拉节点提供低电平电压端的信号；
第一控制子电路，与显示控制端、第一下拉节点和低电平电压端连接，用于在显示控制端的控制下，向第一下拉节点提供低电平电压端的信号；
其中，向第一复位端、第二复位端和第一时钟信号端提供的关闭信号的电位小于低电平电压端的信号的电位。
可选地，所述检测输出子电路，还与第四时钟信号端和第二输出端连接，用于在第一上拉节点的控制下，向第二输出端提供第四时钟信号端的信号；
所述检测输出控制子电路，还与第二输出端连接，用于在第一下拉节点的控制下，向第二输出端提供低电平电压端的信号。
可选地，所述检测输入子电路包括：第一晶体管和第三晶体管；其中，
所述第一晶体管的控制极与第一时钟信号端连接，其第一极与第一输入端连接，其第二极与上拉控制节点连接；
所述第三晶体管的控制极与上拉控制节点连接，其第一极与第二时钟信号端连接，其第二极与第一上拉节点连接。
可选地，所述检测输入子电路包括：第一晶体管、第三晶体管和第十二晶体管；其中，
所述第一晶体管的控制极与第一时钟信号端连接，其第一极与第一输入端连接，其第二极与第十二晶体管的第一极连接；
所述第十二晶体管的控制极与第一时钟信号端连接，其第二极与上拉控制节点连接；
所述第三晶体管的控制极与上拉控制节点连接，其第一极与第二时钟信号端连接，其第二极与第一上拉节点连接。
可选地，所述检测输出子电路包括：第八晶体管和第九晶体管；
所述第八晶体管的控制极与第一上拉节点连接，其第一极与第三时钟信号端连接，其第二极与第一输出端连接；
所述第九晶体管的控制极与第一上拉节点连接，其第一极与第四时钟信号端连接，其第二极与第二输出端连接；
所述检测输出控制子电路，包括：第十晶体管和第十一晶体管；
所述第十晶体管的控制极与第一下拉节点连接，其第一极与第一输出端连接，其第二极与低电平电压端连接；
所述第十一晶体管的控制极与第一下拉节点连接，其第一极与第二输出端连接，其第二极与低电平电压端连接。
所述检测节点控制子电路，包括：第五晶体管、第六晶体管和第七晶体管；
所述第五晶体管的控制极和第一极与第一控制端连接，第二极与第一下拉节点连接；
所述第六晶体管的控制极与第一上拉节点连接，其第一极与第一下拉节点连接，其第二极与低电平电压端连接；
所述第七晶体管的控制极和第一极与第二控制端连接，其第二极与第一下拉节点连接。
可选地，所述检测输出子电路还包括：第二电容和第三电容；
所述第二电容的第一端与第一上拉节点连接，第二端与第一输出端连接；
所述第三电容的第一端与第一上拉节点连接，第二端与第二输出端连接。
可选地，所述检测复位子电路包括：第一复位子电路和第二复位子电路；
所述第一复位子电路，与第一上拉节点、低电平电压端和第一复位端连接，用于在第一复位端的控制下，向第一上拉节点提供低电平电压端的信号；
所述第二复位子电路，与第二复位端、上拉控制节点和低电平电压端连接，用于在第二复位端的控制下，向上拉控制节点提供低电平电压端的信号；
所述第一控制子电路包括：第十九晶体管；
所述第十九晶体管的控制极与显示控制端连接，其第一极与第一下拉节点连接，其第二极与低电平电压端连接。
可选地，所述第一复位子电路包括：第四晶体管；
所述第四晶体管的控制极与第一复位端连接，其第一极与第一上拉节点连接，其第二极与低电平电压端连接。
可选地，所述第一复位子电路包括：第四晶体管和第十五晶体管；其中，
所述第四晶体管的控制极与第一复位端连接，其第一极与第一上拉节点连接，其第二极与第一反馈节点连接；
所述第十五晶体管的控制极与第一复位端连接，其第一极与第一反馈节点连接，其第二极与低电平电压端连接；
所述检测子移位寄存器还包括：第一防漏电子电路；其中，
所述第一防漏电子电路，与第一上拉节点、第一下拉节点、第一反馈节点、高电平电压端和低电平电压端连接，用于在第一下拉节点的控制下，向第一上拉节点提供低电平电压端的信号，在第一上拉节点的控制下，向第一反馈节点提供高电平电压端的信号，以保持第一上拉节点的高电平；
其中，第一防漏电子电路包括：第十六晶体管、第十七晶体管和第十八晶体管；
所述第十六晶体管的控制极与第一下拉节点连接，其第一极与第一上拉节点连接，其第二极与第十七晶体管的第一极连接；
所述第十七晶体管的控制极与第一下拉节点连接，其第二极与低电平电压端连接；
所述第十八晶体管的控制极与第一上拉节点连接，其第一极与第十六晶体管的第二极连接，其第二极与高电平电压端连接；
其中，所述第一反馈节点与第十八晶体管的第一极连接。
可选地，所述第二复位子电路包括：第二晶体管；
所述第二晶体管的控制极与第二复位端连接，其第一极与上拉控制节点连接，其第二极与低电平电压端连接。
可选地，所述第二复位子电路包括：第二晶体管和第十三晶体管；
所述第二晶体管的控制极与第二复位端连接，其第一极与上拉控制节点连接，其第二极与第二反馈节点连接；
所述第十三晶体管的控制极与第二复位端连接，其第一极与第二反馈节点连接，其第二极与低电平电压端连接；
所述检测子移位寄存器还包括：第二防漏电子电路；
所述第二防漏电子电路，与上拉控制节点、高电平电压端和第二反馈节点连接，用于在上拉控制节点的控制下，向第二反馈节点提供高电平电压端，以保持上拉控制节点的高电位；
所述第二防漏电子电路包括：第十四晶体管；
所述第十四晶体管的控制极与上拉控制节点连接，其第一极与高电平电压端连接，其第二极与第二反馈节点连接；
其中，当所述检测输入子电路包括：第一晶体管、第三晶体管和第十二晶体管时，所述第二反馈节点还与所述第一晶体管的第二极连接。
可选地，所述显示子移位寄存器包括：
显示输入子电路，与第二输入端、第五时钟信号端和第二上拉节点连接，用于在第五时钟信号端的控制下，向第二上拉节点提供第二输入端的信号；
显示输出子电路，与第六时钟信号端、第二上拉节点、级联输出端和第三输出端，用于在第二上拉节点的控制下，向级联输出端和第三输出端提供第六时钟信号端的信号；
显示复位子电路，与第三复位端、第二上拉节点和低电平电压端连接，用于在第三复位端的控制下，向第二上拉节点提供低电平电压端的信号；
显示输出控制子电路，与级联输出端、第三输出端、第二下拉节点和低电平电压端连接，用于在第二下拉节点的控制下，向级联输出端和第三输出端提供低电平电压端的信号；
显示节点控制子电路，与第三控制端、第四控制端、第二上拉节点、第二下拉节点和低电平电压端连接，用于在第一控制端、第二控制端和第二上拉节点的控制下，向第二下拉节点提供低电平电压端的信号；
其中，所述显示控制端与所述级联信号端连接。
可选地，所述显示子移位寄存器还包括：
第二控制子电路，与第二上拉节点、第二下拉节点、检测控制端、高电平电压端和低电平电压端连接，用于在第一上拉节点的控制下，向第二上拉节点和第二下拉节点提供低电平电压端的信号；
其中，检测控制端与第一上拉节点连接。
第二方面，本发明实施例还提供一种栅极驱动电路，包括：多个级联的上述移位寄存器，每级移位寄存器包括：显示子移位寄存器和检测子移位寄存器；其中，所述检测子移位寄存器包括：第一输入端、第一输出端、第二复位端、第一上拉节点、第一下拉节点和显示控制端；所述显示子移位寄存器包括：级联信号端、第二输入端、第三输出端、第三复位端和检测控制端；
所述第一级检测子移位寄存器的第一输入端与第一初始信号端连接，所述第N级检测子移位寄存器的第一输入端与第N-1级检测子移位寄存器的第一上拉节点连接，第二复位端与第N+1级检测子移位寄存器的第一上拉节点连接；
所述第一级显示子移位寄存器的第二输入端与第二初始信号端连接，所述第N级显示子移位寄存器的第二输入端与第N-1级显示子移位寄存器的级联信号端连接，第三复位端与第N+1级显示子移位寄存器的级联信号端连接；
所述第N级显示子移位寄存器的检测控制端与第N级检测子移位寄存器的第一上拉节点连接；所述第N级显示子移位寄存器的级联信号端与第N级检测子移位寄存器的显示控制端连接；所述第N级显示子移位寄存器的第三输出端与第N级检测子移位寄存器的第一输出端连接。
第三方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，包括：
检测输入子电路在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；
检测输出子电路在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。
可选地，所述方法还包括：
检测输出控制子电路，与第一输出端、第一下拉节点和低电平电压端连接，用于在第一下拉节点的控制下，向第一输出端提供低电平电压端的信号；
检测下拉节点控制子电路在第一控制端、第二控制端和第一上拉节点的控制下，向第一下拉节点提供低电平电压端的信号；
检测复位子电路在第一复位端的控制下，向第一上拉节点提供低电平电压端的信号，在第二复位端的控制下，向上拉控制节点提供低电平电压端的信号。
本发明实施例提供一种移位寄存器及其驱动方法，栅极驱动电路，其中，移位寄存器包括：显示子移位寄存器和与显示子移位寄存器连接的检测子移位寄存器；检测子移位寄存器包括：检测输入子电路，与第一时钟信号端、第二时钟信号端、第一输入端、上拉控制节点和第一上拉节点连接，用于在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；其中，第一输入端的输入信号为上一位移位寄存器中第一上拉节点的信号；检测输出子电路，与第一上拉节点、第三时钟信号端和第一输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。本发明实施例通过向检测输入子电路的第一输入端输入上一级移位寄存器中的检测子移位寄存器中的第一上拉节点的信号，避免了被上一级移位寄存器中的检测子移位寄存器的负载所影响，使得第一输入端只与第二时钟信号端的信号有关，不仅提高了整个GOA电路的级联能力，而且还保证了显示的稳定性和显示效果。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1A为一种像素电路的示意图；
图1B为另一种像素电路的示意图；
图2为本发明实施例提供的检测子移位寄存器的一个结构示意图；
图3为本发明实施例提供的检测子移位寄存器的另一结构示意图；
图4为本发明实施例提供的检测子移位寄存器的又一结构示意图；
图5为本发明实施例提供的检测子移位寄存器的再一结构示意图；
图6A为本发明实施例提供的检测子移位寄存器的等效电路图一；
图6B为本发明实施例提供的检测子移位寄存器的等效电路图二；
图6C为本发明实施例提供的检测子移位寄存器的等效电路图三；
图6D为本发明实施例提供的检测子移位寄存器的等效电路图四；
图6E为本发明实施例提供的检测子移位寄存器的等效电路图五；
图6F为本发明实施例提供的检测子移位寄存器的等效电路图六；
图6G为本发明实施例提供的检测子移位寄存器的等效电路图七；
图6H为本发明实施例提供的检测子移位寄存器的等效电路图八；
图7为本发明实施例提供的检测子移位寄存器的工作时序图；
图8为本发明实施例提供的显示子移位寄存器的结构示意图；
图9为本发明实施例提供的显示子移位寄存器的等效电路图一；
图10为本发明实施例提供的显示子移位寄存器的工作时序图；
图11为本发明实施例提供的显示子移位寄存器的另一等效电路图；
图12为本发明实施例提供的显示子移位寄存器的又一等效电路图；
图13为本发明实施例提供的栅极驱动电路的结构示意图；
图14为本发明实施例提供的每一级移位寄存器的等效电路图；
图15为本发明实施例提供的移位寄存器的驱动方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
OLED显示装置中的像素电路一般采用矩阵驱动方式，根据每个像素单元中是否引入开关元器件分为有源矩阵(Active Matrix)驱动和无源矩阵(Passive Matrix)驱动。AMOLED在每一个像素的像素电路中都集成了一组薄膜晶体管和存储电容，通过对薄膜晶体管和存储电容的驱动控制，实现对流过OLED的电流的控制，从而使OLED根据需要发光。
AMOLED显示装置中使用的基础像素电路通常为2T1C像素电路，即利用两个薄膜晶体管(Thin-film transistor，TFT)和一个存储电容Cst来实现驱动OLED发光的功能。
图1A示出了一种2T1C像素电路的示意图，如图1A所示，一种2T1C像素电路包括开关晶体管T0、驱动晶体管N0以及存储电容Cst。例如，该开关晶体管T0的栅极连接扫描线以接收扫描信号Scan1；例如，该开关晶体管T0的源极连接到数据线以接收数据信号Vdata；该开关晶体管T0的漏极连接到驱动晶体管N0的栅极；驱动晶体管N0的源极连接到第一电压端以接收第一电压Vdd(高电压)，驱动晶体管N0的漏极连接到OLED的正极端；存储电容Cst的一端连接到开关晶体管T0的漏极以及驱动晶体管N0的栅极，另一端连接到驱动晶体管N0的源极以及第一电压端；OLED的负极端连接到第二电压端以接收第二电压Vss(低电压，例如接地电压)。该2T1C像素电路的驱动方式是通过两个TFT和存储电容Cst来控制像素的明暗(灰阶)。当通过扫描线施加扫描信号Scan1以开启开关晶体管T0时，数据驱动电路通过数据线输入的数据信号Vdata可以通过开关晶体管T0对存储电容Cst充电，由此可以将数据信号Vdata存储在存储电容Cst中，且此存储的数据信号Vdata可以控制驱动晶体管N0的导通程度，由此可以控制流过驱动晶体管N0以驱动OLED发光的电流大小，即此电流决定该像素发光的灰阶。在图1所示的2T1C像素电路中，开关晶体管T0为N型晶体管而驱动晶体管N0为P型晶体管。
OLED显示装置通常包括多个按阵列排布的像素单元，每个像素单元例如可以包括上述像素电路。在像素电路进行显示操作时，像素电路中的驱动晶体管N0处于饱和状态下的输出电流IOLED可以通过如下公式得到：
IOLED＝1/2*K(Vg-Vs-Vth)2
这里，K＝W/L*C*μ，W/L为驱动晶体管N0的沟道的宽长比(即，宽度与长度的比值)，μ为电子迁移率，C为单位面积的电容，Vg为驱动晶体管N0栅极的电压，Vs为驱动晶体管N0源极的电压，Vth为驱动晶体管N0的阈值电压。需要说明的是，在本公开的实施例中，将K称为像素电路中的驱动晶体管的电流系数，以下各实施例与此相同，不再赘述。
各个像素电路中的驱动晶体管的阈值电压Vth由于制备工艺可能存在差异，而且由于例如温度变化的影响，驱动晶体管的阈值电压Vth可能会产生漂移现象。同时，驱动晶体管的电流系数K随着时间也会发生老化现象。因此，各个驱动晶体管的阈值电压Vth以及电流系数K的不同以及老化可能会导致显示不良(例如显示不均匀)，所以就需要对阈值电压Vth以及电流系数K进行补偿。
例如，在经由开关晶体管T0向驱动晶体管N0的栅极施加数据信号(例如，数据电压)Vdata之后，数据信号Vdata可以对存储电容Cst充电，而且由于数据信号Vdata可以使得驱动晶体管N0导通，则与存储电容Cst的一端电连接的驱动晶体管N0的源极或漏极的电压Vs可能相应地改变。
图1B示出了一种可以检测驱动晶体管的阈值电压的像素电路(也即，3T1C电路)，驱动晶体管N0为N型晶体管。例如，如图1B所示，为了实现补偿功能，可以在2T1C电路的基础上引入感测晶体管S0，也即，可以将感测晶体管S0的第一端连接到驱动晶体管N0的源极，感测晶体管S0的第二端经由感测线与检测电路(未示出)连接，感测晶体管S0的栅极接收补偿扫描信号Scan2。由此当驱动晶体管N0导通之后，可以施加补偿扫描信号Scan2，由此经由感测晶体管S0对检测电路充电，使得驱动晶体管N0的源极电位改变。当驱动晶体管N0的源极的电压Vs等于驱动晶体管N0的栅极电压Vg与驱动晶体管的阈值电压Vth的差值时，驱动晶体管N0截止。此时，可以在驱动晶体管N0截止后，再经由导通的感测晶体管S0从驱动晶体管N0的源极获取感测电压(也即，驱动晶体管N0截止后的源极的电压Vb)。在获取驱动晶体管N0截止后的源极的电压Vb之后，则可以获取驱动晶体管的阈值电压Vth＝Vdata-Vb，由此可以基于每个像素电路中驱动晶体管的阈值电压针对每个像素电路建立(也即，确定)补偿数据，进而可以实现显示面板各个子像素的阈值电压补偿功能。
在驱动晶体管N0的源极的电压Vs增加至Vdata-Vth的过程中，随着Vs的增加，[(Vdata-Vth)-Vs]的值将不断降低，对应地，驱动晶体管N0输出的电流IOLED以及充电速度也将随之不断降低，因此，从充电起始到驱动晶体管N0截止所需的时间Ts较长，因此通常需要在显示面板结束正常显示之后的关机过程中进行阈值电压的检测。
在采用如图1B所示的像素电路的OLED面板中，相应的GOA电路通常也包括显示部分和检测部分。显示部分用于图像的显示，检测部分用于检测或补偿上述像素电路中的驱动晶体管N0的阈值电压和迁移率的非均匀性以及OLED的老化等，二者缺一不可。然而，每一级GOA电路中的检测部分的输入会与上一级GOA电路中的检测部分的输出连接，使得下一GOA电路中的检测部分的输入会被上一GOA电路中的检测部分的负载所影响，不仅使得整个GOA电路的级联能力变弱，还影响了显示的稳定性和显示效果。
为了解决上述技术问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路。
实施例一
本发明实施例提供一种移位寄存器，其中，移位寄存器包括：显示子移位寄存器和与显示子移位寄存器连接的检测子移位寄存器，图2为本发明实施例提供的检测子移位寄存器的一个结构示意图，如图2所示，本发明实施例提供的检测子移位寄存器具体包括：检测输入子电路和检测输出子电路。
具体的，检测输入子电路，与第一时钟信号端CLK1、第二时钟信号端CLK2、第一输入端INPUT1、上拉控制节点H(图中未示出)和第一上拉节点PU1连接，用于在第一时钟信号端CLK1的控制下，向上拉控制节点H提供第一输入端INPUT1的信号，在上拉控制节点H的控制下，向第一上拉节点PU1提供第二时钟信号端CLK2的信号；其中，第一输入端INPUT1的输入信号为上一位移位寄存器中第一上拉节点PU1的信号；检测输出子电路，与第一上拉节点PU1、第三时钟信号端CLK3和第一输出端OUT1连接，用于在第一上拉节点PU1的控制下，向第一输出端OUT1提供第三时钟信号端CLK3的信号。
其中，显示子移位寄存器输出的显示输出信号用于控制显示面板的图像显示。检测子移位寄存器配置为输出移位寄存器单元的检测输出信号用于对像素电路中驱动晶体管的阈值电压和迁移率的非均匀性以及OLED的老化等进行补偿。
具体的，第一时钟信号端CLK1和第二时钟信号端CLK2的输入信号为周期信号，且可调。其中，第一时钟信号端CLK1和第二时钟信号端CLK2的输入信号的周期相同，第三时钟信号端CLK3的输入信号的周期小于第一时钟信号端CLK1的输入信号的周期，且第三时钟信号端CLK3的输入信号的脉冲持续时间小于第一时钟信号端CLK1的输入信号的脉冲持续时间。
在本实施例中，第一输入端INPUT1的输入信号为上一级移位寄存器中第一上拉节点PU1的信号，而上一级移位寄存器中的第一上拉节点PU1的信号与第二时钟信号端的信号有关，与上一级移位寄存器的负载无关，避免了被上一级移位寄存器中的检测子移位寄存器的负载所影响。
本发明实施例提供的移位寄存器包括：显示子移位寄存器和与显示子移位寄存器连接的检测子移位寄存器；检测子移位寄存器包括：检测输入子电路，与第一时钟信号端、第二时钟信号端、第一输入端、上拉控制节点和第一上拉节点连接，用于在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；其中，第一输入端的输入信号为上一位移位寄存器中第一上拉节点的信号；检测输出子电路，与第一上拉节点、第三时钟信号端和第一输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。本发明实施例通过向检测输入子电路的第一输入端输入上一级移位寄存器中的检测子移位寄存器中的第一上拉节点的信号，避免了被上一级移位寄存器中的检测子移位寄存器的负载所影响，使得第一输入端只与第二时钟信号端的信号有关，不仅提高了整个GOA电路的级联能力，而且还保证了显示的稳定性和显示效果。
可选地，图3为本发明实施例提供的检测子移位寄存器的另一结构示意图，如图3所示，本发明实施例提供的检测子移位寄存器还包括：检测输出控制子电路、检测复位子电路和检测节点控制子电路。
具体的，检测输出控制子电路，与第一输出端OUT1、第一下拉节点PD1和低电平电压端VGL连接，用于在第一下拉节点PD1的控制下，向第一输出端OUT1提供低电平电压端VGL的信号。检测复位子电路，与第一复位端RST1、第二复位端RST2、第一上拉节点PU1、上拉控制节点H和低电平电压端VGL连接，用于在第一复位端RST1的控制下，向第一上拉节点PU1提供低电平电压端VGL的信号，在第二复位端RST2的控制下，向上拉控制节点H提供低电平电压端VGL的信号。检测节点控制子电路，与第一控制端G1、第二控制端G2、第一上拉节点PU1、第一下拉节点PD1和低电平电压端VGL连接，用于在第一控制端G1、第二控制端G2和第一上拉节点PU1的控制下，向第一下拉节点PD1提供低电平电压端VGL的信号。
为了保证第三时钟信号端CLK3和第四时钟信号端CLK4的信号完全输出至第一输入端OUT1和第二输出端OUT2，需要使得第一时钟信号端CLK1和第二时钟信号端CLK2的高电平信号的电位高于第三时钟信号端CLK3和第四时钟信号端CLK4的高电平信号的电位，以保证第八晶体管M8和第九晶体管M9完全打开。
具体的，低电平电压端VGL持续提供低电平信号，需要说明的是，检测节点控制子电路、检测复位子电路、检测输出控制子电路和第一控制子电路连接的低电平电压端VGL可以相同，也可以不同，具体根据实际需求确定，本发明实施例对此不作任何限定。需要说明的是，本发明实施例均以连接同一低电平电压端为例进行说明。
可选地，第一控制端G1和第二控制端G2的信号可以为交替工作的直流高电平信号，也可以为交替工作的低频时钟信号代替，第一控制端G1和第二控制端G2的信号的周期大于移位寄存器的一个工作时序，即在一个工作时序内，第一控制端G1或第二控制端G2持续为高电平，本发明实施例对此不作任何限定。
可选地，图4为本发明实施例提供的检测子移位寄存器的又一结构示意图，如图4所示，检测移位子寄存器还包括：第一控制子电路。
具体的，第一控制子电路，与显示控制端SCANG、第一下拉节点PD1和低电平电压端VGL连接，用于在显示控制端SCANG的控制下，向第一下拉节点PD1提供低电平电压端VGL的信号。
需要说明的是，显示控制端SCANG与显示子移位寄存器连接。
其中，为了防止晶体管漏电，本发明实施例提供的向第一复位端、第二复位端和第一时钟信号端提供的关闭信号的电位小于低电平电压端的信号的电位。具体的，以关闭信号为低电平信号为例进行说明，为了保证第二晶体管M2在输出阶段完全关断，第二复位端RST2的低电平信号的电位小于低电平电压端的信号的电位，例如，第二复位端RST2的低电平信号的电位为-6V，低电平电压端VGL的信号的电位为-3V，即使负偏-3V第二晶体管M2也不会导通，同理，为了保证第一晶体管M1在输出阶段完全关断，第一时钟信号端CLK1的低电平信号的电位小于第一输入端INPUT1的信号的电位。为了保证第四晶体管M4在输出阶段完全关闭，第一复位端RST1的低电平信号的电位小于低电平电压端VGL的信号的电位，例如，第一复位端RST1的低电平信号的电位为-10V，低电平电压端VGL的信号的电位为-6V。本发明实施例通过控制第一复位端、第二复位端、第一时钟信号端的低电平信号，保证其低电平信号的电位小于低电平电压端VGL的信号的电位，以阻止晶体管漏电，保持第一上拉节点PU1的电位，保证了本发明实施例提供的检测子移位寄存器即使输出时间长也不会产生因第一上拉节点PU1漏电带来的输出异常。
需要说明的是，信号端的高电平信号指的是信号端的输入信号为高电平时的信号，信号端的低电平信号指的是信号端的输入信号为低电平时的信号。
本发明实施例通过在检测子移位寄存器中增加检测节点控制子电路、检测复位子电路和检测输出控制子电路，能够降低检测子移位寄存器中的噪声，进一步地提高显示面板的工作稳定性、使用可靠性和显示效果。
本发明实施例通过在检测子移位寄存器中增加第一控制子电路，其中，通过显示子移位寄存器来控制检测子移位寄存器的输出，具体的，利用显示控制端控制第一控制子电路，使得第一下拉节点和第一上拉节点的电位降低，使得检测子移位寄存器没有输出，使得显示子移位寄存器和检测子移位寄存器中，其中一个输出时，另一个没有输出。
可选地，图5为本发明实施例提供的检测子移位寄存器的再一结构示意图，如图5所示，本发明实施例提供的检测子移位寄存器中的检测输出子电路，还与第四时钟信号端CLK4和第二输出端OUT2连接，用于在第一上拉节点PU1的控制下，向第二输出端OUT2提供第四时钟信号端CLK4的信号；检测输出控制子电路，还与第二输出端OUT2连接，用于在第一下拉节点PD1的控制下，向第二输出端OUT2提供低电平电压端VGL的信号。
本发明实施例通过检测输出子电路和检测输出控制子电路与第二输出端连接，实现了检测子移位寄存器的多输出，使得移位寄存器能够同时控制两行栅线，降低了移位寄存器的占用面积，实现了显示装置的窄边框。
图6A为本发明实施例提供的检测子移位寄存器的等效电路图一；图6B为本发明实施例提供的检测子移位寄存器的等效电路图二；图6C为本发明实施例提供的检测子移位寄存器的等效电路图三；图6D为本发明实施例提供的检测子移位寄存器的等效电路图四；图6E为本发明实施例提供的检测子移位寄存器的等效电路图五；图6F为本发明实施例提供的检测子移位寄存器的等效电路图六；图6G为本发明实施例提供的检测子移位寄存器的等效电路图七；图6H为本发明实施例提供的检测子移位寄存器的等效电路图八。
作为检测输入子电路的一种实现方式，如图6A、图6C、图6D、图6F和图6G所示，检测输入子电路包括：第一晶体管M1和第三晶体管M3。
具体的，第一晶体管M1的控制极与第一时钟信号端CLK1连接，其第一极与第一输入端INPUT1连接，其第二极与上拉控制节点H连接；第三晶体管M3的控制极与上拉控制节点H连接，其第一极与第二时钟信号端CLK2连接，其第二极与第一上拉节点PU1连接。
作为检测输入子电路的另一种实现方式，如图6B、图6E和图6H所示，检测输入子电路包括：第一晶体管M1、第三晶体管M3和第十二晶体管M12。
具体的，第一晶体管M1的控制极与第一时钟信号端CLK1连接，其第一极与第一输入端INPUT1连接，其第二极与第十二晶体管M12的第一极连接；第十二晶体管M12的控制极与第一时钟信号端CLK1连接，其第二极与上拉控制节点H连接；第三晶体管M3的控制极与上拉控制节点H连接，其第一极与第二时钟信号端CLK2连接，其第二极与第一上拉节点PU1连接。
在本实施例中，图6A-图6H中具体示出了检测输入子电路的示例性结构。本领域技术人员容易理解是，检测输入子电路的实现方式不限于此，只要能够实现其功能即可。
如图6D所示，本发明实施例提供的检测子移位寄存器中的检测输出子电路包括：第八晶体管M8，检测输出控制子电路，包括：第十晶体管M10
具体的，第八晶体管M8的控制极与第一上拉节点PU1连接，其第一极与第三时钟信号端CLK3连接，其第二极与第一输出端OUT1连接；第十晶体管M10的控制极与第一下拉节点PD1连接，其第一极与第一输出端OUT1连接，其第二极与低电平电压端VGL连接。
如图6A、图6B、图6C、图6E、图6F、图6G和图6H所示，本发明实施例提供的检测子移位寄存器中的检测输出子电路包括：第八晶体管M8和第九晶体管M9。
具体的，第八晶体管M8的控制极与第一上拉节点PU1连接，其第一极与第三时钟信号端CLK3连接，其第二极与第一输出端OUT1连接；第九晶体管M9的控制极与第一上拉节点PU1连接，其第一极与第四时钟信号端CLK4连接，其第二极与第二输出端OUT2连接。
如图6E所示，为了保证输出的稳定，当检测输出子电路包括两个输出时，本发明实施例提供的检测子移位寄存器中的检测输出子电路还包括：第二电容C2和第三电容C3。
具体的，第二电容C2的第一端与第一上拉节点PU1连接，第二端与第一输出端OUT1连接；第三电容C3的第一端与第一上拉节点PU1连接，第二端与第二输出端OUT2连接。
需要说明的是，当检测输出子电路包括一个输出时，本发明实施例提供的检测移位寄存器中的检测输出子电路只包括一个电容。
如图6A、图6B、图6C、图6E、图6F、图6G和图6H所示，本发明实施例提供的检测子移位寄存器中的检测输出控制子电路，包括：第十晶体管M10和第十一晶体管M11。
具体的，第十晶体管M10的控制极与第一下拉节点PD1连接，其第一极与第一输出端OUT1连接，其第二极与低电平电压端VGL连接；第十一晶体管M11的控制极与第一下拉节点PD1连接，其第一极与第二输出端OUT2连接，其第二极与低电平电压端VGL连接。
需要说明的是，检测输出子电路可以为单输出，还可以为多输出，本发明实施例对此不作任何限定，当检测输出子电路为单输出时，检测输出控制子电路只包括一个晶体管，当检测输出子电路为多输出时，检测输出控制子电路包括多个晶体管，具体的，检测输出控制子电路的结构与检测输出子电路的结构有关。
在本实施例中，图6A-图6H中具体示出了检测输出子电路和检测输出控制子电路的示例性结构。本领域技术人员容易理解是，检测输出子电路和检测输出控制子电路的实现方式不限于此，只要能够实现其功能即可。
如图6A-图6H所示，本发明实施例提供的检测子移位寄存器中的检测节点控制子电路，包括：第五晶体管M5、第六晶体管M6和第七晶体管M7。
具体的，第五晶体管M5的控制极和第一极与第一控制端G1连接，第二极与第一下拉节点PD1连接；第六晶体管M6的控制极与第一上拉节点PU1连接，其第一极与第一下拉节点PD1连接，其第二极与低电平电压端VGL连接；第七晶体管M7的控制极和第一极与第二控制端G2连接，其第二极与第一下拉节点PD1连接。
在本实施例中，图6A-图6H中具体示出了检测节点控制子电路的示例性结构。本领域技术人员容易理解是，检测节点控制子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，本发明实施例提供的检测子移位寄存器中的检测复位子电路包括：第一复位子电路和第二复位子电路；其中，第一复位子电路，与第一上拉节点PU1、低电平电压端VGL和第一复位端RST1连接，用于在第一复位端RST1的控制下，向第一上拉节点PU1提供低电平电压端VGL的信号；第二复位子电路，与第二复位端RST2、上拉控制节点H和低电平电压端VGL连接，用于在第二复位端RST2的控制下，向上拉控制节点H提供低电平电压端VGL的信号。
作为第一复位子电路的一种实现方式，如图6A、图6C、图6D、图6F、图6G和图6H所示，本发明实施例提供的第一复位子电路包括：第四晶体管M4。
具体的，第四晶体管M4的控制极与第一复位端RST1连接，其第一极与第一上拉节点PU1连接，其第二极与低电平电压端VGL连接。
作为第一复位子电路的另一种实现方式，如图6B和图6E所示，本发明实施例提供的第一复位子电路包括：第四晶体管M4和第十五晶体管M15。
具体的，第四晶体管M4的控制极与第一复位端RST1连接，其第一极与第一上拉节点PU1连接，其第二极与第一反馈节点OFF1连接；第十五晶体管M15的控制极与第一复位端RST1连接，其第一极与第一反馈节点OFF1连接，其第二极与低电平电压端VGL连接。
在如图6B和图6E所示的检测子移位寄存器中，第四晶体管M4和第十五晶体管M15长时间处于负偏压状态下，会在第一上位节点PU1的信号为高电平时漏电，进而影响输出，为了防止长时间处在负偏压状态下的晶体管漏电，保证显示效果，检测子移位寄存器中还包括：第一防漏电子电路。
具体的，第一防漏电子电路，与第一上拉节点PU1、第一下拉节点PD1、第一反馈节点OFF1、高电平电压端VA和低电平电压端VGL连接，用于在第一下拉节点PD1的控制下，向第一上拉节点PU1提供低电平电压端VGL的信号，在第一上拉节点PU1的控制下，向第一反馈节点OFF1提供高电平电压端VA的信号，以保持第一上拉节点PU1的高电平。
具体的，第一防漏电子电路包括：第十六晶体管M16、第十七晶体管M17和第十八晶体管M18；其中，第十六晶体管M16的控制极与第一下拉节点PD1连接，其第一极与第一上拉节点PU1连接，其第二极与第十七晶体管M17的第一极连接；第十七晶体管M17的控制极与第一下拉节点PD1连接，其第二极与低电平电压端VGL连接；第十八晶体管M18的控制极与第一上拉节点PU1连接，其第一极与第十六晶体管M16的第二极连接，其第二极与高电平电压端VA连接；其中，第一反馈节点OFF1与第十八晶体管M18的第一极连接。
在本实施例中，第一防漏子电路当第一上拉节点PU1为高电平时，第一复位端RST1的输入信号为低电平，第四晶体管M4和第十五晶体管M15长时间处于负偏压状态，由于第一上拉节点PU1为高电平，则第十八晶体管M18开启，向第一反馈节点OFF1提供高电平电压端VA的信号，此时，第一下拉节点PD1为低电平，第十六晶体管M16和第十七晶体管M17关断，第一反馈节点OFF1的信号不会被拉低，由于第一反馈节点OFF1的信号为高电平，因此，第四晶体管M4或第十五晶体管M15的栅源电压差必然有一个小于0，使得第一复位子电路不会漏电，保持第一上拉节点PU1的电位为高电平，保证了输出的稳定性。当第一上拉节点PU1为低电平时，第一下拉节点PD1为高电平，第十六晶体管M16和第十七晶体管M17开启，第一反馈节点OFF1的电位被下拉至低电平电压端VGL的低电平。
在本实施例中，图6A-图6H中具体示出了第一复位子电路的示例性结构。本领域技术人员容易理解是，第一复位子电路的实现方式不限于此，只要能够实现其功能即可。
作为第二复位子电路的一种实现方式，如图6A、图6F和图6G所示，本发明实施例提供的第二复位子电路包括：第四晶体管M4。
具体的，第二复位子电路包括：第二晶体管M2；第二晶体管M2的控制极与第二复位端RST2连接，其第一极与上拉控制节点H连接，其第二极与低电平电压端VGL连接。
作为第一复位子电路的另一种实现方式，如图6B-6E和图6H所示，第二复位子电路包括：第二晶体管M2和第十三晶体管M13。
具体的，第二晶体管M2的控制极与第二复位端RST2连接，其第一极与上拉控制节点H连接，其第二极与第二反馈节点OFF2连接；第十三晶体管M13的控制极与第二复位端RST2连接，其第一极与第二反馈节点OFF2连接，其第二极与低电平电压端VGL连接。
在如图6B-6E和图6H所示的检测子移位寄存器中，第二晶体管M2和第十三晶体管M13长时间处于负偏压状态下，会在上拉控制节点H的信号为高电平时漏电，进而影响输出，为了防止长时间处在负偏压状态下的晶体管漏电，保证显示效果，检测子移位寄存器中还包括：第二防漏电子电路。
具体的，第二防漏电子电路，与上拉控制节点H、高电平电压端VA和第二反馈节点OFF2连接，用于在上拉控制节点H的控制下，向第二反馈节点OFF2提供高电平电压端VA，以保持上拉控制节点H的高电位。
具体的，第二防漏电子电路包括：第十四晶体管M14；第十四晶体管M14的控制极与上拉控制节点H连接，其第一极与高电平电压端VA连接，其第二极与第二反馈节点OFF2连接；其中，当检测输入子电路包括：第一晶体管M1、第三晶体管M3和第十二晶体管M12时，第二反馈节点OFF2还与第一晶体管M1的第二极连接。
在本实施例中，以图6B为例进一步分析第二防漏子电路，第二防漏子电路当上拉控制节点H为高电平时，第二复位端RST2的输入信号为低电平，第二晶体管M2和第十三晶体管M13长时间处于负偏压状态，由于上拉控制节点H为高电平，则第十四晶体管M14开启，向第二反馈节点OFF2提供高电平电压端VA的信号，由于第二反馈节点OFF2的信号为高电平，因此，第二晶体管M2或第十三晶体管M13的栅源电压差必然有一个小于0，第一晶体管M1或第十二晶体管M12的栅源电压差必然有一个小于0，使得第二复位子电路不会漏电，保持上拉控制节点H的电位为高电平，保证了输出的稳定性。当上拉控制节点H为低电平时，第十四晶体管M14关断，此时第二复位端RST2为高电平，第二反馈节点OFF2的电位被拉低至低电平电压端VGL的低电平。
如图6A-6H，本发明实施例提供的检测子移位寄存器中的第一控制子电路包括：第十九晶体管M19。
具体的，第十九晶体管M19的控制极与显示控制端SCANG连接，其第一极与第一下拉节点PD1连接，其第二极与低电平电压端VGL连接。
其中，显示控制端SCANG与显示子移位寄存器的级联输出端连接，当级联输出端输出信号为高电平，即显示子移位寄存器有输出时，显示控制端SCANG的输入信号为高电平，第十九晶体管M19开启，将第一下拉节点PD1的电位拉低至低电平电压端VGL的信号。
可选地，为了保证输出稳定，本发明实施例提供的检测子移位寄存器还包括：存储子电路。
作为一种实施方式，存储子电路，分别与上拉控制节点H和低电平电压端VGL连接，用于存储上拉控制节点H和低电平电压端VGL之间的电位差。
如图6A-6E所示，存储子电路包括：第一电容C1，第一电容C1的第一端与上拉控制节点H连接，另一端与低电平电压端连接。
作为另一种实施方式，存储子电路，分别与第二时钟信号端CLK2和上拉控制节点H连接，用于存储第二时钟信号端CLK2和上拉控制节点H之间的电位差。
如图6F和图6H所示，存储子电路包括：第一电容C1，第一电容C1的一端与上拉控制节点H连接，另一端与第二时钟信号端CLK2连接。
作为又一种实施方式，存储子电路，分别与上拉控制节点H和高电平电压端VA连接，用于存储上拉控制节点H和高电平电压端VA之间的电位差。
如图6G所示，存储子电路包括：第一电容C1，第一电容C1的一端与上拉控制节点H连接，另一端与高电平电压端VA连接。
可选地，本发明实施例还包括：时钟控制子电路，该时钟控制子电路，分别与上拉控制节点H、第二反馈节点OFF2和第二时钟信号端CLK2连接，用于在上拉控制节点H的控制下，向第二时钟信号端CLK2提供第二反馈节点OFF2的信号。
具体的，时钟控制子电路包括：第二十晶体管M20，第二十晶体管M20的控制极与上拉控制节点H连接，其第一极与第二时钟信号端CLK2连接，其第二极与第二反馈节点OFF2连接。
在本实施例中，晶体管M1～M20均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，本发明实施例以所有晶体管为氧化物薄膜晶体管为例进行说明，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
可选地，电容C1～C3可以为薄膜晶体管的寄生电容，还可以为外接电容，本发明实施例对此不做任何限定。
下面分别以图6A和图6B为例通过检测子移位寄存器的工作过程进一步说明本发明实施例的技术方案。
具体的，以图6A为例，本发明实施例提供的移位寄存器中的晶体管均为N型薄膜晶体管为例，图7为本发明实施例提供的检测子移位寄存器的工作时序图，如图6A和图7所示，本发明实施例提供的移位寄存器包括12个晶体管单元(M1～M11、M19)、1个电容(C1)、9个信号输入端(INPUT1、CLK1、CLK2、CLK3、CLK4、G1、G2、RST1和RST2)、2个信号输出端(OUT1和OUT2)和1个电压端(VGL)。
其中，低电平电压端VGL持续提供低电平，向第一复位端RST1、第二复位端RST2和第一时钟信号端CLK1提供的关闭信号的电位小于低电平电压端VGL的信号的电位，第一时钟信号端CLK1和第二时钟信号端CLK2的高电平信号高于第三时钟信号端CLK3和第四时钟信号端CLK4的高电平信号。
具体地：
第一阶段t1，第一时钟信号端CLK1的输入信号为高电平，第一输入端INPUT1的输入信号为高电平，第一晶体管M1开启，将第一输入端INPUT1的输入信号提供给上拉控制节点H，此时，上拉控制节点H为高电平，第三晶体管M3导通，第一电容C1开始充电，但是由于第二时钟信号端CLK2的输入信号为低电平，因此，第一上拉节点PU1的电位并没有被拉高，第八晶体管M8和第九晶体管M9关断，第一输出端OUT1和第二输出端OUT2没有输出。另外，第一控制端G1的输入信号为高电平，第五晶体管M5开启，第一下拉节点PD1的电位被拉高，第十晶体管M10和第十一晶体管M11开启，将第一输入端OUT1和第二输出端OUT2的输出信号初始化为低电平电压端VGL的低电平。
本阶段中，输入端中的第一时钟信号端CLK1、第一输入端INPUT1和第一控制端G1的输入信号为高电平，第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4、第一复位端RST1、第二复位端RST2和第二控制端G2的输入信号为低电平，第一输出端OUT1和第二输出端OUT2的输出信号为低电平。
第二阶段t2，第一时钟信号端CLK1的输入信号为低电平，第一输入端INPUT1的输入信号为低电平，第一晶体管M1关断，此时，第一电容C1保持上拉控制节点H的高电平，第三晶体管M3持续导通，但是由于第二时钟信号端CLK2的输入信号仍为低电平，因此，第一上拉节点PU1的电位仍没有被拉高，第八晶体管M8和第九晶体管M9仍关断，第一输出端OUT1和第二输出端OUT2没有输出。另外，第一控制端G1的输入信号仍为高电平，第七晶体管M7开启，第一下拉节点PD1的电位被拉高，第十晶体管M10和第十一晶体管M11开启，向第一输入端OUT1和第二输出端OUT2的输出信号提供低电平电压端的低电平。
本阶段中，输入端中的第一控制端G1的输入信号为高电平，第一时钟信号端CLK1、第一输入端INPUT1、第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4、第一复位端RST1和第二复位端RST2的输入信号均为低电平，第一输出端OUT1、第二输出端OUT2和第二控制端G2的输出信号为低电平。
第三阶段t3，第二时钟信号端CLK2的输入信号为高电平，上拉控制节点H的高电平使第三晶体管M3开启，将第二时钟信号端CLK2的输入信号提供给上拉节点PU，第一上拉节点PU1为高电平，第八晶体管M8和第九晶体管M9开启，第三时钟信号端CLK3和第四时钟信号端CLK4的输入信号为高电平，第三时钟信号端CLK3的输入信号提供给第一输出端OUT1，第四时钟信号端CLK4的输入信号提供给OUT2，由于第一上拉节点PU1为高电平，第六晶体管M6开启，第一下拉节点PD1的电位被拉低至低电平电压端的低电平，第十晶体管M10和第十一晶体管M11关断，第一输出端OUT1和第二输出端OUT2的输出信号不会被拉低。
本阶段中，输入端中的第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4和第一控制端G1的输入信号为高电平，第一时钟信号端CLK1、第一输入端INPUT1、第一复位端RST1和第二复位端RST2的输入信号均为低电平，第一输出端OUT1、第二输出端OUT2和第二控制端G2的输出信号为高电平。
第四阶段t4，第一复位端RST1的输入信号为高电平，第四晶体管M 4开启，第一上拉节点PU1的电位被拉低至低电平电压端的低电平，以降低噪声，第六晶体管M6、第八晶体管M8和第九晶体管M9关断，第一输出端OUT1和第二输出端OUT2的输出信号为低电平，由于第一控制端G1的输入信号为高电平，第五晶体管M5开启，第一下拉节点PD1的电位被拉高至第一控制端G1的高电平，第十晶体管M10和第十一晶体管M11开启，第一输出端OUT1和第二输出端OUT2的输出信号为拉低至低电平电压端VGL的低电平，以降低噪声。
本阶段中，输入端中的第一复位端RST1和第一控制端G1的输入信号为高电平，第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4、第一输入端INPUT1和第二复位端RST2的输入信号均为低电平，第一输出端OUT1、第二输出端OUT2和第二控制端G2的输出信号为低电平。
第五阶段t5，第二复位端RST2的输入信号为高电平，第二晶体管M2开启，上拉控制节点H的电位被拉低至低电平电压端VGL的低电平，以降低噪声，第一时钟信号端CLK1、第三时钟信号端CLK3、第四时钟信号端CLK4的输入信号为高电平，但由于上拉控制节点H的电位被拉低，第三晶体管M3关断，第一上拉节点PU1的电位没有被拉高，第八晶体管T8和第九晶体管T9仍保持关断状态，即使第三时钟信号端CLK3、第四时钟信号端CLK4的输入信号为高电平，第一输出端OUT1和第二输出端OUT2的输出信号仍为低电平，由于第一控制端G1的输入信号为高电平，第七晶体管M7开启，第一下拉节点PD1的电位被拉高至第一控制端G1的高电平，第十晶体管M10和第十一晶体管M11开启，第一输出端OUT1和第二输出端OUT2的输出信号被拉低至低电平电压端VGL的低电平，以降低噪声。
本阶段中，输入端中的第一时钟信号端CLK1、第三时钟信号端CLK3、第四时钟信号端CLK4、第二复位端RST2和第一控制端G1的输入信号为高电平，第二时钟信号端CLK2、第一输入端INPUT1、第一复位端RST1和第二控制端G2的输入信号均为低电平，第一输出端OUT1和第二输出端OUT2的输出信号为低电平。
具体的，以图6B为例，本发明实施例提供的移位寄存器中的晶体管均为N型薄膜晶体管为例，如图6B和图7所示，本发明实施例提供的移位寄存器包括19个晶体管单元(M1～M19)、1个电容(C1)、9个信号输入端(INPUT1、CLK1、CLK2、CLK3、CLK4、G1、G2、RST1和RST2)、2个信号输出端(OUT1和OUT2)和2个电压端(VGL和VA)。
其中，低电平电压端VGL持续提供低电平信号，高电平电压端VA持续提供高电平信号，向第一复位端RST1、第二复位端RST2和第一时钟信号端CLK1提供的关闭信号的电位小于低电平电压端VGL的信号的电位，第一时钟信号端CLK1和第二时钟信号端CLK2的高电平信号高于第三时钟信号端CLK3和第四时钟信号端CLK4的高电平信号。
具体的，
第一阶段t1，第一时钟信号端CLK1的输入信号为高电平，第一输入端INPUT1的输入信号为高电平，第一晶体管M1和第十二晶体管M12开启，将第一输入端INPUT1的输入信号提供给上拉控制节点H和第二反馈节点OFF2，此时，上拉控制节点H为高电平，第三晶体管M3和第十四晶体管M14开启，第一电容C1开始充电，高电平电压端VA的输入信号为高电平，第二反馈节点OFF2的电位被拉高至高电平电压端VA的高电平，使得第二晶体管M2或第十三晶体管M13的栅源电压差至少一个低于0，保证了第二晶体管M2或第十三晶体管M13不漏电，保持了上拉控制节点H的高电位，但是由于第二时钟信号端CLK2的输入信号为低电平，因此，第一上拉节点PU1的电位没有被拉高，第八晶体管M8和第九晶体管M9关断，第一输出端OUT1和第二输出端OUT2没有输出。另外，第一控制端G1的输入信号为高电平，第五晶体管M5开启，第一下拉节点PD1的电位被拉高，第十晶体管M10和第十一晶体管M11开启，将第一输入端OUT1和第二输出端OUT2的输出信号初始化为低电平电压端VGL的低电平信号，第十六晶体管M16和第十七晶体管M17开启，将第一上拉节点PU1和第二反馈节点OFF2的信号拉低至低电平电压端的低电平，由于第一上拉节点PU1的信号为低电平，第一反馈节点OFF1不会被拉高。
本阶段中，输入端中的第一时钟信号端CLK1、第一输入端INPUT1和第一控制端G1的输入信号为高电平，第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4、第二控制端G2、第一复位端RST1和第二复位端RST2的输入信号为低电平，第一输出端OUT1和第二输出端OUT2的输出信号为低电平。
第二阶段t2，第一时钟信号端CLK1的输入信号为低电平，第一输入端INPUT1的输入信号为低电平，第一晶体管M1和第十二晶体管M12关断，此时，第一电容C1保持上拉控制节点H的高电平，第三晶体管M3持续导通，高电平电压端VA的输入信号为高电平，第二反馈节点OFF2的电位被拉高至高电平电压端VA的高电平，使得第二晶体管M2或第十三晶体管M13的栅源电压差至少一个低于0，保证了第二晶体管M2或第十三晶体管M13不漏电，保持了上拉控制节点H的高电位，但是由于第二时钟信号端CLK2的输入信号仍为低电平，因此，第一上拉节点PU1的电位仍没有被拉高，第八晶体管M8和第九晶体管M9关断，第一输出端OUT1和第二输出端OUT2没有输出。另外，第一控制端G1的输入信号为高电平，第五晶体管M5开启，第一下拉节点PD1的电位被拉高，第十晶体管M10和第十一晶体管M11开启，将第一输入端OUT1和第二输出端OUT2的输出信号拉低至低电平电压端VGL的低电平信号，第十六晶体管M16和第十七晶体管M17开启，将第一上拉节点PU1和第二反馈节点OFF2的信号拉低至低电平电压端VGL的低电平，由于第一上拉节点PU1的信号为低电平，第一反馈节点OFF1不会被拉高。
本阶段中，输入端中的第一控制端G1的输入信号为高电平，第一时钟信号端CLK1、第一输入端INPUT1、第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4、第二控制端G2、第一复位端RST1和第二复位端RST2的输入信号均为低电平，第一输出端OUT1和第二输出端OUT2的输出信号为低电平。
第三阶段t3，第二时钟信号端CLK2的输入信号为高电平，上拉控制节点H的高电平使第三晶体管M3开启，将第二时钟信号端CLK2的输入信号提供给第一上拉节点PU1，第一上拉节点PU1为高电平，第八晶体管M8和第九晶体管M9开启，第三时钟信号端CLK3和第四时钟信号端CLK4的输入信号为高电平，第三时钟信号端CLK3的输入信号提供给第一输出端OUT1，第四时钟信号端CLK4的输入信号提供给OUT2，由于第一上拉节点PU1为高电平，第六晶体管M6和第十八晶体管M18开启，第一下拉节点PD1的电位被拉低至低电平电压端VGL的低电平，第十晶体管M10、第十一晶体管M11、第十六晶体管M16和第十七晶体管M17关断，第一输出端OUT1和第二输出端OUT2的输出信号不会被拉低，第二反馈节点OFF2的电位被拉高至高电平电压端VA的高电平，使得第四晶体管M4或第十五晶体管M15的栅源电压差至少一个小于0，保证了第四晶体管M4或第十五晶体管M15不漏电。另外，虽然第一控制端G1的输入信号为高电平，能够拉高第一下拉节点PD1的电位，但是由于第六晶体管M6开启，拉低了第一下拉节点PD1的电位，使得第一输出端OUT1和第二输出端OUT2的输出信号正常输出。
本阶段中，输入端中的第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4和第一控制端G1的输入信号为高电平，第一时钟信号端CLK1、第二控制端G2、第一输入端INPUT1、第一复位端RST1和第二复位端RST2的输入信号均为低电平，第一输出端OUT1和第二输出端OUT2的输出信号为高电平。
第四阶段t4，第一复位端RST1的输入信号为高电平，第四晶体管M4和第十五晶体管M15开启，第一上拉节点PU1的电位被拉低至低电平电压端VGL的低电平，以降低噪声，由于第一上拉节点PU1的电位为低电平，第六晶体管M6、第八晶体管M8、第九晶体管M9和第十八晶体管M18关断，第一输出端OUT1和第二输出端OUT2的输出信号为低电平，由于第一控制端G1的输入信号为高电平，第五晶体管M5开启，第一下拉节点PD1的电位被拉高至第一控制端G1的高电平，第十晶体管M10和第十一晶体管M11开启，第一输出端OUT1和第二输出端OUT2的输出信号为拉低至低电平电压端VGL的低电平，以降低噪声，第十六晶体管M16和第十七晶体管M17开启，第一上拉节点PU1的电位继续被拉低至低电平电压端VGL的低电平。
本阶段中，输入端中的第一复位端RST1和第一控制端G1的输入信号为高电平，第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、第四时钟信号端CLK4、第二控制端G2、第一输入端INPUT1和第二复位端RST2的输入信号均为低电平，第一输出端OUT1和第二输出端OUT2的输出信号为低电平。
第五阶段t5，第二复位端RST2的输入信号为高电平，第二晶体管M2和第十三晶体管M13开启，上拉控制节点H和第二反馈节点OFF2的电位被拉低至低电平电压端VGL的低电平，第十四晶体管M14关断，以降低噪声，第一时钟信号端CLK1、第三时钟信号端CLK3、第四时钟信号端CLK4的输入信号为高电平，但由于上拉控制节点H的电位被拉低，第三晶体管M3关断，第一上拉节点PU1的电位没有被拉高，第八晶体管T8和第九晶体管T9仍保持关断状态，即使第三时钟信号端CLK3、第四时钟信号端CLK4的输入信号为高电平，第一输出端OUT1和第二输出端OUT2的输出信号仍为低电平，由于第一控制端G1的输入信号为高电平，第五晶体管M5开启，第一下拉节点PD1的电位被拉高至第一控制端G1的高电平，第十晶体管M10、第十一晶体管M11、第十六晶体管M16和第十七晶体管M17开启，第一输出端OUT1和第二输出端OUT2的输出信号为拉低至低电平电压端VGL的低电平，第一上拉节点PU1被拉低至低电平电压端VGL的低电平，以降低噪声。
本阶段中，输入端中的第一时钟信号端CLK1、第三时钟信号端CLK3、第四时钟信号端CLK4、第一控制端G1和第二复位端RST2的输入信号为高电平，第二时钟信号端CLK2、第二控制端G2、第一输入端INPUT1和第一复位端RST1的输入信号均为低电平，第一输出端OUT1和第二输出端OUT2的输出信号为低电平。
另外，图6C-6H提供的检测子移位寄存器的工作原理与图6A和图6B类似，在此不再赘述。
可选地，图8为本发明实施例提供的显示子移位寄存器的结构示意图，如图8所示，本发明实施例提供的显示子移位寄存器包括：显示输入子电路、显示输出子电路、显示复位子电路、显示输出控制子电路、显示节点控制子电路。
具体的，显示输入子电路，与第二输入端INPUT2、第五时钟信号端CLK5和第二上拉节点PU2连接，用于在第五时钟信号端CLK5的控制下，向第二上拉节点PU2提供第二输入端INPUT2的信号；显示输出子电路，与第六时钟信号端CLK6、第二上拉节点PU2、级联输出端CR和第三输出端OUT3，用于在第二上拉节点PU2的控制下，向级联输出端CR和第三输出端OUT3提供第六时钟信号端CLK6的信号；显示复位子电路，与第三复位端RST3、第二上拉节点PU2和低电平电压端VGL连接，用于在第三复位端RST3的控制下，向第二上拉节点PU2提供低电平电压端VGL的信号；显示输出控制子电路，与级联输出端CR、第三输出端OUT3、第二下拉节点PD2和低电平电压端VGL连接，用于在第二下拉节点PD2的控制下，向级联输出端CR和第三输出端OUT3提供低电平电压端VGL的信号；显示节点控制子电路，与第三控制端G3、第四控制端G4、第二上拉节点PU2、第二下拉节点PD2和低电平电压端VGL连接，用于在第一控制端G1、第二控制端G2和第二上拉节点PU2的控制下，向第二下拉节点PD2提供低电平电压端VGL的信号；其中，显示控制端SCANG与级联信号端CR连接。
需要说明的是，显示输出子电路还可以包括多个输出端，图8是以一个输出端为例进行说明的。
可选地，第三控制端G3和第四控制端G4可以为交替工作的直流高电平信号，也可以为交替工作的低频时钟信号代替，需要说明的是第三控制端G3和第四控制端G4还可以为同一信号端，本发明实施例对此不作任何限定。
另外，如图8所示，本发明实施例提供的显示子移位寄存器还包括：第二控制子电路，与第二上拉节点PU2、第二下拉节点PD2、检测控制端SENSEG、高电平电压端VA和低电平电压端VGL连接，用于在第一上拉节点PU1的控制下，向第二上拉节点PU2和第二下拉节点PD2提供低电平电压端VGL的信号，其中，检测控制端SENSEG与第一上拉节点PU1连接。
图9为本发明实施例提供的显示子移位寄存器的等效电路图一，如图9所示，本发明实施例提供的显示子移位寄存器中的显示输入子电路包括：第二十一晶体管M21。
具体的，第二十一晶体管M21的控制极与第五时钟信号端CLK5连接，其第一极与第二输入端INPUT2连接，其第二极与第二上拉节点PU2连接。
在本实施例中，图9中具体示出了显示输入子电路的示例性结构。本领域技术人员容易理解是，显示输入子电路的实现方式不限于此，只要能够实现其功能即可。
如图9所示，本发明实施例提供的显示子移位寄存器中的显示输出控制子电路包括：第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24和第四电容C4。
具体的，第二十二晶体管M22的控制极与第二上拉节点PU2连接，其第一极与第六时钟信号端CLK6连接，其第二极与级联信号端CR连接；第二十三晶体管M23的控制极与第二上拉节点PU2连接，其第一极与第六时钟信号端CLK6连接，其第二极与第三输出端OUT3连接；第二十四晶体管M24的控制极与第二上拉节点PU2连接，其第一极与第六时钟信号端CLK6连接，其第二极与第四输出端OUT4连接，第四电容C4的第一端与第二上拉节点PU2连接，第二端与级联信号端CR连接。
在本实施例中，图9中具体示出了显示输出子电路的示例性结构。本领域技术人员容易理解是，显示输出子电路的实现方式不限于此，只要能够实现其功能即可。
如图9所示，本发明实施例提供的显示子移位寄存器中的显示复位子电路包括：第二十五晶体管M25。
具体的，第二十五晶体管M25的控制极与第三复位端RST3连接，其第一极与第二上拉节点PU2连接，其第二极与低电平电压端VGL连接。
在本实施例中，图9中具体示出了显示复位子电路的示例性结构。本领域技术人员容易理解是，显示复位子电路的实现方式不限于此，只要能够实现其功能即可。
如图9所示，本发明实施例提供的显示子移位寄存器中的显示输出控制子电路包括：第二十六晶体管M26、第二十七晶体管M27和第二十八晶体管M28。
具体的，第二十六晶体管M26的控制极与第二下拉节点PD2连接，其第一极与级联信号端CR连接，其第二极与低电平电压端VGL连接；第二十七晶体管M27的控制极与第二下拉节点PD2连接，其第一极与第三输出端OUT3连接，其第二极与低电平电压端VGL连接；第二十八晶体管M28的控制极与第二下拉节点PD2连接，其第一极与第四输出端OUT4连接，其第二极与低电平电压端VGL连接。
在本实施例中，图9中具体示出了显示输出控制子电路的示例性结构。本领域技术人员容易理解是，显示输出控制子电路的实现方式不限于此，只要能够实现其功能即可。
如图9所示，本发明实施例提供的显示子移位寄存器中的显示节点控制子电路包括：第二十九晶体管M29、第三十晶体管M30和第三十一晶体管M31。
具体的，第二十九晶体管M29的控制极和第一极与第三控制端G3连接，其第二极与第三十一晶体管M31的第一极连接；第三十晶体管M30的控制极和第一极与第四控制端G4连接，其第二极与第二下拉节点PD2连接；第三十一晶体管M31的控制极与第二上拉节点PU2连接，其第一极与第二下拉节点PD2连接，其第二极与低电平电压端VGL连接。
具体的，第三十一晶体管M31的宽长比大于第二十九晶体管M29或第三十晶体管M30的宽长比。
在本实施例中，图9中具体示出了显示节点控制子电路的示例性结构。本领域技术人员容易理解是，显示节点控制子电路的实现方式不限于此，只要能够实现其功能即可。
如图9所示，本发明实施例提供的显示子移位寄存器中的第二控制子电路包括：第三十二晶体管M32、第三十三晶体管M33、第三十四晶体管M34和第三十五晶体管M35。
具体的，第三十二晶体管M32的控制极与检测控制端SENSEG连接，其第一极与第二下拉节点PD2连接，其第二极与低电平电压端VGL连接；第三十三晶体管M33的控制极与检测控制端SENSEG连接，其第一极与第二上拉节点PU2连接，其第二极与第三十四晶体管M34的第一极连接；第三十四晶体管M34的控制极与检测控制端SENSEG连接，其第二极与低电平电压端VGL连接；第三十五晶体管M35的控制极与第二上拉节点PU2连接，其第一极与第三十三晶体管M33的第二极连接，其第二极与高电平电压端VA连接。
在本实施例中，图9中具体示出了第二控制子电路的示例性结构。本领域技术人员容易理解是，第二控制子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，如图9所示，本发明实施例提供的显示子移位寄存器还包括：第三防漏子电路，与第二下拉节点PD2、第二上拉节点PU2、高电平电压端VA和低电平电压端VGL连接，用于在第二上拉节点PU2的控制下，向第三反馈节点OFF3提供高电平电压端VA的信号，在第二下拉节点PD2的控制下，向第二上拉节点PU2提供低电平电压端VGL的信号。
可选地，第三防漏子电路包括：第三十六晶体管M36、第三十七晶体管M37和第三十八晶体管M38。
具体的，第三十六晶体管M36的控制极与第二下拉节点PD2连接，其第一极与第二上拉节点PU2连接，其第二极与第三反馈节点OFF3连接；第三十七晶体管M37的控制极与第二下拉节点PD2连接，其第一极与第三反馈节点OFF3连接，其第二极与低电平电压端VGL连接；第三十八晶体管M38的控制极与第二上拉节点PU2连接，其第一极与第三反馈节点OFF3连接，其第二极与高电平电压端VA连接。
在本实施例中，晶体管M21～M38均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，第五时钟信号端CLK5和第六时钟信号端CLK6可以采用四个信号端CKA、CKB、CKC和CKD依次触发，其中，四个信号端CKA、和CKD的高电平信号部分重叠，即CKA与CKB的高电平信号有部分重叠，CKB与CKC的高电平信号有部分重叠、CKC和CKD的高电平信号有部分重叠，CKD与CKA的高电平信号有部分重叠，其中，第一行栅线由CKA和CKC触发，第二行栅线由CKB和CKD触发，第三行栅线由CKC和CKA触发，第四行栅线由CKD和CKB触发，依次类推。
下面通过显示子移位寄存器的工作过程进一步说明本发明实施例的技术方案。
以本发明实施例提供的显示子移位寄存器中的晶体管M20～M37均为N型薄膜晶体管为例，图10为本发明实施例提供的显示子移位寄存器的工作时序图，如图9和图10所示，本发明实施例提供的移位寄存器包括18个晶体管单元(M21～M38)、1个电容(C4)、7个信号输入端(INPUT2、G3、G4、CLK5、CLK6、RST3和SENSEG)、3个信号输出端(CR、OUT3和OUT4)和2个电压端(VA和VGL)。
具体的，高电平电压端VA持续提供高电平信号；低电平电压端VGL持续提供低电平信号。
具体地：
第一阶段t1，即输入阶段，第五时钟信号端CLK5和第二输入端INPUT2的输入信号为高电平，第二十一晶体管M21开启，将第二上拉节点PU2的电位拉高，对第四电容C4进行充电，第三十一晶体管M31开启。
本阶段中，输入端中的第二输入端INPUT2、第五时钟信号端CLK5、第三控制端G3的输入信号为高电平，第四控制端G4、第六时钟信号端CLK6、第三复位端RST3和检测信号端SENSEG均为低电平。虽然第三控制端G3的输入信号为高电平，但由于第三十一晶体管M31开启，拉低了第二下拉节点PD2的电位，使得第三十六晶体管M36和第三十七晶体管M37并不开启，第二上拉节点PU2的电位不会被拉低。
第二阶段t2，即输出阶段，第五时钟信号端CLK5的输入信号为低电平，第二十一晶体管M21关断，而第六时钟信号端CLK6的信号变为高电平，由于第四电容C4的自举效应，使得第二上拉节点PU2的电位继续被拉高，第二上拉节点PU2的高电平使第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24开启，级联信号端CR输出第六时钟信号端CLK6的信号，第三输出端OUT3输出第六时钟信号端CLK6的信号，第四输出端OUT4输出第六时钟信号端CLK6的信号，另外，第二上拉节点PU2电位的升高，提高了第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24的导通能力，保证了像素充电。
由于第二十一晶体管M21和第二十五晶体管M25长期处于负偏压状态下，第二十一晶体管M21和第二十五晶体管M25的阈值电压变为负值，可能会意外导通，拉低第二上拉节点PU2的电位，使得输出异常。本阶段中，为了保证第二上拉节点PU2一直为高电平，为了保证第二十一晶体管M21处于关断状态下不漏电，设置第五时钟信号端CLK5的低电平信号的电位小于第二输入端INPUT2的低电平信号，为了保证第二十五晶体管M25处于关断状态下不漏电，设置第三复位端RST3的低电平信号的电位小于低电平电压端VGL的信号的电位。
本阶段中，输入端中的第六时钟信号端CLK6和第三控制端G3的输入信号为高电平，第二输入端INPUT2、第四控制端G4、第五时钟信号端CLK5、第三复位端RST3和检测信号端SENSEG，级联信号端CR、第三输出端OUT3和第四输出端OUT4的输出信号为高电平，由于第二上拉节点PU2的电位仍为高电平，则第三十一晶体管M31仍然开启，拉低了第二下拉节点PD2的电位，第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第三十六晶体管M36和第三十七晶体管M37并不开启，第二上拉节点PU2、级联信号端CR、第三输出端OUT3和第四输出端OUT4的电位不会被拉低。
第三阶段t3，即复位阶段，第三复位端RST3的输入信号为高电平，第二十五晶体管M25开启，第二上拉节点PU2的电位被拉低至低电平电压端VGL的低电平，由于第二上拉节点PU2的电位为低电平，第三十一晶体管M31关断，第三控制端G3的输入信号为高电平，第二下拉节点PD2的电位为高电平，第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第三十六晶体管M36和第三十七晶体管M37开启，级联信号端CR、第三输出端OUT3、第四输出端OUT4和第二上拉节点PU2的信号被拉低，以降低噪声。
本阶段中，输入端中的第三复位端RST3、第五时钟信号端CLK5、第三控制端G3的输入信号为高电平，第二输入端INPUT2、第四控制端G4、第六时钟信号端CLK6和检测信号端SENSEG的输入信号为低电平。
第四阶段t4，第六时钟信号端CLK6的输入信号为高电平，由于第二上拉节点PU2的电位为低电平，第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24关断，级联信号端CR、第三输出端OUT3和第四输出端OUT4的输出信号为低电平，同时，第三十一晶体管M31关断，第二下拉节点PD2的电位持续为高电平，第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第三十六晶体管M36和第三十七晶体管M37开启，级联信号端CR、第三输出端OUT3、第四输出端OUT4和第二上拉节点PU2的信号被拉低，以降低噪声。
本阶段中，输入端中的第六时钟信号端CLK6和第三控制端G3的输入信号为高电平，第二输入端INPUT2、第三复位端RST3、第四控制端G4、第五时钟信号端CLK5和检测信号端SENSEG的输入信号为低电平。
第五阶段t5，第六时钟信号端CLK6的输入信号为低电平，由于第二上拉节点PU2的电位为低电平，第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24关断，级联信号端CR、第三输出端OUT3和第四输出端OUT4的输出信号为低电平，同时，第三十一晶体管M31关断，第二下拉节点PD2的电位持续为高电平，第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第三十六晶体管M36和第三十七晶体管M37开启，级联信号端CR、第三输出端OUT3、第四输出端OUT4和第二上拉节点PU2的信号被拉低，以降低噪声。
本阶段中，输入端中的第五时钟信号端CLK5和第三控制端G3的输入信号为高电平，第二输入端INPUT2、第三复位端RST3、第四控制端G4、第六时钟信号端CLK6和检测信号端SENSEG的输入信号为低电平。
在复位阶段t3之后，本级移位寄存器持续第四阶段t4和第五阶段t5，直至第二输入端INPUT2再次接收到高电平信号。
需要说明的是，检测信号端SENSEG在检测子移位寄存器的第一上拉节点PU1为高电平时输入信号为高电平，能够拉低第二上拉节点和第二下拉节点的电位，保证检测子移位寄存器在输出时，显示子移位寄存器并没有输出。
可选地，图11为本发明实施例提供的显示子移位寄存器的另一等效电路图，图12为本发明实施例提供的显示子移位寄存器的又一等效电路图，本发明实施例提供的显示子移位寄存器还可以如图11和图12所示，其中，如图11和图12显示子移位寄存器的工作原理与图9对应的显示子移位寄存器的工作原理类似，在此不再赘述。
需要说明的是，图11和图12中的显示子移位寄存器没有画出第二控制子电路。
如图11提供的显示子移位寄存器的等效电路与图9提供的显示子移位寄存器的等效电路相比，增加了第三十九晶体管M39、第四十晶体管M40和第四十一晶体管M41。
其中，第三十九晶体管M39的控制极与第四复位端RST4连接，其第一极与第二上拉节点PU2连接，其第二极与低电平电压端VGL连接，用于在初始化第二上拉节点PU2的信号；第四十晶体管M40的控制极与第三复位端RST3连接，其第一极与第二十五晶体管M25的第二极连接，其第二极与低电平电压端VGL连接，用于拉低第二上拉节点PU2的电位，以降低噪声；第四十一晶体管M41的控制极与第二上拉节点PU2连接，其第一极与第二十五晶体管M25的第二极连接，其第二极与低电平电压端VGL连接，用于阻止第二十五晶体管M25或第四十晶体管M40漏电，以保持第二上拉节点PU2的高电位。
如图12提供的显示子移位寄存器的等效电路与图9提供的显示子移位寄存器的等效电路相比，增加了第三十九晶体管M39、第四十晶体管M40、第四十二晶体管M42、第四十三晶体管M43和第四十四晶体管M44。
具体的，第三十九晶体管M39的控制极与第四复位端RST4连接，其第一极与第二上拉节点PU2连接，其第二极与低电平电压端VGL连接，用于在初始化第二上拉节点PU2的信号；第四十晶体管M40的控制极与第三复位端RST3连接，其第一极与第二十五晶体管M25的第二极连接，其第二极与低电平电压端VGL连接，用于拉低第二上拉节点PU2的电位，以降低噪声；第四十二晶体管M42的控制极与第五时钟信号端CLK5连接，其第一极与第二十一晶体管M21的第二极连接，其第二极与第二上拉节点PU2连接，用于与第三十八晶体管M38配合，阻止第二十一晶体管M21或第四十二晶体管M42漏电，以保持第二上拉节点PU2的电位；第四十三晶体管M43的控制极与第二上拉节点PU2连接，其第一极与第二下拉节点PD2连接，其第二极与低电平电压端VGL连接，用于与第二十九晶体管M29、第三十晶体管M30和第三十一晶体管M31配合，控制第二下拉节点PD2的信号；第四十四晶体管M44的控制极与第四复位端RST4连接，其第一极与第三十九晶体管M39的第二极和第三十六晶体管M36的第二极连接，其第二极与低电平电压端VGL连接，用于与第三十八晶体管M38配合，阻止第三十九晶体管M39或第四十四晶体管M44漏电，以保持第二上拉节点PU2的电位。
需要说明的是，本发明实施例提供的图9、图11和图12仅仅给出了三个示例，本发明实施例并不以此为限。
实施例二
基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，图13为本发明实施例提供的栅极驱动电路的结构示意图，图14为本发明实施例提供的每一级移位寄存器的等效电路图，如图13和图14所示，本发明实施例提供的栅极驱动该电路包括多个级联的移位寄存器，例如，第N-1级移位寄存器GOA(N-1)、第N级移位寄存器GOA(N)和第N+1级移位寄存器GOA(N+1)，每级移位寄存器包括：显示子移位寄存器和检测子移位寄存器；其中，检测子移位寄存器包括：第一输入端INPUT1、第一输出端OUT1、第二复位端RST2、第一上拉节点PU1、第一下拉节点PU2和显示控制端SCANG；显示子移位寄存器包括：级联信号端CR、第二输入端INPUT2、第三输出端OUT2、第三复位端RST2和检测控制端SENSEG。
具体的，第一级检测子移位寄存器的第一输入端INPUT1与第一初始信号端(图中未示出)连接，第N级检测子移位寄存器的第一输入端INPUT1与第N-1级检测子移位寄存器的第一上拉节点PU1连接，第二复位端RST2与第N+1级检测子移位寄存器的第一上拉节点PU1连接。第一级显示子移位寄存器的第二输入端INPUT2与第二初始信号端连接，第N级显示子移位寄存器的第二输入端INPUT2与第N-1级显示子移位寄存器的级联信号端CR连接，第三复位端RST3与第N+1级显示子移位寄存器的级联信号端CR连接；第N级显示子移位寄存器的检测控制端SENSEG与第N级检测子移位寄存器的第一上拉节点PU1连接；第N级显示子移位寄存器的级联信号端CR与第N级检测子移位寄存器的显示控制端SCANG连接；第N级显示子移位寄存器的第三输出端OUT3与第N级检测子移位寄存器的第一输出端OUT1连接。
需要说明的是，如图14是以显示子移位寄存器包括两个输出端：第三输出端OUT3和第四输出端OUT4，检测子移位寄存器包括两个输出端：第一输出端OUT1和第二输出端OUT2为例进行说明的，其中，第一输出端OUT1可以与第三输出端OUT3连接，也可以与第四输出端OUT4连接，图14是以第一输出端OUT1与第四输出端OUT4连接，第二输出端OUT3与第三输出端OUT3连接为例进行说明的，本发明实施例并不以此为限。
在本实施例中，显示子移位寄存器的输出可以与检测子移位寄存器的输出连在一起，也可以分别设置，图14是以显示子移位寄存器的输出可以与检测子移位寄存器的输出连在一起，如图14所示，利用级联信号端CR控制第十九晶体管M19，使得显示子移位寄存器在工作时第一下拉节点PD1被拉低，第一上拉节点PU1被第一下拉节点PD1拉低，移位寄存器的输出由显示子移位寄存器的输出确定，利用第一上拉节点PU1控制第三十二晶体管M32、第三十三晶体管M33和第三十四晶体管M34，使得检测子移位寄存器在工作时第二上拉节点PU2和第二下拉节点PD2被拉低，移位寄存器的输出由检测子移位寄存器的输出确定。
需要说明的是，移位寄存器中的检测子移位寄存器的等效电路图可以为图6A-图6H的任一电路图，还可以为其他能够实现检测子移位寄存器功能的电路图，显示子移位寄存器的等效电路图可以为图9、图11或图12任一电路图，还可以为其他能够实现显示子移位寄存器功能的电路图，本发明实施例并不以此为限。其中，图14是以显示子移位寄存器的等效电路图为图9，检测子移位寄存器的等效电路图为图6C为例进行说明的。
实施例三
基于上述实施例的发明构思，本发明实施例还提供一种移位寄存器的驱动方法，图15为本发明实施例提供的移位寄存器的驱动方法的流程图，应用于实施例一提供的移位寄存器中，如图15所示，本发明实施例提供的移位寄存器的驱动方法具体包括以下步骤：
步骤100、检测输入子电路在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号。
步骤200、检测输出子电路在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。
本发明实施例提供的移位寄存器驱动方法包括：检测输入子电路在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；其中，第一输入端的输入信号为上一位移位寄存器中第一上拉节点的信号；检测输出子电路在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。本发明实施例通过向检测输入子电路的第一输入端输入上一级移位寄存器中的检测子移位寄存器中的第一上拉节点的信号，避免了被上一级移位寄存器中的检测子移位寄存器的负载所影响，使得第一输入端只与第二时钟信号端的信号有关，不仅提高了整个GOA电路的级联能力，而且还保证了显示的稳定性和显示效果。
可选地，本发明实施例提供的移位寄存器的驱动方法还包括：
检测输出控制子电路，与第一输出端、第一下拉节点和低电平电压端连接，用于在第一下拉节点的控制下，向第一输出端提供低电平电压端的信号；检测下拉节点控制子电路在第一控制端、第二控制端和第一上拉节点的控制下，向第一下拉节点提供低电平电压端的信号；检测复位子电路在第一复位端的控制下，向第一上拉节点提供低电平电压端的信号，在第二复位端的控制下，向上拉控制节点提供低电平电压端的信号。
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (17)

1.一种移位寄存器，其特征在于，包括：显示子移位寄存器和与所述显示子移位寄存器连接的检测子移位寄存器；所述检测子移位寄存器包括：
检测输入子电路，与第一时钟信号端、第二时钟信号端、第一输入端、上拉控制节点和第一上拉节点连接，用于在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；其中，所述第一输入端的输入信号为上一位移位寄存器中第一上拉节点的信号；
检测输出子电路，与第一上拉节点、第三时钟信号端和第一输出端连接，用于在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述检测子移位寄存器还包括：
检测输出控制子电路，与第一输出端、第一下拉节点和低电平电压端连接，用于在第一下拉节点的控制下，向第一输出端提供低电平电压端的信号；
检测复位子电路，与第一复位端、第二复位端、第一上拉节点、上拉控制节点和低电平电压端连接，用于在第一复位端的控制下，向第一上拉节点提供低电平电压端的信号，在第二复位端的控制下，向上拉控制节点提供低电平电压端的信号；
检测节点控制子电路，与第一控制端、第二控制端、第一上拉节点、第一下拉节点和低电平电压端连接，用于在第一控制端、第二控制端和第一上拉节点的控制下，向第一下拉节点提供低电平电压端的信号；
第一控制子电路，与显示控制端、第一下拉节点和低电平电压端连接，用于在显示控制端的控制下，向第一下拉节点提供低电平电压端的信号；
其中，向第一复位端、第二复位端和第一时钟信号端提供的关闭信号的电位小于低电平电压端的信号的电位。
3.根据权利要求2所述的移位寄存器，其特征在于，所述检测输出子电路，还与第四时钟信号端和第二输出端连接，用于在第一上拉节点的控制下，向第二输出端提供第四时钟信号端的信号；
所述检测输出控制子电路，还与第二输出端连接，用于在第一下拉节点的控制下，向第二输出端提供低电平电压端的信号。
4.根据权利要求3所述的移位寄存器，其特征在于，所述检测输入子电路包括：第一晶体管和第三晶体管；其中，
所述第一晶体管的控制极与第一时钟信号端连接，其第一极与第一输入端连接，其第二极与上拉控制节点连接；
所述第三晶体管的控制极与上拉控制节点连接，其第一极与第二时钟信号端连接，其第二极与第一上拉节点连接。
5.根据权利要求3所述的移位寄存器，其特征在于，所述检测输入子电路包括：第一晶体管、第三晶体管和第十二晶体管；其中，
所述第一晶体管的控制极与第一时钟信号端连接，其第一极与第一输入端连接，其第二极与第十二晶体管的第一极连接；
所述第十二晶体管的控制极与第一时钟信号端连接，其第二极与上拉控制节点连接；
所述第三晶体管的控制极与上拉控制节点连接，其第一极与第二时钟信号端连接，其第二极与第一上拉节点连接。
6.根据权利要求3所述的电路，其特征在于，所述检测输出子电路包括：第八晶体管和第九晶体管；
所述第八晶体管的控制极与第一上拉节点连接，其第一极与第三时钟信号端连接，其第二极与第一输出端连接；
所述第九晶体管的控制极与第一上拉节点连接，其第一极与第四时钟信号端连接，其第二极与第二输出端连接；
所述检测输出控制子电路，包括：第十晶体管和第十一晶体管；
所述第十晶体管的控制极与第一下拉节点连接，其第一极与第一输出端连接，其第二极与低电平电压端连接；
所述第十一晶体管的控制极与第一下拉节点连接，其第一极与第二输出端连接，其第二极与低电平电压端连接；
所述检测节点控制子电路，包括：第五晶体管、第六晶体管和第七晶体管；
所述第五晶体管的控制极和第一极与第一控制端连接，第二极与第一下拉节点连接；
所述第六晶体管的控制极与第一上拉节点连接，其第一极与第一下拉节点连接，其第二极与低电平电压端连接；
所述第七晶体管的控制极和第一极与第二控制端连接，其第二极与第一下拉节点连接；
所述第一控制子电路包括：第十九晶体管；
所述第十九晶体管的控制极与显示控制端连接，其第一极与第一下拉节点连接，其第二极与低电平电压端连接。
7.根据权利要求6所述的移位寄存器，其特征在于，所述检测输出子电路还包括：第二电容和第三电容；
所述第二电容的第一端与第一上拉节点连接，第二端与第一输出端连接；
所述第三电容的第一端与第一上拉节点连接，第二端与第二输出端连接。
8.根据权利要求4或5所述的移位寄存器，其特征在于，所述检测复位子电路包括：第一复位子电路和第二复位子电路；
所述第一复位子电路，与第一上拉节点、低电平电压端和第一复位端连接，用于在第一复位端的控制下，向第一上拉节点提供低电平电压端的信号；
所述第二复位子电路，与第二复位端、上拉控制节点和低电平电压端连接，用于在第二复位端的控制下，向上拉控制节点提供低电平电压端的信号。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第一复位子电路包括：第四晶体管；
所述第四晶体管的控制极与第一复位端连接，其第一极与第一上拉节点连接，其第二极与低电平电压端连接。
10.根据权利要求8所述的移位寄存器，其特征在于，所述第一复位子电路包括：第四晶体管和第十五晶体管；其中，
所述第四晶体管的控制极与第一复位端连接，其第一极与第一上拉节点连接，其第二极与第一反馈节点连接；
所述第十五晶体管的控制极与第一复位端连接，其第一极与第一反馈节点连接，其第二极与低电平电压端连接；
所述检测子移位寄存器还包括：第一防漏电子电路；其中，
所述第一防漏电子电路，与第一上拉节点、第一下拉节点、第一反馈节点、高电平电压端和低电平电压端连接，用于在第一下拉节点的控制下，向第一上拉节点提供低电平电压端的信号，在第一上拉节点的控制下，向第一反馈节点提供高电平电压端的信号，以保持第一上拉节点的高电平；
其中，第一防漏电子电路包括：第十六晶体管、第十七晶体管和第十八晶体管；
所述第十六晶体管的控制极与第一下拉节点连接，其第一极与第一上拉节点连接，其第二极与第十七晶体管的第一极连接；
所述第十七晶体管的控制极与第一下拉节点连接，其第二极与低电平电压端连接；
所述第十八晶体管的控制极与第一上拉节点连接，其第一极与第十六晶体管的第二极连接，其第二极与高电平电压端连接；
其中，所述第一反馈节点与第十八晶体管的第一极连接。
11.根据权利要求8所述的移位寄存器，其特征在于，所述第二复位子电路包括：第二晶体管；
所述第二晶体管的控制极与第二复位端连接，其第一极与上拉控制节点连接，其第二极与低电平电压端连接。
12.根据权利要求8所述的移位寄存器，其特征在于，所述第二复位子电路包括：第二晶体管和第十三晶体管；
所述第二晶体管的控制极与第二复位端连接，其第一极与上拉控制节点连接，其第二极与第二反馈节点连接；
所述第十三晶体管的控制极与第二复位端连接，其第一极与第二反馈节点连接，其第二极与低电平电压端连接；
所述检测子移位寄存器还包括：第二防漏电子电路；
所述第二防漏电子电路，与上拉控制节点、高电平电压端和第二反馈节点连接，用于在上拉控制节点的控制下，向第二反馈节点提供高电平电压端，以保持上拉控制节点的高电位；
所述第二防漏电子电路包括：第十四晶体管；
所述第十四晶体管的控制极与上拉控制节点连接，其第一极与高电平电压端连接，其第二极与第二反馈节点连接；
其中，当所述检测输入子电路包括：第一晶体管、第三晶体管和第十二晶体管时，所述第二反馈节点还与所述第一晶体管的第二极连接。
13.根据权利要求3所述的移位寄存器，其特征在于，所述显示子移位寄存器包括：
显示输入子电路，与第二输入端、第五时钟信号端和第二上拉节点连接，用于在第五时钟信号端的控制下，向第二上拉节点提供第二输入端的信号；
显示输出子电路，与第六时钟信号端、第二上拉节点、级联输出端和第三输出端，用于在第二上拉节点的控制下，向级联输出端和第三输出端提供第六时钟信号端的信号；
显示复位子电路，与第三复位端、第二上拉节点和低电平电压端连接，用于在第三复位端的控制下，向第二上拉节点提供低电平电压端的信号；
显示输出控制子电路，与级联输出端、第三输出端、第二下拉节点和低电平电压端连接，用于在第二下拉节点的控制下，向级联输出端和第三输出端提供低电平电压端的信号；
显示节点控制子电路，与第三控制端、第四控制端、第二上拉节点、第二下拉节点和低电平电压端连接，用于在第一控制端、第二控制端和第二上拉节点的控制下，向第二下拉节点提供低电平电压端的信号；
其中，所述显示控制端与所述级联信号端连接。
14.根据权利要求13所述的移位寄存器，其特征在于，所述显示子移位寄存器还包括：
第二控制子电路，与第二上拉节点、第二下拉节点、检测控制端、高电平电压端和低电平电压端连接，用于在第一上拉节点的控制下，向第二上拉节点和第二下拉节点提供低电平电压端的信号；
其中，检测控制端与第一上拉节点连接。
15.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1～14任一项所述的移位寄存器，每级移位寄存器包括：显示子移位寄存器和检测子移位寄存器；其中，所述检测子移位寄存器包括：第一输入端、第一输出端、第二复位端、第一上拉节点、第一下拉节点和显示控制端；所述显示子移位寄存器包括：级联信号端、第二输入端、第三输出端、第三复位端和检测控制端；
所述第一级检测子移位寄存器的第一输入端与第一初始信号端连接，所述第N级检测子移位寄存器的第一输入端与第N-1级检测子移位寄存器的第一上拉节点连接，第二复位端与第N+1级检测子移位寄存器的第一上拉节点连接；
所述第一级显示子移位寄存器的第二输入端与第二初始信号端连接，所述第N级显示子移位寄存器的第二输入端与第N-1级显示子移位寄存器的级联信号端连接，第三复位端与第N+1级显示子移位寄存器的级联信号端连接；
所述第N级显示子移位寄存器的检测控制端与第N级检测子移位寄存器的第一上拉节点连接；所述第N级显示子移位寄存器的级联信号端与第N级检测子移位寄存器的显示控制端连接；所述第N级显示子移位寄存器的第三输出端与第N级检测子移位寄存器的第一输出端连接。
16.一种移位寄存器的驱动方法，其特征在于，应用于权利要求1～14任一项所述的移位寄存器中，包括：
检测输入子电路在第一时钟信号端的控制下，向上拉控制节点提供第一输入端的信号，在上拉控制节点的控制下，向第一上拉节点提供第二时钟信号端的信号；
检测输出子电路在第一上拉节点的控制下，向第一输出端提供第三时钟信号端的信号。
17.根据权利要求16所述的方法，其特征在于，所述方法还包括：
检测输出控制子电路，与第一输出端、第一下拉节点和低电平电压端连接，用于在第一下拉节点的控制下，向第一输出端提供低电平电压端的信号；
检测下拉节点控制子电路在第一控制端、第二控制端和第一上拉节点的控制下，向第一下拉节点提供低电平电压端的信号；
检测复位子电路在第一复位端的控制下，向第一上拉节点提供低电平电压端的信号，在第二复位端的控制下，向上拉控制节点提供低电平电压端的信号。
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