CN117678009A - 像素电路、像素电路的驱动方法以及显示装置 - Google Patents
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Abstract
一种像素电路(20)、像素电路的驱动方法以及显示装置(100)。像素电路(20)包括驱动子电路(202)、感测子电路(203)、发光控制子电路(204)、感测控制子电路(201)、发光器件(L)和感测端(Sen)。驱动子电路(202)包括第一端(2021)和与发光器件(L)耦接的第二端(2022)，被配置为响应于第一扫描信号(G1)，写入第一数据信号(Dat1)；并根据第一数据信号(Dat1)，控制流经驱动子电路(202)的第一端(2021)和第二端(2022)的电信号。感测子电路(203)被配置为响应于第二扫描信号(G2)，导通驱动子电路(202)的第二端(2022)和感测端(Sen)。发光控制子电路(204)被配置为响应于发光控制信号(EM)，导通第一电压端(VDD1)与驱动子电路(202)的第一端(2021)。感测控制子电路(201)被配置为响应于感测控制端(CM)提供的感测控制信号(CR2)，导通第二电压端(VDD2)与驱动子电路(202)的第一端(2021)。
Description
本公开涉及显示技术领域，尤其涉及一种像素电路、像素电路的驱动方法以及显示装置。
在显示领域，OLED(Organic Light Emitting Diode，有机发光二极管)显示装置具有自发光，对比度高，能耗低，视角广，响应速度快，使用温度范围广等特点。
发明内容
一方面，提供一种像素电路。像素电路包括驱动子电路、感测子电路、发光控制子电路、感测控制子电路、发光器件和感测端。驱动子电路包括第一端和与发光器件耦接的第二端，被配置为响应于第一扫描信号，写入数据信号；并根据数据信号，控制流经驱动子电路的第一端和第二端的电信号。感测子电路被配置为响应于第二扫描信号，导通驱动子电路的第二端和感测端。发光控制子电路被配置为响应于发光控制信号，导通第一电压端与驱动子电路的第一端。感测控制子电路被配置为响应于感测控制端提供的感测控制信号，导通第二电压端与驱动子电路的第一端。
在一些实施例中，第一电压端与第二电压端耦接。
在一些实施例中，感测控制子电路包括第一晶体管。第一晶体管包括栅极、第一极和第二极。第一晶体管中，栅极与感测控制端耦接，第一极与第二电压端耦接，第二极与驱动子电路的第一端耦接。
在一些实施例中，发光控制子电路包括第二晶体管。第二晶体管包括栅极、第一极和第二极。第二晶体管中，栅极被配置为接收发光控制信号，第一极与第一电压端耦接，第二极与驱动子电路的第一端耦接。
在一些实施例中，在感测控制子电路包括第一晶体管的情况下：第一晶体管的宽长比比第二晶体管的宽长比大。
在一些实施例中，驱动子电路包括第三晶体管、驱动晶体管和存储电容器。
第三晶体管包括栅极、第一极和第二极；第三晶体管中，栅极被配置为接收第一扫描信号，第一极被配置为接收数据信号。
驱动晶体管包括栅极、第一极和第二极；驱动晶体管中，栅极与第 三晶体管的第二极耦接，第一极作为驱动子电路的第一端，第二极作为驱动子电路的第二端，且与发光器件耦接。
存储电容器包括第一端和第二端；存储电容器的第一端和第二端分别与驱动晶体管的栅极和第二极耦接。
在一些实施例中，感测子电路包括第四晶体管。第四晶体管包括栅极、第一极和第二极。第四晶体管中，栅极被配置为接收第二扫描信号，第一极与驱动子电路的第二端耦接，第二极与感测端耦接。
另一方面，提供一种像素电路的驱动方法。像素电路的驱动方法包括感测控制子电路响应于感测控制信号为有效电压，将施加到第二电压端的电压传输至驱动子电路的第一端。驱动子电路响应于第一扫描信号，写入数据信号；感测子电路响应于第二扫描信号，将施加到感测端的感测信号写入驱动子电路的第二端。逐渐改变感测信号的电压大小，直至驱动子电路达到截止状态。检测驱动子电路的第二端的电压。
在一些实施例中，在感测控制子电路包括第一晶体管、驱动子电路包括第三晶体管和驱动晶体管以及感测子电路包括第四晶体管的情况下：第一晶体管响应于感测控制信号为有效电压而导通，以便将第二电压端的电压传输至驱动晶体管的第一极。
第三晶体管响应于第一扫描信号为有效电压而导通，以便将数据信号写入驱动晶体管的栅极；第四晶体管响应于第二扫描信号为有效电压而导通，以便将感测端接收的感测信号传输至驱动晶体管的第二极。
逐渐改变感测信号的电压大小，直至驱动晶体管的栅极与第二极的电压差大致等于驱动晶体管的阈值电压；检测驱动晶体管的第二极的电压。
又一方面，提供一种显示装置。显示装置包括数据线、第一像素电路、第二像素电路和移位寄存器电路。第一像素电路和第二像素电路，均为上述实施例中的像素电路；第一像素电路和第二像素电路均与数据线耦接。
在一些实施例中，第一像素电路的感测控制端与第二像素电路的感测控制端耦接。
在一些实施例中，显示装置还包括移位寄存器电路。移位寄存器电路被配置为向第一像素电路输出第N级第一扫描信号和第N级第二扫描信号；向第二像素电路输出第M级第一扫描信号和第M级第二扫描信号。移位寄存器电路还被配置为向第一像素电路的感测控制端和第二像 素电路的感测控制端中的至少一个输出感测控制信号；其中，M和N为不同的自然数。
在一些实施例中，移位寄存器电路包括第一输入子电路，被配置为响应于施加到第一信号输入端的输入信号，将第N级上拉节点和第M级上拉节点置为有效电压。
第M级输出子电路被配置为响应于第M级上拉节点的有效电压，将施加到第一时钟信号端的第一时钟信号作为第M级第一扫描信号传输至第M级第一输出端。并将施加到第二时钟信号端的第二时钟信号作为第M级第二扫描信号传输至第M级第二输出端。第M级第一输出端和第M级第二输出端均与第二像素电路耦接。
感测控制信号输出子电路被配置为响应于第M级上拉节点的有效电压，将第三时钟信号端的第三时钟信号作为感测控制信号传输至感测控制信号输出端。其中，感测控制信号输出端与第二像素电路的感测控制端和第一像素电路的感测控制端中的至少一个耦接。
第N级输出子电路被配置为响应于第N级上拉节点的有效电压，将第四时钟信号端的第四时钟信号作为第N级第一扫描信号传输至第N级第一输出端。并将施加到第五时钟信号端的第五时钟信号作为第N级第二扫描信号传输至第N级第二输出端。第N级第一输出端和第N级第二输出端均与第一像素电路耦接。
在一些实施例中，感测控制信号输出子电路包括第五晶体管。第五晶体管包括栅极、第一极和第二极。第五晶体管中，栅极与第M级上拉节点耦接，第一极与第三时钟信号端耦接，第二极与感测控制信号输出端耦接。
在一些实施例中，感测控制信号输出子电路还包括第一电容器。第一电容器包括第一端和第二端。第一电容器中，第一端与第五晶体管的栅极和第M级上拉节点耦接，第二端与第五晶体管的第二极和感测控制信号输出端耦接。
在一些实施例中，移位寄存器电路还包括移位信号输出子电路。
移位信号输出子电路被配置为响应于第N级上拉节点的有效电压，将施加到第六时钟信号端的第六时钟信号传输至移位信号输出端。
在一些实施例中，移位寄存器电路还包括第一复位子电路。第一复位子电路被配置为响应于第一复位输入端的第一复位信号，将第M级上拉节点和第N级上拉节点置为无效电压。
在一些实施例中，移位寄存器电路还包括第M级第一下拉控制子电路和第M级第一降噪子电路。第M级第一下拉控制子电路被配置为响应于第M级上拉节点的有效电压，将第M级第一下拉节点置为无效电压。
第M级第一降噪子电路被配置为响应于第M级第一下拉节点为有效电压，将第M级第一输出端和第M级第二输出端中的至少一个置为无效电压。
在一些实施例中，第M级第一下拉控制子电路包括第六晶体管、第七晶体管、第八晶体管和第九晶体管。其中，第六晶体管包括栅极、第一极和第二极。第六晶体管中，栅极和第一极均与第四电压端耦接。
第七晶体管包括栅极、第一极和第二极。第七晶体管中，栅极与第六晶体管的第二极耦接，第一极与第四电压端耦接，第二极与第M级第一下拉节点耦接。
第八晶体管包括栅极、第一极和第二极。第八晶体管中，栅极与第M级上拉节点耦接，第一极与第七晶体管的第二极以及第M级第一下拉节点耦接，第二极与第四电压端耦接。
第九晶体管包括栅极、第一极和第二极；第九晶体管中，栅极与第M级上拉节点耦接，第一极与第六晶体管的第二极和第七晶体管的栅极耦接，第二极与第六电压端耦接。
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为显示面板的结构图；
图2为图1中像素电路的结构图；
图3为图2中的像素电路的一种具体结构图；
图4为第二扫描信号的时序图；
图5为某一行的像素电路的时序图；
图6A为写入第一数据信号阶段的各晶体管的工作结构图；
图6B为发光阶段的各晶体管的工作结构图；
图6C为插黑阶段的各晶体管的工作结构图；
图7为图3中像素电路的发光控制信号线EL提供的发光控制信号的时序图；
图8为第N行像素电路在感测阶段的时序图；
图9A为写入第二数据信号阶段的各晶体管的工作结构图；
图9B为充电阶段的各晶体管的工作结构图；
图9C为检测阶段的各晶体管的工作结构图；
图10为一种对比实施例的结构示意图；
图11为图10中第M行的像素电路的时序图；
图12为图3中像素电路的一种可替换的结构图；
图13为移位寄存器电路10的结构图；
图14为根据一些实施例的移位寄存器电路的一图像帧(F)时序图；
图15为移位寄存器电路10的一种可替换的结构图；
图16为图14的一种替换的一图像帧(F)时序图；
图17为移位寄存器电路10的又一种可替换的结构图；
图18为图14的又一种替换的一图像帧(F)时序图；
图19为移位寄存器电路10的又一种可替换的结构图；
图20为图14的又一种替换的一图像帧(F)时序图；
图21为移位寄存器电路10的又一种可替换的结构图；
图22为移位寄存器电路10的又一种可替换的结构图；
图23为移位寄存器电路10的又一种可替换的结构图；
图24为移位寄存器电路10的又一种可替换的结构图；
图25为图14的又一种替换的一图像帧(F)时序图；
图26为移位寄存器电路10的又一种可替换的结构图；
图27为移位寄存器电路10的又一种可替换的结构图；
图28为移位寄存器电路10的又一种可替换的结构图；
图29为移位寄存器电路10的又一种可替换的结构图；
图30为图14的又一种替换的一图像帧(F)时序图；
图31为移位寄存器电路10的又一种可替换的结构图；
图32为图14的又一种替换的一图像帧(F)时序图；
图33为移位寄存器电路10的又一种可替换的结构图；
图34为图14的又一种替换的一图像帧(F)时序图；
图35为移位寄存器电路10的又一种可替换的结构图；
图36为移位寄存器电路10的又一种可替换的结构图；
图37为移位寄存器电路10的又一种可替换的结构图；
图38为移位寄存器单元的级联图。
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合， A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”或“大致平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”或“大致垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”或“大致相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实 施方式的范围。
本公开的实施例提供一种显示装置。该显示装置可以是具有图像显示功能的产品。例如，显示装置可以是显示器，电视机，个人计算机，笔记本电脑，平板电脑，广告牌，数码相框，具有显示功能的激光打印机，电话，手机，数码相机，电子画屏，便携式摄录机，取景器，监视器，导航仪，车辆，大面积墙壁或信息查询设备(如电子政务、银行、医院、电力等部门的业务查询设备)，车载显示器等。又如，显示装置还可以是显示面板(也可以称为显示屏)。又如，显示装置除了显示面板之外，还可以包括其他电子器件，例如显示驱动芯片(Display Driver Integrated Circuit，简称DDIC)等。DDIC与显示面板耦接，被配置为接收图像数据，并驱动显示面板显示相应的图像。
例如，显示面板可以是OLED(Organic Light Emitting Diode，有机发光二极管)显示面板，QLED(Quantum Dot Light Emitting Diodes，量子点发光二极管)显示面板，微LED(包括：miniLED或microLED)显示面板等。本实施例对此不做具体限定。
图1为显示面板的结构图。参见图1，显示面板100具有显示区(Active Area，AA)和位于显示区AA至少一侧(例如一侧，又如全部的四侧)的周边区S。
显示面板100包括设置于显示区AA中的多个像素电路20，一(例如每个像素电路)包括：相互耦接的像素驱动电路K和发光器件L。像素驱动电路K用于驱动发光器件L发光。可以将每个发光器件L的出光区域称为一个亚像素。
示例性地，发光器件L可以是OLED、QLED或者微LED。
显示面板100中可以包括多种发光颜色不同的发光器件L，例如包括：用于发出第一颜色光的第一发光器件、用于发出第二颜色光第二发光器件和用于发出第三颜色光第三发光器件。其中，第一颜色、第二颜色和第三颜色为三基色。例如，第一颜色是红色、第二颜色是绿色和第三颜色是蓝色。
继续参见图1，需要说明的是，多个像素驱动电路K呈n行m列的阵列形式排列为例进行示意，但本发明实施例不限于此，多个像素驱动电路K还可以以其他方式进行排布。其中，沿水平方向X排列成一排的像素驱动电路K称为同一行像素驱动电路，将包含同一行像素驱动电路K的像素电路20称为同一行像素电路20。沿竖直方向Y排列成一排的 像素驱动电路K称为同一列像素驱动电路，将包含同一列像素驱动电路K的像素电路20称为同一列像素电路20。
上述像素电路20(或者像素驱动电路K)包括多个晶体管T。该像素电路20中所包括的晶体管可以均为N型晶体管，也可以均为P型晶体管，还可以包括N型和P型两种晶体管，可视实际需要设计。另外，像素电路20中所包括的晶体管可以均为低温多晶硅(Low Temperature Poly-silicon，简称LTPS)晶体管，也可以均为氧化物(Oxide)晶体管，还可以包括LTPS和氧化物两种晶体管。示例性地，像素电路20中包括P型的LTPS晶体管和N型的氧化物晶体管。
为了清楚的描述本方案，将第N行第J列像素电路称为第一像素电路20_a，将第M行第J列像素电路称为第二像素电路20_b。其中，第J列可以是显示面板中的任一列。第N行和第M行可以是显示面板中的任两行，例如，可以是相邻两行；即，M可以等于N+1或N-1。
继续参见图1，显示面板100还包括多条信号线，这些信号线与上述像素驱动电路K耦接。这些信号线包括：多条第一扫描信号线GL1(1)～GL1(O)、多条第二扫描信号线GL2(1)～GL2(O)、多条感测控制信号线CL(1)～CL(O)、多条发光控制信号线EL(1)～EL(O)、多条感测信号线SL(1)～SL(R)和多条数据线DL(1)～DL(R)。
示例性地，第一扫描信号线GL1、第二扫描信号线GL2、发光控制信号线EL和感测控制信号线CL沿水平方向X延伸。这些信号线的数量可以相同，例如均为像素电路的总行数(用O表示)。当然，这些信号线的任一者的数量也可以小于像素电路的总行数。例如，相邻两行的像素驱动电路K共用一根发光控制信号线EL。又如，相邻两行的像素驱动电路K共用一根感测控制信号线CL。
在另一些示例中，第一扫描信号线GL1可以复用作第二扫描信号线GL2。例如，显示面板100可以包括O条扫描信号线，每条扫描信号线既用作第一扫描信号线，又作第二扫描信号线。
数据线DL和感测信号线SL可以沿竖直方向Y延伸。数据线DL和感测信号线SL的数量可以相同，均为像素电路的总列数(用R表示)。这些信号线的任一者的数量也可以小于像素电路的总列数。例如，相邻两列的像素驱动电路K的共用一根感测信号线SL。
上述显示面板100中，同一行像素电路与同一条第一扫描信号线GL1、同一条第二扫描信号线GL2、同一条感测控制信号线CL以及同一 条发光控制信号线EL耦接。示例性地，第N行的像素电路20与第N根第一扫描信号线GL1(下文中，将第N根第一扫描信号线标记为GL1(N))、第N根第二扫描信号线GL2(下文中，将第N根第二扫描信号线标记为GL2(N))、第N根感测控制信号线CL连接(下文中，将第N根感测控制信号线标记为CL(N))，以及第N根发光控制信号线EL(下文中，将第N根发光控制信号线标记为EL(N))耦接。位于同一列的像素电路20与同一条数据线DL，以及同一条感测信号线SL耦接。
继续参见图1，显示面板还包括栅极驱动电路。在一些实施例中，栅极驱动电路可以设置在各扫描信号线(例如，第一扫描信号线GL1；又如，第二扫描线信号线GL2)沿其延伸方向上的一侧，向显示面板中的像素驱动电路提供电信号，进而由像素驱动电路驱动发光器件L发光，使相应亚像素进行显示。图1以在显示面板100的周边区S的单侧设置栅极驱动电路为例，从单侧逐行依次向各扫描信号线输入有效电压(有效电压为能够使扫描信号线耦接的晶体管导通的电压，例如高电平)。在另一些实施例中，可以在显示面板100的周边区S中沿扫描信号线的延伸方向上的两个侧边分别设置栅极驱动电路，通过栅极驱动电路从两侧逐行依次向各扫描信号线输入有效电压。在另一些实施例中，可以在显示面板100的周边区S中沿扫描信号线的延伸方向上的两个侧边，分别设置栅极驱动电路，通过两个栅极驱动电路交替从两侧逐行依次向各扫描信号线输入有效电压。
上述栅极驱动电路包括多个移位寄存器电路10。在一些实施例中，该栅极驱动电路可以为GOA(GateDriver on Array，栅极驱动集成在阵列基板上)电路，在此情况下，上述这些移位寄存器电路10直接集成在显示面板100中。这样一方面，可以降低显示面板100的制作成本；另一方面，还可以窄化显示装置的边框宽度。在另一些实施例中，这些移位寄存器电路10可以包含在驱动芯片中，该驱动芯片与显示面板100绑定。
继续参见图1，本公开的一些实施例中，上述栅极驱动电路包括W级级联的移位寄存器电路(10(1)、10(2)……10(W))。例如上述像素电路的总行数O是W的整数倍，例如2倍，3倍，4倍。在此情况下，第N行的各个像素电路(例如，第一像素电路20_a)与第C级移位寄存器电路10(C)通过第N根第一扫描信号线GL1(N)、第N根第二扫描信号线GL2(N)以及第N根感测控制信号线CL(N)耦接。第M行的像素电路(例如，第二像素电路20_b)与第C级移位寄存器电路10(C)通过第M根第一扫描 信号线GL1(M)、第M根第二扫描信号线GL2(M)以及第M根感测控制信号线CL(M)耦接。例如，若O等于W的2倍，M为偶数且等于N+1，此时，M＝2C。
图2为图1中像素电路的结构图。图3为图2中的像素电路的一种具体结构图。参见图2和图3，本公开的实施例提供了一种像素电路20(例如第一像素电路20_a，又如第二像素电路20_b)，包括发光器件L和像素驱动电路K(在图1中示出)。其中，像素驱动电路K(在图1中示出)包括：驱动子电路202、感测子电路203、感测端Sen和发光控制子电路204。在一些实施例中，参见图2，驱动子电路202包括第一端2021和与发光器件L耦接的第二端2022。驱动子电路202被配置为响应于第一扫描信号G1(在图5中示出)，写入数据信号(由数据线DL提供。例如，该数据信号为第一数据信号Dat1，在图5中示出。又如该数据信号为第二数据信号Dat2，在图7中示出)。例如，第一像素电路20_a接收的第一扫描信号G1由第N根第一扫描信号线GL1(N)提供，第二像素电路20_b接收的第一扫描信号G1由第M根第一扫描信号线GL1(M)提供。驱动子电路202还被配置为根据前述数据信号(例如第一数据信号Dat1或第二数据信号Dat2)，控制流经驱动子电路202的第一端2021和第二端2022的电信号(例如电流)。例如，驱动子电路202的第一端2021和第二端2022与发光器件L串联在第一电压端VDD1和第三电压端Vss之间，从而驱动子电路202可以控制流经发光器件L的电流大小。其中，驱动子电路202在接收到的数据信号为第一数据信号Dat1时，第一数据信号Dat1的大小可以用于调整该发光器件L的亮度。驱动子电路202在接收到的数据信号为第二数据信号Dat2时，发光器件L可以处于不亮的状态。
示例性地，参见图3，驱动子电路202包括第三晶体管T3、驱动晶体管DT和存储电容器Cst。
第三晶体管T3包括栅极T3g、第一极T31和第二极T32。第三晶体管T3中，栅极T3g可以与第一扫描信号线GL1耦接，被配置为接收第一扫描信号G1，第一极T31可以与数据线DL耦接，被配置为接收数据信号(例如第一数据信号Dat1或第二数据信号Dat2)。也就是说，第三晶体管T3响应于第一扫描信号G1为有效电压而导通，将数据信号(例如第一数据信号Dat1或第二数据信号Dat2)由第一极T31传输至第二极T32。
其中，本文中，有效电压意指控制晶体管导通的电压。例如，晶体管为N型晶体管，有效电压可以是高电平，那么N型晶体管可以响应于高电平而导通。又例如，晶体管为P型晶体管，有效电压可以是低电平，那么P型晶体管可以响应于低电平而导通。为了方便下文描述，下文以晶体管是N型晶体管，相应的有效电压为高电平为例。
驱动晶体管DT包括栅极DTg、第一极DT1和第二极DT2。驱动晶体管DT的栅极DTg与第三晶体管T3的第二极T32耦接，第一极DT1作为驱动子电路202的第一端2021，第二极DT2作为驱动子电路202的第二端2022。例如，第一极DT1与第一电压端VDD1耦接，第二极DT2与第三电压端VSS耦接；意指，从第一电压端VDD1到第三电压端VSS的通路上，第一极DT1和第二极DT2依序排列。在此基础上，在一种示例中，发光器件L串联在第二极DT2和第三电压端VSS之间；例如，发光器件L的第一极(例如阳极)与第二极DT2耦接，发光器件L的第二极(例如阴极)与第三电压端Vss耦接。在另一种示例中，发光器件L还串联在第一极DT1和第一电压端VDD1之间。这样一来，驱动晶体管DT响应于施加到栅极DTg上的数据信号，控制流经发光器件L的电流大小。存储电容器Cst包括第一端Cst1和第二端Cst2。存储电容器Cst的第一端Cst1和第二端Cst2分别与驱动晶体管DT的栅极DTg和第二极DT2耦接，被配置为保持驱动晶体管DT的栅极DTg上的电压。
在一些实施例中，继续参见图2，感测子电路203被配置为响应于第二扫描信号G2(在图7中示出)，导通驱动子电路202的第二端2022和感测端Sen，将感测端Sen的电压传输至驱动子电路202的第二端2022。例如，第一像素电路20_a接收的第二扫描信号G2由第N根第二扫描信号线GL2(N)提供，第二像素电路20_b接收的第二扫描信号G2由第M根第二扫描信号线GL2(M)提供。
示例性地，继续参见图3，感测子电路203包括第四晶体管T4。第四晶体管T4包括栅极T4g、第一极T41和第二极T42。第四晶体管T4的栅极T4g与第二扫描信号线GL2耦接，被配置为接收第二扫描信号G2；第四晶体管T4的第一极T41与驱动子电路202的第二端2022耦接；第二极T42与感测端Sen耦接。感测端Sen与感测信号线SL耦接，这样感测信号线SL为感测端Sen提供感测信号SSen(在图7中示出)。例如，感测端Sen可以是感测信号线SL上的一点。第四晶体管T4响应于第二扫描信号G2为有效电压而导通，将感测端Sen的电压传输至驱 动晶体管DT的第二极DT2，或者将驱动晶体管DT的第二极DT2的电压传输给显示面板外部的感测芯片。
在一些实施例中，继续参见图2，发光控制子电路204被配置为响应于发光控制信号EM(在图7中示出)，导通第一电压端VDD1与驱动子电路202的第一端2021，以将第一电压端VDD1的电压传输至驱动子电路202的第一端2021。例如，第一像素电路20_a接收的发光控制信号由第N根发光控制信号线EL(N)提供，第二像素电路20_b接收的发光控制信号由第M级发光控制信号线EL(M)提供。
示例性地，继续参见图3，发光控制子电路204包括第二晶体管T2。第二晶体管T2包括栅极T2g、第一极T21和第二极T22。第二晶体管T2的栅极T2g被配置为接收发光控制信号EM，第一极T21与第一电压端VDD1耦接，第二极T22与驱动子电路202的第一端2021(例如驱动晶体管DT的第一极DT1)耦接。此时，第二晶体管T2响应于发光控制信号EM为有效电压而导通，将第一电压端VDD1的电压传输至驱动晶体管DT的第一极DT1。
下面介绍上述像素电路20的工作原理。
图4为多个第一扫描信号的时序图。图5某一行的像素电路的信号时序图。参见图4，显示面板的每一帧F的显示过程包括显示(Display)阶段和消影(Blank)阶段。其中，在显示阶段，DDIC可以将一帧图像的第一数据信号Dat1写到相应的像素电路20中；在消影阶段，至少一个(例如一个，又如一行，又如多行)像素电路，可以输出相应的驱动晶体管DT的第二极DT2的电压，使得外部的感测芯片可以感测到。参见图5，第N行像素电路(或者，第N行像素电路中的一个像素电路，例如第一像素电路20_a)在每一帧F的显示过程包括写入第一数据信号(Write Dat1)阶段，以及在写入第一数据信号阶段之后的至少一个发光(Emission)阶段和至少一个插黑(Insert Black)阶段。发光阶段和插黑阶段间隔设置。其中，需要说明的是，图4中的消影阶段可能与某一个像素电路20在图5中的发光阶段具有重叠时间段，也可能与另一个像素电路20在图5中的插黑阶段具有重叠时间段。
继续参见图5，本实施例公开的像素电路的驱动方法，包括：
S11、写入第一数据信号阶段(图6A为写入第一数据信号阶段的各晶体管的工作结构图。参见图5和图6A)：发光控制子电路204被配置为响应于发光控制信号EM，将施加到第一电压端VDD1的电压传输至 驱动子电路202的第一端2021。驱动子电路202被配置为响应于第一扫描信号G1，写入第一数据信号Dat1。感测子电路203被配置为响应于第二扫描信号G2，将感测端Sen的电压传输至驱动子电路202的第二端2022。从而发光控制子电路204、驱动子电路202和感测子电路203导通。
示例性地，第三晶体管T3响应于第一扫描信号G1为高电压而导通，写入感测阶段的第一数据信号Dat1。第二晶体管T2响应于发光控制信号EM为高电压而导通。第四晶体管T4响应于第二扫描信号G2为高电压而导通。从而导通发光控制子电路204、驱动子电路202和感测子电路203。
S12、发光阶段(图6B为发光阶段的各晶体管的工作结构图。参见图5和图6B)：驱动子电路202的第二端2022随感测端Sen电压的变化而变化。从而导通发光控制子电路204、驱动子电路202和发光器件L，使得发光器件L发光。
示例性地，第四晶体管T4的第一极T41(也是存储电容器Cst的第二端Cst2和驱动晶体管DT的第二极DT2)随感测端Sen电压的变化而变化，由于存储电容器Cst的自举效应，驱动晶体管DT的栅极DTg的电压也随之变化。例如，感测端Sen电压升高，则驱动晶体管DT的栅极DTg的电压也升高。这样就可以导通驱动晶体管DT，发光控制子电路204、驱动子电路202和发光器件L就能够导通，发光器件L发光。
S13、插黑阶段(图6C为插黑阶段的各晶体管的工作结构图。参见图5和图6C)：发光控制子电路204响应于发光控制信号EM为无效电压而断开，从而第一电压端VDD1的电压不能传输至驱动子电路202的第二端2022。则发光控制子电路204、驱动子电路202和发光器件L不能够导通，这样发光器件L不能发光。其中，上述无效电压意指控制晶体管截止的电压。例如，无效电压可以是低电平，那么其控制的晶体管为N型晶体管，这样的话，无效电压为低电平时，其控制的晶体管截止。又例如，无效电压也可以是高电平，那么其所控制的晶体管为p型晶体管，这样的话，无效电压为高电平时，其控制的晶体管截止。为了方便下文描述，下文以无效电压为低电平为例，其所控制的晶体管以N型晶体管为例。
示例性地，第二晶体管T2响应于发光控制信号EM为低电压而截止。这样，发光器件L停止发光被切为黑画面。
步骤S12(发光阶段)和步骤S13(插黑阶段)如此循环，可以降低发光器件L的低灰阶亮度，从而避免低灰阶展不开。
在一些实施例中，上述像素电路20还可以包括感测控制子电路201。感测控制子电路201被配置为响应于感测控制端CM提供的感测控制信号CR2，导通第二电压端VDD2与驱动子电路202的第一端2021。从而将第二电压端VDD2的电压输出至驱动子电路202的第一端2021。上述感测控制信号CR2由第N根感测控制信号线CL(N)或者第M根感测控制信号线CL(M)提供。例如，第一像素电路20_a接收的感测控制信号由第N根感测控制信号线CL(N)提供，第二像素电路20_b接收的感测控制信号由第M根感测控制信号线CL(M)提供。
示例性地，感测控制子电路201包括第一晶体管T1。第一晶体管T1包括栅极T1g、第一极T11和第二极T12。第一晶体管T1的栅极T1g与感测控制端CM耦接，第一极T11与第二电压端VDD2耦接，第二极T12与驱动子电路202的第一端2021耦接。第一晶体管T1响应于感测控制信号CR2(感测控制信号CR2的感测控制端与第N根感测控制信号线CL(N)或者第M根感测控制信号线CL(M)耦接)为有效电压，将第二电压端VDD2的电压传输至驱动晶体管DT的第一极DT1(也是驱动子电路202的第一端2021)。
本实施例公开的像素电路的驱动方法中，随机感测是在消影阶段(图4中示出)进行的。随机感测是从W行像素驱动电路中随机抽选一行。感测的过程是通过感测子电路203检测发光器件L阳极的电流。下文以抽选到的第N行像素电路进行感测为例。图7为图3中像素电路的发光控制信号线EL提供的发光控制信号的时序图。图8为第N行像素电路在感测阶段的时序图。参见图7～图8，感测阶段具体工作过程如下：
S21、写入第二数据信号(Write Dat2)阶段(图9A为写入第二数据信号阶段的各晶体管的工作结构图。参见图8和图9A)：感测控制子电路201响应于感测控制信号CR2为有效电压，将施加到第二电压端VDD2的电压传输至驱动子电路202的第一端2021。驱动子电路202响应于第一扫描信号G1，写入第二数据信号Dat2。感测子电路203响应于第二扫描信号G2，将施加到感测端Sen的感测信号SSen写入驱动子电路202的第二端2022。从而，导通感测控制子电路201、驱动子电路202和感测子电路203。
示例性地，第一晶体管T1响应于感测控制信号CR2为高电压而导 通。将施加到第二电压端VDD2的电压传输至第一晶体管T1的第二极T12(也是驱动子电路202的第一端2021)。第三晶体管T3响应于第一扫描信号G1为高电压而导通，写入第二数据信号Dat2(由数据线DL提供)。第四晶体管T4响应于第二扫描信号G2为高电压而导通。感测端Sen接收的感测信号SSen写入驱动子电路202的第二端2022。这样，感测控制子电路201、驱动子电路202和感测子电路203导通。
S22、充电(Charging)阶段(图9B为充电阶段的各晶体管的工作结构图。参见图8和图9B)：逐渐改变感测信号SSen的电压大小，直至驱动子电路202达到截止状态。然后检测驱动子电路202的第二端2022的电压。
示例性地，第四晶体管T4的第一极T41(也是存储电容器Cst的第二端Cst2和驱动晶体管DT的第二极DT2)随感测端Sen电压的改变而改变，这样驱动晶体管DT的栅极DTg与第二极DT2之间的电压差Vgs(Vgs＝Vg-Vs)随之改变。示例性地，随着感测端Sen的电压升高，驱动晶体管DT的第二极DT2的电压随之升高，而驱动晶体管DT的栅极DTg的电压不变。这样，驱动晶体管DT的栅极DTg与第二极DT2之间的电压差Vgs逐渐减小。直至Vgs等于驱动晶体管DT的阈值电压Vth，这样，驱动晶体管DT处于截止状态。
S23、检测(Sampling)阶段(图9C为检测阶段的各晶体管的工作结构图。参见图8和图9C)：检测驱动晶体管DT的第二极DT2的电压。
示例性地，检测驱动晶体管DT的第二极DT2的电压Vs(第四晶体管T4的第一极T41的电压)。由第二数据信号Dat2可知驱动晶体管DT的栅极DTg的电压Vg，从而通过Vth＝Vgs，可以推算出Vth值。
S24、写回(Write-back)阶段(图9A为写入写回阶段的各晶体管的工作结构图。参见图8和图9A)：驱动子电路202响应于第一扫描信号G1为有效电压，写回显示阶段的第一数据信号Dat1。
示例性地，第三晶体管T32响应于第一扫描信号G1为高电平而导通，从而写回前述实施例中的第一数据信号Dat1。在此时的第一数据信号Dat1增加检测阶段检测到的Vth值，从而对像素电路20的第一数据信号Dat1进行Vth补偿。
在本实施例的驱动方法(S21～S24)中，显示过程的工作工程可以参考前述实施例的驱动方法的步骤S11～S13。
由此可见，感测控制子电路201响应于感测控制信号CR2为高电平 而导通，使得在感测时，感测控制子电路201、驱动子电路202和发光器件L导通。这样，能够保证无论随机挑选哪一行的亚像素内的像素电路20进行感测均能感测到发光器件L的电流，从而确保随机感测顺利完成。
因此，需要将感测控制子电路201、驱动子电路202和发光器件L才能进行感测。而在一些实施例中，如果去掉感测控制子电路201(图10为一种对比实施例的结构示意图。图11为图10中第M行的像素电路的时序图。参见图10～图11)，那么，需要所抽选的某行像素电路进行感测时，该行像素电路的感测子电路203所响应的发光控制信号EM需要处于高电位方可能够进行感测。但是感测子电路203所响应的发光控制信号EM在感测阶段有可能处于低电位(参见图7)。例如抽选到第M行像素电路行进行感测，而该行像素电路的发光控制信号EM为低电位，这样发光控制子电路204和驱动子电路202断开，第M行像素电路在感测时就会感测不到发光器件L的电流，这样就不能完成随机感测。
图12为图3中像素电路的一种可替换的结构图。参见图12，示例性地，第一电压端VDD1与第二电压端VDD2耦接。也就是说，第一晶体管T1的第一极T11接收到的电压信号与第二晶体管T2的第一极T21接收到的电压信号相同。这样减少排线的数量，降低工艺难度，从而降低成本。
继续参见图12，在一些实施例中，在感测控制子电路201包括第一晶体管T1的情况下。第一晶体管T1的宽长比比第二晶体管T2的宽长比大，使得第一晶体管T1的开关能力比第二晶体管T2的开关能力强。
参见图1，在一些公开的实施例中，显示装置100还包括移位寄存器电路10。移位寄存器电路10与像素电路20耦接。一(例如每个)移位寄存器电路10包括两个移位寄存器子电路，分别记为10_a和10_b。例如，移位寄存器子电路10_a与第一像素电路20_a耦接，移位寄存器子电路10_b与第二像素电路20_b耦接。又如，移位寄存器子电路10_a与第二像素电路20_b耦接，移位寄存器子电路10_b与第一像素电路20_a耦接。为了便于更清楚的说明本方案，下文以移位寄存器子电路10_a与第一像素电路20_a耦接，移位寄存器子电路10_b与第一像素电路20_b耦接为例。
移位寄存器子电路10_a被配置为向第一像素电路20_a(例如，第M行像素电路)输出第N级第一扫描信号G1(N)和第N级第二扫描信号 G2(N)。例如，第N级第一扫描信号G1(N)的输出端与第N根第一扫描信号线GL1(N)耦接，第N级第二扫描信号G2(N)的输出端与第N根第二扫描信号线GL2(N)耦接。
移位寄存器子电路10_b被配置为向第二像素电路20_b(例如，第N行像素电路)输出第M级第一扫描信号G1(M)和第M级第二扫描信号G2(M)。第M级第一扫描信号G1(M)的输出端与第M根第一扫描信号线GL1(M)耦接，第M级第二扫描信号G2(M)的输出端与第M根第二扫描信号线GL2(M)耦接。
移位寄存器电路10还被配置为向第一像素电路20_a的感测控制端和第二像素电路20_a的感测控制端中的至少一个输出感测控制信号CR2(例如，移位寄存器电路还被配置为向第一像素电路20_a输出第N级感测控制信号CR2(N)。此时，第N级感测控制信号CR2(N)的输出端与第N根感测控制信号线CL(N)耦接。又如，移位寄存器电路还被配置为向第二像素电路20_b输出第M级感测控制信号CR2(M)。此时，第M级感测控制信号CR2(M)的输出端与第M根感测控制信号线CL(M)耦接。其中，M和N为不同的自然数。M可以是N+1。M也可以是N-1。M又可以与N不相邻。为了更清楚的表述本方案，在公开的一些实施例中，以M为N+1为例来说明。
本实施例公开的移位寄存器电路10的驱动方法包括：移位寄存器电路10向第一像素电路输出第N级第一扫描信号G1(N)和第N级第二扫描信号G2(N)。移位寄存器电路10向第二像素电路20_b输出第M级第一扫描信号G1(M)和第M级第二扫描信号G2(M)。以及，移位寄存器电路向第一像素电路和第二像素电路中至少一个输出感测控制信号CR2。
图13为移位寄存器电路10的结构图。参见图13，在一些实施例中，移位寄存器电路10包括第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103和第N级输出子电路104。
第一输入子电路101与第一信号输入端CR(N-2)、第N级上拉节点Q(N)和第M级上拉节点Q(M)耦接。
第一输入子电路101被配置为响应于施加到第一信号输入端CR(N-2)的输入信号，将第N级上拉节点Q(N)和第M级上拉节点Q(M)置为有效电压。
示例性地，第一输入子电路101包括第十晶体管M10第十晶体管M10包括栅极、第一极和第二极；第十晶体管M10中的栅极和第一极与 第一信号输入端CR(N-2)耦接，第二极与第N级上拉节点Q(N)以及第M级上拉节点Q(M)耦接。这样，第N级上拉节点Q(N)和第M级上拉节点Q(M)共用一个输入子电路，减少线路的排布，降低成本。
又示例性地，第一输入子电路101包括第十一晶体管M11。第十一晶体管M11包括栅极、第一极和第二极；第十一晶体管M11中，栅极和第一极与第一信号输入端CR(N-2)耦接，第二极与第M级上拉节点Q(M)以及第N级上拉节点Q(N)耦接。这样，第N级上拉节点Q(N)和第M级上拉节点Q(M)共用一个输入子电路，减少线路的排布，降低成本。
又示例性地，第一输入子电路101上述第十晶体管M10和上述第十一晶体管M11。此时，第十晶体管M10的第二极与第M级上拉节点Q(M)耦接。第十一晶体管M11的第二极与第N级上拉节点Q(N)耦接。这样第十晶体管M10和第十一晶体管M11可以交替工作，在此情况下，避免了第十晶体管M10或者第十一晶体管M11持续工作，从而可以缩短第十晶体管M10和第十一晶体管M11各自的工作时长，延长移位寄存器电路10的使用寿命。
需要说明的是，本实施例对第十晶体管M10或者第十一晶体管M11交替工作的周期不做限定，可以根据实际需要进行设定。
第M级输出子电路102与第M级第一时钟信号端CLKE(M)、第M级第二时钟信号端CLKF(M)、第M级上拉节点Q(M)、第N级上拉节点Q(N)、第M级第一输出端GO1(M)和第M级第二输出端GO2(M)耦接。
第M级输出子电路102被配置为响应于第M级上拉节点Q(M)的有效电压，将施加到第M级第一时钟信号端CLKE(M)的第M级第一时钟信号SCLKE(M)作为第M级第一扫描信号G1(M)传输至第M级第一输出端GO1(M)，以对与第M级第一输出端GO1(M)耦接的栅线进行扫描(例如，对第M根第一扫描信号线GL1(M)进行扫描)。以及，第M级输出子电路102被配置为响应于第M级上拉节点Q(M)的有效电压，将施加到第M级第二时钟信号端CLKF(M)的第M级第二时钟信号SCLKF(M)作为第M级第二扫描信号G2(M)传输至第M级第二输出端GO2(M)，以对与第M级第二输出端GO2(M)耦接的栅线进行扫描(例如，对第M根第二扫描信号线GL2(M)进行扫描)。第M级第一输出端GO1(M)和第M级第二输出端GO2(M)均与第一像素电路耦接。
示例性地，第M级输出子电路102包括第十二晶体管M12，第十三晶体管M13，以及，第二电容器C2或第三电容器C3。
第十二晶体管M12包括栅极、第一极和第二极。第十二晶体管M12的栅极与第M级上拉节点Q(M)耦接，第一极与第M级第一时钟信号端CLKE(M)耦接，第二极与第M级第一输出端GO1(M)耦接。
第十三晶体管M13包括栅极、第一极和第二极。第十三晶体管M13的栅极与第M级上拉节点Q(M)耦接，第一极与第M级第二时钟信号端CLKF(M)耦接，第二极与第M级第二输出端GO2(M)耦接。
第二电容器C2包括第一端和第二端。第二电容器C2的第一端与第十二晶体管M12的栅极和第M级上拉节点Q(M)耦接，第二端与第十二晶体管M12的第二极和第M级第一输出端GO1(M)耦接。
第三电容器C3包括第一端和第二端。第三电容器C3的第一端与第十三晶体管M13的栅极和第M级上拉节点Q(M)耦接，第二端与第十三晶体管M13的第二极和第M级第二输出端GO2(M)耦接。
示例性地，第M级输出子电路102包括第十二晶体管M12，第十三晶体管M13，第二电容器C2和第三电容器C3。第十二晶体管M12，第十三晶体管M13，第二电容器C2和第三电容器C3的结构参考前述实施例。本实施例的第二电容器C2和第三电容器C3可以交替工作。在此情况下，避免了第二电容器C2或者第三电容器C3持续工作，从而可以缩短第二电容器C2和第三电容器C3各自的工作时长，延长移位寄存器电路10的使用寿命。
需要说明的是，本实施例对第二电容器C2和第三电容器C3交替工作的周期不做限定，可以根据实际需要进行设定。
感测控制信号输出子电路103与第M级上拉节点Q(M)、第M级第三时钟信号端CLKD(M)和感测控制信号输出端COR2(M)耦接。
感测控制信号输出子电路103，被配置为响应于第M级上拉节点Q(M)的有效电压，将第M级第三时钟信号端CLKD(M)的第M级第三时钟信号SCLKD(M)作为感测控制信号CR2传输至感测控制信号输出端COR2(M)，以对与感测控制信号输出端COR2(M)耦接的栅线进行扫描。感测控制信号输出端COR2(M)与第二像素电路的感测控制端和第一像素电路的感测控制端中的至少一个耦接。也就是说，感测控制信号输出子电路103对第M根感测控制信号线CL(M)和第N根感测控制信号线CL(N)中的至少一个进行扫描。
示例性地，感测控制信号输出子电路103包括第五晶体管M5。第五晶体管M5包括栅极、第一极和第二极。第五晶体管M5的栅极与第M 级上拉节点Q(M)耦接，第一极与第M级第三时钟信号端CLKD(M)耦接，第二极与感测控制信号输出端COR2(M)耦接。
在一些实施例中，感测控制信号输出子电路103还包括第一电容器C1。第一电容器C1包括第一端和第二端。第一电容器C1的第一端与第五晶体管M5的栅极和第M级上拉节点Q(M)耦接，第二端与第五晶体管M5的第二极和感测控制信号输出端COR2(M)耦接。
第N级输出子电路104与第N级上拉节点Q(N)、第N级第一时钟信号端CLKE(N)、第N级第二时钟信号端CLKF(N)、第N级第一输出端GO1(N)和第N级第二输出端GO2(N)耦接。
第N级输出子电路104被配置为响应于第N级上拉节点Q(N)的有效电压，将第N级第一时钟信号端CLKE(N)的第N级第一时钟信号SCLKE(N)作为第N级第一扫描信号G1(N)传输至第N级第一输出端GO1(N)，以对与第N级第一输出端GO1(N)耦接的栅线进行扫描(例如，对第N根第一扫描信号线GL1(N)进行扫描)。以及，将施加到第N级第二时钟信号端CLKF(N)的第N级第二时钟信号SCLKF(N)作为第N级第二扫描信号G2(N)传输至第N级第二输出端GO2(N)，以对与第N级第二输出端GO2(N)耦接的栅线进行扫描(例如，对第N根第二扫描信号线GL2(N)进行扫描)。第N级第一输出端GO1(N)和第N级第二输出端GO2(N)均与第一像素电路20_a耦接。
示例性地，第N级输出子电路104包括第十四晶体管M14，第十五晶体管M15，以及，第四电容器C4和第五电容器C5中的至少一个。当第N级输出子电路104包括第四电容器C4和第五电容器C5的情况下，第四电容器C4和第五电容器C5交替工作。在此情况下，避免了第四电容器C4或者第五电容器C5持续工作，从而可以缩短第四电容器C4和第五电容器C5各自的工作时长，延长移位寄存器电路10的使用寿命。
需要说明的是，本实施例对第四电容器C4和第五电容器C5交替工作的周期不做限定，可以根据实际需要进行设定。
第十四晶体管M14包括栅极、第一极和第二极。第十四晶体管M14的栅极与第N级上拉节点Q(N)耦接，第一极与第N级第一时钟信号端CLKE(N)耦接，第二极与第N级第一输出端GO1(N)耦接。
第十五晶体管M15包括栅极、第一极和第二极。第十五晶体管M15的栅极与第N级上拉节点Q(N)耦接，第一极与第N级第二时钟信号端CLKF(N)耦接，第二极与第N级第二输出端GO2(N)耦接。
第四电容器C4包括第一端和第二端。第四电容器C4的第一端与第十四晶体管M14的栅极和第N级上拉节点Q(N)耦接，第二端与第十四晶体管M14的第二极和第N级第一输出端GO1(N)耦接。
第五电容器C5包括第一端和第二端；第五电容器C5中，第一端与第十五晶体管M15的栅极和第N级上拉节点Q(N)耦接，第二端与第十五晶体管
M15的第二极和第N级第二输出端GO2(N)耦接。
图14为根据一些实施例的移位寄存器电路的一图像帧(F)时序图。参见图13～图14。本实施例的移位寄存器电路10的驱动方法如下。
S31、在如图14所示的一图像帧(F)显示时段中的第一阶段(P1)，第一输入子电路101响应于第一信号输入端CR(N-2)接收的信号而开启，将在第一信号输入端CR(N-2)处接收的信号传输至第M级上拉节点Q(M)和第N级上拉节点Q(N)，对第M级上拉节点Q(M)和第N级上拉节点Q(N)充电。
示例性地，第一输入子电路101响应于第一信号输入端CR(N-2)接收的高电压，将第十晶体管M10和第十一晶体管M11导通，将在第一信号输入端CR(N-2)处接收的信号传输至第M级上拉节点Q(M)和第N级上拉节点Q(N)，对第M级上拉节点Q(M)和第N级上拉节点Q(N)充电。并且对第二电容器C2和第三电容器C3中至少一个，以及对第四电容器C4或第五电容器C5中至少一个进行充电。
第M级输出子电路102响应于第M级上拉节点Q(M)的有效电压而开启。将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)传输至第M级第二输出端GO2(M)。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的高电压，将第十二晶体管M12和第十三晶体管M13导通。将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)的低电压传输至第M级第一输出端GO1(M)。以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)的低电压传输至第M级第二输出端GO2(M)。此时，第M级第一输出端GO1(M)处输出的第M级第一扫描信号G1(M)为低电压，第M级第二输出端GO2(M)处输出的第M级第二扫描信号G2(M)为低电压。
感测控制信号输出子电路103响应于第M级上拉节点Q(M)的有效电压而开启，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)传输至感测控制信号输出端COR2(M)。
示例性地，感测控制信号输出子电路103响应于第M级上拉节点Q(M)的高电压，将第五晶体管M5导通，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)的低电压传输至感测控制信号输出端COR2(M)。此时，感测控制信号输出端COR2(M)输出的第N级感测控制信号CR2(N)为低电压。
第N级输出子电路104响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)传输至第N级第二输出端GO2(N)。
示例性地，第N级输出子电路104响应于第N级上拉节点Q(N)的高电压，将第十四晶体管M14和第十五晶体管M15导通。将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)的低电压传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)的低电压传输至第N级第二输出端GO2(N)。此时，第N级第一输出端GO1(N)处输出的第N级第一扫描信号G1(N)为低电压，第N级第二输出端GO2(N)处输出的第N级第二扫描信号G2(N)为低电压。
S32、在如图14所示的一图像帧(F)显示时段中的第二阶段(P2)，第M级输出子电路102响应于第M级上拉节点Q(M)的有效电压而开启，将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)传输至第M级第二输出端GO2(M)。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的高电压，将第十二晶体管M12和第十三晶体管M13导通。将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)传输至第M级第二输出端GO2(M)。此时，第M级第一时钟信号SCLKE(M)将第M级第一输出端 GO1(M)处输出的信号拉高，第M级第二时钟信号SCLKF(M)将第M级第二输出端GO2(M)处输出的信号拉高。
感测控制信号输出子电路103响应于第M级上拉节点Q(M)的有效电压而开启，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)传输至感测控制信号输出端COR2(M)。
示例性地，感测控制信号输出子电路103响应于第M级上拉节点Q(M)的高电压，将第五晶体管M5导通，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)的低电压传输至感测控制信号输出端COR2(M)。此时，感测控制信号输出端COR2(M)输出的第N级感测控制信号CR2(N)为低电压。
第N级输出子电路104响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)传输至第N级第二输出端GO2(N)。
示例性地，第N级输出子电路104响应于第N级上拉节点Q(N)的高电压，将第十四晶体管M14和第十五晶体管M15导通。将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)的高电压传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)的高电压传输至第N级第二输出端GO2(N)。此时，第N级第一输出端GO1(N)处输出的第N级第一扫描信号G1(N)为高电压，第N级第二输出端GO2(N)处输出的第N级第二扫描信号G2(N)为高电压。
可以理解的是，由于第二电容C2和第三电容C3中的一个。下文以第二电容C2为例来说明。第二电容C2的第一端和第二端的电压差不会发生突变。因此，在第二阶段(P2)第二电容C2通过自身的耦合自举作用会进一步的抬升第M级上拉节点Q(M)的电位。
可以理解的是，由于第四电容C4和第五电容C5中的一个。下文以第四电容C4为例来说明。第四电容C4的第一端和第二端的电压差不会发生突变。因此，在第二阶段(P2)第四电容C4通过自身的耦合自举作用会进一步的抬升第N级上拉节点Q(N)的电位。
S33、在如图14所示的一图像帧(F)显示时段中的第三阶段(P3)，第M级输出子电路102响应于第M级上拉节点Q(M)的有效电压而开启， 将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)传输至第M级第二输出端GO2(M)。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的高电压，将第十二晶体管M12和第十三晶体管M13导通。将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)传输至第M级第二输出端GO2(M)。此时，第M级第一时钟信号SCLKE(M)将第M级第一输出端GO1(M)处输出的信号拉低，第M级第二时钟信号SCLKF(M)将第M级第二输出端GO2(M)处输出的信号拉低。
感测控制信号输出子电路103响应于第M级上拉节点Q(M)的有效电压而开启，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)传输至感测控制信号输出端COR2(M)。
示例性地，感测控制信号输出子电路103响应于第M级上拉节点Q(M)的高电压，将第五晶体管M5导通，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)的低电压传输至感测控制信号输出端COR2(M)。此时，感测控制信号输出端COR2(M)输出的第N级感测控制信号CR2(N)为低电压。
第N级输出子电路104响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)传输至第N级第二输出端GO2(N)。
示例性地，第N级输出子电路104响应于第N级上拉节点Q(N)的高电压，将第十四晶体管M14和第十五晶体管M15导通。将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)的低电压传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)的低电压传输至第N级第二输出端GO2(N)。此时，第N级第一输出端GO1(N)处输出的第N级第一扫描信号G1(N)为低电压，第N级第二输出端GO2(N)处输出的第N级第二扫描信号G2(N)为低电压。
需要说明的是，在第三阶段(P3)结束的一段时间内，由于第二电容C2、第三电容C3、和第四电容C4和第五电容C5的自举作用，第N级上拉节点Q(N)和第M级上拉节点Q(M)的电位有所降低但仍然保持高电平，第五晶体管M5、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15仍然保持导通。第M级第一时钟信号SCLKE(M)的低电压传输至第M级第一输出端GO1(M)，以及将第M级第二时钟信号SCLKF(M)的低电压传输至第M级第二输出端GO2(M)。将第M级第三时钟信号SCLKD(M)的低电压传输至感测控制信号输出端COR2(M)。感测控制信号输出端COR2(M)输出的第N级感测控制信号CR2(N)为低电压。将第N级第一时钟信号SCLKE(N)的低电压传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号SCLKF(N)的低电压传输至第N级第二输出端GO2(N)。使得第M级第一输出端GO1(M)、第M级第二输出端GO2(M)、感测控制信号输出端COR2(M)、第N级第一输出端GO1(N)和第N级第二输出端GO2(N)均实现降噪。
S34、在如图14所示的一图像帧(F)显示时段中的第四阶段(P4)，第M级输出子电路102响应于第M级上拉节点Q(M)的无效电压而关闭，第M级第一输出端GO1(M)和第M级第二输出端GO2(M)处不输出信号。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的低电压，将第十二晶体管M12和第十三晶体管M13截止。此时，第M级第一输出端GO1(M)和第M级第二输出端GO2(M)处不输出信号。
感测控制信号输出子电路103响应于第M级上拉节点Q(M)的无效电压而关闭，感测控制信号输出端COR2(M)不输出信号。
示例性地，感测控制信号输出子电路103响应于第M级上拉节点Q(M)的低电压，将第五晶体管M5截止。此时，感测控制信号输出端COR2(M)不输出信号。
第N级输出子电路104响应于第N级上拉节点Q(N)的无效电压而关闭。第N级第一输出端GO1(N)和第N级第二输出端GO2(N)不输出信号。
示例性地，第N级输出子电路104响应于第N级上拉节点Q(N)的低电压，将第十四晶体管M14和第十五晶体管M15截止。此时，第N级第一输出端GO1(N)和第N级第二输出端GO2(N)不输出信号。
S35、在如图14所示的一图像帧(F)显示时段中的第五阶段(P5)，第M级输出子电路102响应于第M级上拉节点Q(M)的有效电压而开启， 将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)传输至第M级第二输出端GO2(M)。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的高电压，将第十二晶体管M12和第十三晶体管M13导通。将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)的低电压传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)的低电压传输至第M级第二输出端GO2(M)。此时，第M级第一输出端GO1(M)处输出的信号为低电压，第M级第二输出端GO2(M)处输出的信号为低电压。
感测控制信号输出子电路103响应于第M级上拉节点Q(M)的有效电压而开启，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)传输至感测控制信号输出端COR2(M)。
示例性地，感测控制信号输出子电路103响应于第M级上拉节点Q(M)的高电压，将第五晶体管M5导通，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)传输至感测控制信号输出端COR2(M)。此时，感测控制信号输出端COR2(M)输出的第N级感测控制信号CR2(N)被为第M级第三时钟信号SCLKD(M)拉高。
第N级输出子电路104响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)传输至第N级第二输出端GO2(N)。
示例性地，第N级输出子电路104响应于第N级上拉节点Q(N)的高电压，将第十四晶体管M14和第十五晶体管M15导通。将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)传输至第N级第二输出端GO2(N)。此时，第N级第一输出端GO1(N)处输出的第N级第一扫描信号G1(N)被拉高，第N级第二输出端GO2(N)处输出的第N级第二扫描信号G2(N)被拉高。
S36、在如图14所示的一图像帧(F)显示时段中的第六阶段(P6)， 第M级输出子电路102响应于第M级上拉节点Q(M)的有效电压而开启，将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)传输至第M级第二输出端GO2(M)。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的高电压，将第十二晶体管M12和第十三晶体管M13导通。将在第M级第一时钟信号端CLKE(M)处接收的第M级第一时钟信号SCLKE(M)的低电压传输至第M级第一输出端GO1(M)，以及将在第M级第二时钟信号端CLKF(M)处接收的第M级第二时钟信号SCLKF(M)的低电压传输至第M级第二输出端GO2(M)。此时，第M级第一输出端GO1(M)处输出的信号为低电压，第M级第二输出端GO2(M)处输出的信号为低电压。
感测控制信号输出子电路103响应于第M级上拉节点Q(M)的有效电压而开启，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)传输至感测控制信号输出端COR2(M)。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的高电压，将第五晶体管M5导通，将在第M级第三时钟信号端CLKD(M)处接收的第M级第三时钟信号SCLKD(M)的低电压传输至感测控制信号输出端COR2(M)。此时，感测控制信号输出端COR2(M)输出的第N级感测控制信号CR2(N)为低电压。
第N级输出子电路104响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)传输至第N级第二输出端GO2(N)。
示例性地，第N级输出子电路104响应于第N级上拉节点Q(N)的高电压，将第十四晶体管M14和第十五晶体管M15导通。将在第N级第一时钟信号端CLKE(N)处接收的第N级第一时钟信号SCLKE(N)的低电压传输至第N级第一输出端GO1(N)，以及将在第N级第二时钟信号端CLKF(N)处接收的第N级第二时钟信号SCLKF(N)的低电压传输至第N级第二输出端GO2(N)。此时，第N级第一输出端GO1(N)处输出的第N级第一扫描信号G1(N)为低电压，第N级第二输出端GO2(N)处输出的第N级第二扫描信号G2(N)为低电压。
S37、在如图14所示的一图像帧(F)显示时段中的第七阶段(P7)，第M级输出子电路102响应于第M级上拉节点Q(M)的无效电压而关闭，第M级第一输出端GO1(M)和第M级第二输出端GO2(M)处不输出信号。
示例性地，第M级输出子电路102响应于第M级上拉节点Q(M)的低电压，将第十二晶体管M12和第十三晶体管M13截止。此时，第M级第一输出端GO1(M)和第M级第二输出端GO2(M)处不输出信号。
感测控制信号输出子电路103响应于第M级上拉节点Q(M)的无效电压而关闭，感测控制信号输出端COR2(M)不输出信号。
示例性地，感测控制信号输出子电路103响应于第M级上拉节点Q(M)的低电压，将第五晶体管M5截止。此时，感测控制信号输出端COR2(M)不输出信号。
第N级输出子电路104响应于第N级上拉节点Q(N)的无效电压而关闭。第N级第一输出端GO1(N)和第N级第二输出端GO2(N)不输出信号。
示例性地，第N级输出子电路104响应于第N级上拉节点Q(N)的低电压，将第十四晶体管M14和第十五晶体管M15截止。此时，第N级第一输出端GO1(N)和第N级第二输出端GO2(N)不输出信号。
图15为移位寄存器电路10的一种可替换的结构图。参见图15，在一些实施例中，移位寄存器电路10还包括移位信号输出子电路105。
移位信号输出子电路105与第N级上拉节点Q(N)、第N级第三时钟信号端CLKD(N)和移位信号输出端CR(N)耦接。
移位信号输出子电路105被配置为响应于第N级上拉节点Q(N)的有效电压，将施加到第N级第三时钟信号端CLKD(N)的第N级第三时钟信号SCLKD(N)传输至移位信号输出端CR(N)。
示例性地，移位信号输出子电路105包括第十六晶体管M16。第十六晶体管M16包括栅极、第一极和第二极。第十六晶体管M16的栅极与第N级上拉节点Q(N)耦接，第一极与第N级第三时钟信号端CLKD(N)耦接，第二极与第N级第一输出端GO1(N)耦接。
图16为图14的一种替换的一图像帧(F)时序图。一种替换的一图像帧(F)时序图。参见图15～图16，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103和第N级输出子电路104的工作过程参照上述实施例。S31～S37中移位信号输出子电路105的工作过程如下。
S31、在如图16所示的一图像帧(F)显示时段中的第一阶段(P1)。移位信号输出子电路105响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)传输至移位信号输出端CR(N)。
示例性地，移位信号输出子电路105响应于第N级上拉节点Q(N)的高电压，将第十六晶体管M16导通。将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)的低电压传输至移位信号输出端CR(N)。此时，移位信号输出端CR(N)输出信号为低电压。
S32、在如图16所示的一图像帧(F)显示时段中的第二阶段(P2)，移位信号输出子电路105响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)传输至移位信号输出端CR(N)。
示例性地，移位信号输出子电路105响应于第N级上拉节点Q(N)的高电压，将第十六晶体管M16导通。将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)的高电压传输至移位信号输出端CR(N)。此时，移位信号输出端CR(N)输出信号为高电压。
S33、在如图16所示的一图像帧(F)显示时段中的第三阶段(P3)，移位信号输出子电路105响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)传输至移位信号输出端CR(N)。
示例性地，移位信号输出子电路105响应于第N级上拉节点Q(N)的高电压，将第十六晶体管M16导通。将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)的低电压传输至移位信号输出端CR(N)。此时，移位信号输出端CR(N)输出信号为低电压。
S34、在如图16所示的一图像帧(F)显示时段中的第四阶段(P4)，移位信号输出子电路105响应于第N级上拉节点Q(N)的无效电压而关闭，移位信号输出端CR(N)处不输出信号。
示例性地，移位信号输出子电路105响应于第N级上拉节点Q(N)的低电压，将第十六晶体管M16截止。此时，移位信号输出端CR(N)处不输出信号。
S35、在如图16所示的一图像帧(F)显示时段中的第五阶段(P5)，移位信号输出子电路105响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信 号SCLKD(N)传输至移位信号输出端CR(N)。
示例性地，移位信号输出子电路105响应于第N级上拉节点Q(N)的高电压，将第十六晶体管M16导通。从而将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)的低电压传输至移位信号输出端CR(N)。此时，移位信号输出端CR(N)输出信号为低电压。
S36、在如图16所示的一图像帧(F)显示时段中的第六阶段(P6)，移位信号输出子电路105响应于第N级上拉节点Q(N)的有效电压而开启，将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)传输至移位信号输出端CR(N)。
示例性地，移位信号输出子电路105响应于第N级上拉节点Q(N)的高电压，将第十六晶体管M16导通。从而将在第N级第三时钟信号端CLKD(N)处接收的第N级第三时钟信号SCLKD(N)的低电压传输至移位信号输出端CR(N)。此时，移位信号输出端CR(N)输出信号为低电压。
S37、在如图16所示的一图像帧(F)显示时段中的第七阶段(P7)，移位信号输出子电路105响应于第N级上拉节点Q(N)的无效电压而关闭，移位信号输出端CR(N)处不输出信号。
示例性地，移位信号输出子电路105响应于第N级上拉节点Q(N)的低电压，将第十六晶体管M16截止。此时，移位信号输出端CR(N)处不输出信号。
图17为移位寄存器电路10的又一种可替换的结构图。参见图17，在一些实施例中，移位寄存器电路10还包括第一复位子电路106。
第一复位子电路106与第M级上拉节点Q(M)、第N级上拉节点Q(N)、第一复位输入端CR(N+4)和第四电压端VGL1耦接。
第一复位子电路106被配置为响应于第一复位输入端CR(N+4)的第一复位信号SCR(N+4)，将第四电压端VGL1的电压传输至第M级上拉节点Q(M)和第N级上拉节点Q(N)，从而将第M级上拉节点Q(M)和第N级上拉节点Q(N)置为无效电压。
示例性地，第一复位子电路106包括第十七晶体管M17和第十八晶体管M18中至少一个。当第一复位子电路106包括第十七晶体管M17或第十八晶体管M18的情况下，第M级上拉节点Q(M)和第N级上拉节点Q(N)耦接。当第一复位子电路106包括第十七晶体管M17和第十八晶体管M18的情况下，第十七晶体管M17和第十八晶体管M18分别将第M级上拉节点Q(M)和第N级上拉节点Q(N)置为无效电压。
第十七晶体管M17包括栅极、第一极和第二极。第十七晶体管M17的栅极与第一复位输入端CR(N+4)耦接，第一极与第M级上拉节点Q(M)耦接，第二极与第四电压端VGL1耦接。
第十八晶体管M18包括栅极、第一极和第二极；第十八晶体管M18的栅极与第一复位输入端CR(N+4)耦接，第一极与第N级上拉节点Q(N)耦接，第二极与第四电压端VGL1耦接。
图18为图14的又一种替换的一图像帧(F)时序图。参见图17～图18，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104和移位信号输出子电路105的工作过程参照上述实施例。S31～S37中第一复位子电路106的工作过程如下。
S31～S33、在如图18所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。第一复位子电路106响应于第一复位输入端CR(N+4)的第一复位信号SCR(N+4)的无效电压而关闭，第一复位子电路106不输出信号。
示例性地，第一复位子电路106响应于第一复位输入端CR(N+4)的第一复位信号SCR(N+4)的低电压，将第十七晶体管M17和第十八晶体管M18关闭。此时，第十七晶体管M17和第十八晶体管M18不输出信号。
S34、在如图18所示的一图像帧(F)显示时段中的第四阶段(P4)。第一复位子电路106响应于第一复位输入端CR(N+4)的第一复位信号SCR(N+4)的有效电压而开启，将第四电压端VGL1的电压传输至第M级上拉节点Q(M)和第N级上拉节点Q(N)。从而对第M级上拉节点Q(M)和第N级上拉节点Q(N)的电位进行复位。
示例性地，第一复位子电路106响应于第一复位输入端CR(N+4)的第一复位信号SCR(N+4)的高电压，将第十七晶体管M17和第十八晶体管M18中至少一个导通。将第四电压端VGL1的低电压传输至第M级上拉节点Q(M)和第N级上拉节点Q(N)。此时，第M级上拉节点Q(M)和第N级上拉节点Q(N)的电位为低电平。
S35～S37、在如图18所示的一图像帧(F)显示时段中的第五阶段(P5)～第七阶段(P7)。第一复位子电路106响应于第一复位输入端CR(N+4)的第一复位信号SCR(N+4)的无效电压而关闭，第一复位子电路106不输出信号。
示例性地，第一复位子电路106响应于第一复位输入端CR(N+4)的第一复位信号SCR(N+4)的低电压，将第十七晶体管M17和第十八晶体管M18关闭。此时，第十七晶体管M17和第十八晶体管M18不输出信号。
图19为移位寄存器电路10的又一种可替换的结构图。参见图19，在一些实施例中，移位寄存器电路10还包括第M级第一下拉控制子电路107和第M级第一降噪子电路108。
第M级第一下拉控制子电路107与第M级上拉节点Q(M)、第五电压端VDD_B、第M级第一下拉节点QB1(M)、第六电压端VGL3和第四电压端VGL1耦接。第M级上拉节点Q(M)和第N级上拉节点Q(N)耦接。第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)耦接。
第M级第一下拉控制子电路107被配置为响应于第M级上拉节点Q(M)的有效电压，将第四电压端VGL1的电压传输至第M级第一下拉节点QB1(M)和第N级上拉节点Q(N)，从而将第M级第一下拉节点QB1(M)和第N级上拉节点Q(N)为无效电压。
其中，第五电压端VDD_B被配置为在第M级第一下拉控制子电路107的工作时段传输固定电平信号，例如直流低电平电压。第四电压端VGL1被配置为传输固定电平信号，例如直流低电平电压。第六电压端VGL3被配置为传输固定电平信号，例如直流低电平电压。第六电压端VGL3和第四电压端VGL1可以是同一电压端。
示例性地，第M级第一下拉控制子电路107包括第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9。
第六晶体管M6包括栅极、第一极和第二极。第六晶体管M6的栅极和第一极均与第五电压端VDD_B耦接。
第七晶体管M7，包括栅极、第一极和第二极；第七晶体管M7的栅极与第六晶体管M6的第二极耦接，第一极与第五电压端VDD_B耦接，第二极与第M级第一下拉节点QB1(M)耦接。
第八晶体管M8包括栅极、第一极和第二极。第八晶体管M8的栅极与第M级上拉节点Q(M)耦接，第一极与第七晶体管M7的第二极以及第M级第一下拉节点QB1(M)耦接，第二极与第四电压端VGL1耦接。
第九晶体管M9包括栅极、第一极和第二极。第九晶体管M9的栅极与第M级上拉节点Q(M)和耦接，第一极与第六晶体管M6的第二极和所第七晶体管M7的栅极耦接，第二极与第六电压端VGL3耦接。第 M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)耦接。
本实施例的两个两个移位寄存器子电路10_a和10_b共用一个第M级第一下拉控制子电路107。减少排线，降低成本。
第M级第一降噪子电路108与第M级第一下拉节点QB1(M)，第七电压端VGL2，以及第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个耦接。第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)耦接。
其中，第七电压端VGL2被配置为传输直流低电平信号。
示例性地，第七电压端VGL2与第六电压端VGL3和第四电压端VGL1可以是相同的电压端，也可以是不同的电压端。
第M级第一降噪子电路108被配置为响应于第M级第一下拉节点QB1(M)为有效电压，将第七电压端VGL2的电压传输至第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个，从而将第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中的至少一个为无效电压。第M级第一降噪子电路108可以在移位寄存器电路10_b不输出扫描信号的阶段对第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个进行降噪。
在第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)耦接的情况下，第M级第一降噪子电路108也可以在移位寄存器电路10_a不输出扫描信号的阶段对第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个进行降噪。
示例性地，第M级第一降噪子电路108包括第十九晶体管M19和第二十晶体管M20中至少一个。
第十九晶体管M19包括栅极、第一极和第二极。第十九晶体管M19的栅极与第M级第一下拉节点QB1(M)耦接，第一极与第十二晶体管M12的第二极以及第M级第一输出端GO1(M)耦接，第二极与第七电压端VGL2耦接。
第二十晶体管M20包括栅极、第一极和第二极。第二十晶体管M20的栅极与第M级第一下拉节点QB1(M)耦接，第一极与第十三晶体管M13的第二极以及第M级第二输出端GO2(M)耦接，第二极与第七电压端VGL2耦接。
图20为图14的又一种替换的一图像帧(F)时序图。参见图19～图20，本实施例的移位寄存器电路10的驱动方法。其中，S31～S37中第一输入 子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105和第一复位子电路106的工作过程参照上述实施例。S31～S37中第M级第一下拉控制子电路107和第M级第一降噪子电路108的工作过程如下。
S31～S33、在如图20所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。响应于第M级上拉节点Q(M)的有效电压，第M级第一下拉控制子电路107将第四电压端VGL1的电压传输至第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)。
示例性地，第M级第一下拉控制子电路107响应于第M级上拉节点Q(M)的高电压，将第八晶体管M8和第九晶体管M9导通。第八晶体管M8将第四电压端VGL1的电压传输至第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)。此时，第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)的电位为低电平。第九晶体管M9将第六电压端VGL3的低电压传输至第七晶体管M7的栅极，使得第七晶体管M7截止。
第M级第一降噪子电路108响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的无效电压而关闭。
示例性地，第M级第一降噪子电路108响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的低电压，将第十九晶体管M19和第二十晶体管M20截止。
S34、在如图20所示的一图像帧(F)显示时段中的第四阶段(P4)。第M级第一下拉控制子电路107响应于第五电压端VDD_B的有效电压，将第五电压端VDD_B的电压传输至第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)。
示例性地，在第M级上拉节点Q(M)和第N级上拉节点Q(N)为低电压时，第M级第一下拉控制子电路107的第八晶体管M8和第九晶体管M9截止。另外，第M级第一下拉控制子电路107响应于第五电压端VDD_B的高电压，将第六晶体管M6和第七晶体管M7导通。将第五电压端VDD_B的高电压传输至第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)。此时，第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)的电位为高电压。
第M级第一降噪子电路108响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的有效电压而开启，将第七电压端VGL2 的电压传输至第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个。从而对第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个进行降噪。
示例性地，第M级第一降噪子电路108响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的高电压，将第十九晶体管M19和第二十晶体管M20中至少一个导通。将第七电压端VGL2的低电压传输至第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个。此时，第M级第一输出端GO1(M)和第M级第二输出端GO2(M)输出的信号为低电压。
S35～S36、在如图20所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。第M级第一下拉控制子电路107和第M级第一降噪子电路108的工作过程可参照本实施例的S31～S33的描述，在此不再赘述。
S37、在如图20所示的一图像帧(F)显示时段中的第七阶段(P7)。第M级第一下拉控制子电路107和第M级第一降噪子电路108的工作过程可参照本实施例的S34的描述，在此不再赘述。
图21为移位寄存器电路10的又一种可替换的结构图。参见图21，在一些实施例中，移位寄存器电路10包括第M级第一上拉节点降噪子电路110。
第M级第一上拉节点降噪子电路110与第M级第一下拉节点QB1(M)、第M级上拉节点Q(M)和第四电压端VGL1耦接。
第M级第一上拉节点降噪子电路110被配置为响应于第M级第一下拉节点QB1(M)的有效电压，将第四电压端VGL1的电压传输至第M级上拉节点Q(M)，从而将第M级上拉节点Q(M)置为无效电压。第M级第一上拉节点降噪子电路110可以在移位寄存器电路10不输出扫描信号的阶段对第M级上拉节点Q(M)进行降噪。
在第M级上拉节点Q(M)与第N级上拉节点Q(N)耦接的情况下，第M级第一上拉节点降噪子电路110可以将第N级上拉节点Q(N)置为无效电压，从而可以在移位寄存器电路10不输出扫描信号的阶段对第N级上拉节点Q(N)进行降噪。
由此可见，本实施例的第M级第一上拉节点降噪子电路110可以同时对两个移位寄存器子电路10_a和10_b的上拉节点进行降噪，减少排线，降低成本。
示例性地，第M级第一上拉节点降噪子电路110包括第二十一晶体管M21。第二十一晶体管M21包括栅极、第一极和第二极。第二十一晶体管M21的栅极与第M级第一下拉节点QB1(M)耦接，第一极与第M级上拉节点Q(M)耦接，第二极与第四电压端VGL1耦接。
参见图20～图21。本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107和第M级第一降噪子电路108的工作过程参照上述实施例。S31～S37中第M级第一上拉节点降噪子电路110的工作过程如下。
S31～S33、在如图20所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。第M级第一上拉节点降噪子电路110响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的无效电压而关闭。
示例性地，第M级第一上拉节点降噪子电路110响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的低电压，将第二十一晶体管M21截止。
S34、在如图20所示的一图像帧(F)显示时段中的第四阶段(P4)。第M级第一上拉节点降噪子电路110响应于第M级第一下拉节点QB1(M)的有效电压而开启，将第四电压端VGL1的电压传输至第M级上拉节点Q(M)。从而对第M级上拉节点Q(M)进行降噪。
示例性地，第M级第一上拉节点降噪子电路110响应于第M级第一下拉节点QB1(M)的高电压，将第二十一晶体管M21导通。将第四电压端VGL1的低电压传输至第M级上拉节点Q(M)。此时，第M级上拉节点Q(M)为低电压。
S35～S36、在如图20所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。第M级第一上拉节点降噪子电路110的工作过程可参照本实施例的S31～S33的描述，在此不再赘述。
S37、在如图20所示的一图像帧(F)显示时段中的第七阶段(P7)。第M级第一上拉节点降噪子电路110的工作过程可参照本实施例的S34的描述，在此不再赘述。
图22为移位寄存器电路10的又一种可替换的结构图。参见图22，在一些实施例中，移位寄存器电路10包括第一感测控制信号降噪子电路 109。
第一感测控制信号降噪子电路109与第M级第一下拉节点QB1(M)、第四电压端VGL1和感测控制信号输出端COR2(M)耦接。
第一感测控制信号降噪子电路109被配置为响应于第M级第一下拉节点QB1(M)的有效电压，将第四电压端VGL1的电压传输至感测控制信号输出端COR2(M)，从而将感测控制信号输出端COR2(M)置为无效电压。第一感测控制信号降噪子电路109可以在移位寄存器电路10不输出感测控制信号的阶段对感测控制信号输出端COR2(M)进行降噪。
示例性地，第一感测控制信号降噪子电路109包括第二十二晶体管M22。第二十二晶体管M22包括栅极、第一极和第二极。第二十二晶体管M22的栅极与第M级第一下拉节点QB1(M)耦接，第一极与第五晶体管M5的第二极以及感测控制信号输出端COR2(M)耦接，第二极与第四电压端VGL1耦接。
参见图22和图20。本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108和第M级第一上拉节点降噪子电路110的工作过程参照上述实施例。S31～S37中第一感测控制信号降噪子电路109的工作过程如下。
S31～S33、在如图20所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。第一感测控制信号降噪子电路109响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的无效电压而关闭。
示例性地，第一感测控制信号降噪子电路109响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的低电压，将第二十二晶体管M22截止。
S34、在如图20所示的一图像帧(F)显示时段中的第四阶段(P4)。第一感测控制信号降噪子电路109响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的有效电压而开启，将第四电压端VGL1的电压传输至感测控制信号输出端COR2(M)。从而对感测控制信号输出端COR2(M)进行降噪。
示例性地，第一感测控制信号降噪子电路109响应于第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)的高电压，将第二十二晶 体管M22导通。将第四电压端VGL1的低电压传输至感测控制信号输出端COR2(M)。此时，感测控制信号输出端COR2(M)输出的信号为低电压。
S35～S36、在如图20所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。第一感测控制信号降噪子电路109的工作过程可参照本实施例的S31～S33的描述，在此不再赘述。
S37、在如图20所示的一图像帧(F)显示时段中的第七阶段(P7)。第一感测控制信号降噪子电路109的工作过程可参照本实施例的S34的描述，在此不再赘述。
图23为移位寄存器电路10的又一种可替换的结构图。参见图23，在一些实施例中，移位寄存器电路10包括第N级第一降噪子电路111、第N级第一移位信号降噪子电路112和第N级第一上拉节点降噪子电路113中的至少一个。
第N级第一降噪子电路111与第N级第一下拉节点QB1(N)、第七电压端VGL2、第N级第一输出端GO1(N)和第N级第二输出端GO2(N)耦接。
第N级第一降噪子电路111被配置为响应于第N级第一下拉节点QB1(N)的有效电压，将第七电压端VGL2的电压传输至第N级第一输出端GO1(N)和第N级第二输出端GO2(N)，从而将第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中的至少一个为无效电压。第N级第一降噪子电路111可以在移位寄存器电路10不输出扫描信号的阶段对第N级第一输出端GO1(N)和第N级第二输出端GO2(N)进行降噪。
示例性地，第N级第一降噪子电路111包括第二十三晶体管M23和第二十四晶体管M24。
第二十三晶体管M23包括包括栅极、第一极和第二极。第二十三晶体管M23的栅极与第N级第一下拉节点QB1(N)耦接，第一极与第N级第一输出端GO1(N)耦接，第二极与第七电压端VGL2耦接。
第二十四晶体管M24包括包括栅极、第一极和第二极。第二十四晶体管M24的栅极与第N级第一下拉节点QB1(N)耦接，第一极与第N级第二输出端GO2(N)耦接，第二极与第七电压端VGL2耦接。
第N级第一移位信号降噪子电路112与第N级第一下拉节点QB1(N)、第四电压端VGL1和移位信号输出端CR(N)耦接。
第N级第一移位信号降噪子电路112被配置为响应于第N级第一下拉节点QB1(N)的有效电压，将第四电压端VGL1的电压传输至移位信号 输出端CR(N)，从而将移位信号输出端CR(N)置为无效电压。第N级第一移位信号降噪子电路112可以在移位寄存器电路10不输出移位信号的阶段对移位信号输出端CR(N)进行降噪。
示例性地，第N级第一移位信号降噪子电路112包括第二十五晶体管M25。第二十五晶体管M25包括包括栅极、第一极和第二极。第二十五晶体管M25的栅极与第N级第一下拉节点QB1(N)耦接，第一极与移位信号输出端CR(N)耦接，第二极与第四电压端VGL1耦接。
第N级第一上拉节点降噪子电路113与第N级第一下拉节点QB1(N)、第四电压端VGL1和第N级上拉节点Q(N)耦接。
第N级第一上拉节点降噪子电路113被配置为响应于第N级第一下拉节点QB1(N)的有效电压，将第四电压端VGL1的电压传输至第N级上拉节点Q(N)，从而将第N级上拉节点Q(N)置为无效电压。第N级第一上拉节点降噪子电路113可以在移位寄存器电路10不输出扫描信号的阶段对第N级上拉节点Q(N)进行降噪。
示例性地，第N级第一上拉节点降噪子电路113包括第二十六晶体管M26。第二十六晶体管M26包括包括栅极、第一极和第二极。第二十六晶体管M26的栅极与第N级第一下拉节点QB1(N)耦接，第一极与第N级上拉节点Q(N)耦接，第二极与第四电压端VGL1耦接。
参见图23和图20，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109和第M级第一上拉节点降噪子电路110的工作过程参照上述实施例。S31～S37中第N级第一降噪子电路111、第N级第一移位信号降噪子电路112和第N级第一上拉节点降噪子电路113的工作过程如下。
S31～S33、在如图20所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。
第N级第一降噪子电路111响应于第N级第一下拉节点QB1(N)的无效电压而关闭。
示例性地，第N级第一降噪子电路111响应于第N级第一下拉节点QB1(N)的低电压，将第二十三晶体管M23和第二十四晶体管M24截止。
第N级第一移位信号降噪子电路112响应于第N级第一下拉节点 QB1(N)的无效电压而关闭。
示例性地，第N级第一移位信号降噪子电路112响应于第N级第一下拉节点QB1(N)的低电压，将第二十五晶体管M25截止。
第N级第一上拉节点降噪子电路113响应于第N级第一下拉节点QB1(N)的无效电压而关闭。
示例性地，第N级第一上拉节点降噪子电路113响应于第N级第一下拉节点QB1(N)的低电压，将第二十六晶体管M26截止。
S34、在如图20所示的一图像帧(F)显示时段中的第四阶段(P4)。
第N级第一降噪子电路111响应于第N级第一下拉节点QB1(N)的有效电压而开启，将第七电压端VGL2的电压传输至第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个。从而对第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个进行降噪。
示例性地，第N级第一降噪子电路111响应于第N级第一下拉节点QB1(N)的高电压，将第二十三晶体管M23和第二十四晶体管M24导通。将第七电压端VGL2的低电压传输至第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个。此时，第N级第一输出端GO1(N)和第N级第二输出端GO2(N)输出的信号为低电压。
第N级第一移位信号降噪子电路112响应于第N级第一下拉节点QB1(N)的有效电压而开启，将第四电压端VGL1的电压传输至将移位信号输出端CR(N)。从而对将移位信号输出端CR(N)进行降噪。
示例性地，第N级第一移位信号降噪子电路112响应于第N级第一下拉节点QB1(N)的高电压，将第二十五晶体管M25导通。将第四电压端VGL1的低电压传输至将移位信号输出端CR(N)。此时，将移位信号输出端CR(N)输出的信号为低电压。
第N级第一上拉节点降噪子电路113响应于第N级第一下拉节点QB1(N)的有效电压而开启，将第四电压端VGL1的电压传输至第N级上拉节点Q(N)。从而对第N级上拉节点Q(N)进行降噪。
示例性地，第N级第一上拉节点降噪子电路113响应于第N级第一下拉节点QB1(N)的高电压，将第二十六晶体管M26导通。将第四电压端VGL1的电压传输至第N级上拉节点Q(N)。此时，将第N级上拉节点Q(N)为低电压。
S35～S36、在如图20所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。第N级第一降噪子电路111、第N级第一移位信号 降噪子电路112和第N级第一上拉节点降噪子电路113的工作过程可参照本实施例的S31～S33的描述，在此不再赘述。
S37、在如图20所示的一图像帧(F)显示时段中的第七阶段(P7)。第N级第一降噪子电路111、第N级第一移位信号降噪子电路112和第N级第一上拉节点降噪子电路113的工作过程可参照本实施例的S34的描述，在此不再赘述。
图24为移位寄存器电路10的又一种可替换的结构图。参见图24，在一些实施例中，移位寄存器电路10包括第M级第二下拉控制子电路114和第M级第二降噪子电路115。
第M级第二下拉控制子电路114与第M级上拉节点Q(M)、第八电压端VDD_A和第M级第二下拉节点QB2(M)耦接。其中，第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)耦接。第M级上拉节点Q(M)与第N级上拉节点Q(N)耦接。
第M级第二下拉控制子电路114被配置为响应于第M级上拉节点Q(M)和第N级上拉节点Q(N)的有效电压，将第八电压端VDD_A的电压传输至第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)，从而将第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)置为无效电压。
其中，第八电压端VDD_A被配置为在第M级第二下拉控制子电路114的工作时段传输固定电平信号，例如直流高电平电压。
示例性地，第M级第二下拉控制子电路114包括第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29和第三十晶体管M30。
第二十七晶体管M27包括栅极、第一极和第二极。第二十七晶体管M27的栅极和第一极均与第八电压端VDD_A耦接。
第二十八晶体管M28，包括栅极、第一极和第二极。第二十八晶体管M28的栅极与第二十七晶体管M27的第二极耦接，第一极与第八电压端VDD_A耦接，第二极与第N级第二下拉节点QB2(N)耦接。
第二十九晶体管M29包括栅极、第一极和第二极。第二十九晶体管M29的栅极与第N级上拉节点Q(N)耦接，第一极与第二十七晶体管M27的第二极和第二十八晶体管M28的栅极耦接，第二极与第六电压端VGL3耦接。
第三十晶体管M30包括栅极、第一极和第二极；第三十晶体管M30的栅极与第N级上拉节点Q(N)耦接，第一极与第二十八晶体管M28的 第二极以及第N级第二下拉节点QB2(N)耦接，第二极与第四电压端VGL1耦接。
第M级第二降噪子电路115与第M级第二下拉节点QB2(M)、第七电压端VGL2、第M级第一输出端GO1(M)和第M级第二输出端GO2(M)耦接。
第M级第二降噪子电路115被配置为响应于第M级第二下拉节点QB2(M)的有效电压，将第七电压端VGL2的电压传输至第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中的至少一个，从而将第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中的至少一个为置为无效电压。第M级第二降噪子电路115能够在移位寄存器电路10不输出扫描信号的阶段对第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个进行降噪。
示例性地，第M级第二降噪子电路115包括第三十一晶体管M31和第三十二晶体管M32。
第三十一晶体管M31包括栅极、第一极和第二极。第三十一晶体管M31的栅极与第M级第二下拉节点QB2(M)耦接，第一极与第M级第一输出端GO1(M)耦接，第二极与第七电压端VGL2耦接。
第三十二晶体管M32包括栅极、第一极和第二极。第三十二晶体管M32的栅极与第M级第二下拉节点QB2(M)耦接，第一极与第M级第二输出端GO2(M)耦接，第二极与第七电压端VGL2耦接。
图25为图14的又一种替换的一图像帧(F)时序图。参见图24～图25，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112和第N级第一上拉节点降噪子电路113的工作过程参照上述实施例。在一些实施例中，在第M级第一下拉控制子电路107不工作，第M级第二下拉控制子电路114工作的情况下。S31～S37中第M级第二下拉控制子电路114和第M级第二降噪子电路115的工作过程如下。
S31～S33、在如图25所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。响应于第M级上拉节点Q(M)的有效电压，第M级 第二下拉控制子电路114将第四电压端VGL1的电压传输至第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)。
示例性地，第M级第二下拉控制子电路114响应于第M级上拉节点Q(M)的有效电压，将第二十九晶体管M29和第三十晶体管M30导通。第三十晶体管M30将第四电压端VGL1的电压传输至第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)。此时，第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)的电位为低电平。第二十九晶体管M29将第六电压端VGL3的低电压传输至第二十八晶体管M28的栅极，使得第二十八晶体管M28截止。
第M级第二降噪子电路115响应于第M级第二下拉节点QB2(M)的无效电压而关闭。
示例性地，第M级第二降噪子电路115响应于第M级第二下拉节点QB2(M)的低电压，将第三十一晶体管M31和第三十二晶体管M32截止。
S34、在如图25所示的一图像帧(F)显示时段中的第四阶段(P4)。第M级第二下拉控制子电路114响应于第五电压端VDD_B的有效电压，将第五电压端VDD_B的电压传输至第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)。
示例性地，在第M级上拉节点Q(M)和第N级上拉节点Q(N)为低电压时，第M级第二下拉控制子电路114的第二十九晶体管M29和第三十晶体管M30截止。另外，第M级第二下拉控制子电路114响应于第八电压端VDD_A的高电压，将第六晶体管M6和第七晶体管M7导通。将第八电压端VDD_A的高电压传输至第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)。此时，第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)的电位为高电压。
第M级第二降噪子电路115响应于第M级第二下拉节点QB2(M)的有效电压而开启，将第七电压端VGL2的电压传输至第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个。从而对第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个进行降噪。
示例性地，第M级第二降噪子电路115响应于第M级第二下拉节点QB2(M)的高电压，将第三十一晶体管M31和第三十二晶体管M32导通。将第七电压端VGL2的低电压传输至第M级第一输出端GO1(M)和第M级第二输出端GO2(M)中至少一个。此时，第M级第一输出端GO1(M) 和第M级第二输出端GO2(M)输出的信号为低电压。
S35～S36、在如图25所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。第M级第二下拉控制子电路114和第M级第二降噪子电路115的工作过程可参照本实施例的S31～S33的描述，在此不再赘述。
S37、在如图25所示的一图像帧(F)显示时段中的第七阶段(P7)。第M级第二下拉控制子电路114和第M级第二降噪子电路115的工作过程可参照本实施例的S34的描述，在此不再赘述。
需要说明的是，当第M级上拉节点Q(M)和第N级上拉节点Q(N)为高电压时，第M级第一下拉控制子电路107工作，使得第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)的电位为低电压。或者，第M级第二下拉控制子电路114工作，使得第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)的电位为低电压。
另外，当第五电压端VDD_B或者第八电压端VDD_A为高电压时，第M级第一下拉控制子电路107工作，使得第M级第一下拉节点QB1(M)与第N级第一下拉节点QB1(N)的电位为高电压。或者，第M级第二下拉控制子电路114工作，使得第M级第二下拉节点QB2(M)与第N级第二下拉节点QB2(N)的电位为高电压。
图26为移位寄存器电路10的又一种可替换的结构图。参见图26，在一些实施例中，移位寄存器电路10还包括移位寄存器电路还包括第二感测控制信号降噪子电路116和第M级第二上拉节点降噪子电路117中至少一个。
第二感测控制信号降噪子电路116与第M级第二下拉节点QB2(M)、第四电压端VGL1和感测控制信号输出端COR2(M)耦接。
第二感测控制信号降噪子电路116被配置为响应于第M级第二下拉节点QB2(M)为有效电压，将第四电压端VGL1的电压传输至感测控制信号输出端COR2(M)，从而将感测控制信号输出端COR2(M)置为无效电压。
示例性地，第二感测控制信号降噪子电路116包括第三十三晶体管M33。第三十三晶体管M33包括栅极、第一极和第二极。第三十三晶体管M33的栅极与第M级第二下拉节点QB2(M)耦接，第一极与感测控制信号输出端COR2(M)耦接，第二极与第四电压端VGL1耦接。
第M级第二上拉节点降噪子电路117与第M级第二下拉节点 QB2(M)、第M级上拉节点Q(M)和第四电压端VGL1耦接。
第M级第二上拉节点降噪子电路117被配置为响应于第M级第二下拉节点QB2(M)为有效电压，将第四电压端VGL1的电压传输至第M级上拉节点Q(M)，从而将第M级上拉节点Q(M)置为无效电压。第M级第二上拉节点降噪子电路117可以在移位寄存器电路10不输出扫描信号的阶段对第M级上拉节点Q(M)进行降噪。
示例性地，第M级第二上拉节点降噪子电路117包括第三十四晶体管M34。第三十四晶体管M34包括栅极、第一极和第二极。第三十四晶体管M34的栅极与第M级第二下拉节点QB2(M)耦接，第一极与第M级上拉节点Q(M)耦接，第二极与第四电压端VGL1耦接。
参见图25～图26，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级第二下拉控制子电路114和第M级第二降噪子电路115的工作过程参照上述实施例。S31～S37中第二感测控制信号降噪子电路116和第M级第二上拉节点降噪子电路117的工作过程如下。
S31～S33、在如图25所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。第二感测控制信号降噪子电路116响应于第M级第二下拉节点QB2(M)的无效电压而关闭。
示例性地，第二感测控制信号降噪子电路116响应于第M级第二下拉节点QB2(M)的低电压，将第三十三晶体管M33截止。
第M级第二上拉节点降噪子电路117响应于第M级第二下拉节点QB2(M)的无效电压而关闭。
示例性地，第M级第二上拉节点降噪子电路117响应于第M级第二下拉节点QB2(M)的低电压，将第三十四晶体管M34截止。
S34、在如图25所示的一图像帧(F)显示时段中的第四阶段(P4)。第二感测控制信号降噪子电路116响应于第M级第二下拉节点QB2(M)的有效电压而开启，将第四电压端VGL1的电压传输至感测控制信号输出端COR2(M)。从而对感测控制信号输出端COR2(M)进行降噪。
示例性地，第二感测控制信号降噪子电路116响应于第M级第二下拉节点QB2(M)的高电压，将第三十三晶体管M33导通。将第四电压端VGL1的低电压传输至感测控制信号输出端COR2(M)。此时，感测控制信号输出端COR2(M)输出的信号为低电压。
第M级第二上拉节点降噪子电路117响应于第M级第二下拉节点QB2(M)的有效电压而开启，将第四电压端VGL1的电压传输至第M级上拉节点Q(M)。从而对第M级上拉节点Q(M)进行降噪。
示例性地，第M级第二上拉节点降噪子电路117响应于第M级第二下拉节点QB2(M)的高电压，将第三十四晶体管M34导通。将第四电压端VGL1的低电压传输至第M级上拉节点Q(M)。此时，第M级上拉节点Q(M)为低电压。
S35～S36、在如图25所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。第二感测控制信号降噪子电路116和第M级第二上拉节点降噪子电路117的工作过程可参照本实施例的S31～S33的描述，在此不再赘述。
S37、在如图25所示的一图像帧(F)显示时段中的第七阶段(P7)。第二感测控制信号降噪子电路116和第M级第二上拉节点降噪子电路117的工作过程可参照本实施例的S34的描述，在此不再赘述。
图27为移位寄存器电路10的又一种可替换的结构图。参见图27，在一些实施例中，移位寄存器电路10包括第N级第二降噪子电路118、第N级第二移位信号降噪子电路119和第N级第二上拉节点降噪子电路120中的至少一个。
第N级第二降噪子电路118与第N级第二下拉节点QB2(N)，第七电压端VGL2，以及，第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个耦接。其中，第N级第二下拉节点QB2(N)和第M级第二下拉节点QB2(M)耦接。
第N级第二降噪子电路118被配置为响应于第N级第二下拉节点QB2(N)的有效电压，将第七电压端VGL2的电压传输至第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中的至少一个，从而将第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中的至少一个置为无效电压。第N级第二降噪子电路118可以在移位寄存器电路10不输出扫描信号的阶段对第N级第一输出端GO1(N)和第N级第二输出端GO2(N)进行降噪。
示例性地，第N级第二降噪子电路118包括第三十五晶体管M35和第三十六晶体管M36。
第三十五晶体管M35包括栅极、第一极和第二极。第三十五晶体管M35的栅极与第N级第二下拉节点QB2(N)耦接，第一极与第十四晶体管M14的第二极以及第N级第一输出端GO1(N)耦接，第二极与第七电压端VGL2耦接。
第三十六晶体管M36包括栅极、第一极和第二极。第三十六晶体管M36的栅极与第N级第二下拉节点QB2(N)耦接，第一极与第十五晶体管M15的第二极以及第N级第二输出端GO2(N)耦接，第二极与第七电压端VGL2耦接。
第N级第二移位信号降噪子电路119与第N级第二下拉节点QB2(N)、第四电压端VGL1和移位信号输出端CR(N)耦接。其中，第N级第二下拉节点QB2(N)和第M级第二下拉节点QB2(M)耦接。
第N级第二移位信号降噪子电路119被配置为响应于第N级第二下拉节点QB2(N)的有效电压，将第四电压端VGL1的电压传输至移位信号输出端CR(N)，从而将移位信号输出端CR(N)置为无效电压。第N级第二移位信号降噪子电路119可以在移位寄存器电路10不输出扫描信号的阶段对移位信号输出端CR(N)进行降噪。
示例性地，第N级第二移位信号降噪子电路119包括第三十七晶体管M37。第三十七晶体管M37包括栅极、第一极和第二极。第三十七晶体管M37的栅极与第N级第二下拉节点QB2(N)耦接，第一极与第十六晶体管M16的第二极以及移位信号输出端CR(N)耦接，第二极与第四电压端VGL1耦接。
第N级第二上拉节点降噪子电路120与第N级第二下拉节点QB2(N)、第四电压端VGL1和第N级上拉节点Q(N)耦接。其中，第N级第二下拉节点QB2(N)和第M级第二下拉节点QB2(M)耦接。
第N级第二上拉节点降噪子电路120被配置为响应于第N级第二下拉节点QB2(N)的有效电压，将第四电压端VGL1的电压传输至第N级上拉节点Q(N)，从而将第N级上拉节点Q(N)置为无效电压。第N级第二上拉节点降噪子电路120可以在移位寄存器电路10不输出扫描信号的阶段对第N级上拉节点Q(N)进行降噪。
示例性地，第N级第二上拉节点降噪子电路120包括第三十八晶体管M38。第三十八晶体管M38包括栅极、第一极和第二极。第三十八晶 体管M38的栅极与第N级第二下拉节点QB2(N)耦接，第一极与第N级上拉节点Q(N)耦接，第二极与第四电压端VGL1耦接。
参见图25和图27，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级第二下拉控制子电路114、第M级第二降噪子电路115、第二感测控制信号降噪子电路116和第M级第二上拉节点降噪子电路117的工作过程参照上述实施例。S31～S37中第N级第二降噪子电路118、第N级第二移位信号降噪子电路119和第N级第二上拉节点降噪子电路120的工作过程如下。
S31～S33、在如图25所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。第N级第二降噪子电路118响应于第N级第二下拉节点QB2(N)的无效电压而关闭。
示例性地，第N级第二降噪子电路118响应于第N级第二下拉节点QB2(N)的低电压，将第三十五晶体管M35和第三十六晶体管M36截止。
第N级第二移位信号降噪子电路119响应于第N级第二下拉节点QB2(N)的无效电压而关闭。
示例性地，第N级第二移位信号降噪子电路119响应于第N级第二下拉节点QB2(N)的低电压，将第三十七晶体管M37截止。
第N级第二上拉节点降噪子电路120响应于第N级第二下拉节点QB2(N)的无效电压而关闭。
示例性地，第N级第二上拉节点降噪子电路120响应于第N级第二下拉节点QB2(N)的低电压，将第三十八晶体管M38截止。
S34、在如图25所示的一图像帧(F)显示时段中的第四阶段(P4)。
第N级第二降噪子电路118响应于第N级第二下拉节点QB2(N)的有效电压而开启，将第七电压端VGL2的电压传输至第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个。从而对第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个进行降噪。
示例性地，第N级第二降噪子电路118响应于第N级第二下拉节点 QB2(N)的高电压，将第三十五晶体管M35和第三十六晶体管M36导通。将第七电压端VGL2的低电压传输至第N级第一输出端GO1(N)和第N级第二输出端GO2(N)中至少一个。此时，第N级第一输出端GO1(N)和第N级第二输出端GO2(N)输出的信号为低电压。
第N级第二移位信号降噪子电路119响应于第N级第二下拉节点QB2(N)的有效电压而开启，将第四电压端VGL1的电压传输至将移位信号输出端CR(N)。从而对将移位信号输出端CR(N)进行降噪。
示例性地，第N级第二移位信号降噪子电路119响应于第N级第二下拉节点QB2(N)的高电压，将第三十七晶体管M37导通。将第四电压端VGL1的低电压传输至将移位信号输出端CR(N)。此时，将移位信号输出端CR(N)输出的信号为低电压。
第N级第二上拉节点降噪子电路120响应于第N级第二下拉节点QB2(N)的有效电压而开启，将第四电压端VGL1的电压传输至第N级上拉节点Q(N)。从而对第N级上拉节点Q(N)进行降噪。
示例性地，第N级第二上拉节点降噪子电路120响应于第N级第二下拉节点QB2(N)的高电压，将第三十八晶体管M38导通。将第四电压端VGL1的电压传输至第N级上拉节点Q(N)。此时，将第N级上拉节点Q(N)为低电压。
S35～S36、在如图25所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。第N级第二降噪子电路118、第N级第二移位信号降噪子电路119和第N级第二上拉节点降噪子电路120的工作过程可参照本实施例的S31～S33的描述，在此不再赘述。
S37、在如图25所示的一图像帧(F)显示时段中的第七阶段(P7)。第N级第二降噪子电路118、第N级第二移位信号降噪子电路119和第N级第二上拉节点降噪子电路120的工作过程可参照本实施例的S34的描述，在此不再赘述。
图28为移位寄存器电路10的又一种可替换的结构图。参见图28，在一些实施例中，移位寄存器电路10还包括第一控制子电路121和第二控制子电路122中至少一个。
第一控制子电路121与第一信号输入端CR(N-2)、第四电压端VGL1、第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)耦接。
第一控制子电路121被配置为响应于第一信号输入端CR(N-2)的第一输入端信号SCR(N-2)，将第四电压端VGL1的电压传输至第M级第 一下拉节点QB1(M)和第N级第一下拉节点QB1(N)，从而将第M级第一下拉节点QB1(M)以及第N级第一下拉节点QB1(N)置为无效电压。
示例性地，第一控制子电路121包括第三十九晶体管M39。第三十九晶体管M39包括栅极、第一极和第二极。第三十九晶体管M39的栅极与第一信号输入端CR(N-2)耦接，第一极与第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)耦接，第二极与第四电压端VGL1耦接。
第二控制子电路122与第一信号输入端CR(N-2)、第四电压端VGL1、第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)耦接。
第二控制子电路122被配置为响应于第一输入端信号SCR(N-2)，将第四电压端VGL1的电压传输至第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)，从而将第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)置为无效电压。
示例性地，第二控制子电路122包括第四十晶体管M40。第四十晶体管M40包括栅极、第一极和第二极。第四十晶体管M40的栅极与第一信号输入端CR(N-2)耦接，第一极与第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)耦接，第二极与第四电压端VGL1耦接。
参见图28和图25，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级第二下拉控制子电路114、第M级第二降噪子电路115、第二感测控制信号降噪子电路116、第M级第二上拉节点降噪子电路117、第N级第二降噪子电路118、第N级第二移位信号降噪子电路119和第N级第二上拉节点降噪子电路120的工作过程参照上述实施例。S31～S37中的第一控制子电路121和第二控制子电路122工作过程如下。
S31、在如图25所示的一图像帧(F)显示时段中的第一阶段(P1)。第一控制子电路121响应于第一信号输入端CR(N-2)的有效电压而开启，将第四电压端VGL1的电压传输至第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)。从而对第M级第一下拉节点QB1(M)和第N 级第一下拉节点QB1(N)降噪。
示例性地，第一控制子电路121响应于第一信号输入端CR(N-2)的高电压，将第三十九晶体管M39导通。从而将第四电压端VGL1的低电压传输至第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)。此时，第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)为低电压。
第二控制子电路122响应于第一信号输入端CR(N-2)的有效电压而开启，将第四电压端VGL1的电压传输至第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)，从而对第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)降噪。
示例性地，第二控制子电路122响应于第一信号输入端CR(N-2)的高电压，将第四十晶体管M40导通。从而将第四电压端VGL1的低电压传输至第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)。此时，第M级第二下拉节点QB2(M)以及第N级第二下拉节点QB2(N)为低电压。
S32～37、在如图25所示的一图像帧(F)显示时段中的第二阶段(P4)～第七阶段(P7)。第一控制子电路121响应于第一信号输入端CR(N-2)的无效电压而关闭。
示例性地，第一控制子电路121响应于第一信号输入端CR(N-2)的低电压，将第三十九晶体管M39截止。
第二控制子电路122响应于第一信号输入端CR(N-2)的无效电压而关闭。
示例性地，第二控制子电路122响应于第一信号输入端CR(N-2)的低电压，将第四十晶体管M40截止。
图29为移位寄存器电路10的又一种可替换的结构图。参见图29，在一些实施例中，移位寄存器电路10还包括第二复位子电路123。
第二复位子电路123与第二复位输入端TRST、第四电压端VGL1和第N级上拉节点Q(N)耦接。其中，第N级上拉节点Q(N)和第M级上拉节点Q(M)耦接。
第二复位子电路123被配置为响应于第二复位输入端TRST的第二复位信号STRST，将第四电压端VGL1的电压传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)，从而将第M级上拉节点Q(M)和第N级上拉节点Q(N)置为无效电压。
示例性地，第二复位子电路123包括第四十一晶体管M41和第四十二晶体管M42中至少一个。
第四十一晶体管M41包括栅极、第一极和第二极。第四十一晶体管M41的栅极与第二复位输入端TRST耦接，第一极与第M级上拉节点Q(M)耦接，第二极与第四电压端VGL1耦接。
第四十二晶体管M42包括栅极、第一极和第二极；第四十二晶体管M42的栅极与第二复位输入端TRST耦接，第一极与第N级上拉节点Q(N)耦接，第二极与第四电压端VGL1耦接。
图30为图14的又一种替换的一图像帧(F)时序图。参见图29～图30，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级第二下拉控制子电路114、第M级第二降噪子电路115、第二感测控制信号降噪子电路116、第M级第二上拉节点降噪子电路117、第N级第二降噪子电路118、第N级第二移位信号降噪子电路119、第N级第二上拉节点降噪子电路120、第一控制子电路121和第二控制子电路122的工作过程参照上述实施例。S31～S37中第二复位子电路123的工作过程如下。
S31～S36、在如图30所示的一图像帧(F)显示时段中的第一阶段(P1)～第六阶段(P6)。
第二复位子电路123响应于第二复位输入端TRST的第二复位信号STRST的无效电压而关闭，第二复位子电路123不输出信号。
示例性地，第二复位子电路123响应于第二复位信号STRST的低电压，将第四十一晶体管M41和第四十二晶体管M42关闭。此时，第四十一晶体管M41和第四十二晶体管M42不输出信号。
S37、在如图30所示的一图像帧(F)显示时段中的第七阶段(P7)。第二复位子电路123响应于第二复位信号STRST的有效电压而开启，将第四电压端VGL1的电压传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)。从而对第M级上拉节点Q(M)和第N级上拉节点Q(N)的电位进行复位。
示例性地，第二复位子电路123响应于第二复位信号STRST的高电压，将第四十一晶体管M41和第四十二晶体管M42中至少一个导通。将第四电压端VGL1的低电压传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)。此时，第N级上拉节点Q(N)和第M级上拉节点Q(M)的电位为低电平。
图31为移位寄存器电路10的又一种可替换的结构图。参见图31，在一些实施例中，移位寄存器电路10还包括选择子电路124和第二输入子电路125。
选择子电路124与控制信号端OE、第一信号输入端CR(N-2)、第一节点H(N)耦接。
选择子电路124被配置为响应于控制信号端OE的控制信号SOE，将第一信号输入端CR(N-2)的第一输入端信号SCR(N-2)传输至第一节点H(N)；并保持第一节点H(N)的电压。
示例性地，选择子电路124包括第四十三晶体管M43和第六电容器C6。
第四十三晶体管M43包括栅极、第一极和第二极。第四十三晶体管M43的栅极与控制信号端OE耦接，第一极与第一信号输入端CR(N-2)耦接，第二极与第一节点H(N)耦接。
第六电容器C6包括第一端和第二端。第六电容器C6的第一端与第四电压端VGL1耦接，第二端与第一节点H(N)以及第四十三晶体管M43的第二极耦接。
第二输入子电路125与第一节点H(N)、第四时钟信号端CLKFA、第N级上拉节点Q(N)和第M级上拉节点Q(M)耦接。
第二输入子电路125被配置为响应于第一节点H(N)的电压和第四时钟信号端CLKFA的第四时钟信号SCLKFA的有效电压，将第四时钟信号SCLKFA的电压传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)，从而将第N级上拉节点Q(N)和第M级上拉节点Q(M)置为有效电压。
示例性地，第二输入子电路125包括第四十五晶体管M45和第四十六晶体管M46中至少一个，以及第四十四晶体管M44。在第二输入子电路125包括第四十五晶体管M45或第四十六晶体管M46的情况下，第N级上拉节点Q(N)和第M级上拉节点Q(M)。
第四十四晶体管M44包括栅极、第一极和第二极。第四十四晶体管 M44的栅极与第一节点H(N)以及第四十三晶体管M43的第二极耦接，第一极与第四时钟信号端CLKFA耦接，第二极与第二节点N(N)耦接。
第四十五晶体管M45包括栅极、第一极和第二极。第四十五晶体管M45的栅极与第四时钟信号端CLKFA耦接，第一极与第四十四晶体管M44的第二极和第二节点N(N)耦接，第二极与第N级上拉节点Q(N)耦接。
第四十六晶体管M46包括栅极、第一极和第二极。第四十六晶体管M46的栅极与第四时钟信号端CLKFA耦接，第一极与第二节点N(N)耦接，第二极与第M级上拉节点Q(M)耦接。
图32为图14的又一种替换的一图像帧(F)时序图。参见图31～图32，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级第二下拉控制子电路114、第M级第二降噪子电路115、第二感测控制信号降噪子电路116、第M级第二上拉节点降噪子电路117、第N级第二降噪子电路118、第N级第二移位信号降噪子电路119、第N级第二上拉节点降噪子电路120、第一控制子电路121、第二控制子电路122和第二复位子电路123的工作过程参照上述实施例。S31～S37中选择子电路124和第二输入子电路125的工作过程如下。
S31～S34、在如图32所示的一图像帧(F)显示时段中的第一阶段(P1)～第四阶段(P4)。选择子电路124响应于控制信号端OE的控制信号SOE的有效电压而开启，将第一信号输入端CR(N-2)的第一输入端信号SCR(N-2)传输至第一节点H(N)，并保持第一节点H(N)的电压。
示例性地，选择子电路124响应于控制信号端OE的控制信号SOE的高电压，将第四十三晶体管M43导通。从而将第一输入端信号SCR(N-2)的高电压传输至第一节点H(N)。此时，第一节点H(N)为高电压。第六电容器C6存储来自第一输入端信号SCR(N-2)的高电压。
需要说明的是，第六电容器C6可以存储来自第一输入端信号SCR(N-2)的信号并保持至一图像帧的显示时段结束，以用于在消隐阶段 使用。
第二输入子电路125响应于第四时钟信号端CLKFA的第四时钟信号SCLKFA的无效电压而关闭。
示例性地，第二输入子电路125响应于第一节点H(N)的高电压，将第四十四晶体管M44导通。从而将第四时钟信号SCLKFA传输至第二节点N(N)。另外，第二输入子电路125响应于第四时钟信号端CLKFA的第四时钟信号SCLKFA的低电压，将第四十五晶体管M45和第四十六晶体管M46截止。因此，在第四时钟信号SCLKFA不会传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)。
S35、在如图32所示的一图像帧(F)显示时段中的第五阶段(P1)开始的时候。第二输入子电路125响应于第一节点H(N)的有效电压以及第四时钟信号端CLKFA的第四时钟信号SCLKFA的有效电压而开启。将第四时钟信号SCLKFA的电压传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)。
示例性地，第二输入子电路125响应于第一节点H(N)的高电压以及第四时钟信号SCLKFA的高电压，将第四十四晶体管M44、第四十五晶体管M45和第四十六晶体管M46导通。从而将第四时钟信号SCLKFA的高电压传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)。此时，第N级上拉节点Q(N)和第M级上拉节点Q(M)为高电压。并对第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5充电。此时，第N级第一输出端GO1(N)输出的信号被第N级第一时钟信号SCLKE(N)拉高，第N级第二输出端GO2(N)输出的信号被第N级第二时钟信号SCLKF(N)拉高，第M级第一输出端GO1(M)输出第M级第一时钟信号SCLKE(M)的低电压，第M级第二输出端GO2(M)输出第M级第二时钟信号SCLKF(M)的低电压，移位信号输出端CR(N)输出第N级第三时钟信号SCLKD(N)的低电压，感测控制信号输出端COR2(M)输出的信号被第M级第三时钟信号SCLKD(M)拉高。
之后，第四时钟信号SCLKFA的信号不会传输至第N级上拉节点Q(N)和第M级上拉节点Q(M)，此时，第N级上拉节点Q(N)和第M级上拉节点Q(M)的电位处于浮接(Flo_ating)状态，第N级上拉节点Q(N)和第M级上拉节点Q(M)的电位保持上一阶段的高电压。并且，由于第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5的自举作用，第N级上拉节点Q(N)和第M级上拉节点Q(M)的电位被上拉 至更高电位。在此情况下，第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105均开启，输出相应的信号。
再之后，由于第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5的自举作用，第N级上拉节点Q(N)和第M级上拉节点Q(M)的电位有所降低但仍然保持高电压，第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105继续开启，输出相应的信号。
S36～S37、在如图32所示的一图像帧(F)显示时段中的第六阶段(P6)～第七阶段(P7)。第二输入子电路125的工作过程可参照本实施例的S31～S34的描述，在此不再赘述。
需要说明的是，在上述的第一阶段至第四阶段中，第四时钟信号SCLKFA一直保持低电平，第四十五晶体管M45和第四十六晶体管M46处于截止状态，从而隔离第一节点H(N)和第N级上拉节点Q(N)和第M级上拉节点Q(M)，以避免第一节点H(N)的电压影响显示时段的输出信号。
图33为移位寄存器电路10的又一种可替换的结构图。参见图33，在一些实施例中，移位寄存器电路10还包括第一电位提升子电路126。
第一电位提升子电路126与第九电压端VDM、第一节点H(N)和选择子电路124耦接。
第一电位提升子电路126被配置为响应于第一节点H(N)的电压，将第九电压端VDM的电压传输至选择子电路124。第一电位提升子电路126可以降低第一电位提升子电路126中的晶体管的漏电流。
需要说明的是，第九电压端VDM被配置为传输固定电平信号，例如，直流高电平信号。
本实施例的两个移位寄存器电路10_a和10_b共用一个第一电位提升子电路126，减少排线，降低成本。
示例性地，第一电位提升子电路126包括第四十七晶体管M47。第四十七晶体管M47包括栅极、第一极和第二极；第四十七晶体管M47中，栅极与第一节点H(N)耦接，第一极与第九电压端VDM耦接，第二极与第四十三晶体管M43耦接。
图34为图14的又一种替换的一图像帧(F)时序图。参见图33～图34，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入 子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级第二下拉控制子电路114、第M级第二降噪子电路115、第二感测控制信号降噪子电路116、第M级第二上拉节点降噪子电路117、第N级第二降噪子电路118、第N级第二移位信号降噪子电路119、第N级第二上拉节点降噪子电路120、第一控制子电路121、第二控制子电路122和第二复位子电路123、选择子电路124和第二输入子电路125的工作过程参照上述实施例。S31～S37中第一电位提升子电路126的工作过程如下。
S31～S6、在如图34所示的一图像帧(F)显示时段中的第一阶段(P1)～第六阶段(P6)。第一电位提升子电路126响应于第一节点H(N)的有效电压而开启，将第九电压端VDM的电压传输至选择子电路124。
示例性地，第一电位提升子电路126响应于第一节点H(N)的高电压，将第四十七晶体管M47导通。从而将第九电压端VDM的电压传输至选择子电路124。
S37、在如图34所示的一图像帧(F)显示时段中的第七阶段(P7)。第一电位提升子电路126响应于第一节点H(N)的无效电压而关闭。因此不能向选择子电路124输出信号。
示例性地，第一电位提升子电路126响应于第一节点H(N)的低电压，将第四十七晶体管M47截止。
图35为移位寄存器电路10的又一种可替换的结构图。参见图35，在一些实施例中，移位寄存器电路10还包括第二电位提升子电路127。
第二电位提升子电路127与第十电压端VDN、第M级上拉节点Q(M)，以及，第一输入子电路101，第二输入子电路125、第一复位子电路106和第二复位子电路123中的至少一个耦接。
在移位寄存器电路还包括第二输入子电路125、第一复位子电路106和第二复位子电路123的情况下，第二电位提升子电路127被配置为响应于第M级上拉节点Q(M)的有效电压，将第十电压端VDN的电压传输至第一输入子电路101、第二输入子电路125、第一复位子电路106、第二复位子电路123、第N级第一上拉节点降噪子电路113、第N级第二 上拉节点降噪子电路120、第M级第二上拉节点降噪子电路117和第M级第一上拉节点降噪子电路110中的至少一个。第二电位提升子电路127可以降低与耦接的第一输入子电路101、第二输入子电路125、第一复位子电路106、第二复位子电路123、第N级第一上拉节点降噪子电路113、第N级第二上拉节点降噪子电路120、第M级第二上拉节点降噪子电路117和第M级第一上拉节点降噪子电路110中的晶体管的漏电流。
需要说明的是，第十电压端VDN和第九电压端VDM可以是同一电压端。
需要说明的是，第十电压端VDN被配置为传输固定电平信号，例如，直流高电平信号。
示例性地，第二电位提升子电路127包括第四十八晶体管M48和第四十九晶体管M49中的至少一个。
第四十八晶体管M48包括栅极、第一极和第二极。第四十八晶体管M48的栅极与第N级上拉节点Q(N)耦接，第一极与第十电压端VDN耦接，第二极与第四十二晶体管M42、第十八晶体管M18和第四十五晶体管M45耦接。
第四十九晶体管M49包括栅极、第一极和第二极。第四十九晶体管M49的栅极与第M级上拉节点Q(M)耦接，第一极与第十电压端VDN耦接，第二极与第四十六晶体管M46、第十七晶体管M17和第十一晶体管M11耦接。
图34为图14的又一种替换的一图像帧(F)时序图。参见图35～图34，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级第二下拉控制子电路114、第M级第二降噪子电路115、第二感测控制信号降噪子电路116、第M级第二上拉节点降噪子电路117、第N级第二降噪子电路118、第N级第二移位信号降噪子电路119、第N级第二上拉节点降噪子电路120、第一控制子电路121、第二控制子电路122和第二复位子电路123、选择子电路124、第二输入子电路125和第一电位提升子电路126的工作过程 参照上述实施例。S31～S37中第二电位提升子电路127的工作过程如下。
S31～S33、在如图34所示的一图像帧(F)显示时段中的第一阶段(P1)～第三阶段(P3)。第二电位提升子电路127响应于第M级上拉节点Q(M)的有效电压，将第十电压端VDN的电压传输至第一输入子电路101、第二输入子电路125、第一复位子电路106、第二复位子电路123、第N级第一上拉节点降噪子电路113、第N级第二上拉节点降噪子电路120、第M级第二上拉节点降噪子电路117和第M级第一上拉节点降噪子电路110中的至少一个。
示例性地，第二电位提升子电路127响应于第M级上拉节点Q(M)的高电压，将第四十八晶体管M48和第四十九晶体管M49中的至少一个导通。从而将第十电压端VDN的电压传输至第一输入子电路101、第二输入子电路125、第一复位子电路106、第二复位子电路123、第N级第一上拉节点降噪子电路113、第N级第二上拉节点降噪子电路120、第M级第二上拉节点降噪子电路117和第M级第一上拉节点降噪子电路110中的至少一个。
S34、在如图34所示的一图像帧(F)显示时段中的第四阶段(P4)。第二电位提升子电路127响应于第M级上拉节点Q(M)的无效电压而关闭。
示例性地，第二电位提升子电路127响应于第M级上拉节点Q(M)的低电压，将第四十八晶体管M48和第四十九晶体管M49截止。
S35～S36、在如图34所示的一图像帧(F)显示时段中的第五阶段(P5)～第六阶段(P6)。关于第二电位提升子电路127的工作过程可参考本实施例中S31～S33的描述，在此不再赘述。
S37、在如图34所示的一图像帧(F)显示时段中的第七阶段(P7)。关于第二电位提升子电路127的工作过程可参考本实施例中S34描述，在此不再赘述。
图36为移位寄存器电路10的又一种可替换的结构图。参见图36，在一些实施例中，移位寄存器电路10还包括第三控制子电路128和第四控制子电路129。
第三控制子电路128与第四时钟信号端CLKFA，第一节点H(N)，第四电压端VGL1，以及第M级第一下拉节点QB1(M)和第N级第二下拉节点QB2(N)中至少一个耦接。
第三控制子电路128被配置为响应于第一节点H(N)的电压和施加在 第四时钟信号端CLKFA的第四时钟信号SCLKFA，将第四电压端VGL1的电压传输至第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)中至少一个，从而将第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)中至少一个为无效电压。
示例性地，第三控制子电路128包括第五十晶体管M50和第五十一晶体管M51。
第五十晶体管M50包括栅极、第一极和第二极。第五十晶体管M50的栅极与第一节点H(N)耦接，第一极与第四电压端VGL1耦接。
第五十一晶体管M51包括栅极、第一极和第二极。第五十一晶体管M51的栅极与第四时钟信号端CLKFA耦接，第一极与第五十晶体管M50的第二极耦接，第二极与第M级第一下拉节点QB1(M)耦接。
第四控制子电路129与第四时钟信号端CLKFA，第一节点H(N)，第四电压端VGL1，以及第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)中至少一个耦接。
第四控制子电路129被配置为响应于第一节点H(N)的电压和第四时钟信号端CLKFA的第四时钟信号SCLKFA，将第四电压端VGL1的电压传输至第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)中至少一个，从而将第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)中至少一个为无效电压。
示例性地，第四控制子电路129包括第五十二晶体管M52和第五十三晶体管M53。
第五十二晶体管M52包括栅极、第一极和第二极。第五十二晶体管M52的栅极与第一节点H(N)耦接，第一极与第四电压端VGL1耦接。
第五十三晶体管M53包括栅极、第一极和第二极。第五十三晶体管M53的栅极与第四时钟信号端CLKFA耦接，第一极与第五十二晶体管M52的第二极耦接，第二极与第N级第二下拉节点QB2(N)耦接。
参见图34和图36，本实施例的移位寄存器电路10的驱动方法，其中，S31～S37中第一输入子电路101、第M级输出子电路102、感测控制信号输出子电路103、第N级输出子电路104、移位信号输出子电路105、第一复位子电路106、第M级第一下拉控制子电路107、第M级第一降噪子电路108、第一感测控制信号降噪子电路109、第M级第一上拉节点降噪子电路110、第N级第一降噪子电路111、第N级第一移位信号降噪子电路112、第N级第一上拉节点降噪子电路113、第M级 第二下拉控制子电路114、第M级第二降噪子电路115、第二感测控制信号降噪子电路116、第M级第二上拉节点降噪子电路117、第N级第二降噪子电路118、第N级第二移位信号降噪子电路119、第N级第二上拉节点降噪子电路120、第一控制子电路121、第二控制子电路122和第二复位子电路123、选择子电路124、第二输入子电路125、第一电位提升子电路126和二电位提升子电路127的工作过程参照上述实施例。S31～S37中第三控制子电路128和第四控制子电路129的工作过程如下。
S31～S34、在如图34所示的一图像帧(F)显示时段中的第一阶段(P1)～第四阶段(P4)。第三控制子电路128响应于第一节点H(N)的电压和第四时钟信号SCLKFA的无效电压而关闭。
示例性地，第三控制子电路128响应于第一节点H(N)的高电压和第四时钟信号SCLKFA的低电压，将第五十晶体管M50和第五十一晶体管M51截止。
第四控制子电路129响应于第一节点H(N)的电压和第四时钟信号SCLKFA的无效电压而关闭。
示例性地，第四控制子电路129响应于第一节点H(N)的高电压和第四时钟信号SCLKFA的低电压，将第五十二晶体管M52和第五十三晶体管M53截止。
S35、在如图34所示的一图像帧(F)显示时段中的第五阶段(P5)。第三控制子电路128响应于第一节点H(N)的有效电压和施加在第四时钟信号端CLKFA的第四时钟信号SCLKFA的有效电压而开启。将第四电压端VGL1的电压传输至第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)中至少一个。从而对第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)中至少一个降噪。
示例性地，第三控制子电路128响应于第一节点H(N)的高电压和第四时钟信号SCLKFA的高电压，将第五十晶体管M50和第五十一晶体管M51导通。从而将第四电压端VGL1的电压传输至第M级第一下拉节点QB1(M)和第N级第一下拉节点QB1(N)中至少一个。
第四控制子电路129响应于第一节点H(N)的有效电压和施加在第四时钟信号端CLKFA的第四时钟信号SCLKFA的有效电压而开启。将第四电压端VGL1的电压传输至第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)中至少一个。从而对第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)中至少一个降噪。
示例性地，第四控制子电路129响应于第一节点H(N)的高电压和第四时钟信号SCLKFA的高电压，将第五十二晶体管M52和第五十三晶体管M53导通。从而将第四电压端VGL1的电压传输至第M级第二下拉节点QB2(M)和第N级第二下拉节点QB2(N)中至少一个。
S35～S37、在如图34所示的一图像帧(F)显示时段中的第五阶段(P7)～第七阶段(P7)。关于第三控制子电路128和第四控制子电路129的工作过程可参考本实施例中S31～S34的描述，在此不再赘述。
图37为移位寄存器电路10的又一种可替换的结构图。参见图37。在一些实施例中，在移位寄存器电路10包括第二输入子电路125的情况下，第二输入子电路125中的第四十五晶体管M45替换为串联的晶体管M45_a和晶体管M45_b。第四十六晶体管M46替换为串联的晶体管M46_a和晶体管M46_b。其中，晶体管M45_a的栅极以及晶体管M45_b的栅极与第四时钟信号端CLKFA耦接，晶体管M45_a的第一极与(N)第二节点N(N)以及第四十四晶体管M44的第二极耦接。晶体管M45_a的第二极与晶体管M45_b的第一极以及第三节点OFF(N)耦接，晶体管M45_b的第二极与第N级上拉节点Q(N)耦接。晶体管M46_a的栅极以及晶体管M46_b的栅极与第四时钟信号端CLKFA耦接，晶体管M46_a的第一极与第二节点N(N)耦接。晶体管M46_a的第二极与晶体管M46_b的第一极以及第四节点OFF(M)耦接，晶体管M46_b的第二极与第M级上拉节点Q(M)耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十八晶体管M48响应于第N级上拉节点Q(N)的有效电压，将第十电压端VDN的电压传输至第三节点OFF(N)时，晶体管M45_b的第一极和第二极的电位相同，从而可以降低晶体管M45_b的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括第M级第一上拉节点降噪子电路110的情况下，第M级第一上拉节点降噪子电路110还与第四节点OFF(M)耦接。
示例性地，第M级第一上拉节点降噪子电路110中的第二十一晶体管M21替换为串联的晶体管M21_a和晶体管M21_b。其中，晶体管M21_a的栅极以及晶体管M21_b的栅极与第M级第一下拉节点QB1(M)耦接，晶体管M21_a的第一极与第M级上拉节点Q(M)耦接，晶体管M21_a的第二极与晶体管M21_b的第一极以及第四节点OFF(M)耦接，晶体管M21_b的第二极与第四电压端VGL1耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十九晶体管M49响应于第M级上拉节点Q(M)的有效电压，将第十电压端VDN的电压传输至第四节点OFF(M)时，晶体管M21_a的第一极和第二极的电位相同，从而可以降低晶体管M21_a的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括第N级第一上拉节点降噪子电路113的情况下，第N级第一上拉节点降噪子电路113还与第三节点OFF(N)耦接。
示例性地，第N级第一上拉节点降噪子电路113中的第二十六晶体管M26替换为串联的晶体管M26_a和晶体管M26_b。其中，晶体管M26_a的栅极以及晶体管M26_b的栅极与第N级第一下拉节点QB1(N)耦接，晶体管M26_a的第一极与第N级上拉节点Q(N)耦接，晶体管M26_a的第二极与晶体管M26_b的第一极以及第三节点OFF(N)耦接，晶体管M26_b的第二极与第四电压端VGL1耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十八晶体管M48响应于第N级上拉节点Q(N)的有效电压，将第十电压端VDN的电压传输至第三节点OFF(N)时，晶体管M26_a的第一极和第二极的电位相同，从而可以降低晶体管M26_a的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括第M级第二上拉节点降噪子电路117的情况下，第M级第二上拉节点降噪子电路117还与第四节点OFF(M)耦接。
示例性地，第M级第二上拉节点降噪子电路117中的第三十四晶体管M34替换为串联的晶体管M34_a和晶体管M34_b。其中，晶体管M34_a的栅极以及晶体管M34_b的栅极与第M级第二下拉节点QB2(M)耦接，晶体管M34_a的第一极与第M级上拉节点Q(M)耦接，晶体管M34_a的第二极与晶体管M34_b的第一极以及第四节点OFF(M)耦接，晶体管M34_b的第二极与第四电压端VGL1耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十九晶体管M49响应于第M级上拉节点Q(M)的有效电压，将第十电压端VDN的电压传输至第四节点OFF(M)时，晶体管M34_a的第一极和第二极的电位相同，从而可以降低晶体管M34_a的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括第N级第二上拉节点降噪子电路120的情况下，第N级第二上拉节点降噪子电路120还与第三节点OFF(N)耦接。
示例性地，第N级第二上拉节点降噪子电路120中的第三十八晶体管M38替换为串联的晶体管M38_a和晶体管M38_b。其中，晶体管M38_a的栅极以及晶体管M38_b的栅极与第N级第二下拉节点QB2(N)耦接，晶体管M38_a的第一极与第N级上拉节点Q(N)耦接，晶体管M38_a的第二极与晶体管M38_b的第一极以及第三节点OFF(N)耦接，晶体管M38_b的第二极与第四电压端VGL1耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十八晶体管M48响应于第N级上拉节点Q(N)的有效电压，将第十电压端VDN的电压传输至第三节点OFF(N)时，晶体管M38_a的第一极和第二极的电位相同，从而可以降低晶体管M38_a的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括第一复位子电路106的情况下，第一复位子电路106还与第三节点OFF(N)和第四节点OFF(M)耦接。
示例性地，第一复位子电路106中的第十七晶体管M17替换为串联的晶体管M17_a和晶体管M17_b，第十八晶体管M18替换为串联的晶体管M18_a和晶体管M18_b。其中，晶体管M17_a的栅极以及晶体管M17_b的栅极与第一复位输入端CR(N+4)耦接，晶体管M17_a的第一极与第M级上拉节点Q(M)耦接，晶体管M17_a的第二极与晶体管M17_b的第一极以及第四节点OFF(M)耦接，晶体管M17_b的第二极与第四电压端VGL1耦接。晶体管M18_a的栅极以及晶体管M18_b的栅极与第一复位输入端CR(N+4)耦接，晶体管M18_a的第一极与第N级上拉节点Q(N)耦接，晶体管M18_a的第二极与晶体管M18_b的第一极以及第三节点OFF(N)耦接，晶体管M18_b的第二极与第四电压端VGL1耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十九晶体管M49响应于第M级上拉节点Q(M)的有效电压，将第十电压端VDN的电压传输至第四节点OFF(M)时，晶体管M17_a的第一极和第二极的电位相同，从而可以降低晶体管M17_a的漏电流。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十八晶体管M48响应于第N级上拉节点Q(N)的有效电压，将第十电压端VDN的电压传输至第三节点OFF(N)时，晶体管M18_a的第一极和第二极的电位相同，从而可以降低晶体管M18_a的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括第二复位子电路123的情况下，第二复位子电路123还与第三节点OFF(N) 和第四节点OFF(M)耦接。
示例性地，第二复位子电路123中的第十一晶体管M11替换为串联的晶体管M41_a和晶体管M41_b，第四十二晶体管M42替换为串联的晶体管M42_a和晶体管M42_b。其中，晶体管M41_a的栅极以及晶体管M41_b的栅极与第二复位信号STRST耦接，晶体管M41_a的第一极与第M级上拉节点Q(M)耦接，晶体管M41_a的第二极与晶体管M41_b的第一极以及第四节点OFF(M)耦接，晶体管M41_b的第二极与第四电压端VGL1耦接。晶体管M42_a的栅极以及晶体管M42_b的栅极与第二复位信号STRST耦接，晶体管M42_a的第一极与第N级上拉节点Q(N)耦接，晶体管M42_a的第二极与晶体管M42_b的第一极以及第三节点OFF(N)耦接，晶体管M42_b的第二极与第四电压端VGL1耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十九晶体管M49响应于第M级上拉节点Q(M)的有效电压，将第十电压端VDN的电压传输至第四节点OFF(M)时，晶体管M41_a的第一极和第二极的电位相同，从而可以降低晶体管M41_a的漏电流。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十八晶体管M48响应于第N级上拉节点Q(N)的有效电压，将第十电压端VDN的电压传输至第三节点OFF(N)时，晶体管M42_a的第一极和第二极的电位相同，从而可以降低晶体管M42_a的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括第一输入子电路101的情况下，第一输入子电路101还与第三节点OFF(N)和第四节点OFF(M)耦接。
示例性地，第一输入子电路101中的第十一晶体管M11替换为串联的晶体管M11_a和晶体管M11_b，第十晶体管M10替换为串联的晶体管M10_a和晶体管M10_b。其中，晶体管M11_a的栅极、晶体管M11_b的栅极以及晶体管M11_a的第一极与第一信号输入端CR(N-2)耦接，晶体管M11_a的第二极与晶体管M11_b的第一极以及第三节点OFF(N)耦接，晶体管M11_b的第二极与第N级上拉节点Q(N)耦接。晶体管M10_a的栅极、晶体管M10_b的栅极以及晶体管M10_a的第一极与第一信号输入端CR(N-2)耦接，晶体管M10_a的第二极与晶体管M10_b的第一极以及第四节点OFF(M)耦接，晶体管M10_b的第二极与第M级上拉节点Q(M)耦接。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第 四十八晶体管M48响应于第N级上拉节点Q(N)的有效电压，将第十电压端VDN的电压传输至第三节点OFF(N)时，晶体管M11_b的第一极和第二极的电位相同，从而可以降低晶体管M11_b的漏电流。
在移位寄存器电路10包括第二电位提升子电路127的情况下，当第四十九晶体管M49响应于第M级上拉节点Q(M)的有效电压，将第十电压端VDN的电压传输至第四节点OFF(M)时，晶体管M10_b的第一极和第二极的电位相同，从而可以降低晶体管M10_b的漏电流。
继续参见图37，在一些实施例中，在移位寄存器电路10包括选择子电路124和第一电位提升子电路126的情况下，选择子电路124还与第一电位提升子电路126的第四十七晶体管M47的第二极耦接。
示例性地，第四十三晶体管M43可替换为晶体管MM43_a和晶体管MM43_b。其中，晶体管M43_a的栅极以及晶体管M43_b的栅极与控制信号端OE耦接，晶体管M43_a的第一极与第一信号输入端CR(N-2)耦接，晶体管M43_a的第二极与晶体管M43_b的第一极以及第四十七晶体管M47的第二极耦接，晶体管M43_b的第二极与第一节点H(N)耦接。
在移位寄存器电路10包括第一电位提升子电路126的情况下，当第四十七晶体管M47响应于第一节点H(N)的有效电压，将第九电压端VDM的电压传输至晶体管M43_a的第二极以及晶体管M43_b的第一极时，晶体管M43_b的第一极和第二极的电位相同，从而可以降低晶体管M43_b的漏电流。
参见图34和图37，第二电位提升子电路127响应于第M级上拉节点Q(M)和第N级上拉节点Q(N)的有效电压，将第十电压端VDN的电压传输至第三节点OFF(N)和第四节点OFF(M)。
示例性地，第二电位提升子电路127响应于第M级上拉节点Q(M)和第N级上拉节点Q(N)的高电压，将第四十八晶体管M48导通。从而将第十电压端VDN的电压传输至第三节点OFF(N)和第四节点OFF(M)。此时，第三节点OFF(N)和第四节点OFF(M)的电位为高电压。
示例性地，第二输入子电路125中的晶体管M45_b的第一极和第二极的电位均为高电平，降低了晶体管M45_b的漏电流。以及晶体管M46_b的第一极和第二极的电位均为高电平，降低了晶体管M46_b的漏电流。另外，在第五阶段(P5)，在晶体管M45_a的第一极的电压为来自第四时钟信号SCLKFA的高电压时，晶体管M45_a的第一极和第二极的电位相同，从而降低了第二输入子电路125中的晶体管的漏电流，提高第M 级上拉节点Q(M)和第N级上拉节点Q(N)的电位的稳定性。
同理，示例性地，第M级第一上拉节点降噪子电路110中的晶体管M21_a、第N级第一上拉节点降噪子电路113中的晶体管M26_a、第M级第二上拉节点降噪子电路117中的晶体管M34_a、移位寄存器电路10包括第N级第二上拉节点降噪子电路120中的晶体管M38_a、第一复位子电路106中的晶体管M17_a和晶体管M18_a、第二复位子电路123中的晶体管M41_a和晶体管M42_a和第一输入子电路101中的晶体管M11_b和晶体管M10_b各自的第一极和第二极均为高电位，从而降低了第M级第一上拉节点降噪子电路110、第N级第一上拉节点降噪子电路113、M级第二上拉节点降噪子电路117、移位寄存器电路10包括第N级第二上拉节点降噪子电路120、第一复位子电路106、第二复位子电路123和第一输入子电路101中的晶体管的漏电流，提高了第M级上拉节点Q(M)和第N级上拉节点Q(N)的电位的稳定性。
第一电位提升子电路126响应于第一节点H(N)的电压，将第九电压端VDM的电压传输至选择子电路124。
示例性地，在第一节点H(N)为高电压时，第四十五晶体管M45导通，将第九电压端VDM的高电压传输至晶体管M43_a的第二极和晶体管M43_b的第一极。由于晶体管M43_b的第二极的电位为第一节点H(N)的高电压，因此，晶体管M43_b的第一极和第二极的电位相等，从而降低了晶体管M43_b的漏电流，提高了第一节点H的电位的稳定性。另外，在第一阶段(P1)，当第四时钟信号SCLKFA为高电位时，晶体管M43_a的第一极的电位为第四时钟信号SCLKFA的高电压，晶体管M43_a的第二极的电压为第九电压端VDM的高电压，晶体管M43_a的第一极和第二极的电位相等，从而降低了晶体管M43_a的漏电流，提高了第一节点H的电位的稳定性。
需要说明的是，本公开的实施例提供的移位寄存器电路10中所采用的晶体管可以为薄膜晶体管(Thin Film Transistor，TFT)、场效应晶体管(Field Effect Transistor，FET)或其他特性相同的开关器件，本公开的实施例对此并不设限。
在一些实施例中，移位寄存器电路10所采用的各晶体管的第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第 一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
在本公开的实施例提供的电路中，第M级第一下拉节点QB1(M)，第N级第一下拉节点QB1(N)，第M级上拉节点Q(M)，第N级上拉节点Q(N)，第M级第二下拉节点QB2(M)，第N级第二下拉节点QB2(N)，第一节点H(N)，第二节点N(N)，第三节点OFF(N)，第四节点OFF(M)并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
在本公开的实施例提供的移位寄存器电路10中，各个子电路的具体实现方式不局限于上面描述的方式，其可以为任意使用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不适用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
图38为移位寄存器单元的级联图。参见图38，上述实施例提供一种移位寄存器电路中，每个移位寄存器电路10包括两个移位寄存器单元RS，例如，RS(1)和RS(2)。又如，RS(M)和RS(N)；其中，M为N+1，或者M为N-1，或者M与N不相邻。为了方便下文描述，本实施例以M为N+1为例来说明。
上述栅极驱动电路包括z级级联的移位寄存器单元(RS(1)、RS(2)、RS(3)、RS(4)……RS(M)、RS(N)……RS(z-1)、RS(z))。其中，z为上述W的整数倍，例如2倍，3倍，4倍。
示例性地，第1级移位寄存器单元RS(1)的第一信号输入端CR(N-2)与起始信号线STU耦接。起始信号线STU被配置为传输起始信号，该栅极驱动电路的第1级移位寄存器单元RS(1)在接收到上述起始信号后开始工作。所有移位寄存器单元RS的第二复位输入端TRST均与复位信号线TRSTL耦接。
参见图38，在一些实施例中，各移位寄存器单元依次级联。除了第1级移位寄存器单元RS(1)以外，每一级移位寄存器单元的第一信号输入端CR(N-2)与其下两级移位寄存器电路的移位信号输出端CR(N)耦接。例如，第x级移位寄存器单元RS(x)的移位信号输出端CR(x)与第x-2级 移位寄存器单元RS(x-2)的移位信号输出端CR(x-2)。除了最后一级移位寄存器单元RS(z)以外，每一级移位寄存器单元的第二复位输入端TRST与其下一级移位寄存器电路的移位信号输出端CR(N)耦接。在此情况下，最后一级移位寄存器电路10的第二复位输入端TRST可以与上述的起始信号端STU耦接。这样一来，当起始信号线STU向第1级移位寄存器单元RS(1)的第一信号输入端CR(N-2)(即CR(-1))传输起始信号时，最后一级移位寄存器单元RS(z)的第二复位输入端TRST接收该起始信号，对最后一级移位寄存器单元RS(z)进行复位。
需要说明的是，任意相邻的六个级联的移位寄存器单元RS耦接不同的第一时钟信号线CLKE1～CLKE6、第二时钟信号线CLKF1～CLKF6和第三时钟信号线CLKD1～CLKD6。其中，第x级移位寄存器单元RS(x)的第一时钟信号CLKE耦接第一时钟信号线CLKE(x-6y)，第二时钟信号CLKF耦接第二时钟信号线CLKF(x-6y)，第三时钟信号CLKD耦接第三时钟信号线CLKD(x-6y)，其中y为整数。例如，第1级移位寄存器单元RS(1)的第一时钟信号CLKE耦接第一时钟信号线CLKE1，第二时钟信号CLKF耦接第二时钟信号线CLKF1，第三时钟信号CLKD耦接第三时钟信号线CLKD1。第2级移位寄存器单元RS(2)的第一时钟信号CLKE耦接第一时钟信号线CLKE2，第二时钟信号CLKF耦接第二时钟信号线CLKF2，第三时钟信号CLKD耦接第三时钟信号线CLKD2。第3级移位寄存器单元RS(3)的第一时钟信号CLKE耦接第一时钟信号线CLKE3，第二时钟信号CLKF耦接第二时钟信号线CLKF3，第三时钟信号CLKD耦接第三时钟信号线CLKD3。第4级移位寄存器单元RS(4)的第一时钟信号CLKE耦接第一时钟信号线CLKE4，第二时钟信号CLKF耦接第二时钟信号线CLKF4，第三时钟信号CLKD耦接第三时钟信号线CLKD4。第5级移位寄存器单元RS(1)的第一时钟信号CLKE耦接第一时钟信号线CLKE5，第二时钟信号CLKF耦接第二时钟信号线CLKF5，第三时钟信号CLKD耦接第三时钟信号线CLKD5。第6级移位寄存器单元RS(6)的第一时钟信号CLKE耦接第一时钟信号线CLKE6，第二时钟信号CLKF耦接第二时钟信号线CLKF6，第三时钟信号CLKD耦接第三时钟信号线CLKD6。第7级移位寄存器单元RS(7)的第一时钟信号CLKE耦接第一时钟信号线CLKE1，第二时钟信号CLKF耦接第二时钟信号线CLKF1，第三时钟信号CLKD耦接第三时钟信号线CLKD1。第8级移位寄存器单元RS(8)的第一时钟信号CLKE耦接第一时钟信号线CLKE2， 第二时钟信号CLKF耦接第二时钟信号线CLKF2，第三时钟信号CLKD耦接第三时钟信号线CLKD2。其中，第一时钟信号线CLKE1～CLKE6中，第一个至第六个第一时钟信号线传输的信号具有一定的相位差。
第二时钟信号线CLKF1～CLKF6中，第一个至第六个第二时钟信号线传输的信号具有一定的相位差。第三时钟信号线CLKD1～CLKD6中，第一个至第六个第三时钟信号线传输的信号具有一定的相位差。
每个移位寄存器单元RS的第四时钟信号端CLKA均耦接相同的第四时钟信号线CLKA。
在一些实施例中，在栅极驱动电路包括多个移位寄存器单元RS的情况下，第x级移位寄存器单元RS(x)的第一信号输入端CR(x-2)与第x-2级移位寄存器单元RS(x-2)的移位信号输出端CR耦接。第x级移位寄存器单元RS(x)的第一复位输入端CR(x+4)与第x+4级移位寄存器单元RS(x+4)的移位信号输出端CR耦接。其中，3≤x≤z，且x为正整数。
例如，第3级移位寄存器单元RS(3)的第一信号输入端CR(3-2)与第1级移位寄存器单元RS(1)的移位信号输出端CR耦接，第5级移位寄存器单元RS(5)的第一信号输入端CR(5-2)与第3级移位寄存器单元RS(3)的移位信号输出端CR耦接。第1级移位寄存器单元RS(1)的第一复位输入端CR(1+4)与第5级移位寄存器单元RS(5)的移位信号输出端CR耦接。在此情况下，第1级移位寄存器单元RS(1)的第一信号输入端CR(1-2)和第2级移位寄存器单元RS(2)的第一信号输入端CR(2-2)均与起始信号线STU耦接，此时，起始信号线STU传输的起始信号用于控制第1级移位寄存器单元RS(1)和第2级移位寄存器单元RS(2)工作。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (20)
- 一种像素电路，包括：发光器件和感测端；驱动子电路，包括第一端和与所述发光器件耦接的第二端，被配置为响应于第一扫描信号，写入数据信号；并根据所述数据信号，控制流经所述驱动子电路的第一端和第二端的电信号；感测子电路，被配置为响应于第二扫描信号，导通所述驱动子电路的第二端和所述感测端；发光控制子电路，被配置为响应于发光控制信号，导通第一电压端与所述驱动子电路的第一端；以及感测控制子电路，被配置为响应于感测控制端提供的感测控制信号，导通第二电压端与所述驱动子电路的第一端。
- 根据权利要求1所述的像素电路，其中，所述第一电压端与所述第二电压端耦接。
- 根据权利要求1～2中任一项所述的像素电路，其中，所述感测控制子电路包括：第一晶体管，包括栅极、第一极和第二极；所述第一晶体管中，所述栅极与所述感测控制端耦接，所述第一极与所述第二电压端耦接，所述第二极与所述驱动子电路的第一端耦接。
- 根据权利要求1～3中任一项所述的像素电路，其中，所述发光控制子电路包括：第二晶体管，包括栅极、第一极和第二极；所述第二晶体管中，所述栅极被配置为接收所述发光控制信号，所述第一极与所述第一电压端耦接，所述第二极与所述驱动子电路的第一端耦接。
- 根据权利要求4所述的像素电路，其中，在所述感测控制子电路包括第一晶体管的情况下：所述第一晶体管的宽长比比所述第二晶体管的宽长比大。
- 根据权利要求1～5中任一项所述的像素电路，其中，所述驱动子电路包括：第三晶体管，包括栅极、第一极和第二极；所述第三晶体管中，所述栅极被配置为接收所述第一扫描信号，所述第一极被配置为接收所述第一数据信号；驱动晶体管，包括栅极、第一极和第二极；所述驱动晶体管中，所述栅极与所述第三晶体管的第二极耦接，所述第一极作为所述驱动子电路的第一端，所述第二极作为所述驱动子电路的第二端，且与所述发光器件耦接；存储电容器，包括第一端和第二端；所述存储电容器的第一端和第二端分别与所述驱动晶体管的栅极和第二极耦接。
- 根据权利要求1～6中任一项所述的像素电路，其中，所述感测子电路包括：第四晶体管，包括栅极、第一极和第二极；所述第四晶体管中，所述栅极被配置为接收所述第二扫描信号，所述第一极与所述驱动子电路的第二端耦接，所述第二极与所述感测端耦接。
- 一种像素电路的驱动方法，包括：感测控制子电路响应于感测控制信号为有效电压，将施加到所述第二电压端的电压传输至所述驱动子电路的第一端；驱动子电路响应于第一扫描信号，写入数据信号；感测子电路响应于第二扫描信号，将施加到感测端的感测信号写入所述驱动子电路的第二端；逐渐改变所述感测信号的电压大小，直至所述驱动子电路达到截止状态；检测所述驱动子电路的第二端的电压。
- 根据权利要求8所述的像素电路的驱动方法，其中，在所述感测控制子电路包括第一晶体管、所述驱动子电路包括第三晶体管和驱动晶体管以及所述感测子电路包括第四晶体管的情况下：所述第一晶体管响应于所述感测控制信号为有效电压而导通，以便将第二电压端的电压传输至所述驱动晶体管的第一极；所述第三晶体管响应于所述第一扫描信号为有效电压而导通，以便将数据信号写入所述驱动晶体管的栅极；所述第四晶体管响应于所述第二扫描信号为有效电压而导通，以便将所述感测端接收的感测信号传输至所述驱动晶 体管的第二极；逐渐改变所述感测信号的电压大小，直至所述驱动晶体管的栅极与第二极的电压差大致等于所述驱动晶体管的阈值电压；检测所述驱动晶体管的第二极的电压。
- 一种显示装置，包括：数据线；以及第一像素电路和第二像素电路，均为权利要求1～7中任一项所述的像素电路；所述第一像素电路和所述第二像素电路均与所述数据线耦接。
- 根据权利要求10所述的显示装置，其中，所述第一像素电路的感测控制端与所述第二像素电路的感测控制端耦接。
- 根据权利要求10～11中任一项所述的显示装置，还包括：移位寄存器电路，被配置为向所述第一像素电路输出第N级第一扫描信号和第N级第二扫描信号；向所述第二像素电路输出第M级第一扫描信号和第M级第二扫描信号；还被配置为向所述第一像素电路的感测控制端和所述第二像素电路的感测控制端中的至少一个输出感测控制信号；其中，M和N为不同的自然数。
- 根据权利要求12所述的显示装置，其中，所述移位寄存器电路包括：第一输入子电路，被配置为响应于施加到第一信号输入端的输入信号，将第N级上拉节点和第M级上拉节点置为有效电压；第M级输出子电路，被配置为响应于所述第M级上拉节点的有效电压，将施加到第一时钟信号端的第一时钟信号作为所述第M级第一扫描信号传输至第M级第一输出端，并将施加到第二时钟信号端的第二时钟信号作为所述第M级第二扫描信号传输至第M级第二输出端；所述第M级第一输出端和所述第M级第二输出端均与所述第二像素电路耦接；感测控制信号输出子电路，被配置为响应于所述第M级上拉节点的有效电压，将第三时钟信号端的第三时钟信号作为所述感测控制信号传输至感测控制信号输出端；其中，所述感测控制信号输出端与所述第二像素电路的感 测控制端和所述第一像素电路的感测控制端中的至少一个耦接；第N级输出子电路，被配置为响应于所述第N级上拉节点的有效电压，将第四时钟信号端的第四时钟信号作为所述第N级第一扫描信号传输至第N级第一输出端，并将施加到第五时钟信号端的第五时钟信号作为所述第N级第二扫描信号传输至第N级第二输出端；所述第N级第一输出端和所述第N级第二输出端均与所述第一像素电路耦接。
- 根据权利要求12～13中任一项所述的显示装置，其中，所述感测控制信号输出子电路包括：第五晶体管，包括栅极、第一极和第二极；所述第五晶体管中，所述栅极与所述第M级上拉节点耦接，所述第一极与所述第三时钟信号端耦接，所述第二极与所述感测控制信号输出端耦接。
- 根据权利要求14所述的显示装置，其中，所述感测控制信号输出子电路还包括：第一电容器，包括第一端和第二端；所述第一电容器中，所述第一端与所述第五晶体管的栅极和所述第M级上拉节点耦接，所述第二端与所述第五晶体管的第二极和所述感测控制信号输出端耦接。
- 根据权利要求12～15中任一项所述的显示装置，所述移位寄存器电路还包括：移位信号输出子电路，被配置为响应于所述第N级上拉节点的有效电压，将施加到第六时钟信号端的第六时钟信号传输至移位信号输出端。
- 根据权利要求12～16中任一项所述的显示装置，所述移位寄存器电路还包括：第一复位子电路，被配置为响应于第一复位输入端的第一复位信号，将所述第M级上拉节点和所述第N级上拉节点置为无效电压。
- 根据权利要求12～17中任一项所述的显示装置，所述移位寄存器电路还包括：第M级第一下拉控制子电路，被配置为响应于所述第M级上拉节点的有效电压，将第M级第一下拉节点置为无效电压；第M级第一降噪子电路，被配置为响应于所述第M级第一下拉节点为有 效电压，将所述第M级第一输出端和所述第M级第二输出端中的至少一个置为无效电压。
- 根据权利要求18所述的显示装置，其中，所述第M级第一下拉控制子电路包括：第六晶体管，包括栅极、第一极和第二极；所述第六晶体管中，所述栅极和第一极均与第四电压端耦接；第七晶体管，包括栅极、第一极和第二极；所述第七晶体管中，所述栅极与所述第六晶体管的第二极耦接，所述第一极与所述第四电压端耦接，所述第二极与所述第M级第一下拉节点耦接；第八晶体管，包括栅极、第一极和第二极；所述第八晶体管中，所述栅极与所述第M级上拉节点耦接，所述第一极与所述第七晶体管的第二极以及所述第M级第一下拉节点耦接，所述第二极与所述第四电压端耦接；第九晶体管，包括栅极、第一极和第二极；所述第九晶体管中，所述栅极与所述第M级上拉节点耦接，所述第一极与所述第六晶体管的第二极和所述第七晶体管的栅极耦接，所述第二极与第六电压端耦接。
- 根据权利要求12～17中任一项所述的显示装置，所述移位寄存器电路还包括第一感测控制信号降噪子电路109和第一上拉节点降噪子电路110中至少一个；所述第一感测控制信号降噪子电路109被配置为响应于所述第M级第一下拉节点QB_B1的有效电压，将所述感测控制信号输出端CR2(N+1)为无效电压；所述第一上拉节点降噪子电路110，被配置为响应于所述第M级第一下拉节点QB_B1的有效电压，将所述第M级上拉节点Q(N+1)为无效电压。
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