CN114793461B - 移位寄存器电路、栅极驱动电路及其驱动方法、显示装置 - Google Patents

移位寄存器电路、栅极驱动电路及其驱动方法、显示装置 Download PDF

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Abstract

一种移位寄存器电路，包括输入子电路、输出子电路和控制子电路。输入子电路与第一输入信号端和上拉节点耦接，被配置为在第一输入信号端处接收的第一输入信号的控制下，将第一输入信号传输至上拉节点；输出子电路至少与上拉节点、第一时钟信号端和第一信号输出端耦接，被配置为在上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端；控制子电路与至少一个第一参考节点、至少一个第一控制信号端和上拉节点耦接，被配置为在一个第一控制信号端处接收的第一控制信号的控制下，将对应的第一参考节点的电位传输至上拉节点。

Description

移位寄存器电路、栅极驱动电路及其驱动方法、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器电路、栅极驱动电路及其驱动方法、显示装置。
背景技术
在显示领域中，OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置以其自发光、低功耗、宽视角、响应速度快等优点而受到了广泛的关注。
OLED显示装置在动态画面切换的过程中存在图像拖影(即动态图像拖影)的问题。其中，MPRT(motion picture response time，动态图像响应时间)可用于表示拖影程度，MPRT越大，拖影就越轻。
发明内容
一方面，提供一种移位寄存器电路。该移位寄存器电路包括输入子电路、输出子电路和控制子电路。输入子电路与第一输入信号端和上拉节点耦接，被配置为在第一输入信号端处接收的第一输入信号的控制下，将第一输入信号传输至上拉节点。输出子电路至少与上拉节点、第一时钟信号端和第一信号输出端耦接，被配置为在上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端。控制子电路与至少一个第一参考节点、至少一个第一控制信号端和上拉节点耦接，被配置为在一个第一控制信号端处接收的第一控制信号的控制下，将对应的第一参考节点的电位传输至上拉节点。
在一些实施例中，控制子电路与两个第一参考节点和两个第一控制信号端耦接，两个第一参考节点分别为第一节点和第二节点，两个第一控制信号端分别为第二时钟信号端和第三时钟信号端。控制子电路包括第一释放单元和第二释放单元。第一释放单元与第一节点、第二时钟信号端和上拉节点耦接，被配置为在第二时钟信号端处接收的第二时钟信号的控制下，将第一节点的电位传输至上拉节点。第二释放单元与第二节点、第三时钟信号端和上拉节点耦接，被配置为在第三时钟信号端处接收的第三时钟信号的控制下，将第二节点的电位传输至上拉节点。
在一些实施例中，第一释放单元包括第一晶体管。第一晶体管的控制极与第二时钟信号端耦接，第一晶体管的第一极与第一节点耦接，第一晶体管的第二极与上拉节点耦接。第二释放单元包括第二晶体管。第二晶体管的控制极与第三时钟信号端耦接，第二晶体管的第一极与第二节点耦接，第二晶体管的第二极与上拉节点耦接。
在一些实施例中，控制子电路还包括第一存储单元和第二存储单元。第一存储单元与第一输入信号端、第一存储信号端和第一节点耦接，被配置为在第一输入信号端处接收的第一输入信号的控制下，存储第一输入信号，以及在第一输入信号的控制下，将在第一存储信号端处接收的第一存储信号传输至第一节点。第二存储单元至少与第二输入信号端、第四时钟信号端、第二存储信号端和第二节点耦接，被配置为在第四时钟信号端处接收的第四时钟信号的控制下，存储在第二输入信号端处接收的第二输入信号，以及在第二输入信号的控制下，将在第二存储信号端处接收的第二存储信号传输至第二节点。
在一些实施例中，第一存储单元还与第一复位信号端和第一电压信号端耦接。第一存储单元包括第三晶体管、第四晶体管、第五晶体管和第一存储电容。第三晶体管的控制极和第一极与第一输入信号端耦接，第三晶体管的第二极与第三节点耦接。第四晶体管的控制极与第三节点耦接，第四晶体管的第一极与第一存储信号端耦接，第四晶体管的第二极与第一节点耦接。第五晶体管的控制极与第一复位信号端耦接，第五晶体管的第一极与第一电压信号端耦接，第五晶体管的第二极与第三节点耦接。第一存储电容的一端与第三节点耦接，另一端与第一电压信号端或者第一节点耦接。第二存储单元包括第六晶体管、第七晶体管和第二存储电容。第六晶体管的控制极与第四时钟信号端耦接，第六晶体管的第一极与第二输入信号端耦接，第六晶体管的第二极与第四节点耦接。第七晶体管的控制极与第四节点耦接，第七晶体管的第一极与第二存储信号端耦接，第七晶体管的第二极与第二节点耦接。第二存储电容的一端与第四节点耦接，另一端与第一电压信号端或者第二节点耦接。
在一些实施例中，第一存储信号端为第二时钟信号端或者第二电压信号端，第二存储信号端为第三时钟信号端或者第二电压信号端。
在一些实施例中，控制子电路与一个第一参考节点和一个第一控制信号端耦接，第一参考节点为第五节点，第一控制信号端为第三时钟信号端。控制子电路包括第三释放单元。第三释放单元与第五节点、第三时钟信号端和上拉节点耦接，被配置为在第三时钟信号端处接收的第三时钟信号的控制下，将第五节点的电位传输至上拉节点。
在一些实施例中，第三释放单元包括第八晶体管。第八晶体管的控制极与第三时钟信号端耦接，第八晶体管的第一极与第五节点耦接，第八晶体管的第二极与上拉节点耦接。
在一些实施例中，控制子电路还包括第三存储单元和第四存储单元。第三存储单元与第一输入信号端、第三存储信号端和第五节点耦接，被配置为在第一输入信号端处接收的第一输入信号的控制下，存储第一输入信号，以及在第一输入信号的控制下，将在第三存储信号端处接收的第三存储信号传输至第五节点。第四存储单元与第四时钟信号端和第二输入信号端耦接，被配置为在第四时钟信号端处接收的第四时钟信号的控制下，存储在第二输入信号端处接收的第二输入信号。
在一些实施例中，第三存储单元还与第一复位信号端和第一电压信号端耦接。第三存储单元包括第九晶体管、第十晶体管、第十一晶体管和第三存储电容。第九晶体管的控制极和第一极与第一输入信号端耦接，第九晶体管的第二极与第六节点耦接。第十晶体管的控制极与第六节点耦接，第十晶体管的第一极与第三存储信号端耦接，第十晶体管的第二极与第五节点耦接。第十一晶体管的控制极与第一复位信号端耦接，第十一晶体管的第一极与第一电压信号端耦接，第十一晶体管的第二极与第六节点耦接。第三存储电容的一端与第六节点耦接，另一端与第一电压信号端或者第五节点耦接。第四存储单元包括第十二晶体管。第十二晶体管的控制极与第四时钟信号端耦接，第十二晶体管的第一极与第二输入信号端耦接，第十二晶体管的第二极与第六节点耦接。
在一些实施例中，第三存储信号端为第三时钟信号端或者第二电压信号端。
在一些实施例中，输入子电路包括第十三晶体管。第十三晶体管的控制极和第一极与第一输入信号端耦接，第十三晶体管的第二极与上拉节点耦接。输出子电路至少包括第十四晶体管和第四存储电容。第十四晶体管的控制极与上拉节点耦接，第十四晶体管的第一极与第一时钟信号端耦接，第十四晶体管的第二极与第一信号输出端耦接。第四存储电容的一端与上拉节点耦接，另一端与第一信号输出端耦接。
在一些实施例中，输出子电路还与第五时钟信号端和级联信号输出端耦接。输出子电路还包括第十五晶体管。第十五晶体管的控制极与上拉节点耦接，第十五晶体管的第一极与第五时钟信号端耦接，第十五晶体管的第二极与级联信号输出端耦接。
在一些实施例中，在控制子电路包括第三释放单元的情况下，第一时钟信号端和第五时钟信号端为同一个信号端。
在一些实施例中，在控制子电路包括第三释放单元的情况下，移位寄存器电路的输出子电路还与第五时钟信号端、级联信号输出端和辅助级联信号输出端耦接。输出子电路还包括第十五晶体管和第十七晶体管。第十五晶体管的控制极与上拉节点耦接，第十五晶体管的第一极与第五时钟信号端耦接，第十五晶体管的第二极与级联信号输出端耦接。第十七晶体管的控制极与上拉节点耦接，第十七晶体管的第一极与第一时钟信号端耦接，第十七晶体管的第二极与辅助级联信号输出端耦接。
在一些实施例中，输出子电路还与第六时钟信号端和第二信号输出端耦接。输出子电路还包括第十六晶体管和第五存储电容。第十六晶体管的控制极与上拉节点耦接，第十六晶体管的第一极与第六时钟信号端耦接，第十六晶体管的第二极与第二信号输出端耦接。第五存储电容的一端与上拉节点耦接，另一端与第二信号输出端耦接。
在一些实施例中，移位寄存器电路还包括下拉子电路、第一降噪子电路和第二降噪子电路。下拉子电路与第二电压信号端、第一电压信号端、上拉节点和下拉节点耦接，被配置为在第二电压信号端处接收的第二电压信号的控制下，将第二电压信号传输至下拉节点，以及在上拉节点的电位的控制下，将在第一电压信号端处接收的第一电压信号传输至下拉节点。第一降噪子电路与下拉节点、上拉节点和第一电压信号端耦接，被配置为在下拉节点的电位的控制下，将第一电压信号传输至上拉节点。第二降噪子电路至少与下拉节点、第一信号输出端和第三电压信号端耦接，被配置为在下拉节点的电位的控制下，将在第三电压信号端处接收的第三电压信号传输至第一信号输出端。
在一些实施例中，下拉子电路包括第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管。第十八晶体管的控制极和第一极与第二电压信号端耦接，第十八晶体管的第二极与下拉控制节点耦接。第十九晶体管的控制极与下拉控制节点耦接，第十九晶体管的第一极与第二电压信号端耦接，第十九晶体管的第二极与下拉节点耦接。第二十晶体管的控制极与上拉节点耦接，第二十晶体管的第一极与第一电压信号端耦接，第二十晶体管的第二极与下拉控制节点耦接。第二十一晶体管的控制极与上拉节点耦接，第二十一晶体管的第一极与第一电压信号端耦接，第二十一晶体管的第二极与下拉节点耦接。或者，下拉子电路包括第二十二晶体管和第二十三晶体管。第二十二晶体管的控制极和第一极与第二电压信号端耦接，第二十二晶体管的第二极与下拉节点耦接。第二十三晶体管的控制极与上拉节点耦接，第二十三晶体管的第一极与第一电压信号端耦接，第二十三晶体管的第二极与下拉节点耦接。
在一些实施例中，第一降噪子电路包括第二十四晶体管。第二十四晶体管的控制极与下拉节点耦接，第二十四晶体管的第一极与第一电压信号端耦接，第二十四晶体管的第二极与上拉节点耦接。第二降噪子电路包括第二十五晶体管。第二十五晶体管的控制极与下拉节点耦接，第二十五晶体管的第一极与第三电压信号端耦接，第二十五晶体管的第二极与第一信号输出端耦接。
在一些实施例中，在移位寄存器电路还与级联信号输出端、第二信号输出端和第一电压信号端耦接的情况下，第二降噪子电路还包括第二十六晶体管和第二十七晶体管。第二十六晶体管的控制极与下拉节点耦接，第二十六晶体管的第一极与第一电压信号端耦接，第二十六晶体管的第二极与级联信号输出端耦接。第二十七晶体管的控制极与下拉节点耦接，第二十七晶体管的第一极与第三电压信号端耦接，第二十七晶体管的第二极与第二信号输出端耦接。
在一些实施例中，在移位寄存器电路还与辅助级联信号输出端耦接的情况下，第二降噪子电路还包括第二十八晶体管。第二十八晶体管的控制极与下拉节点耦接，第二十八晶体管的第一极与第一电压信号端耦接，第二十八晶体管的第二极与辅助级联信号输出端耦接。
在一些实施例中，移位寄存器电路还包括第一复位子电路和第二复位子电路。第一复位子电路与第一复位信号端、上拉节点和第一电压信号端耦接，被配置为在第一复位信号端处接收的第一复位信号的控制下，将在第一电压信号端处接收的第一电压信号传输至上拉节点。第二复位子电路与第二复位信号端、上拉节点和第一电压信号端耦接，被配置为在第二复位信号端处接收的第二复位信号的控制下，将第一电压信号传输至上拉节点。
在一些实施例中，第一复位子电路包括第二十九晶体管。第二十九晶体管的控制极与第一复位信号端耦接，第二十九晶体管的第一极与第一电压信号端耦接，第二十九晶体管的第二极与上拉节点耦接。第二复位子电路包括第三十晶体管。第三十晶体管的控制极与第二复位信号端耦接，第三十晶体管的第一极与第一电压信号端耦接，第三十晶体管的第二极与上拉节点耦接。或者，第二复位子电路包括第三十一晶体管和第三十二晶体管。第三十一晶体管的控制极与第二复位信号端耦接，第三十一晶体管的第一极与第一电压信号端耦接，第三十一晶体管的第二极与第三十三晶体管的第一极耦接。第三十二晶体管的控制极与第二参考节点耦接，第三十二晶体管的第二极与上拉节点耦接。其中，第二参考节点为第三节点或者第六节点。
在一些实施例中，所述第二复位子电路还与辅助第三时钟信号端耦接，被配置为在所述辅助第三时钟信号端处接收的辅助第三时钟信号的控制下，将所述第一电压信号传输至所述上拉节点。
在一些实施例中，所述第二复位子电路还包括第四十一晶体管。所述第四十一晶体管的控制极与所述辅助第三时钟信号端耦接，所述第四十一晶体管的第一极与所述第一电压信号端耦接，所述第四十一晶体管的第二极与所述上拉节点耦接。
在一些实施例中，移位寄存器电路还包括补偿子电路。补偿子电路与第七时钟信号端、第七节点和上拉节点耦接，被配置为在第七时钟信号端处接收的第七时钟信号的控制下，将第七节点的电位传输至上拉节点。
在一些实施例中，补偿子电路包括第三十三晶体管。第三十三晶体管的控制极与第七时钟信号端耦接，第三十三晶体管的第一极与第七节点耦接，第三十三晶体管的第二极与上拉节点耦接。
在一些实施例中，补偿子电路还与第二控制信号端、第一输入信号端和第一电压信号端耦接。补偿子电路还包括第三十四晶体管、第三十五晶体管和第六存储电容。第三十四晶体管的控制极与第二控制信号端耦接，第三十四晶体管的第一极与第一输入信号端耦接，第三十四晶体管的第二极与第八节点耦接。第三十五晶体管的控制极与第八节点耦接，第三十五晶体管的第一极与第七时钟信号端耦接，第三十五晶体管的第二极与第七节点耦接。第六存储电容的一端与第八节点耦接，另一端与第一电压信号端耦接。
在一些实施例中，移位寄存器电路还包括第一电位提升子电路和第二电位提升子电路。第一电位提升子电路与上拉节点、第二电压信号端和第九节点耦接，被配置为在上拉节点的电位的控制下，将在第二电压信号端处接收的第二电压信号传输至第九节点。第二电位提升子电路与第八节点、第二电压信号端和第十节点耦接，被配置为在第八节点的电位的控制下，将在第二电压信号端处接收的第二电压信号传输至第十节点。
在一些实施例中，第一电位提升子电路包括第三十六晶体管。第三十六晶体管的控制极与上拉节点耦接，第三十六晶体管的第一极与第二电压信号端耦接，第三十六晶体管的第二极与第九节点耦接。第二电位提升子电路包括第三十七晶体管。第三十七晶体管的控制极与第八节点耦接，第三十七晶体管的第一极与第二电压信号端耦接，第三十七晶体管的第二极与第十节点耦接。
另一方面，提供一种栅极驱动电路，包括多个级联的如上述实施例的移位寄存器电路。
在一些实施例中，第N级移位寄存器电路的级联信号输出端与第N+k级移位寄存器电路的第一输入信号端耦接，第N+k级移位寄存器电路的级联信号输出端与第N级移位寄存器电路的第一复位信号端耦接，k和N为正整数，且k<N。
在一些实施例中，第4i+1级移位寄存器电路的控制子电路包括第一释放单元、第二释放单元、第一存储单元和第二存储单元，第4i+2至4i+4级移位寄存器电路的控制子电路仅包括第一释放单元和第二释放单元。其中，第4i+2至4i+4级移位寄存器电路的控制子电路的第一节点和第二节点分别与第4i+1级移位寄存器电路的控制子电路的第一节点和第二节点耦接。
在一些实施例中，多个移位寄存器电路分为多个第一移位寄存器电路组和多个第二移位寄存器电路组，且第一移位寄存器电路组和第二移位寄存器电路组交替设置。第一移位寄存器电路组中的移位寄存器电路的数量与第二移位寄存器电路组中的移位寄存器电路的数量相等。第一移位寄存器电路组与第1根第二时钟信号线、第1根第三时钟信号线和第1根第四时钟信号线耦接，第二移位寄存器电路组与第2根第二时钟信号线、第2根第三时钟信号线和第2根第四时钟信号线耦接。其中，第2根第二时钟信号线传输的信号相对于第1根第二时钟信号线传输的信号具有相位延迟，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
在一些实施例中，第2i+1级移位寄存器电路的控制子电路包括第一释放单元、第二释放单元、第一存储单元和第二存储单元，第2i+2级移位寄存器电路的控制子电路仅包括第一释放单元和第二释放单元。其中，第2i+2级移位寄存器电路的控制子电路的第一节点和第二节点分别与第2i+1级移位寄存器电路的控制子电路的第一节点和第二节点耦接。
在一些实施例中，多个移位寄存器电路分为多个第一移位寄存器电路组和多个第二移位寄存器电路组，且第一移位寄存器电路组和第二移位寄存器电路组交替设置。第一移位寄存器电路组中的移位寄存器电路的数量与第二移位寄存器电路组中的移位寄存器电路的数量相等。第一移位寄存器电路组与第1根第三时钟信号线和第1根第四时钟信号线耦接，第二移位寄存器电路组与第2根第三时钟信号线和第2根第四时钟信号线耦接，所有移位寄存器电路均与第二时钟信号线耦接。其中，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
在一些实施例中，第2i+1级移位寄存器电路的控制子电路包括第三释放单元、第三存储单元和第四存储单元，第2i+2级移位寄存器电路的控制子电路仅包括第三释放单元。其中，第2i+2级移位寄存器电路的控制子电路的第一节点和第二节点分别与第2i+1级移位寄存器电路的控制子电路的第一节点和第二节点耦接。
在一些实施例中，多个移位寄存器电路分为多个第一移位寄存器电路组、多个第二移位寄存器电路组和多个第三移位寄存器电路组，且第一移位寄存器电路组、第二移位寄存器电路组和第三移位寄存器电路组依次交替设置。第一移位寄存器电路组中的移位寄存器电路的数量、第二移位寄存器电路组中的移位寄存器电路的数量与第三移位寄存器电路组中的移位寄存器电路的数量相等。第一移位寄存器电路组与第1根第三时钟信号线和第1根第四时钟信号线耦接，第二移位寄存器电路组与第2根第三时钟信号线和第2根第四时钟信号线耦接，第三移位寄存器电路组与第3根第三时钟信号线和第3根第四时钟信号线耦接。其中，第3根第三时钟信号线传输的信号相对于第2根第三时钟信号线传输的信号具有相位延迟，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第3根第四时钟信号线传输的信号相对于第2根第四时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
在一些实施例中，多个移位寄存器电路分为多个第一移位寄存器电路组、多个第二移位寄存器电路组和多个第三移位寄存器电路组，且第一移位寄存器电路组、第二移位寄存器电路组和第三移位寄存器电路组依次交替设置。第一移位寄存器电路组中的移位寄存器电路的数量、第二移位寄存器电路组中的移位寄存器电路的数量与第三移位寄存器电路组中的移位寄存器电路的数量相等。第一移位寄存器电路组与第1根和第3根第三时钟信号线以及第1根第四时钟信号线耦接，第二移位寄存器电路组与第2根和第1根第三时钟信号线以及第2根第四时钟信号线耦接，第三移位寄存器电路组与第3根和第2根第三时钟信号线以及第3根第四时钟信号线耦接。其中，第3根第三时钟信号线传输的信号相对于第2根第三时钟信号线传输的信号具有相位延迟，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第3根第四时钟信号线传输的信号相对于第2根第四时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
再一方面，提供一种显示装置，包括显示面板以及如上实施例的栅极驱动电路。
又一方面，提供一种如上实施例的栅极驱动电路的驱动方法。栅极驱动电路包括多个移位寄存器电路组，且第X级移位寄存器电路和第Y级移位寄存器电路属于不同的移位寄存器电路组，X和Y均为正整数。驱动方法包括第一阶段、第二阶段和第三阶段。在第一阶段：第X级移位寄存器电路的输入子电路，在第一输入信号端处接收的第一输入信号的控制下，将第一输入信号传输至上拉节点；第X级移位寄存器电路的输出子电路，在上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端；第一输入信号端与第X级移位寄存器电路耦接的第X+m级移位寄存器电路的控制子电路，在第一输入信号端处接收的第一输入信号的控制下，存储第一输入信号。在第二阶段：第Y级移位寄存器电路的控制子电路，在第一控制信号端处接收的第一控制信号的控制下，向上拉节点释放其工作电位；第Y级移位寄存器电路的输出子电路，在上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端；第二输入信号端与第Y级移位寄存器电路耦接的第Y+n级移位寄存器电路的控制子电路，在第二输入信号端处接收的第二输入信号的控制下，存储第二输入信号。在第三阶段：第X+m级移位寄存器电路的控制子电路，在第一控制信号端处接收的第一控制信号的控制下，向上拉节点释放其工作电位；第X+m级移位寄存器电路的输出子电路，在上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的一种显示面板的结构图；
图2为根据一些实施例的一种像素驱动电路的结构图；
图3为相关技术中基于图2的像素驱动电路的时序图；
图4为根据一些实施例的一种移位寄存器电路的模块图；
图5为根据一些实施例的另一种移位寄存器电路的模块图；
图6为基于图5的移位寄存器电路的结构图；
图7为根据一些实施例的另一种移位寄存器电路的模块图；
图8A为基于图7的一种移位寄存器电路的结构图；
图8B为基于图7的另一种移位寄存器电路的结构图；
图9为根据一些实施例的另一种移位寄存器电路的模块图；
图10为基于图9的移位寄存器电路的结构图；
图11为根据一些实施例的另一种移位寄存器电路的模块图；
图12A为基于图10的一种移位寄存器电路的结构图；
图12B为基于图10的另一种移位寄存器电路的结构图；
图13为根据一些实施例的一种移位寄存器电路的结构图；
图14为根据一些实施例的一种栅极驱动电路中位于偶数级位置的移位寄存器电路的结构图；
图15A为根据一些实施例的一种栅极驱动电路中位于奇数级位置的移位寄存器电路的结构图；
图15B为根据一些实施例的另一种栅极驱动电路中位于偶数级位置的移位寄存器电路的结构图；
图16为根据一些实施例的另一种移位寄存器电路的模块图；
图17为根据一些实施例的一种移位寄存器电路的结构图；
图18为根据一些实施例的另一种移位寄存器电路的结构图；
图19为根据一些实施例的另一种移位寄存器电路的结构图；
图20为根据一些实施例的另一种移位寄存器电路的结构图；
图21为根据一些实施例的另一种移位寄存器电路的结构图；
图22为根据一些实施例的另一种移位寄存器电路的模块图；
图23为根据一些实施例的另一种移位寄存器电路的模块图；
图24A为根据一些实施例的另一种移位寄存器电路的结构图；
图24B为根据一些实施例的另一种移位寄存器电路的结构图；
图25A为根据一些实施例的另一种移位寄存器电路的结构图；
图25B为根据一些实施例的另一种移位寄存器电路的结构图；
图26A为根据一些实施例的又一种移位寄存器电路的结构图；
图26B为根据一些实施例的又一种位于偶数级位置的移位寄存器电路的结构图；
图27A为根据一些实施例的又一种移位寄存器电路的结构图；
图27B为根据一些实施例的又一种位于偶数级位置的移位寄存器电路的结构图；
图28A为根据一些实施例的又一种移位寄存器电路的结构图；
图28B为根据一些实施例的又一种位于偶数级位置的移位寄存器电路的结构图；
图29A为根据一些实施例的一种栅极驱动电路的级联结构图；
图29B为根据一些实施例的另一种栅极驱动电路的级联结构图；
图30为根据一些实施例的另一种栅极驱动电路的级联结构图；
图31为根据一些实施例的另一种栅极驱动电路的级联结构图；
图32为根据一些实施例的另一种栅极驱动电路的级联结构图；
图33为根据一些实施例的另一种栅极驱动电路的级联结构图；
图34为基于图30的级联结构图的栅极驱动电路的时序图；
图35为基于图31的级联结构图的栅极驱动电路的时序图；
图36为基于图32的级联结构图的栅极驱动电路的时序图；
图37为基于图33的级联结构图的栅极驱动电路的时序图；
图38为根据一些实施例的一种栅极驱动电路的驱动方法的流程图；
图39A为根据一些实施例的一种像素驱动电路的时序图；
图39B为根据一些实施例的另一种像素驱动电路的时序图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
本公开的实施例提供一种显示装置。如图1所示，所述显示装置包括显示面板100。显示面板100具有显示区(Active Area，AA)和位于显示区周围的至少一个周边区S。
如图1所示，显示面板100包括设置于显示区中的多个亚像素P。该多个亚像素P至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色为三基色，例如红色、绿色和蓝色。
需要说明的是：图1中以多个亚像素P呈n行m列的阵列形式排列为例进行示意，但本公开的实施例不限于此，上述多个亚像素P还可以以其它方式进行排布。其中，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。
在一些实施例中，如图1所示，显示面板100中设置有多条第一扫描信号线GL1(1)～GL1(n)、多条第二扫描信号线GL2(1)～GL2(n)和多条数据信号线DL(1)～DL(m)。示例的，第一扫描信号线GL1和第二扫描信号线GL2沿水平方向X延伸，数据信号线DL沿竖直方向Y延伸。
在一些实施例中，如图1所示，显示面板100的周边区S设置有栅极驱动电路10。栅极驱动电路10包括多个级联的移位寄存器电路RS(1)～RS(n)，每个移位寄存器电路RS与一条第一扫描信号线GL1和一条第二扫描信号线GL2耦接，被配置为给第一扫描信号线GL1和第二扫描信号线GL2提供第一扫描信号和第二扫描信号。
在另一些实施例中，显示装置还包括栅极驱动器。该栅极驱动器内部集成有栅极驱动电路，并邦定在显示面板100的边缘。该栅极驱动电路包括多个级联的移位寄存器电路RS(1)～RS(n)，每个移位寄存器电路RS与一条第一扫描信号线GL1(1)～GL1(n)和一条第二扫描信号线GL2(1)～GL2(n)耦接，被配置为给第一扫描信号线GL1和第二扫描信号线GL2提供第一扫描信号和第二扫描信号。
需要说明的是：本公开的实施例以栅极驱动电路设置在显示面板100的周边区S，即GOA(Gate Driver on Array，阵列基板行驱动)电路为例进行描述。
在一些实施例中，如图1所示，每个亚像素P内设置有像素驱动电路20。如图2所示，像素驱动电路20与发光器件L耦接，被配置为驱动发光器件L发光。
示例的，发光器件L包括OLED(Organic Light-Emitting Diode，有机发光二极管)或者QLED(Quantum Dot Light Emitting Diodes，量子点发光二极管)。
示例的，如图2所示，像素驱动电路20包括存储电容Cst、第一开关晶体管T1、第二开关晶体管T2和驱动晶体管DT。
第一开关晶体管T1的控制极与第一扫描信号端G1耦接，第一极与数据信号端DATA耦接，第二极与驱动晶体管DT的控制极G耦接。第二开关晶体管T2的控制极与第二扫描信号端G2耦接，第一极与参考信号端VREF耦接，第二极与驱动晶体管DT的第二极S耦接。驱动晶体管DT的第一极与第一电源信号端ELVDD耦接。存储电容Cst的一端与驱动晶体管DT的控制极G耦接，另一端与驱动晶体管DT的第二极S耦接。
发光器件L的第一极与驱动晶体管DT的第二极S耦接，第二极与第二电源信号端ELVSS耦接。
其中，第一扫描信号线GL1被配置为给第一扫描信号端G1提供第一扫描信号，第二扫描信号线GL2被配置为给第二扫描信号端G2提供第二扫描信号，数据信号线DL被配置为给数据信号端DATA提供数据信号。
需要说明的是：本公开实施例中的所有晶体管，既可以是P型晶体管，也可以是N型晶体管。为了方便，以下均以N型晶体管为例进行描述。
相关技术中，如图2和图3所示，像素驱动电路20驱动发光器件L发光的过程包括数据写入阶段F1和发光阶段F2。
在数据写入阶段F1，第一扫描信号线GL1向第一扫描信号端G1提供高电位的第一扫描信号，第一开关晶体管T1导通以将数据信号端DATA提供的数据信号写入至驱动晶体管DT的控制极G；同时，第二扫描信号线GL2向第二扫描信号端G2提供高电位的第二扫描信号，第二开关晶体管T2导通以将参考信号端VREF提供的参考信号写入至驱动晶体管DT的第二极S。
在发光阶段F2，第一扫描信号线GL1向第一扫描信号端G1提供的第一扫描信号和第二扫描信号线GL2向第二扫描信号端G2提供的第二扫描信号均为低电位，第一开关晶体管T1和第二开关晶体管T2关闭。在驱动晶体管DT的控制极G的高电位的作用下，驱动晶体管DT导通以将第一电源信号端ELVDD提供的第一电源信号传输至驱动晶体管DT的第二极S，此时由于存储电容Cst的自举作用，驱动晶体管DT的控制极G的电位被进一步拉高，驱动晶体管DT持续导通并驱动发光器件L发光。
但是，在动态画面切换的过程中，即从一帧图像切换至另一帧图像的过程中，若发光器件L的工作时间过长，就会出现上一帧图像的图像拖影，从而影响图像显示效果。
本公开的实施例提供一种移位寄存器电路RS，如图4所示，包括输入子电路101、第一输出子电路102和控制子电路103。
输入子电路101与第一输入信号端IN1和上拉节点PU耦接，被配置为在第一输入信号端IN1处接收的第一输入信号的控制下，将第一输入信号传输至上拉节点PU，使得上拉节点PU处于工作电位。
需要说明的是：前几级移位寄存器电路的第一输入信号端IN1可与显示面板的第一起始信号线耦接，该第一起始信号线被配置为传输第一起始信号，使得栅极驱动电路响应于该第一起始信号开始工作。至于与第一起始信号线耦接的移位寄存器电路的数量，可根据实际电路设计而定。除与第一起始信号线耦接的前几级移位寄存器电路之外，其它级移位寄存器电路的第一输入信号端与在前的移位寄存器电路中用于实现级联的输出信号端耦接，即第一输入信号为在前的移位寄存器电路的级联输出信号。
输出子电路102与上拉节点PU、第一时钟信号端CLKA和第一信号输出端OUT1耦接，被配置为在上拉节点PU的电位的控制下，将在第一时钟信号端CLKA处接收的第一时钟信号传输至第一信号输出端OUT1，以对与第一信号输出端OUT1耦接的第一扫描信号线进行扫描。
需要说明的是：在第一信号输出端OUT1向对应的第一扫描信号线输出第一时钟信号(即第一扫描信号)之后，显示面板100中的像素驱动电路20便会处于工作状态，从而结合数据驱动信号驱动发光器件L发光。
控制子电路103与至少一个第一参考节点PR1、至少一个第一控制信号端VC1和上拉节点PU耦接，被配置为在一个第一控制信号端VC1处接收的第一控制信号的控制下，将对应的第一参考节点PR1的电位传输至上拉节点PU，使得上拉节点PU处于工作电位。
需要说明的是：第一参考节点PR1能够向上拉节点PU释放其工作电位，即控制子电路103能够控制上拉节点PU在合适的时间处于工作电位。至于第一参考节点PR1的连接关系，可根据实际电路而定。
本公开的实施例中，移位寄存器电路的控制子电路103可以在需要的时候响应于第一控制信号向上拉节点PU释放其工作电位。这样一来，在当前级移位寄存器电路的输出子电路102完成用于正常图像显示的信号输出之后，其它级移位寄存器电路的控制子电路103可以将第一参考节点PR1的电位传输至上拉节点PU，使得上拉节点PU处于工作电位，从而使得其它级移位寄存器电路的输出子电路102能够实现用于黑图像显示的信号输出。基于此，在完成当前级移位寄存器电路对对应的第一扫描信号线的扫描之后，再进行其它级移位寄存器电路对对应的第一扫描信号线的扫描，从而可在正常图像显示的过程中插入黑图像。
本公开的实施例所提供的移位寄存器电路，由于在正常显示的过程中增加了黑图像的插入过程，缩短了显示装置的发光时间，因此可改善显示装置的MPRT功能，从而改善了动态图像拖影的问题。
在一些实施例中，如图5所示，控制子电路103与两个第一参考节点PR1和两个第一控制信号端VC1耦接。该两个第一参考节点PR1分别为第一节点P1和第二节点P2，该两个第一控制信号端VC1分别为第二时钟信号端CLKB和第三时钟信号端CLKC。
在一些示例中，如图5所示，控制子电路103包括第一释放单元1031和第二释放单元1032。
第一释放单元1031与第一节点P1、第二时钟信号端CLKB和上拉节点PU耦接，被配置为在第二时钟信号端CLKB处接收的第二时钟信号的控制下，将第一节点P1的电位传输至上拉节点PU。
需要说明的是：第一节点P1的电位可以由与第一节点P1耦接的电路部分提供，或者，第一节点P1的电位也可以通过与其它移位寄存器电路的第一节点P1的电位共用而得到。
第二释放单元1032与第二节点P2、第三时钟信号端CLKC和上拉节点PU耦接，被配置为在第三时钟信号端CLKC处接收的第三时钟信号的控制下，将第二节点P2的电位传输至上拉节点PU。
需要说明的是：第二节点P2的电位可以由与第二节点P2耦接的电路部分提供；或者，第二节点P2的电位也可以通过与其它移位寄存器电路的第二节点P2的电位共用而得到。
示例的，如图6所示，第一释放单元1031包括第一晶体管M1。
第一晶体管M1的控制极与第二时钟信号端CLKB耦接，第一晶体管M1的第一极与第一节点P1耦接，第一晶体管M1的第二极与上拉节点PU耦接。第一晶体管M1可响应于在第二时钟信号端CLKB处接收的第二时钟信号以将第一节点P1的电位传输至上拉节点PU。
示例的，如图6所示，第二释放单元1032包括第二晶体管M2。
第二晶体管M2的控制极与第三时钟信号端CLKC耦接，第二晶体管M2的第一极与第二节点P2耦接，第二晶体管M2的第二极与上拉节点PU耦接。第二晶体管M2可响应于在第三时钟信号端CLKC处接收的第三时钟信号以将第二节点P2的电位传输至上拉节点PU。
在一些示例中，如图7所示，控制子电路103还包括第一存储单元1033和第二存储单元1034。
第一存储单元1033与第一输入信号端IN1、第一存储信号端VR1、和第一节点P1耦接，被配置为在第一输入信号端IN1处接收的第一输入信号的控制下，存储第一输入信号，并在第一输入信号的控制下，将在第一存储信号端VR1处接收的第一存储信号传输至第一节点P1，使得第一释放单元1031在第二时钟信号的控制下，将第一节点P1的电位传输至上拉节点PU。此外，第一存储单元1033还与第一复位信号端RST1和第一电压信号端VGL1耦接，被配置为在第一复位信号端RST1处接收的第一复位信号的控制下，对第一存储单元1033进行复位。
需要说明的是：第一存储信号端VR1处提供的第一存储信号可以为时钟信号，也可以为固定的电平信号。示例的，第一存储信号端VR1可以为第二时钟信号端CLKB或者第二电压信号端VDD，则第一存储信号对应为第二时钟信号或者第二电压信号。此外，第一复位信号端RST1可以与在后的移位寄存器电路中用于实现级联的输出信号端耦接，即第一复位信号为在后的移位寄存器电路的级联输出信号。
第二存储单元1034至少与第二输入信号端IN2、第四时钟信号端CLKD、第二存储信号端VR2和第二节点P2耦接，被配置为在第四时钟信号端CLKD处接收的第四时钟信号的控制下，存储在第二输入信号端IN2处接收的第二输入信号，并在第二输入信号的控制下，将在第二存储信号端VR2处接收的第二存储信号传输至第二节点P2，使得第二释放单元1032在第三时钟信号的控制下，将第二节点P2的电位传输至上拉节点PU。
需要说明的是：第二存储信号端VR2处提供的第二存储信号可以为时钟信号，也可以为固定的电平信号。示例的，第二存储信号端VR2可以为第三时钟信号端CLKC或者第二电压信号端VDD，则第二存储信号对应为第三时钟信号或者第二电压信号。此外，前几级移位寄存器电路的第二输入信号端IN2可与显示面板的第二起始信号线STU耦接，该第二起始信号线STU被配置为传输第二起始信号，使得移位寄存器电路存储该第二输入信号，以便在显示黑图像时向上拉节点PU释放其工作电位。至于与第二起始信号线STU耦接的移位寄存器电路的数量，可根据实际电路设计而定。
除与第二起始信号线STU耦接的前几级移位寄存器电路之外，其它级移位寄存器电路的第二输入信号端IN2可以与在前的移位寄存器电路中用于实现级联的输出信号端耦接，即第二输入信号为在前的移位寄存器电路的级联输出信号。当然，与移位寄存器电路的第二输入信号端耦接的在前的移位寄存器电路和与移位寄存器电路的第一输入信号端耦接的在前的移位寄存器电路可以相同或不同，具体根据实际电路而定。
示例的，如图8A和8B所示，第一存储单元1033包括第三晶体管M3、第四晶体管M4、第五晶体管M5和第一存储电容C1。
第三晶体管M3的控制极和第一极与第一输入信号端IN1耦接，第三晶体管M3的第二极与第三节点P3耦接。第三晶体管M3可响应于在第一输入信号端IN1处接收的第一输入信号以将第一输入信号传输至第三节点P3。
第四晶体管M4的控制极与第三节点P3耦接，第四晶体管M4的第一极与第一存储信号端VR1耦接，第四晶体管M4的第二极与第一节点P1耦接。第四晶体管M4可响应于第三节点P3的电位以将在第一存储信号端VR1处接收的第一存储信号传输至第一节点P1。
第五晶体管M5的控制极与第一复位信号端RST1耦接，第五晶体管M5的第一极与第一电压信号端VGL1耦接，第五晶体管M5的第二极与第三节点P3耦接。第五晶体管M5可响应于在第一复位信号端RST1处接收的第一复位信号以将在第一电压信号端VGL1处接收的第一电压信号传输至第三节点P3。
第一存储电容C1的一端与第三节点P3耦接，另一端与第一电压信号端VGL1(如图8A所示)或者第一节点P1(如图8B所示)耦接。
需要说明的是：第一节点P1的电位可以在第四晶体管M4导通时由第一存储信号端VR1提供；或者，第一节点P1的电位也可以通过与在前的移位寄存器电路的第一节点P1的电位共用而得到。例如，在栅极驱动电路中，第4i+1级移位寄存器电路的第一节点P1的电位由第一存储信号端VR1提供，第4i+2至4i+4级移位寄存器电路的第一节点P1的电位与第4i+1级移位寄存器电路的第一节点P1的电位共用，i为大于或等于0的正整数。又如，在栅极驱动电路中，位于奇数级的移位寄存器电路的第一节点P1的电位由第一存储信号端VR1提供，位于偶数级的移位寄存器电路的第一节点P1的电位与其上一个位于奇数级的移位寄存器电路的第一节点P1的电位共用。这里，关于第一节点P1的共用方式，需要根据移位寄存器电路的级联关系而定。
示例的，如图8A和8B所示，第二存储单元1034包括第六晶体管M6、第七晶体管M7和第二存储电容C2。
第六晶体管M6的控制极与第四时钟信号端CLKD耦接，第六晶体管M6的第一极与第二输入信号端IN2耦接，第六晶体管M6的第二极与第四节点P4耦接。第六晶体管M6可响应于在第四时钟信号端CLKD处接收的第四时钟信号以将在第二输入信号端IN2处接收的第二输入信号传输至第四节点P4。
第七晶体管M7的控制极与第四节点P4耦接，第七晶体管M7的第一极与第二存储信号端VR2耦接，第七晶体管M7的第二极与第二节点P2耦接。第七晶体管M7可响应于第四节点P4的电位以将在第二存储信号端VR2处接收的第二存储信号传输至第二节点P2。
第二存储电容C2的一端与第四节点P4耦接，另一端与第一电压信号端VGL1(如图8A所示)或者第二节点P2(如图8B所示)耦接。
需要说明的是：第二节点P2的电位可以在第七晶体管M7导通时由第二存储信号端VR2提供；或者，第二节点P2的电位也可以通过与在前的移位寄存器电路的第二节点P2的电位共用而得到。例如，在栅极驱动电路中，第4i+1级移位寄存器电路的第二节点P2的电位由第二存储信号端VR2提供，第4i+2至4i+4级移位寄存器电路的第二节点P2的电位与第4i+1级移位寄存器电路的第二节点P2的电位共用。又如，在栅极驱动电路中，位于奇数级的移位寄存器电路的第二节点P2的电位由第二存储信号端VR2提供，位于偶数级的移位寄存器电路的第二节点P2的电位与其上一个位于奇数级移位寄存器电路的第二节点P2的电位共用。这里，关于第二节点P2的共用方式，需要根据移位寄存器电路的级联关系而定。
基于上述的实施例可知，第一晶体管M1、第三晶体管M3、第四晶体管M4和第五晶体管M5构成的电路部分可以存储第一输入信号，并响应于第二时钟信号向上拉节点PU释放其工作电位，第二晶体管M2、第六晶体管M6和第七晶体管M7构成的电路部分可以存储第二输入信号，并响应于第三时钟信号向上拉节点PU释放其工作电位。因此，本公开的实施例所提供的移位寄存器电路可以根据需要实现对上拉节点PU的电位的存储和释放。
需要说明的是：第一电压信号端VGL1被配置为传输直流低电位信号(例如低于或等于时钟信号的低电位部分)。例如，第一电压信号端VGL1接地。这里将该直流低电位信号称为第一电压信号。第二电压信号端VDD被配置为传输直流高电位信号(例如其电压值高于或等于时钟信号的高电位部分的电压值)。这里将该直流高电位信号称为第二电压信号，该第二电压信号的电压值大于第一电压信号的电压值。以下各个实施例与此相同，不再赘述。
应当理解的是，在移位寄存器电路应用于栅极驱动电路时，栅极驱动电路的驱动过程会随着移位寄存器电路的各端的连接方式以及各个信号的时序而改变，本公开的实施例对此不作限定。
在另一些实施例中，如图9所示，控制子电路103与一个第一参考节点PR1和一个第一控制信号端VC1耦接。该第一参考节点PR1为第五节点P5，该第一控制信号端VC1为第三时钟信号端CLKC。
在一些示例中，如图9所示，控制子电路103包括第三释放单元1035。
第三释放单元1035与第五节点P5、第三时钟信号端CLKC和上拉节点PU耦接，被配置为在第三时钟信号端CLKC处接收的第三时钟信号的控制下，将第五节点P5的电位传输至上拉节点PU。
需要说明的是：第五节点P5的电位可以由与第五节点P5耦接的电路部分提供；或者，第五节点P5的电位也可以通过与其它移位寄存器电路的第五节点P5的电位共用而得到。
示例的，如图10所示，第三释放单元1035包括第八晶体管M8。
第八晶体管M8的控制极与第三时钟信号端CLKC耦接，第八晶体管M8的第一极与第五节点P5耦接，第八晶体管M8的第二极与上拉节点PU耦接。第八晶体管M8可响应于在第三时钟信号端CLKC处接收的第三时钟信号以将第五节点P5的电位传输至上拉节点PU。
在一些示例中，如图11所示，控制子电路103还包括第三存储单元1036和第四存储单元1037。
第三存储单元1036与第一输入信号端IN1、第三存储信号端VR3和第五节点P5耦接，被配置为在第一输入信号端IN1处接收的第一输入信号的控制下，存储第一输入信号，并在第一输入信号的控制下，将在第三存储信号端VR3处接收的第三存储信号传输至第五节点P5，使得第三释放单元1035在第三时钟信号的控制下，将第五节点P5的电位传输至上拉节点PU。此外，第三存储单元1036还与第一复位信号端RST1和第一电压信号端VGL1耦接，被配置为在第一复位信号端RST1处接收的第一复位信号的控制下，对第三存储单元1036进行复位。
需要说明的是：第三存储信号端VR3处提供的第三存储信号可以为时钟信号，也可以为固定的电平信号。示例的，第三存储信号端VR3可以为第三时钟信号端CLKC或者第二电压信号端VDD，则第三存储信号对应为第三时钟信号或者第二电压信号。
第四存储单元1037与第四时钟信号端CLKD和第二输入信号端IN2耦接，被配置为在第四时钟信号端CLKD处接收的第四时钟信号的控制下，存储在第二输入信号端IN2处接收的第二输入信号。在此基础上，第三存储单元1036还被配置为在第二输入信号的控制下，将在第三存储信号端VR3处接收的第三存储信号传输至第五节点P5，使得第三释放单元1035在第三时钟信号的控制下，将第五节点P5的电位传输至上拉节点PU。由此可知，第三存储单元1036的部分电路协助第四存储单元1037实现了其完整的功能。
示例的，如图12A和12B所示，第三存储单元1036包括第九晶体管M9、第十晶体管M10、第十一晶体管M11和第三存储电容C3。
第九晶体管M9的控制极和第一极与第一输入信号端IN1耦接，第九晶体管M9的第二极与第六节点P6耦接。第九晶体管M9可响应于在第一输入信号端IN1处接收的第一输入信号以将第一输入信号传输至第六节点P6。
第十晶体管M10的控制极与第六节点P6耦接，第十晶体管M10的第一极与第三存储信号端VR3耦接，第十晶体管M10的第二极与第五节点P5耦接。第十晶体管M10可响应于第六节点P6的电位以将在第三存储信号端VR3处接收的第三存储信号传输至第五节点P5。
第十一晶体管M11的控制极与第一复位信号端RST1耦接，第十一晶体管M11的第一极与第一电压信号端VGL1耦接，第十一晶体管M11的第二极与第六节点P6耦接。第十一晶体管M11可响应于在第一复位信号端RST1处接收的第一复位信号以将在第一电压信号端VGL1处接收的第一电压信号传输至第六节点P6。
第三存储电容C3的一端与第六节点P6耦接，另一端与第一电压信号端VGL1(如图12A所示)或者第五节点P5(如图12B所示)耦接。
需要说明的是：第五节点P5的电位可以在第十晶体管M10导通时由第三存储信号端VR3提供；或者，第五节点P5的电位也可以通过与上一个移位寄存器电路的第五节点P5的电位共用而得到。示例的，在栅极驱动电路中，位于奇数级的移位寄存器电路的第五节点P5的电位由第三存储信号端VR3提供，位于偶数级的移位寄存器电路的第五节点P5的电位与其上一个移位寄存器电路的第五节点P5的电位共用。
示例的，如图12A和12B所示，第四存储单元1037包括第十二晶体管M12。
第十二晶体管M12的控制极与第四时钟信号端CLKD耦接，第十二晶体管M12的第一极与第二输入信号端IN2耦接，第十二晶体管M12的第二极与第六节点P6耦接。第十二晶体管M12可响应于在第四时钟信号端CLKD处接收的第四时钟信号以将在第二输入信号端IN2处接收的第二输入信号传输至第六节点P6。
基于上述的实施例可知，第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11构成的电路部分可以存储第一输入信号，并响应于第三时钟信号向上拉节点PU释放其工作电位，第八晶体管M8、第十晶体管M10和第十二晶体管M12构成的电路部分可以存储第二输入信号，并响应于第三时钟信号向上拉节点PU释放其工作电位。因此，本公开的实施例所提供的移位寄存器电路可以根据需要实现对上拉节点PU的电位的存储和释放。
在一些实施例中，如图5至图12B所示，输入子电路101包括第十三晶体管M13。第十三晶体管M13的控制极和第一极与第一输入信号端IN1耦接，第十三晶体管M13的第二极与上拉节点PU耦接。第十三晶体管M13可响应于在第一输入信号端IN1处接收的第一输入信号以将第一输入信号传输至上拉节点PU，使得上拉节点PU处于工作电位。
在一些实施例中，如图5至图12B所示，输出子电路102包括第十四晶体管M14和第四存储电容C4。第十四晶体管M14的控制极与上拉节点PU耦接，第十四晶体管M14的第一极与第一时钟信号端CLKA耦接，第十四晶体管M14的第二极与第一信号输出端OUT1耦接。第十四晶体管M14可响应于上拉节点PU的电位以将在第一时钟信号端CLKA处接收的第一时钟信号传输至第一信号输出端OUT1。第四存储电容C4的一端与上拉节点PU耦接，另一端与第一信号输出端OUT1耦接。
在一些实施例中，如图13所示，输出子电路102还与第五时钟信号端CLKE、第六时钟信号端CLKF、级联信号输出端CR和第二信号输出端OUT2耦接。在此情况下，输出子电路102还包括第十五晶体管M15、第十六晶体管M16和第五存储电容C5。
第十五晶体管M15的控制极与上拉节点PU耦接，第十五晶体管M15的第一极与第五时钟信号端CLKE耦接，第十五晶体管M15的第二极与级联信号输出端CR耦接。第十五晶体管M15可响应于上拉节点PU的电位以将在第五时钟信号端CLKE处接收的第五时钟信号传输至级联信号输出端CR。
第十六晶体管M16的控制极与上拉节点PU耦接，第十六晶体管M16的第一极与第六时钟信号端CLKF耦接，第十六晶体管M16的第二极与第二信号输出端OUT2耦接。第十六晶体管M16可响应于上拉节点PU的电位以将在第六时钟信号端CLKF处接收的第六时钟信号传输至第二信号输出端OUT2。
第五存储电容C5的一端与上拉节点PU耦接，另一端与第二信号输出端OUT2耦接。
这样一来，除前几级移位寄存器电路以外，第N级移位寄存器电路的第一输入信号端IN1可与第N-j级移位寄存器电路的级联信号输出端CR耦接，j为小于N的正整数，且例如可设定为1～4。
在一些实施例中，栅极驱动电路中位于奇数级位置的移位寄存器电路和位于偶数级位置的移位寄存器电路具有不同的电路结构。
在一些示例中，移位寄存器电路的控制子电路103包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034，且与第二存储单元1034耦接的第二输入信号端IN2与在前的移位寄存器电路的级联信号输出端CR耦接。例如，第N级移位寄存器电路的第二输入信号端IN2与第N-7级移位寄存器电路的级联信号输出端CR耦接。
在另一些示例中，移位寄存器电路的控制子电路103包括第三释放单元1035、第三存储单元1036和第四存储单元1037，且与第二存储单元1034耦接的第二输入信号端IN2与在前的移位寄存器电路的级联信号输出端CR耦接。例如，第N级移位寄存器电路的第二输入信号端IN2与第N-4级移位寄存器电路的级联信号输出端CR耦接。
基于上述的两种示例，在移位寄存器电路位于栅极驱动电路中的奇数级位置的情况下，移位寄存器电路的结构为图13所示的结构。在移位寄存器电路位于栅极驱动电路中的偶数级位置的情况下，如图14所示，第一时钟信号端CLKA和第五时钟信号端CLKE可以为同一个信号端。也就是说，第一输出信号端OUT1输出的第一输出信号和级联信号输出端CR输出的级联输出信号为同一个时钟信号。
在另一些实施例中，栅极驱动电路中位于奇数级位置的移位寄存器电路和位于偶数级位置的移位寄存器电路具有不同的电路结构。
在一些示例中，移位寄存器电路的控制子电路103包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034，且与第二存储单元1034耦接的第二输入信号端IN2与在前的移位寄存器电路的级联信号输出端CR耦接。例如，第N级移位寄存器电路的第二输入信号端IN2与第N-7级移位寄存器电路的级联信号输出端CR耦接。
在另一些示例中，移位寄存器电路的控制子电路103包括第三释放单元1035、第三存储单元1036和第四存储单元1037，且与第二存储单元1034耦接的第二输入信号端IN2与在前的移位寄存器电路的级联信号输出端CR耦接。例如，第N级移位寄存器电路的第二输入信号端IN2与第N-4级移位寄存器电路的级联信号输出端CR耦接。
基于上述的两种示例，如图15A所示，在移位寄存器电路位于栅极驱动电路中的奇数级位置的情况下，移位寄存器电路的结构相对于图13所示的结构，输出子电路102还与辅助级联信号输出端CR’耦接。在此情况下，移位寄存器电路除了包括第十五晶体管M15、第十六晶体管M16和第五存储电容C5之外，还包括第十七晶体管M17。第十七晶体管M17的控制极与上拉节点PU耦接，第十七晶体管M17的第一极与第一时钟信号端CLKA耦接，第十七晶体管M17的第二极与辅助级联信号输出端CR’耦接。第十七晶体管M17可响应于上拉节点PU的电位以将在第一时钟信号端CLKA处接收的第一时钟信号传输至辅助级联信号输出端CR’。也就是说，第一输出信号端OUT1输出的第一输出信号和辅助级联信号输出端CR’输出的辅助级联输出信号为同一个时钟信号。
如图15B所示，在移位寄存器电路位于栅极驱动电路中的偶数级位置的情况下，移位寄存器电路的结构相对于图13所示的结构，省略了第五时钟信号端CLKE和级联信号输出端CR以及与其耦接的第十五晶体管M15。由此可知，栅极驱动电路中位于偶数级位置的移位寄存器电路的级联信号输出端CR可以被上一个位于奇数级位置的移位寄存器电路的辅助级联信号输出端CR’取代。
应当理解的是，虽然图13至图15B是以图10和图12A所示的实施例为基础进行示意的，但其也可以以图6和图8A所示的实施例为基础进行示意，只要将控制子电路103的结构进行相应的修改即可。
在一些实施例中，如图16所示，移位寄存器电路RS还包括下拉子电路104、第一降噪子电路105和第二降噪子电路106。
下拉子电路104与第二电压信号端VDD、第一电压信号端VGL1、上拉节点PU和下拉节点PD耦接，被配置为在第二电压信号端VDD处接收的第二电压信号的控制下，将第二电压信号传输至下拉节点PD，以及在上拉节点PU的电位的控制下，将在第一电压信号端VGL1处接收的第一电压信号传输至下拉节点PD。
第一降噪子电路105与下拉节点PD、上拉节点PU和第一电压信号端VGL1耦接，被配置为在下拉节点PD的电位的控制下，将第一电压信号传输至上拉节点PU，以对上拉节点PU进行降噪。
第二降噪子电路106与下拉节点PD、第一信号输出端OUT1和第三电压信号端VGL2耦接，被配置为在下拉节点PD的电位的控制下，将在第三电压信号端VGL2处接收的第三电压信号传输至第一信号输出端OUT1，以对第一信号输出端OUT1进行降噪。
需要说明的是：第三电压信号端VGL2被配置为传输直流低电位信号(例如低于或等于时钟信号的低电位部分)。例如，第三电压信号端VGL2接地。这里将该直流低电位信号称为第三电压信号。以下各个实施例与此相同，不再赘述。此外，第一电压信号端VGL1和第三电压信号端VGL2可以是同一信号端，也可以是不同的信号端，但二者的作用都是为了提供非工作电位。
在一些示例中，如图17所示，下拉子电路104包括第十八晶体管M18、第十九晶体管M19、第二十晶体管M20和第二十一晶体管M21。
第十八晶体管M18的控制极和第一极与第二电压信号端VDD耦接，第十八晶体管M18的第二极与下拉控制节点PC耦接。第十八晶体管M18可响应于在第二电压信号端VDD处接收的第二电压信号以将第二电压信号传输至下拉控制节点PC。
第十九晶体管M19的控制极与下拉控制节点PC耦接，第十九晶体管M19的第一极与第二电压信号端VDD耦接，第十九晶体管M19的第二极与下拉节点PD耦接。第十九晶体管M19可响应于下拉控制节点PC的电位以将第二电压信号传输至下拉节点PD。
第二十晶体管M20的控制极与上拉节点PU耦接，第二十晶体管M20的第一极与第一电压信号端VGL1耦接，第二十晶体管M20的第二极与下拉控制节点PC耦接。第二十晶体管M20可响应于上拉节点PU的电位以将在第一电压信号端VGL1处接收的第一电压信号传输至下拉控制节点PC。
第二十一晶体管M21的控制极与上拉节点PU耦接，第二十一晶体管M21的第一极与第一电压信号端VGL1耦接，第二十一晶体管M21的第二极与下拉节点PD耦接。第二十一晶体管M21可响应于上拉节点PU的电位以将在第一电压信号端VGL1处接收的第一电压信号传输至下拉节点PD。
在另一些示例中，如图18所示，下拉子电路104包括第二十二晶体管M22和第二十三晶体管M23。
第二十二晶体管M22的控制极和第一极与第二电压信号端VDD耦接，第二十二晶体管M22的第二极与下拉节点PD耦接。第二十二晶体管M22可响应于在第二电压信号端VDD处接收的第二电压信号以将第二电压信号传输至下拉节点PD。
第二十三晶体管M23的控制极与上拉节点PU耦接，第二十三晶体管M23的第一极与第一电压信号端VGL1耦接，第二十三晶体管M23的第二极与下拉节点PD耦接。第二十三晶体管M23可响应于上拉节点PU的电位以将在第一电压信号端VGL1处接收的第一电压信号传输至下拉节点PD。
在一些示例中，如图17和图18所示，第一降噪子电路105包括第二十四晶体管M24。第二十四晶体管M24的控制极与下拉节点PD耦接，第二十四晶体管M24的第一极与第一电压信号端VGL1耦接，第二十四晶体管M24的第二极与上拉节点PU耦接。第二十四晶体管M24可响应于下拉节点PD的电位以将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU。
在一些示例中，如图17和图18所示，第二降噪子电路106包括第二十五晶体管M25。第二十五晶体管M25的控制极与下拉节点PD耦接，第二十五晶体管M25的第一极与第三电压信号端VGL2耦接，第二十五晶体管M25的第二极与第一信号输出端OUT1耦接。第二十五晶体管M25可响应于下拉节点PD的电位以将在第三电压信号端VGL2处接收的第三电压信号传输至第一信号输出端OUT1。
在一些示例中，如图17和图18所示，第二降噪子电路106还与级联信号输出端CR、第二信号输出端OUT2和第一电压信号端VGL1耦接。在此情况下，第二降噪子电路106还包括第二十六晶体管M26和第二十七晶体管M27。
第二十六晶体管M26的控制极与下拉节点PD耦接，第二十六晶体管M26的第一极与第一电压信号端VGL1耦接，第二十六晶体管M26的第二极与级联信号输出端CR耦接。第二十六晶体管M26可响应于下拉节点PD的电位以将在第一电压信号端VGL1处接收的第一电压信号传输至级联信号输出端CR，以对级联信号输出端CR进行降噪。
第二十七晶体管M27的控制极与下拉节点PD耦接，第二十七晶体管M27的第一极与第三电压信号端VGL2耦接，第二十七晶体管M27的第二极与第二信号输出端OUT2耦接。第二十七晶体管M27可响应于下拉节点PD的电位以将在第三电压信号端VGL2处接收的第三电压信号传输至第二信号输出端OUT2，以对第二信号输出端OUT2进行降噪。
在移位寄存器电路的输出子电路102还与辅助级联信号输出端CR’耦接的情况下，如图19所示，第二降噪子电路106还包括第二十八晶体管M28。第二十八晶体管M28的控制极与下拉节点PD耦接，第二十八晶体管M28的第一极与第一电压信号端VGL1耦接，第二十八晶体管M28的第二极与辅助级联信号输出端CR’耦接。第二十八晶体管M28可响应于下拉节点PD的电位以将在第一电压信号端VGL1处接收的第一电压信号传输至辅助级联信号输出端CR’，以对辅助级联信号输出端CR’进行降噪。
在一些实施例中，如图16所示，移位寄存器电路RS还包括第一复位子电路107和第二复位子电路108。
第一复位子电路107与第一复位信号端RST1、上拉节点PU和第一电压信号端VGL1耦接，被配置为在第一复位信号端RST1处接收的第一复位信号的控制下，将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU。
第二复位子电路108与第二复位信号端RST2、上拉节点PU和第一电压信号端VGL1耦接，被配置为在第二复位信号端RST2处接收的第二复位信号的控制下，将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU。
其中，第二复位信号端RST2可以为与总复位信号线耦接的总复位信号端TRST，该总复位信号线是指与每级移位寄存器电路均耦接的复位信号线，被配置为对所有移位寄存器电路进行复位。
这样一来，第二复位信号提前对当前级移位寄存器电路的上拉节点进行了复位，可以避免在插入黑图像的过程中因当前级移位寄存器电路和其它级移位寄存器电路共用时钟信号线而导致的当前级移位寄存器电路的信号误输出；第二复位信号对其它级移位寄存器电路的上拉节点进行了复位，同样可以避免其它级移位寄存器电路的信号误输出。此外，第二复位信号提前结束了第一时钟信号的输出过程，相当于改变了第一时钟信号的占空比，从而使得栅极驱动电路的占空比可调。
在一些示例中，如图17至图20所示，第一复位子电路107包括第二十九晶体管M29。第二十九晶体管M29的控制极与第一复位信号端RST1耦接，第二十九晶体管M29的第一极与第一电压信号端VGL1耦接，第三十晶体管M30的第二极与上拉节点PU耦接。第二十九晶体管M29可响应于在第一复位信号端RST1处接收的第一复位信号以将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU。
在一些示例中，如图17至图19所示，第二复位子电路108包括第三十晶体管M30。第三十晶体管M30的控制极与第二复位信号端RST2耦接，第三十晶体管M30的第一极与第一电压信号端VGL1耦接，第三十晶体管M30的第二极与上拉节点PU耦接。第三十晶体管M30可响应于在第二复位信号端RST2处接收的第二复位信号以将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU。由于第二复位信号端RST2与总复位信号线耦接，因此第二复位子电路108可以对所有移位寄存器电路同时进行复位。
在另一些示例中，如图20所示，第二复位子电路108包括第三十一晶体管M31和第三十二晶体管M32。
第三十一晶体管M31的控制极与第二复位信号端RST2耦接，第三十一晶体管M31的第一极与第一电压信号端VGL1耦接，第三十一晶体管M31的第二极与第三十二晶体管M32的第一极耦接。第三十一晶体管M31可响应于在第二复位信号端RST2处接收的第二复位信号以将在第一电压信号端VGL1处接收的第一电压信号传输至第三十二晶体管M32的第一极。
第三十二晶体管M32的控制极与第二参考节点PR2耦接，第三十二晶体管M32的第二极与上拉节点PU耦接。第三十二晶体管M32可响应于第二参考节点PR2的电位以将第一电压信号传输至上拉节点PU。其中，第二参考节点PR2可以为第三节点P3或者第六节点P6。
由于第二复位子电路108同时受控于总复位信号和第二参考节点PR2的电位，并且第三节点P3或第六节点P6是用于存储上拉节点PU的工作电位的节点，因此第二复位子电路108可以控制需要复位的移位寄存器电路进行复位。
在一些实施例中，如图21所示，第二复位子电路108还与辅助第三时钟信号端CLKC’耦接，被配置为在辅助第三时钟信号端CLKC’处接收的辅助第三时钟信号的控制下，将第一电压信号传输至上拉节点PU。
在一些示例中，如图21所示，第二复位子电路108还包括第四十一晶体管M41。第四十一晶体管M41的控制极与辅助第三时钟信号端CLKC’耦接，第四十一晶体管M41的第一极与第一电压信号端VGL1耦接，第四十一晶体管M41的第二极与上拉节点PU耦接。
在一些实施例中，如图22和图23所示，移位寄存器电路RS还包括补偿子电路109。该补偿子电路109与第七时钟信号端CLKG、第七节点P7和上拉节点PU耦接，被配置为在第七时钟信号端CLKG处接收的第七时钟信号的控制下，将第七节点P7的电位传输至上拉节点PU。
在一些示例中，如图24A和图25A所示，补偿子电路109包括第三十三晶体管M33。第三十三晶体管M33的控制极与第七时钟信号端CLKG耦接，第三十三晶体管M33的第一极与第七节点P7耦接，第三十三晶体管M33的第二极与上拉节点PU耦接。第三十三晶体管M33可响应于在第七时钟信号端CLKG处接收的第七时钟信号以将第七节点P7的电位传输至上拉节点PU。
在另一些示例中，如图24B和图25B所示，补偿子电路109还与第二控制信号端VC2、第一输入信号端IN1和第一电压信号端VGL1耦接。在此情况下，补偿子电路109还包括第三十四晶体管M34、第三十五晶体管M35和第六存储电容C6。
第三十四晶体管M34的控制极与第二控制信号端VC2耦接，第三十四晶体管M34的第一极与第一输入信号端IN1耦接，第三十四晶体管M34的第二极与第八节点P8耦接。第三十四晶体管M34可响应于在第二控制信号端VC2处接收的第二控制信号以将在第一输入信号端IN1处接收的第一输入信号传输至第八节点P8。
第三十五晶体管M35的控制极与第八节点P8耦接，第三十五晶体管M35的第一极与第七时钟信号端CLKG耦接，第三十五晶体管M35的第二极与第七节点P7耦接。第三十五晶体管M35可响应于第八节点P8的电位以将在第七时钟信号端CLKG处接收的第七时钟信号传输至第七节点P7。
第六存储电容C6的一端与第八节点P8耦接，另一端与第一电压信号端VGL1耦接。
需要说明的是：第七节点P7的电位可以由对应的信号端提供。示例的，第七节点P7的电位可以在第三十五晶体管M35导通时由第七时钟信号端CLKG提供。或者，第七节点P7的电位也可以通过与其它移位寄存器电路的第七节点P7的电位共用而得到。示例的，在栅极驱动电路中，位于奇数级的移位寄存器电路的第七节点P7的电位由第七时钟信号端CLKG提供，位于偶数级的移位寄存器电路的第七节点P7的电位与其上一个移位寄存器电路的第七节点P7的电位共用。
其中，第二控制信号端VC2传输的第二控制信号被配置为触发移位寄存器电路的随机补偿功能。即，补偿子电路109响应于第二控制信号而对显示面板100的像素驱动电路20输出用于随机补偿的扫描信号。这里，随机补偿是指区别于逐行顺序补偿的外部补偿方法。
这样一来，第三十四晶体管M34可响应于第二控制信号以将第一输入信号传输至第八节点P8，第三十五晶体管M35和第三十三晶体管M33可在第八节点P8的电位以及第七时钟信号的控制下，将第七时钟信号传输至上拉节点PU，使得上拉节点PU处于工作电位，从而使得输出子电路102输出第一扫描信号和第二扫描信号，以实现对显示面板100的像素驱动电路20的随机补偿功能。
在一些实施例中，移位寄存器电路的各个子电路还可以具有防漏电功能。如图22所示，移位寄存器电路还包括第一电位提升子电路110、第二电位提升子电路111、第三电位提升子电路112和第四电位提升子电路113。或者，如图23所示，移位寄存器电路还包括第一电位提升子电路110、第二电位提升子电路111和第五电位提升子电路114。
第一电位提升子电路110与上拉节点PU、第二电压信号端VDD和第九节点P9耦接，被配置为在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，以降低与第九节点P9耦接的晶体管的漏电流。
第二电位提升子电路11与第八节点P8、第二电压信号端VDD和第十节点P10耦接，被配置为在第八节点P8的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十节点P10，以降低与第十节点P10耦接的晶体管的漏电流。
第三电位提升子电路112与第三节点P3、第二电压信号端VDD和第十一节点P11耦接，被配置为在第三节点P3的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十一节点P11，以降低与第十一节点P11耦接的晶体管的漏电流。
第四电位提升子电路113与第四节点P4、第二电压信号端VDD和第十二节点P12耦接，被配置为在第四节点P4的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十二节点P12，以降低与第十二节点P12耦接的晶体管的漏电流。
第五电位提升子电路114与第六节点P6、第二电压信号端VDD和第十三节点P13耦接，被配置为在第六节点P6的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十三节点P13，以降低与第十三节点P13耦接的晶体管的漏电流。
在一些示例中，如图26A、图27A和图28A所示，第一电位提升子电路110包括第三十六晶体管M36。第三十六晶体管M36的控制极与上拉节点PU耦接，第三十六晶体管M36的第一极与第二电压信号端VDD耦接，第三十六晶体管M36的第二极与第九节点P9耦接。第三十六晶体管M36可响应于上拉节点PU的电位以将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9。
在一些示例中，如图26A、图27A和图28A所示，第二电位提升子电路111包括第三十七晶体管M37。第三十七晶体管M37的控制极与第八节点P8耦接，第三十七晶体管M37的第一极与第二电压信号端VDD耦接，第三十七晶体管M37的第二极与第十节点P10耦接。第三十七晶体管M37可响应于第八节点P8的电位以将在第二电压信号端VDD接收的第二电压信号传输至第十节点P10。
在一些示例中，如图26A所示，第三电位提升子电路112包括第三十八晶体管M38。第三十八晶体管M38的控制极与第三节点P3耦接，第三十八晶体管M38的第一极与第二电压信号端VDD耦接，第三十八晶体管M38的第二极与第十一节点P11耦接。第三十八晶体管M38可响应于第三节点P3的电位以将在第二电压信号端VDD接收的第二电压信号传输至第十一节点P11。
在一些示例中，如图26A所示，第四电位提升子电路113包括第三十九晶体管M39。第三十九晶体管M39的控制极与第四节点P4耦接，第三十九晶体管M39的第一极与第二电压信号端VDD耦接，第三十九晶体管M39的第二极与第十二节点P12耦接。第三十九晶体管M39可响应于第四节点P4的电位以将在第二电压信号端VDD接收的第二电压信号传输至第十二节点P12。
在一些示例中，如图27A和图28A所示，第五电位提升子电路114包括第四十晶体管M40。第四十晶体管M40的控制极与第六节点P6耦接，第四十晶体管M40的第一极与第二电压信号端VDD耦接，第四十晶体管M40的第二极与第十三节点P13耦接。第四十晶体管M40可响应于第六节点P6的电位以将在第二电压信号端VDD接收的第二电压信号传输至第十三节点P13。
下面结合图26A至图28B对移位寄存器电路的防漏电机理进行示例性的说明。
在一些示例中，如图26A、图27A和图28A所示，补偿子电路109的第三十三晶体管M33可以采用晶体管M33a和晶体管M33b替代。晶体管M33a的控制极与晶体管M33b的控制极均与第七时钟信号端CLKG耦接，晶体管M33a的第一极与第七节点P7耦接，晶体管M33a的第二极与晶体管M33b的第一极和第九节点P9耦接，晶体管M33b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M33b的第一极和第二极均处于高电位，从而可以降低晶体管M33b的漏电流。
在上述补偿子电路109和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图26B、图27B和图28B所示，位于偶数级的移位寄存器电路的补偿子电路109可以仍采用第三十三晶体管M33，且该第三十三晶体管M33的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第三十三晶体管M33的第一极和第二极均处于高电位，从而可以降低第三十三晶体管M33的漏电流。
在一些示例中，如图26A、图27A和图28A所示，输入子电路101的第十三晶体管M13可以采用晶体管M13a和晶体管M13b替代。晶体管M13a的控制极与晶体管M13b的控制极均与第一输入信号端IN1耦接，晶体管M13a的第一极与第一输入信号端IN1耦接，晶体管M13a的第二极与晶体管M13b的第一极和第九节点P9耦接，晶体管M13b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M13b的第一极和第二极均处于高电位，从而可以降低晶体管M13b的漏电流。
在上述输入子电路101和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图26B、图27B和图28B所示，位于偶数级的移位寄存器电路的输入子电路101可以仍采用第十三晶体管M13，且该第十三晶体管M13的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第十三晶体管M13的第一极和第二极均处于高电位，从而可以降低第十三晶体管M13的漏电流。
在一些示例中，如图26A所示，控制子电路103的第一晶体管M1可以采用晶体管M1a和晶体管M1b替代。晶体管M1a的控制极与晶体管M1b的控制极均与第二时钟信号端CLKB耦接，晶体管M1a的第一极与第一节点P1耦接，晶体管M1a的第二极与晶体管M1b的第一极和第九节点P9耦接，晶体管M1b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M1b的第一极和第二极均处于高电位，从而可以降低晶体管M1b的漏电流。
在上述控制子电路103和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图26B所示，位于偶数级的移位寄存器电路的控制子电路103可以仍采用第一晶体管M1，且该第一晶体管M1的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第一晶体管M1的第一极和第二极均处于高电位，从而可以降低第一晶体管M1的漏电流。
在一些示例中，如图26A所示，控制子电路103的第二晶体管M2可以采用晶体管M2a和晶体管M2b替代。晶体管M2a的控制极与晶体管M2b的控制极均与第三时钟信号端CLKC耦接，晶体管M2a的第一极与第二节点P2耦接，晶体管M2a的第二极与晶体管M2b的第一极和第九节点P9耦接，晶体管M2b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M2b的第一极和第二极均处于高电位，从而可以降低晶体管M1b的漏电流。
在上述控制子电路103和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图26B所示，位于偶数级的移位寄存器电路的控制子电路103可以仍采用第二晶体管M2，且该第二晶体管M2的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第二晶体管M2的第一极和第二极均处于高电位，从而可以降低第二晶体管M2的漏电流。
在一些示例中，如图27A和图28A所示，控制子电路103的第八晶体管M8可以采用晶体管M8a和晶体管M8b替代。晶体管M8a的控制极与晶体管M8b的控制极均与第三时钟信号端CLKC耦接，晶体管M8a的第一极与第五节点P5耦接，晶体管M8a的第二极与晶体管M8b的第一极和第九节点P9耦接，晶体管M8b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M8b的第一极和第二极均处于高电位，从而可以降低晶体管M8b的漏电流。
在上述控制子电路103和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图27B和图28B所示，位于偶数级的移位寄存器电路的控制子电路103可以仍采用第八晶体管M8，且该第八晶体管M8的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第八晶体管M8的第一极和第二极均处于高电位，从而可以降低第八晶体管M8的漏电流。
在一些示例中，如图26A、图27A和图28A所示，第一复位子电路107的第二十九晶体管M29可以采用晶体管M29a和晶体管M29b替代。晶体管M29a的控制极与晶体管M29b的控制极均与第一复位信号端RST1耦接，晶体管M29a的第一极与第一电压信号端VGL1耦接，晶体管M29a的第二极与晶体管M29b的第一极和第九节点P9耦接，晶体管M29b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M29b的第一极和第二极均处于高电位，从而可以降低晶体管M29b的漏电流。
在上述第一复位子电路107和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图26B、图27B和图28B所示，位于偶数级的移位寄存器电路的第一复位子电路107可以仍采用第二十九晶体管M29，且该第二十九晶体管M29的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第二十九晶体管M29的第一极和第二极均处于高电位，从而可以降低第二十九晶体管M29的漏电流。
在一些示例中，如图26A、图27A和图28A所示，第二复位子电路108的第三十晶体管M30可以采用晶体管M30a和晶体管M30b替代。晶体管M30a的控制极与晶体管M30b的控制极均与第二复位信号端RST2耦接，晶体管M30a的第一极与第一电压信号端VGL1耦接，晶体管M30a的第二极与晶体管M30b的第一极和第九节点P9耦接，晶体管M0b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M30b的第一极和第二极均处于高电位，从而可以降低晶体管M30b的漏电流。
在上述第二复位子电路108和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图26B、图27B和图28B所示，位于偶数级的移位寄存器电路的第二复位子电路108可以仍采用第三十晶体管M30，且该第三十晶体管M30的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第三十晶体管M30的第一极和第二极均处于高电位，从而可以降低第三十晶体管M30的漏电流。
在一些示例中，如图28A所示，第二复位子电路108包括两条支路，一条支路的第三十晶体管M30可以采用晶体管M30a和晶体管M30b替代，另一条支路的第四十一晶体管M41可以采用晶体管M41a和晶体管M41b替代。晶体管M30a的控制极与晶体管M30b的控制极均与第二复位信号端RST2耦接，晶体管M30a的第一极与第一电压信号端VGL1耦接，晶体管M30a的第二极与晶体管M30b的第一极和第九节点P9耦接，晶体管M30b的第二极与上拉节点PU耦接。晶体管M41a的控制极与晶体管M41b的控制极均与第三时钟信号端CLKC耦接，晶体管M41a的第一极与第一电压信号端VGL1耦接，晶体管M41a的第二极与晶体管M41b的第一极和第九节点P9耦接，晶体管M41b’的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M30b的第一极和第二极均处于高电位，并且晶体管M41b的第一极和第二极也均处于高电位，从而可以降低晶体管M30b和晶体管41b的漏电流。
在上述第二复位子电路108和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图28B所示，位于偶数级的移位寄存器电路的第二复位子电路108可以仍采用第三十晶体管M30和第四十一晶体管M41，且该第三十晶体管M30的第一极和第二极分别与第九节点P9和上拉节点PU耦接，该第四十一晶体管M41的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第三十晶体管M30的第一极和第二极均处于高电位，第四十一晶体管M41的第一极和第二极也均处于高电位，从而可以降低第三十晶体管M30和第四十一晶体管M41的漏电流。
在一些示例中，如图26A、图27A和图28A所示，第一降噪子电路105的第二十四晶体管M24可以采用晶体管M24a和晶体管M224替代。晶体管M24a的控制极与晶体管M24b的控制极均与下拉节点PD耦接，晶体管M24a的第一极与第一电压信号端VGL1耦接，晶体管M24a的第二极与晶体管M24b的第一极和第九节点P9耦接，晶体管M24b的第二极与上拉节点PU耦接。在此情况下，第一电位提升子电路110中的第三十六晶体管M36在上拉节点PU的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第九节点P9，使得晶体管M24b的第一极和第二极均处于高电位，从而可以降低晶体管M24b的漏电流。
在上述第一降噪子电路105和第一电位提升子电路110的结构应用于栅极驱动电路中位于奇数级的移位寄存器电路的情况下，如图26B、图27B和图28B所示，位于偶数级的移位寄存器电路的第一降噪子电路105可以仍采用第二十四晶体管M24，且该第二十四晶体管M24的第一极和第二极分别与第九节点P9和上拉节点PU耦接。也就是说，位于偶数级的移位寄存器电路与位于奇数级的移位寄存器电路共用第九节点P9。因此，位于偶数级的移位寄存器电路中的第二十四晶体管M24的第一极和第二极均处于高电位，从而可以降低第二十四晶体管M24的漏电流。
在一些示例中，如图26A、图27A和图28A所示，补偿子电路109的第三十四晶体管M34可以采用晶体管M34a和晶体管M34b替代。晶体管M34a的控制极与晶体管M34b的控制极均与第二控制信号端VC2耦接，晶体管M34a的第一极与第一输入信号端IN1耦接，晶体管M34a的第二极与晶体管M34b的第一极和第十节点P10耦接，晶体管M34b的第二极与第八节点P8耦接。在此情况下，第二电位提升子电路111中的第三十七晶体管M37在第八节点P8的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十节点P10，使得晶体管M34b的第一极和第二极均处于高电位，从而可以降低晶体管M34b的漏电流。
在一些示例中，如图26A所示，控制子电路103的第三晶体管M3可以采用晶体管M3a和晶体管M3b替代。晶体管M3a的控制极与晶体管M3b的控制极均与第一输入信号端IN1耦接，晶体管M3a的第一极与第一输入信号端IN1耦接，晶体管M3a的第二极与晶体管M3b的第一极和第十一节点P11耦接，晶体管M3b的第二极与第三节点P3耦接。在此情况下，第三电位提升子电路112中的第三十八晶体管M38在第三节点P3的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十一节点P11，使得晶体管M3b的第一极和第二极均处于高电位，从而可以降低晶体管M3b的漏电流。
在一些示例中，如图26A所示，控制子电路103的第五晶体管M5可以采用晶体管M5a和晶体管M5b替代。晶体管M5a的控制极与晶体管M5b的控制极均与第一复位信号端RST1耦接，晶体管M5a的第一极与第一电压信号端VGL1耦接，晶体管M5a的第二极与晶体管M5b的第一极和第十一节点P11耦接，晶体管M5b的第二极与第三节点P3耦接。在此情况下，第三电位提升子电路112中的第三十八晶体管M38在第三节点P3的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十一节点P11，使得晶体管M5b的第一极和第二极均处于高电位，从而可以降低晶体管M5b的漏电流。
在一些示例中，如图26A所示，控制子电路103的第六晶体管M6可以采用晶体管M6a和晶体管M6b替代。晶体管M6a的控制极与晶体管M6b的控制极均与第四时钟信号端CLKD耦接，晶体管M6a的第一极与第二输入信号端IN2耦接，晶体管M6a的第二极与晶体管M6b的第一极和第十二节点P12耦接，晶体管M6b的第二极与第四节点P4耦接。在此情况下，第四电位提升子电路113中的第三十九晶体管M39在第四节点P4的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十二节点P12，使得晶体管M6b的第一极和第二极均处于高电位，从而可以降低晶体管M6b的漏电流。
在一些示例中，如图27A和图28A所示，控制子电路103的第九晶体管M9可以采用晶体管M9a和晶体管M9b替代。晶体管M9a的控制极与晶体管M9b的控制极均与第一输入信号端IN1耦接，晶体管M3a的第一极与第一输入信号端IN1耦接，晶体管M9a的第二极与晶体管M9b的第一极和第十三节点P13耦接，晶体管M9b的第二极与第六节点P6耦接。在此情况下，第五电位提升子电路114中的第四十体管M40在第六节点P6的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十三节点P13，使得晶体管M9b的第一极和第二极均处于高电位，从而可以降低晶体管M9b的漏电流。
在一些示例中，如图27A和图28A所示，控制子电路103的第十一晶体管M11可以采用晶体管M11a和晶体管M11b替代。晶体管M11a的控制极与晶体管M11b的控制极均与第一复位信号端RST1耦接，晶体管M11a的第一极与第一电压信号端VGL1耦接，晶体管M11a的第二极与晶体管M11b的第一极和第十三节点P13耦接，晶体管M11b的第二极与第六节点P6耦接。在此情况下，第五电位提升子电路114中的第四十体管M40在第六节点P6的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十三节点P13，使得晶体管M11b的第一极和第二极均处于高电位，从而可以降低晶体管M11b的漏电流。
在一些示例中，如图27A和图28A所示，控制子电路103的第十二晶体管M12可以采用晶体管M12a和晶体管M12b替代。晶体管M12a的控制极与晶体管M12b的控制极均与第四时钟信号端CLKD耦接，晶体管M12a的第一极与第二输入信号端IN2耦接，晶体管M12a的第二极与晶体管M12b的第一极和第十三节点P13耦接，晶体管M12b的第二极与第六节点P6耦接。在此情况下，第五电位提升子电路114中的第四十体管M40在第六节点P6的电位的控制下，将在第二电压信号端VDD接收的第二电压信号传输至第十三节点P13，使得晶体管M12b的第一极和第二极均处于高电位，从而可以降低晶体管M12b的漏电流。
需要说明的是：本公开的实施例所提供的移位寄存器电路中的晶体管均可以采用上述的方式来实现其防漏电功能，这里不再一一列举。
在移位寄存器电路位于栅极驱动电路的奇数级位置的情况下，如图26A至图28B所示，第一降噪子电路105还可以包括与晶体管M24a并联的晶体管M24a’以及与晶体管24b并联的晶体管M24b’。也就是说，晶体管M24a和晶体管M24b所在支路的功能与晶体管M24a’和晶体管M24b’所在支路的功能相同，因此二者可实现独立工作，从而在一支路出现故障时能够确保另一支路的正常工作。
需要说明的是：与晶体管M24a和晶体管M24b不同的是，晶体管M24a’和晶体管M24b’的控制极与一辅助下拉节点PD’耦接，该辅助下拉节点PD’可以与该移位寄存器电路的下一个位于偶数级位置的移位寄存器电路的下拉节点PD(N+1)耦接。
在移位寄存器电路位于栅极驱动电路的偶数级位置的情况下，如图26A至图28B所示，第一降噪子电路105还可以包括与第二十四晶体管M24并联的晶体管M24’。也就是说，第二十四晶体管M24所在支路的功能与晶体管M24’所在支路的功能相同，因此二者可实现独立工作，从而在一支路出现故障时能够确保另一支路的正常工作。
需要说明的是：与第二十四晶体管M24不同的是，晶体管M24’的控制极与一辅助下拉节点PD’耦接，该辅助下拉节点PD’可以与该移位寄存器电路的上一个位于奇数级位置的移位寄存器电路的下拉节点PD(N-1)耦接。
在一些实施例中，如图26A至图28B所示，第二降噪子电路106还可以包括与第二十五晶体管M25并联的晶体管M25’，与第二十六晶体管M26并联的晶体管M26’，以及与第二十七晶体管M27并联的晶体管M27’。这样一来，第二十五晶体管M25和晶体管M25’，第二十六晶体管M26和晶体管M26’，以及第二十七晶体管M27和晶体管M27’即可分别实现独立工作，从而在一晶体管出现故障时能够确保另一晶体管的正常工作。
本公开的实施例提供的移位寄存器电路RS中所采用的晶体管可以为薄膜晶体管(Thin Film Transistor，TFT)、场效应晶体管(Field Effect Transistor，FET)或者其它具有相同特性的开关器件，本公开的实施例均以薄膜晶体管为例进行说明。
此外，本公开的实施例中所有晶体管均以N型晶体管为例进行说明。但应理解的是，本公开的实施例包括但不限于此。例如，本公开的实施例所提供的一个或多个晶体管也可以采用P型晶体管，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极进行连接，并使相应的电压端提供对应的高电位电压或者低电位电压即可。
需要说明的是：本公开的实施例中所述的晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极和漏极在结构上是对称的，因此本公开的实施例中的晶体管的第一极和第二极可以是没有区别的。在一些示例中，晶体管为P型晶体管，晶体管的第一极为源极、第二极为漏极；在另一些示例中，晶体管为N型晶体管，晶体管的第一极为漏极、第二极为源极。
在本公开的实施例提供的电路中，上拉节点PU、下拉节点PD、以及其它各个节点并非表示实际存在的部件，而是表示电路连接关系中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
在本公开的一些实施例中，存储电容可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器件的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。在本公开的另一些实施例中，存储电容也可以是晶体管之间的寄生电容，或者通过晶体管本身与其它器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
在本公开的一些实施例中，上述控制子电路103还包括与第一晶体管M1并联的一个或多个晶体管。即，所述一个或多个晶体管中的每个的控制极与该第一晶体管M1的控制极耦接至同一个第一输入信号端IN1，所述一个或多个晶体管中的每个的第一极与该第一晶体管M1的第一极耦接至同一个第一输入信号端IN1，所述一个或多个晶体管中的每个的第二极与该第一晶体管M1的第二极耦接至同一个第二节点P2。以这样的方式，所述一个或多个晶体管中的每个实现与第一晶体管M1相同的功能，具体原理不再赘述。此外，其它晶体管也可以按照与第一晶体管M1相同的方式并联一个或多个晶体管，本公开的实施例对此不作限定。
在本公开的实施例提供的移位寄存器电路RS中，各个子电路的具体实现方式不限于上述方式，只需能够保证实现相应的功能即可。上述示例并不能限制本公开的保护范围。在实际应用中，本领域技术人员可以根据情况选择使用或不使用上述各个子电路中的一个或多个，基于上述各个子电路的各种组合变型均不脱离本公开的原理，这里对此不再赘述。
本公开的实施例中，“工作电位”是指能够使得其包括的被操作晶体管被导通的电位，“非工作电位”是指不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电位。根据移位寄存器电路中的晶体管的类型(N型或P型)等因素，工作电位可以比非工作电位高或者低。通常，移位寄存器电路在工作过程中使用方波脉冲信号，工作电位对应于该方波脉冲信号的方波脉冲部分的电位，而非工作电位则对应于非方波脉冲部分的电位。
本公开的实施例还提供了一种栅极驱动电路10，如图29A和图29B所示，包括多个级联的如上的移位寄存器电路RS。
第N级移位寄存器电路RS(N)的级联信号输出端CR与第N+k级移位寄存器电路RS(N+k)的第一输入信号端IN1耦接，第N+k级移位寄存器电路RS(N+k)的级联信号输出端CR与第N级移位寄存器电路RS(N)的第一复位信号端RST1耦接，从而形成栅极驱动电路10的级联结构。需要说明的是：栅极驱动电路10的级联方式不限于此，具体可根据实际需要设计。
在一些实施例中，移位寄存器电路的结构参考图5至图8B所示。在此情况下，如图29A所示，第N级移位寄存器电路RS(N)的级联信号输出端CR与第N+2级移位寄存器电路RS(N+2)的第一输入信号端IN1耦接，第N+2级移位寄存器电路RS(N+2)的级联信号输出端CR与第N级移位寄存器电路RS(N)的第一复位信号端RST1耦接。前两级移位寄存器电路的第一输入信号端IN1与第一起始信号线耦接。第4i+5级移位寄存器电路RS(4i+1)的第二输入信号端IN2与第4i+1级移位寄存器电路RS(4i+1)的上拉节点PU耦接。前四级移位寄存器电路的第二输入信号端IN2与第二起始信号线耦接。此外，所有移位寄存器电路的第二复位信号端RST2均与总复位信号线耦接。总复位信号线被配置为传输第二复位信号，移位寄存器电路在接收到第二复位信号后切换为非工作状态。
示例的，第一级移位寄存器电路RS(1)的级联信号输出端CR与第三级移位寄存器电路RS(3)的第一输入信号端IN1耦接，第二级移位寄存器电路RS(2)的级联信号输出端CR与第四级移位寄存器电路RS(4)的第一输入信号端IN1耦接。第一级移位寄存器电路RS(1)和第二级移位寄存器电路RS(2)的第一输入信号端IN1均与第一起始信号线耦接。第一级移位寄存器电路RS(1)的第一复位信号端RST1与第三级移位寄存器电路RS(3)的级联信号输出端CR耦接，第二级移位寄存器电路RS(2)的第一复位信号端RST1与第四级移位寄存器电路RS(4)的级联信号输出端CR耦接。第5级移位寄存器电路RS(5)的第二输入信号端IN2与第1级移位寄存器电路RS(1)的上拉节点PU耦接，第6级移位寄存器电路RS(6)的第二输入信号端IN2与第2级移位寄存器电路RS(2)的上拉节点PU耦接。第1级移位寄存器电路RS(1)至第四级移位寄存器电路RS(4)的第二输入信号端IN2均与第二起始信号线耦接。
在另一些实施例中，移位寄存器电路的结构参考图9至图12B所示。在此情况下，如图29B所示，第N级移位寄存器电路RS(N)的级联信号输出端CR与第N+4级移位寄存器电路RS(N+4)的第一输入信号端IN1耦接，第N+4级移位寄存器电路RS(N+4)的级联信号输出端CR与第N级移位寄存器电路RS(N)的第一复位信号端RST1耦接。前四级移位寄存器电路的第一输入信号端IN1与第一起始信号线耦接。第N级移位寄存器电路RS(N)的级联信号输出端CR与第N+7级移位寄存器电路RS(N+7)的第二输入信号端IN2耦接。前七级移位寄存器电路的第二输入信号端IN2与第二起始信号线耦接。
示例的，第一级移位寄存器电路RS(1)的级联信号输出端CR与第五级移位寄存器电路RS(5)的第一输入信号端IN1耦接，第二级移位寄存器电路RS(2)的级联信号输出端CR与第六级移位寄存器电路RS(6)的第一输入信号端IN1耦接，第三级移位寄存器电路RS(3)的级联信号输出端CR与第七级移位寄存器电路RS(7)的第一输入信号端IN1耦接，第四级移位寄存器电路RS(4)的级联信号输出端CR与第八级移位寄存器电路RS(8)的第一输入信号端IN1耦接。第一级移位寄存器电路RS(1)至第四级移位寄存器电路RS(4)的第一输入信号端IN1均与第一起始信号线耦接。
第一级移位寄存器电路RS(1)的第一复位信号端RST1与第五级移位寄存器电路RS(5)的级联信号输出端CR耦接，第二级移位寄存器电路RS(2)的第一复位信号端RST1与第六级移位寄存器电路RS(6)的级联信号输出端CR耦接，第三级移位寄存器电路RS(3)的第一复位信号端RST1与第七级移位寄存器电路RS(7)的级联信号输出端CR耦接，第四级移位寄存器电路RS(4)的第一复位信号端RST1与第八级移位寄存器电路RS(8)的级联信号输出端CR耦接。
第一级移位寄存器电路RS(1)的级联信号输出端CR与第八级移位寄存器电路RS(8)的第二输入信号端IN2耦接，第二级移位寄存器电路RS(2)的级联信号输出端CR与第九级移位寄存器电路RS(9)的第二输入信号端IN2耦接，第三级移位寄存器电路RS(3)的级联信号输出端CR与第十级移位寄存器电路RS(10)的第二输入信号端IN2耦接，第四级移位寄存器电路RS(4)的级联信号输出端CR与第十一级移位寄存器电路RS(11)的第二输入信号端IN2耦接。第1级移位寄存器电路RS(1)至第七级移位寄存器电路RS(7)的第二输入信号端IN2均与第二起始信号线耦接。
在一些实施例中，如图30所示，多个移位寄存器电路分为多个第一移位寄存器电路组A和多个第二移位寄存器电路组B，第一移位寄存器电路组A和第二移位寄存器电路组B交替设置，且第一移位寄存器电路组A中的移位寄存器电路的数量与第二移位寄存器电路组B中的移位寄存器电路的数量相等。
以每4级移位寄存器电路为一个移位寄存器电路组为例，如图30所示，第4i+1级移位寄存器电路的控制子电路103包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034，第4i+2至4i+4级移位寄存器电路的控制子电路103仅包括第一释放单元1031和第二释放单元1032。在此情况下，第4i+2至4i+4级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2分别与第4i+1级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2耦接。当然，第4i+1至第4i+4级移位寄存器电路的控制子电路103也可以均包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034。在此情况下，第4i+1至4i+4级移位寄存器电路的控制子电路103与各自对应的信号端耦接即可。
示例的，如图30所示，第一移位寄存器电路组A的第二时钟信号端CLKB、第三时钟信号端CLKC和第四时钟信号端CLKD分别与第1根第二时钟信号线CLKB1、第1根第三时钟信号线CLKC1和第1根第四时钟信号线CLKD1耦接，第二移位寄存器电路组B的第二时钟信号端CLKB、第三时钟信号端CLKC和第四时钟信号端CLKD分别与第2根第二时钟信号线CLKB2、第2根第三时钟信号线CLKC2和第2根第四时钟信号线CLKD2耦接。其中，第2根第二时钟信号线CLKB2传输的信号相对于第1根第二时钟信号线CLKB1传输的信号具有相位延迟，第2根第三时钟信号线CLKC2传输的信号相对于第1根第三时钟信号线CLKC1传输的信号具有相位延迟，第2根第四时钟信号线CLKD2传输的信号相对于第1根第四时钟信号线CLKD1传输的信号具有相位延迟。也就是说，各个时钟信号线会在其工作时间传输信号至与其耦接的信号端。
在一些实施例中，如图31所示，多个移位寄存器电路分为多个第一移位寄存器电路组A和多个第二移位寄存器电路组B，第一移位寄存器电路组A和第二移位寄存器电路组B交替设置，且第一移位寄存器电路组A中的移位寄存器电路的数量与第二移位寄存器电路组B中的移位寄存器电路的数量相等。
以每8级移位寄存器电路为一个移位寄存器电路组为例，如图31所示，第2i+1级移位寄存器电路的控制子电路103包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034，第2i+2级移位寄存器电路的控制子电路103仅包括第一释放单元1031和第二释放单元1032。在此情况下，第2i+2级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2分别与第2i+1级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2耦接。当然，第2i+1至2i+2级移位寄存器电路的控制子电路103也可以均包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034。在此情况下，第2i+1和2i+2级移位寄存器电路的控制子电路103与各自对应的信号端耦接即可。
示例的，如图31所示，第一移位寄存器电路组A的第三时钟信号端CLKC和第四时钟信号端CLKD分别与第1根第三时钟信号线CLKC1和第1根第四时钟信号线CLKD1耦接，第二移位寄存器电路组B的第三时钟信号端CLKC和第四时钟信号端CLKD分别与第2根第三时钟信号线CLKC2和第2根第四时钟信号线CLKD2耦接，所有移位寄存器电路的第二时钟信号端CLKB均与第二时钟信号线CLKB0耦接。其中，第2根第三时钟信号线CLKC2传输的信号相对于第1根第三时钟信号线CLKC1传输的信号具有相位延迟，第2根第四时钟信号线CLKD2传输的信号相对于第1根第四时钟信号线CLKD1传输的信号具有相位延迟。也就是说，各个时钟信号线会在其工作时间传输信号至与其耦接的信号端。
在一些实施例中，如图32所示，多个移位寄存器电路分为多个第一移位寄存器电路组A、多个第二移位寄存器电路组B和多个第三移位寄存器电路组C，第一移位寄存器电路组A、第二移位寄存器电路组B和第三移位寄存器电路组C依次交替设置，且第一移位寄存器电路组A中的移位寄存器电路的数量、第二移位寄存器电路组B中的移位寄存器电路的数量与第三移位寄存器电路组C中的移位寄存器电路的数量相等。
以每8级移位寄存器电路为一个移位寄存器电路组为例，如图32所示，第2i+1级移位寄存器电路的控制子电路103包括第三释放单元1035、第三存储单元1036和第四存储单元1037，第2i+2级移位寄存器电路的控制子电路103仅包括第三释放单元1035。在此情况下，第2i+2级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2分别与第2i+1级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2耦接。当然，第2i+1至2i+2级移位寄存器电路的控制子电路103也可以均包括第三释放单元1035、第三存储单元1036和第四存储单元1037。在此情况下，第2i+1和2i+2级移位寄存器电路的控制子电路103与各自对应的信号端耦接即可。
示例的，如图32所示，第一移位寄存器电路组A的第三时钟信号端CLKC和第四时钟信号端CLKD分别与第1根第三时钟信号线CLKC1和第1根第四时钟信号线CLKD1耦接，第二移位寄存器电路组B的第三时钟信号端CLKC和第四时钟信号端CLKD分别与第2根第三时钟信号线CLKC2和第2根第四时钟信号线CLKD2耦接，第三移位寄存器电路组C的第三时钟信号端CLKC和第四时钟信号端CLKD分别与第3根第三时钟信号线CLKC3和第3根第四时钟信号线CLKD3耦接。其中，第3根第三时钟信号线CLKC3传输的信号相对于第2根第三时钟信号线CLKC2传输的信号具有相位延迟，第2根第三时钟信号线CLKC2传输的信号相对于第1根第三时钟信号线CLKC1传输的信号具有相位延迟，第3根第四时钟信号线CLKD3传输的信号相对于第2根第四时钟信号线CLKD2传输的信号具有相位延迟，第2根第四时钟信号线CLKD2传输的信号相对于第1根第四时钟信号线CLKD1传输的信号具有相位延迟。也就是说，各个时钟信号线会在其工作时间传输信号至与其耦接的信号端。
在一些实施例中，如图33所示，多个移位寄存器电路分为多个第一移位寄存器电路组A、多个第二移位寄存器电路组B和多个第三移位寄存器电路组C，第一移位寄存器电路组A、第二移位寄存器电路组B和第三移位寄存器电路组C依次交替设置，且第一移位寄存器电路组A中的移位寄存器电路的数量、第二移位寄存器电路组B中的移位寄存器电路的数量与第三移位寄存器电路组C中的移位寄存器电路的数量相等。
以每8级移位寄存器电路为一个移位寄存器电路组为例，如图33所示，第2i+1级移位寄存器电路的控制子电路103包括第三释放单元1035、第三存储单元1036和第四存储单元1037，第2i+2级移位寄存器电路的控制子电路103仅包括第三释放单元1035。在此情况下，第2i+2级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2分别与第2i+1级移位寄存器电路的控制子电路103的第一节点P1和第二节点P2耦接。当然，第2i+1至2i+2级移位寄存器电路的控制子电路103也可以均包括第三释放单元1035、第三存储单元1036和第四存储单元1037。在此情况下，第2i+1和2i+2级移位寄存器电路的控制子电路103与各自对应的信号端耦接即可。
示例的，如图33所示，第一移位寄存器电路组A的第三时钟信号端CLKC、辅助第三时钟信号端CLKC’和第四时钟信号端CLKD分别与第1根第三时钟信号线CLKC1和第3根第三时钟信号线CLKC3以及第1根第四时钟信号线CLKD1耦接，第二移位寄存器电路组B的第三时钟信号端CLKC、辅助第三时钟信号端CLKC’和第四时钟信号端CLKD分别与第2根第三时钟信号线CLKC2和第1根第三时钟信号线CLKC1以及第2根第四时钟信号线CLKD2耦接，第三移位寄存器电路组C的第三时钟信号端CLKC、辅助第三时钟信号端CLKC’和第四时钟信号端CLKD分别与第3根第三时钟信号线CLKC3和第2根第三时钟信号线CLKC2以及第3根第四时钟信号线CLKD3耦接。其中，第3根第三时钟信号线CLKC3传输的信号相对于第2根第三时钟信号线CLKC2传输的信号具有相位延迟，第2根第三时钟信号线CLKC2传输的信号相对于第1根第三时钟信号线CLKC1传输的信号具有相位延迟，第3根第四时钟信号线CLKD3传输的信号相对于第2根第四时钟信号线CLKD2传输的信号具有相位延迟，第2根第四时钟信号线CLKD2传输的信号相对于第1根第四时钟信号线CLKD1传输的信号具有相位延迟。也就是说，各个时钟信号线会在其工作时间传输信号至与其耦接的信号端。
需要说明的是：在本公开的实施例中，栅极驱动电路中各级移位寄存器单元的级联方式以及与系统时钟的连接方式可以为上述方式，也可以为其它连接方式。
下面结合具体的实施方式，对栅极驱动电路10在正常显示的过程中插入黑图像的过程进行详细的描述。
第一种实施方式：
以移位寄存器电路的控制子电路103至少包括第一释放单元1031和第二释放单元1032为例，结合图30所示的栅极驱动电路10的结构，并参考图34所示的时序图对在正常图像的显示过程中插入黑图像的过程进行示例性说明。
需要说明的是：在栅极驱动电路10中，位于第4i+1级位置的移位寄存器电路的控制子电路103包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034，位于第4i+2至4i+4级位置的移位寄存器电路的控制子电路103包括第一释放单元1031、第二释放单元1032、以及第二存储单元1034。本实施例以此为例进行说明。但应清楚的是，位于第4i+1至4i+4级位置的移位寄存器电路可以具有相同的结构，即，均包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034。此外，图34是以第一帧图像显示为例进行示意的，但本公开的实施例不以此为限。
其中，第4i+1级移位寄存器电路的级联信号输出端CR与第4i+3级移位寄存器电路的第一输入信号端IN1耦接，第4i+1级移位寄存器电路的上拉节点PU与第4i+5级移位寄存器电路的第二输入信号端IN2耦接。第4i+2至4i+4级移位寄存器电路的第一节点P1与第4i+1级移位寄存器电路的第一节点P1耦接，第4i+1至4i+4级移位寄存器电路的第二节点P2独立设置。
第一阶段(T1)：
第1083级移位寄存器电路的级联信号输出端CR输出的第五时钟信号作为第1085级移位寄存器电路的第一输入信号，使得第1085级移位寄存器电路开始工作。第1085级移位寄存器电路的输入子电路101将该第一输入信号传输至上拉节点PU，使得上拉节点PU处于高电位，且第1085级移位寄存器电路的控制子电路103将该第一输入信号传输至第三节点P3，使得第三节点P3也处于高电位。由于第三节点P3的电位与上拉节点PU的电位相同，因此第1085级移位寄存器电路的控制子电路103相当于存储了当前的上拉节点PU的电位。
在上拉节点PU的电位的控制下，输出子电路102将第一时钟信号和第五时钟信号分别传输至第一信号输出端OUT1和级联信号输出端CR。第1085级移位寄存器电路的级联信号输出端CR输出的第五时钟信号可以作为第1087级移位寄存器电路的第一输入信号，还可以作为第1083级移位寄存器电路的第一复位信号。
第1084级移位寄存器电路的级联信号输出端CR输出的第五时钟信号作为第1086级移位寄存器电路的第一输入信号，使得第1086级移位寄存器电路开始工作。第1086级移位寄存器电路的输入子电路101将该第一输入信号传输至上拉节点PU，使得上拉节点PU处于高电位，且第1086级移位寄存器电路的控制子电路103将该第一输入信号传输至第三节点P3，使得第三节点P3也处于高电位。同理的，第1086级移位寄存器电路的控制子电路103相当于存储了当前的上拉节点PU的电位。
在上拉节点PU的电位的控制下，输出子电路102将第一时钟信号和第五时钟信号分别传输至第一信号输出端OUT1和级联信号输出端CR。第1086级移位寄存器电路的级联信号输出端CR输出的第五时钟信号可以作为第1088级移位寄存器电路的第一输入信号，还可以作为第1084级移位寄存器电路的第一复位信号。
关于第1087级移位寄存器电路和第1088级移位寄存器电路的工作过程可参考第1085级移位寄存器电路和第1086级移位寄存器电路的工作过程，这里不再赘述。
需要说明的是：在第1087级移位寄存器电路输出第一时钟信号和第五时钟信号的同时，第1089移位寄存器电路的控制子电路103实现了第一输入信号(第三节点P3的电位)的存储，且第1085级移位寄存器电路实现了由第一复位信号触发的复位；在第1088级移位寄存器电路输出第一时钟信号和第五时钟信号的同时，第1090移位寄存器电路的存储子电路103实现了第一输入信号(第三节点P3的电位)的存储，且第1086级移位寄存器电路实现了由第一复位信号触发的复位。
在本阶段，完成了第1085级移位寄存器电路至第1088级移位寄存器电路的信号输出，以及第1087级移位寄存器电路至第1090级移位寄存器电路的第三节点P3的电位存储。
应当理解的是，第1085级移位寄存器电路至第1088级移位寄存器电路输出的第一时钟信号依次传输至显示面板100的第1085～1088行的第一扫描信号线，只要显示面板100的数据信号线提供用于显示正常图像的数据信号，即可使得显示面板100的第1085～1088行实现正常图像的显示。
第二阶段(T2)：
在第1089级移位寄存器电路和第1090级移位寄存器电路的级联信号输出端CR输出第五时钟信号之前，也就是第1087级移位寄存器电路和第1088级移位寄存器电路的第一复位信号到来之前，总复位信号线提供高电位的信号，使得第1087级移位寄存器电路至第1090级移位寄存器电路的第二复位信号端RST2接收到高电位的第二复位信号，以将其上拉节点PU的电位拉低。即，第1087级移位寄存器电路至第1090级移位寄存器电路处于非工作状态。
与第1级移位寄存器电路至第4级移位寄存器电路的控制子电路103耦接的第二起始信号线提供高电位的第二起始信号，在第四时钟信号端CLKD处接收的高电位的第四时钟信号的控制下，使得第四节点P4为高电位，且在第四节点P4的电位以及第三时钟信号端CLKC处接收的高电位的第三时钟信号的控制下，第1至4级移位寄存器电路的控制子模块103将第二存储信号端VR2的高电位的第二存储信号传输至其上拉节点PU，使得上拉节点PU处于高电位。
第一时钟信号端CLKA接收高电位的第一时钟信号，第五时钟信号端CLKE接收高电位的第五时钟信号，第六时钟信号端CLKF接收高电位的第六时钟信号，第1至4级移位寄存器电路在各自的上拉节点PU的电位的控制下，分别将第一时钟信号、第五时钟信号和第六时钟信号传输至第一信号输出端OUT1、级联信号输出端CR和第二信号输出端OUT2。
同时，第5至8级移位寄存器电路在第四时钟信号端CLKD接收的第第四钟信号的控制下，将第1至4级移位寄存器电路的上拉节点PU的高电位的信号传输至其第四节点P4。
在本阶段，完成了第1级移位寄存器电路至第4级移位寄存器电路的信号输出。
应当理解的是，第1级移位寄存器电路至第4级移位寄存器电路输出的第一时钟信号依次传输至显示面板100的第1～4行的第一扫描信号线，第1级移位寄存器电路至第4级移位寄存器电路输出的第六时钟信号依次传输至显示面板100的第1～4行的第二扫描信号线，只要显示面板100的数据信号线提供用于显示黑图像的数据信号，即可使得显示面板100的第1～4行实现黑图像的显示。当然，移位寄存器电路在此阶段也可以不输出第六时钟信号，即显示面板不接收第二扫描信号，其不影响显示面板的黑图像的显示。
第三阶段(T3)：
总复位信号线提供高电位的信号，使得第1级移位寄存器电路至第4级移位寄存器电路的第二复位信号端RST2接收到高电位的第二复位信号，以将其上拉节点PU的电位拉低。即，第1级移位寄存器电路至第4级移位寄存器电路处于非工作状态。
此外，第1级移位寄存器电路至第4级移位寄存器电路在第四时钟信号端CLKD接收的第四时钟信号的控制下，其控制子电路103将低电位的第二起始信号传输至其第四节点P4。
需要说明的是：在除前4级移位寄存器电路以外的第N级移位寄存器电路，其控制子电路103的第二输入信号可以由第N-4级移位寄存器电路的上拉节点PU提供。
第四阶段(T4)：
第二时钟信号端CLKB接收到的高电位的第二时钟信号，第1087级移位寄存器电路至第1090级移位寄存器电路的控制子电路103在第二时钟信号以及预先存储的第三节点P3的电位的控制下，将在第一存储信号端VR1处接收的第一存储信号传输至上拉节点PU，使得上拉节点PU处于高电位。该过程相当于将在插入黑图像之前存储的上拉节点PU的电位重新释放，以恢复第1087级移位寄存器电路至第1090级移位寄存器电路的工作，从而进行正常显示即可。
基于上述过程，即可实现正常图像和黑图像的交替显示。应当理解的是，本实施例仅以在第1085～1088行的正常图像显示之间插入第1～4行的黑图像显示为例进行说明，但黑图像的插入方式并不以此为限，只要能够实现正常图像和黑图像的交替显示均可。这样一来，本实施例可在不改变图像刷新频率的基础上增加MPRT，改善了显示面板的显示品质。
第二种实施方式：
以移位寄存器电路的控制子电路103至少包括第一释放单元1031和第二释放单元1032，且第二复位信号端RST2与总复位信号线耦接为例，结合图31所示的栅极驱动电路10的结构，并参考图35所示的时序图对在正常图像的显示过程中插入黑图像的过程进行示例性说明。
需要说明的是：在栅极驱动电路10中，位于奇数级位置的移位寄存器电路的控制子电路103包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034，位于偶数级位置的移位寄存器电路的控制子电路103包括第一释放单元1031和第二释放单元1032。本实施例以此为例进行说明。但应清楚的是，位于奇数级位置的移位寄存器电路和位于偶数级位置的移位寄存器电路也可以具有相同的结构，即，均包括第一释放单元1031、第二释放单元1032、第一存储单元1033和第二存储单元1034。
其中，第2i+1移位寄存器电路的级联信号输出端CR与第2i+5级移位寄存器电路的第一输入信号端IN1以及第2i+8级移位寄存器电路的第二输入信号端IN2耦接。第2i+2级移位寄存器电路的第一节点P1和第二节点P2与第2i+1级移位寄存器电路的第一节点P1和第二节点P2耦接。
第一阶段(T1)：
第二起始信号线STU提供的第二起始信号和与第1、3、5、7级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号均为高电位，使其第六晶体管M6导通以将第二输入信号传输至其第四节点P4，使得第四节点P4处于高电位。
第二阶段(T2)：
第1081～1084级移位寄存器电路的输入子电路101将接收到的第一输入信号传输至其上拉节点PU，使得上拉节点PU处于高电位，且第1081～1084级移位寄存器电路的控制子电路103将接收到的第一输入信号传输至其第三节点P3，使得第三节点P3也处于高电位，该第三节点P3相当于存储了当前的上拉节点PU的电位。
在上拉节点PU的电位的控制下，第1081～1084级移位寄存器电路的输出子电路102依次将第一时钟信号传输至第一信号输出端OUT1，并将第六时钟信号传输至第二信号输出端OUT2。此外，第1081和1083级移位寄存器电路的输出子电路102还将第五时钟信号传输至级联信号输出端CR。其中，第1081和1083级移位寄存器电路的级联信号输出端CR输出的第五时钟信号可以作为第1085和1087级移位寄存器电路的第一输入信号，还可以作为第1077和1079级移位寄存器电路的第一复位信号。
在第1081和1083级移位寄存器电路输出第五时钟信号时，第1085和1087级移位寄存器电路的输入子电路101和控制子电路103便接收到了第一输入信号，使得其上拉节点PU和第三节点P3处于高电位。由于第1081和1083级移位寄存器电路在此时尚未复位，因此其上拉节点PU和第三节点P3也处于高电位。
需要说明的是：本实施例在正常显示图像的过程中采用奇数级的移位寄存器电路来传输级联信号，在插入黑图像的过程中采用偶数级的移位寄存器电路来传输级联信号，因此在上述显示过程中仅有奇数级的移位寄存器电路输出第五时钟信号。
在本阶段，完成了第1081～1084级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1081～1084行的第一扫描信号线，只要显示面板100的数据信号线提供了用于显示正常图像的数据信号，即可使得显示面板100的第1081～1084行实现正常图像的显示。
第三阶段(T3)：
总复位信号线提供的复位信号为高电位，所有移位寄存器电路的第二复位信号端RST2接收到高电位的第二复位信号，以将其上拉节点PU的电位拉低。因此，第1081～1084、1085和1087级移位寄存器电路均处于非工作状态。
第四阶段(T4)：
与第1、3、5、7级移位寄存器电路耦接的第三时钟信号端CLKC提供的第三时钟信号为高电位，使其第二晶体管M2导通。在已经存储的第四节点P4的高电位的控制下，第1、3、5、7级移位寄存器电路的第七晶体管M7导通，从而使得第二存储信号端VR2处接收的第二存储信号(第三时钟信号)经第二节点P2传输至其上拉节点PU。
由于第2、4、6、8级移位寄存器电路的第二节点P2分别与第1、3、5、7级移位寄存器电路的第二节点P2耦接，因此第1～8级移位寄存器电路的上拉节点PU均处于工作电位。
第五阶段(T5)：
第一时钟信号端CLKA提供的第一时钟信号以及与第2、4、6、8级移位寄存器电路耦接的第五时钟信号端CLKE提供的第五时钟信号均为高电位，第1～8级移位寄存器电路的第一信号输出端OUT1输出第一时钟信号，第2、4、6、8级移位寄存器电路的级联信号输出端CR输出第五时钟信号。同时，与第9、11、13、15级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号也为高电位，使其第六晶体管M6导通，因此第2、4、6、8级移位寄存器电路输出的第五时钟信号存储至第9、11、13、15级移位寄存器电路的第四节点P4。
需要说明的是：第二时钟信号可以输出，也可以不输出。由于本阶段用于显示黑图像，因此第二时钟信号(显示面板100的第二扫描信号)是否输出并不影响黑图像的显示。
此外，在栅极驱动电路中，位于偶数级位置的移位寄存器电路所连接的第五时钟信号线可以为同一根第五时钟信号线，只需将每个移位寄存器电路组中的最后一级(第8i+8级)移位寄存器电路的级联信号输出端CR与下一个移位寄存器电路组中位于奇数级位置的移位寄存器电路的第二输入信号端IN2耦接即可，从而形成一对多的输入方式。当然，第五时钟信号线还可以采用其它耦接方式，本实施例对此不作限定。
在本阶段，完成了第1～8级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1～8行的第一扫描信号线，只要显示面板100的数据信号线提供了用于关闭驱动晶体管的数据信号，即可使得显示面板100的第1～8行实现黑图像的显示。
第六阶段(T6)：
总复位信号线提供的复位信号和与第1、3、5、7级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号均为高电位，所有移位寄存器电路的第二复位信号端RST2接收到高电位的第二复位信号，以将其上拉节点PU的电位拉低。并且，第1、3、5、7级移位寄存器电路的第六晶体管M6导通，使得其第四节点P4的电位也被拉低。因此，第1～8级移位寄存器电路的上拉节点PU和第1、3、5、7级移位寄存器电路的第四节点P4均处于低电位。
第七阶段(T7)：
第二时钟信号端CLKB提供的第二时钟信号为高电位，使得第1081～1088级移位寄存器电路的第一晶体管M1导通。在已经存储的第三节点P3的高电位的控制下，第1081、1083、1085、1087级移位寄存器电路的第四晶体管M4导通，从而使得第一存储信号端VR1处接收的第一存储信号(第二时钟信号)经第一节点P1传输至其上拉节点PU。
由于第1082、1084、1086、1088级移位寄存器电路的第一节点P1分别与第1081、1083、1085、1087级移位寄存器电路的第一节点P1耦接，因此第1081～1088级移位寄存器电路的上拉节点PU均处于工作电位。
第八阶段(T8)：
与第1085～1088级移位寄存器电路耦接的第一时钟信号端CLKA提供的第一时钟信号、与第1085～1088级移位寄存器电路耦接的第六时钟信号端CLKF提供的第六时钟信号、以及与第1085和1087级移位寄存器电路耦接的第五时钟信号端CLKE提供的第五时钟信号均为高电位，第1085～1088级移位寄存器电路的输出子电路102依次将第一时钟信号传输至第一信号输出端OUT1，并将第六时钟信号传输至第二信号输出端OUT2。此外，第1085和1087级移位寄存器电路的输出子电路102还将第五时钟信号传输至级联信号输出端CR，该第五时钟信号可以作为第1089和1091级移位寄存器电路的第一输入信号，还可以作为第1081和1083级移位寄存器电路的第一复位信号。
在本阶段，完成了第1085～1088级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1085～1088行的第一扫描信号线，只要显示面板100的数据信号线提供了用于显示正常图像的数据信号，即可使得显示面板100的第1085～1088行实现正常图像的显示。
基于上述过程，即可实现正常图像和黑图像的交替显示。应当理解的是，本实施例仅以在第1081～1088行的正常图像显示之间插入第1～8行的黑图像显示为例进行说明，但黑图像的插入方式并不以此为限，只要能够实现正常图像和黑图像的交替显示均可。这样一来，本实施例可在不改变图像刷新频率的基础上增加MPRT，改善了显示面板的显示品质。
第三种实施方式：
以移位寄存器电路的控制子电路103至少包括第三释放单元1035，且移位寄存器电路的第二复位子电路108与第二复位信号端RST2耦接为例，结合图32所示的栅极驱动电路10的结构，并参考图36所示的时序图对在正常图像的显示过程中插入黑图像的过程进行示例性说明。
需要说明的是：在栅极驱动电路10中，位于奇数级位置的移位寄存器电路的控制子电路103包括第三释放单元1035、第三存储单元1036和第四存储单元1037，位于偶数级位置的移位寄存器电路的控制子电路103包括第三释放单元1035。本实施例以此为例进行说明。但应清楚的是，位于奇数级位置的移位寄存器电路和位于偶数级位置的移位寄存器电路也可以具有相同的结构，即，均包括第三释放单元1035、第三存储单元1036和第四存储单元1037。
其中，第2i+1移位寄存器电路的级联信号输出端CR与第2i+5级移位寄存器电路的第一输入信号端IN1以及第2i+8级移位寄存器电路的第二输入信号端IN2耦接。第2i+2级移位寄存器电路的第一节点P1和第二节点P2与第2i+1级移位寄存器电路的第一节点P1和第二节点P2耦接。
第一阶段(T1)：
第二起始信号线STU提供的第二起始信号和与第1、3、5、7级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号均为高电位，使其第十二晶体管M12导通以将第二输入信号传输至其第六节点P6，使得第六节点P6处于高电位。
第二阶段(T2)：
第1073～1076级移位寄存器电路的输入子电路101将接收到的第一输入信号传输至其上拉节点PU，使得上拉节点PU处于高电位。在上拉节点PU的电位的控制下，第1073～1076级移位寄存器电路的输出子电路102依次将第一时钟信号传输至第一信号输出端OUT1，并将第六时钟信号传输至第二信号输出端OUT2。此外，第1073和1075级移位寄存器电路的输出子电路102还将第五时钟信号传输至级联信号输出端CR。其中，第1073和1075级移位寄存器电路的级联信号输出端CR输出的第五时钟信号可以作为第1077和1079级移位寄存器电路的第一输入信号，还可以作为第1069和1071级移位寄存器电路的第一复位信号。
在第1073和1075级移位寄存器电路输出第五时钟信号时，第1077和1079级移位寄存器电路的输入子电路101和控制子电路103便接收到了第一输入信号，使得其上拉节点PU和第六节点P6处于高电位。由于第1073和1075级移位寄存器电路在此时尚未复位，因此其上拉节点PU和第六节点P6也处于高电位。
需要说明的是：本实施例在正常显示图像的过程中采用奇数级的移位寄存器电路来传输级联信号，在插入黑图像的过程中采用偶数级的移位寄存器电路来传输级联信号，因此在上述显示过程中仅有奇数级的移位寄存器电路输出第五时钟信号。
在本阶段，完成了第1073～1076级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1073～1076行的第一扫描信号线，只要显示面板100的数据信号线提供了用于显示正常图像的数据信号，即可使得显示面板100的第1073～1076行实现正常图像的显示。
第三阶段(T3)：
总复位信号线提供的复位信号为高电位，所有移位寄存器电路的第二复位信号端RST2接收到高电位的第二复位信号，以将其上拉节点PU的电位拉低。因此，第1073～1076、1077和1079级移位寄存器电路均处于非工作状态。
第四阶段(T4)：
与第1、3、5、7级移位寄存器电路耦接的第三时钟信号端CLKC提供的第三时钟信号为高电位，使其第八晶体管M8导通。在已经存储的第六节点P6的高电位的控制下，第1、3、5、7级移位寄存器电路的第十晶体管M10导通，从而使得第三存储信号端VR3处接收的第三存储信号(第三时钟信号)经第五节点P5传输至其上拉节点PU。
由于第2、4、6、8级移位寄存器电路的第五节点P5分别与第1、3、5、7级移位寄存器电路的第五节点P5耦接，因此第1～8级移位寄存器电路的上拉节点PU均处于工作电位。
第五阶段(T5)：
第一时钟信号端CLKA提供的第一时钟信号以及与第2、4、6、8级移位寄存器电路耦接的第五时钟信号端CLKE提供的第五时钟信号均为高电位，第1～8级移位寄存器电路的第一信号输出端OUT1输出第一时钟信号，第2、4、6、8级移位寄存器电路的级联信号输出端CR输出第五时钟信号。同时，与第9、11、13、15级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号也为高电位，使其第十二晶体管M12导通，因此第2、4、6、8级移位寄存器电路输出的第五时钟信号存储至第9、11、13、15级移位寄存器电路的第六节点P6。
需要说明的是：第二时钟信号可以输出，也可以不输出。由于本阶段用于显示黑图像，因此第二时钟信号(显示面板100的第二扫描信号)是否输出并不影响黑图像的显示。
此外，在栅极驱动电路中，位于偶数级位置的移位寄存器电路所连接的第五时钟信号线可以为同一根第五时钟信号线，只需将每个移位寄存器电路组中的最后一级(第8i+8级)移位寄存器电路的级联信号输出端CR与下一个移位寄存器电路组中位于奇数级位置的移位寄存器电路的第二输入信号端IN2耦接即可，从而形成一对多的输入方式。当然，第五时钟信号线还可以采用其它耦接方式，本实施例对此不作限定。
在本阶段，完成了第1～8级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1～8行的第一扫描信号线，只要显示面板100的数据信号线提供了用于关闭驱动晶体管的数据信号，即可使得显示面板100的第1～8行实现黑图像的显示。
第六阶段(T6)：
总复位信号线提供的复位信号和与第1、3、5、7级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号均为高电位，所有移位寄存器电路的第二复位信号端RST2接收到高电位的第二复位信号，以将其上拉节点PU的电位拉低。并且，第1、3、5、7级移位寄存器电路的第十二晶体管M12导通，使得其第六节点P6的电位也被拉低。因此，第1～8级移位寄存器电路的上拉节点PU和第1、3、5、7级移位寄存器电路的第六节点P6均处于低电位。
第七阶段(T7)：
与第1073～1080级移位寄存器电路耦接的第三时钟信号端CLKC提供的第三时钟信号为高电位，使得第1073～1080级移位寄存器电路的第八晶体管M8导通。在已经存储的第六节点P6的高电位的控制下，第1073、1075、1077、1079级移位寄存器电路的第十晶体管M10导通，从而使得第三存储信号端VR3处接收的第三存储信号(第三时钟信号)经第五节点P5传输至其上拉节点PU。
由于第1074、1075、1077、1079级移位寄存器电路的第五节点P5分别与第1073、1075、1077、1079级移位寄存器电路的第五节点P5耦接，因此第1073～1080级移位寄存器电路的上拉节点PU均处于工作电位。
第八阶段(T8)：
与第1077～1080级移位寄存器电路耦接的第一时钟信号端CLKA提供的第一时钟信号、与第1077～1080级移位寄存器电路耦接的第六时钟信号端CLKF提供的第六时钟信号、以及与第1077和1079级移位寄存器电路耦接的第五时钟信号端CLKE提供的第五时钟信号均为高电位，第1077～1080级移位寄存器电路的输出子电路102依次将第一时钟信号传输至第一信号输出端OUT1，并将第六时钟信号传输至第二信号输出端OUT2。此外，第1077和1079级移位寄存器电路的输出子电路102还将第五时钟信号传输至级联信号输出端CR，该第五时钟信号可以作为第1081和1083级移位寄存器电路的第一输入信号，还可以作为第1073和1075级移位寄存器电路的第一复位信号。
在本阶段，完成了第1077～1080级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1077～1080行的第一扫描信号线，只要显示面板100的数据信号线提供了用于显示正常图像的数据信号，即可使得显示面板100的第1077～1080行实现正常图像的显示。
基于上述过程，即可实现正常图像和黑图像的交替显示。应当理解的是，本实施例仅以在第1073～1080行的正常图像显示之间插入第1～8行的黑图像显示为例进行说明，但黑图像的插入方式并不以此为限，只要能够实现正常图像和黑图像的交替显示均可。这样一来，本实施例可在不改变图像刷新频率的基础上增加MPRT，改善了显示面板的显示品质。
第四种实施方式：
以移位寄存器电路的控制子电路103至少包括第三释放单元1035，且移位寄存器电路的第二复位子电路108与辅助第三时钟信号端CLKC’耦接为例，结合图21所示的移位寄存器电路和图33所示的栅极驱动电路10的结构，并参考图37所示的时序图对在正常图像的显示过程中插入黑图像的过程进行示例性说明。
需要说明的是：在栅极驱动电路10中，位于奇数级位置的移位寄存器电路的控制子电路103包括第三释放单元1035、第三存储单元1036和第四存储单元1037，位于偶数级位置的移位寄存器电路的控制子电路103包括第三释放单元1035。本实施例以此为例进行说明。但应清楚的是，位于奇数级位置的移位寄存器电路和位于偶数级位置的移位寄存器电路也可以具有相同的结构，即，均包括第三释放单元1035、第三存储单元1036和第四存储单元1037。
其中，第2i+1移位寄存器电路的级联信号输出端CR与第2i+5级移位寄存器电路的第一输入信号端IN1以及第2i+8级移位寄存器电路的第二输入信号端IN2耦接。第2i+2级移位寄存器电路的第一节点P1和第二节点P2与第2i+1级移位寄存器电路的第一节点P1和第二节点P2耦接。
第一阶段(T1)：
第二起始信号线STU提供的第二起始信号和与第1、3、5、7级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号均为高电位，使其第十二晶体管M12导通以将第二输入信号传输至其第六节点P6，使得第六节点P6处于高电位。
第二阶段(T2)：
第1073～1076级移位寄存器电路的输入子电路101将接收到的第一输入信号传输至其上拉节点PU，使得上拉节点PU处于高电位。在上拉节点PU的电位的控制下，第1073～1076级移位寄存器电路的输出子电路102依次将第一时钟信号传输至第一信号输出端OUT1，并将第六时钟信号传输至第二信号输出端OUT2。此外，第1073和1075级移位寄存器电路的输出子电路102还将第五时钟信号传输至级联信号输出端CR。其中，第1073和1075级移位寄存器电路的级联信号输出端CR输出的第五时钟信号可以作为第1077和1079级移位寄存器电路的第一输入信号，还可以作为第1069和1071级移位寄存器电路的第一复位信号。
在第1073和1075级移位寄存器电路输出第五时钟信号时，第1077和1079级移位寄存器电路的输入子电路101和控制子电路103便接收到了第一输入信号，使得其上拉节点PU和第六节点P6处于高电位。由于第1073和1075级移位寄存器电路在此时尚未复位，因此其上拉节点PU和第六节点P6也处于高电位。
需要说明的是：本实施例在正常显示图像的过程中采用奇数级的移位寄存器电路来传输级联信号，在插入黑图像的过程中采用偶数级的移位寄存器电路来传输级联信号，因此在上述显示过程中仅有奇数级的移位寄存器电路输出第五时钟信号。
在本阶段，完成了第1073～1076级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1073～1076行的第一扫描信号线，只要显示面板100的数据信号线提供了用于显示正常图像的数据信号，即可使得显示面板100的第1073～1076行实现正常图像的显示。
第三阶段(T3)：
与第1073～1080级移位寄存器电路的第二复位子电路108耦接的辅助第三时钟信号端CLKC’提供的第三时钟信号为高电位，使得第1073～1080级移位寄存器电路的上拉节点PU被拉低。与第1～8级移位寄存器电路的控制子电路103耦接的第三时钟信号端CLKC提供的第三时钟信号均为高电位，且在已经存储的第六节点P6的高电位的控制下，第1、3、5、7级移位寄存器电路的第十晶体管M10导通，使得第三存储信号端VR3处接收的第三存储信号(第三时钟信号)经第五节点P5传输至其上拉节点PU。
由于第2、4、6、8级移位寄存器电路的第五节点P5分别与第1、3、5、7级移位寄存器电路的第五节点P5耦接，因此第1～8级移位寄存器电路的上拉节点PU均处于工作电位。
在本阶段，不仅实现了第1073～1080级移位寄存器电路的上拉节点PU的拉低，还实现了第1～8级移位寄存器电路的上拉节点PU的拉高，从而有效节省了在正常图像显示的过程中插入黑图像的时间。
第四阶段(T4)：
第一时钟信号端CLKA提供的第一时钟信号以及与第2、4、6、8级移位寄存器电路耦接的第五时钟信号端CLKE提供的第五时钟信号均为高电位，第1～8级移位寄存器电路的第一信号输出端OUT1输出第一时钟信号，第2、4、6、8级移位寄存器电路的级联信号输出端CR输出第五时钟信号。同时，与第9、11、13、15级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号也为高电位，使其第十二晶体管M12导通，因此第2、4、6、8级移位寄存器电路输出的第五时钟信号存储至第9、11、13、15级移位寄存器电路的第六节点P6。
需要说明的是：第二时钟信号可以输出，也可以不输出。由于本阶段用于显示黑图像，因此第二时钟信号(显示面板100的第二扫描信号)是否输出并不影响黑图像的显示。
此外，在栅极驱动电路中，位于偶数级位置的移位寄存器电路所连接的第五时钟信号线可以为同一根第五时钟信号线，只需将每个移位寄存器电路组中的最后一级(第8i+8级)移位寄存器电路的级联信号输出端CR与下一个移位寄存器电路组中位于奇数级位置的移位寄存器电路的第二输入信号端IN2耦接即可，从而形成一对多的输入方式。当然，第五时钟信号线还可以采用其它耦接方式，本实施例对此不作限定。
在本阶段，完成了第1～8级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1～8行的第一扫描信号线，只要显示面板100的数据信号线提供了用于关闭驱动晶体管的数据信号，即可使得显示面板100的第1～8行实现黑图像的显示。
第五阶段(T5)：
与第1～8级移位寄存器电路的第二复位子电路108耦接的辅助第三时钟信号端CLKC’提供的第三时钟信号和与第1073～1088级移位寄存器电路的控制子电路103耦接的第三时钟信号端CLKC提供的第三时钟信号均为高电位，使得第1～8级移位寄存器电路的上拉节点PU被拉低，并且第1073～1088级移位寄存器电路的第八晶体管M8导通。在已经存储的第六节点P6的高电位的控制下，第1073、1075、1077、1079级移位寄存器电路的第十晶体管M10导通，使得第三存储信号端VR3处接收的第三存储信号(第三时钟信号)经第五节点P5传输至其上拉节点PU。
由于第1074、1076、1078、1080级移位寄存器电路的第五节点P5分别与第1073、1075、1077、1079级移位寄存器电路的第五节点P5耦接，因此第1073～1080级移位寄存器电路的上拉节点PU均处于工作电位。
同时，与第1、3、5、7级移位寄存器电路耦接的第四时钟信号端CLKD提供的第四时钟信号为高电位，使其第十二晶体管M12导通，因此第1、3、5、7级移位寄存器电路的第六节点P6被拉低。需要说明的是：该过程也可以在下个阶段进行，本实施例对此不作限定。
在本阶段，不仅实现了第1～8级移位寄存器电路的上拉节点PU的拉低，还实现了第1073～1080级移位寄存器电路的上拉节点PU的拉高，从而进一步节省了在正常图像显示的过程中插入黑图像的时间。
第六阶段(T6)：
与第1077～1080级移位寄存器电路耦接的第一时钟信号端CLKA提供的第一时钟信号、与第1077～1080级移位寄存器电路耦接的第六时钟信号端CLKF提供的第六时钟信号、以及与第1077和1079级移位寄存器电路耦接的第五时钟信号端CLKE提供的第五时钟信号均为高电位，第1077～1080级移位寄存器电路的输出子电路102依次将第一时钟信号传输至第一信号输出端OUT1，并将第六时钟信号传输至第二信号输出端OUT2。此外，第1077和1079级移位寄存器电路的输出子电路102还将第五时钟信号传输至级联信号输出端CR，该第五时钟信号可以作为第1081和1083级移位寄存器电路的第一输入信号，还可以作为第1073和1075级移位寄存器电路的第一复位信号。
在本阶段，完成了第1077～1080级移位寄存器电路的第一时钟信号的输出，该第一时钟信号依次传输至显示面板100的第1077～1080行的第一扫描信号线，只要显示面板100的数据信号线提供了用于显示正常图像的数据信号，即可使得显示面板100的第1077～1080行实现正常图像的显示。
基于上述过程，即可实现正常图像和黑图像的交替显示。应当理解的是，本实施例仅以在第1073～1080行的正常图像显示之间插入第1～8行的黑图像显示为例进行说明，但黑图像的插入方式并不以此为限，只要能够实现正常图像和黑图像的交替显示均可。这样一来，本实施例可在不改变图像刷新频率的基础上增加MPRT，改善了显示面板的显示品质。
本公开的实施例还提供了一种栅极驱动电路的驱动方法，用于驱动上述的栅极驱动电路10。其中，栅极驱动电路10包括多个移位寄存器电路组，每个移位寄存器电路组包括M个移位寄存器电路，第X级移位寄存器电路和第Y级移位寄存器电路属于不同的移位寄存器电路组，M、X和Y均为正整数。如图38所示，所述驱动方法包括S10至S30。
在S10中，第X级移位寄存器电路的输入子电路101，在第一输入信号端IN1处接收的第一输入信号的控制下，将第一输入信号传输至上拉节点PU；第X级移位寄存器电路的输出子电路102，在上拉节点PU的电位的控制下，将在第一时钟信号端CLKA处接收的第一时钟信号传输至第一信号输出端OUT1；第一输入信号端IN1与第X级移位寄存器电路耦接的第X+m级移位寄存器电路的控制子电路103，在第一输入信号端IN1处接收的第一输入信号的控制下，存储第一输入信号。
在S20中，第Y级移位寄存器电路的控制子电路103，在第一控制信号端VC1处接收的第一控制信号的控制下，向上拉节点PU释放其工作电位；第Y级移位寄存器电路的输出子电路102，在上拉节点PU的电位的控制下，将在第一时钟信号端CLKA处接收的第一时钟信号传输至第一信号输出端OUT；第二输入信号端IN2与第Y级移位寄存器电路耦接的第Y+n级移位寄存器电路的控制子电路103，在第二输入信号端IN2处接收的第二输入信号的控制下，存储第二输入信号。
在S30中，第X+m级移位寄存器电路的控制子电路103，在第一控制信号端VC1处接收的第一控制信号的控制下，向上拉节点PU释放其工作电位；第X+m级移位寄存器电路的输出子电路102，在上拉节点PU的电位的控制下，将在第一时钟信号端CLKA处接收的第一时钟信号传输至第一信号输出端OUT1。
需要说明的是：关于栅极驱动电路的驱动方法的细节以及有益效果，可参考前述的实施例，这里不再详述。
本公开的实施例还提供了一种显示装置。该显示装置可以显示不论是运动(例如，视频)还是固定(例如，静止图像)的且不论是文字还是图像的任何装置。
示例的，所述显示装置包括但不限于移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)。
如图1所示，该显示装置包括显示面板100以及上述任一实施例中的栅极驱动电路10。
如图2所示，显示面板100包括多个像素驱动电路20，每个像素驱动电路20包括第一开关晶体管T1，驱动晶体管DT和存储电容Cst。
如图1所示，栅极驱动电路10被配置为为显示面板100中的多个像素驱动电路20提供栅极驱动信号，例如第一扫描信号和第二扫描信号。
在该显示装置采用上述的栅极驱动电路及其驱动方法进行显示时，如图39A和图39B所示，在一帧F图像的显示过程中，不仅包括用于显示正常图像的数据写入阶段F1和发光阶段F2，还包括用于插入黑图像的数据写入阶段F3和黑图像阶段F4。其中，在用于插入黑图像的数据写入阶段F3和黑图像阶段F4，无论栅极驱动电路10是否向显示面板100输出第二扫描信号，都不影响黑图像的显示。关于具体的显示过程可参考前述实施例，这里不再赘述。
需要说明的是：对于栅极驱动电路10而言，图1仅以采用单侧驱动(即在显示面板100的周边区S的单侧设置栅极驱动电路10，从单侧逐行依次驱动第一扫描信号线GL1和第二扫描信号线GL2)为例进行示例。在另一些实施例中，也可以采用双侧同时驱动(即在显示面板100的周边区S中沿第一扫描信号线GL1和第二扫描信号线GL2的延伸方向上的两个侧边分别设置栅极驱动电路10，通过两个栅极驱动电路10同时从两侧逐行依次驱动第一扫描信号线GL1和第二扫描信号线GL2)。在又一些实施例中，还可以采用双侧交叉驱动(即在显示面板100的周边区S中沿第一扫描信号线GL1和第二扫描信号线GL2的延伸方向上的两个侧边分别设置栅极驱动电路10，通过两个栅极驱动电路10交替从两侧，逐行依次驱动第一扫描信号线GL1和第二扫描信号线GL2)。
另外，在栅极驱动电路10中，对于移位寄存器电路RS中各时钟信号端而言，可以采用多时钟信号模式，例如2时钟信号模型、4时钟信号模型、6时钟信号模型、8时钟信号模型或者10时钟信号模型等，本公开的实施例对此不做限定。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (38)

1.一种移位寄存器电路，包括：
输入子电路，与第一输入信号端和上拉节点耦接，被配置为在所述第一输入信号端处接收的第一输入信号的控制下，将所述第一输入信号传输至所述上拉节点；
输出子电路，至少与所述上拉节点、第一时钟信号端和第一信号输出端耦接，被配置为在所述上拉节点的电位的控制下，将在所述第一时钟信号端处接收的第一时钟信号传输至所述第一信号输出端；
控制子电路，与至少一个第一参考节点、至少一个第一控制信号端和所述上拉节点耦接，被配置为在一个第一控制信号端处接收的第一控制信号的控制下，将对应的第一参考节点的电位传输至所述上拉节点。
2.根据权利要求1所述的移位寄存器电路，其中，所述控制子电路与两个第一参考节点和两个第一控制信号端耦接，所述两个第一参考节点分别为第一节点和第二节点，所述两个第一控制信号端分别为第二时钟信号端和第三时钟信号端；
所述控制子电路包括：
第一释放单元，与所述第一节点、所述第二时钟信号端和所述上拉节点耦接，被配置为在所述第二时钟信号端处接收的第二时钟信号的控制下，将所述第一节点的电位传输至所述上拉节点；
第二释放单元，与所述第二节点、所述第三时钟信号端和所述上拉节点耦接，被配置为在所述第三时钟信号端处接收的第三时钟信号的控制下，将所述第二节点的电位传输至所述上拉节点。
3.根据权利要求2所述的移位寄存器电路，其中，所述第一释放单元包括第一晶体管；
所述第一晶体管的控制极与所述第二时钟信号端耦接，所述第一晶体管的第一极与所述第一节点耦接，所述第一晶体管的第二极与所述上拉节点耦接；
所述第二释放单元包括第二晶体管；
所述第二晶体管的控制极与所述第三时钟信号端耦接，所述第二晶体管的第一极与所述第二节点耦接，所述第二晶体管的第二极与所述上拉节点耦接。
4.根据权利要求2或3所述的移位寄存器电路，其中，所述控制子电路还包括：
第一存储单元，与所述第一输入信号端、第一存储信号端和所述第一节点耦接，被配置为在所述第一输入信号端处接收的第一输入信号的控制下，存储所述第一输入信号，以及在所述第一输入信号的控制下，将在所述第一存储信号端处接收的第一存储信号传输至所述第一节点；
第二存储单元，至少与第二输入信号端、第四时钟信号端、第二存储信号端和所述第二节点耦接，被配置为在所述第四时钟信号端处接收的第四时钟信号的控制下，存储在所述第二输入信号端处接收的第二输入信号，以及在所述第二输入信号的控制下，将在所述第二存储信号端处接收的第二存储信号传输至所述第二节点。
5.根据权利要求4所述的移位寄存器电路，其中，所述第一存储单元还与第一复位信号端和第一电压信号端耦接；所述第一存储单元包括第三晶体管、第四晶体管、第五晶体管和第一存储电容；
所述第三晶体管的控制极和第一极与所述第一输入信号端耦接，所述第三晶体管的第二极与所述第三节点耦接；
所述第四晶体管的控制极与所述第三节点耦接，所述第四晶体管的第一极与所述第一存储信号端耦接，所述第四晶体管的第二极与所述第一节点耦接；
所述第五晶体管的控制极与所述第一复位信号端耦接，所述第五晶体管的第一极与所述第一电压信号端耦接，所述第五晶体管的第二极与所述第三节点耦接；
所述第一存储电容的一端与所述第三节点耦接，另一端与所述第一电压信号端或者所述第一节点耦接；
所述第二存储单元包括第六晶体管、第七晶体管和第二存储电容；
所述第六晶体管的控制极与所述第四时钟信号端耦接，所述第六晶体管的第一极与所述第二输入信号端耦接，所述第六晶体管的第二极与所述第四节点耦接；
所述第七晶体管的控制极与所述第四节点耦接，所述第七晶体管的第一极与所述第二存储信号端耦接，所述第七晶体管的第二极与所述第二节点耦接；
所述第二存储电容的一端与所述第四节点耦接，另一端与所述第一电压信号端或者所述第二节点耦接。
6.根据权利要求4或5所述的移位寄存器电路，其中，所述第一存储信号端为所述第二时钟信号端或者第二电压信号端，所述第二存储信号端为所述第三时钟信号端或者所述第二电压信号端。
7.根据权利要求1所述的移位寄存器电路，其中，所述控制子电路与一个第一参考节点和一个第一控制信号端耦接，所述第一参考节点为第五节点，所述第一控制信号端为第三时钟信号端；
所述控制子电路包括：
第三释放单元，与所述第五节点、所述第三时钟信号端和所述上拉节点耦接，被配置为在所述第三时钟信号端处接收的第三时钟信号的控制下，将所述第五节点的电位传输至所述上拉节点。
8.根据权利要求7所述的移位寄存器电路，其中，所述第三释放单元包括第八晶体管；
所述第八晶体管的控制极与所述第三时钟信号端耦接，所述第八晶体管的第一极与所述第五节点耦接，所述第八晶体管的第二极与所述上拉节点耦接。
9.根据权利要求7或8所述的移位寄存器电路，其中，所述控制子电路还包括：
第三存储单元，与所述第一输入信号端、第三存储信号端和所述第五节点耦接，被配置为在所述第一输入信号端处接收的第一输入信号的控制下，存储所述第一输入信号，以及在所述第一输入信号的控制下，将在所述第三存储信号端处接收的第三存储信号传输至所述第五节点；
第四存储单元，与第四时钟信号端和第二输入信号端耦接，被配置为在所述第四时钟信号端处接收的第四时钟信号的控制下，存储在所述第二输入信号端处接收的第二输入信号；所述第三存储单元还配置为在所述第二输入信号的控制下，将在所述第三存储信号端处接收的第三存储信号传输至所述第五节点。
10.根据权利要求9所述的移位寄存器电路，其中，所述第三存储单元还与第一复位信号端和第一电压信号端耦接；所述第三存储单元包括第九晶体管、第十晶体管、第十一晶体管和第三存储电容；
所述第九晶体管的控制极和第一极与所述第一输入信号端耦接，所述第九晶体管的第二极与所述第六节点耦接；
所述第十晶体管的控制极与所述第六节点耦接，所述第十晶体管的第一极与所述第三存储信号端耦接，所述第十晶体管的第二极与所述第五节点耦接；
所述第十一晶体管的控制极与所述第一复位信号端耦接，所述第十一晶体管的第一极与所述第一电压信号端耦接，所述第十一晶体管的第二极与所述第六节点耦接；
所述第三存储电容的一端与所述第六节点耦接，另一端与所述第一电压信号端或者所述第五节点耦接；
所述第四存储单元包括第十二晶体管；
所述第十二晶体管的控制极与所述第四时钟信号端耦接，所述第十二晶体管的第一极与所述第二输入信号端耦接，所述第十二晶体管的第二极与所述第六节点耦接。
11.根据权利要求9或10所述的移位寄存器电路，其中，所述第三存储信号端为所述第三时钟信号端或者第二电压信号端。
12.根据权利要求1～11任一项所述的移位寄存器电路，其中，所述输入子电路包括第十三晶体管；
所述第十三晶体管的控制极和第一极与所述第一输入信号端耦接，所述第十三晶体管的第二极与所述上拉节点耦接；
所述输出子电路至少包括第十四晶体管和第四存储电容；
所述第十四晶体管的控制极与所述上拉节点耦接，所述第十四晶体管的第一极与所述第一时钟信号端耦接，所述第十四晶体管的第二极与所述第一信号输出端耦接；
所述第四存储电容的一端与所述上拉节点耦接，另一端与所述第一信号输出端耦接。
13.根据权利要求12所述的移位寄存器电路，其中，所述输出子电路还与第五时钟信号端和级联信号输出端耦接；
所述输出子电路还包括第十五晶体管；
所述第十五晶体管的控制极与所述上拉节点耦接，所述第十五晶体管的第一极与所述第五时钟信号端耦接，所述第十五晶体管的第二极与所述级联信号输出端耦接。
14.根据权利要求13所述的移位寄存器电路，其中，在所述控制子电路包括第三释放单元的情况下，所述第一时钟信号端和所述第五时钟信号端为同一个信号端。
15.根据权利要求12所述的移位寄存器电路，其中，在所述控制子电路包括第三释放单元的情况下，所述移位寄存器电路的输出子电路还与第五时钟信号端、级联信号输出端和辅助级联信号输出端耦接；
所述输出子电路还包括第十五晶体管和第十七晶体管；
所述第十五晶体管的控制极与所述上拉节点耦接，所述第十五晶体管的第一极与所述第五时钟信号端耦接，所述第十五晶体管的第二极与所述级联信号输出端耦接；
所述第十七晶体管的控制极与所述上拉节点耦接，所述第十七晶体管的第一极与所述第一时钟信号端耦接，所述第十七晶体管的第二极与所述辅助级联信号输出端耦接。
16.根据权利要求12～15任一项所述的移位寄存器电路，其中，所述输出子电路还与第六时钟信号端和第二信号输出端耦接；
所述输出子电路还包括第十六晶体管和第五存储电容；
所述第十六晶体管的控制极与所述上拉节点耦接，所述第十六晶体管的第一极与所述第六时钟信号端耦接，所述第十六晶体管的第二极与所述第二信号输出端耦接；
所述第五存储电容的一端与所述上拉节点耦接，另一端与所述第二信号输出端耦接。
17.根据权利要求1～16任一项所述的移位寄存器电路，还包括：
下拉子电路，与第二电压信号端、第一电压信号端、所述上拉节点和下拉节点耦接，被配置为在所述第二电压信号端处接收的第二电压信号的控制下，将所述第二电压信号传输至所述下拉节点，以及在所述上拉节点的电位的控制下，将在所述第一电压信号端处接收的第一电压信号传输至所述下拉节点；
第一降噪子电路，与所述下拉节点、所述上拉节点和所述第一电压信号端耦接，被配置为在所述下拉节点的电位的控制下，将所述第一电压信号传输至所述上拉节点；
第二降噪子电路，至少与所述下拉节点、所述第一信号输出端和第三电压信号端耦接，被配置为在所述下拉节点的电位的控制下，将在所述第三电压信号端处接收的第三电压信号传输至所述第一信号输出端。
18.根据权利要求17所述的移位寄存器电路，其中，所述下拉子电路包括第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管；
所述第十八晶体管的控制极和第一极与所述第二电压信号端耦接，所述第十八晶体管的第二极与下拉控制节点耦接；
所述第十九晶体管的控制极与所述下拉控制节点耦接，所述第十九晶体管的第一极与所述第二电压信号端耦接，所述第十九晶体管的第二极与所述下拉节点耦接；
所述第二十晶体管的控制极与所述上拉节点耦接，所述第二十晶体管的第一极与所述第一电压信号端耦接，所述第二十晶体管的第二极与所述下拉控制节点耦接；
所述第二十一晶体管的控制极与所述上拉节点耦接，所述第二十一晶体管的第一极与所述第一电压信号端耦接，所述第二十一晶体管的第二极与所述下拉节点耦接；或者，
所述下拉子电路包括第二十二晶体管和第二十三晶体管；
所述第二十二晶体管的控制极和第一极与所述第二电压信号端耦接，所述第二十二晶体管的第二极与所述下拉节点耦接；
所述第二十三晶体管的控制极与所述上拉节点耦接，所述第二十三晶体管的第一极与所述第一电压信号端耦接，所述第二十三晶体管的第二极与所述下拉节点耦接。
19.根据权利要求17所述的移位寄存器电路，其中，所述第一降噪子电路包括第二十四晶体管；
所述第二十四晶体管的控制极与所述下拉节点耦接，所述第二十四晶体管的第一极与所述第一电压信号端耦接，所述第二十四晶体管的第二极与所述上拉节点耦接；
所述第二降噪子电路包括第二十五晶体管；
所述第二十五晶体管的控制极与所述下拉节点耦接，所述第二十五晶体管的第一极与所述第三电压信号端耦接，所述第二十五晶体管的第二极与所述第一信号输出端耦接。
20.根据权利要求18所述的移位寄存器电路，其中，在所述移位寄存器电路还与级联信号输出端、第二信号输出端和所述第一电压信号端耦接的情况下，所述第二降噪子电路还包括第二十六晶体管和第二十七晶体管；
所述第二十六晶体管的控制极与所述下拉节点耦接，所述第二十六晶体管的第一极与所述第一电压信号端耦接，所述第二十六晶体管的第二极与所述级联信号输出端耦接；
所述第二十七晶体管的控制极与所述下拉节点耦接，所述第二十七晶体管的第一极与所述第三电压信号端耦接，所述第二十七晶体管的第二极与所述第二信号输出端耦接。
21.根据权利要求20所述的移位寄存器电路，在所述移位寄存器电路还与辅助级联信号输出端耦接的情况下，所述第二降噪子电路还包括第二十八晶体管；
所述第二十八晶体管的控制极与所述下拉节点耦接，所述第二十八晶体管的第一极与所述第一电压信号端耦接，所述第二十八晶体管的第二极与所述辅助级联信号输出端耦接。
22.根据权利要求1～21任一项所述的移位寄存器电路，还包括：
第一复位子电路，与第一复位信号端、所述上拉节点和第一电压信号端耦接，被配置为在所述第一复位信号端处接收的第一复位信号的控制下，将在所述第一电压信号端处接收的第一电压信号传输至所述上拉节点；
第二复位子电路，与第二复位信号端、所述上拉节点和所述第一电压信号端耦接，被配置为在所述第二复位信号端处接收的第二复位信号的控制下，将所述第一电压信号传输至所述上拉节点。
23.根据权利要求22所述的移位寄存器电路，其中，所述第一复位子电路包括第二十九晶体管；
所述第二十九晶体管的控制极与所述第一复位信号端耦接，所述第二十九晶体管的第一极与所述第一电压信号端耦接，所述第二十九晶体管的第二极与所述上拉节点耦接；
所述第二复位子电路包括第三十晶体管；
所述第三十晶体管的控制极与所述第二复位信号端耦接，所述第三十晶体管的第一极与所述第一电压信号端耦接，所述第三十晶体管的第二极与所述上拉节点耦接；或者，
所述第二复位子电路包括第三十一晶体管和第三十二晶体管；
所述第三十一晶体管的控制极与所述第二复位信号端耦接，所述第三十一晶体管的第一极与所述第一电压信号端耦接，所述第三十一晶体管的第二极与所述第三十三晶体管的第一极耦接；
所述第三十二晶体管的控制极与第二参考节点耦接，所述第三十二晶体管的第二极与所述上拉节点耦接；
其中，所述第二参考节点为第三节点或者第六节点。
24.根据权利要求22所述的移位寄存器电路，所述第二复位子电路还与辅助第三时钟信号端耦接，被配置为在所述辅助第三时钟信号端处接收的辅助第三时钟信号的控制下，将所述第一电压信号传输至所述上拉节点。
25.根据权利要求24所述的移位寄存器电路，所述第二复位子电路还包括第四十一晶体管；
所述第四十一晶体管的控制极与所述辅助第三时钟信号端耦接，所述第四十一晶体管的第一极与所述第一电压信号端耦接，所述第四十一晶体管的第二极与所述上拉节点耦接。
26.根据权利要求1～25所述的移位寄存器电路，还包括：
第一电位提升子电路，与所述上拉节点、第二电压信号端和第九节点耦接，被配置为在所述上拉节点的电位的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第九节点；
第二电位提升子电路，与第八节点、所述第二电压信号端和第十节点耦接，被配置为在所述第八节点的电位的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第十节点。
27.根据权利要求26所述的移位寄存器电路，其中，所述第一电位提升子电路包括第三十六晶体管；
所述第三十六晶体管的控制极与所述上拉节点耦接，所述第三十六晶体管的第一极与所述第二电压信号端耦接，所述第三十六晶体管的第二极与所述第九节点耦接；
所述第二电位提升子电路包括第三十七晶体管；
所述第三十七晶体管的控制极与所述第八节点耦接，所述第三十七晶体管的第一极与所述第二电压信号端耦接，所述第三十七晶体管的第二极与所述第十节点耦接。
28.一种栅极驱动电路，包括多个级联的如权利要求1～27任一项所述的移位寄存器电路。
29.根据权利要求28所述的栅极驱动电路，其中，第N级移位寄存器电路的级联信号输出端与第N+k级移位寄存器电路的第一输入信号端耦接，第N+k级移位寄存器电路的级联信号输出端与第N级移位寄存器电路的第一复位信号端耦接，k和N为正整数，且k<N。
30.根据权利要求28或29所述的栅极驱动电路，其中，第4i+1级移位寄存器电路的控制子电路包括第一释放单元、第二释放单元、第一存储单元和第二存储单元，第4i+2至4i+4级移位寄存器电路的控制子电路仅包括第一释放单元和第二释放单元；
其中，第4i+2至4i+4级移位寄存器电路的控制子电路的第一节点和第二节点分别与第4i+1级移位寄存器电路的控制子电路的第一节点和第二节点耦接。
31.根据权利要求30所述的栅极驱动电路，其中，多个移位寄存器电路分为多个第一移位寄存器电路组和多个第二移位寄存器电路组，且第一移位寄存器电路组和第二移位寄存器电路组交替设置；
所述第一移位寄存器电路组中的移位寄存器电路的数量与所述第二移位寄存器电路组中的移位寄存器电路的数量相等；
所述第一移位寄存器电路组与第1根第二时钟信号线、第1根第三时钟信号线和第1根第四时钟信号线耦接，所述第二移位寄存器电路组与第2根第二时钟信号线、第2根第三时钟信号线和第2根第四时钟信号线耦接；
其中，第2根第二时钟信号线传输的信号相对于第1根第二时钟信号线传输的信号具有相位延迟，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
32.根据权利要求28或29所述的栅极驱动电路，其中，第2i+1级移位寄存器电路的控制子电路包括第一释放单元、第二释放单元、第一存储单元和第二存储单元，第2i+2级移位寄存器电路的控制子电路仅包括第一释放单元和第二释放单元；
其中，第2i+2级移位寄存器电路的控制子电路的第一节点和第二节点分别与第2i+1级移位寄存器电路的控制子电路的第一节点和第二节点耦接。
33.根据权利要求32所述的栅极驱动电路，其中，多个移位寄存器电路分为多个第一移位寄存器电路组和多个第二移位寄存器电路组，且第一移位寄存器电路组和第二移位寄存器电路组交替设置；
所述第一移位寄存器电路组中的移位寄存器电路的数量与所述第二移位寄存器电路组中的移位寄存器电路的数量相等；
所述第一移位寄存器电路组与第1根第三时钟信号线和第1根第四时钟信号线耦接，所述第二移位寄存器电路组与第2根第三时钟信号线和第2根第四时钟信号线耦接，所有移位寄存器电路均与第二时钟信号线耦接；
其中，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
34.根据权利要求28或29所述的栅极驱动电路，其中，第2i+1级移位寄存器电路的控制子电路包括第三释放单元、第三存储单元和第四存储单元，第2i+2级移位寄存器电路的控制子电路仅包括第三释放单元；
其中，第2i+2级移位寄存器电路的控制子电路的第一节点和第二节点分别与第2i+1级移位寄存器电路的控制子电路的第一节点和第二节点耦接。
35.根据权利要求34所述的栅极驱动电路，其中，多个移位寄存器电路分为多个第一移位寄存器电路组、多个第二移位寄存器电路组和多个第三移位寄存器电路组，且第一移位寄存器电路组、第二移位寄存器电路组和第三移位寄存器电路组依次交替设置；
所述第一移位寄存器电路组中的移位寄存器电路的数量、所述第二移位寄存器电路组中的移位寄存器电路的数量与所述第三移位寄存器电路组中的移位寄存器电路的数量相等；
所述第一移位寄存器电路组与第1根第三时钟信号线和第1根第四时钟信号线耦接，所述第二移位寄存器电路组与第2根第三时钟信号线和第2根第四时钟信号线耦接，所述第三移位寄存器电路组与第3根第三时钟信号线和第3根第四时钟信号线耦接；
其中，第3根第三时钟信号线传输的信号相对于第2根第三时钟信号线传输的信号具有相位延迟，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第3根第四时钟信号线传输的信号相对于第2根第四时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
36.根据权利要求34所述的栅极驱动电路，其中，多个移位寄存器电路分为多个第一移位寄存器电路组、多个第二移位寄存器电路组和多个第三移位寄存器电路组，且第一移位寄存器电路组、第二移位寄存器电路组和第三移位寄存器电路组依次交替设置；
所述第一移位寄存器电路组中的移位寄存器电路的数量、所述第二移位寄存器电路组中的移位寄存器电路的数量与所述第三移位寄存器电路组中的移位寄存器电路的数量相等；
所述第一移位寄存器电路组与第1根和第3根第三时钟信号线以及第1根第四时钟信号线耦接，所述第二移位寄存器电路组与第2根和第1根第三时钟信号线以及第2根第四时钟信号线耦接，所述第三移位寄存器电路组与第3根和第2根第三时钟信号线以及第3根第四时钟信号线耦接；
其中，第3根第三时钟信号线传输的信号相对于第2根第三时钟信号线传输的信号具有相位延迟，第2根第三时钟信号线传输的信号相对于第1根第三时钟信号线传输的信号具有相位延迟，第3根第四时钟信号线传输的信号相对于第2根第四时钟信号线传输的信号具有相位延迟，第2根第四时钟信号线传输的信号相对于第1根第四时钟信号线传输的信号具有相位延迟。
37.一种显示装置，包括显示面板以及如权利要求28～36任一项所述的栅极驱动电路。
38.一种如权利要求28～36任一项所述的栅极驱动电路的驱动方法，所述栅极驱动电路包括多个移位寄存器电路组，且第X级移位寄存器电路和第Y级移位寄存器电路属于不同的移位寄存器电路组，X和Y均为正整数；所述驱动方法包括：
第一阶段：
第X级移位寄存器电路的输入子电路，在第一输入信号端处接收的第一输入信号的控制下，将所述第一输入信号传输至上拉节点；
第X级移位寄存器电路的输出子电路，在所述上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端；
第一输入信号端与第X级移位寄存器电路耦接的第X+m级移位寄存器电路的控制子电路，在所述第一输入信号端处接收的第一输入信号的控制下，存储所述第一输入信号；
第二阶段：
第Y级移位寄存器电路的控制子电路，在第一控制信号端处接收的第一控制信号的控制下，向上拉节点释放其工作电位；
第Y级移位寄存器电路的输出子电路，在所述上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端；
第二输入信号端与第Y级移位寄存器电路耦接的第Y+n级移位寄存器电路的控制子电路，在所述第二输入信号端处接收的第二输入信号的控制下，存储所述第二输入信号；
第三阶段：
第X+m级移位寄存器电路的控制子电路，在第一控制信号端处接收的第一控制信号的控制下，向上拉节点释放其工作电位；
第X+m级移位寄存器电路的输出子电路，在所述上拉节点的电位的控制下，将在第一时钟信号端处接收的第一时钟信号传输至第一信号输出端。
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