CN110648625A - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

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Abstract

本申请公开了一种移位寄存器及其驱动方法、栅极驱动电路，移位寄存器包括输入子电路、输出子电路、复位子电路以及第一至第m移位输出子电路，其中，第i移位输出子电路分别与第三节点、第(i‑1)移位节点、第i移位节点、第(i+1)时钟信号端、第一电源端、第二电源端、第(i‑1)移位信号输出端和第i移位信号输出端连接，用于在第三节点和第(i+1)时钟信号端的控制下，向第i移位信号输出端提供第一电源端的信号；向第(i‑1)移位信号输出端和第(i‑1)移位节点提供第二电源端的信号，i为2至m之间的自然数。本申请通过第一至第i移位输出子电路实现两级或多级输出，降低了显示面板的边框大小和电路功耗，提升了显示面板的显示品质。

Description

一种移位寄存器及其驱动方法、栅极驱动电路
技术领域
本申请涉及但不限于显示技术领域，尤其涉及一种移位寄存器单元移位寄存器及其驱动方法、栅极驱动电路。
背景技术
近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着科技的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术，GOA技术是指将用于驱动栅线的GOA电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，GOA电路中包括多个移位寄存器。
相关技术中的栅极驱动电路主要通过模拟时钟(Analog Clock，AC)信号实现移位功能，栅极驱动电路的功耗主要由上拉管产生，因此，栅极驱动电路的功耗的等效计算公式为：P∝2×(C1+C2)×V*V×F，其中，C1为上拉管寄生电容，C2是AC信号线与其他信号线之间的寄生电容，V是AC信号电压振幅，F是AC信号频率。由于上拉管尺寸较大，产生寄生电容更大，功耗也更大。
发明内容
本申请实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够提升显示面板的显示品质。
第一方面，本申请实施例提供了一种移位寄存器，包括：输入子电路、输出子电路、复位子电路以及第一移位输出子电路至第m移位输出子电路，m为大于或等于2的自然数，其中：
所述输入子电路，分别与第一信号输入端、第一时钟信号端、第一节点、第二节点和第一电源端连接，用于在第一时钟信号端的控制下，向第一节点提供第一信号输入端的信号；
所述输出子电路，分别与第二信号输入端、第一信号输出端、第一节点、第三节点和第二电源端连接，用于在第一节点的控制下，向第三节点提供第一节点的信号，向第一信号输出端提供第二信号输入端的信号；
所述复位子电路，分别与第一节点、第二节点、第三节点、第m移位节点、第二电源端、第m移位信号输出端和第三信号输入端连接，用于在第三信号输入端的控制下，向第一节点、第三节点、第m移位节点和第m移位信号输出端提供第二电源端的信号；
所述第一移位输出子电路，分别与第三节点、第一移位节点、第二时钟信号端、第一电源端和第一移位信号输出端连接，用于在第三节点和第二时钟信号端的控制下，向第一移位信号输出端提供第一电源端的信号；
所述第i移位输出子电路，分别与第三节点、第(i-1)移位节点、第i移位节点、第(i+1)时钟信号端、第一电源端、第二电源端、第(i-1)移位信号输出端和第i移位信号输出端连接，用于在第三节点和第(i+1)时钟信号端的控制下，向第i移位信号输出端提供第一电源端的信号；向第(i-1)移位信号输出端和第(i-1)移位节点提供第二电源端的信号，其中，i为2至m之间的自然数。
可选地，所述输入子电路包括：第一晶体管、第二晶体管和第三晶体管，其中：
所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述第一信号输入端连接，所述第一晶体管的第二极与所述第二节点连接；
所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第二节点连接，所述第二晶体管的第二极与所述第一节点连接；
所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与所述第二节点连接。
可选地，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，其中：
所述第四晶体管的控制极与第一节点连接，所述第四晶体管的第一极与所述第二信号输入端连接，所述第四晶体管的第二极与所述第一信号输出端连接；
所述第五晶体管的控制极与第一极分别与所述第一节点连接，所述第五晶体管的第二极与所述第三节点连接；
所述第一电容的一端与所述第一节点连接，所述第一电容的另一端与所述第一信号输出端连接；
所述第二电容的一端与所述第三节点连接，所述第二电容的另一端与所述第二电源端连接。
可选地，所述复位子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管，其中：
所述第六晶体管的控制极与所述第三信号输入端连接，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第二节点连接；
所述第七晶体管的控制极与所述第三信号输入端连接，所述第七晶体管的第一极与所述第二节点连接，所述第七晶体管的第二极与所述第二电源端连接；
所述第八晶体管的控制极与所述第三信号输入端连接，所述第八晶体管的第一极与所述第三节点连接，所述第八晶体管的第二极与所述第二电源端连接；
所述第九晶体管的控制极与所述第三信号输入端连接，所述第九晶体管的第一极与所述第m移位节点连接，所述第九晶体管的第二极与所述第二电源端连接；
所述第十晶体管的控制极与所述第三信号输入端连接，所述第十晶体管的第一极与所述第m移位信号输出端连接，所述第十晶体管的第二极与所述第二电源端连接。
可选地，所述第一移位输出子电路包括：第十一晶体管和第十二晶体管，其中：
所述第十一晶体管的控制极与所述第二时钟信号端连接，所述第十一晶体管的第一极与所述第三节点连接，所述第十一晶体管的第二极与所述第一移位节点连接；
所述第十二晶体管的控制极与所述第一移位节点连接，所述第十二晶体管的第一极与所述第一电源端连接，所述第十二晶体管的第二极与所述第一移位信号输出端连接。
可选地，所述第i移位输出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，其中：
所述第十三晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十三晶体管的第一极与所述第(i-1)移位节点连接，所述第十三晶体管的第二极与所述第二电源端连接；
所述第十四晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十四晶体管的第一极与所述第(i-1)移位信号输出端连接，所述第十四晶体管的第二极与所述第二电源端连接；
所述第十五晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十五晶体管的第一极与所述第三节点连接，所述第十五晶体管的第二极与所述第i移位节点连接；
所述第十六晶体管的控制极与第i移位节点连接，第十六晶体管的第一极与第i移位信号输出端连接，第十六晶体管的第二极与第一电源端连接。
可选地，所述输入子电路包括：第一晶体管、第二晶体管和第三晶体管，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，所述复位子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管，所述第一移位输出子电路包括：第十一晶体管和第十二晶体管，所述第i移位输出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，其中：
所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述第一信号输入端连接，所述第一晶体管的第二极与所述第二节点连接；
所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第二节点连接，所述第二晶体管的第二极与所述第一节点连接；
所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与所述第二节点连接；
所述第四晶体管的控制极与第一节点连接，所述第四晶体管的第一极与所述第二信号输入端连接，所述第四晶体管的第二极与所述第一信号输出端连接；
所述第五晶体管的控制极与第一极分别与所述第一节点连接，所述第五晶体管的第二极与所述第三节点连接；
所述第一电容的一端与所述第一节点连接，所述第一电容的另一端与所述第一信号输出端连接；
所述第二电容的一端与所述第三节点连接，所述第一电容的另一端与所述第二电源端连接；
所述第六晶体管的控制极与所述第三信号输入端连接，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第二节点连接；
所述第七晶体管的控制极与所述第三信号输入端连接，所述第七晶体管的第一极与所述第二节点连接，所述第七晶体管的第二极与所述第二电源端连接；
所述第八晶体管的控制极与所述第三信号输入端连接，所述第八晶体管的第一极与所述第三节点连接，所述第八晶体管的第二极与所述第二电源端连接；
所述第九晶体管的控制极与所述第三信号输入端连接，所述第九晶体管的第一极与所述第m移位节点连接，所述第九晶体管的第二极与所述第二电源端连接；
所述第十晶体管的控制极与所述第三信号输入端连接，所述第十晶体管的第一极与所述第m移位信号输出端连接，所述第十晶体管的第二极与所述第二电源端连接；
所述第十一晶体管的控制极与所述第二时钟信号端连接，所述第十一晶体管的第一极与所述第三节点连接，所述第十一晶体管的第二极与所述第一移位节点连接；
所述第十二晶体管的控制极与所述第一移位节点连接，所述第十二晶体管的第一极与所述第一电源端连接，所述第十二晶体管的第二极与所述第一移位信号输出端连接；
所述第十三晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十三晶体管的第一极与所述第(i-1)移位节点连接，所述第十三晶体管的第二极与所述第二电源端连接；
所述第十四晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十四晶体管的第一极与所述第(i-1)移位信号输出端连接，所述第十四晶体管的第二极与所述第二电源端连接；
所述第十五晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十五晶体管的第一极与所述第三节点连接，所述第十五晶体管的第二极与所述第i移位节点连接；
所述第十六晶体管的控制极与第i移位节点连接，第十六晶体管的第一极与第i移位信号输出端连接，第十六晶体管的第二极与第一电源端连接。
可选地，所述第二信号输入端输入的信号的频率为f，所述第一时钟信号端至所述第(i+1)时钟信号端输入的信号的频率为m*f。
第二方面，本申请实施例提供了一种栅极驱动电路，包括：多个级联的如前所述的移位寄存器；
第一级移位寄存器的第一信号输入端与初始信号输入端连接，第N+1级移位寄存器的第一信号输入端与第N级移位寄存器的第一信号输出端连接，N为大于或等于1的自然数；
奇数级移位寄存器的第二信号输入端与外部的第一输入端连接，偶数级移位寄存器的第二信号输入端与外部的第二输入端连接；
第N级移位寄存器的第三信号输入端与第N+1级移位寄存器的第一移位信号输出端连接；
奇数级移位寄存器的第一时钟信号端与外部的第一时钟信号线连接，第二时钟信号端与外部的第二时钟信号线连接，第三时钟信号端与外部的第三时钟信号线连接；
偶数级移位寄存器的第一时钟信号端与外部的第三时钟信号线连接，第二时钟信号端与外部的第四时钟信号线连接，第三时钟信号端与外部的第一时钟信号线连接；
第一输入端、第二输入端输入的信号是交替工作的交流信号，且第一输入端、第二输入端输入的信号的频率均为f，第一时钟信号线、第二时钟信号线、第三时钟信号线以及第四时钟信号线输入的时钟信号的频率均为m*f，m为每级移位寄存器包含的移位输出子电路级数。
第三方面，本申请实施例提供了一种移位寄存器的驱动方法，应用于如前所述的移位寄存器中，所述方法包括：
输入子电路在第一时钟信号端的控制下，向第一节点提供第一信号输入端的信号；
输出子电路在第一节点的控制下，向第三节点提供第一节点的信号，向第一信号输出端提供第二信号输入端的信号；
第一移位输出子电路在第三节点和第二时钟信号端的控制下，向第一移位信号输出端提供第一电源端的信号；
对i从2至m，m为大于或等于2的自然数，依次执行：第i移位输出子电路在第三节点和第(i+1)时钟信号端的控制下，向第i移位信号输出端提供第一电源端的信号；向第(i-1)移位信号输出端和第(i-1)移位节点提供第二电源端的信号；
复位子电路在第三信号输入端的控制下，向第一节点、第三节点、第m移位节点和第m移位信号输出端提供第二电源端的信号。
与相关技术相比，本申请实施例的移位寄存器及其驱动方法、栅极驱动电路，通过第一移位输出子电路和第i移位输出子电路实现两级或多级输出，降低了显示面板的边框大小和电路功耗，提升了显示面板的显示品质。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例的一种示例性的移位寄存器的结构示意图一；
图2为本申请实施例的一种示例性的移位寄存器的结构示意图二；
图3为本申请实施例的一种示例性的移位寄存器的结构示意图三；
图4为本申请实施例提供的输入子电路的等效电路图；
图5为本申请实施例提供的输出子电路的等效电路图；
图6为本申请实施例提供的复位子电路的等效电路图；
图7为本申请实施例提供的第一移位输出子电路的等效电路图；
图8为本申请实施例提供的第二移位输出子电路的等效电路图；
图9为本申请实施例的一种示例性的移位寄存器的结构示意图；
图10为本申请实施例的移位寄存器的工作时序图；
图11为本申请实施例提供的移位寄存器的驱动方法的流程图；
图12为本申请实施例提供的栅极驱动电路的结构示意图。
附图标记说明：
INPUT1—第一信号输入端； INPUT2—第二信号输入端；
INPUT3—第三信号输入端； OUT—第一信号输出端；
OUT<1>—第一移位信号输出端； OUT<i>—第i移位信号输出端；
CLK1—第一时钟信号端； CLK2—第二时钟信号端；
CLK3—第三时钟信号端； M1～M21—晶体管；
VGH—第一电源端； VSS—第二电源端；
N1—第一节点； N2—第二节点；
N3—第三节点； C1—第一电容；
C2—第二电容； Q1—第一移位节点；
Qi—第i移位节点。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
本申请实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的结构示意图一，如图1所示，本申请实施例提供的移位寄存器包括：输入子电路、输出子电路、复位子电路以及第一移位输出子电路至第m移位输出子电路，其中，m为大于或等于2的自然数。
具体的，输入子电路，分别与第一信号输入端INPUT1、第一时钟信号端CLK1、第一节点N1、第二节点N2和第一电源端VGH连接，用于在第一时钟信号端CLK1的控制下，向第一节点N1提供第一信号输入端INPUT1的信号；
输出子电路，分别与第二信号输入端INPUT2、第一信号输出端OUT、第一节点N1、第三节点N3和第二电源端VSS连接，用于在第一节点N1的控制下，向第三节点N3提供第一节点N1的信号，向第一信号输出端OUT提供第二信号输入端INPUT2的信号；
复位子电路，分别与第一节点N1、第二节点N2、第三节点N3、第m移位节点Qm、第二电源端VSS、第m移位信号输出端OUT<m>和第三信号输入端INPUT3连接，用于在第三信号输入端INPUT3的控制下，向第一节点N1、第三节点N3、第m移位节点Qm和第m移位信号输出端OUT<m>提供第二电源端VSS的信号；
第一移位输出子电路，分别与第三节点N3、第一移位节点Q1、第二时钟信号端CLK2、第一电源端VGH和第一移位信号输出端OUT<1>连接，用于在第三节点N3和第二时钟信号端CLK2的控制下，向第一移位信号输出端OUT<1>提供第一电源端VGH的信号；
第i移位输出子电路，分别与第三节点N3、第(i-1)移位节点Q(i-1)、第i移位节点Qi、第(i+1)时钟信号端CLK(i+1)、第一电源端VGH、第二电源端VSS、第(i-1)移位信号输出端OUT<i-1>和第i移位信号输出端OUT<i>连接，用于在第三节点N3和第(i+1)时钟信号端CLK(i+1)的控制下，向第i移位信号输出端OUT<i>提供第一电源端VGH的信号；向第(i-1)移位信号输出端OUT<i-1>和第(i-1)移位节点Q(i-1)提供第二电源端VSS的信号，其中，i为2至m之间的自然数。
本申请实施例的移位寄存器，通过第一移位输出子电路和第i移位输出子电路实现两级或多级输出，降低了显示面板的边框大小和电路功耗，提升了显示面板的显示品质。
示例性的，如图2所示，当m＝2时，该移位寄存器包括：输入子电路、输出子电路、复位子电路、第一移位输出子电路和第二移位输出子电路。
具体的，输入子电路，分别与第一信号输入端INPUT1、第一时钟信号端CLK1、第一节点N1、第二节点N2和第一电源端VGH连接，用于在第一时钟信号端CLK1的控制下，向第一节点N1提供第一信号输入端INPUT1的信号；
输出子电路，分别与第二信号输入端INPUT2、第一信号输出端OUT、第一节点N1、第三节点N3和第二电源端VSS连接，用于在第一节点N1的控制下，向第三节点N3提供第一节点N1的信号，向第一信号输出端OUT提供第二信号输入端INPUT2的信号；
复位子电路，分别与第一节点N1、第二节点N2、第三节点N3、第二移位节点Q2、第二电源端VSS、第二移位信号输出端OUT<2>和第三信号输入端INPUT3连接，用于在第三信号输入端INPUT3的控制下，向第一节点N1、第三节点N3、第二移位节点Q2和第二移位信号输出端OUT<2>提供第二电源端VSS的信号；
第一移位输出子电路，分别与第三节点N3、第一移位节点Q1、第二时钟信号端CLK2、第一电源端VGH和第一移位信号输出端OUT<1>连接，用于在第三节点N3和第二时钟信号端CLK2的控制下，向第一移位信号输出端OUT<1>提供第一电源端VGH的信号；
第二移位输出子电路，分别与第三节点N3、第一移位节点Q1、第二移位节点Q2、第三时钟信号端CLK3、第一电源端VGH、第二电源端VSS、第一移位信号输出端OUT<1>和第二移位信号输出端OUT<2>连接，用于在第三节点N3和第三时钟信号端CLK3的控制下，向第二移位信号输出端OUT<2>提供第一电源端VGH的信号；向第一移位信号输出端OUT<1>和第一移位节点Q1提供第二电源端VSS的信号。
示例性的，如图3所示，当m＝3时，该移位寄存器包括：输入子电路、输出子电路、复位子电路、第一移位输出子电路、第二移位输出子电路和第三移位输出子电路，其中：
输入子电路，分别与第一信号输入端INPUT1、第一时钟信号端CLK1、第一节点N1、第二节点N2和第一电源端VGH连接，用于在第一时钟信号端CLK1的控制下，向第一节点N1提供第一信号输入端INPUT1的信号；
输出子电路，分别与第二信号输入端INPUT2、第一信号输出端OUT、第一节点N1、第三节点N3和第二电源端VSS连接，用于在第一节点N1的控制下，向第三节点N3提供第一节点N1的信号，向第一信号输出端OUT提供第二信号输入端INPUT2的信号；
复位子电路，分别与第一节点N1、第二节点N2、第三节点N3、第二移位节点Q2、第二电源端VSS、第三移位信号输出端OUT<3>和第三信号输入端INPUT3连接，用于在第三信号输入端INPUT3的控制下，向第一节点N1、第三节点N3、第二移位节点Q2和第三移位信号输出端OUT<3>提供第二电源端VSS的信号；
第一移位输出子电路，分别与第三节点N3、第一移位节点Q1、第二时钟信号端CLK2、第一电源端VGH和第一移位信号输出端OUT<1>连接，用于在第三节点N3和第二时钟信号端CLK2的控制下，向第一移位信号输出端OUT<1>提供第一电源端VGH的信号；
第二移位输出子电路，分别与第三节点N3、第一移位节点Q1、第二移位节点Q2、第三时钟信号端CLK3、第一电源端VGH、第二电源端VSS、第一移位信号输出端OUT<1>和第二移位信号输出端OUT<2>连接，用于在第三节点N3和第三时钟信号端CLK3的控制下，向第二移位信号输出端OUT<2>提供第一电源端VGH的信号；向第一移位信号输出端OUT<1>和第一移位节点Q1提供第二电源端VSS的信号；
第三移位输出子电路，分别与第三节点N3、第二移位节点Q2、第三移位节点Q3、第四时钟信号端CLK4、第一电源端VGH、第二电源端VSS、第二移位信号输出端OUT<2>和第三移位信号输出端OUT<3>连接，用于在第三节点N3和第四时钟信号端CLK4的控制下，向第三移位信号输出端OUT<3>提供第一电源端VGH的信号；向第二移位信号输出端OUT<2>和第二移位节点Q2提供第二电源端VSS的信号。
可选地，图4为本申请实施例提供的输入子电路的等效电路图，如图4所示，本申请实施例提供的输入子电路包括：第一晶体管M1、第二晶体管M2和第三晶体管M3。需要说明的是，图4以m＝2为例，本申请实施例提供的输入子电路的结构同样适用于m为其他值时的情况。
具体的，第一晶体管M1的控制极与第一时钟信号端CLK1连接，第一晶体管M1的第一极与第一信号输入端INPUT1连接，第一晶体管M1的第二极与第二节点N2连接；第二晶体管M2的控制极与第一时钟信号端CLK1连接，第二晶体管M2的第一极与第二节点N2连接，第二晶体管M2的第二极与第一节点N1连接；第三晶体管M3的控制极与第一节点N1连接，第三晶体管M3的第一极与第一电源端VGH连接，第三晶体管M3的第二极与第二节点N2连接。
图4中具体示出了输入子电路的一种示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图5为本申请实施例提供的输出子电路的等效电路图，如图5所示，本申请实施例提供的输出子电路包括：第四晶体管M4、第五晶体管M5、第一电容C1和第二电容C2。需要说明的是，图5以m＝2为例，本申请实施例提供的输出子电路的结构同样适用于m为其他值时的情况。
具体的，第四晶体管M4的控制极与第一节点N1连接，第四晶体管M4的第一极与第二信号输入端INPUT2连接，第四晶体管M4的第二极与第一信号输出端OUT连接；第五晶体管M5的控制极与第一极分别与第一节点N1连接，第五晶体管M5的第二极与第三节点N3连接；第一电容C1的一端与第一节点N1连接，第一电容C1的另一端与第一信号输出端OUT连接；第二电容C2的一端与第三节点N3连接，第二电容C2的另一端与第二电源端VSS连接。
图5中具体示出了输出子电路的一种示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图6为本申请实施例提供的复位子电路的等效电路图，如图6所示，本申请实施例提供的复位子电路包括：第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10。需要说明的是，图6以m＝2为例，当m为其他值时，复位子电路的结构与此类似，此处不再赘述。
具体的，第六晶体管M6的控制极与第三信号输入端INPUT3连接，第六晶体管M6的第一极与第一节点N1连接，第六晶体管的第二极与第二节点N2连接；第七晶体管M7的控制极与第三信号输入端INPUT3连接，第七晶体管M7的第一极与第二节点N2连接，第七晶体管M7的第二极与第二电源端VSS连接；第八晶体管M8的控制极与第三信号输入端INPUT3连接，第八晶体管M8的第一极与第三节点N3连接，第八晶体管M8的第二极与第二电源端VSS连接；第九晶体管M9的控制极与第三信号输入端INPUT3连接，第九晶体管M9的第一极与第m移位节点Qm连接，第九晶体管M9的第二极与第二电源端VSS连接；第十晶体管M10的控制极与第三信号输入端INPUT3连接，第十晶体管M10的第一极与第m移位信号输出端OUT<m>连接，第十晶体管M10的第二极与第二电源端VSS连接。
图6中具体示出了复位子电路的一种示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图7为本申请实施例提供的第一移位输出子电路的等效电路图，如图7所示，本申请实施例提供的第一移位输出子电路包括：第十一晶体管M11和第十二晶体管M12。需要说明的是，图7以m＝2为例，本申请实施例提供的第一移位输出子电路的结构同样适用于m为其他值时的情况。
具体的，第十一晶体管M11的控制极与第二时钟信号端CLK2连接，第十一晶体管M11的第一极与第三节点N3连接，第十一晶体管M11的第二极与第一移位节点Q1连接；第十二晶体管M12的控制极与第一移位节点Q1连接，第十二晶体管M12的第一极与第一电源端VGH连接，第十二晶体管M12的第二极与第一移位信号输出端OUT<1>连接。
图7中具体示出了第一移位输出子电路的一种示例性结构。本领域技术人员容易理解是，第一移位输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图8为本申请实施例提供的第i移位输出子电路的等效电路图，如图8所示，本申请实施例提供的第i移位输出子电路包括：第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。需要说明的是，图8以m＝2为例，当m为其他值时，第i移位输出子电路的结构与此类似，此处不再赘述。
具体的，第十三晶体管M13的控制极与第(i+1)时钟信号端CLK(i+1)连接，第十三晶体管M13的第一极与第(i-1)移位节点Q(i-1)连接，第十三晶体管M13的第二极与第二电源端VSS连接；第十四晶体管M14的控制极与第(i+1)时钟信号端CLK(i+1)连接，第十四晶体管M14的第一极与第(i-1)移位信号输出端OUT<i-1>连接，第十四晶体管M14的第二极与第二电源端VSS连接；第十五晶体管M15的控制极与第(i+1)时钟信号端CLK(i+1)连接，第十五晶体管M15的第一极与第三节点N3连接，第十五晶体管M15的第二极与第i移位节点Qi连接；第十六晶体管M16的控制极与第i移位节点Qi连接，第十六晶体管M16的第一极与第i移位信号输出端OUT<i>连接，第十六晶体管M16的第二极与第一电源端VGH连接。
图8中具体示出了第i移位输出子电路的一种示例性结构。本领域技术人员容易理解是，第i移位输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。
图9为本发明实施例提供的移位寄存器的等效电路图，如图9所示，本申请实施例提供的移位寄存器中，输入子电路包括：第一晶体管M1、第二晶体管M2和第三晶体管M3，输出子电路包括：第四晶体管M4、第五晶体管M5、第一电容C1和第二电容C2，复位子电路包括：第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10，第一移位输出子电路包括：第十一晶体管M11和第十二晶体管M12，第i移位输出子电路包括：第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。
具体的，第一晶体管M1的控制极与第一时钟信号端CLK1连接，第一晶体管M1的第一极与第一信号输入端INPUT1连接，第一晶体管M1的第二极与第二节点N2连接；第二晶体管M2的控制极与第一时钟信号端CLK1连接，第二晶体管M2的第一极与第二节点N2连接，第二晶体管M2的第二极与第一节点N1连接；第三晶体管M3的控制极与第一节点N1连接，第三晶体管M3的第一极与第一电源端VGH连接，第三晶体管M3的第二极与第二节点N2连接；第四晶体管M4的控制极与第一节点N1连接，第四晶体管M4的第一极与第二信号输入端INPUT2连接，第四晶体管M4的第二极与第一信号输出端OUT连接；第五晶体管M5的控制极与第一极分别与第一节点N1连接，第五晶体管M5的第二极与第三节点N3连接；第一电容C1的一端与第一节点N1连接，第一电容C1的另一端与第一信号输出端OUT连接；第二电容C2的一端与第三节点N3连接，第二电容C2的另一端与第二电源端VSS连接；第六晶体管M6的控制极与第三信号输入端INPUT3连接，第六晶体管M6的第一极与第一节点N1连接，第六晶体管的第二极与第二节点N2连接；第七晶体管M7的控制极与第三信号输入端INPUT3连接，第七晶体管M7的第一极与第二节点N2连接，第七晶体管M7的第二极与第二电源端VSS连接；第八晶体管M8的控制极与第三信号输入端INPUT3连接，第八晶体管M8的第一极与第三节点连接，第八晶体管M8的第二极与第二电源端连接；第九晶体管M9的控制极与第三信号输入端INPUT3连接，第九晶体管M9的第一极与第m移位节点Qm连接，第九晶体管M9的第二极与第二电源端VSS连接；第十晶体管M10的控制极与第三信号输入端INPUT3连接，第十晶体管M10的第一极与第m移位信号输出端OUT<m>连接，第十晶体管M10的第二极与第二电源端VSS连接；第十一晶体管M11的控制极与第二时钟信号端CLK2连接，第十一晶体管M11的第一极与第三节点N3连接，第十一晶体管M11的第二极与第一移位节点Q1连接；第十二晶体管M12的控制极与第一移位节点Q1连接，第十二晶体管M12的第一极与第一电源端VGH连接，第十二晶体管M12的第二极与第一移位信号输出端OUT<1>连接；第十三晶体管M13的控制极与第(i+1)时钟信号端CLK(i+1)连接，第十三晶体管M13的第一极与第(i-1)移位节点Q(i-1)连接，第十三晶体管M13的第二极与第二电源端VSS连接；第十四晶体管M14的控制极与第(i+1)时钟信号端CLK(i+1)连接，第十四晶体管M14的第一极与第(i-1)移位信号输出端OUT<i-1>连接，第十四晶体管M14的第二极与第二电源端VSS连接；第十五晶体管M15的控制极与第(i+1)时钟信号端CLK(i+1)连接，第十五晶体管M15的第一极与第三节点N3连接，第十五晶体管M15的第二极与第i移位节点Qi连接；第十六晶体管M16的控制极与第i移位节点Qi连接，第十六晶体管M16的第一极与第i移位信号输出端OUT<i>连接，第十六晶体管M16的第二极与第一电源端VGH连接。
图9中具体示出了输入子电路、输出子电路、复位子电路、第一移位输出子电路、第二移位输出子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，第二信号输入端INPUT2输入的信号的频率为f，第一时钟信号端CLK1至第(i+1)时钟信号端CLK(i+1)输入的信号的频率为m*f。这样保证了第一移位信号输出端OUT<1>至第m移位信号输出端OUT<m>输出高电平时，第一节点N1的电位一直是高电平。
本申请实施例通过第二时钟信号端CLK2与第十一晶体管M11、第三时钟信号端CLK3与第十五晶体管M15实现栅极驱动电路的输出移位功能，第十一晶体管M11与第十五晶体管M15的沟道尺寸较小(例如，宽长比W/L可以为20/8)，因此，在栅极驱动电路工作过程中产生很小功耗。本申请实施例的上拉管第十二晶体管M12、第十六晶体管M16的漏极均接第一电源端VGH的DC高压信号，按照P∝2×(C1+C2)×V*V×F＝2×(C1+C2)×V*V×0＝0，(第一电源端VGH的DC高压信号的频率为0)，所以本申请实施例的移位寄存器降低了电路功耗。
本申请实施例通过一级栅极驱动电路实现了两级或者多级移位输出，降低了显示面板的边框大小。
本申请实施例通过将第二节点N2节点连接在第一晶体管M1与第二晶体管M2、第六晶体管M6与第七晶体管M7之间，避免了第一节点N1的漏电流的情况。通过第二电容C2存储第二节点N2的电压以及滤波，避免了输出端的信号出现毛刺。
在本实施例中，晶体管M1～M16均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，第一电容C1和第二电容C2可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。
下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。需要说明的是，下面是以第一级移位寄存器的工作过程为例进行说明的。
以本发明实施例提供的移位寄存器中的晶体管M1～M16均为N型薄膜晶体管为例，图10为本发明实施例提供的移位寄存器的工作时序图一，如图9和图10所示，本发明实施例提供的移位寄存器包括16个晶体管单元(M1～M16)、2个电容单元(C1、C2)、6个输入端(INPUT1、INPUT2、INPUT3、CLK1、CLK2和CLK3)、M+1个输出端(CR<N>、OUT<N>至OUT<N+m-1>)和2个电源端(VSS和VGH)，第一电源端VGH持续提供高电平信号，第二电源端VSS持续提供低电平信号。其工作过程包括：
第一阶段S1，即输入阶段，第一信号输入端INPUT1的输入信号为高电平，第一时钟信号端CLK1的输入信号为高电平，第一晶体管M1和第二晶体管M2导通，第一节点N1的电位被拉高，第一节点N1对第一电容C1进行充电。由于第一节点N1的电位拉高，第三晶体管M3、第四晶体管M4和第五晶体管M5导通，此时，第二信号输入端INPUT2的输入信号为低电平，通过第四晶体管M4将第二信号输入端INPUT2的低电平信号写入第一信号输出端OUT，第一节点N1的电压通过第五晶体管M5传递至第三节点N3，第一电源端VGH的高电平信号写入第二节点N2，第三晶体管M3的作用是维持第一节点N1的电压稳定。
第二阶段S2，即第一输出阶段，第一信号输入端INPUT1的输入信号为低电平，第二信号输入端INPUT2的输入信号为高电平，在电容C的自举作用下，第一节点N1的电位被抬升到第二高电平，第一节点N1的电压通过第五晶体管M5传递至第三节点N3，第二信号输入端INPUT2的输入信号通过第四晶体管M4输出至第一信号输出端OUT。
第二时钟信号端CLK2的输入信号为高电平，第十一晶体管M11导通，将第三节点N3的电压传递至第一移位节点Q1，此时，第十二晶体管M12导通，第一移位信号输出端OUT<1>输出高电平，通过第二时钟信号端CLK2与第十一晶体管M11实现移位输出功能。
第三阶段S3，即第二输出阶段，第三时钟信号端CLK3的输入信号为高电平，第十五晶体管M15导通，将第三节点N3的电压传递至第二移位节点Q2，此时，第十六晶体管M16导通，第二移位信号输出端OUT<2>输出高电平，通过第三时钟信号端CLK3与第十五晶体管M15实现移位输出功能；第十三晶体管M13和第十四晶体管M14导通，拉低第一移位节点Q1与第一移位信号输出端OUT<1>的电压。
当m>2时，第三移位输出子电路至第m移位输出子电路的工作过程与第二移位输出子电路的工作过程类似，此处不再赘述。
第四阶段S4，即复位阶段，第三信号输入端INPUT3的输入信号为高电平，第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9与第十晶体管M10导通，通过第六晶体管M6与第七晶体管M7拉低第一节点N1的电压，通过第八晶体管M8拉低第三节点N3的电压，通过第九晶体管M9拉低第m移位节点Qm的电压、通过第十晶体管M10拉低第m移位信号输出端OUT<m>的电压。
基于同一发明构思，本发明一些实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，该移位寄存器包括：输入子电路、输出子电路、复位子电路、第一移位输出子电路至第m移位输出子电路，m为大于或等于2的自然数，以及第一信号输入端、第二信号输入端、第三信号输入端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第一电源端、第二电源端、第一信号输出端、第一移位信号输出端至第i移位信号输出端，第一电源端持续提供高电平信号，第二电源端持续提供低电平信号，图11为本发明实施例的移位寄存器的驱动方法的流程图，如图11所示，该方法具体包括以下步骤：
步骤100、输入子电路在第一时钟信号端的控制下，向第一节点提供第一信号输入端的信号。
具体的，第一时钟信号端的输入信号为脉冲信号，在步骤100中，第一信号输入端的输入信号为高电平，输入子电路拉高了第一节点的电位。
步骤200、输出子电路在第一节点的控制下，向第三节点提供第一节点的信号，向第一信号输出端提供第二信号输入端的信号；第一移位输出子电路在第三节点和第二时钟信号端的控制下，向第一移位信号输出端提供第一电源端的信号。
具体的，第二信号输入端的输入信号为脉冲信号，第二时钟信号端的输入信号为脉冲信号，在本步骤中，第二信号输入端的输入信号为高电平，第二时钟信号端的输入信号为高电平，输出子电路拉高了第三节点的电位，第一信号输出端、第一移位信号输出端的输出信号均为高电平。
步骤300、对i从2至m，m为大于或等于2的自然数，依次执行：第i移位输出子电路在第三节点和第(i+1)时钟信号端的控制下，向第i移位信号输出端提供第一电源端的信号；向第(i-1)移位信号输出端和第(i-1)移位节点提供第二电源端的信号。
具体的，对每个执行时的i，第i+1时钟信号端的输入信号为脉冲信号，在本步骤中，第i+1时钟信号端的输入信号为高电平，第i移位输出子电路将第(i-1)移位信号输出端和第(i-1)移位节点的电平拉低至第二电源端的低电平信号，第i移位信号输出端的输出信号为高电平。
步骤400、复位子电路在第三信号输入端的控制下，向第一节点、第三节点、第m移位节点和第m移位信号输出端提供第二电源端的信号。
具体的，第三信号输入端的输入信号为高电平，复位子电路拉低了第一节点、第三节点、第m移位节点和第m移位信号输出端的电位。
本申请实施例提供的移位寄存器的驱动方法，通过第一移位输出子电路和第i移位输出子电路实现两级或多级输出，降低了显示面板的边框大小和电路功耗，提升了显示面板的显示品质。
基于同一发明构思，本申请实施例还提供一种栅极驱动电路，图12为本发明实施例提供的栅极驱动电路的结构示意图，如图12所示，控制极驱动电路包括：多个级联的移位寄存器，包括：第一级移位寄存器GOA(1)、第二级移位寄存器GOA(2)、第三级移位寄存器GOA(3)等。需要说明的是，图12以m＝2为例，当m为其他值时，栅极驱动电路的结构与此类似，此处不再赘述。
具体的，第一级移位寄存器的第一信号输入端与初始信号输入端连接，第N+1级移位寄存器的第一信号输入端与第N级移位寄存器的第一信号输出端连接，N为大于或等于1的自然数；
奇数级移位寄存器的第二信号输入端与外部的第一输入端连接，偶数级移位寄存器的第二信号输入端与外部的第二输入端连接；
第N级移位寄存器的第三信号输入端与第N+1级移位寄存器的第一移位信号输出端连接；
奇数级移位寄存器的第一时钟信号端与外部的第一时钟信号线连接，第二时钟信号端与外部的第二时钟信号线连接，第三时钟信号端与外部的第三时钟信号线连接；
偶数级移位寄存器的第一时钟信号端与外部的第三时钟信号线连接，第二时钟信号端与外部的第四时钟信号线连接，第三时钟信号端与外部的第一时钟信号线连接；
第一输入端、第二输入端输入的信号是交替工作的交流信号，且第一输入端、第二输入端输入的信号的频率均为f，第一时钟信号线、第二时钟信号线、第三时钟信号线以及第四时钟信号线输入的时钟信号的频率均为m*f，m为每级移位寄存器包含的移位输出子电路级数。
如图12所示，第一级移位寄存器GOA(1)的第一信号输入端INPUT1与初始信号输入端STU连接，第一时钟信号端CLK1与外部的第一时钟信号线Clock1连接，第二时钟信号端CLK2与外部的第二时钟信号线Clock2连接，第三时钟信号端CLK3与外部的第三时钟信号线Clock3连接，第二信号输入端INPUT2与外部的第一输入端CK1连接，第一信号输出端OUT与第二级移位寄存器GOA(2)的第一信号输入端INPUT1连接；第二级移位寄存器GOA(2)的第一时钟信号端CLK1与外部的第三时钟信号线Clock3连接，第二时钟信号端CLK2与外部的第四时钟信号线Clock4连接，第三时钟信号端CLK3与外部的第一时钟信号线Clock1连接，第二信号输入端INPUT2与外部的第二输入端CK2连接，第一信号输出端OUT与第三级移位寄存器GOA(3)的第一信号输入端INPUT1连接；以此类推。
外部的第一输入端CK1、第二输入端CK2输入的信号是交替工作的低频交流信号，且第一输入端CK1、第二输入端CK2输入的信号的频率为第一时钟信号线Clock1、第二时钟信号线Clock2、第三时钟信号线Clock3以及第四时钟信号线Clock4输入的时钟信号的频率的1/m，这样保证了第一移位信号输出端至第m移位信号输出端输出高电平时，第一节点的电位一直是高电平。
其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
有以下几点需要说明：
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入子电路、输出子电路、复位子电路以及第一移位输出子电路至第m移位输出子电路，m为大于或等于2的自然数，其中：
所述输入子电路，分别与第一信号输入端、第一时钟信号端、第一节点、第二节点和第一电源端连接，用于在第一时钟信号端的控制下，向第一节点提供第一信号输入端的信号；
所述输出子电路，分别与第二信号输入端、第一信号输出端、第一节点、第三节点和第二电源端连接，用于在第一节点的控制下，向第三节点提供第一节点的信号，向第一信号输出端提供第二信号输入端的信号；
所述复位子电路，分别与第一节点、第二节点、第三节点、第m移位节点、第二电源端、第m移位信号输出端和第三信号输入端连接，用于在第三信号输入端的控制下，向第一节点、第三节点、第m移位节点和第m移位信号输出端提供第二电源端的信号；
所述第一移位输出子电路，分别与第三节点、第一移位节点、第二时钟信号端、第一电源端和第一移位信号输出端连接，用于在第三节点和第二时钟信号端的控制下，向第一移位信号输出端提供第一电源端的信号；
第i移位输出子电路，分别与第三节点、第(i-1)移位节点、第i移位节点、第(i+1)时钟信号端、第一电源端、第二电源端、第(i-1)移位信号输出端和第i移位信号输出端连接，用于在第三节点和第(i+1)时钟信号端的控制下，向第i移位信号输出端提供第一电源端的信号；向第(i-1)移位信号输出端和第(i-1)移位节点提供第二电源端的信号，其中，i为2至m之间的自然数。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管、第二晶体管和第三晶体管，其中：
所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述第一信号输入端连接，所述第一晶体管的第二极与所述第二节点连接；
所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第二节点连接，所述第二晶体管的第二极与所述第一节点连接；
所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与所述第二节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，其中：
所述第四晶体管的控制极与第一节点连接，所述第四晶体管的第一极与所述第二信号输入端连接，所述第四晶体管的第二极与所述第一信号输出端连接；
所述第五晶体管的控制极与第一极分别与所述第一节点连接，所述第五晶体管的第二极与所述第三节点连接；
所述第一电容的一端与所述第一节点连接，所述第一电容的另一端与所述第一信号输出端连接；
所述第二电容的一端与所述第三节点连接，所述第二电容的另一端与所述第二电源端连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述复位子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管，其中：
所述第六晶体管的控制极与所述第三信号输入端连接，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第二节点连接；
所述第七晶体管的控制极与所述第三信号输入端连接，所述第七晶体管的第一极与所述第二节点连接，所述第七晶体管的第二极与所述第二电源端连接；
所述第八晶体管的控制极与所述第三信号输入端连接，所述第八晶体管的第一极与所述第三节点连接，所述第八晶体管的第二极与所述第二电源端连接；
所述第九晶体管的控制极与所述第三信号输入端连接，所述第九晶体管的第一极与所述第m移位节点连接，所述第九晶体管的第二极与所述第二电源端连接；
所述第十晶体管的控制极与所述第三信号输入端连接，所述第十晶体管的第一极与所述第m移位信号输出端连接，所述第十晶体管的第二极与所述第二电源端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第一移位输出子电路包括：第十一晶体管和第十二晶体管，其中：
所述第十一晶体管的控制极与所述第二时钟信号端连接，所述第十一晶体管的第一极与所述第三节点连接，所述第十一晶体管的第二极与所述第一移位节点连接；
所述第十二晶体管的控制极与所述第一移位节点连接，所述第十二晶体管的第一极与所述第一电源端连接，所述第十二晶体管的第二极与所述第一移位信号输出端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第i移位输出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，其中：
所述第十三晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十三晶体管的第一极与所述第(i-1)移位节点连接，所述第十三晶体管的第二极与所述第二电源端连接；
所述第十四晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十四晶体管的第一极与所述第(i-1)移位信号输出端连接，所述第十四晶体管的第二极与所述第二电源端连接；
所述第十五晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十五晶体管的第一极与所述第三节点连接，所述第十五晶体管的第二极与所述第i移位节点连接；
所述第十六晶体管的控制极与第i移位节点连接，第十六晶体管的第一极与第i移位信号输出端连接，第十六晶体管的第二极与第一电源端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管、第二晶体管和第三晶体管，所述输出子电路包括：第四晶体管、第五晶体管、第一电容和第二电容，所述复位子电路包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管，所述第一移位输出子电路包括：第十一晶体管和第十二晶体管，所述第i移位输出子电路包括：第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，其中：
所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述第一信号输入端连接，所述第一晶体管的第二极与所述第二节点连接；
所述第二晶体管的控制极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第二节点连接，所述第二晶体管的第二极与所述第一节点连接；
所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与所述第二节点连接；
所述第四晶体管的控制极与第一节点连接，所述第四晶体管的第一极与所述第二信号输入端连接，所述第四晶体管的第二极与所述第一信号输出端连接；
所述第五晶体管的控制极与第一极分别与所述第一节点连接，所述第五晶体管的第二极与所述第三节点连接；
所述第一电容的一端与所述第一节点连接，所述第一电容的另一端与所述第一信号输出端连接；
所述第二电容的一端与所述第三节点连接，所述第一电容的另一端与所述第二电源端连接；
所述第六晶体管的控制极与所述第三信号输入端连接，所述第六晶体管的第一极与所述第一节点连接，所述第六晶体管的第二极与所述第二节点连接；
所述第七晶体管的控制极与所述第三信号输入端连接，所述第七晶体管的第一极与所述第二节点连接，所述第七晶体管的第二极与所述第二电源端连接；
所述第八晶体管的控制极与所述第三信号输入端连接，所述第八晶体管的第一极与所述第三节点连接，所述第八晶体管的第二极与所述第二电源端连接；
所述第九晶体管的控制极与所述第三信号输入端连接，所述第九晶体管的第一极与所述第m移位节点连接，所述第九晶体管的第二极与所述第二电源端连接；
所述第十晶体管的控制极与所述第三信号输入端连接，所述第十晶体管的第一极与所述第m移位信号输出端连接，所述第十晶体管的第二极与所述第二电源端连接；
所述第十一晶体管的控制极与所述第二时钟信号端连接，所述第十一晶体管的第一极与所述第三节点连接，所述第十一晶体管的第二极与所述第一移位节点连接；
所述第十二晶体管的控制极与所述第一移位节点连接，所述第十二晶体管的第一极与所述第一电源端连接，所述第十二晶体管的第二极与所述第一移位信号输出端连接；
所述第十三晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十三晶体管的第一极与所述第(i-1)移位节点连接，所述第十三晶体管的第二极与所述第二电源端连接；
所述第十四晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十四晶体管的第一极与所述第(i-1)移位信号输出端连接，所述第十四晶体管的第二极与所述第二电源端连接；
所述第十五晶体管的控制极与所述第(i+1)时钟信号端连接，所述第十五晶体管的第一极与所述第三节点连接，所述第十五晶体管的第二极与所述第i移位节点连接；
所述第十六晶体管的控制极与第i移位节点连接，第十六晶体管的第一极与第i移位信号输出端连接，第十六晶体管的第二极与第一电源端连接。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第二信号输入端输入的信号的频率为f，所述第一时钟信号端至所述第(i+1)时钟信号端输入的信号的频率为m*f。
9.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1-8任一所述的移位寄存器；
第一级移位寄存器的第一信号输入端与初始信号输入端连接，第N+1级移位寄存器的第一信号输入端与第N级移位寄存器的第一信号输出端连接，N为大于或等于1的自然数；
奇数级移位寄存器的第二信号输入端与外部的第一输入端连接，偶数级移位寄存器的第二信号输入端与外部的第二输入端连接；
第N级移位寄存器的第三信号输入端与第N+1级移位寄存器的第一移位信号输出端连接；
奇数级移位寄存器的第一时钟信号端与外部的第一时钟信号线连接，第二时钟信号端与外部的第二时钟信号线连接，第三时钟信号端与外部的第三时钟信号线连接；
偶数级移位寄存器的第一时钟信号端与外部的第三时钟信号线连接，第二时钟信号端与外部的第四时钟信号线连接，第三时钟信号端与外部的第一时钟信号线连接；
所述第一输入端与所述第二输入端输入的信号是交替工作的交流信号，且所述第一输入端与所述第二输入端输入的信号的频率均为f，所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线以及所述第四时钟信号线输入的时钟信号的频率均为m*f，m为每级移位寄存器包含的移位输出子电路级数。
10.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-8任一所述的移位寄存器中，所述方法包括：
输入子电路在第一时钟信号端的控制下，向第一节点提供第一信号输入端的信号；
输出子电路在第一节点的控制下，向第三节点提供第一节点的信号，向第一信号输出端提供第二信号输入端的信号；
第一移位输出子电路在第三节点和第二时钟信号端的控制下，向第一移位信号输出端提供第一电源端的信号；
对i从2至m，m为大于或等于2的自然数，依次执行：第i移位输出子电路在第三节点和第(i+1)时钟信号端的控制下，向第i移位信号输出端提供第一电源端的信号；向第(i-1)移位信号输出端和第(i-1)移位节点提供第二电源端的信号；
复位子电路在第三信号输入端的控制下，向第一节点、第三节点、第m移位节点和第m移位信号输出端提供第二电源端的信号。
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