JP6868504B2 - 双方向シフトレジスタ及び双方向シフトレジスタを備える表示駆動システム - Google Patents

双方向シフトレジスタ及び双方向シフトレジスタを備える表示駆動システム Download PDF

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Description

本発明は、双方向シフトレジスタ及び双方向シフトレジスタを備える表示駆動システムに関するものである。
電子技術の発展に伴い、携帯電話、ポータブルコンピュータ、携帯情報端末（ＰＤＡ）、タブレットパソコン、メディアプレーヤー等の家電製品の大部分は、製品に最適なマンマシンインタフェース（HMI human machine interface）を持たせるように、ディスプレイが入出力設備として採用されている。通常、ディスプレイは、表示パネル、及び表示パネルを駆動して画像を表示するための駆動回路を含む。また、表示パネルは、複数のデータ線及び複数の走査線を含み、駆動回路は、タイミングコントローラ、ゲートドライバ及びデータ駆動回路を含む。ゲートドライバは、走査駆動信号を表示パネルに出力し走査をラインごとに行う。ゲートドライバは、複数ステージのシフトレジスタユニットを含み、各ステージシフトレジスタユニットは、一つの走査線に対応する。従来技術において、ゲートドライバは、上方から下方の一つの方向のみに対して走査線を走査するため、柔軟に対応できない。
本発明は、以上の問題点に鑑みて、柔軟性を向上させる双方向シフトレジスタ及び表示駆動システムを提供することを目的とする。
本発明は、走査信号を走査線に出力し、且つタイミングコントローラの出力した四つのクロック信号を受信する双方向シフトレジスタを提供する。四つのクロック信号は、配列された順序によりシフトされる。また、双方向シフトレジスタは、選択的に正方向の走査と逆方向の走査との間で切り換わることができ、且つ複数のカスケード接続されたシフトレジスタユニットを備える。各シフトレジスタユニットは、一つの走査線に対応し、二つの隣り合わないクロック信号に制御され、二つのクロック信号の間は、一つのクロック周期が空けられ、シフトレジスタユニットは、プルアップトランジスタ、プルダウントランジスタ及びドロップモジュールを備え、一つのフレーム画像の表示時間内にリセットを行うことができ、ドロップモジュールは、シフトレジスタユニットがリセットされた後、プルダウントランジスタをオンに制御し、シフトレジスタユニットがエラー信号を出力するのを防止する。
本発明は、タイミングコントローラ、データ駆動回路及び走査駆動回路を備え、走査線に走査信号を出力する双方向シフトレジスタを走査駆動回路に含む表示駆動システムを提供する。また、双方向シフトレジスタは、タイミングコントローラの出力した四つのクロック信号を受信し、四つのクロック信号は配列された順序によりシフトされる。また、双方向シフトレジスタは、選択的に正方向の走査と逆方向の走査との間で切り換わることができ、且つ複数のカスケード接続されたシフトレジスタユニットを備える。各シフトレジスタユニットは、一つの走査線に対応し、二つの隣り合わないクロック信号に制御され、二つのクロック信号の間は、一つのクロック周期が空けられ、シフトレジスタユニットは、プルアップトランジスタ、プルダウントランジスタ及びドロップモジュールを備え、一つのフレーム画像の表示時間内にリセットを行うことができる。ドロップモジュールは、リセット段階において、プルダウントランジスタをオンに制御し、シフトレジスタユニットがエラー信号を出力するのを防止する。
上述した構造の双方向シフトレジスタによれば、選択的に正方向の走査方法と逆方向の走査方法との間で切り換わることができ、双方向シフトレジスタの柔軟性を向上できる。また、一つのフレーム時間内に四つのクロック信号を介して走査駆動回路を制御することにより、消費電力を低減できると共に、ドロップモジュールを設置することにより、リセット後に、シフトレジスタユニットがエラー信号を出力するのを防止できる。
本発明の好ましい実施形態に係る表示駆動システムのモジュールを示す模式図である。 図１に示す表示駆動システムにおける双方向シフトレジスタの第一実施例のモジュールを示す模式図である。 図２に示す双方向シフトレジスタの第Ｎ−２ステージシフトレジスタユニットの等価回路図である。 図３に示す双方向シフトレジスタの第Ｎ−２ステージシフトレジスタユニットが受信した初期信号、第一クロック信号、第二クロック信号、二つステージ前の出力信号、一つステージ前の出力信号、出力信号、一つステージ後ろの出力信号及び二つステージ後ろの出力信号のタイミングを示す図である。 図１に示す表示駆動システムにおける双方向シフトレジスタの第二実施例のモジュールを示す模式図である。 図５に示す双方向シフトレジスタの第Ｎ−１ステージのシフトレジスタユニットの等価回路図である。 図５に示す双方向シフトレジスタの第Ｎ−１ステージシフトレジスタユニットが受信した初期信号、第一クロック信号、第二クロック信号、二つステージ前の出力信号、一つステージ前の出力信号、出力信号、一つステージ後ろの出力信号及び二つステージ後ろの出力信号のタイミングを示す模式図である。
以下には、具体的な実施形態を、図面を参照しながら説明する。
本発明は、選択的に正方向の走査と逆方向の走査との間で切り換わることができる走査駆動回路が提供される。前記走査駆動回路は、ドロップモジュールが設置され、リセット後に、プルダウントランジスタをオンに制御し、シフトレジスタユニットがエラー信号を出力するのを防止して、走査駆動回路の柔軟性を向上させる。
図１を参照すると、図１は、本発明の実施例における駆動表示装置に用いられる表示駆動システム１００の等価モジュールを示す模式図である。表示駆動システム１００は、表示区域１０１を囲むように設置された非表示区域１０３内に設置されている。表示区域１０１内には、複数の走査線Ｓ１−Ｓｎ及び複数のデータ線Ｄ１−Ｄｍが含まれている。ここで、ｎ、ｍは正の整数である。複数の走査線Ｓ１−Ｓｎは第一方向Ｘに沿って延伸し、且つ互いに平行に設置され、複数のデータ線Ｄ１−Ｄｍは、第二方向Ｙに沿って延伸し、且つ互いに平行に設置されており、複数の走査線Ｓ１−Ｓｎと複数のデータ線Ｄ１−Ｄｍは互いに絶縁され、並びにグリッドのように交差して設置され、複数のマトリクス配列されたピクセルユニット２０を定義する。
表示駆動システム１００は、走査駆動回路１１０、データ駆動回路１２０及びタイミングコントローラ１３０を備える。各列のピクセルユニット２０は、一つの走査線Ｓｎを介して走査駆動回路１１０と電気接続され、各行のピクセルユニット２０は、一つのデータ線Ｄｍを介してデータ駆動回路１２０に電気接続される。タイミングコントローラ１３０は、それぞれ走査駆動回路１１０及びデータ駆動回路１２０に電気接続される。タイミングコントローラ１３０は、複数の同期制御信号を生成して、走査駆動回路１１０及びデータ駆動回路１２０に出力する。複数の同期制御信号は、周期性の同期制御信号及び非周期性の同期制御信号を含んでもよい。複数の同期制御信号は、垂直同期信号（Ｖｅｒｔｉｃａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ，Ｖｓｙｎｃ）、水平同期信号（Ｈｏｒｉｚｏｎｔａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ，Ｈｓｙｎｃ）及びデータイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ，ＤＥ）を含む。本実施形態において、タイミングコントローラ１３０は、四つのクロック信号ＣＫＶ１−ＣＫＶ４を走査駆動回路１１０に提供する。その中で、第一クロック信号ＣＫＶ１、第二クロック信号ＣＫＶ２、第三クロック信号ＣＫＶ３及び第四クロック信号ＣＫＶ４は順にシフトされる。走査駆動回路１１０は、走査信号を複数の走査線Ｓ１−Ｓｎに出力することにより、ピクセルユニット２０を走査する。データ駆動回路１２０は、画像信号を複数のデータ線Ｄ１−Ｄｍに出力し画像を表示するためのものである。本実施形態において、走査駆動回路１１０は、表示区域１０１の上方に設置され、データ駆動回路１２０は、表示区域１０１の左側に設置される。
走査駆動回路１１０は、双方向シフトレジスタ１１１を含む。図２は、第一実施形態の双方向シフトレジスタ１１１のモジュールを示す模式図である。双方向シフトレジスタ１１１は、選択的に正方向の走査と逆方向の走査との間で切り換わることができる。正方向の走査は、双方向シフトレジスタ１１１が走査線Ｓ１−Ｓｎを制御して、番号に基づき、第一走査線Ｓ１から最後の走査線Ｓｎの順に走査信号をロードする。逆方向の走査は、双方向シフトレジスタ１１１が走査線Ｓ１−Ｓｎを制御して、番号に基づき、最後の走査線Ｓｎから第一走査線Ｓ１の順に走査信号をロードする。双方向シフトレジスタ１１１は、複数のカスケード接続されたシフトレジスタユニットＳＲ１−ＳＲｎを含む。各ステージシフトレジスタユニットＳＲ１−ＳＲｎとその中の一つの走査線Ｓ１−Ｓｎとは電気接続される。各シフトレジスタユニットＳＲ１−ＳＲｎは、一つの出力端Ｇｏｕｔ１−Ｇｏｕｔ（ｎ）を介して、その中の一つの走査線Ｓ１−Ｓｎと電気接続される。各シフトレジスタユニットＳＲ１−ＳＲｎは、タイミングコントローラ１３０の出力した二つの隣り合わないクロック信号を受信する。その中で、奇数ステージのシフトレジスタユニットＳＲ２，ＳＲ４，．．．ＳＲｎは、第一クロック信号ＣＫＶ１及び第三クロック信号ＣＫＶ３を受信し、偶数ステージのシフトレジスタユニットＳＲ１，ＳＲ３，．．．ＳＲ（ｎ−１）は、第二クロック信号ＣＫＶ２及び第四クロック信号ＣＫＶ４を受信する。第一ステージシフトレジスタユニットＳＲ１の入力端ＩＮ１は起動信号ＳＴＶを受信し、その他の任意の一つのステージシフトレジスタユニットＳＲ（ｎ−２）の出力信号は、プリチャージ信号として二つステージ後ろのシフトレジスタユニットＳＲ（ｎ−１）の入力端ＩＮ（ｎ−１）及びシフトレジスタユニットＳＲｎの入力端ＩＮｎに提供され、並びに、二つステージ前のシフトレジスタユニットＳＲ（ｎ−３）及びシフトレジスタユニットＳＲ（ｎ−４）の出力した信号をリセット信号として受信する。これからわかるように、第二ステージシフトレジスタユニットＳＲ２は、一つステージ前のシフトレジスタユニットＳＲ１の出力信号のみをリセット信号として受信する。各ステージシフトレジスタユニットＳＲ１−ＳＲｎは同じ構造を有する。各ステージシフトレジスタユニットＳＲ１−ＳＲｎは、プルアップトランジスタＭ１、プルダウントランジスタＭ２、第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７、第六スイッチトランジスタＭ８、第七スイッチトランジスタＭ９、第一コンデンサＣ１及び第二コンデンサＣ２を含み、九つのトランジスタ及び二つのコンデンサで構成された９Ｔ２Ｃ構造が形成される。以下では、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）を例としてシフトレジスタユニットの構造を説明する。
図３は、双方向シフトレジスタ１１１の第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の等価回路図である。プルアップトランジスタＭ１のソース電極は、第三クロック信号ＣＫＶ３を受信し、第七トランジスタＭ９のゲート電極は、第一クロック信号ＣＫＶ１を受信する。プルダウントランジスタＭ２、第五スイッチトランジスタＭ７、第六スイッチトランジスタＭ８及び第七スイッチトランジスタＭ９のドレイン電極は、リファレンス電圧ＶＧＬを受信する。プルアップトランジスタＭ１のドレイン電極とプルダウントランジスタＭ２のソース電極とは電気接続され、且つシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）は、プルアップトランジスタＭ１のドレイン電極とプルダウントランジスタＭ２のソース電極との間に電気接続される。第一スイッチトランジスタＭ３と第二スイッチトランジスタＭ４のドレイン電極とは互いに電気接続され、並びに、第一ノードＮ１を介して、プルアップトランジスタＭ１のゲート電極と電気接続されている。第三スイッチトランジスタＭ５と第四スイッチトランジスタＭ６のドレイン電極とは互いに電気接続されており、並びに第二ノードＮ２を介して、プルダウントランジスタＭ２のゲート電極と電気接続される。第一スイッチトランジスタＭ３及び第五スイッチトランジスタＭ７のゲート電極は、第Ｎ−３ステージのシフトレジスタユニットＳＲ（ｎ−３）の出力端Ｇｏｕｔ（ｎ−３）と電気接続されている。第二スイッチトランジスタＭ４及び第六スイッチトランジスタＭ８のゲート電極は、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）に電気接続されている。第三スイッチトランジスタＭ５のゲート電極と第Ｎ−４ステージのシフトレジスタユニットＳＲ（ｎ−４）の出力端Ｇｏｕｔ（ｎ−４）とは電気接続される。第四スイッチトランジスタＭ６のゲート電極と第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）とは電気接続されている。第一スイッチトランジスタＭ３のソース電極とゲート電極とは電気接続されている。第二スイッチトランジスタＭ４のソース電極とゲート電極とは電気接続されている。第三スイッチトランジスタＭ５のソース電極とゲート電極とは電気接続されている。第四スイッチトランジスタＭ６のソース電極とゲート電極とは電気接続されている。第五スイッチトランジスタＭ７のソース電極とゲート電極とは電気接続されており、並びに、第二ノードＮ２と電気接続されている。第六スイッチトランジスタＭ８のソース電極とゲート電極とは電気接続されており、並びに第二ノードＮ２と電気接続されている。第一コンデンサＣ１は、プルアップトランジスタＭ１のゲート電極及びドレイン電極に並列接続されている。第二コンデンサＣ２は、プルダウントランジスタＭ２のゲート電極及びドレイン電極に並列接続されている。本実施形態において、プルアップトランジスタＭ１、プルダウントランジスタＭ２、第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７、第六スイッチトランジスタＭ８、第七スイッチトランジスタＭ９は、Ｎ型金属酸化物半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＭＯＳ）トランジスタである。本実施形態において、リファレンス電圧はローレベル電位であり、例えば０ボルトである。
第一スイッチトランジスタＭ３は、正方向に走査する際、第一コンデンサＣ１にプリチャージするのに用いられる。第二スイッチトランジスタＭ４は、逆方向に走査する際、第一コンデンサＣ１にプリチャージするのに用いられる。
第三スイッチトランジスタＭ５及び第四スイッチトランジスタＭ６は、一つのドロップモジュール３０を構成する。ドロップモジュール３０は、シフトレジスタユニットＳＲ（ｎ−２）がリセットされた後、プルダウントランジスタＭ２をオンするのに用いられ、シフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）がエラー信号を出力するのを防止する。第三スイッチトランジスタＭ５は、逆方向走査であり且つシフトレジスタユニットＳＲ（ｎ−２）がリセットされた後、プルダウントランジスタＭ２をオンするのに用いられる。第四スイッチトランジスタＭ６は、正方向走査であり且つシフトレジスタユニットＳＲ（ｎ−２）がリセットされた後、プルダウントランジスタＭ２をオンするのに用いられる。
第五スイッチトランジスタＭ７は、逆方向に走査を行う際、第二コンデンサＣ２の放電を制御し、シフトレジスタユニットＳＲ（ｎ−２）をリセットするためのものである。第六スイッチトランジスタＭ８は、正方向に走査を行う際、第二コンデンサＣ２の放電を制御し、シフトレジスタユニットＳＲ（ｎ−２）をリセットするためのものである。
図４は、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）が、正方向に走査を行う方式で動作する際のタイミング図である。一つのフレーム（１ｆｒａｍｅ）画像表示時間は、第一段階Ｔ１、第二段階Ｔ２、第三段階Ｔ３（プリチャージ段階）、第四段階Ｔ４、第五段階Ｔ５（リセット段階）及び第六段階Ｔ６を含む。
第一段階Ｔ１は、初期段階であり、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）を初期段階にするように、第一クロック信号ＣＫＶ１及び第三クロック信号ＣＫＶ３が第一段階Ｔ１内で同時にハイレベルとなる。
第二段階Ｔ２において、第一クロック信号ＣＫＶ１はハイレベルであり、第三クロック信号ＣＫＶ３はローレベルであり、第Ｎ−４ステージのシフトレジスタユニットＳＲ（ｎ−４）の出力端Ｇｏｕｔ（ｎ−４）はハイレベルを出力し、第Ｎ−３ステージのシフトレジスタユニットＳＲ（ｎ−３）の出力端Ｇｏｕｔ（ｎ−３）、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）及び第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はローレベルを出力する。第三スイッチトランジスタＭ５及び第七スイッチトランジスタはオンになり、プルダウントランジスタＭ２をオフにし、プルダウントランジスタＭ２をオンする。第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７及び第六スイッチトランジスタＭ８は全てオフになる。
第三段階Ｔ３（プリチャージ段階）において、第一クロック信号ＣＫＶ１及び第三クロック信号ＣＫＶ３はローレベルであり、第Ｎ−４ステージのシフトレジスタユニットＳＲ（ｎ−４）の出力端Ｇｏｕｔ（ｎ−４）、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）及び第ＮステージのシフトレジスタＳＲｎの出力端Ｇｏｕｔ（ｎ）はローレベルを出力し、第Ｎ−３ステージのシフトレジスタＳＲ（ｎ−３）の出力端Ｇｏｕｔ（ｎ−３）はハイレベルを出力する。第一スイッチトランジスタＭ３及び第五スイッチトランジスタＭ７はオンになり、第一コンデンサＣ１は充電され、プルアップトランジスタＭ１はオンになり、プルダウントランジスタＭ２はオフになり、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）は、第三クロック信号ＣＫＶ３に基づきローレベルを出力すると共に、第二スイッチトランジスタＭ４、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６、第六スイッチトランジスタＭ８及び第七スイッチトランジスタＭ９は全てオフになる。
第四段階Ｔ４において、第一クロック信号ＣＫＶ１はローレベルであり、第三クロック信号ＣＫＶ３はハイレベルであり、第Ｎ−４ステージのシフトレジスタユニットＳＲ（ｎ−４）の出力端Ｇｏｕｔ（ｎ−４）、第Ｎ−３ステージのシフトレジスタユニットＳＲ（ｎ−３）の出力端Ｇｏｕｔ（ｎ−３）、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）及び第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はローレベルを出力する。プルアップトランジスタＭ１は、第一コンデンサＣ１が蓄える電位に基づいてオンになり、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）は、第三クロック信号ＣＫＶ３に基づいてハイレベルを出力し、対応する走査線Ｓ（ｎ−２）に走査信号をロードすると共に、第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７、第六スイッチトランジスタＭ８及び第七スイッチトランジスタＭ９はオフになる。
第五段階Ｔ５（リセット段階）において、第一クロック信号ＣＫＶ１及び第三クロック信号ＣＫＶ３はローレベルであり、第Ｎ−４ステージのシフトレジスタユニットＳＲ（ｎ−４）の出力端Ｇｏｕｔ（ｎ−４）、第Ｎ−３ステージのシフトレジスタユニットＳＲ（ｎ−３）の出力端Ｇｏｕｔ（ｎ−３）及び第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はローレベルを出力し、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）はハイレベルを出力する。第二スイッチトランジスタＭ４はオンになり、プルアップトランジスタＭ１をオンし、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）は、第三クロック信号ＣＫＶ３が出力したローレベルに基づいて、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）をリセットする。第六スイッチトランジスタはオンになり、プルダウントランジスタＭ２をオフにすると共に、第一スイッチトランジスタＭ３、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７及び第七スイッチトランジスタＭ９はオフなる。
第六段階Ｔ６において、第一クロック信号ＣＫＶ１はハイレベルであり、第三クロック信号ＣＫＶ３はローレベルであり、第Ｎ−４ステージのシフトレジスタユニットＳＲ（ｎ−４）の出力端Ｇｏｕｔ（ｎ−４）はハイレベルを出力し、第Ｎ−３ステージのシフトレジスタユニットＳＲ（ｎ−３）の出力端Ｇｏｕｔ（ｎ−３）及び第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）、第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はハイレベルを出力する。プルアップトランジスタＭ１、第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第三スイッチトランジスタＭ５、第五スイッチトランジスタＭ７、第六スイッチトランジスタＭ８及び第七スイッチトランジスタＭ９はオフになり、第四スイッチトランジスタＭ６はオンになり、プルダウントランジスタＭ２をオンし、さらに、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）はローレベルを出力し、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）がエラー信号を出力するのを防止する。
上述の構造の双方向シフトレジスタに基づくと、双方向シフトレジスタは、選択的に正方向の走査方法と逆方向の走査方法との間で切り換わり、双方向シフトレジスタの柔軟性を向上させることができる。また、一つのフレーム時間内に四つのクロック信号を介して走査駆動回路を制御して、消費電力を低減できると共に、ドロップモジュールを設置することにより、リセット後にプルダウントランジスタをオンに制御して、シフトレジスタユニットがエラー信号を出力するのを防止できる。
図５は、本発明の第二実施例に係る双方向シフトレジスタ２１１のモジュール図である。双方向シフトレジスタ２１１は、選択的に正方向の走査と逆方向の走査方法との間で切り換わることができる。正方向の走査は、双方向シフトレジスタ２１１が走査線Ｓ１−Ｓｎを制御して、番号に基づき、第一走査線Ｓ１から最後の走査線Ｓｎまで順に走査信号をロードする。逆方向の走査は、双方向シフトレジスタ２１１が走査線Ｓ１−Ｓｎを制御して、番号に基づき、最後の走査線Ｓｎから第一走査線Ｓｎまで順に走査信号をロードする。双方向シフトレジスタ２１１は、複数のシフトレジスタユニットＳＲ１−ＳＲｎを含む。各ステージシフトレジスタユニットＳＲ１−ＳＲｎとその中の一つの走査線Ｓ１−Ｓｎとは電気接続されている。複数のシフトレジスタユニットＳＲ１−ＳＲｎはカスケード接続されている。各シフトレジスタユニットＳＲ１−ＳＲｎは、一つの出力端Ｇｏｕｔ１−Ｇｏｕｔ（ｎ）を介して、一つの走査線Ｓ１−Ｓｎと電気接続されている。各シフトレジスタユニットＳＲ１−ＳＲｎは、タイミングコントローラ１３０が出力した二つのクロック信号を受信する。その中で、奇数のステージシフトレジスタユニットＳＲ１，ＳＲ３，．．．ＳＲ（ｎ―１）は、第一クロック信号ＣＫＶ１及び第三クロック信号ＣＫＶ３を受信し、偶数ステージのシフトレジスタユニットＳＲ２，ＳＲ４，．．．ＳＲ（ｎ）は、第二クロック信号ＣＫＶ２及び第四クロック信号ＣＫＶ４を受信する。第一ステージシフトレジスタユニットＳＲ１はＳＴＶ信号を受信し、その他任意の一つのステージシフトレジスタユニットＳＲ（ｎ−１）の出力信号は、プリチャージ信号として一つステージ後ろのシフトレジスタユニットＳＲｎの入力端ＩＮｎに出力され、並びに、一つステージ前のシフトレジスタユニットＳＲ（ｎ−２）の出力信号をリセット信号として受信する。各ステージシフトレジスタユニットＳＲ１−ＳＲｎは同じ構造を有する。各ステージシフトレジスタユニットＳＲ１−ＳＲｎは、プルアップトランジスタＭ１、プルダウントランジスタＭ２、第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７、第六スイッチトランジスタＭ８及び第一コンデンサＣ１を含み、八つのトランジスタ及び一つのコンデンサで構成された８Ｔ１Ｃ構造が形成される。以下、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）を例としてシフトレジスタユニットの構造を説明する。
図６は、双方向シフトレジスタ２１１の第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の等価回路図である。プルアップトランジスタＭ１のソース電極は第二クロック信号ＣＫＶ２を受信し、第六トランジスタＭ８のゲート電極は、第四クロック信号ＣＫＶ４を受信する。プルダウントランジスタＭ２、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７及び第六スイッチトランジスタＭ８のドレイン電極は、リファレンス電圧ＶＧＬを受信する。プルアップトランジスタＭ１のドレイン電極とプルダウントランジスタＭ２のソース電極とは電気接続されており、且つシフトレジスタＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）は、プルアップトランジスタＭ１のドレイン電極とプルダウントランジスタＭ２のソース電極との間に電気接続される。第一スイッチトランジスタＭ３及び第二スイッチトランジスタＭ４のドレイン電極は互いに電気接続されており、並びに、第一ノードＮ１を介して、プルアップトランジスタＭ１のゲート電極と電気接続されている。第三スイッチトランジスタＭ５のドレイン電極は、第二ノードＮ２を介してプルダウントランジスタＭ２のゲート電極と電気接続される。第一スイッチトランジスタＭ３及び第四スイッチトランジスタＭ６のゲート電極と、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）とは電気接続される。第二スイッチトランジスタＭ４及び第五スイッチトランジスタＭ７のゲート電極と第ＮステージのシフトレジユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）とは電気接続されている。第三スイッチトランジスタＭ５のゲート電極と第四クロック信号ＣＫＶ４とは電気接続されている。第一スイッチトランジスタＭ３のソース電極とゲート電極とは電気接続されている。第二スイッチトランジスタＭ４のソース電極とゲート電極とは電気接続されている。第三スイッチトランジスタＭ５のソース電極とゲート電極とは電気接続されている。第四スイッチトランジスタＭ６のソース電極とゲート電極とは電気接続されており、並びに第二ノードＮ２と電気接続されている。第五スイッチトランジスタＭ７のソース電極とゲート電極とは電気接続されており、並びに第二ノードＮ２と電気接続されている。第六スイッチトランジスタＭ８のソース電極と第一ノードＮ１とは電気接続されている。第一コンデンサＣ１は、プルアップトランジスタＭ１のゲート電極及びドレイン電極に並列接続されている。本実施形態において、プルアップトランジスタＭ１、プルダウントランジスタＭ２、第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６、第五スイッチトランジスタＭ７、第六スイッチトランジスタＭ８、第七スイッチトランジスタＭ９は、Ｎ型金属酸化物半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＭＯＳ）トランジスタである。本実施形態において、リファレンス電圧はローレベル電位であり、例えば０ボルトである。
第一スイッチトランジスタＭ３は、逆方向に走査する際に、第一コンデンサＣ１にプリチャージするのに用いられる。第二スイッチトランジスタＭ４は、正方向に走査する際、第一コンデンサＣ１にプリチャージするのに用いられる。
第三スイッチトランジスタＭ５は、ドロップモジュール３０を構成する。ドロップモジュール３０は、第四クロック信号ＣＫＶ４を制御する。ドロップモジュール３０は、シフトレジスタユニットＳＲ（ｎ−1）がリセットされた後、プルダウントランジスタＭ２をオンにし、シフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）がエラー信号を出力するのを防止するためのものである。
第四スイッチトランジスタＭ６は、逆方向に走査する際に、第二コンデンサＣ２の放電を制御するのに用いられ、シフトレジスタユニットＳＲ（ｎ−１）をリセットする。第五スイッチトランジスタＭ７は、正方向に走査される際、第二コンデンサＣ２の放電を制御し、シフトレジスタユニットＳＲ（ｎ−１）をリセットするためのものである。
図７は、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）が、正方向に走査を行う際に動作するタイミング図である。一つのフレーム（１ｆｒａｍｅ）画像の表示時間は、第一段階Ｔ１、第二段階Ｔ２、第三段階Ｔ３及び第四段階Ｔ４及び第五段階Ｔ５を含む。
第一段階Ｔ１は初期段階であり、第二クロック信号ＣＫＶ２及び第四クロック信号ＣＫＶ４は、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）を初期段階にするように、第一段階Ｔ１内で同時にハイレベルとなる。
第二段階Ｔ２（プリチャージ段階）において、第二クロック信号ＣＫＶ２はローレベルであり、第四クロック信号ＣＫＶ４はローレベルであり、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）はハイレベルを出力し、第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はローレベルを出力する。第一トランジスタＭ３はオンになり、第一コンデンサＣ１は充電される。プルアップトランジスタＭ１はオンになり、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）は、第二クロック信号ＣＫＶ２に基づいてローレベルを出力する。
第三段階Ｔ３において、第二クロック信号ＣＫＶ２はハイレベルであり、第四クロック信号ＣＫＶ４はローレベルであり、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）はローレベルを出力し、第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はローレベルを出力する。プルアップトランジスタＭ１はオンになり、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）は、第二クロック信号ＣＫＶ２に基づいて、ハイレベルを出力する。
第四段階Ｔ４（リセット段階）において、第二クロック信号ＣＫＶ２はローレベルであり、第四クロック信号ＣＫＶ４はローレベルであり、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）はローレベルを出力し、第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はハイレベルを出力する。第二スイッチトランジスタＭ４及び第五スイッチトランジスタＭ７はオンになり、プルアップトランジスタＭ１をオンにし、さらに第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）は、第二クロック信号ＣＫＶ２が出力したローレベルに基づいて、シフトレジスタユニットＳＲ（ｎ−１）リセットと共に、プルダウントランジスタＭ２、第一スイッチトランジスタＭ３、第三スイッチトランジスタＭ５、第四スイッチトランジスタＭ６及び第六スイッチトランジスタＭ８はオフになる。
第五段階Ｔ５において、第二クロック信号ＣＫＶ２はローレベルであり、第四クロック信号ＣＫＶ４はハイレベルであり、第Ｎ−２ステージのシフトレジスタユニットＳＲ（ｎ−２）の出力端Ｇｏｕｔ（ｎ−２）はローレベルを出力し、第ＮステージのシフトレジスタユニットＳＲｎの出力端Ｇｏｕｔ（ｎ）はローレベルを出力する。第三スイッチトランジスタＭ５及び第六スイッチトランジスタＭ８はオンになり、プルアップトランジスタＭ１はオフになり、プルダウントランジスタＭ２はオンになり、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）はローレベルを出力し、第Ｎ−１ステージのシフトレジスタユニットＳＲ（ｎ−１）の出力端Ｇｏｕｔ（ｎ−１）がエラー信号を出力するのを防止する。第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４及び第五スイッチトランジスタＭ７はオフになり、プルアップトランジスタＭ１、第一スイッチトランジスタＭ３、第二スイッチトランジスタＭ４、第四スイッチトランジスタＭ６及び第五スイッチトランジスタＭ７はオフになる。
上述の構造の双方向シフトレジスタに基づくと、双方向シフトレジスタは選択的に正方向の走査方法と逆方向の走査方法との間で切り換わることができ、双方向シフトレジスタの柔軟性を向上できる。また、一つのフレーム時間内に四つのクロック信号を介して走査駆動回路を制御することにより、消費電力を低減できると共に、ドロップモジュールを設置することにより、リセット後に、プルダウントランジスタをオンに制御することにより、シフトレジスタユニットがエラー信号を出力するのを防止できる。
本技術分野の通常の技術者は、以上の実施形態は本発明を説明するために用いられ、決して本発明を限定するものではないことを認識していなければならない。本発明の実質的な精神の範囲内であるならば、以上の実施例による最適な変更及び変化等は全て本発明が保護する範囲内でなければならない。
２０ ピクセルユニット
３０ ドロップモジュール
１００ 表示駆動システム
１０１ 表示区域
１１０ 走査駆動回路
１１１、２１１ 双方向シフトレジスタ
１０３ 非表示区域
１２０ データ駆動回路
１３０ タイミングコントローラ
Ｓ１〜Ｓｎ 走査線
Ｄ１〜Ｄｍ データ線
ＣＫＶ１ 第一クロック信号
ＣＫＶ２ 第二クロック信号
ＣＫＶ３ 第三クロック信号
ＣＫＶ４ 第四クロック信号
ＳＲ１−ＳＲｎ シフトレジスタユニット
Ｇｏｕｔ１−Ｇｏｕｔ（ｎ） 出力端
ＩＮ１〜ＩＮ（ｎ） 入力端
Ｍ１ プルアップトランジスタ
Ｍ２ プルダウントランジスタ
Ｍ３ 第一スイッチトランジスタ
Ｍ４ 第二スイッチトランジスタ
Ｍ５ 第三スイッチトランジスタ
Ｍ６ 第四スイッチトランジスタ
Ｍ７ 第五スイッチトランジスタ
Ｍ８ 第六スイッチトランジスタ
Ｍ９ 第七スイッチトランジスタ
Ｎ１ 第一ノード
Ｎ２ 第二ノード
Ｃ１ 第一コンデンサ
Ｃ２ 第二コンデンサ
ＶＧＬ リファレンス電圧
ＳＴＶ ＳＴＶ信号
Ｔ１ 第一段階
Ｔ２ 第二段階
Ｔ３ 第三段階
Ｔ４ 第四段階
Ｔ５ 第五段階
Ｔ６ 第六段階

Claims (7)

  1. 走査信号を走査線に提供し、タイミングコントローラの出力した四つのクロック信号を受信し、四つの前記クロック信号は、配列された順序によりシフトされる双方向シフトレジスタであって、
    選択的に正方向の走査と逆方向の走査との間で切り換わることができ、
    複数のカスケード接続されたシフトレジスタユニットを備え、前記シフトレジスタユニットのそれぞれは、一つの前記走査線に対応し、二つの隣り合わない前記クロック信号に制御され、二つの前記クロック信号の間は、一つのクロック周期が空いており、
    プルアップトランジスタ、プルダウントランジスタ及びドロップモジュールを備え、
    前記シフトレジスタユニットは、一つのフレーム画像の表示時間内にリセットを行うことができ、
    前記ドロップモジュールは、前記シフトレジスタユニットがリセットされた後に、前記プルダウントランジスタをオンに制御して、前記シフトレジスタユニットがエラー信号を出力するのを防止し、
    前記シフトレジスタユニットのそれぞれは、前の二つのステージの前記シフトレジスタユニットの出力した信号をリセット信号として受信し、後の二つのステージシフトレジスタユニットに信号をプリチャージ信号として出力し、
    前記シフトレジスタユニットは、さらに、第一スイッチトランジスタ、第二スイッチトランジスタ、第三スイッチトランジスタ、第四スイッチトランジスタ、第五スイッチトランジスタ、第六スイッチトランジスタ、第七スイッチトランジスタ、第一コンデンサ及び第二コンデンサを備え、
    前記第一スイッチトランジスタは、シフトレジスタが正方向に走査する際に、受信された信号に基づいて、第一コンデンサにプリチャージを行い、
    前記第三スイッチトランジスタは、リセット段階において、前記プルダウントランジスタをオンに制御し、前記シフトレジスタユニットがエラー信号を出力するのを防止し、
    前記第五スイッチトランジスタは、前記リセット段階において、一つ前のステージのシフトレジスタユニットの信号に基づいて、シフトレジスタユニットをリセットし、
    前記第一スイッチトランジスタのゲート電極は、一つ前のステージのシフトレジスタユニットと電気接続され、前記第一スイッチトランジスタのドレイン電極と、プルアップトランジスタのゲート電極とは電気接続され、前記第一スイッチトランジスタのソース電極とゲート電極とは電気接続され、前記第三スイッチトランジスタのゲート電極と二つ前のステージのシフトレジスタユニットとは電気接続され、前記第三スイッチトランジスタのドレイン電極と前記プルダウントランジスタのゲート電極とは電気接続され、前記第三スイッチトランジスタのソース電極とゲート電極とは電気接続され、前記第五スイッチトランジスタのゲート電極と一つ前のステージのシフトレジスタユニットとは電気接続され、前記第五スイッチトランジスタのドレイン電極は接地され、前記第五スイッチトランジスタのソース電極と前記プルダウントランジスタのゲート電極とは電気接続される
    ことを特徴とする双方向シフトレジスタ。
  2. 前記第二スイッチトランジスタは、前記シフトレジスタが逆方向に走査する際に、受信された信号に基づいて、前記第一コンデンサにプリチャージを行い、
    前記第四スイッチトランジスタは、前記リセット段階において前記プルダウントランジスタをオンに制御し、前記シフトレジスタユニットがエラー信号を出力するのを防止し、
    前記第六スイッチトランジスタは、前記リセット段階において、一つ後のステージシフトレジスタユニットの信号に基づいてリセットを行い、前記第二スイッチトランジスタのゲート電極は、一つ後のステージシフトレジスタユニットの電気接続を受信し、
    前記第一スイッチトランジスタのドレイン電極とプルアップトランジスタのゲート電極とは電気接続され、前記第二スイッチトランジスタのソース電極とゲート電極とは電気接続され、前記第四スイッチトランジスタのゲート電極と二つ後のステージシフトレジスタユニットとは電気接続され、前記第四スイッチトランジスタのドレイン電極と前記プルダウントランジスタのゲート電極とは電気接続され、前記第四スイッチトランジスタのソース電極とゲート電極とは電気接続され、前記第六スイッチトランジスタのゲート電極と一つ後のステージシフトレジスタユニットとは電気接続され、前記第六スイッチトランジスタのドレイン電極は接地され、前記第六スイッチトランジスタのソース電極と前記プルダウントランジスタのゲート電極とは電気接続されている
    ことを特徴とする請求項１に記載の双方向シフトレジスタ。
  3. 前記第三スイッチトランジスタと第四スイッチトランジスタは前記ドロップモジュールを構成し、前記第三スイッチトランジスタは前記シフトレジスタユニットにおける二つ前のステージに位置するシフトレジスタユニットにより制御され、前記第四スイッチトランジスタは、前記シフトレジスタユニットにおける二つ後のステージに位置するシフトレジスタユニットにより制御される
    ことを特徴とする請求項１に記載の双方向シフトレジスタ。
  4. 走査信号を走査線に提供し、タイミングコントローラの出力した四つのクロック信号を受信し、四つの前記クロック信号は、配列された順序によりシフトされる双方向シフトレジスタであって、
    選択的に正方向の走査と逆方向の走査との間で切り換わることができ、
    複数のカスケード接続されたシフトレジスタユニットを備え、前記シフトレジスタユニットのそれぞれは、一つの前記走査線に対応し、二つの隣り合わない前記クロック信号に制御され、二つの前記クロック信号の間は、一つのクロック周期が空いており、
    プルアップトランジスタ、プルダウントランジスタ及びドロップモジュールを備え、
    前記シフトレジスタユニットは、一つのフレーム画像の表示時間内にリセットを行うことができ、
    前記ドロップモジュールは、前記シフトレジスタユニットがリセットされた後に、前記プルダウントランジスタをオンに制御して、前記シフトレジスタユニットがエラー信号を出力するのを防止し、
    前記シフトレジスタユニットのそれぞれは、一つ前のステージの前記シフトレジスタユニットが出力した信号をリセット信号として受信し、一つ後のステージの前記シフトレジスタユニットに信号をプリチャージ信号として出力し、
    前記シフトレジスタユニットは、第一スイッチトランジスタ、第二スイッチトランジスタ、第三スイッチトランジスタ、第四スイッチトランジスタ、第五スイッチトランジスタ、第六スイッチトランジスタ及び第一コンデンサを備え、
    前記第一スイッチトランジスタは、シフトレジスタが正方向に走査する際に、受信された信号に基づいて前記第一コンデンサにプリチャージを行い、前記第三スイッチトランジスタは、リセット段階において、前記プルダウントランジスタをオンに制御し、前記第五スイッチトランジスタは、リセット段階において、一つ後のステージのシフトレジスタユニットの信号に基づいてリセットを行い、前記シフトレジスタユニットがエラー信号を出力するのを防止し、
    前記第一スイッチトランジスタのゲート電極と一つ前のステージのシフトレジスタユニットは電気接続され、前記第一スイッチトランジスタのドレイン電極と前記プルアップトランジスタのゲート電極とは電気接続され、前記第一スイッチトランジスタのソース電極とゲート電極とは電気接続され、前記第三スイッチトランジスタのゲート電極は、前記二つのクロック信号の一つの前記クロック信号を受信し、前記第三スイッチトランジスタのドレイン電極と前記プルダウントランジスタのゲート電極とは電気接続され、前記第三スイッチトランジスタのソース電極と前記第三スイッチトランジスタのゲート電極とは電気接続され、前記第五スイッチトランジスタのゲート電極と一つ後のステージの前記シフトレジスタユニットとは電気接続され、前記第五スイッチトランジスタのドレイン電極は接地され、前記第五スイッチトランジスタのソース電極と前記プルダウントランジスタのゲート電極とは電気接続されている
    ことを特徴とする双方向シフトレジスタ。
  5. 前記第二スイッチトランジスタは、前記シフトレジスタが逆方向に走査する際に、受信された信号に基づいて前記第一コンデンサにプリチャージを行い、前記第三スイッチトランジスタは、前記リセット段階の後、前記プルダウントランジスタをオンに制御して、前記シフトレジスタユニットがエラー信号を出力するのを防止し、
    前記第四スイッチトランジスタは、前記リセット段階において、一つ前のステージのシフトレジスタユニットの信号に基づいてリセットを行い、前記第二スイッチトランジスタのゲート電極と一つ後のステージのシフトレジスタユニットとは電気接続され、前記第二スイッチトランジスタのドレイン電極と、前記プルアップトランジスタのゲート電極とは電気接続され、前記第二スイッチトランジスタのソース電極とゲート電極とは電気接続され、前記第四スイッチトランジスタのゲート電極と一つ前のステージのシフトレジスタユニットは電気接続され、前記第四スイッチトランジスタのドレイン電極は接地され、前記第四スイッチトランジスタのソース電極と前記プルダウントランジスタのゲート電極とは電気接続されている
    ことを特徴とする請求項４に記載の双方向シフトレジスタ。
  6. 前記第三スイッチトランジスタと前記第六スイッチトランジスタは同じクロック信号に制御され、前記第六スイッチトランジスタのゲート電極は、前記二つのクロック信号の一つの前記クロック信号を受信し、前記第六スイッチトランジスタのドレイン電極は接地され、前記第六スイッチトランジスタのソース電極と前記プルアップトランジスタのゲート電極とは電気接続されている
    ことを特徴とする請求項４に記載の双方向シフトレジスタ。
  7. タイミングコントローラ、データ駆動回路及び走査駆動回路を含む表示駆動システムであって、前記走査駆動回路は請求項１〜６の何れか一項に記載の双方向シフトレジスタを含むことを特徴とする表示駆動システム。
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