CN116382002B - 阵列基板和显示面板 - Google Patents

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Abstract

本申请提供了一种阵列基板和显示面板。阵列基板具有显示区和非显示区，多条数据线和多条扫描线纵横交错限定多个像素单元；行扫描驱动电路包括多个级联的扫描驱动单元，且位于非显示区；行扫描驱动电路包括多个驱动单元组，每个驱动单元组包括至少两个沿像素单元的行方向并排设置的扫描驱动单元；每个驱动单元组在像素单元的列方向上横跨至少两行像素单元。通过将多个级联的扫描驱动单元沿扫描线的延伸方向并排设置于非显示区，且横跨至少两行像素单元，使得单个扫描驱动单元可以横跨至少两行像素单元，以增加单个扫描驱动单元的设计高度，从而在像素密度提升使像素单元的行间距减小时，不影响扫描驱动单元的设置。

Description

阵列基板和显示面板
技术领域
本申请涉及显示技术领域，特别是涉及一种阵列基板和显示面板。
背景技术
当无机微发光二极管(Micro Light Emitting Diode，Micro LED）被应用到近眼显示，如AR/VR时，Micro LED显示器的像素密度（Pixels Per Inch，PPI）会变大且相当大（数百~数万，甚至更大），此时，Micro LED背板驱动电路的设计空间会变得非常局限，特别是针对像素单元的行扫描驱动电路。
当像素密度增大时，每一行像素单元的高度会减小，使得留给行扫描驱动电路的设计高度h会逐渐减小，当h小到无法正常设计行像素驱动电路时，行扫描驱动电路的设计就影响到了像素密度的继续提升，因此，亟需一种行扫描驱动电路的设计方法，以解决以上技术问题。
发明内容
本申请主要解决的技术问题是提供一种阵列基板和显示面板，解决现有技术中行扫描驱动电路的设计影响像素密度的提升的问题。
为了解决上述技术问题，本申请提供的第一个技术方案为：提供一种阵列基板，所述阵列基板具有显示区和非显示区，所述阵列基板包括：
多条数据线和多条扫描线，多条所述数据线和多条所述扫描线纵横交错限定多个像素单元；定义所述扫描线的延伸方向为所述像素单元的行方向，定义所述数据线的延伸方向为所述像素单元的列方向；
行扫描驱动电路，包括多个级联的扫描驱动单元，且位于所述非显示区；
其中，所述行扫描驱动电路包括多个驱动单元组，每个所述驱动单元组包括至少两个沿所述像素单元的行方向并排设置的扫描驱动单元；每个所述驱动单元组在所述像素单元的列方向上横跨至少两行所述像素单元。
其中，在每个所述驱动单元组中，所述扫描驱动单元的个数与所述驱动单元组横跨的所述像素单元的行数相同；
所述行扫描驱动电路位于所述显示区沿所述像素单元的行方向上的一侧；所述行扫描驱动电路依次对对应的所述扫描线输出行扫描信号；
或，
所述行扫描驱动电路包括分别位于所述显示区沿所述像素单元的行方向上的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路和所述第二行扫描驱动电路分别依次对对应的所述扫描线输出所述行扫描信号；所述第一行扫描驱动电路中的所述扫描驱动单元与所述第二行扫描驱动电路中对应的所述扫描驱动单元共同对同一所述扫描线输出所述行扫描信号。
其中，位于所述显示区同一侧的所述扫描驱动电路中每个所述驱动单元组中的所述扫描驱动单元的级联顺序相同；所述驱动单元组包括m个所述扫描驱动单元；第n级扫描驱动单元对第n行所述扫描线输出所述行扫描信号，所述第n级扫描驱动单元与第n-m行所述扫描线连接，以将所述第n-m行的所述行扫描信号作为输入信号；所述第n级扫描驱动单元与第n+m行所述扫描线连接，以将所述第n+m行的所述行扫描信号作为复位信号；其中，m为大于1的自然数，n为大于m的自然数。
其中，所述行扫描驱动电路包括分别位于所述显示区沿所述像素单元的行方向上的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路依次对对应的奇数行所述扫描线输出行扫描信号；所述第二行扫描驱动电路依次对对应的偶数行所述扫描线输出所述行扫描信号；
在每个所述驱动单元组中，所述扫描驱动单元的个数是所述驱动单元组横跨的所述像素单元的行数的一半。
其中，位于所述显示区同一侧的所述扫描驱动电路中每个所述驱动单元组中的所述扫描驱动单元的级联顺序相同；所述驱动单元组包括m个所述扫描驱动单元；第n级扫描驱动单元对第n行所述扫描线输出所述行扫描信号，所述第n级扫描驱动单元与第n-2m行所述扫描线连接，以将所述第n-2m行的所述行扫描信号作为输入信号；所述第n级扫描驱动单元与第n+2m行所述扫描线连接，以将所述第n+2m行的所述行扫描信号作为复位信号；其中，m为大于1的自然数，n为大于2m的自然数。
其中，所述行扫描驱动电路还包括至少一个时钟信号线组；每个所述时钟信号线组包括第一时钟信号线和第二时钟信号线；每个所述时钟信号线组中的所述第一时钟信号线的时序与所述第二时钟信号线的时序相差1/2个周期。
其中，所述行扫描驱动电路仅位于所述显示区沿所述像素单元的行方向的一侧；所述行扫描驱动电路包括一个所述时钟信号线组，奇数行所述扫描线对应的所述扫描驱动单元与所述第一时钟信号线连接，偶数行所述扫描线对应的所述扫描驱动单元与所述第二时钟信号线连接。
其中，所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路和所述第二行扫描驱动电路均包括一个所述时钟信号线组；所述第一行扫描驱动电路中的所述扫描驱动单元和所述第二行扫描驱动电路中对应的所述扫描驱动单元共同对同一所述扫描线输出行扫描信号，所述第一行扫描驱动电路中的所述第一时钟信号线的时序与所述第二行扫描驱动电路中的所述第一时钟信号线的时序相同，所述第一行扫描驱动电路中的所述第二时钟信号线的时序与所述第二行扫描驱动电路中的所述第二时钟信号线的时序相同。
其中，所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路和所述第二行扫描驱动电路均包括一个所述时钟信号线组；所述第一行扫描驱动电路依次对对应的奇数行所述扫描线输出行扫描信号，所述第二行扫描驱动电路依次对对应的偶数行所述扫描线输出所述行扫描信号；奇数行所述扫描线对应的所述扫描驱动单元与所述第一时钟信号线连接，偶数行所述扫描线对应的所述扫描驱动单元与所述第二时钟信号线连接；所述第一行扫描驱动电路中的所述第一时钟信号线的时序比所述第二行扫描驱动电路中的所述第一时钟信号线的时序提前1/4个周期，所述第一行扫描驱动电路中的所述第二时钟信号线的时序比所述第二行扫描驱动电路中的所述第二时钟信号线的时序提前1/4个周期。
其中，位于所述显示区沿所述像素单元的行方向的一侧的所述行扫描驱动电路包括k个所述时钟信号线组，级联的每个所述扫描驱动单元依次连接对应的一个所述时钟信号线组；k个所述时钟信号线组中的每条所述第一时钟信号线的时序比前一个所述第一时钟信号线的时序滞后1/2k个周期；k个所述时钟信号线组中的每条所述第二时钟信号线的时序比前一个所述第二时钟信号线的时序滞后1/2k个周期；其中，k为大于1的自然数。
其中，所述行扫描驱动电路仅位于所述显示区沿所述像素单元的行方向的一侧。
其中，所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路中的所述扫描驱动单元与所述第二行扫描驱动电路中对应的所述扫描驱动单元共同对同一所述扫描线输出行扫描信号；连接同一所述扫描线的两个所述扫描驱动单元对应连接的所述第一时钟信号线的时序相同，连接同一所述扫描线的两个所述扫描驱动单元对应连接的所述第二时钟信号线的时序相同。
其中，所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路依次对对应的奇数行所述扫描线输出行扫描信号，所述第二行扫描驱动电路依次对对应的偶数行所述扫描线输出所述行扫描信号；奇数行所述扫描线连接的所述扫描驱动单元连接的所述第一时钟信号线与所述奇数行相邻的偶数行所述扫描线连接的所述扫描驱动单元连接的所述第一时钟信号线的时序相差1/4k个周期；奇数行所述扫描线连接的所述扫描驱动单元连接的所述第二时钟信号线与所述奇数行相邻的偶数行所述扫描线连接的所述扫描驱动单元连接的所述第二时钟信号线的时序相差1/4k个周期。
其中，所述行扫描驱动电路还包括侦起始信号线和冗余扫描驱动单元；位于所述显示区的同一侧的所述行扫描驱动电路中的第一个所述驱动单元组中的所述扫描驱动单元与所述侦起始信号线连接，以将所述侦起始信号线提供的侦起始信号作为输入信号；位于所述显示区的同一侧的所述行扫描驱动电路中的最后一个所述驱动单元组中的所述扫描驱动单元与所述冗余扫描驱动单元连接，以将所述冗余扫描驱动单元提供的行扫描信号作为复位信号。
为了解决上述技术问题，本申请提供的第二个技术方案为：提供一种显示面板，其中，包括上述的阵列基板。
本申请的有益效果：区别于现有技术，本申请提供了一种阵列基板和显示面板，阵列基板具有显示区和非显示区，阵列基板包括多条数据线、多条扫描线和行扫描驱动电路：多条数据线和多条扫描线纵横交错限定多个像素单元；定义扫描线的延伸方向为像素单元的行方向，定义数据线的延伸方向为像素单元的列方向；行扫描驱动电路包括多个级联的扫描驱动单元，且位于非显示区；其中，行扫描驱动电路包括多个驱动单元组，每个驱动单元组包括至少两个沿像素单元的行方向并排设置的扫描驱动单元；每个驱动单元组在像素单元的列方向上横跨至少两行像素单元。通过将多个级联的扫描驱动单元沿扫描线的延伸方向并排设置于非显示区，且横跨至少两行像素单元，使得单个扫描驱动单元可以横跨至少两行像素单元，以增加单个扫描驱动单元的设计高度，从而在像素密度提升使像素单元的行间距减小时，不影响扫描驱动单元的设置。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出任何创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请提供的阵列基板一实施例的结构示意图；
图2是本申请提供的阵列基板第一实施例的结构示意图；
图3是本申请提供的扫描驱动单元第一实施例的模块示意图；
图4是本申请提供的时钟信号线组和扫描线一实施例的时序示意图；
图5是本申请提供的扫描驱动单元一实施例的电路原理图；
图6是本申请提供的阵列基板第二实施例的结构示意图；
图7是本申请提供的阵列基板第三实施例的结构示意图；
图8是本申请提供的扫描驱动单元第二实施例的模块示意图；
图9是本申请提供的时钟信号线组第一实施例的时序示意图；
图10是本申请提供的阵列基板第四实施例的结构示意图；
图11是本申请提供的扫描驱动单元第三实施例的模块示意图；
图12是本申请提供的阵列基板第五实施例的结构示意图；
图13是本申请提供的时钟信号线组第二实施例的时序示意图；
图14是本申请提供的阵列基板第六实施例的结构示意图；
图15是本申请提供的阵列基板第七实施例的结构示意图；
图16是本申请提供的扫描驱动单元第四实施例的模块示意图；
图17是本申请提供的显示面板一实施例的结构示意图。
附图标号说明：
阵列基板-100、显示区-101、非显示区-102、数据线-Data、扫描线-Gate/Gn-4/Gn-3/Gn-2/Gn-1/Gn/Gn+1/Gn+2/Gn+3/Gn+4/Gn+m/Gn+2m/Gn-m/Gn-2m、像素单元-10、行扫描驱动电路-20、扫描驱动单元-21、驱动单元组-22、第一行扫描驱动电路-23、第二行扫描驱动电路-24、时钟信号线组-CLK、第一时钟信号线-CLKA/CLKA1/CLKA2/CLKA3/CLKA4、第二时钟信号线-CLKB/CLKB1/CLKB2/CLKB3/CLKB4、第一时钟信号线组-CLK1、第二时钟信号线组-CLK2、第三时钟信号线组-CLK3、第四时钟信号线组-CLK4、输入信号-Input、输出信号-Output、复位信号-Reset、接地走线-Vss、第一薄膜晶体管-T1、第二薄膜晶体管-T2、第三薄膜晶体管-T3、第四薄膜晶体管-T4、电容-C、上拉节点-PU、下拉节点-PD、彩膜基板-200、液晶层-300、显示面板-400。
具体实施方式
下面结合说明书附图，对本申请实施例的方案进行详细说明。
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本申请。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1和图2，图1是本申请提供的阵列基板一实施例的结构示意图，图2是本申请提供的阵列基板第一实施例的结构示意图。
本申请提供一种阵列基板100。阵列基板100具有显示区101和非显示区102。阵列基板100包括多条数据线Data、多条扫描线Gate和行扫描驱动电路20。多条数据线Data和多条扫描线Gate纵横交错限定多个像素单元10。定义扫描线Gate的延伸方向为像素单元10的行方向，定义数据线Data的延伸方向为像素单元10的列方向。行扫描驱动电路20包括多个级联的扫描驱动单元21，且位于非显示区102。行扫描驱动电路20包括多个驱动单元组22，每个驱动单元组22包括至少两个沿像素单元10的行方向并排设置的扫描驱动单元21。每个驱动单元组22在像素单元10的列方向上横跨至少两行像素单元10。通过将多个级联的扫描驱动单元21沿扫描线Gate的延伸方向并排设置于非显示区102，且横跨至少两行像素单元10，使得单个扫描驱动单元21可以横跨至少两行像素单元10，以增加单个扫描驱动单元21的设计高度，从而在像素密度提升使像素单元10的行间距减小时，不影响扫描驱动单元21的设置。
行扫描驱动电路20设置于显示区101沿像素单元10的行方向的至少一侧。即，行扫描驱动电路20设置于显示区101沿像素单元10的行方向的一侧或相对两侧。
如图2所示，在本实施例中，行扫描驱动电路20设置于显示区101沿像素单元10的行方向的一侧，行扫描驱动电路20依次对对应的扫描线Gate输出行扫描信号。多条扫描线Gate分别表示为Gn-4至Gn+4。
进一步地，在驱动单元组22中，扫描驱动单元21的个数可以与驱动单元组22横跨的像素单元10的行数相同，或者，在驱动单元组22中，扫描驱动单元21的个数可以是驱动单元组22横跨的像素单元10的行数的一半。
驱动单元组22中的扫描驱动单元21的个数和该驱动单元组22横跨的像素单元10的行数的关系与行扫描驱动电路20是设置于显示区101的一侧还是设置于显示区101的相对两侧有关，以及还与扫描线Gate是否由一个扫描驱动单元21驱动还是由两个扫描驱动单元21驱动有关。
位于显示区101同一侧的行扫描驱动电路20中每个驱动单元组22中的扫描驱动单元21的级联顺序相同，以便于减少扫描驱动单元21级联过程中的走线。
在一些实施例中，在每个驱动单元组22中，扫描驱动单元21的个数与驱动单元组22横跨的像素单元10的行数相同时，行扫描驱动电路20位于显示区101沿像素单元10的行方向上的一侧，行扫描驱动电路20依次对对应的扫描线Gate输出行扫描信号（如图2所示）；或，行扫描驱动电路20包括分别位于显示区101沿像素单元10的行方向上的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24，第一行扫描驱动电路23和第二行扫描驱动电路24分别依次对对应的扫描线Gate输出行扫描信号，第一行扫描驱动电路23中的扫描驱动单元21与第二行扫描驱动电路24中对应的扫描驱动单元21共同对同一扫描线Gate输出行扫描信号（如图6所示）。
进一步地，在每个驱动单元组22中，扫描驱动单元21的个数与驱动单元组22横跨的像素单元10的行数相同时，驱动单元组22包括m个扫描驱动单元21，第n级扫描驱动单元21对第n行扫描线Gate输出行扫描信号作为输出信号Output，第n级扫描驱动单元21与第n-m行扫描线Gate连接，以将第n-m行的行扫描信号作为输入信号Input。第n级扫描驱动单元21与第n+m行扫描线Gate连接，以将第n+m行的行扫描信号作为复位信号Reset。其中，m为大于1的自然数，n为大于m的自然数。
在另一些实施例中，驱动单元组22中的扫描驱动单元21的个数是驱动单元组22横跨的像素单元10的行数的一半时，行扫描驱动电路20包括分别位于显示区101沿像素单元10的行方向上的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23依次对对应的奇数行扫描线Gate输出行扫描信号，第二行扫描驱动电路24依次对对应的偶数行扫描线Gate输出行扫描信号（如图7所示）。
进一步地，驱动单元组22中的扫描驱动单元21的个数是驱动单元组22横跨的像素单元10的行数的一半时，驱动单元组22包括m个扫描驱动单元21，第n级扫描驱动单元21对第n行扫描线Gate输出行扫描信号作为输出信号Output，第n级扫描驱动单元21与第n-2m行扫描线Gate连接，以将第n-2m行的行扫描信号作为输入信号Input。第n级扫描驱动单元21与第n+2m行扫描线Gate连接，以将第n+2m行的行扫描信号作为复位信号Reset。其中，m为大于1的自然数，n为大于2m的自然数。
请参阅图2和图3，图3是本申请提供的扫描驱动单元第一实施例的模块示意图。
在本实施例中，在每个驱动单元组22中，扫描驱动单元21的个数与驱动单元组22横跨的像素单元10的行数相同。驱动单元组22包括3个扫描驱动单元21，第n级扫描驱动单元21对第n行扫描线Gate输出行扫描信号作为输出信号Output，第n级扫描驱动单元21与第n-3行扫描线Gate连接，以将第n-3行的行扫描信号作为输入信号Input。第n级扫描驱动单元21与第n+3行扫描线Gate连接，以将第n+3行的行扫描信号作为复位信号Reset。其中，n为大于3的自然数。每个驱动单元组22中，靠近显示区101的扫描驱动单元21对应的级数小于远离显示区101的扫描驱动单元21对应的级数。
行扫描驱动电路20还包括至少一个时钟信号线组CLK。每个时钟信号线组CLK包括第一时钟信号线CLKA和第二时钟信号线CLKB。每个时钟信号线组CLK中的第一时钟信号线CLKA的时序与第二时钟信号线CLKB的时序相差1/2个周期。
在一些实施例中，行扫描驱动电路20仅位于显示区101沿像素单元10的行方向的一侧。行扫描驱动电路20包括一个时钟信号线组CLK，奇数行扫描线Gate对应的扫描驱动单元21与第一时钟信号线CLKA连接，偶数行扫描线Gate对应的扫描驱动单元21与第二时钟信号线CLKB连接。
在一些实施例中，行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23和第二行扫描驱动电路24均包括一个时钟信号线组CLK。第一行扫描驱动电路23中的扫描驱动单元21和第二行扫描驱动电路24中对应的扫描驱动单元21共同对同一扫描线Gate输出行扫描信号，第一行扫描驱动电路23中的第一时钟信号线CLKA的时序与第二行扫描驱动电路24中的第一时钟信号线CLKA的时序相同，第一行扫描驱动电路23中的第二时钟信号线CLKB的时序与第二行扫描驱动电路24中的第二时钟信号线CLKB的时序相同。
在一些实施例中，行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23和第二行扫描驱动电路24均包括一个时钟信号线组CLK。第一行扫描驱动电路23依次对对应的奇数行扫描线Gate输出行扫描信号，第二行扫描驱动电路24依次对对应的偶数行扫描线Gate输出行扫描信号。奇数行扫描线Gate对应的扫描驱动单元21与第一时钟信号线CLKA连接，偶数行扫描线Gate对应的扫描驱动单元21与第二时钟信号线CLKB连接。第一行扫描驱动电路23中的第一时钟信号线CLKA的时序比第二行扫描驱动电路24中的第一时钟信号线CLKA的时序提前1/4个周期，第一行扫描驱动电路23中的第二时钟信号线CLKB的时序比第二行扫描驱动电路24中的第二时钟信号线CLKB的时序提前1/4个周期。
在一些实施例中，位于显示区101沿像素单元10的行方向的一侧的行扫描驱动电路20包括k个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。k个时钟信号线组CLK中的每条第一时钟信号线CLKA的时序比前一个第一时钟信号线CLKA的时序滞后1/2k个周期。k个时钟信号线组CLK中的每条第二时钟信号线CLKB的时序比前一个第二时钟信号线CLKB的时序滞后1/2k个周期；其中，k为大于1的自然数。
需要说明的是，位于显示区101沿像素单元10的行方向的一侧的行扫描驱动电路20包括k个时钟信号线组CLK，指的是，行扫描驱动电路20位于显示区101沿像素单元10的行方向的一侧，行扫描驱动电路20包括k个时钟信号线组CLK；或者，行扫描驱动电路20包括分别位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24，第一行扫描驱动电路23和第二行扫描驱动电路24均包括k个时钟信号线组CLK，即，整个行扫描驱动电路20包括2k个时钟信号线组CLK。其中，第一行扫描驱动电路23中的k个时钟信号线组CLK中的第一时钟信号线CLKA的时序和第二时钟信号线CLKB的时序与第二行扫描驱动电路24中的k个时钟信号线组CLK中的第一时钟信号线CLKA的时序和第二时钟信号线CLKB的时序均参照上述描述。
进一步地，在一些实施例中，位于显示区101沿像素单元10的行方向的一侧的行扫描驱动电路20包括k个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。行扫描驱动电路20仅位于显示区101沿像素单元10的行方向的一侧。
在一些实施例中，位于显示区101沿像素单元10的行方向的一侧的行扫描驱动电路20包括k个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23中的扫描驱动单元21与第二行扫描驱动电路24中对应的扫描驱动单元21共同对同一扫描线Gate输出行扫描信号。连接同一扫描线Gate的两个扫描驱动单元21对应连接的第一时钟信号线CLKA的时序相同，连接同一扫描线Gate的两个扫描驱动单元21对应连接的第二时钟信号线CLKB的时序相同。
在一些实施例中，位于显示区101沿像素单元10的行方向的一侧的行扫描驱动电路20包括k个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23依次对对应的奇数行扫描线Gate输出行扫描信号，第二行扫描驱动电路24依次对对应的偶数行扫描线Gate输出行扫描信号。奇数行扫描线Gate连接的扫描驱动单元21连接的第一时钟信号线CLKA与奇数行相邻的偶数行扫描线Gate连接的扫描驱动单元21连接的第一时钟信号线CLKA的时序相差1/4k个周期；奇数行扫描线Gate连接的扫描驱动单元21连接的第二时钟信号线CLKB与奇数行相邻的偶数行扫描线Gate连接的扫描驱动单元21连接的第二时钟信号线CLKB的时序相差1/4k个周期。其中，k为大于1的自然数。
请参阅图2和图4，图4是本申请提供的时钟信号线组和扫描线一实施例的时序示意图。
在本实施例中，行扫描驱动电路20包括一个时钟信号线组CLK，奇数行扫描线Gate对应的扫描驱动单元21与第一时钟信号线CLKA连接，偶数行扫描线Gate对应的扫描驱动单元21与第二时钟信号线CLKB连接。第二时钟信号线CLKB的时序比第一时钟信号线CLKA的时序滞后1/2个周期。
行扫描驱动电路20还包括侦起始信号线（图未示）和冗余扫描驱动单元（图未示）。位于显示区101的同一侧的行扫描驱动电路20中的第一个驱动单元组22中的扫描驱动单元21与侦起始信号线连接，以将侦起始信号线提供的侦起始信号作为输入信号Input。位于显示区101的同一侧的行扫描驱动电路20中的最后一个驱动单元组22中的扫描驱动单元21与冗余扫描驱动单元连接，以将冗余扫描驱动单元提供的行扫描信号作为复位信号Reset。
行扫描驱动电路20还包括接地走线Vss，每个行扫描驱动电路20对应一个接地走线Vss。也就是说，行扫描驱动电路20设置于显示区101沿像素单元10的行方向的一侧，接地走线Vss为一个；或者，行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24，接地走线Vss为两个，第一行扫描驱动电路23和第二行扫描驱动电路24分别对应一个接地走线Vss。
应当可以理解，整个行扫描驱动电路20也可以仅包括一个接地走线Vss，即，行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24，第一行扫描驱动电路23中的扫描驱动单元21和第二行扫描驱动电路24中的扫描驱动单元21连接于同一接地走线Vss。
在本实施例中，行扫描驱动电路20设置于显示区101沿像素单元10的行方向的一侧，接地走线Vss为一个。
请参阅图2和图5，图5是本申请提供的扫描驱动单元一实施例的电路原理图。
在本实施例中，具体以每个扫描驱动单元21均包括4个薄膜晶体管和1个电容C为例进行说明。4个薄膜晶体管分别为第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4。第一薄膜晶体管T1的第一端和控制端均与第n-3行扫描线Gate连接，以将第n-3行的行扫描信号作为输入信号Input。第一薄膜晶体管T1的第二端连接于上拉节点PU。第二薄膜晶体管T2的第一端连接于上拉节点PU，第二薄膜晶体管T2的第二端连接于接地走线Vss，第二薄膜晶体管T2的控制端连接于下拉节点PD。第三薄膜晶体管T3的第一端连接于第一时钟信号线CLKA或第二时钟信号线CLKB，即，奇数行扫描线Gate对应的扫描驱动单元21中的第三薄膜晶体管T3的第一端连接于第一时钟信号线CLKA，偶数行扫描线Gate对应的扫描驱动单元21中的第三薄膜晶体管T3的第一端连接于第二时钟信号线CLKB。第三薄膜晶体管T3的第二端与第四薄膜晶体管T4的第一端连接，第三薄膜晶体管T3的控制端连接于上拉节点PU。第四薄膜晶体管T4的第二端连接于接地走线Vss，第四薄膜晶体管T4的控制端连接于下拉节点PD。电容C的一端连接于上拉节点PU，电容C的另一端与第三薄膜晶体管T3的第二端连接之后与第n行扫描线Gate连接，以对第n行扫描线Gate输出行扫描信号。下拉节点PD与第n+3行扫描线Gate连接，以将第n+3行的行扫描信号作为复位信号Reset。其中，n为大于3的自然数。
需要说明的是，扫描驱动单元21的结构包括但不仅限于此。扫描驱动单元21还可以包括更多的薄膜晶体管和电容C。
阵列基板100还包括衬底（图未示），数据线Data和扫描线Gate形成于衬底上，衬底可以是硅基板，也可以是玻璃基板，还可以是其他材料，此处不作限制，根据实际需求选择。
本实施例通过将多个级联的扫描驱动单元21沿扫描线Gate的延伸方向并排设置于非显示区102，且横跨至少两行像素单元10，以增加单个扫描驱动单元21的设计高度，从而在像素密度提升使得像素单元10的行间距减小时，不影响扫描驱动单元21的设置。同时，根据驱动单元组22中包括的扫描驱动单元21的个数和每个驱动单元组22中扫描驱动单元21的级联顺序选择对应扫描线Gate的行扫描信号作为扫描驱动单元21的复位信号Reset和输入信号Input，以减少扫描驱动单元21级联过程中的走线。
请参阅图1、图2和图6，图6是本申请提供的阵列基板第二实施例的结构示意图。
本申请提供的阵列基板100第二实施例与本申请提供的阵列基板100第一实施例的结构基本相同，不同之处在于：行扫描驱动电路20包括分别位于显示区101沿像素单元10的行方向上的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23和第二行扫描驱动电路24分别依次对对应的扫描线Gate输出行扫描信号。第一行扫描驱动电路23中的扫描驱动单元21与第二行扫描驱动电路24中对应的扫描驱动单元21共同对同一扫描线Gate输出行扫描信号。
在本实施例中，行扫描驱动电路20包括分别位于显示区101沿像素单元10的行方向上的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23和第二行扫描驱动电路24分别依次对对应的扫描线Gate输出行扫描信号。第一行扫描驱动电路23中的扫描驱动单元21与第二行扫描驱动电路24中对应的扫描驱动单元21共同对同一扫描线Gate输出行扫描信号。
第一行扫描驱动电路23和第二行扫描驱动电路24均包括一个时钟信号线组CLK。第一行扫描驱动电路23中的第一时钟信号线CLKA的时序与第二行扫描驱动电路24中的第一时钟信号线CLKA的时序相同，第一行扫描驱动电路23中的第二时钟信号线CLKB的时序与第二行扫描驱动电路24中的第二时钟信号线CLKB的时序相同。第一行扫描驱动电路23中的第二时钟信号线CLKB的时序比第一时钟信号线CLKA的时序滞后1/2个周期（参照图4所示）。
本实施例相比于本申请提供的阵列基板100第一实施例，同样可以在像素单元10的行间距减小时，不影响扫描驱动单元21的设置；以及减少扫描驱动单元21级联过程中的走线。除此之外，本实施例中的一条扫描线Gate由分别位于显示区101沿扫描线Gate的延伸方向的相对两侧的扫描驱动单元21驱动，即位于扫描线Gate两端的两个扫描驱动单元21共同对同一扫描线Gate输出行扫描信号，使得两个行扫描信号分别从扫描线Gate的两端向中间传输，相当于减少了每个行扫描信号在扫描线Gate上的传输路径，改善了因扫描线Gate过长导致扫描线Gate的阻抗过大而使行扫描信号衰减的问题，从而使得扫描线Gate能够稳定的工作，进而改善大尺寸显示面板的负载过大问题，以及负载过大带来的行扫描信号波形变形严重等问题。
请参阅图1、图2、图6至图9，图7是本申请提供的阵列基板第三实施例的结构示意图，图8是本申请提供的扫描驱动单元第二实施例的模块示意图，图9是本申请提供的时钟信号线组第一实施例的时序示意图。
本申请提供的阵列基板100第三实施例与本申请提供的阵列基板100第二实施例的结构基本相同，不同之处在于：第一行扫描驱动电路23依次对对应的奇数行扫描线Gate输出行扫描信号；第二行扫描驱动电路24依次对对应的偶数行扫描线Gate输出行扫描信号。
在本实施例中，行扫描驱动电路20包括分别位于显示区101沿像素单元10的行方向上的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23依次对对应的奇数行扫描线Gate输出行扫描信号；第二行扫描驱动电路24依次对对应的偶数行扫描线Gate输出行扫描信号。
驱动单元组22中的扫描驱动单元21的个数是该驱动单元组22横跨的像素单元10的行数的一半。
进一步地，驱动单元组22包括3个扫描驱动单元21，第n级扫描驱动单元21对第n行扫描线Gate输出行扫描信号作为输出信号Output，第n级扫描驱动单元21与第n-6行扫描线Gate连接，以将第n-6行的行扫描信号作为输入信号Input。第n级扫描驱动单元21与第n+6行扫描线Gate连接，以将第n+6行的行扫描信号作为复位信号Reset。其中，n为大于6的自然数。
第一行扫描驱动电路23和第二行扫描驱动电路24均包括一个时钟信号线组CLK。定义第一行扫描驱动电路23中的时钟信号线组CLK为第一时钟信号线组CLK1，第一时钟信号线组CLK1中的第一时钟信号线CLKA和第一时钟信号线CLKB分别表示为CLKA1和CLKB1。定义第二行扫描驱动电路24中的时钟信号线组CLK为第二时钟信号线组CLK2，第二时钟信号线组CLK2中的第一时钟信号线CLKA和第一时钟信号线CLKB分别表示为CLKA2和CLKB2。
第一行扫描驱动电路23中奇数级扫描驱动单元21与第一时钟信号线CLKA1连接，第一行扫描驱动电路23中偶数级扫描驱动单元21与第二时钟信号线CLKB1连接。第二行扫描驱动电路24中奇数级扫描驱动单元21与第一时钟信号线CLKA2连接，第二行扫描驱动电路24中偶数级扫描驱动单元21与第二时钟信号线CLKB2连接。
第一行扫描驱动电路23中的第一时钟信号线CLKA1的时序比第二行扫描驱动电路24中的第一时钟信号线CLKA2的时序提前1/4个周期。第一行扫描驱动电路23中的第二时钟信号线CLKB1的时序比第二行扫描驱动电路24中的第二时钟信号线CLKB2的时序提前1/4个周期。第二行扫描驱动电路24中的第一时钟信号线CLKA2的时序比第一行扫描驱动电路23中的第二时钟信号线CLKB1的时序提前1/4个周期。
本实施例相比于本申请提供的阵列基板100第二实施例，同样可以在像素单元10的行间距减小时，不影响扫描驱动单元21的设置；以及减少扫描驱动单元21级联过程中的走线。除此之外，本实施例相比于本申请提供的阵列基板100第二实施例，两边错行驱动，使得每个扫描驱动单元21横跨的像素单元10的行数更多，使得本实施例适用于像素单元10的行间距更小的显示面板，即适用于像素密度更大的显示面板。
请参阅图1、图2、图10和图11，图10是本申请提供的阵列基板第四实施例的结构示意图，图11是本申请提供的扫描驱动单元第三实施例的模块示意图。
本申请提供的阵列基板100第四实施例与本申请提供的阵列基板100第一实施例的结构基本相同，不同之处在于：行扫描驱动电路20包括2个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。
在本实施例中，行扫描驱动电路20包括2个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。2个时钟信号线组CLK中的每条第一时钟信号线CLKA的时序比前一个第一时钟信号线CLKA的时序滞后1/4个周期。2个时钟信号线组CLK中的每条第二时钟信号线CLKB的时序比前一个第二时钟信号线CLKB的时序滞后1/4个周期。
级联的扫描驱动单元21依次与第一时钟信号线组CLK1和第二时钟信号线组CLK2连接，依次循环下去。可以理解为，奇数行扫描线Gate对应的扫描驱动单元21与第一时钟信号线组CLK1连接，偶数行扫描线Gate对应的扫描驱动单元21与第二时钟信号线组CLK2连接。
定义2个时钟信号线组CLK分别为第一时钟信号线组CLK1和第二时钟信号线组CLK2。第一时钟信号线组CLK1中的第一时钟信号线CLKA和第一时钟信号线CLKB分别表示为CLKA1和CLKB1。第二时钟信号线组CLK2中的第一时钟信号线CLKA和第一时钟信号线CLKB分别表示为CLKA2和CLKB2。
具体地，第二时钟信号线组CLK2中的第一时钟信号线CLKA2的时序比第一时钟信号线组CLK1中的第一时钟信号线CLKA1的时序滞后1/4个周期，第二时钟信号线组CLK2中的第二时钟信号线CLKB2的时序比第一时钟信号线组CLK1中的第二时钟信号线CLKB1的时序滞后1/4个周期，第一时钟信号线组CLK1中的第二时钟信号线CLKB1的时序比第二时钟信号线组CLK2中的第一时钟信号线CLKA1的时序滞后1/4个周期。时钟信号线组CLK的时序示意图可参照图9。
本实施对扫描驱动单元21的具体结构不作限制，根据实际需求选择即可。
本实施例相比于本申请提供的阵列基板100第一实施例，同样可以在像素单元10的行间距减小时，不影响扫描驱动单元21的设置；以及减少扫描驱动单元21级联过程中的走线。除此之外，本实施例相比于每个扫描驱动单元21连接一条单独的时钟信号线而言，每四条扫描线Gate中才有一条由一条时钟信号线提供输出电压，大大降低了时钟信号线的负载，可有效提升噪声抑制。
请参阅图1、图2、图10至图13，图12是本申请提供的阵列基板第五实施例的结构示意图，图13是本申请提供的时钟信号线组第二实施例的时序示意图。
本申请提供的阵列基板100第五实施例与本申请提供的阵列基板100第四实施例的结构基本相同，不同之处在于：行扫描驱动电路20包括4个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。
在本实施例中，行扫描驱动电路20包括4个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。
级联的扫描驱动单元21按由小到大的级联顺序依次与第一时钟信号线组CLK1、第二时钟信号线组CLK2、第三时钟信号线组CLK3和第四时钟信号线组CLK4连接，依次循环下去。
4个时钟信号线组CLK中的每条第一时钟信号线CLKA的时序比前一个第一时钟信号线CLKA的时序滞后1/8个周期。4个时钟信号线组CLK中的每条第二时钟信号线CLKB的时序比前一个第二时钟信号线CLKB的时序滞后1/8个周期。
定义4个时钟信号线组CLK分别第一时钟信号线组CLK1、第二时钟信号线组CLK2、第三时钟信号线组CLK3和第四时钟信号线组CLK4。第一时钟信号线组CLK1、第二时钟信号线组CLK2、第三时钟信号线组CLK3和第四时钟信号线组CLK4中的第一时钟信号线CLKA依次表示为CLKA1、CLKA2、CLKA3和CLKA4。第一时钟信号线组CLK1、第二时钟信号线组CLK2、第三时钟信号线组CLK3和第四时钟信号线组CLK4中的第二时钟信号线CLKB依次表示为CLKB1、CLKB2、CLKB3和CLKB4。即，第一时钟信号线CLKA1的时序、第一时钟信号线CLKA2的时序、第一时钟信号线CLKA3的时序和第一时钟信号线CLKA4的时序依次两两间隔1/8个周期。第二时钟信号线CLKB1的时序、第二时钟信号线CLKB2的时序、第二时钟信号线CLKB3的时序和第二时钟信号线CLKB4的时序依次两两间隔1/8个周期，第二时钟信号线CLKB1的时序比第一时钟信号线CLKA4的时序滞后1/8个周期。
本实施对扫描驱动单元21的具体结构不作限制，根据实际需求选择即可。
本实施例相比于本申请提供的阵列基板100第四实施例，同样可以在像素单元10的行间距减小时，不影响扫描驱动单元21的设置；以及减少扫描驱动单元21级联过程中的走线和可有效提升噪声抑制。
请参阅图1、图2、图10和图14，图14是本申请提供的阵列基板第六实施例的结构示意图。
本申请提供的阵列基板100第六实施例与本申请提供的阵列基板100第四实施例的结构基本相同，不同之处在于：行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23和第二行扫描驱动电路24均包括2个时钟信号线组CLK。
在本实施例中，行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23和第二行扫描驱动电路24均包括2个时钟信号线组CLK。
第一行扫描驱动电路23中的扫描驱动单元21与第二行扫描驱动电路24中对应的扫描驱动单元21可以共同对同一扫描线Gate输出行扫描信号。连接同一扫描线Gate的两个扫描驱动单元21对应连接的第一时钟信号线CLKA的时序相同，连接同一扫描线Gate的两个扫描驱动单元21对应连接的第二时钟信号线CLKB的时序相同。第一行扫描驱动电路23中时钟信号线组CLK的时序示意图可参照图9，此处不再赘述。
本实施例相比于本申请提供的阵列基板100第四实施例，同样可以在像素单元10的行间距减小时，不影响扫描驱动单元21的设置；以及减少扫描驱动单元21级联过程中的走线。本实施例相比于本申请提供的阵列基板100第二实施例，同样可以改善大尺寸显示面板的负载过大问题，以及负载过大带来的行扫描信号波形变形严重等问题。
请参阅图1、图2、图10、图15和图16，图15是本申请提供的阵列基板第七实施例的结构示意图，图16是本申请提供的扫描驱动单元第四实施例的模块示意图。
本申请提供的阵列基板100第七实施例与本申请提供的阵列基板100第六实施例的结构基本相同，不同之处在于：第一行扫描驱动电路23依次对对应的奇数行扫描线Gate输出行扫描信号，第二行扫描驱动电路24依次对对应的偶数行扫描线Gate输出行扫描信号。
在本实施例中，行扫描驱动电路20包括位于显示区101沿像素单元10的行方向的相对两侧的第一行扫描驱动电路23和第二行扫描驱动电路24。第一行扫描驱动电路23和第二行扫描驱动电路24均包括2个时钟信号线组CLK，级联的每个扫描驱动单元21依次连接对应的一个时钟信号线组CLK。
第一行扫描驱动电路23依次对对应的奇数行扫描线Gate输出行扫描信号，第二行扫描驱动电路24依次对对应的偶数行扫描线Gate输出行扫描信号。奇数行扫描线Gate连接的扫描驱动单元21连接的第一时钟信号线CLKA与奇数行相邻的偶数行扫描线Gate连接的扫描驱动单元21连接的第一时钟信号线CLKA的时序相差1/8个周期。奇数行扫描线Gate连接的扫描驱动单元21连接的第二时钟信号线CLKB与奇数行相邻的偶数行扫描线Gate连接的扫描驱动单元21连接的第二时钟信号线CLKB的时序相差1/8个周期。本实施例中的时钟信号线组CLK的时序示意图参照图13，此处不再赘述。
本实施例相比于本申请提供的阵列基板100第六实施例，同样可以在像素单元10的行间距减小时，不影响扫描驱动单元21的设置；以及减少扫描驱动单元21级联过程中的走线。本实施例相比于本申请提供的阵列基板100第三实施例，同样适用于像素密度更大的显示面板。
本申请提供一种阵列基板100。阵列基板100具有显示区101和非显示区102。阵列基板100包括多条数据线Data、多条扫描线Gate和行扫描驱动电路20。多条数据线Data和多条扫描线Gate纵横交错限定多个像素单元10。定义扫描线Gate的延伸方向为像素单元10的行方向，定义数据线Data的延伸方向为像素单元10的列方向。行扫描驱动电路20包括多个级联的扫描驱动单元21，且位于非显示区102。行扫描驱动电路20包括多个驱动单元组22，每个驱动单元组22包括至少两个沿像素单元10的行方向并排设置的扫描驱动单元21。每个驱动单元组22在像素单元10的列方向上横跨至少两行像素单元10。通过将多个级联的扫描驱动单元21沿扫描线Gate的延伸方向并排设置于非显示区102，且横跨至少两行像素单元10，使得单个扫描驱动单元21可以横跨至少两行像素单元10，以增加单个扫描驱动单元21的设计高度，从而在像素密度提升使像素单元10的行间距减小时，不影响扫描驱动单元21的设置。
请参阅图17，图17是本申请提供的显示面板一实施例的结构示意图。
本申请提供一种显示面板400，显示面板400包括上述的阵列基板100。显示面板400可以是LCD（Liquid Crystal Display，液晶面板）显示面板，也可以是LED（Light-Emitting Diode，发光二极管）显示面板，还可以是OLED（Organic Light-Emitting Diode，有机发光二极管）显示面板。
下面以显示面板400为液晶显示面板为例进行说明。
显示面板400还包括与阵列基板100相对设置的彩膜基板200，以及位于阵列基板100和彩膜基板200的间隔空间中的液晶层300。
液晶层300在显示面板400中起到一种类似光阀的作用，可以控制透射光的明暗，从而取得信息显示的效果。
以上仅为本申请的实施方式，并非因此限制本申请的专利保护范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (15)

1.一种阵列基板，所述阵列基板具有显示区和非显示区，所述阵列基板包括：
多条数据线和多条扫描线，多条所述数据线和多条所述扫描线纵横交错限定多个像素单元；定义所述扫描线的延伸方向为所述像素单元的行方向，定义所述数据线的延伸方向为所述像素单元的列方向；
行扫描驱动电路，包括多个级联的扫描驱动单元，且位于所述非显示区；
其特征在于，所述行扫描驱动电路包括多个驱动单元组，每个所述驱动单元组包括至少两个沿所述像素单元的行方向并排设置的扫描驱动单元；每个所述驱动单元组在所述像素单元的列方向上横跨至少两行所述像素单元。
2.根据权利要求1所述的阵列基板，其特征在于，在每个所述驱动单元组中，所述扫描驱动单元的个数与所述驱动单元组横跨的所述像素单元的行数相同；
所述行扫描驱动电路位于所述显示区沿所述像素单元的行方向上的一侧；所述行扫描驱动电路依次对对应的所述扫描线输出行扫描信号；
或，
所述行扫描驱动电路包括分别位于所述显示区沿所述像素单元的行方向上的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路和所述第二行扫描驱动电路分别依次对对应的所述扫描线输出所述行扫描信号；所述第一行扫描驱动电路中的所述扫描驱动单元与所述第二行扫描驱动电路中对应的所述扫描驱动单元共同对同一所述扫描线输出所述行扫描信号。
3.根据权利要求2所述的阵列基板，其特征在于，位于所述显示区同一侧的所述扫描驱动电路中每个所述驱动单元组中的所述扫描驱动单元的级联顺序相同；所述驱动单元组包括m个所述扫描驱动单元；第n级扫描驱动单元对第n行所述扫描线输出所述行扫描信号，所述第n级扫描驱动单元与第n-m行所述扫描线连接，以将所述第n-m行的所述行扫描信号作为输入信号；所述第n级扫描驱动单元与第n+m行所述扫描线连接，以将所述第n+m行的所述行扫描信号作为复位信号；其中，m为大于1的自然数，n为大于m的自然数。
4.根据权利要求1所述的阵列基板，其特征在于，所述行扫描驱动电路包括分别位于所述显示区沿所述像素单元的行方向上的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路依次对对应的奇数行所述扫描线输出行扫描信号；所述第二行扫描驱动电路依次对对应的偶数行所述扫描线输出所述行扫描信号；
在每个所述驱动单元组中，所述扫描驱动单元的个数是所述驱动单元组横跨的所述像素单元的行数的一半。
5.根据权利要求4所述的阵列基板，其特征在于，位于所述显示区同一侧的所述扫描驱动电路中每个所述驱动单元组中的所述扫描驱动单元的级联顺序相同；所述驱动单元组包括m个所述扫描驱动单元；第n级扫描驱动单元对第n行所述扫描线输出所述行扫描信号，所述第n级扫描驱动单元与第n-2m行所述扫描线连接，以将所述第n-2m行的所述行扫描信号作为输入信号；所述第n级扫描驱动单元与第n+2m行所述扫描线连接，以将所述第n+2m行的所述行扫描信号作为复位信号；其中，m为大于1的自然数，n为大于2m的自然数。
6.根据权利要求1所述的阵列基板，其特征在于，所述行扫描驱动电路还包括至少一个时钟信号线组；每个所述时钟信号线组包括第一时钟信号线和第二时钟信号线；每个所述时钟信号线组中的所述第一时钟信号线的时序与所述第二时钟信号线的时序相差1/2个周期。
7.根据权利要求6所述的阵列基板，其特征在于，
所述行扫描驱动电路仅位于所述显示区沿所述像素单元的行方向的一侧；所述行扫描驱动电路包括一个所述时钟信号线组，奇数行所述扫描线对应的所述扫描驱动单元与所述第一时钟信号线连接，偶数行所述扫描线对应的所述扫描驱动单元与所述第二时钟信号线连接。
8.根据权利要求6所述的阵列基板，其特征在于，
所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路和所述第二行扫描驱动电路均包括一个所述时钟信号线组；所述第一行扫描驱动电路中的所述扫描驱动单元和所述第二行扫描驱动电路中对应的所述扫描驱动单元共同对同一所述扫描线输出行扫描信号，所述第一行扫描驱动电路中的所述第一时钟信号线的时序与所述第二行扫描驱动电路中的所述第一时钟信号线的时序相同，所述第一行扫描驱动电路中的所述第二时钟信号线的时序与所述第二行扫描驱动电路中的所述第二时钟信号线的时序相同。
9.根据权利要求6所述的阵列基板，其特征在于，
所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路和所述第二行扫描驱动电路均包括一个所述时钟信号线组；所述第一行扫描驱动电路依次对对应的奇数行所述扫描线输出行扫描信号，所述第二行扫描驱动电路依次对对应的偶数行所述扫描线输出所述行扫描信号；奇数行所述扫描线对应的所述扫描驱动单元与所述第一时钟信号线连接，偶数行所述扫描线对应的所述扫描驱动单元与所述第二时钟信号线连接；所述第一行扫描驱动电路中的所述第一时钟信号线的时序比所述第二行扫描驱动电路中的所述第一时钟信号线的时序提前1/4个周期，所述第一行扫描驱动电路中的所述第二时钟信号线的时序比所述第二行扫描驱动电路中的所述第二时钟信号线的时序提前1/4个周期。
10.根据权利要求6所述的阵列基板，其特征在于，位于所述显示区沿所述像素单元的行方向的一侧的所述行扫描驱动电路包括k个所述时钟信号线组，级联的每个所述扫描驱动单元依次连接对应的一个所述时钟信号线组；k个所述时钟信号线组中的每条所述第一时钟信号线的时序比前一个所述第一时钟信号线的时序滞后1/2k个周期；k个所述时钟信号线组中的每条所述第二时钟信号线的时序比前一个所述第二时钟信号线的时序滞后1/2k个周期；其中，k为大于1的自然数。
11.根据权利要求10所述的阵列基板，其特征在于，所述行扫描驱动电路仅位于所述显示区沿所述像素单元的行方向的一侧。
12.根据权利要求10所述的阵列基板，其特征在于，所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路中的所述扫描驱动单元与所述第二行扫描驱动电路中对应的所述扫描驱动单元共同对同一所述扫描线输出行扫描信号；连接同一所述扫描线的两个所述扫描驱动单元对应连接的所述第一时钟信号线的时序相同，连接同一所述扫描线的两个所述扫描驱动单元对应连接的所述第二时钟信号线的时序相同。
13.根据权利要求10所述的阵列基板，其特征在于，所述行扫描驱动电路包括位于所述显示区沿所述像素单元的行方向的相对两侧的第一行扫描驱动电路和第二行扫描驱动电路；所述第一行扫描驱动电路依次对对应的奇数行所述扫描线输出行扫描信号，所述第二行扫描驱动电路依次对对应的偶数行所述扫描线输出所述行扫描信号；奇数行所述扫描线连接的所述扫描驱动单元连接的所述第一时钟信号线与所述奇数行相邻的偶数行所述扫描线连接的所述扫描驱动单元连接的所述第一时钟信号线的时序相差1/4k个周期；奇数行所述扫描线连接的所述扫描驱动单元连接的所述第二时钟信号线与所述奇数行相邻的偶数行所述扫描线连接的所述扫描驱动单元连接的所述第二时钟信号线的时序相差1/4k个周期。
14.根据权利要求1所述的阵列基板，其特征在于，所述行扫描驱动电路还包括侦起始信号线和冗余扫描驱动单元；位于所述显示区的同一侧的所述行扫描驱动电路中的第一个所述驱动单元组中的所述扫描驱动单元与所述侦起始信号线连接，以将所述侦起始信号线提供的侦起始信号作为输入信号；位于所述显示区的同一侧的所述行扫描驱动电路中的最后一个所述驱动单元组中的所述扫描驱动单元与所述冗余扫描驱动单元连接，以将所述冗余扫描驱动单元提供的行扫描信号作为复位信号。
15.一种显示面板，其特征在于，包括权利要求1至14中任一项所述的阵列基板。
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