KR20200046913A - 링크 배선의 구조 및 이를 이용한 표시패널 - Google Patents

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박남길
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 표시패널은 화소행들로 이루어진 화소 어레이를 포함하며 곡선을 가진 표시 영역, 및 표시 영역의 외곽에 있으며 곡선을 따라 배열된 게이트 블록들을 포함하는 비표시 영역으로 구분되고, 게이트 블록들과 화소행들을 연결시키는 링크 배선들을 포함하며, 링크 배선들은 비표시 영역의 크기를 최소화하는 다단 배열로 구현되고, 게이트 블록들 사이에는 적어도 하나의 더미 블록이 포함된다. 이에 따라, 링크 배선이 배치되는 영역인 베젤이 낭비될 수 있는 공간을 줄여 표시패널의 비표시 영역의 크기를 줄일 수 있다.

Description

링크 배선의 구조 및 이를 이용한 표시패널{STRUCTURE OF LINK LINE AND DISPLAY PANEL USING THE SAME}
본 명세서는 기판 형태가 직사각형이 아닌 이형의 표시패널에 게이트 구동회로가 내장된 표시패널에 관한 것이다.
웨어러블 기기, 플렉서블 기기, 차량용 표시장치 등은 기존의 직사각형 형태가 아닌 다양한 형태의 이형 표시패널을 요구하고 있다. 예를 들어, 시계에는 표시패널이 원형의 판 형태로 가공될 수 있고, 표시장치의 디자인에 따라 직사각형인 표시패널의 코너부가 곡면으로 가공된 스마트폰 등이 있을 수 있다.
표시패널의 구동회로는 영상이 표시되는 화소 어레이, 화소 어레이의 데이터 배선들에 데이터 신호를 공급하는 데이터 구동부, 화소 어레이의 게이트 배선들에 게이트 신호를 순차적으로 공급하는 게이트 구동부, 및 데이터 구동부와 게이트 구동부를 제어하는 타이밍 콘트롤러 등을 포함한다.
기존에는 별도의 게이트 드라이브 IC를 표시패널에 연결하여 표시장치를 구현하였다. 이러한 방법은 IC 비용으로 인하여 표시장치의 비용을 증가시킬 뿐 아니라 게이트 구동부와 게이트 라인을 연결시키는 링크 배선의 개수가 많아져 비표시 영역의 폭이 커진다.
최근에는 게이트 구동부를 화소 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 표시패널에 내장된 게이트 구동부는 게이트 내장형(GIP; Gate In Panel) 회로로 알려져 있다. 게이트 내장형 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 복수의 스테이지들(stages)을 포함한다. 스테이지들은 스타트 펄스에 응답하여 출력을 발생하고 그 출력을 시프트 클럭에 따라 시프트시킨다. 시프트 레지스터에는 스타트 펄스, 시프트 클럭, 구동 전압 등이 공급된다.
표시패널에 GIP 회로를 내장하면, 링크 배선의 개수를 줄일 수 있으나 비표시 영역의 크기를 줄이기가 어렵다. GIP 회로의 스테이지들에 스타트 펄스, 시프트 클럭, 구동 전압을 공급하는 배선들의 점유 공간을 확보하기 위하여 GIP 회로가 좌우방향으로 길어지기 때문이다. 또한, 이형부를 포함하는 표시패널에 배치된 복수의 링크 배선은 게이트 배선의 연장선이면서 평행한 직선의 형태로 게이트 구동부와 연결될 수 없기 때문에 링크 배선의 구조에 따라 비표시 영역의 크기가 늘어날 수 있다.
상술한 문제점을 해결하기 위해 근래에는 게이트 구동부가 내장된 이형 표시패널의 비표시 영역을 축소하기 위한 다양한 방법이 모색되고 있다.
앞서 언급한 바와 같이, 게이트 구동부를 표시패널에 내장하게 되면 게이트 구동부가 비표시 영역의 일부를 차지하기 때문에 비표시 영역의 크기가 커진다. 비표시 영역의 크기를 줄이기 위한 방법으로는 게이트 구동부의 레이아웃을 최적화하여 게이트 구동부가 차지하는 면적을 축소시키거나, 게이트 구동부와 화소 어레이를 연결하는 링크 배선의 설계를 최적화하는 방법이 있을 수 있다. 이에, 본 명세서에서는 링크 배선의 설계를 최적화하는 방법에 대해 설명하고자 한다.
게이트 구동부는 복수의 스테이지들이 종속적으로 접속된 시프트 레지스터를 포함하고, 복수의 스테이지들은 각각 화소 어레이에 대응되어 연결된다. 이형의 표시패널은 곡선을 포함하므로 표시패널의 이형부에 내장된 게이트 구동부는 곡선을 따라 배열된다. 따라서, 이형부에 배치된 게이트 구동부는 해당 게이트 구동부가 게이트 신호를 제공하는 화소 어레이와 동일 축 상에 위치하지 않는다. 그리고, 게이트 구동부와 화소 어레이를 연결하는 링크 배선이 곡선을 따라 꺾이거나 기울어질 수 있다. 이 경우, 링크 배선의 잘못된 배치로 인해 낭비되어 못쓰는 영역이 생기거나 비표시 영역이 증가하도록 링크 배선이 설계되면 표시패널의 비표시 영역의 크기가 증가하게된다.
이에 본 명세서의 발명자들은 위에서 언급한 문제점을 인식하여, 비표시 영역의 크기, 특히 이형부에서 비표시 영역의 크기가 축소된 링크 배선의 구조 및 이를 이용한 표시패널을 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 이형부에서 비표시 영역의 크기를 줄일 수 있는 링크 배선의 구조 및 이를 이용한 표시패널을 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 화소행들로 이루어진 화소 어레이를 포함하며 곡선을 가진 표시 영역, 및 표시 영역의 외곽에 있으며 곡선을 따라 배열된 게이트 블록들을 포함하는 비표시 영역으로 구분되고, 게이트 블록들과 화소행들을 연결시키는 링크 배선들을 포함하며, 링크 배선들은 비표시 영역의 크기를 최소화하는 다단 배열로 구현되고, 게이트 블록들 사이에는 적어도 하나의 더미 블록이 포함된다. 이에 따라, 링크 배선이 배치되는 영역인 베젤이 낭비될 수 있는 공간을 줄여 표시패널의 비표시 영역의 크기를 줄일 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 적어도 제1 영역 및 제2 영역으로 구분되는 이형부를 포함하고, 제1 영역 및 제2 영역에 각각 x개 및 y개 배치된 게이트 배선(이 경우, x>y, x와 y는 자연수), 게이트 배선에 게이트 신호를 전달하는 게이트 구동부, 및 게이트 구동부와 게이트 배선을 연결하는 링크 배선을 포함하고, 링크 배선 중 제2 영역에 가장 인접한 링크 배선은 게이트 배선과 게이트 구동부를 직선으로 연결하며, 제2 영역 중 제1 영역과 가장 인접한 영역에는 더미 게이트 블록이 있다. 이에 따라, 링크 배선이 배치되는 영역인 베젤이 낭비될 수 있는 공간을 줄여 표시패널의 비표시 영역의 크기를 줄일 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 정상부 및 이형부로 구분되고, 표시패널은 또한 복수의 화소들이 있는 표시 영역, 게이트 구동부가 있는 회로 영역, 게이트 구동부와 복수의 화소들을 연결하는 링크 배선이 있는 베젤로 구분되고, 정상부에 있는 링크 배선은 한 개의 배선으로 이형부에 있는 링크 배선은 복수의 배선들로 구현되며, 이형부는 복수의 더미 게이트 구동부를 포함한다. 이에 따라, 링크 배선이 배치되는 영역인 베젤이 낭비될 수 있는 공간을 줄여 표시패널의 비표시 영역의 크기를 줄일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 게이트 블록들 사이에 적어도 하나의 더미 블록을 포함시키고 링크 배선이 비표시 영역의 크기를 최소화할 수 있는 다단 배열로 구현시킴으로써, 비표시 영역의 크기를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 게이트 블록들은 제1 게이트 블록 내지 제m 게이트 블록을 포함하고, 제1 게이트 블록에 연결된 화소의 개수가 제m 게이트 블록에 연결된 화소의 개수보다 많으며, 제1 게이트 블록에 인접하여 더미 블록을 배치함으로써, 링크 배선들이 다단 배열로 구현되어 비표시 영역의 크기를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 링크 배선은 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함하고, 제2 링크 배선은 제1 링크 배선 및 제3 링크 배선을 연결시키며, m개의 제2 링크 배선들은 서로 평행하게 구현됨으로써, 링크 배선들이 다단 배열로 구현되어 비표시 영역의 크기를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 제2 링크 배선의 중심을 잇는 가상의 선이 게이트 배선 또는 제1 링크 배선과 예각을 이루게함으로써, 링크 배선들이 다단 배열로 구현되어 비표시 영역의 크기를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 제1 링크 배선과 게이트 배선은 서로 둔각을 이루게함으로써, 링크 배선들이 다단 배열로 구현되어 비표시 영역의 크기를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 제1 링크 배선과 제2 링크 배선이 서로 수직이고, 제2 링크 배선과 제3 링크 배선이 서로 수직이되도록 구현함으로써, 링크 배선들이 다단 배열로 구현되어 비표시 영역의 크기를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 제2 링크 배선은 제1 링크 배선 또는 게이트 배선과 직각이거나 둔각이되도록 구현됨으로써, 링크 배선들이 다단 배열로 구현되어 비표시 영역의 크기를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 제3 링크 배선은 제1 링크 배선 또는 게이트 배선과 평행하거나, 게이트 블록과 직각이되도록 구현됨으로써, 링크 배선들이 다단 배열로 구현되어 비표시 영역의 크기를 줄일 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시패널을 나타낸 도면이다.
도 2는 게이트 구동부에 포함된 게이트 스테이지들의 구성을 나타낸 도면이다.
도 3 및 도 4는 게이트 구동부와 게이트 배선의 다양한 연결 형태를 나타낸 도면이다.
도 5 및 도 6은 곡선을 포함하는 표시패널의 다양한 실시예를 나타낸 도면이다.
도 7은 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제1 실시예에 따른 도면이다.
도 8은 도 7의 곡선 부분이 표시패널의 하부에 위치한 경우를 나타낸 도면이다.
도 9는 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제2 실시예에 따른 도면이다.
도 10은 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제3 실시예에 따른 도면이다.
도 11은 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제4 실시예에 따른 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로', ‘직접’, ‘인접한’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', ‘~에 이어서’, ‘~다음에’, ‘~전에’ 등으로 시간 적 선후 관계가 설명되는 경우, ‘바로’ 또는 ‘직접’이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 링크 배선의 구조 및 이를 이용한 표시패널에 대하여 설명하기로 한다. 이하의 설명에서 표시패널은 액정 표시패널, 전계방출 표시패널, 유기발광 표시패널, 퀀텀닷 표시패널 등을 기반으로 구현될 수 있다.
도 1은 본 명세서의 일 실시예에 따른 표시패널을 나타낸 도면이다.
도 1을 참고하면, 표시패널(100)은 화소 영역(120)과 화소 영역(120) 이외의 영역으로 구분될 수 있다. 화소 영역(120)은 화소행들로 이루어진 화소 어레이를 포함하며 화면을 표시하는 영역으로, 표시 영역이라고 일컫을 수 있다. 화소 영역(120) 이외의 영역은 비표시 영역으로 화소들에 신호를 인가하기 위한 게이트 구동부(110), 각종 배선들, 및 패드부들이 배치된다. 도 1에서는 데이터 구동부(200)가 표시패널(100)의 외부에 있지만 데이터 구동부(200)의 위치가 이에 한정되지는 않는다.
데이터 구동부(200)는 타이밍 제어부로부터 공급된 데이터 타이밍 제어신호에 응답하여 데이터 신호를 출력한다. 데이터 구동부(200)는 타이밍 제어부로부터 공급된 디지털 형태의 데이터 신호를 샘플링하고 래치(latch)하여 감마 기준전압에 기초한 아날로그 형태의 데이터 신호로 변환한다. 출력된 데이터 신호는 데이터 링크 배선(211)을 통해 화소 영역(120)에 있는 데이터 배선에 제공된다. 구체적으로, 데이터 구동부(200)는 IC(integrated circuit) 형태로 표시패널(100) 상에 형성되거나, 표시패널(100)에 칩 온 필름(Chip On Film) 형태로 형성될 수도 있다. 또한, 제품에 따라 타이밍 제어부는 데이터 구동부(120)와 합쳐져 한 개의 칩 형태로 구현될 수도 있다.
게이트 구동부(110)는 타이밍 제어부로부터 공급된 게이트 타이밍 제어신호에 응답하여 게이트 신호를 출력한다. 게이트 타이밍 제어신호는 예를 들어, 게이트 클럭 신호(GCLK1_L, GCLK2_L, GCLK1_R, GCLK2_R), 스타트 신호 등을 포함한다. 게이트 구동부(110)는 게이트 링크 배선(111)을 통해 화소 영역(120)에 있는 게이트 배선에 게이트 신호를 제공한다. 게이트 구동부(110)는 IC(integrated circuit) 형태로 형성될 수 있지만, 본 명세서에서는 표시패널(100)에 내장된 GIP(gate in panel) 형태로 형성될 수도 있다. 게이트 구동부(110)는 표시패널(100)의 좌측 및 우측에 각각 배치되거나 어느 일측에 배치될 수도 있다. 예를 들어, 게이트 구동부(110)는 표시패널(100)의 좌측에 배치된 제1 게이트 구동부(110a)(또는 좌측 게이트 구동부), 및 표시패널(100)의 우측에 배치된 제2 게이트 구동부(110b)(또는 우측 게이트 구동부)를 포함할 수 있다.
앞에서 언급한 바와 같이, 표시패널(100)은 게이트 구동부(110) 및 데이터 구동부(200)로부터 공급된 게이트 신호 및 데이터 신호, 그리고 전원 공급부로부터 공급된 전원전압에 대응하여 영상을 표시한다.
도 2는 게이트 구동부에 포함된 게이트 스테이지들의 구성을 나타낸 도면이다.
도 1 및 도 2를 참고하면, 게이트 구동부(110)는 시프트 레지스터를 포함한다. 시프트 레지스터는 도 2와 같이 종속적으로 접속된 게이트 스테이지들(G(k-1), G(k), G(k+1))을 포함한다. 게이트 스테이지들(G(k-1), G(k), G(k+1))은 스타트 신호(Vst)에 응답하여 게이트 신호를 출력하기 시작하고, 게이트 클럭 신호(GCLK1, GCLK2)에 따라 출력을 시프트한다. 게이트 스테이지들(G(k-1), G(k), G(k+1))에는 게이트 링크 배선들이 연결된다. 게이트 스테이지들(G(k-1), G(k), G(k+1))의 출력 신호(GVout(k-1), GVout(k), GVout(k+1))는 게이트 신호로서 화소 영역(120)의 게이트 라인들(GL1~GLn)에 공급된다. 게이트 스테이지들(G(k-1), G(k), G(k+1)) 각각의 출력 신호는 다음 게이트 스테이지의 스타트 신호로서 입력되고, 또한 그 출력은 리셋 신호로서 앞 게이트 스테이지에 입력될 수 있다. 게이트 스테이지들(G(k-1), G(k), G(k+1))은 게이트 신호와 별도의 캐리 신호를 출력하여 스타트 신호로서 다른 스테이지에 공급할 수 있다. 이 경우, k는 2이상 n-1인 자연수로, 도 2는 제k-1 게이트 스테이지(G(k-1)), 제k 게이트 스테이지(G(k)), 제k+1 게이트 스테이지(G(k+1))를 대표로 나타낸다.
게이트 스테이지들(G(k-1), G(k), G(k+1)) 간에 연결되는 배선들은 스타트 신호(Vst), 게이트 클럭 신호(GCLK1, GCLK2), 구동 전압 등을 게이트 스테이지들(G(k-1), G(k), G(k+1)) 간의 캐리 신호와 리셋 신호를 전송한다. 구동 전압은 게이트 신호의 하이 전압과 로우 전압을 포함한다. 캐리 신호는 다음 단 게이트 스테이지의 스타트 신호로서 입력되고, 리셋 신호는 앞 단 게이트 스테이지의 출력을 방전시킨다.
게이트 구동부(110)는 스캔 구동부 및 에미션 구동부를 포함할 수 있다. 스캔 구동부는 스캔 신호를 게이트 배선에 제공하고, 에미션 구동부는 에미션 신호를 게이트 배선에 제공한다. 게이트 배선은 스캔 신호를 받는 스캔 배선 및 에미션 신호를 받는 에미션 배선을 포함할 수 있다. 스캔 구동부 및 에미션 구동부는 각각 앞서 설명한 도 2의 게이트 스테이지들의 구조로 구현될 수 있다. 또한, 게이트 구동부(110)는 화소에 포함된 화소 구동 회로의 종류에 따라 기준전압 구동부를 포함할 수도 있다. 기준전압 구동부는 기준전압을 기준전압 배선에 제공한다.
도 3 및 도 4는 게이트 구동부와 게이트 배선의 다양한 연결 형태를 나타낸 도면이다.
도 3을 참고하면, 게이트 구동부는 표시패널(100)의 일측 가장자리(좌측)에 배치된 제1 게이트 구동부(330a)와 타측 가장자리(우측)에 배치된 제2 게이트 구동부(330b)를 포함한다. 제1 게이트 구동부(330a)와 제2 게이트 구동부(330b) 각각은 화소 영역(120)에 배치된 모든 화소행에 연결된 게이트 라인들(GL1~GLn)에 연결된다.
제1 게이트 구동부(330a) 및 제2 게이트 구동부(330b) 각각은 스타트 신호(Vst)를 동시에 입력받아 동시에 게이트 신호를 출력한다. 따라서, 제1 게이트 구동부(330a) 및 제2 게이트 구동부(330b)로부터 출력된 게이트 신호는 같은 게이트 배선의 양끝단에 동시에 인가된다. 예를 들어, 화소 영역(120)의 화소들을 좌우로 절반씩 나누었을 때, 제1 게이트 구동부(330a)는 좌측 절반의 화소들에 게이트 신호를 인가하고, 제2 게이트 구동부(330b)는 우측 절반의 화소들에 게이트 신호를 인가한다. 이를 통해, 고해상도 표시패널의 화소들에 게이트 신호를 빠르게 인가하여 화소들을 구동시킬 수 있다.
도 4를 참고하면, 제1 게이트 구동부(440a)는 제1 그룹의 게이트 배선들에 연결되어 제1 그룹의 게이트 배선들에 게이트 신호를 순차적으로 공급한다. 제2 게이트 구동부(440b)는 제2 그룹의 게이트 배선들에 연결되어 제2 그룹의 게이트 배선들에 게이트 신호를 순차적으로 공급한다.
제1 그룹의 게이트 배선들은 기수번째 게이트 배선들(GL1, GL3, …, GLn-1)일 수 있다. 제2 그룹의 게이트 배선들은 우수번째 게이트 배선들(GL2, GL4, …, GLn)일 수 있다. 이 경우, 제1 게이트 구동부(440a) 및 제2 게이트 구동부(440b)에는 소정의 시간차를 두고 스타트 신호(Vst)가 인가될 수 있다. 따라서, 제1 게이트 구동부(440a) 및 제2 게이트 구동부(440b)의 게이트 신호 출력 타이밍과 캐리 신호 출력 타이밍에서도 소정의 시간차가 있을 수 있다. 예를 들어, 제1 게이트 구동부(440a)로부터 제1 게이트 신호가 제1 게이트 배선(GL1)에 인가된 후, 대략 1 수평기간 뒤에 제2 게이트 구동부(440b)로부터 제2 게이트 신호가 제2 게이트 라인(GL2)에 공급될 수 있다. 표시패널의 좌측 및 우측에 각각 배치되는 제1 게이트 구동부(440a) 및 제2 게이트 구동부(440b)의 이와 같은 설계 구조는 배치 공간에 여유가 확보되므로 게이트 구동부의 레이아웃의 다양한 변경이 가능할 수 있다.
도 5 및 도 6은 곡선을 포함하는 표시패널의 다양한 실시예를 나타낸 도면이다.
도 5 및 도 6을 참고하면, 곡선을 포함하는 표시패널(500, 600)을 이형 표시패널이라고 일컫을 수 있다. 이형 표시패널은 적어도 일부분에서 소정의 곡률을 가지는 곡선으로 가공될 수 있다. 표시패널(500, 600)은 곡선으로 가공된 영역인 이형부와 곡선으로 가공되지 않은 일반부로 구분할 수 있다. 도 5의 경우, 이형부만 있는 표시패널(500)로, 반원의 형태로 나타내었지만 원형의 표시패널에도 적용될 수 있다. 도 6의 경우, 이형부 및 일반부를 모두 포함하는 표시패널(600)로, 이형부는 표시패널(600)의 좌측 상단부(또는 좌측 상단 코너부) 및 우측 상단부(또는 우측 상단 코너부)에만 적용된 형태로 나타내었지만 표시패널의 좌측 하단부(또는 좌측 하단 코너부) 및 우측 하단부(또는 우측 하단 코너부)에도 적용될 수 있다.
도 5를 참고하면, 표시패널(500)은 화소들 및 게이트 배선들(GL1, …, GLn)이 있는 화소 영역(520)과 게이트 구동부(510a, 510b) 및 기타 배선들이 있는 화소 영역(520) 이외의 영역인 비표시 영역으로 구분된다. 비표시 영역에는 표시패널(500)의 곡선을 따라 게이트 구동부(510a, 510b)의 게이트 스테이지들(G(1), …, G(k), …, G(n))이 배치된다. 게이트 스테이지들(G(1), …, G(k), …, G(n))은 원의 중심(C)으로부터 연결한 연장선 상에서 일정한 간격으로 이격된 방사형의 형태로 배치된다. 그리고, 게이트 스테이지들(G(1), …, G(k), …, G(n))의 단축 길이의 중심은 원의 중심(C)으로부터 연결한 연장선과 만난다. 이 중, 제1 게이트 스테이지(G(1)) 및 제n 게이트 스테이지(G(n))는 원의 중심(C)으로부터 제1 게이트 배선(GL1) 및 제n 게이트 배선(GLn) 각각의 끝단을 연결한 연장선 상에 있다. 이 경우, 게이트 스테이지들(G(1), …, G(k), …, G(n))의 단축 길이의 중심을 연결한 연결선은 원의 중심(C)과 동심원 형태를 가질 수 있다.
도 6을 참고하면, 표시패널(600)은 화소들 및 게이트 배선들(GL1, …, GLk, …, GLn)이 있는 화소 영역(620)과 게이트 구동부(610a, 610b) 및 기타 배선들이 있는 화소 영역(620) 이외의 영역으로 구분된다. 또한, 표시패널(600)은 이형부 및 일반부를 포함한다.
이형부는 제1 게이트 배선(GL1)부터 제k 게이트 배선(GLk)이 배치된 영역으로 표시패널(600)의 곡선을 따라 화소 영역(620) 이외의 영역인 비표시 영역에 게이트 구동부(610a, 610b)의 게이트 스테이지들(G(1), …, G(j), …, G(k))이 배치된다. 게이트 스테이지들(G(1), …, G(j), …, G(k))은 원의 중심(C)으로부터 연결된 연장선 상에서 일정한 간격으로 이격된 방사형의 형태로 배치된다. 그리고, 게이트 스테이지들(G(1), …, G(j), …, G(k))의 단축 길이의 중심은 원의 중심(C)으로부터 연결된 연장선과 만난다. 이 중, 제1 게이트 스테이지(G(1)) 및 제k 게이트 스테이지(G(k))는 원의 중심(C)으로부터 제1 게이트 배선(GL1) 및 제k 게이트 배선(GLk) 각각의 끝단을 연결한 연장선 상에 있다. 이 경우, 게이트 스테이지들(G(1), …, G(j), …, G(k))의 단축 길이의 중심을 연결한 연결선은 원의 중심(C)과 동심원 형태를 가질 수 있다.
일반부는 제k+1 게이트 배선부터 제n 게이트 배선(GLn)까지의 영역으로 곡선이 아닌 직선의 형태로 구현된 표시패널(600)을 따라 비표시 영역에 게이트 구동부(610a, 610b)의 게이트 스테이지들(G(k+1), …, G(n))이 배치된다. 게이트 스테이지들(G(k+1), …, G(n))은 게이트 배선들(GLk+1, …, GLn)의 연장선 상에 대응되어 배치된다.
도 7은 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제1 실시예에 따른 도면이다.
도 7은 표시패널의 좌측 상단부에 구현된 곡선으로 이루어진 이형부를 나타낸다. 표시패널은 화소들이 있는 표시 영역(DA) 및 표시 영역(DA)의 외곽에 있는 비표시 영역(NDA)으로 구분된다. 비표시 영역(NDA)은 표시 영역(DA)에 있는 게이트 배선에 신호를 인가하기 위한 게이트 구동부가 있는 회로 영역(CA) 및 게이트 구동부와 게이트 배선을 연결해주는 링크 배선이 있는 베젤(BZ)로 구분된다.
표시 영역(DA)에 있는 복수의 화소들은 복수의 화소행을 이룬다. 이형부에 있는 복수의 화소행에 배치된 화소의 수는 표시패널의 상부로 갈수록 줄어든다.
도 7을 참고하면, 이형부는 m개의 화소행을 포함하고, m개의 화소행에는 복수의 화소들이 배치된다. 1P1이 배치된 표시 영역(DA)의 길이가 1Pm이 배치된 표시 영역(DA)의 길이보다 길기 때문에 1P1에 배치된 화소의 수는 1Pm에 배치된 화소의 수보다 많다. 이 경우, 1Pm은 한 개 화소행의 화소들에 연결된 게이트 배선의 집합일 수 있고, 두 개 화소행의 화소들에 연결된 게이트 배선의 집합일 수도 있다. 경우에 따라 1Pm은 세 개 이상의 화소행의 화소들에 연결된 게이트 배선의 집합일 수도 있다. 이하에서 1Pm은 제m 게이트 배선 그룹으로 일컫기로 한다. 따라서, 이형부는 제1 게이트 배선 그룹(1P1) 내지 제m 게이트 배선 그룹(1Pm)을 포함하며, 제m 게이트 배선 그룹(1Pm)의 위에는 m보다 작은 수의 게이트 배선 그룹들이 있을 수 있다. 예를 들어, 이형부가 두 개의 영역인 제1 영역 및 제2 영역으로 구분되는 경우, 제1 영역은 제1 게이트 배선 그룹(1P1) 내지 제m 게이트 배선 그룹(1Pm)을 포함하고, 제2 영역은 제1 영역 위에 있는 영역으로 제1 게이트 배선 그룹(2P1) 내지 제r 게이트 배선 그룹(2Pr)을 포함할 수 있다. 이 경우, m>r이고, m 및 r은 자연수이다. 이형부가 두 개의 영역으로 구분되는 경우를 예로 들었지만, 세 개 이상의 영역으로 구분될 수도 있다.
한 개의 게이트 배선 그룹에 신호를 제공하는 게이트 구동부를 게이트 블록으로 정의할 수 있다. 게이트 블록은 복수의 게이트 스테이지들로 구성되고, 복수의 게이트 블록이 게이드 구동부를 형성한다. 앞서 설명한 도 5 및 도 6에서 언급한 게이트 스테이지들(G(1), G(j), G(k), G(n))은 게이트 블록의 형태로 구현될 수 있다.
한 개 화소행의 화소들에 연결된 게이트 배선은 앞서 설명한 바와 같이 스캔 배선, 에미션 배선, 및 기준전압 배선들을 포함할 수 있다. 예를 들어, 한 개 화소행의 화소들에 연결된 게이트 배선 그룹은 제1 스캔 배선, 제2 스캔 배선, 에미션 배선, 기준전압 배선, 이니셜전압 배선으로 구성된 다섯 개의 배선을 포함할 수 있다. 제m 게이트 배선 그룹(1Pm)이 두 개의 화소행의 화소들에 연결된 게이트 배선의 집합인 경우, 제m 게이트 배선 그룹(1Pm)은 열 개의 배선들을 포함할 수 있다. 다시 설명하면, 게이트 배선 그룹에 포함된 게이트 배선의 수 및 게이트 블록과 게이트 배선 그룹을 연결시키는 링크 배선의 수는 m의 배수개이다. 이 경우, 화소에 신호를 제공하는 화소 구동 회로는 7T1C, 또는 8T1C 등의 내부보상 회로일 수 있다. 7T1C 또는 8T1C에서, T는 박막 트랜지스터를 의미하고, C는 커패시터를 의미한다.
회로 영역(CA)은 화소들에 게이트 신호를 제공하기 위한 게이트 구동부가 위치한 영역으로, 앞서 설명한 바와 같이 복수의 게이트 스테이지들이 곡선을 따라 배치된다. 도 7에서는 게이트 블록으로 표시하여 게이트 배선 그룹들과 연결되도록 한다. 한 개의 게이트 스테이지에서는 한 개의 게이트 신호가 출력되므로 게이트 블록은 복수의 게이트 스테이지들을 포함한다. 게이트 블록들(1GB(1), 1GB(2), …, 1GB(m))은 각각 게이트 배선 그룹들(1P1, 1P2, …, 1Pm)과 연결되어 게이트 배선 그룹들(1P1, 1P2, …, 1Pm)에 연결된 화소들에 게이트 신호를 제공한다. 예를 들어, 게이트 배선 그룹이 두 개의 화소행의 화소들에 연결된 게이트 배선의 집한인 경우, 한 개의 게이트 블록은 두 개의 행의 화소들에 연결된 게이트 배선에 게이트 신호를 제공할 수 있다.
베젤(BZ)은 표시 영역(DA)과 회로 영역(CA)의 사이에 있는 영역으로, 게이트 블록과 게이트 배선 그룹을 연결시키는 링크 배선들이 있다. 링크 배선들은 게이트 배선의 연장선으로 형성될 수 있고, 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함한다. 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결하는 1번째 링크 배선(LL1)은 제1 링크 배선(LL1a), 제2 링크 배선(LL1b), 및 제3 링크 배선(LL1c)을 포함하고, 제m 게이트 배선 그룹(1Pm)과 제m 게이트 블록(1GB(m))을 연결하는 m번째 링크 배선(LLm)은 제1 링크 배선(LLma), 제2 링크 배선(LLmb), 및 제3 링크 배선(LLmc)을 포함한다.
제1 게이트 배선 그룹(1P1) 아래에 있는 제0 게이트 배선 그룹(P0)은 표시패널의 일반부에 포함된 것으로, 제0 게이트 블록(GB(0))과 연결된 링크 배선은 직선의 형태로 형성된다. 이 경우, 링크 배선은 게이트 배선의 연장선으로서 꺾인 부분이 없이 직선으로 형성되어 연결된 제0 게이트 배선 그룹(P0)의 상부에 있는 게이트 배선 그룹부터 이형부에 포함된 것으로 보고, 이를 제1 게이트 배선 그룹(1P1)으로 일컫는다. 제1 게이트 배선 그룹(1P1)은 제0 게이트 블록(GB(0))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(1GB(1))과 연결된다. 따라서, 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)은 더미 블록 또는 더미 게이트 구동부라고 일컫을 수도 있다. 따라서, 더미 게이트 블록(DGB)으로 인하여 제1 게이트 배선 그룹(1P1)의 연장선 상에 제1 게이트 블록(1GB(1))이 위치하지 않도록 함으로써, 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결시키는 1번째 링크 배선(LL1)은 꺾인점(또는 벤트(bent)부 또는 꺾임부)를 포함하도록 설계될 수 있다. 만약, 이형부에 포함된 링크 배선들(LL1, …, LLm)이 꺾인점을 포함하지 않는 직선의 형태일 경우, 링크 배선들은 표시 영역(DA)으로 향할수록 서로 모이는 구조로 배치되므로 표시패널의 해상도 또는 링크 배선들의 간격에 따라 표시 영역(DA)에 인접한 영역에서 링크 배선들 간에 단락(short)이 발생할 수 있다. 따라서, 이형부에 포함된 링크 배선들(LL1, …, LLm)이 꺾인점을 포함함으로써 링크 배선들 간의 단락을 방지하고 베젤(BZ)의 크기(또는 폭)를 줄일 수 있다.
링크 배선들(LL1, …, LLm)은 각각 제1 링크 배선(LL1a, …, LLma), 제2 링크 배선(LL1b, …, LLmb), 및 제3 링크 배선(LL1c, …, LLmc)을 포함한다. 제1 링크 배선(LL1a, …, LLma)은 게이트 배선 그룹(P1, …, Pm)과 제2 링크 배선(LL1b, …, LLmb)을 연결하고, 제2 링크 배선(LL1b, …, LLmb)은 제1 링크 배선(LL1a, …, LLma)과 제3 링크 배선(LL1c, …, LLmc)을 연결하며, 제3 링크 배선(LL1c, …, LLmc)은 제2 링크 배선(LL1b, …, LLmb)과 게이트 블록(1GB(1), …, 1GB(m))을 연결한다. 그리고, 제1 링크 배선(LL1a, …, LLma) 및 제2 링크 배선(LL1b, …, LLmb), 제2 링크 배선(LL1b, …, LLmb) 및 제3 링크 배선(LL1c, …, LLmc)은 서로 직각을 이룬다. 제1 링크 배선들(LL1a, …, LLma), 제2 링크 배선들(LL1b, …, LLmb), 및 제3 링크 배선들(LL1c, …, LLmc)은 각각의 링크 배선들끼리 평행하다. 이 경우, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)은 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성된다. 구체적으로, 제2 링크 배선들(LL1b, …, LLmb) 각각의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도는 예각이다. 이 경우, 제1 링크 배선(LL1a, …, LLma)과 제2 링크 배선(LL1b, …, LLmb)이 만나는 점을 제1 꺾인점, 제2 링크 배선(LL1b, …, LLmb)과 제3 링크 배선(LL1c, …, LLmc)이 만나는 점을 제2 꺾인점이라고 할 때, 제1 꺾인점들 또는 제2 꺾인점들을 각각 잇는 가상의 선도 베젤(BZ)이 증가하지 않는 방향이며 게이트 배선과 예각을 이룬다. 이는 더미 게이트 블록(DGB)이 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에 배치됨으로써, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성될 수 있다. 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도가 둔각인 경우, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선은 베젤(BZ)의 크기가 증가하는 방향으로 형성되기 때문에 실질적으로도 베젤(BZ)의 크기가 증가하게 된다. 따라서, 더미 게이트 블록(DGB)을 표시패널이 이형부와 일반부로 나누어지는 경계부분에 위치시킴으로써 이형부에 포함된 링크 배선들이 꺾인점을 포함하게하여, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도가 예각이되게 함으로써 베젤(BZ)의 크기를 줄일 수 있다.
제m 게이트 배선 그룹(1Pm) 중 마지막 게이트 배선(최상부 게이트 배선)을 제m 게이트 블록(1GB(m))과 연결하는 제2 링크 배선(LL1b, …, LLmb)의 길이는 0이거나 0에 가까울만큼 짧게 형성된다. 이 경우, 제m 게이트 배선 그룹(1Pm) 상부에 위치하고 제2 영역에 있는 제1 게이트 배선 그룹(2P1)은 제m 게이트 블록(1GB(m))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(2GB(1))과 연결된다. 따라서, 제1 영역의 제m 게이트 블록(1GB(m))과 제2 영역의 제1 게이트 블록(2GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제2 영역의 제1 게이트 배선 그룹(2P1)의 연장선 상에 제1 게이트 블록(2GB(1))이 위치하지 않도록 함으로써, 제2 영역의 제1 게이트 배선 그룹(2P1)과 제1 게이트 블록(1GB(1))을 연결시키는 링크 배선은 꺾인점을 포함하도록 설계될 수 있다. 마찬가지로, 제2 영역에 있는 제1 게이트 배선 그룹(2P1) 위에 형성되는 게이트 배선 그룹들과 게이트 블록들을 연결시키는 링크 배선들은 제2 링크 배선을 포함하고, 제2 링크 배선들 각각의 중심을 잇는 가상의 선은 게이트 배선과 예각을 갖도록 형성되므로 베젤(BZ)의 크기를 줄일 수 있다. 이 경우, 제2 영역에서 제2 링크 배선들 각각의 중심을 잇는 가상의 선이 게이트 배선과 이루는 각도는 제1 영역에서 제2 링크 배선들 각각의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도는 다를 수 있다. 본 명세서의 일 실시예에 따라 제2 영역에서 제2 링크 배선들 각각의 중심을 잇는 가상의 선이 게이트 배선과 이루는 각도는 제1 영역에서 제2 링크 배선들 각각의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도보다 작다. 따라서, 제2 링크 배선들 각각의 중심을 잇는 가상의 선이 게이트 배선과 예각을 갖도록 형성함으로써, 표시패널의 비표시 영역(NDA)의 크기를 줄일 수 있다.
도 8은 도 7의 곡선 부분이 표시패널의 하부에 위치한 경우를 나타낸 도면이다. 따라서, 도 7과 중복되는 부분에 대한 설명은 간략히하거나 생략할 수 있다.
도 8은 표시패널의 좌측 하단부에 구현된 곡선으로 이루어진 이형부를 나타낸다. 표시패널은 화소들이 있는 표시 영역(DA) 및 표시 영역(DA)의 외곽에 있는 비표시 영역(NDA)으로 구분된다. 비표시 영역(NDA)은 표시 영역(DA)에 있는 게이트 배선에 신호를 인가하기 위한 게이트 구동부가 있는 회로 영역(CA) 및 게이트 구동부와 게이트 배선을 연결해주는 링크 배선이 있는 베젤(BZ)로 구분된다.
도 7 및 도 8의 도면에서는 표시 영역(DA), 베젤(BZ), 및 회로 영역(CA)을 나타내는 곡선이 같은 원의 중심(C)을 갖는 동일한 곡률을 가지는 곡선으로 도시하였지만, 표시 영역(DA)은 베젤(BZ) 및 회로 영역(CA)을 정의하는 곡선의 곡률과 다를 수도 있기 때문에 이형부에 형성된 베젤(BZ)의 크기는 일정하지 않을 수 있다. 또한, 도 7의 회로 영역(CA)을 나타내는 곡선의 곡률은 도 8의 회로 영역(CA)을 나타내는 곡선의 곡률과 다르므로, 도 8에서는 표시패널의 이형부에 i개의 화소행이 있는 경우를 예로써 설명한다. 이 경우, i는 m과 서로 다른 자연수이고, i 및 m은 각각 n보다 작다.
이형부에 있는 복수의 화소행에 배치된 화소의 수는 표시패널의 하부로 갈수록 줄어든다. 이형부는 i개의 화소행을 포함하고, i개의 화소행에는 복수의 화소들이 배치된다. 제1 영역에 있는 제1 게이트 배선 그룹(1P1)이 배치된 표시 영역(DA)의 길이가 제i 게이트 배선 그룹(1Pi)가 배치된 표시 영역(DA)의 길이보다 길기 때문에 제1 게이트 배선 그룹(1P1)에 배치된 화소의 수는 제i 게이트 배선 그룹(1Pi)에 배치된 화소의 수보다 많다. 도 8의 이형부는 제1 게이트 배선 그룹(1P1) 내지 제i 게이트 배선 그룹(1Pi)을 포함하며, 제i 게이트 배선 그룹(1Pi)의 아래인 제2 영역에는 제1 게이트 배선 그룹(2P1) 내지 i보다 작은 수의 게이트 배선 그룹들이 있을 수 있다.
회로 영역(CA)은 화소들에 게이트 신호를 제공하기 위한 게이트 구동부가 위치한 영역으로, 앞서 설명한 바와 같이 복수의 게이트 스테이지들이 곡선을 따라 배치된다. 도 8에서는 도 7과 마찬가지로 게이트 블록으로 표시하여 게이트 배선 그룹들과 연결되도록 한다. 게이트 블록들(1GB(1), 1GB(2), …, 1GB(i))은 각각 게이트 배선 그룹들(1P1, 1P2, …, 1Pi)과 연결되어 게이트 배선 그룹들(1P1, 1P2, …, 1Pi)에 연결된 화소들에 게이트 신호를 제공한다.
베젤(BZ)은 표시 영역(DA)과 회로 영역(CA)의 사이에 있는 영역으로, 게이트 블록과 게이트 배선 그룹을 연결시키는 링크 배선들이 있다. 링크 배선들은 게이트 배선의 연장선으로 형성될 수 있고, 각각 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함한다. 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결하는 1번째 링크 배선(LL1)은 제1 링크 배선(LL1a), 제2 링크 배선(LL1b), 및 제3 링크 배선(LL1c)을 포함하고, 제i 게이트 배선 그룹(1Pi)과 제i 게이트 블록(1GB(i))을 연결하는 i번째 링크 배선(LLi)은 제1 링크 배선(LLia), 제2 링크 배선(LLib), 및 제3 링크 배선(LLic)을 포함한다.
제1 게이트 배선 그룹(1P1) 위에 있는 제0 게이트 배선 그룹(P0)은 표시패널의 일반부에 포함된 것으로, 제0 게이트 블록(GB(0))과 연결된 링크 배선은 직선의 형태로 형성된다. 링크 배선은 게이트 배선의 연장선으로서 꺾인 부분이 없이 직선으로 형성되어 연결된 제0 게이트 배선 그룹(P0)의 하부에 있는 게이트 배선 그룹부터 이형부에 포함된 것으로 정의한다. 제1 게이트 배선 그룹(1P1)은 제0 게이트 블록(GB(0))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(1GB(1))과 연결된다. 따라서, 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제1 게이트 배선 그룹(1P1)의 연장선 상에 제1 게이트 블록(1GB(1))이 위치하지 않도록 함으로써, 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결시키는 1번째 링크 배선(LL1)은 꺾임부를 포함하도록 설계될 수 있다.
링크 배선들(LL1, …, LLi)은 각각 제1 링크 배선(LL1a, …, LLia), 제2 링크 배선(LL1b, …, LLib), 및 제3 링크 배선(LL1c, …, LLic)을 포함한다. 제1 링크 배선(LL1a, …, LLia)은 게이트 배선 그룹(1P1, …, 1Pi)과 제2 링크 배선(LL1b, …, LLib)을 연결하고, 제2 링크 배선(LL1b, …, LLib)은 제1 링크 배선(LL1a, …, LLia)과 제3 링크 배선(LL1c, …, LLic)을 연결하며, 제3 링크 배선(LL1c, …, LLic)은 제2 링크 배선(LL1b, …, LLib)과 게이트 블록(1GB(1), …, 1GB(i))을 연결한다. 그리고, 제1 링크 배선(LL1a, …, LLia) 및 제2 링크 배선(LL1b, …, LLib), 제2 링크 배선(LL1b, …, LLib) 및 제3 링크 배선(LL1c, …, LLic)은 서로 직각을 이룬다. 제1 링크 배선들(LL1a, …, LLia), 제2 링크 배선들(LL1b, …, LLib), 및 제3 링크 배선들(LL1c, …, LLic)은 각각의 링크 배선들끼리 평행하다. 이 경우, 제2 링크 배선들(LL1b, …, LLib)의 중심을 잇는 가상의 선(VLLb)은 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성된다. 구체적으로, 제2 링크 배선들(LL1b, …, LLib)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도는 예각이다. 이는 더미 게이트 블록(DGB)이 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에 배치됨으로써, 제2 링크 배선들(LL1b, …, LLib)의 중심을 잇는 가상의 선(VLLb)이 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성될 수 있다. 제2 링크 배선들(LL1b, …, LLib)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도가 둔각인 경우, 제2 링크 배선들(LL1b, …, LLib)의 중심을 잇는 가상의 선(VLLb)은 베젤(BZ)의 크기가 증가하는 방향으로 형성되기 때문에 실질적으로 베젤(BZ)의 크기가 증가하게 된다. 따라서, 더미 게이트 블록(DGB)을 표시패널이 이형부와 일반부로 나누어지는 경계부분에 위치시킴으로써 이형부에 포함된 링크 배선들이 꺾임부를 포함하게하여, 제2 링크 배선들(LL1b, …, LLib)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도가 예각이되게 함으로써 베젤(BZ)의 크기를 줄일 수 있다.
제i 게이트 배선 그룹(1Pi) 중 마지막 게이트 배선(최하부 게이트 배선)을 제i 게이트 블록(1GB(i))과 연결하는 제2 링크 배선의 길이는 0이거나 0에 가까울만큼 짧게 형성된다. 이 경우, 제1 영역에 있는 제i 게이트 배선 그룹(1Pi) 하부이니 제2 영역에 위치하는 제1 게이트 배선 그룹(2P1)은 제i 게이트 블록(1GB(i))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(2GB(1))과 연결된다. 따라서, 제1 영역에 있는 제i 게이트 블록(1GB(i))과 제2 영역에 있는 제1 게이트 블록(2GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제1 게이트 배선 그룹(2P1)의 연장선 상에 제1 게이트 블록(2GB(1))이 위치하지 않도록 함으로써, 제2 영역에 있는 제1 게이트 배선 그룹(2P1)과 제1 게이트 블록(2GB(1))을 연결시키는 링크 배선은 꺾임부를 포함하도록 설계될 수 있다. 마찬가지로, 제2 영역에 있는 제1 게이트 배선 그룹(2P1) 아래에 형성되는 게이트 배선 그룹들과 게이트 블록들을 연결시키는 링크 배선들은 제2 링크 배선을 포함하고, 제2 링크 배선들 각각의 중심을 잇는 가상의 선은 게이트 배선과 예각을 갖도록 형성되므로 베젤(BZ)의 크기를 줄일 수 있다. 따라서, 제2 링크 배선들 각각의 중심을 잇는 가상의 선이 게이트 배선과 예각을 갖도록 형성함으로써, 표시패널의 비표시 영역(NDA)의 크기를 줄일 수 있다.
도 9는 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제2 실시예에 따른 도면으로, 링크 배선 중 제2 링크 배선을 제외하고 나머지 구성에 대해서는 제1 실시예와 동일하게 적용된다. 따라서, 도 7과 중복되는 부분에 대한 설명은 간략히하거나 생략할 수 있다.
도 9는 도 7과 마찬가지로 표시패널의 좌측 상단부에 구현된 곡선으로 이루어진 이형부를 나타낸다. 표시패널은 표시 영역(DA) 및 비표시 영역(NDA)으로 구분되고, 비표시 영역(NDA)은 회로 영역(CA) 및 베젤(BZ)로 구분된다.
도 9의 도면에서는 표시 영역(DA), 베젤(BZ), 및 회로 영역(CA)을 나타내는 곡선이 같은 원의 중심(C)을 갖는 동일한 곡률을 가지는 곡선으로 도시하였지만, 표시 영역(DA)은 베젤(BZ), 및 회로 영역(CA)을 정의하는 곡선의 곡률과 다를 수도 있다.
이형부는 m개의 화소행을 포함하고, m개의 화소행에는 복수의 화소들이 배치되며, 제1 게이트 배선 그룹(1P1)에 배치된 화소의 수는 제m 게이트 배선 그룹(1Pm)에 배치된 화소의 수보다 많다. 이형부는 제1 게이트 배선 그룹(1P1) 내지 제m 게이트 배선 그룹(1Pm)을 포함하며, 제m 게이트 배선 그룹(1Pm)의 위인 제2 영역에는 제1 게이트 배선 그룹(2P1) 내지 m보다 작은 수의 게이트 배선 그룹들이 있을 수 있다.
회로 영역(CA)은 화소들에 게이트 신호를 제공하기 위한 게이트 구동부가 위치한 영역으로, 앞서 설명한 바와 같이 복수의 게이트 스테이지들이 곡선을 따라 배치된다. 도 9에서는 도 7과 마찬가지로 게이트 블록으로 표시하여 게이트 배선 그룹들과 연결되도록 한다. 게이트 블록들(1GB(1), 1GB(2), …, 1GB(m))은 각각 게이트 배선 그룹들(1P1, 1P2, …, 1Pm)과 연결되어 게이트 배선 그룹들(1P1, 1P2, …, 1Pm)에 연결된 화소들에 게이트 신호를 제공한다.
베젤(BZ)은 표시 영역(DA)과 회로 영역(CA)의 사이에 있는 영역으로, 게이트 블록과 게이트 배선 그룹을 연결시키는 링크 배선들이 있다. 링크 배선들은 게이트 배선의 연장선으로 형성될 수 있고, 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함한다. 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결하는 1번째 링크 배선(LL1)은 제1 링크 배선(LL1a), 제2 링크 배선(LL1b), 및 제3 링크 배선(LL1c)을 포함하고, 제m 게이트 배선 그룹(1Pm)과 제m 게이트 블록(1GB(m))을 연결하는 m번째 링크 배선(LLm)은 제1 링크 배선(LLma), 제2 링크 배선(LLmb), 및 제3 링크 배선(LLmc)을 포함한다.
도 7과 마찬가지로, 제1 게이트 배선 그룹(1P1)은 제0 게이트 블록(GB(0))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(1GB(1))과 연결된다. 따라서, 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제1 게이트 배선 그룹(1P1)의 연장선 상에 제1 게이트 블록(1GB(1))이 위치하지 않도록 함으로써, 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결시키는 1번째 링크 배선(LL1)은 꺾임부를 포함하도록 설계될 수 있다.
링크 배선들(LL1, …, LLm)은 각각 제1 링크 배선(LL1a, …, LLma), 제2 링크 배선(LL1b, …, LLmb), 및 제3 링크 배선(LL1c, …, LLmc)을 포함한다. 제1 링크 배선(LL1a, …, LLma)은 게이트 배선 그룹(P1, …, Pm)과 제2 링크 배선(LL1b, …, LLmb)을 연결하고, 제2 링크 배선(LL1b, …, LLmb)은 제1 링크 배선(LL1a, …, LLma)과 제3 링크 배선(LL1c, …, LLmc)을 연결하며, 제3 링크 배선(LL1c, …, LLmc)은 제2 링크 배선(LL1b, …, LLmb)과 게이트 블록(1GB(1), …, 1GB(m))을 연결한다.
제1 링크 배선(LL1a, …, LLma) 및 제3 링크 배선(LL1c, …, LLmc)은 게이트 배선과 평행하다. 제2 링크 배선(LL1b, …, LLmb)은 게이트 배선과 둔각을 형성한다. 제2 링크 배선(LL1b, …, LLmb)과 게이트 배선의 각도(θb)가 둔각인 경우는 제2 링크 배선(LL1b, …, LLmb)과 게이트 배선의 각도가 직각인 경우에 비해서 링크 배선들(LL1, …, LLm) 사이의 간격이 베젤(BZ)의 크기를 넓히지 않는 방향으로 형성된다. 따라서, 제2 링크 배선(LL1b, …, LLmb)과 게이트 배선의 각도(θb)를 둔각으로 형성함으로써, 베젤(BZ)의 크기를 줄일 수 있다. 제1 링크 배선(LL1a, …, LLma), 제2 링크 배선(LL1b, …, LLmb), 및 제3 링크 배선(LL1c, …, LLmc)는 각각 평행하다. 이 경우, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)은 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성된다. 구체적으로, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도는 예각이다. 이는 더미 게이트 블록(DGB)이 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에 배치됨으로써, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성될 수 있다. 따라서, 더미 게이트 블록(DGB)을 표시패널이 이형부와 일반부로 나누어지는 경계부분에 위치시킴으로써 이형부에 포함된 링크 배선들이 꺾임부를 포함하게하여, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도가 예각이고 제2 링크 배선들(LL1b, …, LLmb)이 게이트 배선과 둔각을 형성하도록 함으로써 베젤(BZ)의 크기를 줄일 수 있으므로, 표시패널의 비표시 영역(NDA)의 크기를 줄일 수 있다.
도 7과 마찬가지로, 제1 영역에 있는 제m 게이트 배선 그룹(1Pm) 상부에 위치하는 제2 영역에 있는 제1 게이트 배선 그룹(2P1)은 제m 게이트 블록(1GB(m))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제2 영역에 있는 제1 게이트 블록(2GB(1))과 연결된다. 따라서, 제1 영역에 있는 제m 게이트 블록(1GB(m))과 제2 영역에 있는 제1 게이트 블록(2GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제2 영역에 있는 제1 게이트 배선 그룹(2P1)의 연장선 상에 제1 게이트 블록(1GB(1))이 위치하지 않도록 함으로써, 제2 영역에 있는 제1 게이트 배선 그룹(2P1)과 제1 게이트 블록(2GB(1))을 연결시키는 링크 배선은 꺾임부를 포함하도록 설계될 수 있다. 마찬가지로, 제2 영역에 있는 제1 게이트 배선 그룹(2P1) 이하에 형성되는 게이트 배선 그룹들과 게이트 블록들을 연결시키는 링크 배선들은 제2 링크 배선을 포함하고, 제2 링크 배선들 각각의 중심을 잇는 가상의 선은 게이트 배선과 예각이고 제2 링크 배선과 게이트 배선의 각도(θb)가 둔각이 되도록함으로써, 베젤(BZ)의 크기를 줄일 수 있다.
도 10은 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제3 실시예에 따른 도면으로, 링크 배선 중 제3 링크 배선을 제외하고 나머지 구성에 대해서는 제1 실시예와 동일하게 적용된다. 따라서, 도 7과 중복되는 부분에 대한 설명은 간략히하거나 생략할 수 있다.
도 10은 도 7과 마찬가지로 표시패널의 좌측 상단부에 구현된 곡선으로 이루어진 이형부를 나타낸다. 표시패널은 표시 영역(DA) 및 비표시 영역(NDA)으로 구분되고, 비표시 영역(NDA)은 회로 영역(CA) 및 베젤(BZ)로 구분된다.
도 10의 도면에서는 표시 영역(DA), 베젤(BZ), 및 회로 영역(CA)을 나타내는 곡선이 같은 원의 중심(C)을 갖는 동일한 곡률을 가지는 곡선으로 도시하였지만, 표시 영역(DA)은 베젤(BZ), 및 회로 영역(CA)을 정의하는 곡선의 곡률과 다를 수도 있다.
이형부는 m개의 화소행을 포함하고, m개의 화소행에는 복수의 화소들이 배치되며, 제1 게이트 배선 그룹(1P1) 내지 제m 게이트 배선 그룹(1Pm)을 포함한다. 그리고, 제1 게이트 배선 그룹(1P1)에 배치된 화소의 수는 제m 게이트 배선 그룹(1Pm)에 배치된 화소의 수보다 많다. 제1 영역에 있는 제m 게이트 배선 그룹(1Pm)의 위인 제2 영역에는 제1 게이트 배선 그룹(2P1) 내지 m보다 작은 수의 게이트 배선 그룹들이 있을 수 있다.
회로 영역(CA)은 화소들에 게이트 신호를 제공하기 위한 게이트 구동부가 위치한 영역으로, 앞서 설명한 바와 같이 복수의 게이트 스테이지들이 곡선을 따라 배치된다. 도 10에서는 도 7과 마찬가지로 게이트 블록으로 표시하여 게이트 배선 그룹들과 연결되도록 한다. 게이트 블록은 복수의 게이트 스테이지들을 포함한다. 게이트 블록들(GB(1), GB(2), …, GB(m))은 각각 게이트 배선 그룹들(P1, P2, …, Pm)과 연결되어 게이트 배선 그룹들(P1, P2, …, Pm)에 연결된 화소들에 게이트 신호를 제공한다.
베젤(BZ)은 표시 영역(DA)과 회로 영역(CA)의 사이에 있는 영역으로, 게이트 블록과 게이트 배선 그룹을 연결시키는 링크 배선들이 있다. 링크 배선들은 게이트 배선의 연장선으로 형성될 수 있고, 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함한다. 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결하는 1번째 링크 배선(LL1)은 제1 링크 배선(LL1a), 제2 링크 배선(LL1b), 및 제3 링크 배선(LL1c)을 포함하고, 제m 게이트 배선 그룹(1Pm)과 제m 게이트 블록(1GB(m))을 연결하는 m번째 링크 배선(LLm)은 제1 링크 배선(LLma), 제2 링크 배선(LLmb), 및 제3 링크 배선(LLmc)을 포함한다.
제1 게이트 배선 그룹(1P1)은 제0 게이트 블록(GB(0))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(1GB(1))과 연결된다. 따라서, 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제1 게이트 배선 그룹(1P1)의 연장선 상에 제1 게이트 블록(1GB(1))이 위치하지 않도록 함으로써, 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결시키는 1번째 링크 배선(LL1)은 꺾임부를 포함하도록 설계될 수 있다.
링크 배선들(LL1, …, LLm)은 각각 제1 링크 배선(LL1a, …, LLma), 제2 링크 배선(LL1b, …, LLmb), 및 제3 링크 배선(LL1c, …, LLmc)을 포함한다. 제1 링크 배선(LL1a, …, LLma)은 게이트 배선 그룹(P1, …, Pm)과 제2 링크 배선(LL1b, …, LLmb)을 연결하고, 제2 링크 배선(LL1b, …, LLmb)은 제1 링크 배선(LL1a, …, LLma)과 제3 링크 배선(LL1c, …, LLmc)을 연결하며, 제3 링크 배선(LL1c, …, LLmc)은 제2 링크 배선(LL1b, …, LLmb)과 게이트 블록(1GB(1), …, 1GB(m))을 연결한다.
제1 링크 배선(LL1a, …, LLma)은 게이트 배선의 연장선으로 게이트 배선과 평행하다. 제2 링크 배선(LL1b, …, LLmb)은 각각 제1 링크 배선(LL1a, …, LLma)과 직각이다. 제3 링크 배선(LL1c, …, LLmc)과 게이트 블록(1GB(1), …, 1GB(m))의 각도(θc)는 직각이고, 제3 링크 배선(LL1c, …, LLmc)은 게이트 블록(1GB(1), …, 1GB(m))과 원의 중심(C)을 잇는 선상에 형성된다. 이 경우, 제3 링크 배선(LL1c, …, LLmc)은 방사형의 형태로 배치되므로 링크 배선들 사이의 간격은 1번째 링크 배선(LL1)과 2번재 링크 배선(LL2) 사이의 간격이나 m-1번째 링크 배선(LLm-1)과 m번째 링크 배선(LLm) 사이의 간격이나 서로 동일하다. 1번째 링크 배선(LL1) 내지 m-4번째 링크 배선(LLm) 각각의 제2 링크 배선들(LL1b, …, LLm-4b)의 길이는 1번째 링크 배선(LL1)의 제2 링크 배선(LL1b)에서 m-4번재 링크 배선(LLm)의 제2 링크 배선(LLm-4b)으로 갈수록 짧아진다. 제3 실시예에서는 링크 배선들(LL1, …, LLm) 각각의 제3 링크 배선들(LL1c, …, LLmc)이 게이트 배선과 평행하지 않고 이미 소정의 각도(θc)를 형성하므로 제2 링크 배선(LL1b, …, LLmb)은 m번째 링크 배선(LLm)까지 존재하지 못한다. 예를 들어, 제2 링크 배선은 1번째 링크 배선(LL1)에서 m-4번째 링크 배선(LLm-4)까지 유지되고 m-3번째 링크 배선(LLm-3)부터는 소멸된다. 따라서, 제m-3 게이트 배선 그룹(Pm-3)과 제m-3 게이트 블록(1GB(m-3))을 연결하는 m-3번째 링크 배선(LLm-3)부터 제m 게이트 배선 그룹(1Pm)과 제m 게이트 블록(1GB(m))을 연결하는 m번째 링크 배선(LLm) 각각은 제1 링크 배선(LLm-3a, …, LLma)과 제3 링크 배선(LLm-3c, …, LLmc)만으로 구성된다.
1번째 링크 배선(LL1) 내지 m-4번째 링크 배선(LLm-4) 각각의 제2 링크 배선들(LL1b, …, LLm-4b)의 중심을 잇는 가상의 선(VLLb)은 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성된다. 구체적으로, 1번째 링크 배선(LL1) 내지 m-4번째 링크 배선(LLm-4) 각각의 제2 링크 배선들(LL1b, …, LLm-4b)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도는 예각이다. 이는 더미 게이트 블록(DGB)이 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에 배치됨으로써, 1번째 링크 배선(LL1) 내지 m번째 링크 배선(LLm) 각각의 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성될 수 있다. 따라서, 더미 게이트 블록(DGB)을 표시패널이 이형부와 일반부로 나누어지는 경계부분에 위치시킴으로써 이형부에 포함된 링크 배선들이 꺾임부를 포함하게하여, 1번째 링크 배선(LL1) 내지 m-4번째 링크 배선(LLm-4) 각각의 제2 링크 배선들(LL1b, …, LLm-4b)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도가 예각이고 제3 링크 배선들(LL1c, …, LLmc)이 게이트 블록(1GB(1), …, 1GB(m))과 직각을 형성하도록 함으로써 베젤(BZ)의 크기를 줄일 수 있다. 결과적으로 표시패널의 비표시 영역(NDA)의 크기를 줄일 수 있다.
도 7과 마찬가지로, 제1 영역에 있는 제m 게이트 배선 그룹(1Pm) 상부인 제2 영역에 있는 제1 게이트 배선 그룹(2P1)은 제m 게이트 블록(1GB(m))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(2GB(1))과 연결된다. 따라서, 제1 영역에 있는 제m 게이트 블록(1GB(m))과 제2 영역에 있는 제1 게이트 블록(2GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제2 영역에 있는 제1 게이트 배선 그룹(2P1)의 연장선 상에 제1 게이트 블록(2GB(1))이 위치하지 않도록 함으로써, 제1 게이트 배선 그룹(2P1)과 제1 게이트 블록(2GB(1))을 연결시키는 링크 배선은 꺾임부를 포함하도록 설계될 수 있다. 마찬가지로, 제2 영역에 있는 제1 게이트 배선 그룹(2P1) 이하에 형성되는 게이트 배선 그룹들과 게이트 블록들을 연결시키는 링크 배선들은 제2 링크 배선을 포함하고, 제2 링크 배선들 각각의 중심을 잇는 가상의 선은 게이트 배선과 예각이고 제3 링크 배선과 게이트 블록의 각도(θb)가 직각이 되도록하여 베젤(BZ)의 크기를 줄일 수 있다.
도 11은 도 5 또는 도 6의 표시패널의 곡선 부분을 확대한 제4 실시예에 따른 도면으로, 링크 배선 중 제2 링크 배선을 제외하고 나머지 구성에 대해서는 제1 실시예와 동일하게 적용된다. 따라서, 도 7과 중복되는 부분에 대한 설명은 간략히하거나 생략할 수 있다.
도 11은 도 7과 마찬가지로 표시패널의 좌측 상단부에 구현된 곡선으로 이루어진 이형부를 나타낸다. 표시패널은 표시 영역(DA) 및 비표시 영역(NDA)으로 구분되고, 비표시 영역(NDA)은 회로 영역(CA) 및 베젤(BZ)로 구분된다.
도 11의 도면에서는 표시 영역(DA), 베젤(BZ), 및 회로 영역(CA)을 나타내는 곡선이 같은 원의 중심(C)을 갖는 동일한 곡률을 가지는 곡선으로 도시하였지만, 표시 영역(DA)은 베젤(BZ), 및 회로 영역(CA)을 정의하는 곡선의 곡률과 다를 수도 있다.
이형부는 m개의 화소행을 포함하고, m개의 화소행에는 복수의 화소들이 배치되며, 제1 게이트 배선 그룹(1P1) 내지 제m 게이트 배선 그룹(1Pm)을 포함한다. 그리고, 제1 게이트 배선 그룹(1P1)에 배치된 화소의 수는 제m 게이트 배선 그룹(1Pm)에 배치된 화소의 수보다 많다. 제1 영역에 있는 제m 게이트 배선 그룹(1Pm)의 위인 제2 영역에는 m보다 작은 수의 게이트 배선 그룹들이 있을 수 있다.
회로 영역(CA)은 화소들에 게이트 신호를 제공하기 위한 게이트 구동부가 위치한 영역으로, 앞서 설명한 바와 같이 복수의 게이트 스테이지들이 곡선을 따라 배치된다. 도 11에서는 도 7과 마찬가지로 게이트 블록으로 표시하여 게이트 배선 그룹들과 연결되도록 한다. 게이트 블록은 복수의 게이트 스테이지들을 포함한다. 게이트 블록들(1GB(1), 1GB(2), …, 1GB(m))은 각각 게이트 배선 그룹들(1P1, 1P2, …, 1Pm)과 연결되어 게이트 배선 그룹들(1P1, 1P2, …, 1Pm)에 연결된 화소들에 게이트 신호를 제공한다.
베젤(BZ)은 표시 영역(DA)과 회로 영역(CA)의 사이에 있는 영역으로, 게이트 블록과 게이트 배선 그룹을 연결시키는 링크 배선들이 있다. 링크 배선들은 게이트 배선의 연장선으로 형성될 수 있고, 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함한다. 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결하는 1번째 링크 배선(LL1)은 제1 링크 배선(LL1a), 제2 링크 배선(LL1b), 및 제3 링크 배선(LL1c)을 포함하고, 제m 게이트 배선 그룹(1Pm)과 제m 게이트 블록(1GB(m))을 연결하는 m번째 링크 배선(LLm)은 제1 링크 배선(LLma), 제2 링크 배선(LLmb), 및 제3 링크 배선(LLmc)을 포함한다.
제1 게이트 배선 그룹(1P1)은 제0 게이트 블록(GB(0))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제1 게이트 블록(1GB(1))과 연결된다. 따라서, 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제1 게이트 배선 그룹(1P1)의 연장선 상에 제1 게이트 블록(1GB(1))이 위치하지 않도록 함으로써, 제1 게이트 배선 그룹(1P1)과 제1 게이트 블록(1GB(1))을 연결시키는 1번째 링크 배선(LL1)은 꺾임부를 포함하도록 설계될 수 있다.
링크 배선들(LL1, …, LLm)은 각각 제1 링크 배선(LL1a, …, LLma), 제2 링크 배선(LL1b, …, LLmb), 및 제3 링크 배선(LL1c, …, LLmc)을 포함한다. 제1 링크 배선(LL1a, …, LLma)은 게이트 배선 그룹(1P1, …, 1Pm)과 제2 링크 배선(LL1b, …, LLmb)을 연결하고, 제2 링크 배선(LL1b, …, LLmb)은 제1 링크 배선(LL1a, …, LLma)과 제3 링크 배선(LL1c, …, LLmc)을 연결하며, 제3 링크 배선(LL1c, …, LLmc)은 제2 링크 배선(LL1b, …, LLmb)과 게이트 블록(1GB(1), …, 1GB(m))을 연결한다.
제3 링크 배선(LL1c, …, LLmc)은 게이트 배선과 평행하다. 제2 링크 배선(LL1b, …, LLmb)은 제3 링크 배선(LL1c, …, LLmc) 및 게이트 배선과 직각을 형성한다. 제1 링크 배선(LL1a, …, LLma)은 게이트 배선 그룹의 끝단과 게이트 블록(1GB(1), …, 1GB(m))을 잇는 선상에 형성된다. 이 경우, 제1 링크 배선(LL1a, …, LLma)과 게이트 배선의 각도(θa)는 둔각으로 제1 링크 배선(LL1a, …, LLma) 마다 게이트 배선과 이루는 각도는 다르고, 1번째 링크 배선(LL1)의 제1 링크 배선(LL1a)에서 m번째 링크 배선(LLm)의 제1 링크 배선(LL1m)으로 갈수록 게이트 배선과 이루는 각도는 커진다. 이 경우, 제1 링크 배선들(LL1a, …, LLma)간의 간격은 어느 한 곳에서 밀집하지 않고 최소한 표시 영역(DA)에 있는 게이트 배선들 사이의 간격으로 유지할 수 있다. 그리고, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)은 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성된다. 구체적으로, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도는 예각이다. 이는 더미 게이트 블록(DGB)이 제0 게이트 블록(GB(0))과 제1 게이트 블록(1GB(1)) 사이에 배치됨으로써, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 베젤(BZ)의 크기가 증가하지 않는 방향으로 형성될 수 있다. 따라서, 더미 게이트 블록(DGB)을 표시패널이 이형부와 일반부로 나누어지는 경계부분에 위치시킴으로써 이형부에 포함된 링크 배선들이 꺾임부를 포함하게하여, 제2 링크 배선들(LL1b, …, LLmb)의 중심을 잇는 가상의 선(VLLb)이 게이트 배선과 이루는 각도가 예각이고 제2 링크 배선들(LL1b, …, LLmb)이 게이트 배선과 둔각을 형성하도록 함으로써 베젤(BZ)의 크기를 줄임으로써 표시패널의 비표시 영역(NDA)의 크기를 줄일 수 있다.
도 7과 마찬가지로, 제1 영역에 있는 제m 게이트 배선 그룹(1Pm) 상부인 제2 영역에 있는 제1 게이트 배선 그룹(2P1)은 제1 영역에 있는 제m 게이트 블록(1GB(m))과 인접한 게이트 블록에 연결되지 않고, 그 다음 게이트 블록인 제2 영역에 있는 제1 게이트 블록(2GB(1))과 연결된다. 따라서, 제1 영역에 있는 제m 게이트 블록(1GB(m))과 제2 영역에 있는 제1 게이트 블록(2GB(1)) 사이에는 게이트 배선 그룹과 연결되지 않은 더미 게이트 블록(DGB)이 배치된다. 더미 게이트 블록(DGB)으로 인하여 제2 영역에 있는 제1 게이트 배선 그룹(2P1)의 연장선 상에 제1 게이트 블록(2GB(1))이 위치하지 않도록 함으로써, 제1 게이트 배선 그룹(2P1)과 제1 게이트 블록(2GB(1))을 연결시키는 링크 배선은 꺾임부를 포함하도록 설계될 수 있다. 마찬가지로, 제2 영역에 있는 제1 게이트 배선 그룹(2P1) 이하에 형성되는 게이트 배선 그룹들과 게이트 블록들을 연결시키는 링크 배선들은 제2 링크 배선을 포함하고, 제2 링크 배선들 각각의 중심을 잇는 가상의 선은 게이트 배선과 예각이고 제2 링크 배선과 게이트 배선의 각도(θc)가 둔각이 되도록하여 베젤(BZ)의 크기를 줄일 수 있다.
본 명세서의 제2 실시예, 제3 실시예, 및 제4 실시예는 표시패널의 좌측 상부에 포함된 곡선 부분을 설명하였지만, 이에 한정하지 않고 도 8과 같이 표시패널의 좌측 하부, 우측 하부, 또는 우측 상부 등 표시패널에 형성된 모든 이형부에 적용될 수 있다.
또한, 본 명세서의 제1 실시예 내지 제4 실시예에서 설명된 링크 배선의 다양한 구조는 통칭하여 다단 배열이라고 일컫을 수도 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 화소행들로 이루어진 화소 어레이를 포함하며 곡선을 가진 표시 영역, 및 표시 영역의 외곽에 있으며 곡선을 따라 배열된 게이트 블록들을 포함하는 비표시 영역으로 구분되고, 게이트 블록들과 화소행들을 연결시키는 링크 배선들을 포함하며, 링크 배선들은 비표시 영역의 크기를 최소화하는 다단 배열로 구현되고, 게이트 블록들 사이에는 적어도 하나의 더미 블록이 포함된다. 이에 따라, 링크 배선이 배치되는 영역인 베젤이 낭비될 수 있는 공간을 줄여 표시패널의 비표시 영역의 크기를 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 게이트 블록들은 제1 게이트 블록 내지 제m 게이트 블록을 포함하고, 제1 게이트 블록에 연결된 화소의 개수는 제m 게이트 블록에 연결된 화소의 개수보다 많고, 더미 블록은 제1 게이트 블록에 인접하여 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 다단 배열을 구현하기 위해 비표시 영역에 있는 링크 배선들 중 m개의 링크 배선은 각각 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함하고, 제2 링크 배선은 제1 링크 배선 및 제3 링크 배선을 연결하며, m개의 제2 링크 배선들은 서로 평행할 수 있다.
본 명세서의 다른 특징에 따르면, 표시패널의 곡선을 따라 배치된 게이트 블록에 연결된 링크 배선은 m의 배수개이고, m의 배수개인 링크 배선은 각각 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함하며, 제1 링크 배선은 게이트 배선과 연결되고, 제2 링크 배선은 제1 링크 배선과 제3 링크 배선을 연결할 수 있다. 그리고, 제2 링크 배선의 중심을 잇는 가상의 선은 게이트 배선 또는 제1 링크 배선과 예각을 이룰 수 있다.
본 명세서의 다른 특징에 따르면, 제1 링크 배선과 게이트 배선은 서로 둔각을 이룰 수 있다.
본 명세서의 다른 특징에 따르면, 제1 링크 배선과 제2 링크 배선은 서로 수직이고, 제2 링크 배선과 제3 링크 배선은 서로 수직일 수 있다.
본 명세서의 다른 특징에 따르면, 제2 링크 배선은 제1 링크 배선 또는 게이트 배선과 직각이거나 둔각을 이룰 수 있다.
본 명세서의 다른 특징에 따르면, 제3 링크 배선은 제1 링크 배선 또는 게이트 배선과 평행하거나, 게이트 블록과 직각을 이룰 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 적어도 제1 영역 및 제2 영역으로 구분되는 이형부를 포함하고, 제1 영역 및 제2 영역에 각각 x개 및 y개 배치된 게이트 배선(이 경우, x>y, x와 y는 자연수), 게이트 배선에 게이트 신호를 전달하는 게이트 구동부, 및 게이트 구동부와 게이트 배선을 연결하는 링크 배선을 포함하고, 링크 배선 중 제2 영역에 가장 인접한 링크 배선은 게이트 배선과 게이트 구동부를 직선으로 연결하며, 제2 영역 중 제1 영역과 가장 인접한 영역에는 더미 게이트 블록이 있다. 이에 따라, 링크 배선이 배치되는 영역인 베젤이 낭비될 수 있는 공간을 줄여 표시패널의 비표시 영역의 크기를 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 게이트 구동부는 복수의 게이트 블록을 포함하고, 복수의 게이트 블록은 이형부에 방사형으로 배치될 수 있다. 그리고, 게이트 블록은 적어도 두 개의 화소행과 연결된 게이트 배선들에 신호를 제공할 수 있다.
본 명세서의 다른 특징에 따르면, 링크 배선은 베젤에 있고, 링크 배선은 각각 제1 꺾인점 및 제2 꺾인점을 포함하며, 제1 영역 및 제2 영역에 있는 링크 배선들의 제1 꺾인점 또는 제2 꺾인점을 각각 잇는 가상의 선은 베젤이 증가하지 않는 방향일 수 있다. 그리고, 가상의 선은 게이트 배선과 예각일 수 있다. 그리고, 제1 꺾인점과 제2 꺾인점을 연결한 링크 배선은 게이트 배선과 직각 또는 둔각일 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 정상부 및 이형부로 구분되고, 표시패널은 또한 복수의 화소들이 있는 표시 영역, 게이트 구동부가 있는 회로 영역, 게이트 구동부와 복수의 화소들을 연결하는 링크 배선이 있는 베젤로 구분되고, 정상부에 있는 링크 배선은 한 개의 배선으로 이형부에 있는 링크 배선은 복수의 배선들로 구현되며, 이형부는 복수의 더미 게이트 구동부를 포함한다. 이에 따라, 링크 배선이 배치되는 영역인 베젤이 낭비될 수 있는 공간을 줄여 표시패널의 비표시 영역의 크기를 줄일 수 있다.
본 명세서의 다른 특징에 따르면, 이형부는 표시패널의 상단부 및 하단부에 각각 존재할 수 있다.
본 명세서의 다른 특징에 따르면, 표시패널은 원형의 형태일 수 있다.
본 명세서의 다른 특징에 따르면, 정상부에 형성된 베젤의 크기는 일정하고, 이형부에 형성된 베젤의 크기는 일정하지 않을 수 있다. 그리고, 회로 영역의 이형부의 곡률과 표시 영역의 곡률은 서로 다를 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500, 600: 표시패널
110: 게이트 구동부
110a, 510a, 610a: 제1 게이트 구동부
110b, 510b, 610b: 제2 게이트 구동부
120, 520, 620 : 화소 영역
200 : 데이터 구동부
111 : 게이트 링크 배선
211 : 데이터 링크 배선

Claims (20)

  1. 화소행들로 이루어진 화소 어레이를 포함하며 곡선을 가진 표시 영역; 및
    상기 표시 영역의 외곽에 있으며 상기 곡선을 따라 배열된 게이트 블록들을 포함하는 비표시 영역으로 구분되고,
    상기 게이트 블록들과 상기 화소행들을 연결시키는 링크 배선들을 포함하며,
    상기 링크 배선들은 상기 비표시 영역의 크기를 최소화하는 다단 배열로 구현되고,
    상기 게이트 블록들 사이에는 적어도 하나의 더미 블록이 포함된, 표시패널.
  2. 제1항에 있어서,
    상기 게이트 블록들은 제1 게이트 블록 내지 제m 게이트 블록을 포함하고,
    상기 제1 게이트 블록에 연결된 화소의 개수는 상기 제m 게이트 블록에 연결된 화소의 개수보다 많고,
    상기 더미 블록은 상기 제1 게이트 블록에 인접하여 배치된, 표시패널.
  3. 제1항에 있어서,
    상기 다단 배열을 구현하기 위해 상기 비표시 영역에 있는 상기 링크 배선들 중 m개의 링크 배선은 각각 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함하고,
    상기 제2 링크 배선은 상기 제1 링크 배선 및 상기 제3 링크 배선을 연결하며,
    상기 m개의 제2 링크 배선들은 서로 평행한, 표시패널.
  4. 제1항에 있어서,
    상기 표시패널의 곡선을 따라 배치된 게이트 블록에 연결된 링크 배선은 m의 배수개이고,
    상기 m의 배수개인 링크 배선은 각각 제1 링크 배선, 제2 링크 배선, 및 제3 링크 배선을 포함하며,
    상기 제1 링크 배선은 상기 게이트 배선과 연결되고,
    상기 제2 링크 배선은 상기 제1 링크 배선과 상기 제3 링크 배선을 연결하는, 표시패널.
  5. 제4항에 있어서,
    상기 제2 링크 배선의 중심을 잇는 가상의 선은 상기 게이트 배선 또는 상기 제1 링크 배선과 예각을 이루는, 표시패널.
  6. 제4항에 있어서,
    상기 제1 링크 배선과 상기 게이트 배선은 서로 둔각을 이루는, 표시패널.
  7. 제4항에 있어서,
    상기 제1 링크 배선과 상기 제2 링크 배선은 서로 수직이고,
    상기 제2 링크 배선과 상기 제3 링크 배선은 서로 수직인, 표시패널.
  8. 제4항에 있어서,
    상기 제2 링크 배선은 상기 제1 링크 배선 또는 상기 게이트 배선과 직각이거나 둔각을 이루는, 표시패널.
  9. 제4항에 있어서,
    상기 제3 링크 배선은 상기 제1 링크 배선 또는 상기 게이트 배선과 평행하거나, 상기 게이트 블록과 직각을 이루는, 표시패널.
  10. 적어도 제1 영역 및 제2 영역으로 구분되는 이형부를 포함하는 표시패널에 있어서,
    상기 제1 영역 및 상기 제2 영역에 각각 x개 및 y개 배치된 게이트 배선(이 경우, x>y, x와 y는 자연수);
    상기 게이트 배선에 게이트 신호를 전달하는 게이트 구동부; 및
    상기 게이트 구동부와 상기 게이트 배선을 연결하는 링크 배선을 포함하고,
    상기 링크 배선 중 상기 제2 영역에 가장 인접한 링크 배선은 상기 게이트 배선과 상기 게이트 구동부를 직선으로 연결하며,
    상기 제2 영역 중 상기 제1 영역과 가장 인접한 영역에는 더미 게이트 블록이 있는, 표시패널.
  11. 제10항에 있어서,
    상기 게이트 구동부는 복수의 게이트 블록을 포함하고,
    상기 복수의 게이트 블록은 상기 이형부에 방사형으로 배치된, 표시패널.
  12. 제11항에 있어서,
    상기 게이트 블록은 적어도 두 개의 화소행과 연결된 게이트 배선들에 신호를 제공하는, 표시패널.
  13. 제10항에 있어서,
    상기 링크 배선은 베젤에 있고,
    상기 링크 배선은 각각 제1 꺾인점 및 제2 꺾인점을 포함하며,
    상기 제1 영역 및 상기 제2 영역에 있는 링크 배선들의 상기 제1 꺾인점 또는 상기 제2 꺾인점을 각각 잇는 가상의 선은 상기 베젤이 증가하지 않는 방향인, 표시패널.
  14. 제13항에 있어서,
    상기 가상의 선은 상기 게이트 배선과 예각인, 표시패널.
  15. 제13항에 있어서,
    상기 제1 꺾인점과 상기 제2 꺾인점을 연결한 링크 배선은 상기 게이트 배선과 직각 또는 둔각인, 표시패널.
  16. 정상부 및 이형부로 구분되는 표시패널에 있어서,
    상기 표시패널은 또한 복수의 화소들이 있는 표시 영역, 게이트 구동부가 있는 회로 영역, 상기 게이트 구동부와 상기 복수의 화소들을 연결하는 링크 배선이 있는 베젤로 구분되고,
    상기 정상부에 있는 링크 배선은 한 개의 배선으로, 상기 이형부에 있는 링크 배선은 복수의 배선들로 구현되며,
    상기 이형부는 복수의 더미 게이트 구동부를 포함하는, 표시패널.
  17. 제16항에 있어서,
    상기 이형부는 표시패널의 상단부 및 하단부에 각각 존재하는, 표시패널.
  18. 제16항에 있어서,
    상기 표시패널은 원형의 형태인, 표시패널.
  19. 제16항에 있어서,
    상기 정상부에 형성된 베젤의 크기는 일정하고, 상기 이형부에 형성된 베젤의 크기는 일정하지 않은, 표시패널.
  20. 제19항에 있어서,
    상기 회로 영역의 이형부의 곡률과 상기 표시 영역의 곡률은 서로 다른, 표시패널.
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