JP2019091516A - シフトレジスタおよびそれを備えた表示装置 - Google Patents

Abstract

【課題】製造プロセスにおけるパターン検査の複雑化を引き起こすことなく任意の段でのスキャンの途中停止が可能なシフトレジスタを実現する。【解決手段】シフトレジスタの各段を構成する単位回路には、第１ノード（ハイレベルの走査信号（出力信号Ｑ）を出力するために電荷を保持するためのノード）Ｎ１と同じタイミングで電位がハイレベルとなる第３ノードＮ３を含み当該第３ノードＮ３の電位がハイレベルとなってからハイレベルの走査信号（出力信号Ｑ）が出力されるまでの期間を通じて第１ノードＮ１に電荷を供給可能な電荷供給部４２０が設けられる。ここで、シフトレジスタ内の全ての単位回路は同じように構成される。【選択図】図１

Description

以下の開示は、シフトレジスタに関し、特に、タッチパネルを備えた表示装置に設けられるシフトレジスタに関する。

従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えたアクティブマトリクス型の液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、液晶パネルを構成する２枚のガラス基板のうちの一方の基板であるＴＦＴ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。

アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスラインと、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。また、１行目のゲートバスラインから最終行目のゲートバスラインまでを１本ずつ順次に選択することを単に「スキャン」といい、１行目から最終行目までの途中でスキャンを停止することを「スキャンの途中停止」という。さらに、スキャンが停止されている期間のことを「休止期間」という。

図１３は、従来の単位回路の一構成例を示す回路図である。図１３に示す単位回路では、セット信号Ｓがローレベルからハイレベルに変化すると、プリチャージによって第１ノードＮ１の電位が上昇する。このように第１ノードＮ１がプリチャージされた状態のときに入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化することによって、第１ノードＮ１の電位が大きく上昇し、出力信号Ｑがハイレベルとなる。これにより、この単位回路に接続されたゲートバスラインが選択状態となる。以上のような動作がシフトレジスタの１段目から最終段目まで順次に行われることにより、表示部に設けられている複数本のゲートバスラインが所定期間ずつ順次に選択状態となる。

ところで、近年、タッチパネルと液晶パネルとが一体化した構成の液晶表示装置が普及しつつある。このような液晶表示装置では、スキャンが行われていない時にタッチパネルの処理（例えば、タッチ位置を検出する処理）を行う必要がある。このため、フレーム期間（垂直走査期間）中にスキャンを停止する休止期間が設けられる。これに関し、タッチパネルの高感度化が進むほど、あるいは、液晶パネルの大型化・高精細化に伴ってパネル負荷が増大するほど、休止期間の長さを長くする必要がある。休止期間中、スキャンの停止位置（再開位置）に対応する単位回路では、第１ノードＮ１（図１３参照）がプリチャージされた状態を維持する必要がある。しかしながら、薄膜トランジスタは図１４に示すようにゲート−ソース間電圧Ｖｇｓが０であってもいくらかのドレイン電流Ｉｄを流す特性を有している（図１４で符号９１を付した部分を参照）ので、休止期間の長さを長くすると、図１３に示す例では薄膜トランジスタＴ３，Ｔ４での電荷のリーク（オフリーク）に起因して休止期間中に第１ノードＮ１の電位が低下する。このような場合、休止期間の終了後に入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化しても、出力信号Ｑの電位は充分に上昇しない。その結果、異常動作が引き起こされる。このように、従来の液晶表示装置では、スキャンの途中停止を行うための長い休止期間を確保することが困難であった。

そこで、特開２０１４−１８２２０３号公報には、スキャンの途中停止を行いたい位置に対応する単位回路（特開２０１４−１８２２０３号公報では「転送回路」と記載）の構成を入力されたシフト信号（シフトパルス）の電位を長期間保持することのできる構成とすることによりスキャンの途中停止を可能にしたシフトレジスタについての発明が開示されている。また、本件発明に関連して、国際公開２０１６／０４７５４４号パンフレットには、単位回路内の出力制御ノード（図１３に示す構成では、第１ノードＮ１が出力制御ノードに相当）の電位を安定化させるための薄膜トランジスタのゲート端子に接続された安定化ノード（図１３に示す構成では、第２ノードＮ２が安定化ノードに相当）の電位を安定化させる安定化ノード制御部を単位回路内に備えた構成が開示されている。

特開２０１４−１８２２０３号公報 国際公開２０１６／０４７５４４号パンフレット

ところが、特開２０１４−１８２２０３号公報に開示されたシフトレジスタによれば、スキャンの途中停止を行うことができるのは特定の位置のみであって、任意の位置でスキャンの途中停止を行うことはできない。このように、特開２０１４−１８２２０３号公報に開示されたシフトレジスタは、駆動方法が限定されてしまうので汎用性に欠ける。このため、例えば、タッチパネルと液晶パネルとが一体化した構成の液晶表示装置においてタッチ位置を検出する処理を速やかに行うということができない。特に、近年、共通電極をタッチ位置検出用の電極として利用するフルインセルタイプのタッチパネルの開発が盛んであり、任意の位置でスキャンの途中停止を行うことが不可欠となりつつある。また、特開２０１４−１８２２０３号公報に開示されたシフトレジスタでは、スキャンの途中停止を行うことができる位置に対応する単位回路の構成とスキャンの途中停止を行うことができない位置に対応する単位回路の構成とが異なるので、ＴＦＴ基板の製造プロセスにおけるパターン検査が複雑化する。なお、国際公開２０１６／０４７５４４号パンフレットに開示された構成は、ゲートバスラインが不必要に選択状態となることがないよう出力制御ノードの電位をローレベルで維持するための構成であって、不具合なくゲートバスラインが選択状態となるよう出力制御ノードの電位を充分なレベルで維持するための構成ではない。

そこで、以下の開示は、製造プロセスにおけるパターン検査の複雑化を引き起こすことなく任意の段でのスキャンの途中停止が可能なシフトレジスタを実現することを目的とする。

いくつかの実施形態によるシフトレジスタは、複数のクロック信号からなるシフトクロック信号群に基づいてシフト動作を行う、同じ構成を有する複数の段からなるシフトレジスタであって、
各段を構成する単位回路は、
オンレベルの出力信号を出力するために電荷を保持するための電荷保持ノードと、
前記出力信号を出力する出力ノードと、
前記電荷保持ノードに接続された制御端子と、前記シフトクロック信号群に含まれる複数のクロック信号の１つが与えられる第１導通端子と、前記出力ノードに接続された第２導通端子とを有する出力制御トランジスタと、
前記電荷保持ノードと同じタイミングでオンレベルとなる電荷供給制御ノードを含み、前記電荷供給制御ノードの電位がオンレベルとなってから前記出力ノードからオンレベルの出力信号が出力されるまでの期間を通じて前記電荷保持ノードに電荷を供給可能な電荷供給部と
を有する。

いくつかの実施形態によるシフトレジスタによれば、各段を構成する単位回路には、電荷保持ノード（オンレベルの出力信号を出力するために電荷を保持するためのノード）と同じタイミングで電位がオンレベルとなる電荷供給制御ノードを含み当該電荷供給制御ノードの電位がオンレベルとなってからオンレベルの出力信号が出力されるまでの期間を通じて電荷保持ノードに電荷を供給可能な電荷供給部が設けられる。このため、電荷保持ノードの電位がオンレベルとなっている単位回路では、複数のクロック信号のクロック動作が停止する休止期間を通じて、必要に応じて電荷保持ノードに電荷が供給される。従って、休止期間の長さが長時間に設定されていても、単位回路内のトランジスタでの電荷のリークによって休止期間中に電荷保持ノードの電位がオフレベルとなることはない。すなわち、休止期間を通じて電荷保持ノードの電位は充分なオンレベルで維持される。その結果、休止期間の終了後に停止段から正常にスキャンが再開される。また、シフトレジスタ内の全ての単位回路が同じ構成である。このため、任意の段でスキャンの途中停止を行うことが可能となり、また、基板の製造プロセスにおけるパターン検査が複雑化することもない。以上より、製造プロセスにおけるパターン検査の複雑化を引き起こすことなく任意の段でのスキャンの途中停止が可能なシフトレジスタが実現される。

第１の実施形態における単位回路の構成を示す回路図である。 上記第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成について説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、単位回路の入出力信号について説明するための図である。 上記第１の実施形態において、ゲートドライバの動作について説明するための信号波形図である。 上記第１の実施形態において、スキャンの途中停止が行われないときの単位回路の動作の一例について説明するための信号波形図である。 上記第１の実施形態において、スキャンの途中停止が行われるときの単位回路（停止段の単位回路）の動作の一例について説明するための信号波形図である。 上記第１の実施形態における効果について説明するための信号波形図である。 第２の実施形態における単位回路の構成を示す回路図である。 上記第２の実施形態において、スキャンの途中停止が行われないときの単位回路の動作の一例について説明するための信号波形図である。 上記第２の実施形態において、スキャンの途中停止が行われるときの単位回路（停止段の単位回路）の動作の一例について説明するための信号波形図である。 従来の単位回路の一構成例を示す回路図である。 オフリークについて説明するための図である。

以下、実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１導通端子に相当し、ソース端子（ソース電極）は第２導通端子に相当する。また、これに関し、ｎチャネル型トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図２は、第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。すなわち、本実施形態におけるゲートドライバ４００は、モノリシックゲートドライバである。なお、本実施形態においては、表示部６００を構成する液晶パネルはタッチパネルと一体化しているものと仮定する。但し、タッチパネルは本発明に直接に関係するわけではないのでその説明および図示を省略する。

表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それら複数本のソースバスラインＳＬ１〜ＳＬｊと複数本のゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明に直接に関係するわけではないのでその説明および図示を省略する。また、本実施形態においては、薄膜トランジスタ６０はｎチャネル型である。

ところで、薄膜トランジスタ６０としては、半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ），半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）などを採用することができる。酸化物ＴＦＴとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、ゲートドライバ４００内の薄膜トランジスタについても同様である。

電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、その電源電圧からソースドライバ３００およびゲートドライバ４００を動作させるための直流電圧（直流電源電圧ＶＤＤおよび直流電源電圧ＶＳＳ）を生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに共通電極駆動電圧Ｖｃｏｍを与える。

表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するためのゲート制御信号ＧＣＴＬとを出力する。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，およびラッチストローブ信号が含まれている。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。

ソースドライバ３００は、表示制御部２００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号Ｓ（１）〜Ｓ（ｊ）として全てのソースバスラインＳＬ１〜ＳＬｊに一斉に印加される。

ゲートドライバ４００は、表示制御部２００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号Ｇ（１）〜Ｇ（ｉ）の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。すなわち、ゲートドライバ４００は、ゲートバスラインＧＬ１〜ＧＬｉのスキャンを行う。但し、タッチパネルの処理が行われる時にスキャンの途中停止が行われる。このゲートドライバ４００についての詳しい説明は後述する。

以上のようにして、ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）が印加され、ゲートバスラインＧＬ１〜ＧＬｉに走査信号Ｇ（１）〜Ｇ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜１．２ ゲートドライバ＞
図３は、本実施形態におけるゲートドライバ４００の構成について説明するためのブロック図である。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の単位回路４（１）〜４（ｉ）が含まれている。以下、ゲートドライバ４００の構成および動作について詳しく説明する。

＜１．２．１ シフトレジスタ全体の構成および動作＞
図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の単位回路４（１）〜４（ｉ）で構成されている。なお、図４には、ｎ段目から（ｎ＋７）段目までの単位回路４（ｎ）〜４（ｎ＋７）を示している。以下においては、ｉ個の単位回路４（１）〜４（ｉ）を互いに区別する必要がない場合には単位回路に符号４を付す。

シフトレジスタ４１０には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号（図４では不図示）と、クリア信号（図４では不図示）と、ゲートクロック信号ＧＣＫ（ＧＣＫ１〜ＧＣＫ８）と、制御信号ＶＴＰとが与えられる。また、シフトレジスタ４１０には、ハイレベルの直流電源電圧ＶＤＤおよびローレベルの直流電源電圧ＶＳＳも与えられる。ゲートクロック信号ＧＣＫ１〜ＧＣＫ８は、８相のクロック信号である。それら８相のクロック信号のうち各単位回路４に入力されるクロック信号（以下、「入力クロック信号」という。）には符号ＣＬＫｉｎを付している。

シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている。ゲートクロック信号に関しては、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＧＣＫ１が与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＧＣＫ２が与えられ、（ｎ＋２）段目の単位回路４（ｎ＋２）にはゲートクロック信号ＧＣＫ３が与えられ、（ｎ＋３）段目の単位回路４（ｎ＋３）にはゲートクロック信号ＧＣＫ４が与えられ、（ｎ＋４）段目の単位回路４（ｎ＋４）にはゲートクロック信号ＧＣＫ５が与えられ、（ｎ＋５）段目の単位回路４（ｎ＋５）にはゲートクロック信号ＧＣＫ６が与えられ、（ｎ＋６）段目の単位回路４（ｎ＋６）にはゲートクロック信号ＧＣＫ７が与えられ、（ｎ＋７）段目の単位回路４（ｎ＋７）にはゲートクロック信号ＧＣＫ８が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して８段ずつ繰り返される。また、図５に示すように、任意の段（ここではｋ段目とする：ｋは１以上ｉ以下の整数である）の単位回路４（ｋ）について、４段前の単位回路４（ｋ−４）から出力される出力信号Ｑ（ｋ−４）がセット信号Ｓとして与えられ、５段後の単位回路４（ｋ＋５）から出力される出力信号Ｑ（ｋ＋５）がリセット信号Ｒとして与えられる。但し、初段側の所定数の単位回路４にはゲートスタートパルス信号がセット信号Ｓとして与えられ、最終段側の所定数の単位回路４にはクリア信号がリセット信号Ｒとして与えられる。ゲートスタートパルス信号については、１つだけ用いるようにしても良いし、複数用いるようにしても良い。クリア信号についても同様である。直流電源電圧ＶＤＤ，直流電源電圧ＶＳＳ，および制御信号ＶＴＰについては、全ての単位回路４（１）〜４（ｉ）に共通的に与えられる。

シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｑが出力される（図５参照）。任意の段（ここではｋ段目とする：ｋは１以上ｉ以下の整数である）から出力される出力信号Ｑは、走査信号Ｇ（ｋ）としてｋ行目のゲートバスラインＧＬｋに与えられるほか、リセット信号Ｒとして５段前の単位回路４（ｋ−５）に与えられるとともに、セット信号Ｓとして４段後の単位回路４（ｋ＋４）に与えられる。

図６は、ゲートドライバ４００の動作について説明するための信号波形図である。以上のような構成において、時点ｔ００にゲートスタートパルス信号ＧＳＰのパルスが発生した後、ゲートクロック信号ＧＣＫ１〜ＧＣＫ８のクロック動作に基づいて、各単位回路４から出力される出力信号Ｑに含まれるシフトパルスが後段側へと転送される（すなわち、シフト動作が行われる）。そして、このシフトパルスの転送に応じて、各単位回路４から出力される出力信号Ｑが順次にハイレベルとなる。これにより、図６に示すように、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｇ（１）〜Ｇ（ｉ）が表示部６００内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１〜ＧＬｉが順次に選択状態となる。

ところで、本実施形態においては、スキャンの途中停止が可能となっている。図６に示す例では、時点ｔ０１から時点ｔ０２までの期間がスキャンが停止される休止期間である。休止期間には、ゲートクロック信号ＧＣＫ１〜ＧＣＫ８のクロック動作が停止し、制御信号ＶＴＰがハイレベルで維持される。休止期間にこのような動作が行われることおよび各単位回路４が後述のように構成されていることにより、図６に示すように休止期間の終了後にスキャンが再開される。なお、休止期間には、タッチパネルの処理（例えば、タッチ位置を検出する処理）が行われる。

＜１．２．２ 単位回路の構成＞
図１は、本実施形態における単位回路４の構成を示す回路図である。図１に示すように、この単位回路４は、１１個の薄膜トランジスタＴ１〜Ｔ１１と、２個のキャパシタ（容量素子）Ｃ１，Ｃ２とを備えている。また、この単位回路４は、直流電源電圧ＶＳＳ用の入力端子のほか、５個の入力端子４１〜４５と、１個の出力端子４９とを有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、入力クロック信号ＣＬＫｉｎを受け取る入力端子には符号４３を付し、制御信号ＶＴＰを受け取る入力端子には符号４４を付し、直流電源電圧ＶＤＤを受け取る入力端子には符号４５を付している。また、出力信号Ｑを出力する出力端子には符号４９を付している。なお、上記特開２０１４−１８２２０３号公報に開示されたシフトレジスタとは異なり、シフトレジスタ４１０内の全ての単位回路４（１）〜４（ｉ）が図１に示す同じ構成となっている。

次に、単位回路４内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，薄膜トランジスタＴ７のゲート端子，薄膜トランジスタＴ１０のソース端子，およびキャパシタＣ１の一端は、第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＴ４のゲート端子，薄膜トランジスタＴ５のゲート端子，薄膜トランジスタＴ６のソース端子，および薄膜トランジスタＴ７のドレイン端子は、第２ノードＮ２を介して互いに接続されている。薄膜トランジスタＴ９のソース端子，薄膜トランジスタＴ１０のゲート端子，薄膜トランジスタＴ１１のドレイン端子，およびキャパシタＣ２の一端は、第３ノードＮ３を介して互いに接続されている。

薄膜トランジスタＴ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴ２については、ゲート端子は入力端子４１に接続され、ドレイン端子は入力端子４５に接続され、ソース端子は第１ノードＮ１に接続されている。なお、薄膜トランジスタＴ２のドレイン端子を入力端子４１に接続する構成を採用しても良い。薄膜トランジスタＴ３については、ゲート端子は入力端子４２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ４については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ５については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ６については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ７については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。

薄膜トランジスタＴ８については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４１に接続され、ドレイン端子は入力端子４５に接続され、ソース端子は第３ノードＮ３に接続されている。なお、薄膜トランジスタＴ９のドレイン端子を入力端子４１に接続する構成を採用しても良い。薄膜トランジスタＴ１０については、ゲート端子は第３ノードＮ３に接続され、ドレイン端子は入力端子４５に接続され、ソース端子は第１ノードＮ１に接続されている。キャパシタＣ１については、一端は第１ノードＮ１に接続され、他端は出力端子４９に接続されている。キャパシタＣ２については、一端は第３ノードＮ３に接続され、他端は直流電源電圧ＶＳＳ用の入力端子に接続されている。

次に、各構成要素の機能について説明する。薄膜トランジスタＴ１は、第１ノードＮ１の電位がハイレベルになっているときに、入力クロック信号ＣＬＫｉｎの電位を出力端子４９に与える。薄膜トランジスタＴ２は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ３は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ４は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ５は、第２ノードＮ２の電位がハイレベルになっているときに、出力端子４９の電位（出力信号Ｑの電位）をローレベルに向けて変化させる。薄膜トランジスタＴ６は、薄膜トランジスタＴ７がオン状態となっていない限り第２ノードＮ２の電位をハイレベルで維持する。薄膜トランジスタＴ７は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。薄膜トランジスタＴ８は、制御信号ＶＴＰがハイレベルになっているときに、出力端子４９の電位（出力信号Ｑの電位）をローレベルに向けて変化させる。薄膜トランジスタＴ９は、セット信号Ｓがハイレベルになっているときに、第３ノードＮ３の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ１０は、第３ノードＮ３の電位がハイレベルで維持されている期間を通じて必要に応じて第１ノードＮ１に電荷を供給する。薄膜トランジスタＴ１１は、入力クロック信号ＣＬＫｉｎがハイレベルになっているときに、制御信号ＶＴＰの電位を第３ノードＮ３に与える。キャパシタＣ１は、第１ノードＮ１の電位を上昇させるためのブートストラップ容量として機能する。キャパシタＣ２は、第３ノードＮ３の電位を維持するための容量として機能する。本実施形態においては、薄膜トランジスタＴ９〜Ｔ１１およびキャパシタＣ２によって、第１ノードＮ１に電荷を供給するための電荷供給部４２０が構成されている。

なお、本実施形態においては、第１ノードＮ１によって電荷保持ノードが実現され、第３ノードＮ３によって電荷供給制御ノードが実現されている。また、薄膜トランジスタＴ１によって出力制御トランジスタが実現され、薄膜トランジスタＴ８によって出力ノードターンオフトランジスタが実現され、薄膜トランジスタＴ９によって電荷供給制御ノードターンオントランジスタが実現され、薄膜トランジスタＴ１０によって第１の電荷供給制御トランジスタが実現され、薄膜トランジスタＴ１１によって電荷供給制御ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１２によって第２の電荷供給制御トランジスタが実現されている。

＜１．２．３ 単位回路の動作＞
次に、単位回路４の動作について説明する。まず、スキャンの途中停止が行われないときの動作について説明し、その後、スキャンの途中停止が行われるときの動作について説明する。なお、以下においては、シフトレジスタ４１０を構成する複数の段（ｉ個の段）のうち休止期間中に電荷のリークによる第１ノードＮ１の電位の低下を防ぐ必要のある段のことを便宜上「ラッチ段」という。ラッチ段には、スキャンの停止位置に相当する段（以下、「停止段」という。）および停止段近傍の段が含まれる。

＜１．２．３．１ スキャンの途中停止が行われないときの動作＞
図７は、スキャンの途中停止が行われないときの単位回路４の動作の一例について説明するための信号波形図である。時点ｔ１１以前の期間には、制御信号ＶＴＰはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ２の電位はハイレベル、第３ノードＮ３の電位はローレベル、セット信号Ｓはローレベル、出力信号Ｑはローレベル、リセット信号Ｒはローレベルとなっている。入力クロック信号ＣＬＫｉｎについては、ハイレベルとローレベルとを交互に繰り返している。ところで、単位回路４内の薄膜トランジスタＴ１には寄生容量が存在する。このため、時点ｔ１１以前の期間には、入力クロック信号ＣＬＫｉｎのクロック動作と薄膜トランジスタＴ１の寄生容量の存在とに起因して、第１ノードＮ１の電位に変動が生じ得る。従って、出力端子４９の電位（出力信号Ｑの電位）すなわちゲートバスラインＧＬに与えられる走査信号Ｇの電位が上昇し得る。しかしながら、第２ノードＮ２の電位がハイレベルで維持されている期間には薄膜トランジスタＴ４，Ｔ５はオン状態で維持される。従って、時点ｔ１１以前の期間には、薄膜トランジスタＴ４，Ｔ５はオン状態で維持され、第１ノードＮ１の電位および出力端子４９の電位（出力信号Ｑの電位）は確実にローレベルで維持される。以上より、入力クロック信号ＣＬＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても、対応する走査信号Ｇの電位が上昇することはない。これにより、入力クロック信号ＣＬＫｉｎのクロック動作に起因する異常動作の発生が防止される。

時点ｔ１１になると、セット信号Ｓがローレベルからハイレベルに変化する。このため、薄膜トランジスタＴ２がオン状態となってキャパシタＣ１が充電されるとともに、薄膜トランジスタＴ９がオン状態となってキャパシタＣ２が充電される。これにより、第１ノードＮ１の電位および第３ノードＮ３の電位はローレベルからハイレベルに変化する。第１ノードＮ１の電位がハイレベルとなることによって、薄膜トランジスタＴ１がオン状態となる。しかしながら、時点ｔ１１には入力クロック信号ＣＬＫｉｎはローレベルとなっているので、出力信号Ｑはローレベルで維持される。また、第１ノードＮ１の電位がローレベルからハイレベルに変化することにより、薄膜トランジスタＴ７がオン状態となる。これにより、第２ノードＮ２の電位はローレベルとなり、薄膜トランジスタＴ４，Ｔ５がオフ状態となる。なお、時点ｔ１１から時点ｔ１２までの期間には、リセット信号Ｒはローレベルで維持されている。従って、この期間中に、第１ノードＮ１の電位が低下することはない。また、時点ｔ１１には上述のように第３ノードＮ３の電位がハイレベルとなるが、第１ノードＮ１の電位もハイレベルとなるため、薄膜トランジスタＴ１０のゲート−ソース間電圧Ｖｇｓは０となり薄膜トランジスタＴ１０はオフ状態で維持される。なお、仮に薄膜トランジスタＴ３，Ｔ４での電荷のリークに起因して薄膜トランジスタＴ１０に関してゲート−ソース間電圧Ｖｇｓが閾値電圧よりも大きくかつドレイン−ソース間電圧Ｖｄｓが０よりも大きくなる程度にまで第１ノードＮ１の電位が低下すれば、薄膜トランジスタＴ１０がオン状態となることによって薄膜トランジスタＴ１０を介して第１ノードＮ１への電荷の供給が行われる。しかしながら、任意の第１ノードＮ１がブートストラップされる期間は休止期間のような長い時間であることを想定していないため、１行前の単位回路４内の第１ノードＮ１がブートストラップされる期間である時点ｔ１１から時点ｔ１２までの期間は休止期間のような長い時間ではなく、通常、第１ノードＮ１への電荷の供給は行われない。

時点ｔ１２になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１はオン状態となっているので、入力端子４３の電位の上昇とともに出力端子４９の電位が上昇する。ここで、図１に示すように第１ノードＮ１−出力端子４９間にはキャパシタＣ１が設けられているので、出力端子４９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１のゲート端子には大きな電圧が印加され、この単位回路４の出力端子４９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。なお、時点ｔ１２から時点ｔ１３までの期間には、リセット信号Ｒはローレベルで維持され、かつ、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中に、第１ノードＮ１の電位および出力端子４９の電位（出力信号Ｑの電位）が低下することはない。また、時点ｔ１２には、上述のように入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化することによって、薄膜トランジスタＴ１１がオン状態となる。このとき、制御信号ＶＴＰはローレベルであるので、薄膜トランジスタＴ１１がオン状態となることによって第３ノードＮ３の電位はローレベルとなる。このとき、薄膜トランジスタＴ１０はオフ状態で維持される。なお、時点ｔ１２〜時点ｔ１３の期間にも第１ノードＮ１への電荷の供給は行われないが、任意の第１ノードＮ１がブートストラップされる期間（この例では、時点ｔ１２〜時点ｔ１３の期間）は休止期間のような長い時間であることを想定していないため、薄膜トランジスタＴ３，Ｔ４などでの電荷のリークが異常動作を引き起こすことはない。

時点ｔ１３になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４９の電位（出力信号Ｑの電位）は低下する。出力端子４９の電位が低下すると、キャパシタＣ１を介して、第１ノードＮ１の電位も低下する。なお、時点ｔ１４までは第１ノードＮ１の電位はハイレベルで維持されるので、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化したことによって出力端子４９の電位は時点ｔ１３〜時点ｔ１４の期間中に薄膜トランジスタＴ１を介してローレベルとなる。

時点ｔ１４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオン状態となる。その結果、第１ノードＮ１の電位がローレベルにまで低下する。これにより、薄膜トランジスタＴ７がオフ状態となって、第２ノードＮ２の電位がローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ４，Ｔ５がオン状態となり、第１ノードＮ１の電位および出力端子４９の電位（出力信号Ｑの電位）がローレベルへと引き込まれる。時点ｔ１４以降の期間には、時点ｔ１１以前の期間と同様の動作が行われる。

以上のような動作が各単位回路４で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。

＜１．２．３．２ スキャンの途中停止が行われるときの動作＞
図８は、スキャンの途中停止が行われるときの単位回路（停止段の単位回路）４の動作の一例について説明するための信号波形図である。なお、時点ｔ２２〜時点ｔ２３の期間が休止期間であると仮定する。時点ｔ２１以前の期間には、スキャンの途中停止が行われないときの時点ｔ１１（図７参照）以前の期間と同様の動作が行われる。時点ｔ２１〜時点ｔ２２の期間にも、スキャンの途中停止が行われないときの時点ｔ１１〜時点ｔ１２（図７参照）の期間と同様の動作が行われる。すなわち、時点ｔ２１〜時点ｔ２２の期間には、通常、薄膜トランジスタＴ１０はオフ状態で維持されて第１ノードＮ１への電荷の供給は行われない。

このケースでは、時点ｔ２２になっても、入力クロック信号ＣＬＫｉｎはローレベルで維持される。従って、薄膜トランジスタＴ１１はオフ状態で維持され、第３ノードＮ３の電位はハイレベルで維持される。ここで、第１ノードＮ１の電位が低下することによって薄膜トランジスタＴ１０に関してゲート−ソース間電圧Ｖｇｓが閾値電圧よりも大きくかつドレイン−ソース間電圧Ｖｄｓが０よりも大きくなると、薄膜トランジスタＴ１０がオン状態となることによって薄膜トランジスタＴ１０を介して第１ノードＮ１への電荷の供給が行われる。これにより、休止期間の長さが長い場合など薄膜トランジスタＴ３，Ｔ４で電荷のリークが生じていても、第１ノードＮ１の電位は充分に高いレベルで維持される。また、時点ｔ２２には、制御信号ＶＴＰがローレベルからハイレベルに変化する。これに関し、制御信号ＶＴＰは全ての単位回路４に共通的に与えられている。従って、全ての単位回路４内の薄膜トランジスタＴ８がオン状態となり、全ての単位回路４からの出力信号Ｑの電位（すなわち全ての走査信号Ｇの電位）がローレベルへと引き込まれる。

時点ｔ２３になると、休止期間が終了し、制御信号ＶＴＰがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ８はオフ状態となる。また、時点ｔ２３には、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、第１ノードＮ１の電位は充分に高いレベルで維持されている。以上より、スキャンの途中停止が行われないときの時点ｔ１２（図７参照）と同様の動作が行われる。これにより、この単位回路４の出力端子４９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。また、時点ｔ２３には、上述のように制御信号ＶＴＰはローレベルかつ入力クロック信号ＣＬＫｉｎはハイレベルとなるので、薄膜トランジスタＴ１１がオン状態となることによって第３ノードＮ３の電位はローレベルとなる。時点ｔ２４以降の期間には、スキャンの途中停止が行われないときの時点ｔ１３（図７参照）以降の期間と同様の動作が行われる。

以上のように、停止段の単位回路４では、休止期間を通じて第１ノードＮ１の電位は高いレベルで維持される。そして、休止期間の終了後に、入力クロック信号ＣＬＫｉｎのクロック動作に基づいて出力信号Ｑがハイレベルとなる。停止段以外のラッチ段の単位回路４においても、同様に、休止期間を通じて第１ノードＮ１の電位は高いレベルで維持される。そして、休止期間の終了後に、対応する入力クロック信号ＣＬＫｉｎのクロック動作に基づいて出力信号Ｑがハイレベルとなる。以上のようにして、休止期間の終了後に、停止段からスキャンが再開される。

＜１．３ 効果＞
本実施形態によれば、ゲートドライバ４００内のシフトレジスタ４１０の各段を構成する単位回路４には、第１ノード（ハイレベルの走査信号Ｇを出力するために電荷を保持するためのノード）Ｎ１と同じタイミングで電位がハイレベルとなる第３ノードＮ３を含み当該第３ノードＮ３の電位がハイレベルとなってからハイレベルの出力信号Ｑが出力されるまでの期間を通じて第１ノードＮ１に電荷を供給可能な電荷供給部４２０が設けられている。このため、休止期間を通じて、必要に応じて第１ノードＮ１に電荷が供給される。従って、休止期間の長さが長時間に設定されていて、たとえ薄膜トランジスタＴ３，Ｔ４で電荷のリークが生じていても、休止期間中に図９で符号７１を付した太点線で示すように第１ノードＮ１の電位が低下することはない。すなわち、第１ノードＮ１の電位は休止期間を通じて高いレベルで維持される。その結果、休止期間の終了後に停止段から正常にスキャンが再開される。

また、本実施形態においては、シフトレジスタ４１０内の全ての単位回路４（１）〜４（ｉ）が同じ構成（図１に示す構成）となっている。このため、任意の段でスキャンの途中停止を行うことが可能となる。また、液晶パネルを構成するＴＦＴ基板の製造プロセスにおけるパターン検査が複雑化することもない。

以上より、本実施形態によれば、製造プロセスにおけるパターン検査の複雑化を引き起こすことなく任意の段でのスキャンの途中停止が可能なシフトレジスタが実現される。

＜２．第２の実施形態＞
本発明の第２の実施形態について説明する。全体構成およびゲートドライバ４００の構成・動作の概略については、上記第１の実施形態と同様であるので説明を省略する（図２〜図６を参照）。以下、上記第１の実施形態と異なる点を中心に説明する。

＜２．１ 単位回路の構成＞
図１０は、本実施形態における単位回路４の構成を示す回路図である。図１０に示すように、本実施形態における単位回路４には、上記第１の実施形態における構成要素（図１参照）に加えて、薄膜トランジスタＴ１２が設けられている。その薄膜トランジスタＴ１２については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４５に接続され、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＴ１２は、第１ノードＮ１の電位がハイレベルで維持されている期間を通じて必要に応じて第３ノードＮ３に電荷を供給する。本実施形態においては、薄膜トランジスタＴ９〜Ｔ１２およびキャパシタＣ２によって、第１ノードＮ１に電荷を供給するための電荷供給部４２０が構成されている。また、上記第１の実施形態においては薄膜トランジスタＴ１１のゲート端子は入力端子４３に接続されていたが（図１参照）、本実施形態においては薄膜トランジスタＴ１１のゲート端子は入力端子４２に接続されている。すなわち、本実施形態における薄膜トランジスタＴ１１は、リセット信号Ｒがハイレベルになっているときに、制御信号ＶＴＰの電位を第３ノードＮ３に与える。

＜２．２ 単位回路の動作＞
次に、単位回路４の動作について説明する。まず、スキャンの途中停止が行われないときの動作について説明し、その後、スキャンの途中停止が行われるときの動作について説明する。

＜２．２．１ スキャンの途中停止が行われないときの動作＞
図１１は、スキャンの途中停止が行われないときの単位回路４の動作の一例について説明するための信号波形図である。時点ｔ３１以前の期間には、制御信号ＶＴＰはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ２の電位はハイレベル、第３ノードＮ３の電位はローレベル、セット信号Ｓはローレベル、出力信号Ｑはローレベル、リセット信号Ｒはローレベルとなっている。入力クロック信号ＣＬＫｉｎについては、ハイレベルとローレベルとを交互に繰り返している。このように時点ｔ３１以前の期間には第２ノードＮ２の電位はハイレベルとなっているので、上記第１の実施形態と同様、入力クロック信号ＣＬＫｉｎのクロック動作に起因する異常動作の発生が防止される。

時点ｔ３１になると、セット信号Ｓがローレベルからハイレベルに変化し、上記第１の実施形態における時点ｔ１１（図７参照）と同様の動作が行われる。すなわち、第１ノードＮ１の電位はローレベルからハイレベルに変化し、第２ノードＮ２の電位はハイレベルからローレベルに変化し、第３ノードＮ３の電位はローレベルからハイレベルに変化する。このとき、上記第１の実施形態と同様、通常、薄膜トランジスタＴ１０はオフ状態で維持され、第１ノードＮ１への電荷の供給は行われない。また、薄膜トランジスタＴ１２のゲート−ソース間電圧Ｖｇｓは０となるので、薄膜トランジスタＴ１２についてもオフ状態で維持される。従って、薄膜トランジスタＴ１２を介した第３ノードＮ３への電荷の供給は行われない。

時点ｔ３２になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化し、上記第１の実施形態における時点ｔ１２（図７参照）と同様、第１ノードＮ１の電位が上昇し、この単位回路４の出力端子４９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。ところで、本実施形態においては、薄膜トランジスタＴ１１のゲート端子は、上記第１の実施形態（図１参照）とは異なり、リセット信号Ｒを受け取る入力端子４２に接続されている。時点ｔ３２にはリセット信号Ｒはローレベルで維持されるので、時点ｔ３２には、上記第１の実施形態における時点ｔ１２とは異なり、第３ノードＮ３の電位はハイレベルで維持される。このとき、第１ノードＮ１がブートストラップされた状態であるため、第３ノードＮ３の電位がハイレベルで維持されていても薄膜トランジスタＴ１０はオフ状態で維持される。従って、時点ｔ３２〜時点ｔ３３の期間には、第１ノードＮ１への電荷の供給は行われない。これに関し、任意の第１ノードＮ１がブートストラップされる期間は休止期間のような長い時間であることを想定していないため、薄膜トランジスタＴ３，Ｔ４などでの電荷のリークが異常動作を引き起こすことはない。

時点ｔ３３になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、上記第１の実施形態における時点ｔ１３（図７参照）と同様、出力信号Ｑの電位および第１ノードＮ１の電位が低下する。第１ノードＮ１の電位は低下するがローレベルにまでは低下しないので、時点ｔ３１〜時点ｔ３２の期間と同様、薄膜トランジスタＴ１０はオフ状態で維持される。なお、時点ｔ３４までは第１ノードＮ１の電位はハイレベルで維持されるので、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化したことによって出力端子４９の電位は時点ｔ３３〜時点ｔ３４の期間中に薄膜トランジスタＴ１を介してローレベルとなる。

時点ｔ３４になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３はオン状態となり、上記第１の実施形態における時点ｔ１４（図７参照）と同様の動作が行われることにより、第１ノードＮ１の電位はローレベルにまで低下し、第２ノードＮ２の電位がローレベルからハイレベルに変化する。また、本実施形態においては、リセット信号Ｒがローレベルからハイレベルに変化することによって、薄膜トランジスタＴ１１がオン状態となる。これにより、第３ノードＮ３の電位はローレベルとなる。このとき、薄膜トランジスタＴ１０はオフ状態で維持される。さらに、第１ノードＮ１の電位はローレベルとなるので、薄膜トランジスタＴ１２もオフ状態で維持される。時点ｔ３４以降の期間には、時点ｔ３１以前の期間と同様の動作が行われる。

＜２．２．２ スキャンの途中停止が行われるときの動作＞
図１２は、スキャンの途中停止が行われるときの単位回路（停止段の単位回路）４の動作の一例について説明するための信号波形図である。なお、時点ｔ４２〜時点ｔ４３の期間が休止期間であると仮定する。時点ｔ４１以前の期間には、スキャンの途中停止が行われないときの時点ｔ３１（図１１参照）以前の期間と同様の動作が行われる。時点ｔ４１〜時点ｔ４２の期間にも、スキャンの途中停止が行われないときの時点ｔ３１〜時点ｔ３２（図１１参照）の期間と同様の動作が行われる。すなわち、時点ｔ４１〜時点ｔ４２の期間には、薄膜トランジスタＴ１０および薄膜トランジスタＴ１２はオフ状態で維持されて、第１ノードＮ１への電荷の供給および第３ノードＮ３への電荷の供給は行われない。

時点ｔ４２になると、セット信号Ｓがハイレベルからローレベルに変化し、制御信号ＶＴＰがローレベルからハイレベルに変化する。制御信号ＶＴＰがハイレベルに変化することにより、上記第１の実施形態における時点ｔ２２（図８参照）と同様、全ての単位回路４内の薄膜トランジスタＴ８がオン状態となり、全ての単位回路４からの出力信号Ｑの電位（すなわち全ての走査信号Ｇの電位）がローレベルへと引き込まれる。リセット信号Ｒはローレベルで維持されるので、時点ｔ４２以降も、薄膜トランジスタＴ１１はオフ状態で維持され、第３ノードＮ３の電位はハイレベルで維持される。ここで、第１ノードＮ１の電位が低下することによって薄膜トランジスタＴ１０に関してゲート−ソース間電圧Ｖｇｓが閾値電圧よりも大きくかつドレイン−ソース間電圧Ｖｄｓが０よりも大きくなると、薄膜トランジスタＴ１０がオン状態となることによって薄膜トランジスタＴ１０を介して第１ノードＮ１への電荷の供給が行われる。また、第３ノードＮ３の電位が低下することによって薄膜トランジスタＴ１２に関してゲート−ソース間電圧Ｖｇｓが閾値電圧よりも大きくかつドレイン−ソース間電圧Ｖｄｓが０よりも大きくなると、薄膜トランジスタＴ１２がオン状態となることによって薄膜トランジスタＴ１２を介して第３ノードＮ３への電荷の供給が行われる。従って、休止期間を通じて第３ノードＮ３の電位が確実にハイレベルで維持される。これにより、薄膜トランジスタＴ１０のゲート電位が高いレベルで維持され、第１ノードＮ１の電位が低下したときに第１ノードＮ１への電荷の供給が確実に行われる。以上より、休止期間の長さが長い場合など薄膜トランジスタＴ３，Ｔ４で電荷のリークが生じていても、第１ノードＮ１の電位の低下は確実に抑制され、第１ノードＮ１の電位は充分に高いレベルで維持される。

時点ｔ４３になると、休止期間が終了し、制御信号ＶＴＰがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ８はオフ状態となる。また、時点ｔ４３には、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、第１ノードＮ１の電位は充分に高いレベルで維持されている。以上より、スキャンの途中停止が行われないときの時点ｔ３２（図１１参照）と同様の動作が行われる。これにより、この単位回路４の出力端子４９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。なお、スキャンの途中停止が行われないときの時点ｔ３２（図１１参照）と同様、第３ノードＮ３の電位はハイレベルで維持されるが、第１ノードＮ１への電荷の供給は行われない。同様に、第１ノードＮ１の電位はハイレベルで維持されるが、薄膜トランジスタＴ１２を介した第３ノードＮ３への電荷の供給は行われない。

時点ｔ４４になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、スキャンの途中停止が行われないときの時点ｔ３３（図１１参照）と同様、出力信号Ｑの電位および第１ノードＮ１の電位が低下する。また、時点ｔ４１〜時点ｔ４２の期間と同様、第１ノードＮ１への電荷の供給および第３ノードＮ３への電荷の供給は行われない。

時点ｔ４５になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、スキャンの途中停止が行われないときの時点ｔ３４（図１１参照）と同様の動作が行われる。すなわち、第１ノードＮ１の電位はローレベルにまで低下し、第２ノードＮ２の電位はローレベルからハイレベルに変化し、第３ノードＮ３の電位はハイレベルからローレベルに変化する。薄膜トランジスタＴ１０および薄膜トランジスタＴ１２はオフ状態で維持される。時点ｔ４５以降の期間には、時点ｔ４１以前の期間と同様の動作が行われる。

＜２．３ 効果＞
本実施形態によれば、上記第１の実施形態と同様、休止期間を通じて必要に応じて第１ノードＮ１に電荷が供給される。これに関し、本実施形態における電荷供給部４２０には、第１ノードＮ１の電位がハイレベルで維持されている期間を通じて必要に応じて第３ノードＮ３に電荷を供給するための薄膜トランジスタＴ１２が設けられている。このため、休止期間を通じて第３ノードＮ３の電位が確実にハイレベルで維持され、休止期間を通じて第１ノードＮ１への電荷の供給が確実に行われる。従って、休止期間の長さが長時間に設定されていて、たとえ薄膜トランジスタＴ３，Ｔ４で電荷のリークが生じていても、第１ノードＮ１の電位は休止期間を通じて確実に高いレベルで維持される。その結果、確実に、休止期間の終了後に停止段から正常にスキャンが再開される。また、本実施形態においても、シフトレジスタ４１０内の全ての単位回路４（１）〜４（ｉ）が同じ構成（図１０に示す構成）となっている。以上より、本実施形態によれば、製造プロセスにおけるパターン検査の複雑化を引き起こすことなく任意の段でのスキャンの途中停止が可能なシフトレジスタが実現される。

＜３．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

また、シフトレジスタ４１０を構成する単位回路４の具体的な構成については、上記各実施形態で示した構成（図１，図１０）には限定されない。また、上記各実施形態においては単位回路４内の薄膜トランジスタにｎチャネル型の薄膜トランジスタを用いる例を挙げて説明したが、これには限定されず、ｐチャネル型の薄膜トランジスタを用いる場合にも本発明を適用することができる。

さらに、ゲートクロック信号の相数・オンデューティ（パルス幅）についても、上記で説明したものには限定されない。但し、各単位回路４から他の単位回路４へのセット信号Ｓおよびリセット信号Ｒの与え方をゲートクロック信号の相数・オンデューティに応じて適宜に定める必要がある。

さらにまた、上記各実施形態ではスキャンの停止中にタッチパネルの処理が行われるものとしているが、これには限定されない。スキャンの停止中にタッチパネルの処理以外の処理が行われても良い。

４，４（１）〜４（ｉ）…単位回路
４００…ゲートドライバ（走査信号線駆動回路）
４１０…シフトレジスタ
４２０…電荷供給部
Ｎ１〜Ｎ３…第１ノード〜第３ノード
Ｔ１〜Ｔ１２…単位回路内の薄膜トランジスタ
ＣＬＫｉｎ…入力クロック信号（単位回路に入力されるゲートクロック信号）
ＧＣＫ１〜ＧＣＫ８…ゲートクロック信号
Ｇ（１）〜Ｇ（ｉ）…走査信号
Ｑ…単位回路からの出力信号
Ｒ…リセット信号
Ｓ…セット信号
ＶＴＰ…制御信号

Claims (7)

1. 複数のクロック信号からなるシフトクロック信号群に基づいてシフト動作を行う、同じ構成を有する複数の段からなるシフトレジスタであって、
   各段を構成する単位回路は、
   オンレベルの出力信号を出力するために電荷を保持するための電荷保持ノードと、
   前記出力信号を出力する出力ノードと、
   前記電荷保持ノードに接続された制御端子と、前記シフトクロック信号群に含まれる複数のクロック信号の１つが与えられる第１導通端子と、前記出力ノードに接続された第２導通端子とを有する出力制御トランジスタと、
   前記電荷保持ノードと同じタイミングでオンレベルとなる電荷供給制御ノードを含み、前記電荷供給制御ノードの電位がオンレベルとなってから前記出力ノードからオンレベルの出力信号が出力されるまでの期間を通じて前記電荷保持ノードに電荷を供給可能な電荷供給部と
   を有することを特徴とする、シフトレジスタ。
2. 前記電荷供給部は、
   先行する段の単位回路から出力される出力信号が与えられる制御端子と、先行する段の単位回路から出力される出力信号またはオンレベルの直流電源電圧が与えられる第１導通端子と、前記電荷供給制御ノードに接続された第２導通端子とを有する電荷供給制御ノードターンオントランジスタと、
   前記電荷供給制御ノードに接続された制御端子と、オンレベルの直流電源電圧が与えられる第１導通端子と、前記電荷保持ノードに接続された第２導通端子とを有する第１の電荷供給制御トランジスタと
   を含むことを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記電荷供給部は、前記出力制御トランジスタの第１導通端子に接続された制御端子と、前記電荷供給制御ノードに接続された第１導通端子と、前記複数のクロック信号のクロック動作が停止する休止期間以外の期間にオフレベルの電圧が与えられる第２導通端子とを有する電荷供給制御ノードターンオフトランジスタを更に含むことを特徴とする、請求項２に記載のシフトレジスタ。
4. 前記電荷供給部は、前記電荷保持ノードに接続された制御端子と、オンレベルの直流電源電圧が与えられる第１導通端子と、前記電荷供給制御ノードに接続された第２導通端子とを有する第２の電荷供給制御トランジスタを更に含むことを特徴とする、請求項２に記載のシフトレジスタ。
5. 前記電荷供給部は、後続の段の単位回路から出力される出力信号が与えられる制御端子と、前記電荷供給制御ノードに接続された第１導通端子と、前記複数のクロック信号のクロック動作が停止する休止期間以外の期間にオフレベルの電圧が与えられる第２導通端子とを有する電荷供給制御ノードターンオフトランジスタを更に含むことを特徴とする、請求項４に記載のシフトレジスタ。
6. 前記単位回路は、前記複数のクロック信号のクロック動作が停止する休止期間にオンレベルの電圧が与えられる制御端子と、前記出力ノードに接続された第１導通端子と、オフレベルの直流電源電圧が与えられる第２導通端子とを有する出力ノードターンオフトランジスタを更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
7. 表示装置であって、
   複数の走査信号線が配設された表示部と、
   前記複数の走査信号線を駆動する走査信号線駆動回路と
   を備え、
   前記走査信号線駆動回路は、前記複数の走査信号線と１対１で対応するように前記複数の段が設けられた請求項１に記載のシフトレジスタを含むことを特徴とする、表示装置。

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