WO2019017264A1 - シフトレジスタおよびそれを備える表示装置 - Google Patents

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WO2019017264A1
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node
voltage
charge supply
terminal
control
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PCT/JP2018/026267
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業天　誠二郎
辻野　幸生
智 堀内
芳啓 浅井
小笠原　功
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シャープ株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • the following disclosure relates to a shift register, and more particularly to a shift register for driving a gate bus line (scanning signal line) disposed in a display unit of a display device.
  • a gate bus line scanning signal line
  • an active matrix liquid crystal display device including a display unit including a plurality of source bus lines (video signal lines) and a plurality of gate bus lines (scanning signal lines).
  • a gate driver scanning signal line driving circuit
  • IC Integrated Circuit
  • a display portion of an active matrix liquid crystal display device a plurality of pixel formation portions provided corresponding to the intersections of a plurality of source bus lines and a plurality of gate bus lines are formed.
  • the plurality of pixel formation portions are arranged in a matrix to form a pixel array.
  • Each pixel formation portion is a thin film transistor (pixel TFT) which is a switching element in which the gate terminal is connected to the gate bus line passing the corresponding intersection and the source terminal is connected to the source bus line passing the intersection It includes a pixel capacitance and the like for holding a voltage value.
  • the active matrix liquid crystal display device is further provided with the above-described gate driver and a source driver (video signal line drive circuit) for driving a source bus line.
  • a video signal indicating a pixel voltage value is transmitted by the source bus line.
  • each source bus line can not transmit video signals indicating pixel voltage values for a plurality of rows temporarily (simultaneously). Therefore, the writing (charging) of the video signal to the pixel capacitors in the plurality of pixel formation units provided in the display unit is sequentially performed row by row. Therefore, the gate driver is configured of a shift register composed of a plurality of stages so that a plurality of gate bus lines are sequentially selected for each predetermined period. Then, as described above, writing of the video signal to the pixel capacitance is performed by outputting an active scanning signal (scanning signal at a voltage level for turning on the pixel TFT) sequentially from each stage of the shift register. It will be done line by line.
  • a circuit forming each stage of the shift register is referred to as a "unit circuit". Each unit circuit is connected to a corresponding gate bus line.
  • a liquid crystal display device having a structure in which a touch panel and a liquid crystal panel are integrated is becoming widespread.
  • processing of the touch panel for example, processing of detecting a touched position
  • processing of driving a gate bus line to write a video signal to a pixel capacitor can not run at the same time.
  • touch processing period a period in which processing of the touch panel is performed
  • shift operation stop period a period for stopping the shift operation of the shift register (hereinafter referred to as “shift operation stop period”) is provided as in the touch processing period, a specific node (described later) is By keeping the voltage of the first node NA) at a predetermined level or more, it is possible to restart the shift operation from the middle after the end of the shift operation stop period.
  • all stages including the stage at which the specific node needs to hold a voltage higher than a predetermined level in the corresponding shift operation stop period are included in the halfway stage other than the stage in which the operation is resumed.
  • the above specification is made during the shift operation stop period in the 50th stage (for example, the 49th stage and the 51st stage).
  • the 50th and subsequent stages for example, the 49th and 51st stages are also included in the middle.
  • the malfunction of the shift register may occur due to the decrease of the voltage of the specific node. This will be described below.
  • FIG. 41 is a circuit diagram showing an example of a schematic configuration of a unit circuit in a conventional shift register.
  • This unit circuit includes at least five thin film transistors T91 to T95 and one capacitor C9.
  • the gate terminal of the thin film transistor T91, the source terminal of the thin film transistor T93, the drain terminal of the thin film transistor T94, and the drain terminal of the thin film transistor T95 are connected to one another.
  • An area in which these are connected to one another is referred to as a "first node".
  • the first node is given the symbol NA.
  • the voltage of first node NA is stabilized (more specifically, during the period in which the corresponding gate bus line is to be maintained in the non-selected state).
  • a stabilization circuit 95 is included to maintain the voltage low.
  • the stabilization circuit 95 also includes thin film transistors other than the thin film transistor T95.
  • the region to which the gate terminal of the thin film transistor T95 is connected is referred to as a "second node".
  • the second node is given the symbol NB.
  • this unit circuit includes four input terminals 91 to 94 and one output terminal in addition to an input terminal for a gate low voltage (a voltage at which the pixel TFT connected to the gate bus line is turned off) VGL. And 99.
  • the output terminal 99 is connected to the gate bus line corresponding to this unit circuit.
  • the higher one of the drain and the source is called the drain, but in the description of this specification, one is defined as the drain and the other as the source, so the source potential is higher than the drain potential. May be higher.
  • An output signal Q is output from the output terminal 99 of the unit circuit.
  • Output signal Q is applied as a scan signal to the gate bus line connected to this unit circuit, and the unit circuit of the preceding stage (for example, three stages before) and the subsequent stage (for example, two stages) Is given as a control signal to the unit circuit of
  • the clock signal CK1 is supplied to the input terminal 91.
  • the clock signal CK2 is supplied to the input terminal 92.
  • the clock signal CK1 and the clock signal CK2 are 180 degrees out of phase with each other.
  • the output signal Q output from the unit circuit of the preceding stage is applied as the set signal S to the input terminal 93.
  • the output signal Q output from the unit circuit of the subsequent stage is applied to the input terminal 94 as a reset signal R.
  • the gate terminal is connected to the first node NA, the drain terminal is connected to the input terminal 91, and the source terminal is connected to the output terminal 99.
  • the gate terminal is connected to the input terminal 92, the drain terminal is connected to the output terminal 99, and the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the gate terminal and the drain terminal are connected to the input terminal 93 (that is, diode connection), and the source terminal is connected to the first node NA.
  • the thin film transistor T94 has a gate terminal connected to the input terminal 94, a drain terminal connected to the first node NA, and a source terminal connected to the input terminal for the gate low voltage VGL.
  • One end of the capacitor C9 is connected to the first node NA, and the other end is connected to the output terminal 99.
  • FIG. 42 is a signal waveform diagram for describing the operation of a halfway unit circuit (unit circuit of the configuration shown in FIG. 41) before and after the shift operation stop period. As shown in FIG. 42, it is assumed that the period from time t91 to time t92 is the shift operation stop period. Here, first, an ideal operation will be described. Although the detailed description of the operation of the stabilization circuit 95 is omitted, the voltage of the second node NB is maintained at the low level throughout the shift operation stop period.
  • the set signal S is low
  • the reset signal R is low
  • the voltage of the first node NA is low
  • the output signal Q is low.
  • the set signal S changes from the low level to the high level. Since the thin film transistor T93 is diode-connected as shown in FIG. 41, the thin film transistor T93 is turned on by the pulse of the set signal S, and the voltage of the first node NA rises. Since the clock signal CK1 is at the low level in the period from the time t90 to the time t92, the output signal Q is maintained at the low level even when the thin film transistor T91 is turned on. Further, in the period from time t90 to time t92, the reset signal R is at the low level. Therefore, the voltage of the first node NA does not decrease during this period.
  • the clock operation of all clock signals is stopped.
  • the set signal S changes from the high level to the low level, and the thin film transistor T93 is turned off.
  • the thin film transistors T94 and T95 are also in the off state. Thereby, the voltage of the first node NA is maintained throughout the shift operation stop period.
  • the shift operation stop period ends, and the clock signal CK1 changes from low level to high level.
  • the voltage of the output terminal 99 rises as the voltage of the input terminal 91 rises.
  • the capacitor C9 is provided between the first node NA and the output terminal 99, the voltage of the first node NA rises with the rise of the voltage of the output terminal 99 (first node NA is bootstrapped).
  • a large voltage is applied to the gate terminal of the thin film transistor T91, and the voltage of the output signal Q (voltage of the output terminal 99) rises to the high level voltage of the clock signal CK1.
  • the gate bus line connected to the output terminal 99 of this unit circuit is selected.
  • the reset signal R and the clock signal CK2 are at low level. Therefore, the voltage of the first node NA and the voltage of the output signal Q do not decrease during this period.
  • the clock signal CK1 changes from the high level to the low level.
  • the voltage of the output terminal 99 decreases with the decrease of the voltage of the input terminal 91.
  • the voltage at the first node NA also decreases via the capacitor C9.
  • the reset signal R changes from the low level to the high level.
  • the thin film transistor T94 is turned on.
  • the clock signal CK2 changes from the low level to the high level.
  • the thin film transistor T92 is turned on. From the above, the voltage of the first node NA and the voltage of the output signal Q become low.
  • a-Si TFT a thin film transistor having a semiconductor layer formed of amorphous silicon
  • the off-leakage is large, and therefore, when an a-Si TFT is adopted as a thin film transistor in a unit circuit, the shift register may malfunction. Becomes higher.
  • the drain terminal of the thin film transistor T93, the source terminal of the thin film transistor T94, and the thin film transistor T95 are provided throughout the shift operation stop period in the mid-stage unit circuit as shown in FIG.
  • a gate high voltage a voltage at a level for turning on the pixel TFT connected to the gate bus line
  • VGH a voltage at a level for turning on the pixel TFT connected to the gate bus line
  • the voltage of the first node NA is increased due to the off leak at the thin film transistors T93, T94 and T95 in FIG.
  • a malfunction may occur at the time of resumption.
  • there is a high possibility that a malfunction will occur particularly when an a-Si TFT is employed.
  • the degree of freedom in driving the shift register is low.
  • the output signal Q output from the unit circuit is the unit of the subsequent stage. It is given to the circuit as a set signal S. Therefore, when the voltage of the first node NA is lowered in the halfway unit circuit, the output signal Q is not output normally, which causes a malfunction of the shift register. Further, as in the invention disclosed in Japanese Patent Application Laid-Open No. 2014-182203, only limited stages can be interrupted, so the degree of freedom in shift register driving is low.
  • the disclosure below aims to realize a shift register that can suppress the occurrence of a malfunction due to an off leak in a thin film transistor and can stop the shift operation at any stage.
  • the shift register comprises a plurality of stages respectively connected to a plurality of scanning signal lines, and outputs signals sequentially active from the plurality of stages by performing a shift operation based on a plurality of clock signals.
  • a shift register that outputs The plurality of clock signals are provided such that a shift operation stop period for stopping the shift operation occurs in one or more intermediate stages from the first stage to the last stage.
  • the unit circuits constituting each of the plurality of stages are: An output node for outputting the output signal; An output control transistor having a control terminal, a first conductive terminal to which one of the plurality of clock signals is applied, and a second conductive terminal connected to the output node; An output control node connected to a control terminal of the output control transistor; It has a control terminal to which an output signal output from a unit circuit of another stage is given as a set signal, a first conductive terminal, and a second conductive terminal connected to the output control node, and the set signal An output control node turn-on transistor for changing the voltage of the output control node toward the on level based on A control terminal to which an output signal output from a unit circuit of another stage is given as a reset signal, a first conductive terminal connected to the output control node, and a second conductive terminal to which a voltage of an off level is applied An output control node turn-off transistor for changing the voltage of the output control node toward an off level based on the reset signal; And
  • the shift register is supplied with a plurality of clock signals such that a shift operation stop period in which the shift operation is stopped occurs at a stage halfway from the first stage to the final stage. Then, in the unit circuit in an intermediate stage (the stage at which the shift operation is stopped), the charge is supplied from the first charge supply unit to the output control node during the shift operation stop period. Therefore, even if off-leakage occurs in the thin film transistor during the shift operation stop period, the voltage of the output control node is maintained at a sufficiently high level. In addition, all unit circuits in the shift register have the same configuration. Therefore, there is no limitation on the halfway unit circuit. As described above, a shift register can be realized which can suppress the occurrence of a malfunction due to the off leak in the thin film transistor and can stop the shift operation in any stage.
  • FIG. 6 is a block diagram showing a configuration (configuration on the first stage side) of the shift register in the gate driver in the first embodiment. It is a block diagram which shows the structure (structure by the side of the last stage) of the shift register in the gate driver in said 1st Embodiment.
  • FIG. 6 is a block diagram showing a configuration (configuration on the first stage side) of the shift register in the gate driver in the first embodiment. It is a block diagram which shows the structure (structure by the side of the last stage) of the shift register in the gate driver in said 1st Embodiment.
  • FIG. 7 is a block diagram showing a configuration (a configuration of a part other than the first stage side and the final stage side) of the shift register in the gate driver in the first embodiment. It is a signal waveform diagram at the time of starting shift operation in the said 1st Embodiment.
  • FIG. 7 is a signal waveform diagram when ending the shift operation in the first embodiment.
  • FIG. 7 is a diagram for describing stop timing of the shift operation in the first embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of the unit circuit (a configuration of one stage of a shift register) in the first embodiment.
  • FIG. 7 is a signal waveform diagram for describing an operation of a unit circuit that needs to prevent a voltage drop at a first node in the first embodiment.
  • FIG. 7 is a signal waveform diagram for describing an operation of a unit circuit that does not have to prevent a voltage drop at a first node in the first embodiment. It is a circuit diagram showing composition (a composition for one step of a shift register) of a unit circuit in a 2nd embodiment. It is a circuit diagram showing composition (a composition for one step of a shift register) of a unit circuit in a 3rd embodiment.
  • FIG. 16 is a diagram for describing switching of the shift direction in the fourth embodiment. It is a block diagram which shows the structure (first stage side structure) of the shift register in the gate driver in the said 4th Embodiment.
  • FIG. 21 is a signal waveform diagram when ending the shift operation in the forward direction in the fourth embodiment. It is a signal waveform diagram at the time of starting the shift operation in a reverse direction in the said 4th Embodiment.
  • FIG. 21 is a signal waveform diagram when ending the shift operation in the reverse direction in the fourth embodiment.
  • FIG. 18 is a circuit diagram showing a configuration of the unit circuit (a configuration of one stage of a shift register) in the fourth embodiment.
  • FIG. 21 is a signal waveform diagram for describing an operation of a unit circuit that needs to prevent a voltage drop at a first node when a shift operation in the forward direction is performed in the fourth embodiment.
  • FIG. 21 is a signal waveform diagram for describing an operation of a unit circuit that does not have to prevent a voltage drop at a first node when a shift operation in the forward direction is performed in the fourth embodiment.
  • FIG. 21 is a signal waveform diagram for describing an operation of a unit circuit that needs to prevent a voltage drop at a first node when a shift operation in the reverse direction is performed in the fourth embodiment.
  • FIG. 21 is a signal waveform diagram for describing an operation of a unit circuit that needs to prevent a voltage drop at a first node when a shift operation in the reverse direction is performed in the fourth embodiment.
  • FIG. 21 is a signal waveform diagram for describing an operation of a unit circuit that does not have to prevent a voltage drop at a first node when a shift operation in the reverse direction is performed in the fourth embodiment.
  • a signal waveform for describing an operation of a unit circuit which needs to prevent a voltage drop of a first node when a shift operation in a forward direction is performed.
  • a signal waveform for describing an operation of a unit circuit which does not have to prevent a voltage drop of a first node when a shift operation in a forward direction is performed.
  • FIG. 21 is a block diagram showing a configuration (first stage side configuration) of a shift register in a gate driver in a fifth embodiment. It is a block diagram which shows the structure (structure by the side of the last stage) of the shift register in the gate driver in the said 5th Embodiment.
  • FIG. 21 is a signal waveform diagram when ending the shift operation in the fifth embodiment.
  • FIG. 21 is a circuit diagram showing a configuration (a configuration of one stage of a shift register) of a unit circuit in the fifth embodiment.
  • FIG. 21 is a signal waveform diagram for describing an operation of a unit circuit required to prevent a voltage drop at a first node in the fifth embodiment.
  • FIG. 21 is a signal waveform diagram for describing an operation of a unit circuit that does not have to prevent a voltage drop at a first node in the fifth embodiment. It is a circuit diagram which shows an example of schematic structure of the unit circuit in the conventional shift register.
  • FIG. 16 is a signal waveform diagram for describing the operation of a halfway unit circuit before and after the shift operation stop period in the conventional example. It is a figure for demonstrating the malfunctioning of the shift register in a prior art example. It is a signal waveform diagram for demonstrating the malfunctioning of the shift register in a prior art example. It is a figure for demonstrating the invention disclosed by Japan Unexamined-Japanese-Patent No. 2014-182203.
  • FIG. 2 is a block diagram showing the overall configuration of the liquid crystal display device in all the embodiments.
  • the liquid crystal display device includes a timing controller 200, a source driver (video signal line drive circuit) 300, a gate driver (scanning signal line drive circuit) 400, and a display unit 500.
  • the gate driver 400 is formed in the liquid crystal panel 11 together with the display unit 500. That is, the gate driver 400 in the present embodiment is a monolithic gate driver.
  • the portion indicated by reference numeral 111 in FIG. 2 is a portion where only the TFT substrate (array substrate) exists, and the portion indicated by reference numeral 112 in FIG.
  • the TFT substrate 2 is the TFT substrate and the color filter substrate (A counter substrate) is a part bonded together.
  • the source driver 300 is mounted on the TFT substrate in the form of an IC.
  • the timing controller 200 is mounted on the control substrate 12 in the form of an IC.
  • the liquid crystal panel 11 and the control substrate 12 are connected via a flexible printed circuit (FPC) 13.
  • FPC flexible printed circuit
  • FIG. 3 is a circuit diagram showing the configuration of the pixel formation unit 5.
  • a thin film transistor which is a switching element in which the gate terminal is connected to the gate bus line GL passing the corresponding intersection and the source terminal is connected to the source bus line SL passing the intersection 50, the pixel electrode 51 connected to the drain terminal of the thin film transistor 50, the common electrode 54 and the auxiliary capacitance electrode 55 commonly provided to all the pixel formation portions 5, and the pixel electrode 51 and the common electrode 54.
  • a liquid crystal capacitance 52 to be formed and a storage capacitance 53 formed by the pixel electrode 51 and the storage capacitance electrode 55 are included.
  • the liquid crystal capacitance 52 and the auxiliary capacitance 53 constitute a pixel capacitance 56.
  • the configuration of the pixel formation unit 5 is not limited to the configuration shown in FIG. For example, a configuration in which the storage capacitance 53 and the storage capacitance electrode 55 are not provided may be employed.
  • the gate driver 400 is constituted by a shift register 401 having 1280 stages.
  • a pixel matrix of 1280 rows ⁇ 960 columns is formed in the display unit 500.
  • Each stage of the shift register 401 is provided to correspond to each row of the pixel matrix on a one-to-one basis. That is, the shift register 401 includes 1280 unit circuits 40 (1) to 40 (1280).
  • the arrangement of the gate driver 400 is not limited to the configuration shown in FIG.
  • the same gate driver (shift register) is disposed on both sides of the display unit 500 and the same gate bus line GL is simultaneously driven from both sides, or shift registers having 640 stages are disposed on both sides of the display unit 500.
  • a-Si TFT is adopted as the thin film transistor 50 in the display unit 500 and the thin film transistor in the unit circuit 40.
  • thin film transistors other than a-Si TFT may be adopted, and this will be described as a modified example.
  • the timing controller 200 receives an externally supplied image signal DAT and a timing signal group TG such as a horizontal synchronization signal or a vertical synchronization signal, and controls the digital video signal DV and the source control signal SCTL for controlling the operation of the source driver 300. , And outputs a gate control signal GCTL for controlling the operation of the gate driver 400.
  • the source control signal SCTL includes, for example, a source start pulse signal, a source clock signal, and a latch strobe signal.
  • the gate control signal GCTL includes, for example, a gate start pulse signal, a gate clock signal, a clear signal, and a charge supply control signal.
  • the source driver 300 receives the digital video signal DV and the source control signal SCTL sent from the timing controller 200 via the FPC 13 and applies driving video signals to the respective source bus lines SL.
  • the digital video signal DV indicating the voltage to be applied to each source bus line SL is sequentially held at the timing when the pulse of the source clock signal is generated.
  • the held digital video signal DV is converted into an analog voltage at the timing when the pulse of the latch strobe signal is generated.
  • the converted analog voltage is simultaneously applied to all the source bus lines SL as a drive video signal.
  • the gate driver 400 repeats application of an active scanning signal to each gate bus line GL based on one vertical scanning period based on the gate control signal GCTL sent from the timing controller 200 through the FPC 13 and the source driver 300. At this time, the shift register constituting the gate driver 400 stops the shift operation as appropriate. A detailed description of the gate driver 400 will be described later.
  • the gate low voltage VGL is also supplied to the gate driver 400 from a predetermined power supply circuit (not shown).
  • the driving video signal is applied to the source bus line SL and the scanning signal is applied to the gate bus line GL, whereby an image based on the image signal DAT sent from the outside is displayed on the display unit 500. Be done.
  • FIG. 1 is a schematic circuit diagram of a unit circuit 40 in all the embodiments.
  • the unit circuit 40 controls the output of the thin film transistor T8 functioning as a stabilization transistor for drawing the voltage of the first node NA to the gate low voltage VGL, and the output signal (scanning signal) Q (n) from the output terminal 49.
  • the functions of the thin film transistor T10 and the thin film transistor T13 are switched between when the shift operation in the forward direction is performed and when the shift operation in the reverse direction is performed.
  • the thin film transistor T10 functions as the output control node turn-off transistor and the thin film transistor T13 functions as the output control node turn-on transistor, and the shift operation in the reverse direction is performed.
  • the thin film transistor T10 functions as an output control node turn on transistor
  • the thin film transistor T13 functions as an output control node turn off transistor.
  • the stabilizing circuit 405 is not shown in detail.
  • Thin film transistors T8, T9, T10, T11, and T13, and capacitor C1 correspond to thin film transistors T95, T91, T94, T92, and T93, and capacitor C9, respectively, in the conventional configuration shown in FIG.
  • a first charge supply circuit 410 for supplying charges to the first node NA and a second for supplying charges to the second node NB.
  • the charge supply circuit 420 of FIG. The first charge supply circuit 410 supplies charge to the first node NA so that the voltage of the first node NA is maintained at a high level in the unit circuit 40 in the middle of the shift operation stop period.
  • the second charge supply circuit 420 supplies the charge to the second node NB so that the voltage of the second node NB is maintained at a high level in the unit circuits 40 of the other stages during the shift operation stop period.
  • the first charge supply circuit 410 and the second charge supply circuit 420 are configured as follows.
  • FIG. 5 to 7 are block diagrams showing the configuration of the shift register 401 in the gate driver 400 in the present embodiment.
  • 5 shows the configuration of the first stage side
  • FIG. 6 shows the configuration of the last stage side.
  • FIG. 7 shows a part of the configuration other than the first stage side and the last stage side ((n-1 ) Shows the configuration from the stage to the (n + 3) stage.
  • n is a number represented by “i + 1”, where i is a multiple of 4 of 4 or more and 1272 or less.
  • the gate clock signals GCK1 to GCK4 the gate start pulse signals GSP1 and GSP2, the clear signals CLR1 to CLR3 and the charge supply control signal VTP are used as gate control signals GCTL.
  • the high-level voltage of those signals is set to a gate high voltage (a voltage at a level which turns on the pixel TFT 50 connected to the gate bus line GL) VGH.
  • each stage each unit circuit 40 of the shift register 401
  • the signals applied to the input terminals of each stage (each unit circuit 40) of the shift register 401 are as follows (see FIG. 7).
  • gate clock signal GCK1 is applied as clock signal CK1
  • gate clock signal GCK2 is applied as clock signal CK2
  • gate clock signal GCK3 is applied as clock signal CK3
  • gate Clock signal GCK4 is applied as clock signal CK4.
  • gate clock signal GCK2 is applied as clock signal CK1
  • gate clock signal GCK3 is applied as clock signal CK2
  • gate clock signal GCK4 is applied as clock signal CK3.
  • the gate clock signal GCK1 is given as the clock signal CK4.
  • gate clock signal GCK3 is applied as clock signal CK1
  • gate clock signal GCK4 is applied as clock signal CK2
  • gate clock signal GCK1 is applied as clock signal CK3.
  • the gate clock signal GCK2 is given as the clock signal CK4.
  • gate clock signal GCK4 is applied as clock signal CK1
  • gate clock signal GCK1 is applied as clock signal CK2
  • gate clock signal GCK2 is applied as clock signal CK3.
  • the gate clock signal GCK3 is given as the clock signal CK4.
  • the gate clock signal GCK1 and the gate clock signal GCK3 are 180 degrees out of phase
  • the gate clock signal GCK2 and the gate clock signal GCK4 are 180 degrees out of phase
  • the phase of the gate clock signal GCK1 is a gate clock signal. It is 90 degrees ahead of the phase of GCK2 (see FIGS. 8 and 9).
  • the output signal Q (k-2) output from the unit circuit 40 (k-2) two stages before is a set signal
  • An output signal Q (k + 3) which is given as S and which is output from a unit circuit 40 (k + 3) three stages after is given as a reset signal R.
  • gate start pulse signal GSP1 is applied as set signal S for the first stage unit circuit 40 (1)
  • gate start pulse signal GSP2 is the set signal S for the second stage unit circuit 40 (2). (See FIG. 5).
  • the clear signal CLR1 is applied as the reset signal R for the 1278th unit circuit 40 (1278), and the clear signal CLR2 is applied as the reset signal R for the 1279th unit circuit 40 (1279).
  • clear signal CLR3 is applied as reset signal R (see FIG. 6).
  • the gate low voltage VGL and the charge supply control signal VTP are commonly applied to all the unit circuits 40 (1) to 40 (1280).
  • An output signal Q is output from an output terminal of each stage (each unit circuit 40) of the shift register 401.
  • the output signal Q (k) output from an arbitrary stage (here, the k-th stage) is applied as the scanning signal G (k) to the gate bus line GLk in the k-th row, and three stages as the reset signal R. It is applied to the previous unit circuit 40 (k-3) and to the unit circuit 40 (k + 2) two stages after as a set signal S.
  • the output signal Q output from the unit circuits 40 (1) to 40 (3) of the first to third stages is not given to any unit circuit 40 as the reset signal R, and the 1279 to 1280th stages.
  • the output signal Q output from each of the unit circuits 40 (1279) to 40 (1280) is not given to any of the unit circuits 40 as the set signal S (see FIGS. 5 and 6).
  • the pulse of the gate start pulse signal GSP1 as the set signal S is given to the unit circuit 40 (1) of the first stage.
  • the pulse of the gate start pulse signal GSP2 as the set signal S is applied to the unit circuit 40 (2) of the eye.
  • the shift pulse included in the output signal Q output from each unit circuit 40 is the unit circuit from the first unit circuit 40 (1) to the 1280th unit circuit 40 (1280) sequentially.
  • the output signal Q (scanning signal G) output from each unit circuit 40 sequentially becomes high level.
  • 1280 gate bus lines GL1 to GL1280 are sequentially selected.
  • the pulse of the clear signal CLR1 as the reset signal R is applied to the unit circuit 40 (1278) of the 1278th stage, and the unit circuit 40 (1279) of the 1279th stage is provided.
  • the pulse of the clear signal CLR2 as the reset signal R is applied, and the pulse of the clear signal CLR3 as the reset signal R is applied to the unit circuit 40 (1280) of the 1280th stage.
  • the output signal Q (scanning signal G) output from all the unit circuits 40 (1) to 40 (1280) becomes low level.
  • the shift register 401 stops the shift operation several times in each frame period.
  • the shift operation is stopped during the touch processing period.
  • FIG. 10 is a diagram for describing stop timing of the shift operation.
  • FIG. 10 shows an example in which the shift operation is stopped three times while scanning from the first row to the 1280th row is performed.
  • a period represented by an arrow with a symbol P1 is a period during which the shift operation is performed, and a period represented by an arrow with a symbol P2 is a shift operation stop period, and the arrow with a symbol P3 represents a table.
  • the period of time taken is the vertical retrace period. Note that depending on the resolution of the display unit 500, about 20 shift operation stop periods may be provided in one frame period.
  • FIG. 11 is a circuit diagram showing a configuration of the unit circuit 40 (a configuration of one stage of the shift register 401) in the present embodiment.
  • the unit circuit 40 includes thirteen thin film transistors T1 to T13 and one capacitor (capacitive element) C1. Further, the unit circuit 40 has seven input terminals 41 to 47 and one output terminal (output node) 49 in addition to the input terminal for the gate low voltage VGL.
  • reference numeral 41 is attached to an input terminal for receiving the clock signal CK1
  • reference numeral 42 is attached to an input terminal for receiving the clock signal CK2
  • reference numeral 43 is attached to an input terminal for receiving the clock signal CK3.
  • An input terminal for receiving CK4 is denoted by 44
  • an input terminal for receiving set signal S is denoted by 45
  • an input terminal for receiving reset signal R is denoted by 46
  • a charge supply control signal VTP is received.
  • Reference numeral 47 is attached to the input terminal.
  • the set signal S is supplied to both the gate terminal and drain terminal of the thin film transistor T1 and the gate terminal and drain terminal of the thin film transistor T13, in FIG. 11, the input terminal 45 for the set signal S is shown separately for convenience. It shows. The same applies to the input terminal 47 for the charge supply control signal VTP.
  • thin film transistors T2, T3, T8 and T12 constitute a stabilization circuit 405
  • thin film transistors T1 and T5 to T7 constitute a first charge supply circuit 410
  • thin film transistor T4 A second charge supply circuit 420 is configured.
  • the gate terminal of the thin film transistor T2, the source terminal of the thin film transistor T6, the drain terminal of the thin film transistor T8, the gate terminal of the thin film transistor T9, the drain terminal of the thin film transistor T10, the source terminal of the thin film transistor T13, and one end of the capacitor C1 are mutually connected via the first node NA. It is connected.
  • the drain terminal of the thin film transistor T2, the source terminal of the thin film transistor T3, the source terminal of the thin film transistor T4, the gate terminal of the thin film transistor T7, the gate terminal of the thin film transistor T8, and the drain terminal of the thin film transistor T12 are connected to each other via a second node NB.
  • the source terminal of the thin film transistor T1, the gate terminal of the thin film transistor T5, and the drain terminal of the thin film transistor T7 are connected to each other.
  • An area in which these are connected to one another is referred to as a "third node".
  • the third node is given the symbol NC.
  • the gate terminal and the drain terminal are connected to the input terminal 45 (that is, diode connection), and the source terminal is connected to the third node NC.
  • the gate terminal is connected to the first node NA
  • the drain terminal is connected to the second node NB
  • the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the gate terminal and the drain terminal are connected to the input terminal 44 (that is, diode connection), and the source terminal is connected to the second node NB.
  • the gate terminal and the drain terminal are connected to the input terminal 47 (that is, diode connection), and the source terminal is connected to the second node NB.
  • the thin film transistor T5 has a gate terminal connected to the third node NC, a drain terminal connected to the input terminal 47, and a source terminal connected to the drain terminal of the thin film transistor T6.
  • the thin film transistor T6 has a gate terminal connected to the input terminal 47, a drain terminal connected to the source terminal of the thin film transistor T5, and a source terminal connected to the first node NA.
  • the gate terminal is connected to the second node NB, the drain terminal is connected to the third node NC, and the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the gate terminal is connected to the second node NB, the drain terminal is connected to the first node NA, and the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the gate terminal is connected to the first node NA, the drain terminal is connected to the input terminal 41, and the source terminal is connected to the output terminal 49.
  • the gate terminal is connected to the input terminal 46, the drain terminal is connected to the first node NA, and the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the gate terminal is connected to the input terminal 43, the drain terminal is connected to the output terminal 49, and the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the gate terminal is connected to the input terminal 42, the drain terminal is connected to the second node NB, and the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the gate terminal and the drain terminal are connected to the input terminal 45 (that is, diode connection), and the source terminal is connected to the first node NA.
  • One end of the capacitor C1 is connected to the first node NA, and the other end is connected to the output terminal 49.
  • the thin film transistor T2 is set to a size sufficiently larger than the thin film transistor T3 and sufficiently larger than the thin film transistor T4.
  • the channel width is set to a large value and the channel length is set to a small value
  • the channel width is set to a small value and the channel length is set to a large value
  • the channel width is set to a small value and the channel length is set to a large value.
  • the thin film transistors T1 and T7 are set to relatively small sizes.
  • the thin film transistor T5 is set to a relatively large size.
  • the reason why the thin film transistor T5 is set to a relatively large size in this way is that the gate capacitance of the thin film transistor T5 becomes the capacitance of the third node NC and a sufficient charge supply capability to the first node NA is required. is there.
  • the thin film transistor T6 is set to a relatively large size.
  • the reason why the thin film transistor T6 is set to a relatively large size in this way is that a sufficient charge supply capability to the first node NA is required.
  • the size of the thin film transistor other than the thin film transistor described here is not particularly limited. The size is set optimally according to the role of each thin film transistor.
  • the thin film transistor T1 changes the voltage of the third node NC toward the high level when the set signal S is at the high level.
  • the thin film transistor T2 changes the voltage of the second node NB toward low level when the voltage of the first node NA is high level.
  • the thin film transistor T3 changes the voltage of the second node NB toward high level when the clock signal CK4 is high level.
  • the thin film transistor T4 supplies a charge to the second node NB when the charge supply control signal VTP is at a high level.
  • the thin film transistors T5 and T6 supply charges to the first node NA when the voltage of the charge supply control signal VTP is high.
  • the thin film transistor T7 changes the voltage of the third node NC toward low level when the voltage of the second node NB is high level.
  • the thin film transistor T8 changes the voltage of the first node NA toward low level when the voltage of the second node NB is high level.
  • the thin film transistor T9 applies the voltage of the clock signal CK1 to the output terminal 49 when the voltage of the first node NA is at the high level.
  • the thin film transistor T10 changes the voltage of the first node NA toward low level when the reset signal R is at high level.
  • the thin film transistor T11 changes the output signal Q (n) to low level when the clock signal CK3 is at high level.
  • the thin film transistor T12 changes the voltage of the second node NB toward low level when the clock signal CK2 is at high level.
  • the thin film transistor T13 changes the voltage of the first node NA toward high level when the set signal S is high level.
  • the capacitor C1 functions as a bootstrap capacitance for raising the voltage of the first node NA.
  • the charge supply control node turn-on transistor is realized by the thin film transistor T1
  • the second stabilized node turn-off transistor is realized by the thin film transistor T2
  • the stabilized node turn-on transistor is realized by the thin film transistor T3.
  • the stabilization charge supply control transistor is realized
  • the second charge supply control transistor is realized by the thin film transistor T5
  • the first charge supply control transistor is realized by the thin film transistor T6
  • the charge supply control node control transistor is realized by the thin film transistor T7.
  • a thin film transistor T8 realizes a stabilizing transistor
  • a thin film transistor T9 realizes an output control transistor.
  • a thin film transistor T10 realizes an output control node turn off transistor
  • a thin film transistor T11 realizes an output node turn off transistor
  • a thin film transistor T12 realizes a first stabilized node turn off transistor
  • a thin film transistor T13 realizes an output control node turn on transistor There is. Further, an output control node is realized by the first node NA, a stabilization node is realized by the second node NB, a charge supply control node is realized by the third node NC, and an output node is realized by the output terminal 49. .
  • the operation of the unit circuit 40 in the present embodiment will be described with reference to FIGS. 12 and 13.
  • the delay of the waveform is ignored.
  • the period from time t04 to time t05 is the shift operation stop period.
  • a unit circuit that needs to prevent the voltage drop at the first node NA that is, a unit circuit that is halfway in the shift operation stop period
  • a unit circuit that does not need to prevent the voltage drop at the first node NA The operation will be described by dividing it into (that is, a unit circuit which is not halfway in the shift operation stop period) 40.
  • the unit circuit 40 to be described is the nth unit circuit 40 (n) (see FIG. 7).
  • FIG. 12 is a signal waveform diagram for describing the operation of unit circuit 40 that needs to prevent the voltage drop at first node NA.
  • the set signal S is low level
  • the reset signal R is low level
  • the output signal Q (n) is low level
  • the voltage of the first node NA is low level
  • the voltage of the third node NC is low It has become a level.
  • the voltage of the second node NB high level and low level alternately appear based on the clock operation of the clock signal CK4 and the clock signal CK2.
  • the set signal S changes from the low level to the high level. Since the thin film transistor T13 is diode-connected as shown in FIG. 11, the thin film transistor T13 is turned on by the pulse of the set signal S, and the voltage of the first node NA rises. Similarly, since the thin film transistor T1 is diode-connected, the thin film transistor T1 is turned on by the pulse of the set signal S, and the voltage of the third node NC rises. Specifically, the voltage of the first node NA and the voltage of the third node NC are reduced to a level lower than the gate high voltage VGH by the threshold voltage Vth of the thin film transistor (hereinafter, this level is referred to as "VGH-Vth"). To rise.
  • the thin film transistors T2 and T9 are turned on.
  • the voltage of the second node NB is drawn to the gate low voltage VGL.
  • the thin film transistor T5 is turned on by the increase of the voltage of the third node NC.
  • the thin film transistor T9 is turned on, since the clock signal CK1 is at low level, the voltage of the output signal Q (n) (voltage of the output terminal 49) does not rise.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the clock signal CK4 changes from the low level to the high level. Since the thin film transistor T3 is diode-connected as shown in FIG. 11, the thin film transistor T3 is turned on when the clock signal CK4 changes from low level to high level. However, since the thin film transistor T2 is in the on state at this time and the size of the thin film transistor T2 is sufficiently larger than the size of the thin film transistor T3, the voltage of the second node NB is maintained at the low level.
  • the set signal S changes from high level to low level.
  • the thin film transistors T1 and T13 are turned off.
  • the clock signal CK3 changes from high level to low level.
  • the thin film transistor T11 is turned off.
  • the clock operation of all clock signals is stopped, and the shift operation stop period starts.
  • the charge supply control signal VTP changes from the low level to the high level.
  • the thin film transistor T6 is turned on.
  • the voltage of the third node NC further increases due to the presence of parasitic capacitance between the gate and the drain and between the gate and the source of the thin film transistor T5. From the above, charge is supplied from the input terminal 47 to the first node NA via the thin film transistors T5 and T6 so that the voltage of the first node NA is maintained at a sufficiently high level.
  • the first node NA when the voltage of the first node NA becomes less than or equal to "VGH-Vth", charge is supplied to the first node NA such that the voltage of the first node NA is maintained at "VGH-Vth". .
  • the first node NA is The voltage is maintained at a high level. Since the voltage of the second node NB is low and the reset signal R is low during the shift operation stop period, the thin film transistors T8 and T10 are turned on to lower the voltage of the first node NA. There is nothing to do.
  • the thin film transistor T4 is also turned on by the change of the charge supply control signal VTP from the low level to the high level. However, since the thin film transistor T2 is in the on state at this time and the size of the thin film transistor T2 is sufficiently larger than the size of the thin film transistor T4, the voltage of the second node NB is maintained at the low level. Thus, the function of the second charge supply circuit 420 is invalidated in the halfway unit circuit 40.
  • the shift operation stop period ends and the clock operation of the clock signal is resumed. Specifically, at time t05, the clock signal CK1 changes from the low level to the high level. At this time, since the thin film transistor T9 is in the on state, the voltage of the output terminal 49 rises as the voltage of the input terminal 41 rises. Here, as shown in FIG. 11, since the capacitor C1 is provided between the first node NA and the output terminal 49, the voltage of the first node NA also rises with the rise of the voltage of the output terminal 49 (first node NA is bootstrapped).
  • the gate bus line GLn connected to the unit circuit 40 (n) is selected.
  • the voltage of the second node NB is low and the reset signal R is low. Therefore, the thin film transistors T8 and T10 are maintained in the off state. Therefore, the voltage of the first node NA does not decrease during this period.
  • the clock signal CK3 is at low level. Therefore, the thin film transistor T11 is maintained in the off state. Therefore, the voltage of the output signal Q (n) (voltage of the output terminal 49) does not decrease during this period.
  • the charge supply control signal VTP changes from the high level to the low level.
  • the thin film transistor T6 is turned off.
  • the supply of the charge from the input terminal 47 to the first node NA is stopped.
  • the voltage at the third node NC decreases via the parasitic capacitance between the gate and the drain and between the gate and the source of the thin film transistor T5.
  • the clock signal CK2 changes from the low level to the high level. Thereby, the thin film transistor T12 is turned on, and the voltage of the second node NB is drawn to the gate low voltage VGL.
  • the clock signal CK1 changes from the high level to the low level.
  • the voltage of the output terminal 49 decreases with the decrease of the voltage of the input terminal 41.
  • the voltage at the first node NA also decreases via the capacitor C1.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on. From the above, the voltage of the output signal Q (n) becomes low level.
  • the reset signal R changes from low level to high level.
  • the thin film transistor T10 is turned on.
  • the clock signal CK4 changes from the low level to the high level.
  • the thin film transistor T3 is turned on, and the voltage of the second node NB becomes high.
  • the thin film transistors T7 and T8 are turned on by the high level of the voltage of the second node NB. As described above, when the thin film transistors T8 and T10 are turned on, the voltage of the first node NA becomes low. In addition, the thin film transistor T7 is turned on to turn the voltage of the third node NC to the low level.
  • the voltage of the first node NA is maintained at a high level throughout the shift operation stop period, and when the shift operation stop period ends, the unit circuit The shift operation resumes normally from 40.
  • FIG. 13 is a signal waveform diagram for describing the operation of unit circuit 40 in which it is not necessary to prevent the voltage drop at first node NA.
  • the set signal S is low level
  • the reset signal R is low level
  • the output signal Q (n) is low level
  • the voltage of the first node NA is low level
  • the voltage of the third node NC is low It has become a level.
  • the voltage of the second node NB high level and low level alternately appear based on the clock operation of the clock signal CK4 and the clock signal CK2.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the clock signal CK4 changes from the low level to the high level. Since the thin film transistor T3 is diode-connected as shown in FIG. 11, the thin film transistor T3 is turned on when the clock signal CK4 changes from low level to high level. As a result, the voltage of the second node NB becomes high level, and the thin film transistors T7 and T8 are turned on. By turning on the thin film transistor T7, the voltage of the third node NC is drawn to the gate low voltage VGL. By turning on the thin film transistor T8, the voltage of the first node NA is drawn to the gate low voltage VGL.
  • the clock signal CK3 changes from high level to low level.
  • the thin film transistor T11 is turned off.
  • the clock operation of all clock signals is stopped, and the shift operation stop period starts.
  • the charge supply control signal VTP changes from the low level to the high level.
  • the thin film transistor T4 is turned on, and charge is supplied from the input terminal 47 to the second node NB.
  • the voltage of the second node NB is high throughout the shift operation stop period. It is maintained at a level (a level lower than the gate high voltage VGH by the threshold voltage Vth of the thin film transistor). That is, the thin film transistors T7 and T8 are maintained in the on state throughout the shift operation stop period.
  • the voltages of the first node NA and the third node NC are drawn to the gate low voltage VGL through the shift operation stop period.
  • the thin film transistor T5 is maintained in the off state. Therefore, unlike the unit circuit (the unit circuit which needs to prevent the voltage drop at the first node) 40 in the middle, the charge is supplied from the input terminal 47 to the first node NA during the shift operation period. There is no. Thus, the function of the first charge supply circuit 410 is invalidated in the unit circuit 40 which is not halfway.
  • the shift operation stop period ends and the clock operation of the clock signal is resumed.
  • the charge supply control signal VTP changes from the high level to the low level.
  • the thin film transistor T4 is turned off. From the above, the supply of the charge from the input terminal 47 to the second node NB is stopped.
  • the clock signal CK2 changes from the low level to the high level.
  • the thin film transistor T12 is turned on, and the voltage of the second node NB becomes low.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the clock signal CK4 changes from the low level to the high level.
  • the thin film transistor T3 is turned on, and the voltage of the second node NB becomes high.
  • the thin film transistors T7 and T8 are turned on by the high level of the voltage of the second node NB.
  • the thin film transistor T7 is turned on to pull the voltage of the third node NC to the gate low voltage VGL, and the thin film transistor T8 is turned on to pull the voltage of the first node NA to the gate low voltage VGL.
  • the voltage of the second node NB is maintained at a high level throughout the shift operation stop period, whereby the thin film transistors T8 and T7 are formed. It is kept on. Therefore, the voltage of the first node NA is maintained at low level throughout the shift operation stop period.
  • the unit circuit 40 constituting the shift register 401 is provided with the first charge supply circuit 410 for supplying charges to the first node NA and the first for supplying charges to the second node NB.
  • a second charge supply circuit 420 is provided. Then, during the shift operation stop period, the first charge supply circuit 410 effectively functions only in the halfway unit circuit 40, and the second charge supply circuit 420 is other than the halfway unit circuit 40. Function in the unit circuit 40 of FIG. For this reason, in the unit circuit 40 which is in the middle, the voltage of the first node NA is maintained at a sufficiently high level during the shift operation stop period, even if off-leakage occurs in the thin film transistor.
  • the voltage of the second node NB is maintained at the high level throughout the shift operation stop period, and the thin film transistors T8 and T7 are maintained in the on state.
  • the voltage of NA is maintained at low level.
  • all the unit circuits 40 in the shift register 401 have the same configuration, unlike the configuration disclosed in Japanese Unexamined Patent Publication No. 2014-182203 or International Publication 2017/006815 pamphlet. ing. Therefore, it becomes possible to stop the shift operation at any stage.
  • the characteristic shift of the buffer transistor thin film transistor T9 in FIG.
  • the shape of the waveform of the output signal output from the unit circuit which may be halfway and the shape of the waveform of the output signal which is output from the unit circuit which is not halfway may be different, and an abnormal display may occur.
  • the shift operation can be stopped at any stage, occurrence of a large characteristic shift of the buffer transistor at a particular stage can be achieved by appropriately changing the halfway unit circuit. Is prevented.
  • the shift register 401 that can suppress the occurrence of malfunction due to off leak in the thin film transistor and can stop the shift operation in any stage. .
  • the a-Si TFT is adopted as the thin film transistor 50 in the display unit 500 and the thin film transistor in the gate driver 400.
  • an oxide semiconductor TFT (a thin film transistor having a semiconductor layer formed of an oxide semiconductor) may be employed as the thin film transistor in the display portion 500 and the thin film transistor in the gate driver 400.
  • a thin film transistor (IGZO-TFT) including an oxide semiconductor layer containing an In—Ga—Zn—O-based semiconductor can be given.
  • an oxide semiconductor TFT such as an IGZO-TFT can be adopted in this manner.
  • the IGZO-TFT has a smaller off-leakage as compared to the a-Si TFT, when the IGZO-TFT is employed as the thin film transistor in the gate driver 400, a malfunction due to the off-leakage is less likely to occur.
  • the shift operation stop period is set to a long period, for example, about 500 ⁇ s, even if the IGZO-TFT is adopted, a malfunction due to the off leak may occur.
  • the shift operation stop period is significantly long. Even if it is set to, it is possible to suppress the occurrence of a malfunction due to the off leak.
  • the oxide semiconductor has high electron mobility
  • the oxide semiconductor TFT such as IGZO-TFT
  • miniaturization of the TFT (switching element) becomes possible, and high definition, high aperture ratio, narrow frame formation It is advantageous in terms of
  • the off leak is small, it is advantageous in reducing power consumption.
  • an oxide semiconductor TFT for the pixel TFT 50 the voltage holding ratio of the pixel can be enhanced.
  • the thin film transistors T1 and T13 have a diode connection configuration.
  • the present invention is not limited to this, and a signal other than the set signal S may be given to the drain terminals of the thin film transistors T1 and T13.
  • a signal that is maintained at a high level during a period other than the shift operation stop period and is maintained at a low level during the shift operation stop period may be provided to the drain terminals of the thin film transistors T1 and T13.
  • Second embodiment> The second embodiment will be described. The differences from the first embodiment will be mainly described. The configuration and operation of the shift register 401 in the gate driver 400 are similar to those of the first embodiment (see FIGS. 5 to 10).
  • FIG. 14 is a circuit diagram showing a configuration of the unit circuit 40 (a configuration of one stage of the shift register 401) in the present embodiment.
  • the configuration of the first charge supply circuit 410 is different from that of the first embodiment.
  • the configuration of the thin film transistors T1 and T7 is different from that of the first embodiment.
  • the gate terminal is connected to the input terminal 45, the drain terminal is connected to the first node NA, and the source terminal is connected to the third node NC.
  • the gate terminal is connected to the second node NB, the drain terminal is connected to the third node NC, and the source terminal is connected to the first node NA.
  • ⁇ 2.2 Operation of unit circuit> The operation of a unit circuit (a unit circuit interrupted halfway in the shift operation stop period) 40 which needs to prevent the voltage drop of the first node NA will be described with reference to FIG.
  • the period before time t01 is similar to that of the first embodiment.
  • the set signal S changes from the low level to the high level.
  • the thin film transistors T1 and T13 are turned on.
  • the voltage of the first node NA rises.
  • charge is supplied from the first node NA to the third node NC via the thin film transistor T1 that has been turned on, and the voltage of the third node NC rises.
  • the period from time t04 to time t07 is the same as that of the first embodiment.
  • the reset signal R changes from the low level to the high level
  • the clock signal CK4 changes from the low level to the high level
  • the thin film transistors T7, T8, and T10 is turned on.
  • the voltage of the first node NA becomes low. That is, the voltage applied to the source terminal of the thin film transistor T7 becomes low level. Therefore, as described above, when the thin film transistor T7 is turned on, the voltage of the third node NC becomes low level.
  • the operation similar to that of the first embodiment is performed for all unit circuits (unit circuits that are not interrupted during the shift operation stop period) 40 that does not need to prevent the voltage drop of the first node NA. To be done.
  • the drain terminal of the thin film transistor T1 and the source terminal of the thin film transistor T7 are connected to the first node NA.
  • the voltage of the third node NC is to be maintained at a high level
  • the voltage of the first node NA is also maintained at a high level.
  • the voltage of the third node NC is maintained at a sufficiently high level even if off-leakage occurs in the thin film transistors T1 and T7. This makes it possible to more reliably maintain the voltage of the first node NA at a high level throughout the shift operation stop period.
  • the occurrence of the malfunction due to the off leak in the thin film transistor is more effectively suppressed.
  • abnormal operation may occur if the off-leakage in the reverse bias state (the state in which the drain voltage and the source voltage are high and the gate voltage is low) of the thin film transistors T1 and T7 is large. Specifically, after the voltage of the third node NC is raised by the charge supply control signal VTP becoming high level at time t04 (see FIG. 12) in the unit circuit 40 in the middle, the off leak in the thin film transistors T1 and T7 causes the When the voltage of the third node NC becomes equal to the voltage of the first node NA, the thin film transistor T5 is not turned on sufficiently, and the supply of charge from the input terminal 47 to the first node NA is stopped.
  • the voltage of the first node NA can not be maintained at a sufficiently high level. Therefore, as described above, in order to reduce the off leak in the thin film transistors T1 and T7, their sizes are preferably set to relatively small sizes. However, the size of the third node NC needs to be set to such an extent that charging and discharging can be performed within a predetermined period.
  • Third embodiment The third embodiment will be described. The differences from the first embodiment will be mainly described. The configuration and operation of the shift register 401 in the gate driver 400 are similar to those of the first embodiment (see FIGS. 5 to 10).
  • FIG. 15 is a circuit diagram showing a configuration of the unit circuit 40 (a configuration of one stage of the shift register 401) in the present embodiment.
  • the configuration of the first charge supply circuit 410 is different from that of the first embodiment.
  • the capacitor C2 is provided between the input terminal 47 and the third node NC.
  • the voltage of the third node NC is sufficiently increased, whereby the charge is surely and sufficiently supplied from the input terminal 47 to the first node NA.
  • the period after time t05 is the same as that of the first embodiment.
  • the operation similar to that of the first embodiment is performed for all unit circuits (unit circuits that are not interrupted during the shift operation stop period) 40 that does not need to prevent the voltage drop of the first node NA. To be done.
  • the first charge supply circuit 410 is provided with the capacitor C2 of which one end is connected to the input terminal 47 and the other end is connected to the third node NC. Therefore, when the charge supply control signal VTP changes from low level to high level at time t04 (see FIG. 12) in the halfway unit circuit 40, the voltage of the third node NC is effectively increased, and the input terminal A charge is reliably and sufficiently supplied from the node 47 to the first node NA. As described above, compared to the first embodiment, the occurrence of the malfunction due to the off leak in the thin film transistor is more effectively suppressed.
  • FIGS. 17 to 19 are block diagrams showing the configuration of the shift register 401 in the gate driver 400 in the present embodiment. Note that FIG. 17 shows the configuration of the first stage side (GL1 side), and FIG. 18 shows the configuration of the last stage side (GL1280 side), and FIG. 19 shows one other than the first stage side and the last stage side. The configuration of the part (configuration from the (n-1) th stage to the (n + 3) th stage) is shown.
  • gate clock signals GCK1 to GCK4 from the timing controller 200 to the gate driver 400, gate clock signals GCK1 to GCK4, first stage control signals SA1 and SA2, last stage control signals SZ1 and SZ2, shift direction control signals as gate control signals GCTL. UD, UDB, and charge supply control signal VTP are provided.
  • the first control signals SA1 and SA2 function as gate start pulse signals
  • the last control signals SZ1 and SZ2 function as clear signals.
  • the final stage side control signals SZ1 and SZ2 function as gate start pulse signals
  • the first stage side control signals SA1 and SA2 function as clear signals.
  • the signals applied to the input terminals of each stage (each unit circuit 40) of the shift register 401 are as follows (see FIG. 19).
  • the gate clock signal GCK1 is applied as the clock signal CK1 and the gate clock signal GCK3 is applied as the clock signal CK3 for the nth unit circuit 40 (n).
  • gate clock signal GCK2 is applied as clock signal CK1
  • gate clock signal GCK4 is applied as clock signal CK3.
  • gate clock signal GCK3 is applied as clock signal CK1
  • gate clock signal GCK1 is applied as clock signal CK3.
  • gate clock signal GCK4 is applied as clock signal CK1
  • gate clock signal GCK2 is applied as clock signal CK3.
  • Such a configuration is repeated every four stages of all the stages of the shift register 401.
  • the gate clock signal GCK1 and the gate clock signal GCK3 are 180 degrees out of phase
  • the gate clock signal GCK2 and the gate clock signal GCK4 are 180 degrees out of phase (see FIGS. 20 to 23).
  • the phase of the gate clock signal GCK1 leads the phase of the gate clock signal GCK2 by 90 degrees (see FIGS. 20 and 21), and the shift in the reverse direction is performed.
  • the phase of the gate clock signal GCK1 is 90 degrees behind the phase of the gate clock signal GCK2 (see FIGS. 22 and 23).
  • the output signal Q (k-2) output from the unit circuit 40 (k-2) two stages before is a unit circuit
  • An output signal Q (k + 2) which is given as the control signal ST1 and which is outputted from the unit circuit 40 (k + 2) two stages after is given as the unit circuit control signal ST2.
  • the first stage side control signal SA1 is given as a unit circuit control signal ST1
  • the first stage side control signal SA2 is a unit It is applied as a circuit control signal ST1 (see FIG. 17).
  • the final stage side control signal SZ1 is applied as a unit circuit control signal ST2 for the 1279th stage unit circuit 40 (1279), and the final stage side control signal SZ2 is provided for the 1280th stage unit circuit 40 (1280). Is given as a unit circuit control signal ST2 (see FIG. 18).
  • the unit circuit control signal ST1 functions as the set signal S in the first embodiment, and the unit circuit control signal ST2 is reset in the first embodiment. It functions as a signal R.
  • the unit circuit control signal ST2 functions as the set signal S in the first embodiment, and the unit circuit control signal ST1 is reset in the first embodiment. It functions as a signal R.
  • the gate low voltage VGL, the charge supply control signal VTP, the shift direction control signal UD, and the shift direction control signal UDB are commonly applied to all the unit circuits 40 (1) to 40 (1280).
  • An output signal Q is output from an output terminal of each stage (each unit circuit 40) of the shift register 401.
  • An output signal Q (k) output from an arbitrary stage (here, the k-th stage) is applied as the scanning signal G (k) to the gate bus line GLk in the k-th row, and as a unit circuit control signal ST2. While being applied to the unit circuit 40 (k-2) two stages earlier, it is applied to the unit circuit 40 (k + 2) two stages after as a unit circuit control signal ST1.
  • output signal Q output from unit circuits 40 (1) to 40 (2) in the first or second stage is not given to any unit circuit 40 as unit circuit control signal ST2, and 1279 to 1280.
  • the output signal Q output from the stage unit circuits 40 (1279) to 40 (1280) is not applied to any unit circuit 40 as a unit circuit control signal ST1 (see FIGS. 17 and 18). .
  • the shift direction control signal UD is maintained at the high level, and the shift direction control signal UDB is maintained at the low level.
  • the pulse of the first stage side control signal SA1 as the unit circuit control signal ST1 is given to the first stage unit circuit 40 (1), and the second stage The pulse of the first-stage control signal SA2 as the unit circuit control signal ST1 is given to the unit circuit 40 (2).
  • the first stage control signals SA1 and SA2 function as gate start pulse signals.
  • the pulse of the final stage side control signal SZ1 as the unit circuit control signal ST2 is given to the unit circuit 40 (1279) of the 1279th stage, and 1280 stages
  • the pulse of the final stage side control signal SZ2 as the unit circuit control signal ST2 is given to the unit circuit 40 (1280) of the eye.
  • the final stage side control signals SZ1 and SZ2 function as clear signals.
  • the output signal Q (scanning signal G) output from all the unit circuits 40 (1) to 40 (1280) becomes low level.
  • the shift direction control signal UD is maintained at the low level, and the shift direction control signal UDB is maintained at the high level.
  • the pulse of the final stage side control signal SZ2 as the unit circuit control signal ST2 is given to the unit circuit 40 (1280) of the 1280th stage.
  • the pulse of the final stage side control signal SZ1 as the unit circuit control signal ST2 is given to the unit circuit 40 (1279) of the eye.
  • the final stage side control signals SZ1 and SZ2 function as gate start pulse signals.
  • the shift pulse included in the output signal Q output from each unit circuit 40 is the unit circuit from the unit circuit 40 (1280) of the 1280th stage to the first unit circuit. 40 (1) are sequentially transferred.
  • the pulse of the first-stage control signal SA2 as the unit circuit control signal ST1 is given to the second-stage unit circuit 40 (2).
  • the pulse of the first-stage control signal SA1 as the unit circuit control signal ST1 is given to the unit circuit 40 (1).
  • the first-stage control signals SA1 and SA2 function as clear signals.
  • the output signal Q (scanning signal G) output from all the unit circuits 40 (1) to 40 (1280) becomes low level.
  • FIG. 24 is a circuit diagram showing a configuration of the unit circuit 40 (a configuration of one stage of the shift register 401) in the present embodiment.
  • the unit circuit 40 includes fourteen thin film transistors T1 to T14 and one capacitor (capacitive element) C1.
  • the unit circuit 40 also includes seven input terminals 41, 43, 45 to 47, 48 (1), 48 (2), and one output terminal (output node 49).
  • An input terminal for receiving the unit circuit control signal ST1 is denoted by 45
  • an input terminal for receiving the unit circuit control signal ST2 is denoted by 46
  • an input terminal for receiving the shift direction control signal UD is denoted by 48 (1).
  • the input terminal for receiving the shift direction control signal UDB is attached with the reference numeral 48 (2).
  • the first charge supply circuit 410 is configured of thin film transistors T1, T5 to T7, and T14.
  • the thin film transistor T14 is added to the configuration of the first embodiment (see FIG. 11) in this example, but the configuration of the second embodiment (see FIG. 14) or the third embodiment A configuration in which the thin film transistor T14 is added to the configuration (see FIG. 15) can also be adopted.
  • the source terminal of the thin film transistor T1, the gate terminal of the thin film transistor T5, the drain terminal of the thin film transistor T7, and the drain terminal of the thin film transistor T14 are connected to one another via a third node NC.
  • the gate terminal is connected to the input terminal 45, the drain terminal is connected to the input terminal 48 (1), and the source terminal is connected to the third node NC.
  • the thin film transistor T10 has a gate terminal connected to the input terminal 46, a drain terminal connected to the first node NA, and a source terminal connected to the input terminal 48 (2).
  • the thin film transistor T13 has a gate terminal connected to the input terminal 45, a drain terminal connected to the input terminal 48 (1), and a source terminal connected to the first node NA.
  • the gate terminal is connected to the input terminal 46, the drain terminal is connected to the third node NC, and the source terminal is connected to the input terminal 48 (2).
  • the gate terminal of the thin film transistor T3 is connected to the input terminal 43 that receives the clock signal CK3
  • the gate terminal of the thin film transistor T12 is connected to the input terminal 41 that receives the clock signal CK1.
  • the thin film transistor T14 is set to a relatively small size.
  • the channel width is set to a small value and the channel length is set to a large value so as to reduce the off-leakage of the thin film transistor T14.
  • the thin film transistors other than the thin film transistor T14 are the same as those in the first embodiment.
  • the thin film transistor T1 applies the voltage of the shift direction control signal UD to the third node NC when the unit circuit control signal ST1 is at high level. More specifically, the thin film transistor T1 changes the voltage of the third node NC toward the high level when the unit circuit control signal ST1 is at the high level when the shift operation in the forward direction is performed. When the shift operation in the reverse direction is being performed, the voltage of the third node NC is changed toward the low level when the unit circuit control signal ST1 is at the high level.
  • the thin film transistor T10 applies the voltage of the shift direction control signal UDB to the first node NA when the unit circuit control signal ST2 is at the high level.
  • the thin film transistor T10 changes the voltage of the first node NA toward the low level when the unit circuit control signal ST2 is at the high level.
  • the voltage of the first node NA is changed toward the high level when the unit circuit control signal ST2 is at the high level.
  • the thin film transistor T13 applies the voltage of the shift direction control signal UD to the first node NA when the unit circuit control signal ST1 is at high level. More specifically, when the shift operation in the forward direction is performed, the thin film transistor T13 changes the voltage of the first node NA toward the high level when the unit circuit control signal ST1 is at the high level.
  • the thin film transistor T14 supplies the voltage of the shift direction control signal UDB to the third node NC when the unit circuit control signal ST2 is at the high level. More specifically, when the shift operation in the forward direction is performed, the thin film transistor T14 changes the voltage of the third node NC toward the low level when the unit circuit control signal ST2 is at the high level. When the shift operation in the reverse direction is being performed, the voltage of the third node NC is changed toward the high level when the unit circuit control signal ST2 is at the high level.
  • the functions of the thin film transistor T10 and the thin film transistor T13 are switched and the functions of the thin film transistor T1 and the thin film transistor T14 are switched between when the shift operation in the forward direction is performed and when the shift operation in the reverse direction is performed.
  • the charge supply control node turn-on transistor is realized by the thin film transistor T1
  • the output control node turn-off transistor is realized by the thin film transistor T10
  • the output control node is realized by the thin film transistor T13.
  • a turn-on transistor is realized
  • a thin film transistor T14 realizes a charge supply control node turn-off transistor.
  • FIGS. 25 and 26 are signal waveform diagrams when the shift direction is the forward direction
  • FIGS. 27 and 28 are signal waveform diagrams when the shift direction is the reverse direction.
  • FIG. 25 is a signal waveform diagram for describing an operation of a unit circuit (a unit circuit in the middle of a shift operation stop period) 40 which needs to prevent a voltage drop at the first node NA.
  • the unit circuit control signal ST1 is low level
  • the unit circuit control signal ST2 is low level
  • the output signal Q (n) is low level
  • the voltage of the first node NA is low level
  • the third node NC Voltage is low.
  • the voltage of the second node NB high level and low level alternately appear based on the clock operation of the clock signal CK3 and the clock signal CK1.
  • the unit circuit control signal ST1 changes from the low level to the high level.
  • the thin film transistors T1 and T13 are turned on.
  • the shift direction control signal UD is at the high level
  • the voltage of the third node NC and the voltage of the first node NA rise.
  • the thin film transistor T5 is turned on.
  • the thin film transistors T2 and T9 are turned on by the increase of the voltage of the first node NA.
  • the voltage of the second node NB is drawn to the gate low voltage VGL.
  • the thin film transistor T9 is turned on, since the clock signal CK1 is at low level, the voltage of the output signal Q (n) (voltage of the output terminal 49) does not rise.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the thin film transistor T3 is also turned on by the change of the clock signal CK3 from low level to high level, but the thin film transistor T2 is in the on state and the size of the thin film transistor T2 is sufficiently larger than the size of the thin film transistor T3.
  • the voltage of the second node NB is maintained at low level.
  • the unit circuit control signal ST1 changes from high level to low level.
  • the thin film transistors T1 and T13 are turned off.
  • the clock signal CK3 changes from the high level to the low level.
  • the thin film transistors T3 and T11 are turned off.
  • the clock operation of all clock signals is stopped, and the shift operation stop period starts.
  • the charge supply control signal VTP changes from the low level to the high level.
  • the thin film transistor T6 is turned on.
  • the voltage of the third node NC further increases due to the presence of parasitic capacitance between the gate and the drain and between the gate and the source of the thin film transistor T5. From the above, charge is supplied from the input terminal 47 to the first node NA via the thin film transistors T5 and T6 so that the voltage of the first node NA is maintained at a sufficiently high level.
  • the voltage of the first node NA is high throughout the shift operation stop period. Maintained at the level. Since the voltage of the second node NB is at the low level and the unit circuit control signal ST2 is at the low level during the shift operation stop period, the thin film transistors T8 and T10 are turned on to cause the voltage of the first node NA. There will be no decline.
  • the thin film transistor T4 is also turned on by the change of the charge supply control signal VTP from the low level to the high level. However, since the thin film transistor T2 is in the on state at this time and the size of the thin film transistor T2 is sufficiently larger than the size of the thin film transistor T4, the voltage of the second node NB is maintained at the low level. Thus, the function of the second charge supply circuit 420 is invalidated in the halfway unit circuit 40.
  • the shift operation stop period ends and the clock operation of the clock signal is resumed. Specifically, at time t15, the clock signal CK1 changes from the low level to the high level. At this time, since the thin film transistor T9 is in the on state, the voltage of the output terminal 49 rises as the voltage of the input terminal 41 rises. Here, as shown in FIG. 24, since the capacitor C1 is provided between the first node NA and the output terminal 49, the voltage of the first node NA rises with the rise of the voltage of the output terminal 49 (first node NA is bootstrapped).
  • the gate terminal of the thin film transistor T9 As a result, a large voltage is applied to the gate terminal of the thin film transistor T9, and the voltage (voltage of the output terminal 49) of the output signal Q (n) rises to the high level voltage of the clock signal CK1.
  • the gate bus line GLn connected to the unit circuit 40 (n) is selected.
  • the thin film transistor T12 is turned on by the change of the clock signal CK1 from the low level to the high level. Thereby, the voltage of the second node NB is drawn to the gate low voltage VGL. In the period from time t15 to time t17, the voltage of the second node NB is at low level, and the unit circuit control signal ST2 is at low level. Therefore, the thin film transistors T8 and T10 are maintained in the off state.
  • the voltage of the first node NA does not decrease during this period. Further, in the period from time t15 to time t17, the clock signal CK3 is at the low level. Therefore, the thin film transistor T11 is maintained in the off state. Therefore, the voltage of the output signal Q (n) (voltage of the output terminal 49) does not decrease during this period.
  • the charge supply control signal VTP changes from the high level to the low level.
  • the thin film transistor T6 is turned off.
  • the supply of the charge from the input terminal 47 to the first node NA is stopped.
  • the voltage at the third node NC decreases via the parasitic capacitance between the gate and the drain and between the gate and the source of the thin film transistor T5.
  • the clock signal CK1 changes from high level to low level.
  • the voltage of the output terminal 49 decreases with the decrease of the voltage of the input terminal 41.
  • the voltage at the first node NA also decreases via the capacitor C1.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on. From the above, the voltage of the output signal Q (n) becomes low level.
  • the thin film transistor T3 is turned on by the change of the clock signal CK3 from the low level to the high level as described above.
  • the voltage of the second node NB becomes high level, and the thin film transistors T7 and T8 are turned on.
  • the unit circuit control signal ST2 changes from the low level to the high level.
  • the thin film transistors T10 and T14 are turned on.
  • the thin film transistors T8 and T10 are turned on, the voltage of the first node NA becomes low.
  • the thin film transistors T7 and T14 are turned on, whereby the voltage of the third node NC becomes low.
  • the voltage of the first node NA is maintained at a high level throughout the shift operation stop period, and when the shift operation stop period ends, the unit circuit The shift operation resumes normally from 40.
  • FIG. 26 is a signal waveform diagram for describing the operation of a unit circuit (unit circuit not in a halfway stage in the shift operation stop period) 40 which does not have to prevent a voltage drop at the first node NA.
  • the unit circuit control signal ST1 is low level
  • the unit circuit control signal ST2 is low level
  • the output signal Q (n) is low level
  • the voltage of the first node NA is low level
  • the third node NC Voltage is low.
  • the voltage of the second node NB high level and low level alternately appear based on the clock operation of the clock signal CK3 and the clock signal CK1.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistors T3 and T11 are turned on.
  • the voltage of the second node NB becomes high.
  • the thin film transistors T7 and T8 are turned on.
  • the thin film transistor T7 is turned on to pull the voltage of the third node NC to the gate low voltage VGL
  • the thin film transistor T8 is turned on to pull the voltage of the first node NA to the gate low voltage VGL.
  • the voltage of the output signal Q (n) (the voltage of the output terminal 49) is drawn to the gate low voltage VGL.
  • the clock signal CK3 changes from the high level to the low level.
  • the thin film transistors T3 and T11 are turned off.
  • the clock operation of all clock signals is stopped, and the shift operation stop period starts.
  • the charge supply control signal VTP changes from the low level to the high level.
  • the thin film transistor T4 is turned on, and charge is supplied from the input terminal 47 to the second node NB.
  • the voltage of the second node NB is high throughout the shift operation stop period. It is maintained at a level (a level lower than the gate high voltage VGH by the threshold voltage Vth of the thin film transistor). That is, the thin film transistors T7 and T8 are maintained in the on state throughout the shift operation stop period.
  • the voltages of the first node NA and the third node NC are drawn to the gate low voltage VGL through the shift operation stop period.
  • the thin film transistor T5 is maintained in the off state. Therefore, unlike the unit circuit 40 which needs to prevent the voltage drop of the first node, the charge is not supplied from the input terminal 47 to the first node NA during the shift operation.
  • the shift operation stop period ends and the clock operation of the clock signal is resumed.
  • the charge supply control signal VTP changes from the high level to the low level.
  • the thin film transistor T4 is turned off. From the above, the supply of the charge from the input terminal 47 to the second node NB is stopped.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the thin film transistor T3 is turned on by the change of the clock signal CK3 from the low level to the high level as described above. As a result, the voltage of the second node NB becomes high level, and the thin film transistors T7 and T8 are turned on.
  • the thin film transistor T7 is turned on to pull the voltage of the third node NC to the gate low voltage VGL, and the thin film transistor T8 is turned on to pull the voltage of the first node NA to the gate low voltage VGL.
  • the voltage of the second node NB is maintained at a high level throughout the shift operation stop period, whereby the thin film transistors T8 and T7 are formed. It is kept on. Therefore, the voltage of the first node NA is maintained at low level throughout the shift operation stop period.
  • FIG. 27 is a signal waveform diagram for describing an operation of a unit circuit (a unit circuit in the middle of a shift operation stop period) 40 which needs to prevent a voltage drop at the first node NA.
  • the unit circuit control signal ST1 is low level
  • the unit circuit control signal ST2 is low level
  • the output signal Q (n) is low level
  • the voltage of the first node NA is low level
  • the third node NC Voltage is low.
  • the voltage of the second node NB high level and low level alternately appear based on the clock operation of the clock signal CK3 and the clock signal CK1.
  • the unit circuit control signal ST2 changes from the low level to the high level.
  • the thin film transistors T10 and T14 are turned on.
  • the shift direction control signal UDB is at high level
  • the voltage of the third node NC and the voltage of the first node NA rise.
  • the unit circuit control signal ST2 changes from the high level to the low level.
  • the thin film transistors T10 and T14 are turned off.
  • time t24 and time t25 the same operation as time t14 and time t15 when the shift direction is the forward direction is performed.
  • the voltage of the output signal Q (n) goes low, as at time t17 when the shift direction is the forward direction.
  • the thin film transistors T7 and T8 are turned on, as at time t17 when the shift direction is the forward direction.
  • the unit circuit control signal ST1 changes from the low level to the high level.
  • the thin film transistors T1 and T13 are turned on.
  • the voltage of the first node NA becomes low.
  • the thin film transistors T1 and T7 are turned on, whereby the voltage of the third node NC becomes low.
  • the voltage of the first node NA is maintained at a high level throughout the shift operation stop period, and when the shift operation stop period ends, the unit circuit The shift operation resumes normally from 40.
  • FIG. 28 is a signal waveform diagram for describing an operation of a unit circuit (unit circuit not in a halfway state in the shift operation stop period) 40 which does not have to prevent a voltage drop of the first node NA.
  • unit circuit control signals ST1 and ST2 are maintained at low level. Therefore, throughout the period from time point 21 to time point t27, the same operation as the time period from time point t11 to time point t17 when the shift direction is the forward direction (see FIG. 26) is performed.
  • the thin film transistors T8 and T7 are maintained in the on state by maintaining the voltage of the second node NB at the high level throughout the shift operation stop period. Be done. Therefore, the voltage of the first node NA is maintained at low level throughout the shift operation stop period.
  • the first charge supply circuit 410 for supplying charges to the first node NA and the second node A second charge supply circuit 420 for supplying charge to the NB is provided. Also in the present embodiment, all unit circuits 40 in the shift register 401 have the same configuration. Furthermore, the shift register 401 is configured to be able to switch the shift direction. As described above, according to the present embodiment, it is possible to suppress the occurrence of a malfunction due to the off leak in the thin film transistor, and to stop the shift operation in any stage, in which the shift direction can be switched.
  • the register 401 is implemented.
  • the voltage of the shift direction control signal UD and the voltage of the shift direction control signal UDB are each maintained at a constant level according to the shift direction.
  • the present invention is not limited to this, and the voltage level of the shift direction control signal UD or the shift direction control signal UDB may be changed between the shift operation stop period and the other period.
  • a configuration in which the voltages of both shift direction control signal UD and shift direction control signal UDB are maintained at high level during the shift operation stop period will be described as a first modification, and shift direction control is performed during the shift operation stop period.
  • a configuration in which the voltage of both the signal UD and the shift direction control signal UDB is maintained at low level will be described as a second modification.
  • FIG. 29 is a signal waveform diagram for describing an operation of a unit circuit (a unit circuit in the middle of a shift operation stop period) 40 which needs to prevent a voltage drop at the first node NA.
  • the voltage of the shift direction control signal UDB is maintained at the high level throughout the shift operation stop period. Therefore, the drain-source voltage of the thin film transistor T10 and the drain-source voltage of the thin film transistor T14 are different in magnitude from those in the fourth embodiment. Therefore, how the off leak from the first node NA and the third node NC occurs through the thin film transistor is different from that of the fourth embodiment.
  • FIG. 30 is a signal waveform diagram for describing the operation of a unit circuit (unit circuit not in a halfway stage in the shift operation stop period) 40 which does not have to prevent a voltage drop at the first node NA.
  • the voltage of the shift direction control signal UDB is maintained at the high level throughout the shift operation stop period.
  • the drain-source voltage of the thin film transistor T10 and the drain-source voltage of the thin film transistor T14 have magnitudes different from those of the fourth embodiment, as in the intermediate unit circuit. Therefore, the influence of the off leak in the thin film transistor on the voltages of the first node NA and the third node NC during the shift operation stop period is different from that of the fourth embodiment.
  • FIG. 31 is a signal waveform diagram for describing the operation of a unit circuit (a unit circuit in the middle of a shift operation stop period) 40 which needs to prevent a voltage drop at the first node NA.
  • the voltage of the shift direction control signal UD is maintained at a low level throughout the shift operation stop period. Therefore, the drain-source voltage of the thin film transistor T1 and the drain-source voltage of the thin film transistor T13 are different in magnitude from those of the fourth embodiment. Therefore, how the off leak from the first node NA and the third node NC occurs through the thin film transistor is different from that of the fourth embodiment.
  • FIG. 32 is a signal waveform diagram for describing the operation of a unit circuit (unit circuit not in a halfway stage in the shift operation stop period) 40 which does not have to prevent a voltage drop at the first node NA.
  • the voltage of the shift direction control signal UD is maintained at the low level throughout the shift operation stop period.
  • the drain-source voltage of the thin film transistor T1 and the drain-source voltage of the thin film transistor T13 have magnitudes different from those of the fourth embodiment, as in the intermediate unit circuit. Therefore, the influence of the off leak in the thin film transistor on the voltages of the first node NA and the third node NC during the shift operation stop period is different from that of the fourth embodiment.
  • the fifth embodiment will be described.
  • the configuration of the first charge supply circuit 410 in the unit circuit 40 is different from that of the first embodiment (see FIG. 11).
  • one charge supply control signal VTP is used, but in the present embodiment, two charge supply control signals VTP1 and VTP2 are used. Similar to the charge supply control signal VTP, it is assumed that the voltage on the high level side of the charge supply control signals VTP1 and VTP2 is set to the gate high voltage VGH.
  • the differences from the first embodiment will be mainly described below.
  • FIG. 33 to 35 are block diagrams showing the configuration of the shift register 401 in the gate driver 400 in the present embodiment.
  • FIG. 33 shows the configuration of the first stage side
  • FIG. 34 shows the configuration of the last stage side
  • FIG. 35 shows a partial configuration other than the first stage side and the last stage side ((n ) Shows the configuration from the stage to the (n + 3) stage.
  • the signals applied to the input terminals of each stage (each unit circuit 40) of the shift register 401 are as follows (see FIG. 35).
  • the manner in which the clock signals CK1 to CK4, the set signal S, the reset signal R, and the gate low voltage VGL are supplied to each unit circuit 40 is the same as that of the first embodiment.
  • Charge supply control signals VTP 1 and VTP 2 are commonly applied to all unit circuits 40 (1) to 40 (1280).
  • the output signal Q output from the output terminal of each stage (each unit circuit 40) of the shift register 401 is also similar to that of the first embodiment.
  • the pulse of the gate start pulse signal GSP1 as the set signal S is given to the unit circuit 40 (1) of the first stage.
  • the pulse of the gate start pulse signal GSP2 as the set signal S is applied to the unit circuit 40 (2) of the eye.
  • the shift pulse included in the output signal Q output from each unit circuit 40 is the unit circuit from the first unit circuit 40 (1) to the 1280th unit circuit 40 (1280) sequentially.
  • the output signal Q (scanning signal G) output from each unit circuit 40 sequentially becomes high level.
  • 1280 gate bus lines GL1 to GL1280 are sequentially selected.
  • the charge supply control signals VTP1 and VTP2 are maintained at low level.
  • the pulse of the clear signal CLR1 as the reset signal R is applied to the unit circuit 40 (1278) of the 1278th stage, and the unit circuit 40 (1279) of the 1279th stage is provided.
  • the pulse of the clear signal CLR2 as the reset signal R is applied, and the pulse of the clear signal CLR3 as the reset signal R is applied to the unit circuit 40 (1280) of the 1280th stage.
  • the output signal Q (scanning signal G) output from all the unit circuits 40 (1) to 40 (1280) becomes low level.
  • FIG. 38 is a circuit diagram showing a configuration of the unit circuit 40 (a configuration of one stage of the shift register 401) in the present embodiment.
  • the unit circuit 40 includes sixteen thin film transistors T2 to T6, T8 to T13, and T15 to T19, and two capacitors (capacitive elements) C1 and C3.
  • the unit circuit 40 includes eight input terminals 41 to 46, 47 (1), 47 (2) and one output terminal (output node) 49.
  • the input terminal for receiving the charge supply control signal VTP1 is denoted by 47 (1)
  • the input terminal for receiving the charge supply control signal VTP is denoted by 47 (2).
  • the thin film transistors T5, T6, and T15 to T19 and the capacitor C3 constitute a first charge supply circuit 410.
  • Gate terminal of thin film transistor T2 source terminal of thin film transistor T6, drain terminal of thin film transistor T8, gate terminal of thin film transistor T9, drain terminal of thin film transistor T10, source terminal of thin film transistor T13, source terminal of thin film transistor T15, drain terminal of thin film transistor T16, thin film transistor T17 ,
  • the drain terminal of the thin film transistor T19, and one end of the capacitor C1 are connected to one another via the first node NA.
  • the gate terminal of the thin film transistor T5, the drain terminal of the thin film transistor T15, the source terminal of the thin film transistor T16, and one end of the capacitor C3 are connected to one another via a third node NC.
  • the source terminal of the thin film transistor T17, the drain terminal of the thin film transistor T18, the drain terminal of the thin film transistor T19, and the other end of the capacitor C3 are connected to each other.
  • An area in which these are connected to one another is referred to as a "fourth node".
  • the fourth node is given the symbol ND.
  • the gate terminal and the drain terminal are connected to the input terminal 47 (2) (that is, diode connection), and the source terminal is connected to the second node NB.
  • the thin film transistor T15 has a gate terminal connected to the second node NB, a drain terminal connected to the third node NC, and a source terminal connected to the first node NA.
  • the gate terminal is connected to the input terminal 47 (1), the drain terminal is connected to the first node NA, and the source terminal is connected to the third node NC.
  • the thin film transistor T17 has a gate terminal connected to the input terminal 47 (2), a drain terminal connected to the first node NA, and a source terminal connected to the fourth node ND.
  • the gate terminal is connected to the input terminal 47 (1), the drain terminal is connected to the fourth node ND, and the source terminal is connected to the input terminal for the gate low voltage VGL.
  • the thin film transistor T19 has a gate terminal connected to the second node NB, a drain terminal connected to the fourth node ND, and a source terminal connected to the first node NA.
  • the thin film transistor T4 changes the voltage of the second node NB toward high level when the charge supply control signal VTP2 is high level.
  • the thin film transistor T15 changes the voltage of the third node NC toward the low level via the thin film transistor T8 when the voltage of the second node NB is at the high level.
  • the thin film transistor T16 controls the voltage of the third node NC based on the voltage of the first node NA when the charge supply control signal VTP1 is at high level.
  • the thin film transistor T17 controls the voltage of the fourth node ND based on the voltage of the first node NA when the charge supply control signal VTP2 is at the high level.
  • the thin film transistor T18 changes the voltage of the fourth node ND to low level when the charge supply control signal VTP1 is at high level.
  • the thin film transistor T19 changes the voltage of the fourth node ND toward the low level through the thin film transistor T8 when the voltage of the second node NB is at the high level.
  • the thin film transistor T15 implements a second charge supply control node control transistor
  • the thin film transistor T16 implements a first charge supply control node control transistor
  • the thin film transistor T17 implements a third charge supply auxiliary node A control transistor is realized
  • a thin film transistor T18 realizes a second charge supply auxiliary node control transistor
  • a thin film transistor T19 realizes a first charge supply auxiliary node control transistor.
  • the fourth node ND implements a charge supply auxiliary node.
  • FIG. 39 is a signal waveform diagram for describing an operation of the unit circuit 40 which needs to prevent a voltage drop at the first node NA.
  • the set signal S is low level
  • the reset signal R is low level
  • the output signal Q (n) is low level
  • the voltage of the first node NA is low level
  • the voltage of the third node NC is low
  • the voltage at the fourth node ND is low.
  • high level and low level alternately appear based on the clock operation of the clock signal CK4 and the clock signal CK2.
  • the set signal S changes from the low level to the high level. Since the thin film transistor T13 is diode-connected as shown in FIG. 38, the thin film transistor T13 is turned on by the pulse of the set signal S, and the voltage of the first node NA rises. Specifically, the voltage of the first node NA rises to a level lower than the gate high voltage VGH by the threshold voltage Vth of the thin film transistor. Thus, the thin film transistors T2 and T9 are turned on. By turning on the thin film transistor T2, the voltage of the second node NB is drawn to the gate low voltage VGL. Although the thin film transistor T9 is turned on, since the clock signal CK1 is at low level, the voltage of the output signal Q (n) (voltage of the output terminal 49) does not rise.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the clock signal CK4 changes from the low level to the high level. Since the thin film transistor T3 is diode-connected as shown in FIG. 38, when the clock signal CK4 changes from the low level to the high level, the thin film transistor T3 is turned on. However, since the thin film transistor T2 is in the on state at this time and the size of the thin film transistor T2 is sufficiently larger than the size of the thin film transistor T3, the voltage of the second node NB is maintained at the low level. Therefore, the thin film transistors T8, T15, and T19 are maintained in the off state.
  • the set signal S changes from high level to low level.
  • the thin film transistor T13 is turned off.
  • the clock signal CK3 changes from the high level to the low level.
  • the thin film transistor T11 is turned on.
  • the clock operation of all clock signals is stopped, and the shift operation stop period starts.
  • the charge supply control signal VTP1 changes from the low level to the high level.
  • the thin film transistors T16 and T18 are turned on.
  • the thin film transistor T16 charge is supplied from the first node NA to the third node NC, and the voltage of the third node NC rises.
  • the thin film transistor T18 is turned on, whereby the voltage of the fourth node ND is drawn to the gate low voltage VGL. As a result, the capacitor C3 is charged.
  • the charge supply control signal VTP1 changes from the high level to the low level.
  • the thin film transistors T16 and T18 are turned off.
  • the charge supply control signal VTP2 changes from the low level to the high level.
  • the thin film transistors T6 and T17 are turned on.
  • the thin film transistor T17 charges are supplied from the first node NA to the fourth node ND, and the voltage of the fourth node ND rises.
  • the voltage at the third node NC is further increased via the capacitor C3 (ie, due to the coupling effect of the capacitor C3).
  • the voltage of the third node NC also increases due to the presence of parasitic capacitance between the gate and the drain and between the gate and the source of the thin film transistor T5. From the above, charge is supplied from the input terminal 47 (2) to the first node NA via the thin film transistors T 5 and T 6 so that the voltage of the first node NA is maintained at a sufficiently high level. Specifically, when the voltage of the first node NA becomes less than or equal to "VGH-Vth", charge is supplied to the first node NA such that the voltage of the first node NA is maintained at "VGH-Vth". .
  • the first node NA is The voltage is maintained at a high level. Since the voltage of the second node NB is low and the reset signal R is low during the shift operation stop period, the thin film transistors T8 and T10 are turned on to lower the voltage of the first node NA. There is nothing to do.
  • the thin film transistor T4 is also turned on by the change of the charge supply control signal VTP2 from the low level to the high level. However, since the thin film transistor T2 is in the on state at this time and the size of the thin film transistor T2 is sufficiently larger than the size of the thin film transistor T4, the voltage of the second node NB is maintained at the low level. Thus, the function of the second charge supply circuit 420 is invalidated in the halfway unit circuit 40.
  • the shift operation stop period ends and the clock operation of the clock signal is resumed. Specifically, at time t56, the clock signal CK1 changes from the low level to the high level. At this time, since the thin film transistor T9 is in the on state, the voltage of the output terminal 49 rises as the voltage of the input terminal 41 rises. Here, as shown in FIG. 38, since the capacitor C1 is provided between the first node NA and the output terminal 49, the voltage of the first node NA also rises with the rise of the voltage of the output terminal 49 (first node NA is bootstrapped).
  • the gate bus line GLn connected to the unit circuit 40 (n) is selected.
  • the voltage of the second node NB is low and the reset signal R is low. Therefore, the thin film transistors T8 and T10 are maintained in the off state. Therefore, the voltage of the first node NA does not decrease during this period.
  • the clock signal CK3 is at the low level. Therefore, the thin film transistor T11 is maintained in the off state. Therefore, the voltage of the output signal Q (n) (voltage of the output terminal 49) does not decrease during this period.
  • the charge supply control signal VTP2 changes from the high level to the low level.
  • the thin film transistors T6 and T17 are turned off. As described above, the supply of charge from the input terminal 47 (2) to the first node NA and the supply of charge from the first node NA to the fourth node ND are stopped.
  • the clock signal CK2 changes from the low level to the high level. Thereby, the thin film transistor T12 is turned on, and the voltage of the second node NB is drawn to the gate low voltage VGL.
  • the clock signal CK1 changes from high level to low level.
  • the voltage of the output terminal 49 decreases with the decrease of the voltage of the input terminal 41.
  • the voltage at the first node NA also decreases via the capacitor C1.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on. From the above, the voltage of the output signal Q (n) becomes low level.
  • the reset signal R changes from the low level to the high level.
  • the thin film transistor T10 is turned on.
  • the clock signal CK4 changes from the low level to the high level.
  • the thin film transistor T3 is turned on, and the voltage of the second node NB becomes high.
  • the thin film transistors T8, T15, and T19 are turned on by the voltage of the second node NB becoming high level.
  • the voltage of the first node NA becomes low.
  • the voltage of the first node NA becomes low level and the thin film transistor T15 is turned on
  • the voltage of the third node NC becomes low level.
  • the voltage of the fourth node ND becomes low by the fact that the voltage of the first node NA becomes low and the thin film transistor T19 is turned on.
  • the voltage of the first node NA is maintained at a high level throughout the shift operation stop period, and when the shift operation stop period ends, the unit circuit The shift operation resumes normally from 40.
  • FIG. 40 is a signal waveform diagram for describing the operation of the unit circuit 40 in which it is not necessary to prevent the voltage drop at the first node NA.
  • the set signal S is low level
  • the reset signal R is low level
  • the output signal Q (n) is low level
  • the voltage of the first node NA is low level
  • the voltage of the third node NC is low
  • the voltage at the fourth node ND is low.
  • high level and low level alternately appear based on the clock operation of the clock signal CK4 and the clock signal CK2.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the clock signal CK4 changes from the low level to the high level. Since the thin film transistor T3 is diode-connected as shown in FIG. 38, when the clock signal CK4 changes from the low level to the high level, the thin film transistor T3 is turned on. As a result, the voltage of the second node NB goes high, and the thin film transistors T8, T15, and T19 turn on. By turning on the thin film transistor T8, the voltage of the first node NA is drawn to the gate low voltage VGL. By turning on the thin film transistors T8 and T15, the voltage of the third node NC is drawn to the gate low voltage VGL. By turning on the thin film transistors T8 and T19, the voltage of the fourth node ND is drawn to the gate low voltage VGL.
  • the clock signal CK3 changes from the high level to the low level.
  • the thin film transistor T11 is turned off.
  • the clock operation of all clock signals is stopped, and the shift operation stop period starts.
  • the charge supply control signal VTP1 changes from the low level to the high level.
  • the thin film transistors T16 and T18 are turned on.
  • the voltage of the first node NA is applied to the third node NC.
  • the voltage of the first node NA is drawn to the gate low voltage VGL, so the voltage of the third node NC is also drawn to the gate low voltage VGL.
  • the thin film transistor T18 is turned on, whereby the voltage of the fourth node ND is drawn to the gate low voltage VGL.
  • the charge supply control signal VTP1 changes from the high level to the low level.
  • the thin film transistors T16 and T18 are turned off.
  • the charge supply control signal VTP2 changes from the low level to the high level.
  • the thin film transistor T4 is turned on, and charge is supplied from the input terminal 47 (2) to the second node NB.
  • the voltage of the second node NB is high throughout the shift operation stop period. It is maintained at a level (a level lower than the gate high voltage VGH by the threshold voltage Vth of the thin film transistor).
  • the thin film transistors T8, T15, and T19 are maintained in the on state throughout the shift operation stop period.
  • the voltages of the first node NA, the third node NC, and the fourth node ND are drawn to the gate low voltage VGL through the shift operation stop period.
  • the thin film transistors T6 and T17 are also turned on at time t55, the voltage of the fourth node ND does not rise since the voltage of the first node NA is drawn to the gate low voltage VGL.
  • the input terminal 47 is Charge is not supplied from (2) to the first node NA.
  • the function of the first charge supply circuit 410 is invalidated in the unit circuit 40 which is not halfway.
  • the shift operation stop period ends and the clock operation of the clock signal is resumed.
  • the charge supply control signal VTP2 changes from the high level to the low level.
  • the thin film transistor T4 is turned off. From the above, the supply of the charge from the input terminal 47 (2) to the second node NB is stopped.
  • the clock signal CK2 changes from the low level to the high level.
  • the thin film transistor T12 is turned on, and the voltage of the second node NB becomes low.
  • the clock signal CK3 changes from the low level to the high level.
  • the thin film transistor T11 is turned on, and the voltage (voltage of the output terminal 49) of the output signal Q (n) is drawn to the gate low voltage VGL.
  • the clock signal CK4 changes from the low level to the high level.
  • the thin film transistor T3 is turned on, and the voltage of the second node NB becomes high.
  • the thin film transistors T8, T15, and T19 are turned on by the voltage of the second node NB becoming high level.
  • the voltage of the first node NA is drawn to the gate low voltage VGL.
  • the voltage of the third node NC is drawn to the gate low voltage VGL.
  • the voltage of the fourth node ND is drawn to the gate low voltage VGL.
  • the voltage of the second node NB is maintained at the high level throughout the shift operation stop period, whereby the thin film transistors T8, T15, And T19 are maintained in the on state. Therefore, the voltage of the first node NA is maintained at low level throughout the shift operation stop period.
  • the unit circuit 40 in the unit circuit 40, one end is connected to the fourth node ND configured to be supplied with electric charge from the first node NA during the shift operation stop period, and the fourth node ND is the fourth A capacitor C3 whose other end is connected to the node ND is provided.
  • the voltage of the third node NC is reliably raised to a high level in the shift operation stop period.
  • the thin film transistor T5 is surely turned on to supply the charge from the input terminal 47 (2) to the first node NA. Therefore, the voltage of the first node NA can be more reliably maintained at a high level throughout the shift operation stop period.
  • the occurrence of the malfunction due to the off leak in the thin film transistor is more effectively suppressed.
  • liquid crystal display device has been described as an example in the above embodiments, the present invention can be applied to display devices other than liquid crystal display devices such as organic EL (Electro Luminescence) display devices.
  • organic EL Electro Luminescence
  • each node (first to third nodes in the first to fourth embodiments and first to fourth nodes in the fifth embodiment) is initialized.
  • Thin film transistors may be provided.
  • the gate terminal may be supplied with an initialization signal
  • the drain terminal may be connected to the corresponding node
  • the source terminal may be supplied with the gate low voltage VGL.
  • the configuration described below can be considered as a configuration of a shift register that can suppress occurrence of a malfunction due to off leak in a thin film transistor and can stop shift operation in any stage, and a display device including the same. .
  • a shift register comprising a plurality of stages respectively connected to a plurality of scanning signal lines and outputting an active output signal sequentially from the plurality of stages by performing a shift operation based on a plurality of clock signals.
  • the plurality of clock signals are provided such that a shift operation stop period for stopping the shift operation occurs in one or more intermediate stages from the first stage to the last stage.
  • the unit circuits constituting each of the plurality of stages are: An output node for outputting the output signal; An output control transistor having a control terminal, a first conductive terminal to which one of the plurality of clock signals is applied, and a second conductive terminal connected to the output node; An output control node connected to a control terminal of the output control transistor; It has a control terminal to which an output signal output from a unit circuit of another stage is given as a set signal, a first conductive terminal, and a second conductive terminal connected to the output control node, and the set signal; An output control node turn-on transistor for changing the voltage of the output control node toward the on level based on A control terminal to which an output signal output from a unit circuit of another stage is given as a reset signal, a first conductive terminal connected to the output control node, and a second conductive terminal to which a voltage of an off level is applied An output control node turn-off transistor for changing the voltage of the output control node toward an off level based on the reset signal;
  • the shift register is provided with a plurality of clock signals such that a shift operation stop period in which the shift operation is stopped occurs in the middle stage from the first stage to the final stage. Then, in the unit circuit in an intermediate stage (the stage at which the shift operation is stopped), the charge is supplied from the first charge supply unit to the output control node during the shift operation stop period. Therefore, even if off-leakage occurs in the thin film transistor during the shift operation stop period, the voltage of the output control node is maintained at a sufficiently high level.
  • all unit circuits in the shift register have the same configuration. Therefore, there is no limitation on the halfway unit circuit. As described above, a shift register can be realized which can suppress the occurrence of a malfunction due to the off leak in the thin film transistor and can stop the shift operation in any stage.
  • the unit circuit is A stabilization transistor having a control terminal, a first conduction terminal connected to the output control node, and a second conduction terminal to which an off level voltage is applied, and a stabilization connected to the control terminal of the stabilization transistor
  • a stabilization unit for controlling the voltage of the output control node, including a node;
  • the stabilizing unit is A control terminal and a first conduction terminal to which a clock signal different from the clock signal applied to the first conduction terminal of the output control transistor among the plurality of clock signals is applied, and a second connected to the stabilization node A stabilization node turn-on transistor for changing the voltage of the stabilization node toward the on level;
  • a first stabilization node turn-off transistor having a conduction terminal and a second conduction terminal to which a voltage at the off level is applied, for changing the voltage at the stabilization node toward the off level;
  • a control terminal connected to the output control node, a first conduction terminal connected to the stabilization node, and a second conduction terminal to which a voltage at an off level is applied, wherein the voltage at the stabilization node
  • the second charge supply unit includes a control terminal to which a charge supply control signal to be turned on in the shift operation stop period is supplied, a first conductive terminal, and a second conductive terminal connected to the stabilization node.
  • the first charge supply unit is A first charge supply control having a control terminal to which a charge supply control signal to be turned on in the shift operation stop period, a first conductive terminal, and a second conductive terminal connected to the output control node A transistor, A second charge supply having a control terminal, a first conduction terminal to which the charge supply control signal is applied, and a second conduction terminal connected to the first conduction terminal of the first charge supply control transistor A control transistor, A charge supply control node connected to the control terminal of the second charge supply control transistor, The voltage of the charge supply control node is maintained at the ON level in the unit circuit corresponding to the halfway through the shift operation stop period, and the voltage of the charge supply control node is turned off in the unit circuit not corresponding to the halfway A shift register according to statement 1, characterized in that it is maintained at the level.
  • the first charge supply unit is A control terminal to which the set signal is applied, a first conductive terminal, and a second conductive terminal connected to the charge supply control node, and based on the set signal, the voltage of the charge supply control node is Charge supply control node turn-on transistor for changing to on level;
  • a charge supply control node control transistor having a control terminal, a first conduction terminal connected to the charge supply control node, and a second conduction terminal, for controlling a voltage of the charge supply control node;
  • the control terminal of the charge supply control node control transistor is supplied with a voltage at the off level, and in the unit circuit not corresponding to the middle stage, the charge supply
  • the shift register according to claim 6, wherein an on level voltage is applied to a control terminal of the control node control transistor.
  • the set signal is applied to a first conduction terminal of the charge supply control node turn-on transistor.
  • the first charge supply unit further includes a capacitive element having a first electrode to which the charge supply control signal is applied and a second electrode connected to the charge supply control node. Shift register as described.
  • the voltage of the charge supply control node is effectively increased when the shift operation stop period is reached. Therefore, the output control node is supplied with electric charge reliably and sufficiently. As described above, the occurrence of the malfunction due to the off leak in the thin film transistor is more effectively suppressed.
  • charge supply control is performed even if off-leakage occurs in the charge supply control node turn-on transistor and the charge supply control node control transistor during the shift operation stop period.
  • the voltage of the node is maintained at a sufficiently high level. This makes it possible to more reliably maintain the voltage of the output control node at a high level throughout the shift operation stop period. As described above, the occurrence of the malfunction due to the off leak in the thin film transistor is more effectively suppressed.
  • a first charge supply control signal which is turned on only in a first partial period of the shift operation stop period, and the first charge supply control signal of the shift operation stop period And a second charge supply control signal which is turned on during a period in which
  • the first charge supply unit is A first charge supply control transistor having a control terminal to which the second charge supply control signal is applied, a first conduction terminal, and a second conduction terminal connected to the output control node; A second conductive terminal having a control terminal, a first conductive terminal to which the second charge supply control signal is applied, and a second conductive terminal connected to the first conductive terminal of the first charge supply control transistor;
  • the charge supply control transistor of A charge supply control node connected to the control terminal of the second charge supply control transistor;
  • a first control terminal to which the first charge supply control signal is applied, a first conductive terminal connected to the output control node, and a second conductive terminal connected to the charge supply control node
  • a second charge supply control node control transistor A second charge supply control node control transistor
  • a capacitive element having a first electrode connected to the charge supply control node, and a second electrode connected to the charge supply auxiliary node;
  • a third conductive terminal having a control terminal to which the second charge supply control signal is applied, a first conductive terminal connected to the output control node, and a second conductive terminal connected to the charge supply auxiliary node And a charge supply auxiliary node control transistor, An off level voltage is applied to the control terminal of the second charge supply control node control transistor and the control terminal of the first charge supply auxiliary node control transistor in the unit circuit corresponding to the halfway through the shift operation stop period.
  • a voltage of an on level is applied to the control terminal of the second charge supply control node control transistor and the control terminal of the first charge supply auxiliary node control transistor.
  • one end is connected to the charge supply auxiliary node configured to supply charge from the output control node during the shift operation stop period, and one end is connected to the charge supply control node And a capacitive element whose other end is connected to the supply auxiliary node.
  • the voltage of the charge supply control node is surely raised to the high level in the shift operation stop period.
  • the output control node is reliably supplied with charge, and the voltage of the output control node can be more reliably maintained at a high level throughout the shift operation stop period.
  • the occurrence of the malfunction due to the off leak in the thin film transistor is more effectively suppressed.
  • the first charge supply unit is A first charge supply control having a control terminal to which a charge supply control signal to be turned on in the shift operation stop period, a first conductive terminal, and a second conductive terminal connected to the output control node A transistor, A second charge supply having a control terminal, a first conduction terminal to which the charge supply control signal is applied, and a second conduction terminal connected to the first conduction terminal of the first charge supply control transistor A control transistor, A charge supply control node connected to the control terminal of the second charge supply control transistor; A control terminal to which the set signal is applied, a first conduction terminal to which a voltage at an on level is applied, and a second conduction terminal connected to the charge supply control node; A charge supply control node turn-on transistor for changing the voltage of the charge supply control node toward the on level; A control terminal to which the reset signal is applied, a first conduction terminal connected to the charge supply control node, and a second conduction terminal to which a voltage at an off level is applied, and
  • a display unit provided with the plurality of scanning signal lines;
  • a display apparatus comprising: the shift register according to claim 1;

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Abstract

本発明は、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできるシフトレジスタを実現することを目的とする。　シフトレジスタには、シフト動作を停止するシフト動作停止期間が生じるように複数のクロック信号が与えられる。シフトレジスタの各段を構成する単位回路には、走査信号となる出力信号（Ｑ）の出力を制御する薄膜トランジスタ（出力制御トランジスタ）（Ｔ９）と、薄膜トランジスタ（Ｔ９）に接続された第１ノード（出力制御ノード）（ＮＡ）と、シフト動作を停止した段である中途段に該当する場合にシフト動作停止期間に第１ノード（ＮＡ）に電荷を供給する第１の電荷供給回路（４１０）とが設けられる。

Description

シフトレジスタおよびそれを備える表示装置
　以下の開示は、シフトレジスタに関し、より詳しくは、表示装置の表示部に配設されたゲートバスライン（走査信号線）を駆動するためのシフトレジスタに関する。
　従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えたアクティブマトリクス型の液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、液晶パネルを構成する２枚のガラス基板のうちの一方の基板であるＴＦＴ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。
　アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（画素ＴＦＴ）や、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
　画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号（画素ＴＦＴをオン状態にする電圧レベルの走査信号）が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。各単位回路は、対応するゲートバスラインに接続されている。
　ところで、近年、タッチパネルと液晶パネルとが一体化した構成の液晶表示装置が普及しつつある。これに関し、特にインセル型のタッチパネルを備えた液晶表示装置では、タッチパネルの処理（例えば、タッチされた位置を検出する処理）とゲートバスラインを駆動して画素容量への映像信号の書き込みを行う処理とを同時に実行することができない。このため、タッチパネルの処理が行われる期間（以下、「タッチ処理期間」という。）を通じてシフトレジスタのシフト動作を停止し、タッチ処理期間の終了後にシフトレジスタのシフト動作を再開する必要がある。例えば、シフトレジスタの４９段目から５０段目へのシフト動作が行われた直後にタッチ処理期間が挿入された場合、シフト動作はシフトレジスタの５０段目から再開される必要がある。なお、以下においては、この例の５０段目のようにその段からシフト動作が再開されるべき段のことを便宜上「中途段」という。タッチ処理期間のようにシフトレジスタのシフト動作を停止する期間（以下、「シフト動作停止期間」という。）が設けられている場合、中途段の単位回路においてシフト動作停止期間を通じて特定ノード（後述する第１ノードＮＡ）の電圧を所定のレベル以上に保つことによって、シフト動作停止期間の終了後にシフト動作を中途段から再開することが可能となっている。なお、中途段には、動作を再開する段以外に、該当のシフト動作停止期間において、上記特定ノードに所定レベル以上の電圧を保持する必要のある全ての段が含まれるものとする。例えば、上記の例のように、５０段目から動作を再開する場合であっても、５０段目前後の段（例えば、４９段目や５１段目）において、シフト動作停止期間中に上記特定ノードに所定レベル以上の電圧を保持する必要がある場合には、５０段目前後の段（例えば、４９段目や５１段目）も中途段に含まれるものとする。
　なお、タッチ処理期間を通じてシフト動作を停止してタッチ処理期間の終了後に中途段からシフト動作を再開できるようにしたシフトレジスタの構成は、日本の特開２０１４－１８２２０３号公報や国際公開２０１７／００６８１５号パンフレットに開示されている。
日本の特開２０１４－１８２２０３号公報 国際公開２０１７／００６８１５号パンフレット
　ところが、中途段の単位回路内の特定ノードに接続された薄膜トランジスタでのオフリークに起因して、当該特定ノードの電圧が低下することによってシフトレジスタの誤動作が生じることがある。これについて、以下に説明する。
　図４１は、従来のシフトレジスタにおける単位回路の概略構成の一例を示す回路図である。この単位回路は、少なくとも５個の薄膜トランジスタＴ９１～Ｔ９５と１個のキャパシタＣ９とを備えている。薄膜トランジスタＴ９１のゲート端子，薄膜トランジスタＴ９３のソース端子，薄膜トランジスタＴ９４のドレイン端子，および薄膜トランジスタＴ９５のドレイン端子は互いに接続されている。これらが互いに接続されている領域のことを「第１ノード」という。第１ノードには、符号ＮＡを付している。図４１に示すように、単位回路には、第１ノードＮＡの電圧を安定化するための（より詳しくは、対応するゲートバスラインが非選択状態で維持されるべき期間を通じて第１ノードＮＡの電圧をローレベルで維持するための）安定化回路９５が含まれている。但し、図４１では安定化回路９５の詳細な構成の図示は省略している。従って、通常、安定化回路９５には、薄膜トランジスタＴ９５以外の薄膜トランジスタも含まれている。なお、薄膜トランジスタＴ９５のゲート端子が接続されている領域のことを「第２ノード」という。第２ノードには、符号ＮＢを付している。また、この単位回路は、ゲートロー電圧（ゲートバスラインに接続された画素ＴＦＴをオフ状態にするレベルの電圧）ＶＧＬ用の入力端子のほか、４個の入力端子９１～９４と１個の出力端子９９とを有している。出力端子９９は、この単位回路に対応するゲートバスラインに接続されている。
　なお、一般的には、ドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。
　単位回路の出力端子９９からは出力信号Ｑが出力される。出力信号Ｑは、この単位回路に接続されているゲートバスラインに走査信号として与えられるとともに、先行する段（例えば３つ前の段）の単位回路および後続の段（例えば２つ後の段）の単位回路に制御信号として与えられる。入力端子９１には、クロック信号ＣＫ１が与えられる。入力端子９２には、クロック信号ＣＫ２が与えられる。なお、クロック信号ＣＫ１とクロック信号ＣＫ２とは位相が１８０度ずれている。入力端子９３には、先行する段の単位回路から出力される出力信号Ｑがセット信号Ｓとして与えられる。入力端子９４には、後続の段の単位回路から出力される出力信号Ｑがリセット信号Ｒとして与えられる。
　薄膜トランジスタＴ９１については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は入力端子９１に接続され、ソース端子は出力端子９９に接続されている。薄膜トランジスタＴ９２については、ゲート端子は入力端子９２に接続され、ドレイン端子は出力端子９９に接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。薄膜トランジスタＴ９３については、ゲート端子およびドレイン端子は入力端子９３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮＡに接続されている。薄膜トランジスタＴ９４については、ゲート端子は入力端子９４に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。キャパシタＣ９については、一端は第１ノードＮＡに接続され、他端は出力端子９９に接続されている。
　図４２は、シフト動作停止期間の前後における中途段の単位回路（図４１に示した構成の単位回路）の動作について説明するための信号波形図である。図４２に示すように、時点ｔ９１から時点ｔ９２までの期間がシフト動作停止期間であると仮定する。ここでは、まず、理想的な動作について説明する。なお、安定化回路９５の動作についての詳しい説明は省略するが、シフト動作停止期間を通じて第２ノードＮＢの電圧はローレベルで維持される。
　時点ｔ９０以前の期間には、セット信号Ｓはローレベル、リセット信号Ｒはローレベル、第１ノードＮＡの電圧はローレベル、出力信号Ｑはローレベルとなっている。
　時点ｔ９０になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ９３は図４１に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ９３がオン状態となり、第１ノードＮＡの電圧が上昇する。なお、時点ｔ９０から時点ｔ９２までの期間には、クロック信号ＣＫ１はローレベルとなっているので、薄膜トランジスタＴ９１がオン状態となっても出力信号Ｑはローレベルで維持される。また、時点ｔ９０から時点ｔ９２までの期間には、リセット信号Ｒはローレベルとなっている。従って、この期間中に第１ノードＮＡの電圧が低下することはない。
　時点ｔ９１になると、全てのクロック信号のクロック動作は停止する。また、時点ｔ９１には、セット信号Ｓがハイレベルからローレベルに変化し、薄膜トランジスタＴ９３がオフ状態となる。このとき、薄膜トランジスタＴ９４，Ｔ９５もオフ状態となっている。これにより、第１ノードＮＡの電圧は、シフト動作停止期間を通じて維持される。
　時点ｔ９２になると、シフト動作停止期間は終了し、クロック信号ＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９１はオン状態となっているので、入力端子９１の電圧の上昇とともに出力端子９９の電圧が上昇する。ここで、図４１に示すように第１ノードＮＡ－出力端子９９間にはキャパシタＣ９が設けられているので、出力端子９９の電圧の上昇とともに第１ノードＮＡの電圧も上昇する（第１ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＴ９１のゲート端子には大きな電圧が印加され、出力信号Ｑの電圧（出力端子９９の電圧）がクロック信号ＣＫ１のハイレベルの電圧にまで上昇する。これにより、この単位回路の出力端子９９に接続されたゲートバスラインが選択状態となる。なお、時点ｔ９２から時点ｔ９３までの期間には、リセット信号Ｒおよびクロック信号ＣＫ２はローレベルとなっている。従って、この期間中に第１ノードＮＡの電圧および出力信号Ｑの電圧が低下することはない。
　時点ｔ９３になると、クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子９１の電圧の低下とともに出力端子９９の電圧が低下する。出力端子９９の電圧が低下することにより、キャパシタＣ９を介して、第１ノードＮＡの電圧も低下する。また、時点ｔ９３には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９４がオン状態となる。さらに、時点ｔ９３には、クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９２がオン状態となる。以上より、第１ノードＮＡの電圧および出力信号Ｑの電圧がローレベルとなる。
　以上のようにして、理想的な動作が行われた場合には、シフト動作停止期間終了後に中途段からシフトレジスタのシフト動作が再開される。
　ところが、シフト動作停止期間中に、薄膜トランジスタＴ９３～Ｔ９５でのオフリークによって図４３において符号Ｌ１～Ｌ３を付した矢印で示すように第１ノードＮＡ（上述の特定ノード）から多量の電荷が流出することがある。そうすると、図４４において符号９８を付した部分のように、シフト動作停止期間中に第１ノードＮＡの電圧が低下する。その結果、シフト動作停止期間の終了後にクロック信号ＣＫ１がローレベルからハイレベルに変化しても、出力信号Ｑの電圧が本来のレベルにまで到達しない。このようにして、シフトレジスタの誤動作が生じる。特にａ－ＳｉＴＦＴ（アモルファスシリコンで形成された半導体層を有する薄膜トランジスタ）についてはオフリークが大きいので、単位回路内の薄膜トランジスタにａ－ＳｉＴＦＴが採用されている場合には、シフトレジスタの誤動作が生じる可能性が高くなる。
　なお、日本の特開２０１４－１８２２０３号公報に開示された発明では、中途段の単位回路において図４５に示すようにシフト動作停止期間を通じて薄膜トランジスタＴ９３のドレイン端子，薄膜トランジスタＴ９４のソース端子，および薄膜トランジスタＴ９５のソース端子にゲートハイ電圧（ゲートバスラインに接続された画素ＴＦＴをオン状態にするレベルの電圧）ＶＧＨを与えることによって、薄膜トランジスタでのオフリークに起因する第１ノードＮＡの電圧の低下が抑制されている。しかしながら、中途段となり得る単位回路毎に異なる制御信号を与える構成（日本の特開２０１４－１８２２０３号公報の図８の構成）を採用した場合、必要となる制御信号の数が中途段となり得る単位回路の数に比例して増えるため、パネル（例えば液晶パネル）の額縁サイズが大きくなるとともに、外部で準備する必要のある信号が増加する。また、中途段となり得る全ての単位回路に共通の制御信号を用いる構成（日本の特開２０１４－１８２２０３号公報の図１６の構成）を採用した場合、中途段となり得る単位回路のうち或るシフト動作停止期間に現に中途段となっている単位回路以外の単位回路において図４５における薄膜トランジスタＴ９３，Ｔ９４，およびＴ９５でのオフリークに起因して第１ノードＮＡの電圧が上昇することによって、シフト動作の再開時に誤動作が生じることが懸念される。上述したように、特にａ－ＳｉＴＦＴが採用されている場合に誤動作が生じる可能性が高くなる。さらに、限られた段のみが中途段となり得るので、シフトレジスタ駆動上の自由度が低い。
　また、国際公開２０１７／００６８１５号パンフレットに開示された発明では、中途段となり得る単位回路はゲートバスラインには接続されていないが、当該単位回路から出力される出力信号Ｑは後続の段の単位回路にセット信号Ｓとして与えられる。従って、中途段の単位回路で第１ノードＮＡの電圧が低下した場合には、出力信号Ｑが正常に出力されず、シフトレジスタの誤動作が生じることとなる。また、日本の特開２０１４－１８２２０３号公報に開示された発明と同様、限られた段のみが中途段となり得るので、シフトレジスタ駆動上の自由度が低い。
　そこで、以下の開示は、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできるシフトレジスタを実現することを目的とする。
　いくつかの実施形態によるシフトレジスタは、複数の走査信号線にそれぞれ接続された複数の段からなり、複数のクロック信号に基づいてシフト動作を行うことによって前記複数の段から順次にアクティブな出力信号を出力するシフトレジスタであって、
　初段から最終段までの１以上の途中の段でシフト動作を停止するシフト動作停止期間が生じるように前記複数のクロック信号が与えられ、
　前記複数の段の各段を構成する単位回路は、
　　前記出力信号を出力する出力ノードと、
　　制御端子と、前記複数のクロック信号の１つが与えられる第１の導通端子と、前記出力ノードに接続された第２の導通端子とを有する出力制御トランジスタと、
　　前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
　　他の段の単位回路から出力された出力信号がセット信号として与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有し、前記セット信号に基づいて前記出力制御ノードの電圧をオンレベルに向けて変化させるための出力制御ノードターンオントランジスタと、
　　他の段の単位回路から出力された出力信号がリセット信号として与えられる制御端子と、前記出力制御ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記リセット信号に基づいて前記出力制御ノードの電圧をオフレベルに向けて変化させるための出力制御ノードターンオフトランジスタと、
　　シフト動作を停止した段である中途段に該当するときに、前記シフト動作停止期間に前記出力制御ノードに電荷を供給する第１の電荷供給部と
を含む。
　シフトレジスタには、初段から最終段までの途中の段でシフト動作を停止するシフト動作停止期間が生じるように、複数のクロック信号が与えられる。そして、中途段（シフト動作を停止した段）となっている単位回路では、シフト動作停止期間を通じて、第１の電荷供給部から出力制御ノードに電荷が供給される。このため、シフト動作停止期間中に薄膜トランジスタでのオフリークが生じていても、出力制御ノードの電圧は充分に高いレベルで維持される。また、シフトレジスタ内の全ての単位回路は同じ構成となる。従って、中途段とされる単位回路が限定されることはない。以上より、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできるシフトレジスタが実現される。
全ての実施形態に共通する事項について説明するための図（単位回路の回路図）である。 全ての実施形態における液晶表示装置の全体構成を示すブロック図である。 全ての実施形態に関し、１つの画素形成部の構成を示す回路図である。 全ての実施形態に関し、ゲートドライバの概略構成について説明するためのブロック図である。 第１の実施形態におけるゲートドライバ内のシフトレジスタの構成（初段側の構成）を示すブロック図である。 上記第１の実施形態におけるゲートドライバ内のシフトレジスタの構成（最終段側の構成）を示すブロック図である。 上記第１の実施形態におけるゲートドライバ内のシフトレジスタの構成（初段側・最終段側以外の一部の構成）を示すブロック図である。 上記第１の実施形態においてシフト動作を開始する際の信号波形図である。 上記第１の実施形態においてシフト動作を終了する際の信号波形図である。 上記第１の実施形態において、シフト動作の停止タイミングについて説明するための図である。 上記第１の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第１の実施形態において、第１ノードの電圧低下を防ぐ必要のある単位回路の動作について説明するための信号波形図である。 上記第１の実施形態において、第１ノードの電圧低下を防ぐ必要のない単位回路の動作について説明するための信号波形図である。 第２の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 第３の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 第４の実施形態において、シフト方向の切り替えについて説明するための図である。 上記第４の実施形態におけるゲートドライバ内のシフトレジスタの構成（初段側の構成）を示すブロック図である。 上記第４の実施形態におけるゲートドライバ内のシフトレジスタの構成（最終段側の構成）を示すブロック図である。 上記第４の実施形態におけるゲートドライバ内のシフトレジスタの構成（初段側・最終段側以外の一部の構成）を示すブロック図である。 上記第４の実施形態において順方向でのシフト動作を開始する際の信号波形図である。 上記第４の実施形態において順方向でのシフト動作を終了する際の信号波形図である。 上記第４の実施形態において逆方向でのシフト動作を開始する際の信号波形図である。 上記第４の実施形態において逆方向でのシフト動作を終了する際の信号波形図である。 上記第４の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第４の実施形態において、順方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のある単位回路の動作について説明するための信号波形図である。 上記第４の実施形態において、順方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のない単位回路の動作について説明するための信号波形図である。 上記第４の実施形態において、逆方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のある単位回路の動作について説明するための信号波形図である。 上記第４の実施形態において、逆方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のない単位回路の動作について説明するための信号波形図である。 上記第４の実施形態の第１の変形例において、順方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のある単位回路の動作について説明するための信号波形図である。 上記第４の実施形態の第１の変形例において、順方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のない単位回路の動作について説明するための信号波形図である。 上記第４の実施形態の第２の変形例において、順方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のある単位回路の動作について説明するための信号波形図である。 上記第４の実施形態の第２の変形例において、順方向でのシフト動作が行われている際に、第１ノードの電圧低下を防ぐ必要のない単位回路の動作について説明するための信号波形図である。 第５の実施形態におけるゲートドライバ内のシフトレジスタの構成（初段側の構成）を示すブロック図である。 上記第５の実施形態におけるゲートドライバ内のシフトレジスタの構成（最終段側の構成）を示すブロック図である。 上記第５の実施形態におけるゲートドライバ内のシフトレジスタの構成（初段側・最終段側以外の一部の構成）を示すブロック図である。 上記第５の実施形態においてシフト動作を開始する際の信号波形図である。 上記第５の実施形態においてシフト動作を終了する際の信号波形図である。 上記第５の実施形態における単位回路の構成（シフトレジスタの一段分の構成）を示す回路図である。 上記第５の実施形態において、第１ノードの電圧低下を防ぐ必要のある単位回路の動作について説明するための信号波形図である。 上記第５の実施形態において、第１ノードの電圧低下を防ぐ必要のない単位回路の動作について説明するための信号波形図である。 従来のシフトレジスタにおける単位回路の概略構成の一例を示す回路図である。 従来例において、シフト動作停止期間の前後における中途段の単位回路の動作について説明するための信号波形図である。 従来例におけるシフトレジスタの誤動作について説明するための図である。 従来例におけるシフトレジスタの誤動作について説明するための信号波形図である。 日本の特開２０１４－１８２２０３号公報に開示された発明について説明するための図である。
＜０．はじめに＞
　各実施形態について詳しく説明する前に、全ての実施形態に共通する事項について説明する。
＜０．１　液晶表示装置の全体構成および動作概要＞
　図２は、全ての実施形態における液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、タイミングコントローラ２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と表示部５００とを備えている。ゲートドライバ４００は表示部５００とともに液晶パネル１１内に形成されている。すなわち、本実施形態におけるゲートドライバ４００は、モノリシックゲートドライバである。なお、液晶パネル１１に関し、図２において符号１１１で示す部分はＴＦＴ基板（アレイ基板）のみが存在する部分であり、図２において符号１１２で示す部分はシール材を介してＴＦＴ基板とカラーフィルタ基板（対向基板）とが貼り合わされている部分である。ソースドライバ３００は、ＴＦＴ基板上にＩＣの形態で搭載されている。タイミングコントローラ２００は、コントロール基板１２上にＩＣの形態で搭載されている。液晶パネル１１とコントロール基板１２とはＦＰＣ（フレキシブルプリント基板）１３を介して接続されている。なお、ここで説明する構成は一例であって、図２に示す構成には限定されない。また、この液晶表示装置の内部あるいは外部にはタッチパネルとして機能する構成要素も設けられているが、当該構成要素については図示および説明を省略する。
　表示部５００には、９６０本のソースバスライン（映像信号線）ＳＬ１～ＳＬ９６０と、１２８０本のゲートバスライン（走査信号線）ＧＬ１～ＧＬ１２８０とが形成されている。但し、ソースバスラインＳＬの本数およびゲートバスラインＧＬの本数は一例であって、これには限定されない。ソースバスラインＳＬとゲートバスラインＧＬとの交差点に対応して、画素を形成する画素形成部が設けられている。すなわち、表示部５００には、（９６０×１２８０）個の画素形成部が設けられている。図３は、画素形成部５の構成を示す回路図である。画素形成部５には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子である薄膜トランジスタ（画素ＴＦＴ）５０と、その薄膜トランジスタ５０のドレイン端子に接続された画素電極５１と、全ての画素形成部５に共通的に設けられた共通電極５４および補助容量電極５５と、画素電極５１と共通電極５４とによって形成される液晶容量５２と、画素電極５１と補助容量電極５５とによって形成される補助容量５３とが含まれている。液晶容量５２と補助容量５３とによって画素容量５６が構成されている。なお、画素形成部５の構成は図３に示す構成には限定されない。例えば、補助容量５３および補助容量電極５５が設けられていない構成を採用することもできる。
　ゲートドライバ４００は図４に示すように、１２８０段からなるシフトレジスタ４０１によって構成されている。表示部５００には１２８０行×９６０列の画素マトリクスが形成されている。それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４０１の各段が設けられている。すなわち、シフトレジスタ４０１には１２８０個の単位回路４０（１）～４０（１２８０）が含まれている。なお、ゲートドライバ４００の配置は図４に示す構成には限定されない。例えば、表示部５００の両側に同じゲートドライバ（シフトレジスタ）を配置して両側から同じゲートバスラインＧＬを同時に駆動する構成や６４０段からなるシフトレジスタを表示部５００の両側に配置して、一方の側から奇数行目のゲートバスライン（ＧＬ１、ＧＬ３、・・・）を駆動し、他方の側から偶数行目のゲートバスライン（ＧＬ２、ＧＬ４、・・・）を駆動する構成を採用することもできる。
　ところで、以下の実施形態においては、表示部５００内の薄膜トランジスタ５０および単位回路４０内の薄膜トランジスタにはａ－ＳｉＴＦＴが採用されているものと仮定する。但し、ａ－ＳｉＴＦＴ以外の薄膜トランジスタが採用されていても良く、これについては変形例として記載する。
　以下、図２に示す構成要素の動作について説明する。タイミングコントローラ２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するためのゲート制御信号ＧＣＴＬとを出力する。ソース制御信号ＳＣＴＬには、例えば、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号などが含まれている。ゲート制御信号ＧＣＴＬには、詳しくは後述するが、例えば、ゲートスタートパルス信号，ゲートクロック信号，クリア信号，電荷供給制御信号が含まれている。
　ソースドライバ３００は、タイミングコントローラ２００からＦＰＣ１３を介して送られるデジタル映像信号ＤＶおよびソース制御信号ＳＣＴＬを受け取り、各ソースバスラインＳＬに駆動用映像信号を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号として全てのソースバスラインＳＬに一斉に印加される。
　ゲートドライバ４００は、タイミングコントローラ２００からＦＰＣ１３およびソースドライバ３００を介して送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。その際、ゲートドライバ４００を構成するシフトレジスタは、適宜、シフト動作を停止する。このゲートドライバ４００についての詳しい説明は後述する。なお、ゲートドライバ４００には、所定の電源回路（不図示）からゲートロー電圧ＶＧＬも供給される。
　以上のようにして、ソースバスラインＳＬに駆動用映像信号が印加され、ゲートバスラインＧＬに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部５００に表示される。
＜０．２　特徴＞
　次に、図１を参照しつつ、全ての実施形態に共通する特徴について説明する。図１は、全ての実施形態における単位回路４０の概略回路図である。単位回路４０は、第１ノードＮＡの電圧をゲートロー電圧ＶＧＬへと引き込むための安定化トランジスタとして機能する薄膜トランジスタＴ８と、出力端子４９からの出力信号（走査信号）Ｑ（ｎ）の出力の制御を行う出力制御トランジスタとして機能する薄膜トランジスタＴ９と、第１ノードＮＡの電圧をハイレベルからローレベルに変化させる出力制御ノードターンオフトランジスタとして機能する薄膜トランジスタＴ１０と、出力端子４９の電圧をハイレベルからローレベルに変化させる出力ノードターンオフトランジスタとして機能する薄膜トランジスタＴ１１と、第１ノードＮＡの電圧をローレベルからハイレベルに変化させる出力制御ノードターンオントランジスタとして機能する薄膜トランジスタＴ１３と、キャパシタＣ１とを備えている。但し、第４の実施形態においては、順方向でのシフト動作が行われるときと逆方向でのシフト動作が行われるときとで、薄膜トランジスタＴ１０と薄膜トランジスタＴ１３の機能が入れ替わる。具体的には、順方向でのシフト動作が行われるときには、薄膜トランジスタＴ１０が出力制御ノードターンオフトランジスタとして機能するとともに薄膜トランジスタＴ１３が出力制御ノードターンオントランジスタとして機能し、逆方向でのシフト動作が行われるときには、薄膜トランジスタＴ１０が出力制御ノードターンオントランジスタとして機能するとともに薄膜トランジスタＴ１３が出力制御ノードターンオフトランジスタとして機能する。図１に関し、安定化回路４０５については、詳細な図示を省略している。なお、薄膜トランジスタＴ８，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１３，およびキャパシタＣ１は、それぞれ、図４１に示した従来の構成における薄膜トランジスタＴ９５，Ｔ９１，Ｔ９４，Ｔ９２，Ｔ９３，およびキャパシタＣ９に対応する。
　以上のような構成の単位回路４０に、図１に示すように、第１ノードＮＡに電荷を供給するための第１の電荷供給回路４１０と第２ノードＮＢに電荷を供給するための第２の電荷供給回路４２０とが設けられている。第１の電荷供給回路４１０は、シフト動作停止期間を通じて中途段の単位回路４０において第１ノードＮＡの電圧が高いレベルで維持されるよう、当該第１ノードＮＡへの電荷の供給を行う。第２の電荷供給回路４２０は、シフト動作停止期間を通じて中途段以外の段の単位回路４０において第２ノードＮＢの電圧が高いレベルで維持されるよう、当該第２ノードＮＢへの電荷の供給を行う。ここで、第１の電荷供給回路４１０および第２の電荷供給回路４２０は次のように構成されている。中途段の単位回路４０では、シフト動作停止期間を通じて、第１の電荷供給回路４１０のみが有効に機能し、第２の電荷供給回路４２０の機能は無効化される。一方、中途段以外の段の単位回路４０では、シフト動作停止期間を通じて、第２の電荷供給回路４２０のみが有効に機能し、第１の電荷供給回路４１０の機能は無効化される。
　以下、実施形態について説明する。
＜１．第１の実施形態＞
＜１．１　シフトレジスタの構成＞
　第１の実施形態について説明する。図５～図７は、本実施形態におけるゲートドライバ４００内のシフトレジスタ４０１の構成を示すブロック図である。なお、図５には初段側の構成を示しており、図６には最終段側の構成を示しており、図７には初段側・最終段側以外の一部の構成（（ｎ－１）段目から（ｎ＋３）段目までの構成）を示している。ここで、ｎは、ｉを４以上１２７２以下の４の倍数として、「ｉ＋１」で表される数である。本実施形態においては、タイミングコントローラ２００からゲートドライバ４００には、ゲート制御信号ＧＣＴＬとして、ゲートクロック信号ＧＣＫ１～ＧＣＫ４，ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２，クリア信号ＣＬＲ１～ＣＬＲ３，および電荷供給制御信号ＶＴＰが与えられる。なお、それらの信号のハイレベル側の電圧はゲートハイ電圧（ゲートバスラインＧＬに接続された画素ＴＦＴ５０をオン状態にするレベルの電圧）ＶＧＨに設定されているものと仮定する。
　シフトレジスタ４０１の各段（各単位回路４０）の入力端子に与えられる信号は次のようになっている（図７参照）。ｎ段目の単位回路４０（ｎ）については、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ３として与えられ、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ４として与えられる。（ｎ＋１）段目の単位回路４０（ｎ＋１）については、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ３として与えられ、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ４として与えられる。（ｎ＋２）段目の単位回路４０（ｎ＋２）については、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ３として与えられ、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ４として与えられる。（ｎ＋３）段目の単位回路４０（ｎ＋３）については、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ２として与えられ、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ３として与えられ、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ４として与えられる。このような構成が、シフトレジスタ４０１の全ての段を通して４段ずつ繰り返される。なお、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ３とは位相が１８０度ずれていて、ゲートクロック信号ＧＣＫ２とゲートクロック信号ＧＣＫ４とは位相が１８０度ずれていて、ゲートクロック信号ＧＣＫ１の位相はゲートクロック信号ＧＣＫ２の位相よりも９０度進んでいる（図８および図９を参照）。
　また、任意の段（ここではｋ段目とする）の単位回路４０（ｋ）について、２段前の単位回路４０（ｋ－２）から出力される出力信号Ｑ（ｋ－２）がセット信号Ｓとして与えられ、３段後の単位回路４０（ｋ＋３）から出力される出力信号Ｑ（ｋ＋３）がリセット信号Ｒとして与えられる。但し、１段目の単位回路４０（１）については、ゲートスタートパルス信号ＧＳＰ１がセット信号Ｓとして与えられ、２段目の単位回路４０（２）については、ゲートスタートパルス信号ＧＳＰ２がセット信号Ｓとして与えられる（図５参照）。また、１２７８段目の単位回路４０（１２７８）については、クリア信号ＣＬＲ１がリセット信号Ｒとして与えられ、１２７９段目の単位回路４０（１２７９）については、クリア信号ＣＬＲ２がリセット信号Ｒとして与えられ、１２８０段目の単位回路４０（１２８０）については、クリア信号ＣＬＲ３がリセット信号Ｒとして与えられる（図６参照）。
　ゲートロー電圧ＶＧＬおよび電荷供給制御信号ＶＴＰについては、全ての単位回路４０（１）～４０（１２８０）に共通的に与えられる。
　シフトレジスタ４０１の各段（各単位回路４０）の出力端子からは出力信号Ｑが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｑ（ｋ）は、走査信号Ｇ（ｋ）としてｋ行目のゲートバスラインＧＬｋに与えられるほか、リセット信号Ｒとして３段前の単位回路４０（ｋ－３）に与えられるとともに、セット信号Ｓとして２段後の単位回路４０（ｋ＋２）に与えられる。但し、１～３段目の単位回路４０（１）～４０（３）から出力される出力信号Ｑは、いずれの単位回路４０にもリセット信号Ｒとして与えられることはなく、１２７９～１２８０段目の単位回路４０（１２７９）～４０（１２８０）から出力される出力信号Ｑは、いずれの単位回路４０にもセット信号Ｓとして与えられることはない（図５および図６を参照）。
　以上のような構成において、シフト動作を開始する際には（図８参照）、１段目の単位回路４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰ１のパルスが与えられ、２段目の単位回路４０（２）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰ２のパルスが与えられる。これにより、ゲートクロック信号ＧＣＫ１～ＧＣＫ４のクロック動作に基づいて、各単位回路４０から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路４０（１）から１２８０段目の単位回路４０（１２８０）へと順次に転送される。そして、このシフトパルスの転送（シフト動作）に応じて、各単位回路４０から出力される出力信号Ｑ（走査信号Ｇ）が順次にハイレベルとなる。これにより、１２８０本のゲートバスラインＧＬ１～ＧＬ１２８０が順次に選択状態となる。
　シフト動作を終了する際には（図９参照）、１２７８段目の単位回路４０（１２７８）にリセット信号Ｒとしてのクリア信号ＣＬＲ１のパルスが与えられ、１２７９段目の単位回路４０（１２７９）にリセット信号Ｒとしてのクリア信号ＣＬＲ２のパルスが与えられ、１２８０段目の単位回路４０（１２８０）にリセット信号Ｒとしてのクリア信号ＣＬＲ３のパルスが与えられる。これにより、全ての単位回路４０（１）～４０（１２８０）から出力される出力信号Ｑ（走査信号Ｇ）はローレベルとなる。
　ところで、このシフトレジスタ４０１は、各フレーム期間において、シフト動作を数回停止する。例えばタッチ処理期間にシフト動作が停止する。図１０は、シフト動作の停止タイミングについて説明するための図である。図１０には、１行目から１２８０行目までの走査が行われる間にシフト動作が３回停止する例を示している。符号Ｐ１を付した矢印で表される期間はシフト動作が行われている期間であり、符号Ｐ２を付した矢印で表される期間はシフト動作停止期間であり、符号Ｐ３を付した矢印で表される期間は垂直帰線期間である。なお、表示部５００の解像度によっては、１フレーム期間中に２０回程度のシフト動作停止期間が設けられることもある。
＜１．２　単位回路の構成＞
　図１１は、本実施形態における単位回路４０の構成（シフトレジスタ４０１の一段分の構成）を示す回路図である。図１１に示すように、この単位回路４０は、１３個の薄膜トランジスタＴ１～Ｔ１３と、１個のキャパシタ（容量素子）Ｃ１とを備えている。また、この単位回路４０は、ゲートロー電圧ＶＧＬ用の入力端子のほか、７個の入力端子４１～４７と、１個の出力端子（出力ノード）４９とを有している。ここで、クロック信号ＣＫ１を受け取る入力端子には符号４１を付し、クロック信号ＣＫ２を受け取る入力端子には符号４２を付し、クロック信号ＣＫ３を受け取る入力端子には符号４３を付し、クロック信号ＣＫ４を受け取る入力端子には符号４４を付し、セット信号Ｓを受け取る入力端子には符号４５を付し、リセット信号Ｒを受け取る入力端子には符号４６を付し、電荷供給制御信号ＶＴＰを受け取る入力端子には符号４７を付している。なお、薄膜トランジスタＴ１のゲート端子，ドレイン端子と薄膜トランジスタＴ１３のゲート端子，ドレイン端子とには、ともにセット信号Ｓが与えられるが、図１１では、便宜上、セット信号Ｓ用の入力端子４５を別々に図示している。電荷供給制御信号ＶＴＰ用の入力端子４７についても同様である。
　この単位回路４０では、薄膜トランジスタＴ２，Ｔ３，Ｔ８，およびＴ１２で安定化回路４０５が構成されており、薄膜トランジスタＴ１およびＴ５～Ｔ７で第１の電荷供給回路４１０が構成されており、薄膜トランジスタＴ４で第２の電荷供給回路４２０が構成されている。
　次に、この単位回路４０内における構成要素間の接続関係について説明する。薄膜トランジスタＴ２のゲート端子，薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ８のドレイン端子，薄膜トランジスタＴ９のゲート端子，薄膜トランジスタＴ１０のドレイン端子，薄膜トランジスタＴ１３のソース端子，およびキャパシタＣ１の一端は第１ノードＮＡを介して互いに接続されている。薄膜トランジスタＴ２のドレイン端子，薄膜トランジスタＴ３のソース端子，薄膜トランジスタＴ４のソース端子，薄膜トランジスタＴ７のゲート端子，薄膜トランジスタＴ８のゲート端子，および薄膜トランジスタＴ１２のドレイン端子は第２ノードＮＢを介して互いに接続されている。薄膜トランジスタＴ１のソース端子，薄膜トランジスタＴ５のゲート端子，および薄膜トランジスタＴ７のドレイン端子は互いに接続されている。これらが互いに接続されている領域のことを「第３ノード」という。第３ノードには、符号ＮＣを付している。
　薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第３ノードＮＣに接続されている。薄膜トランジスタＴ２については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は第２ノードＮＢに接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。薄膜トランジスタＴ３については、ゲート端子およびドレイン端子は入力端子４４に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮＢに接続されている。薄膜トランジスタＴ４については、ゲート端子およびドレイン端子は入力端子４７に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮＢに接続されている。薄膜トランジスタＴ５については、ゲート端子は第３ノードＮＣに接続され、ドレイン端子は入力端子４７に接続され、ソース端子は薄膜トランジスタＴ６のドレイン端子に接続されている。
　薄膜トランジスタＴ６については、ゲート端子は入力端子４７に接続され、ドレイン端子は薄膜トランジスタＴ５のソース端子に接続され、ソース端子は第１ノードＮＡに接続されている。薄膜トランジスタＴ７については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は第３ノードＮＣに接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。薄膜トランジスタＴ８については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。薄膜トランジスタＴ９については、ゲート端子は第１ノードＮＡに接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子４９に接続されている。薄膜トランジスタＴ１０については、ゲート端子は入力端子４６に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。
　薄膜トランジスタＴ１１については、ゲート端子は入力端子４３に接続され、ドレイン端子は出力端子４９に接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。薄膜トランジスタＴ１２については、ゲート端子は入力端子４２に接続され、ドレイン端子は第２ノードＮＢに接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。薄膜トランジスタＴ１３については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮＡに接続されている。キャパシタＣ１については、一端は第１ノードＮＡに接続され、他端は出力端子４９に接続されている。
　次に、単位回路４０内の薄膜トランジスタのサイズについて説明する。薄膜トランジスタＴ２については、薄膜トランジスタＴ３よりも充分に大きく、かつ、薄膜トランジスタＴ４よりも充分に大きいサイズに設定される。例えば、薄膜トランジスタＴ２については、チャネル幅が大きな値に設定されるとともにチャネル長が小さな値に設定され、薄膜トランジスタＴ３については、チャネル幅が小さな値に設定されるとともにチャネル長が大きな値に設定され、薄膜トランジスタＴ４については、チャネル幅が小さな値に設定されるとともにチャネル長が大きな値に設定される。薄膜トランジスタＴ１，Ｔ７については、比較的小さなサイズに設定される。これについては、薄膜トランジスタＴ１，Ｔ７でのオフリークが小さくなるよう、それらのチャネル幅が小さな値に設定されるとともにチャネル長が大きな値に設定される。但し、第３ノードＮＣの充放電を一定期間内に行うことができる程度のサイズに設定される必要がある。薄膜トランジスタＴ５については、比較的大きなサイズに設定される。このように薄膜トランジスタＴ５が比較的大きなサイズに設定される理由は、薄膜トランジスタＴ５のゲート容量が第３ノードＮＣの容量になるとともに第１ノードＮＡへの充分な電荷供給能力が必要とされるからである。薄膜トランジスタＴ６については、比較的大きなサイズに設定される。このように薄膜トランジスタＴ６が比較的大きなサイズに設定される理由は、第１ノードＮＡへの充分な電荷供給能力が必要とされるからである。なお、ここで説明した薄膜トランジスタ以外の薄膜トランジスタのサイズについては特に限定されない。それぞれの薄膜トランジスタの役割に応じて最適なサイズに設定される。
　次に、各構成要素のこの単位回路４０における機能について説明する。薄膜トランジスタＴ１は、セット信号Ｓがハイレベルになっているときに、第３ノードＮＣの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ２は、第１ノードＮＡの電圧がハイレベルになっているときに、第２ノードＮＢの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ３は、クロック信号ＣＫ４がハイレベルになっているときに、第２ノードＮＢの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ４は、電荷供給制御信号ＶＴＰがハイレベルになっているときに、第２ノードＮＢに電荷を供給する。薄膜トランジスタＴ５，Ｔ６は、電荷供給制御信号ＶＴＰの電圧がハイレベルになっているときに、第１ノードＮＡに電荷を供給する。薄膜トランジスタＴ７は、第２ノードＮＢの電圧がハイレベルになっているときに、第３ノードＮＣの電圧をローレベルに向けて変化させる。
　薄膜トランジスタＴ８は、第２ノードＮＢの電圧がハイレベルになっているときに、第１ノードＮＡの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ９は、第１ノードＮＡの電圧がハイレベルになっているときに、クロック信号ＣＫ１の電圧を出力端子４９に与える。薄膜トランジスタＴ１０は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮＡの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ１１は、クロック信号ＣＫ３がハイレベルになっているときに、出力信号Ｑ（ｎ）をローレベルに向けて変化させる。薄膜トランジスタＴ１２は、クロック信号ＣＫ２がハイレベルになっているときに、第２ノードＮＢの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ１３は、セット信号Ｓがハイレベルになっているときに、第１ノードＮＡの電圧をハイレベルに向けて変化させる。キャパシタＣ１は、第１ノードＮＡの電圧を上昇させるためのブートストラップ容量として機能する。
　なお、本実施形態においては、薄膜トランジスタＴ１によって電荷供給制御ノードターンオントランジスタが実現され、薄膜トランジスタＴ２によって第２の安定化ノードターンオフトランジスタが実現され、薄膜トランジスタＴ３によって安定化ノードターンオントランジスタが実現され、薄膜トランジスタＴ４によって安定化用電荷供給制御トランジスタが実現され、薄膜トランジスタＴ５によって第２の電荷供給制御トランジスタが実現され、薄膜トランジスタＴ６によって第１の電荷供給制御トランジスタが実現され、薄膜トランジスタＴ７によって電荷供給制御ノード制御トランジスタが実現され、薄膜トランジスタＴ８によって安定化トランジスタが実現され、薄膜トランジスタＴ９によって出力制御トランジスタが実現され、薄膜トランジスタＴ１０によって出力制御ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１１によって出力ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１２によって第１の安定化ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１３によって出力制御ノードターンオントランジスタが実現されている。また、第１ノードＮＡによって出力制御ノードが実現され、第２ノードＮＢによって安定化ノードが実現され、第３ノードＮＣによって電荷供給制御ノードが実現され、出力端子４９によって出力ノードが実現されている。
＜１．３　単位回路の動作＞
　次に、図１２および図１３を参照しつつ、本実施形態における単位回路４０の動作について説明する。なお、波形の遅延については無視するものとする。図１２および図１３に関し、時点ｔ０４から時点ｔ０５までの期間がシフト動作停止期間である。ここでは、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（すなわち、シフト動作停止期間に中途段となっている単位回路）４０と第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（すなわち、シフト動作停止期間に中途段とはなっていない単位回路）４０とに分けて、動作の説明を行う。但し、いずれのケースについても、説明対象の単位回路４０はｎ段目の単位回路４０（ｎ）（図７参照）であると仮定する。
＜１．３．１　第１ノードの電圧低下を防ぐ必要のある単位回路の動作＞
　図１２は、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路４０の動作について説明するための信号波形図である。時点ｔ０１以前の期間には、セット信号Ｓはローレベル、リセット信号Ｒはローレベル、出力信号Ｑ（ｎ）はローレベル、第１ノードＮＡの電圧はローレベル、第３ノードＮＣの電圧はローレベルとなっている。第２ノードＮＢの電圧については、クロック信号ＣＫ４およびクロック信号ＣＫ２のクロック動作に基づき、ハイレベルとローレベルとが交互に現れている。
　時点ｔ０１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１３は図１１に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１３がオン状態となり、第１ノードＮＡの電圧が上昇する。同様に、薄膜トランジスタＴ１はダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１がオン状態となり、第３ノードＮＣの電圧が上昇する。詳しくは、第１ノードＮＡの電圧および第３ノードＮＣの電圧は、ゲートハイ電圧ＶＧＨよりも薄膜トランジスタの閾値電圧Ｖｔｈ分だけ低いレベル（以下、このレベルを「ＶＧＨ－Ｖｔｈ」と表記する。）にまで上昇する。第１ノードＮＡの電圧が上昇することによって、薄膜トランジスタＴ２，Ｔ９がオン状態となる。薄膜トランジスタＴ２がオン状態となることにより、第２ノードＮＢの電圧がゲートロー電圧ＶＧＬへと引き込まれる。また、第３ノードＮＣの電圧が上昇することによって、薄膜トランジスタＴ５がオン状態となる。なお、薄膜トランジスタＴ９がオン状態となるが、クロック信号ＣＫ１はローレベルとなっているので、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）が上昇することはない。
　また、時点ｔ０１には、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ０２になると、クロック信号ＣＫ４がローレベルからハイレベルに変化する。薄膜トランジスタＴ３は図１１に示すようにダイオード接続となっているので、クロック信号ＣＫ４がローレベルからハイレベルに変化することによって薄膜トランジスタＴ３がオン状態となる。しかしながら、このとき薄膜トランジスタＴ２がオン状態となっていることと薄膜トランジスタＴ２のサイズが薄膜トランジスタＴ３のサイズよりも充分に大きいことから、第２ノードＮＢの電圧はローレベルで維持される。
　時点ｔ０３になると、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１，Ｔ１３はオフ状態となる。また、時点ｔ０３には、クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１１はオフ状態となる。
　時点ｔ０４になると、全てのクロック信号のクロック動作が停止し、シフト動作停止期間が始まる。この時点ｔ０４には、電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ６がオン状態となる。また、薄膜トランジスタＴ５のゲート－ドレイン間およびゲート－ソース間の寄生容量の存在に起因して第３ノードＮＣの電圧が更に上昇する。以上より、第１ノードＮＡの電圧が充分に高いレベルで維持されるよう、薄膜トランジスタＴ５，Ｔ６を介して、入力端子４７から第１ノードＮＡへと電荷が供給される。詳しくは、第１ノードＮＡの電圧が“ＶＧＨ－Ｖｔｈ”以下になりかけると、第１ノードＮＡの電圧が“ＶＧＨ－Ｖｔｈ”で維持されるように、第１ノードＮＡに電荷が供給される。このように第１ノードＮＡへの電荷の供給が行われることにより、シフト動作停止期間中に薄膜トランジスタＴ８，Ｔ１０，およびＴ１３でオフリークが生じていても、当該シフト動作停止期間を通じて第１ノードＮＡの電圧は高いレベルで維持される。なお、シフト動作停止期間には、第２ノードＮＢの電圧はローレベル、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＴ８，Ｔ１０がオン状態となることによって第１ノードＮＡの電圧が低下することもない。
　ところで、電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化することによって、薄膜トランジスタＴ４もオン状態となる。しかしながら、このとき薄膜トランジスタＴ２がオン状態となっていることと薄膜トランジスタＴ２のサイズが薄膜トランジスタＴ４のサイズよりも充分に大きいことから、第２ノードＮＢの電圧はローレベルで維持される。このように、中途段の単位回路４０では、第２の電荷供給回路４２０の機能は無効化されている。
　時点ｔ０５になると、シフト動作停止期間が終了し、クロック信号のクロック動作が再開される。詳しくは、時点ｔ０５には、クロック信号ＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９はオン状態となっているので、入力端子４１の電圧の上昇とともに出力端子４９の電圧が上昇する。ここで、図１１に示すように第１ノードＮＡ－出力端子４９間にはキャパシタＣ１が設けられているので、出力端子４９の電圧の上昇とともに第１ノードＮＡの電圧も上昇する（第１ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＴ９のゲート端子には大きな電圧が印加され、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がクロック信号ＣＫ１のハイレベルの電圧にまで上昇する。これにより、この単位回路４０（ｎ）に接続されたゲートバスラインＧＬｎが選択状態となる。なお、時点ｔ０５から時点ｔ０７までの期間には、第２ノードＮＢの電圧はローレベル、リセット信号Ｒはローレベルとなっている。このため、薄膜トランジスタＴ８，Ｔ１０はオフ状態で維持されている。従って、この期間中に第１ノードＮＡの電圧が低下することはない。また、時点ｔ０５から時点ｔ０７までの期間には、クロック信号ＣＫ３はローレベルとなっている。このため、薄膜トランジスタＴ１１はオフ状態で維持されている。従って、この期間中に出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）が低下することはない。
　また、時点ｔ０５には、電荷供給制御信号ＶＴＰがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ６がオフ状態となる。以上より、入力端子４７から第１ノードＮＡへの電荷の供給が停止する。また、入力端子４７の電圧の低下に伴い、薄膜トランジスタＴ５のゲート－ドレイン間およびゲート－ソース間の寄生容量を介して第３ノードＮＣの電圧が低下する。
　時点ｔ０６になると、クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１２がオン状態となり、第２ノードＮＢの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ０７になると、クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子４１の電圧の低下とともに出力端子４９の電圧が低下する。出力端子４９の電圧が低下することにより、キャパシタＣ１を介して、第１ノードＮＡの電圧も低下する。また、時点ｔ０７には、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となる。以上より、出力信号Ｑ（ｎ）の電圧がローレベルとなる。
　時点ｔ０８になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０がオン状態となる。また、時点ｔ０８には、クロック信号ＣＫ４がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となり、第２ノードＮＢの電圧がハイレベルとなる。第２ノードＮＢの電圧がハイレベルとなることによって、薄膜トランジスタＴ７，Ｔ８がオン状態となる。以上のようにして薄膜トランジスタＴ８，Ｔ１０がオン状態となることによって第１ノードＮＡの電圧はローレベルとなる。また、薄膜トランジスタＴ７がオン状態となることによって第３ノードＮＣの電圧がローレベルとなる。
　以上のようにして、この単位回路（中途段となっている単位回路）４０ではシフト動作停止期間を通じて第１ノードＮＡの電圧が高いレベルで維持され、シフト動作停止期間が終了すると、この単位回路４０からシフト動作が正常に再開される。
＜１．３．２　第１ノードの電圧低下を防ぐ必要のない単位回路の動作＞
　図１３は、第１ノードＮＡの電圧低下を防ぐ必要のない単位回路４０の動作について説明するための信号波形図である。時点ｔ０１以前の期間には、セット信号Ｓはローレベル、リセット信号Ｒはローレベル、出力信号Ｑ（ｎ）はローレベル、第１ノードＮＡの電圧はローレベル、第３ノードＮＣの電圧はローレベルとなっている。第２ノードＮＢの電圧については、クロック信号ＣＫ４およびクロック信号ＣＫ２のクロック動作に基づき、ハイレベルとローレベルとが交互に現れている。
　時点ｔ０１になると、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ０２になると、クロック信号ＣＫ４がローレベルからハイレベルに変化する。薄膜トランジスタＴ３は図１１に示すようにダイオード接続となっているので、クロック信号ＣＫ４がローレベルからハイレベルに変化することによって薄膜トランジスタＴ３がオン状態となる。これにより、第２ノードＮＢの電圧がハイレベルとなり、薄膜トランジスタＴ７，Ｔ８がオン状態となる。薄膜トランジスタＴ７がオン状態となることにより、第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれる。薄膜トランジスタＴ８がオン状態となることにより、第１ノードＮＡの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ０３になると、クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１１はオフ状態となる。
　時点ｔ０４になると、全てのクロック信号のクロック動作が停止し、シフト動作停止期間が始まる。この時点ｔ０４には、電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となり、入力端子４７から第２ノードＮＢへと電荷が供給される。このように第２ノードＮＢへの電荷の供給が行われることにより、シフト動作停止期間中に薄膜トランジスタＴ２，Ｔ１２でオフリークが生じていても、当該シフト動作停止期間を通じて第２ノードＮＢの電圧は高いレベル（ゲートハイ電圧ＶＧＨよりも薄膜トランジスタの閾値電圧Ｖｔｈ分だけ低いレベル）で維持される。すなわち、シフト動作停止期間を通じて、薄膜トランジスタＴ７，Ｔ８はオン状態で維持される。これにより、第１ノードＮＡおよび第３ノードＮＣの電圧はシフト動作停止期間を通じてゲートロー電圧ＶＧＬへと引き込まれる。また、第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれるので、薄膜トランジスタＴ５はオフ状態で維持される。従って、中途段となっている単位回路（第１ノードの電圧低下を防ぐ必要のある単位回路）４０とは異なり、シフト動作期間中に入力端子４７から第１ノードＮＡに電荷が供給されることはない。このように、中途段とはなっていない単位回路４０では、第１の電荷供給回路４１０の機能は無効化されている。
　時点ｔ０５になると、シフト動作停止期間が終了し、クロック信号のクロック動作が再開される。この時点ｔ０５には、電荷供給制御信号ＶＴＰがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ４がオフ状態となる。以上より、入力端子４７から第２ノードＮＢへの電荷の供給が停止する。
　時点ｔ０６になると、クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１２がオン状態となり、第２ノードＮＢの電圧がローレベルとなる。
　時点ｔ０７になると、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ０８になると、クロック信号ＣＫ４がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となり、第２ノードＮＢの電圧がハイレベルとなる。第２ノードＮＢの電圧がハイレベルとなることによって、薄膜トランジスタＴ７，Ｔ８がオン状態となる。薄膜トランジスタＴ７がオン状態となることによって第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれ、薄膜トランジスタＴ８がオン状態となることによって第１ノードＮＡの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　以上のようにして、この単位回路（中途段とはなっていない単位回路）４０では、シフト動作停止期間を通じて、第２ノードＮＢの電圧がハイレベルで維持されることにより、薄膜トランジスタＴ８，Ｔ７がオン状態で維持される。このため、シフト動作停止期間を通じて第１ノードＮＡの電圧がローレベルで維持される。
＜１．４　効果＞
　本実施形態によれば、シフトレジスタ４０１を構成する単位回路４０には、第１ノードＮＡに電荷を供給するための第１の電荷供給回路４１０と第２ノードＮＢに電荷を供給するための第２の電荷供給回路４２０とが設けられている。そして、シフト動作停止期間を通じて、第１の電荷供給回路４１０は中途段となっている単位回路４０のみで有効に機能し、第２の電荷供給回路４２０は中途段となっている単位回路４０以外の単位回路４０で有効に機能する。このため、中途段となっている単位回路４０では、シフト動作停止期間を通じて、たとえ薄膜トランジスタでのオフリークが生じていても第１ノードＮＡの電圧が充分に高いレベルで維持される。また、中途段とはなっていない単位回路４０では、シフト動作停止期間を通じて、第２ノードＮＢの電圧がハイレベルで維持されて薄膜トランジスタＴ８，Ｔ７がオン状態で維持されることにより、第１ノードＮＡの電圧がローレベルで維持される。以上より、シフト動作停止期間の終了後に、シフトレジスタ４０１におけるシフト動作が中途段から正常に再開される。
　また、本実施形態によれば、日本の特開２０１４－１８２２０３号公報や国際公開２０１７／００６８１５号パンフレットに開示された構成とは異なり、シフトレジスタ４０１内の全ての単位回路４０が同じ構成となっている。このため、シフト動作を任意の段で停止することが可能となる。これに関し、特定の段のみが中途段となり得る構成を採用した場合、中途段となり得る単位回路内のバッファトランジスタ（図１１における薄膜トランジスタＴ９）の特性シフトが、中途段となることのない単位回路内のバッファトランジスタの特性シフトよりも大きくなる。その結果、中途段となり得る単位回路から出力される出力信号の波形の形状と中途段となることのない単位回路から出力される出力信号の波形の形状とが異なることとなり、異常表示が発生する。この点、本実施形態によれば、シフト動作を任意の段で停止することができるので、中途段となる単位回路を適宜変更することによって、特定の段でのバッファトランジスタの大きな特性シフトの発生が防止される。
　以上のように、本実施形態によれば、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできるシフトレジスタ４０１が実現される。
＜１．５　変形例＞
＜１．５．１　薄膜トランジスタの種類について＞
　上記第１の実施形態においては、表示部５００内の薄膜トランジスタ５０およびゲートドライバ４００内の薄膜トランジスタにはａ－ＳｉＴＦＴが採用されていた。しかしながら、本発明はこれに限定されず、表示部５００内の薄膜トランジスタ５０およびゲートドライバ４００内の薄膜トランジスタに酸化物半導体ＴＦＴ（酸化物半導体で形成された半導体層を有する薄膜トランジスタ）を採用することもできる。酸化物半導体ＴＦＴの例としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体層を有する薄膜トランジスタ（ＩＧＺＯ－ＴＦＴ）が挙げられる。後述する第２～第５の実施形態についても、このようにＩＧＺＯ－ＴＦＴなどの酸化物半導体ＴＦＴを採用することができる。
　ＩＧＺＯ－ＴＦＴはａ－ＳｉＴＦＴと比較してオフリークが小さいので、ゲートドライバ４００内の薄膜トランジスタにＩＧＺＯ－ＴＦＴが採用されている場合にはオフリークに起因する誤動作は生じにくい。しかしながら、シフト動作停止期間が例えば５００μ秒ほどの長い期間に設定されると、ＩＧＺＯ－ＴＦＴが採用されていてもオフリークに起因する誤動作が生じ得る。そこで、そのような場合に上記第１の実施形態のように単位回路４０内に第１の電荷供給回路４１０および第２の電荷供給回路４２０を設けることにより、シフト動作停止期間が顕著に長い時間に設定されてもオフリークに起因する誤動作の発生を抑制することが可能となる。
　なお、酸化物半導体は電子移動度が高いため、ＩＧＺＯ－ＴＦＴなどの酸化物半導体ＴＦＴを用いることにより、ＴＦＴ（スイッチング素子）の小型化が可能となり高精細化・高開口率化・狭額縁化の点で有利となる。また、オフリークが小さいことから、低消費電力化の点で有利となる。さらに、画素ＴＦＴ５０に酸化物半導体ＴＦＴを用いることにより、画素の電圧保持率が高められる。
＜１．５．２　薄膜トランジスタＴ１，Ｔ１３について＞
　上記第１の実施形態においては、薄膜トランジスタＴ１，Ｔ１３はダイオード接続の構成となっていた。しかしながら、本発明はこれに限定されず、薄膜トランジスタＴ１，Ｔ１３のドレイン端子にセット信号Ｓ以外の信号を与えるようにしても良い。例えば、シフト動作停止期間以外の期間にはハイレベルで維持され、かつ、シフト動作停止期間にはローレベルで維持される信号を薄膜トランジスタＴ１，Ｔ１３のドレイン端子に与えるようにしても良い。
＜２．第２の実施形態＞
　第２の実施形態について説明する。なお、主に上記第１の実施形態と異なる点について説明する。ゲートドライバ４００内のシフトレジスタ４０１の構成および動作の概略については、上記第１の実施形態と同様である（図５～図１０を参照）。
＜２．１　単位回路の構成＞
　図１４は、本実施形態における単位回路４０の構成（シフトレジスタ４０１の一段分の構成）を示す回路図である。本実施形態においては、第１の電荷供給回路４１０の構成が上記第１の実施形態とは異なっている。具体的には、薄膜トランジスタＴ１，Ｔ７の構成が上記第１の実施形態とは異なっている。詳しくは、薄膜トランジスタＴ１については、ゲート端子は入力端子４５に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は第３ノードＮＣに接続されている。また、薄膜トランジスタＴ７については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は第３ノードＮＣに接続され、ソース端子は第１ノードＮＡに接続されている。
＜２．２　単位回路の動作＞
　図１２を参照しつつ、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（シフト動作停止期間に中途段となっている単位回路）４０の動作について説明する。時点ｔ０１以前の期間については、上記第１の実施形態と同様である。時点ｔ０１になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１，Ｔ１３がオン状態となる。薄膜トランジスタＴ１３がオン状態となることによって、第１ノードＮＡの電圧が上昇する。これにより、オン状態となった薄膜トランジスタＴ１を介して第１ノードＮＡから第３ノードＮＣに電荷が供給され、第３ノードＮＣの電圧が上昇する。時点ｔ０４から時点ｔ０７までの期間については、上記第１の実施形態と同様である。時点ｔ０８には、リセット信号Ｒがローレベルからハイレベルに変化し、クロック信号ＣＫ４がローレベルからハイレベルに変化することによって、上記第１の実施形態と同様にして、薄膜トランジスタＴ７，Ｔ８，およびＴ１０がオン状態となる。薄膜トランジスタＴ８，Ｔ１０がオン状態となることによって第１ノードＮＡの電圧はローレベルとなる。すなわち、薄膜トランジスタＴ７のソース端子に与えられる電圧がローレベルとなる。従って、上述のように薄膜トランジスタＴ７がオン状態となることによって、第３ノードＮＣの電圧がローレベルとなる。第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（シフト動作停止期間に中途段とはなっていない単位回路）４０については、全ての期間を通じて、上記第１の実施形態と同様の動作が行われる。
＜２．３　効果＞
　本実施形態によれば、第１の電荷供給回路４１０に関し、薄膜トランジスタＴ１のドレイン端子および薄膜トランジスタＴ７のソース端子は第１ノードＮＡに接続されている。ここで、第３ノードＮＣの電圧が高いレベルで維持されるべき期間には、第１ノードＮＡの電圧も高いレベルで維持されている。以上より、シフト動作停止期間を通じて、薄膜トランジスタＴ１，Ｔ７でのオフリークが生じていても第３ノードＮＣの電圧が充分に高いレベルで維持される。これにより、シフト動作停止期間を通じて、より確実に第１ノードＮＡの電圧を高いレベルで維持することが可能となる。以上より、上記第１の実施形態と比較して、薄膜トランジスタでのオフリークに起因する誤動作の発生がより効果的に抑制される。
　なお、薄膜トランジスタＴ１，Ｔ７の逆バイアス状態（ドレイン電圧およびソース電圧がハイレベルとなっていて、ゲート電圧がローレベルとなっている状態）でのオフリークが大きくなると異常動作が生じることが懸念される。詳しくは、中途段の単位回路４０において時点ｔ０４（図１２参照）に電荷供給制御信号ＶＴＰがハイレベルとなることによって第３ノードＮＣの電圧が上昇した後、薄膜トランジスタＴ１，Ｔ７でのオフリークによって第３ノードＮＣの電圧が第１ノードＮＡの電圧に等しくなった場合、薄膜トランジスタＴ５が充分なオン状態とはならずに入力端子４７から第１ノードＮＡへの電荷の供給が停止してしまう。このような場合には、第１ノードＮＡの電圧を充分に高いレベルで維持することができない。そこで、上述したように、薄膜トランジスタＴ１，Ｔ７でのオフリークが小さくなるよう、それらのサイズは比較的小さなサイズに設定されるのが好ましい。但し、第３ノードＮＣの充放電を一定期間内に行うことができる程度のサイズに設定される必要がある。
＜３．第３の実施形態＞
　第３の実施形態について説明する。なお、主に上記第１の実施形態と異なる点について説明する。ゲートドライバ４００内のシフトレジスタ４０１の構成および動作の概略については、上記第１の実施形態と同様である（図５～図１０を参照）。
＜３．１　単位回路の構成＞
　図１５は、本実施形態における単位回路４０の構成（シフトレジスタ４０１の一段分の構成）を示す回路図である。本実施形態においては、第１の電荷供給回路４１０の構成が上記第１の実施形態とは異なっている。具体的には、入力端子４７と第３ノードＮＣとの間にキャパシタＣ２が設けられている。
＜３．２　単位回路の動作＞
　図１２を参照しつつ、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（シフト動作停止期間に中途段となっている単位回路）４０の動作について説明する。時点ｔ０３以前の期間については、上記第１の実施形態と同様である。時点ｔ０４になると、全てのクロック信号のクロック動作が停止し、シフト動作停止期間が始まる。この時点ｔ０４には、電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ６がオン状態となる。また、薄膜トランジスタＴ５のゲート－ドレイン間およびゲート－ソース間の寄生容量の存在に起因して第３ノードＮＣの電圧が更に上昇する。更に、キャパシタＣ２を介して第３ノードＮＣの電圧が高められる。以上のようにして第３ノードＮＣの電圧が充分に高められることによって、入力端子４７から第１ノードＮＡへと確実かつ充分に電荷が供給される。時点ｔ０５以降の期間については、上記第１の実施形態と同様である。第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（シフト動作停止期間に中途段とはなっていない単位回路）４０については、全ての期間を通じて、上記第１の実施形態と同様の動作が行われる。
＜３．３　効果＞
　本実施形態によれば、第１の電荷供給回路４１０には、一端が入力端子４７に接続され他端が第３ノードＮＣに接続されたキャパシタＣ２が設けられている。このため、中途段の単位回路４０において時点ｔ０４（図１２参照）に電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化した際に、第３ノードＮＣの電圧が効果的に高められ、入力端子４７から第１ノードＮＡへと確実かつ充分に電荷が供給される。以上より、上記第１の実施形態と比較して、薄膜トランジスタでのオフリークに起因する誤動作の発生がより効果的に抑制される。
＜４．第４の実施形態＞
＜４．１　概要＞
　第４の実施形態について説明する。本実施形態に係る液晶表示装置では、シフトレジスタ４０１におけるシフト方向（すなわち、１２８０本のゲートバスラインＧＬ１～ＧＬ１２８０の走査順序）の切り替えが可能となっている。これに関し、ゲートバスラインＧＬが表示部５００の上端側から下端側へと順次に選択されるようシフト動作が行われるときのシフト方向（図１６で符号７１を付した矢印の示す方向）を「順方向」といい、ゲートバスラインＧＬが表示部５００の下端側から上端側へと順次に選択されるようシフト動作が行われるときのシフト方向（図１６で符号７２を付した矢印の示す方向）を「逆方向」という。
＜４．２　シフトレジスタの構成＞
　図１７～図１９は、本実施形態におけるゲートドライバ４００内のシフトレジスタ４０１の構成を示すブロック図である。なお、図１７には初段側（ＧＬ１側）の構成を示しており、図１８には最終段側（ＧＬ１２８０側）の構成を示しており、図１９には初段側・最終段側以外の一部の構成（（ｎ－１）段目から（ｎ＋３）段目までの構成）を示している。
　本実施形態においては、タイミングコントローラ２００からゲートドライバ４００には、ゲート制御信号ＧＣＴＬとして、ゲートクロック信号ＧＣＫ１～ＧＣＫ４，初段側制御信号ＳＡ１，ＳＡ２，最終段側制御信号ＳＺ１，ＳＺ２，シフト方向制御信号ＵＤ，ＵＤＢ，および電荷供給制御信号ＶＴＰが与えられる。これに関し、順方向でのシフト動作が行われる際には、初段側制御信号ＳＡ１，ＳＡ２がゲートスタートパルス信号として機能するとともに、最終段側制御信号ＳＺ１，ＳＺ２がクリア信号として機能する。逆方向でのシフト動作が行われる際には、最終段側制御信号ＳＺ１，ＳＺ２がゲートスタートパルス信号として機能するとともに、初段側制御信号ＳＡ１，ＳＡ２がクリア信号として機能する。
　シフトレジスタ４０１の各段（各単位回路４０）の入力端子に与えられる信号は次のようになっている（図１９参照）。ｎ段目の単位回路４０（ｎ）については、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ３として与えられる。（ｎ＋１）段目の単位回路４０（ｎ＋１）については、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ３として与えられる。（ｎ＋２）段目の単位回路４０（ｎ＋２）については、ゲートクロック信号ＧＣＫ３がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ１がクロック信号ＣＫ３として与えられる。（ｎ＋３）段目の単位回路４０（ｎ＋３）については、ゲートクロック信号ＧＣＫ４がクロック信号ＣＫ１として与えられ、ゲートクロック信号ＧＣＫ２がクロック信号ＣＫ３として与えられる。このような構成が、シフトレジスタ４０１の全ての段を通して４段ずつ繰り返される。なお、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ３とは位相が１８０度ずれていて、ゲートクロック信号ＧＣＫ２とゲートクロック信号ＧＣＫ４とは位相が１８０度ずれている（図２０～図２３を参照）。また、順方向でのシフト動作が行われる際には、ゲートクロック信号ＧＣＫ１の位相はゲートクロック信号ＧＣＫ２の位相よりも９０度進んでおり（図２０および図２１を参照）、逆方向でのシフト動作が行われる際には、ゲートクロック信号ＧＣＫ１の位相はゲートクロック信号ＧＣＫ２の位相よりも９０度遅れている（図２２および図２３を参照）。
　また、任意の段（ここではｋ段目とする）の単位回路４０（ｋ）について、２段前の単位回路４０（ｋ－２）から出力される出力信号Ｑ（ｋ－２）が単位回路制御信号ＳＴ１として与えられ、２段後の単位回路４０（ｋ＋２）から出力される出力信号Ｑ（ｋ＋２）が単位回路制御信号ＳＴ２として与えられる。但し、１段目の単位回路４０（１）については、初段側制御信号ＳＡ１が単位回路制御信号ＳＴ１として与えられ、２段目の単位回路４０（２）については、初段側制御信号ＳＡ２が単位回路制御信号ＳＴ１として与えられる（図１７参照）。また、１２７９段目の単位回路４０（１２７９）については、最終段側制御信号ＳＺ１が単位回路制御信号ＳＴ２として与えられ、１２８０段目の単位回路４０（１２８０）については、最終段側制御信号ＳＺ２が単位回路制御信号ＳＴ２として与えられる（図１８参照）。なお、順方向でのシフト動作が行われる際には、単位回路制御信号ＳＴ１が上記第１の実施形態におけるセット信号Ｓとして機能するとともに、単位回路制御信号ＳＴ２が上記第１の実施形態におけるリセット信号Ｒとして機能する。また、逆方向でのシフト動作が行われる際には、単位回路制御信号ＳＴ２が上記第１の実施形態におけるセット信号Ｓとして機能するとともに、単位回路制御信号ＳＴ１が上記第１の実施形態におけるリセット信号Ｒとして機能する。
　ゲートロー電圧ＶＧＬ，電荷供給制御信号ＶＴＰ，シフト方向制御信号ＵＤ，およびシフト方向制御信号ＵＤＢについては、全ての単位回路４０（１）～４０（１２８０）に共通的に与えられる。
　シフトレジスタ４０１の各段（各単位回路４０）の出力端子からは出力信号Ｑが出力される。任意の段（ここではｋ段目とする）から出力される出力信号Ｑ（ｋ）は、走査信号Ｇ（ｋ）としてｋ行目のゲートバスラインＧＬｋに与えられるほか、単位回路制御信号ＳＴ２として２段前の単位回路４０（ｋ－２）に与えられるとともに、単位回路制御信号ＳＴ１として２段後の単位回路４０（ｋ＋２）に与えられる。但し、１～２段目の単位回路４０（１）～４０（２）から出力される出力信号Ｑは、いずれの単位回路４０にも単位回路制御信号ＳＴ２として与えられることはなく、１２７９～１２８０段目の単位回路４０（１２７９）～４０（１２８０）から出力される出力信号Ｑは、いずれの単位回路４０にも単位回路制御信号ＳＴ１として与えられることはない（図１７および図１８を参照）。
　以上のような構成において、順方向でのシフト動作が行われる際には、シフト方向制御信号ＵＤがハイレベルで維持されるとともに、シフト方向制御信号ＵＤＢがローレベルで維持される。
　順方向でのシフト動作を開始する際には（図２０参照）、１段目の単位回路４０（１）に単位回路制御信号ＳＴ１としての初段側制御信号ＳＡ１のパルスが与えられ、２段目の単位回路４０（２）に単位回路制御信号ＳＴ１としての初段側制御信号ＳＡ２のパルスが与えられる。このとき、初段側制御信号ＳＡ１，ＳＡ２はゲートスタートパルス信号として機能している。これにより、ゲートクロック信号ＧＣＫ１～ＧＣＫ４のクロック動作に基づいて、各単位回路４０から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路４０（１）から１２８０段目の単位回路４０（１２８０）へと順次に転送される。そして、このシフトパルスの転送（シフト動作）に応じて、各単位回路４０から出力される出力信号Ｑ（走査信号Ｇ）が順次にハイレベルとなる。これにより、１２８０本のゲートバスラインＧＬ１～ＧＬ１２８０が順方向の順序で１本ずつ選択状態となる。
　順方向でのシフト動作を終了する際には（図２１参照）、１２７９段目の単位回路４０（１２７９）に単位回路制御信号ＳＴ２としての最終段側制御信号ＳＺ１のパルスが与えられ、１２８０段目の単位回路４０（１２８０）に単位回路制御信号ＳＴ２としての最終段側制御信号ＳＺ２のパルスが与えられる。このとき、最終段側制御信号ＳＺ１，ＳＺ２はクリア信号として機能している。これにより、全ての単位回路４０（１）～４０（１２８０）から出力される出力信号Ｑ（走査信号Ｇ）はローレベルとなる。
　逆方向でのシフト動作が行われる際には、シフト方向制御信号ＵＤがローレベルで維持されるとともに、シフト方向制御信号ＵＤＢがハイレベルで維持される。
　逆方向でのシフト動作を開始する際には（図２２参照）、１２８０段目の単位回路４０（１２８０）に単位回路制御信号ＳＴ２としての最終段側制御信号ＳＺ２のパルスが与えられ、１２７９段目の単位回路４０（１２７９）に単位回路制御信号ＳＴ２としての最終段側制御信号ＳＺ１のパルスが与えられる。このとき、最終段側制御信号ＳＺ１，ＳＺ２はゲートスタートパルス信号として機能している。これにより、ゲートクロック信号ＧＣＫ１～ＧＣＫ４のクロック動作に基づいて、各単位回路４０から出力される出力信号Ｑに含まれるシフトパルスが１２８０段目の単位回路４０（１２８０）から１段目の単位回路４０（１）へと順次に転送される。そして、このシフトパルスの転送（シフト動作）に応じて、各単位回路４０から出力される出力信号Ｑ（走査信号Ｇ）が順次にハイレベルとなる。これにより、１２８０本のゲートバスラインＧＬ１～ＧＬ１２８０が逆方向の順序で１本ずつ選択状態となる。
　逆方向でのシフト動作を終了する際には（図２３参照）、２段目の単位回路４０（２）に単位回路制御信号ＳＴ１としての初段側制御信号ＳＡ２のパルスが与えられ、１段目の単位回路４０（１）に単位回路制御信号ＳＴ１としての初段側制御信号ＳＡ１のパルスが与えられる。このとき、初段側制御信号ＳＡ１，ＳＡ２はクリア信号として機能している。これにより、全ての単位回路４０（１）～４０（１２８０）から出力される出力信号Ｑ（走査信号Ｇ）はローレベルとなる。
＜４．３　単位回路の構成＞
　図２４は、本実施形態における単位回路４０の構成（シフトレジスタ４０１の一段分の構成）を示す回路図である。図２４に示すように、この単位回路４０は、１４個の薄膜トランジスタＴ１～Ｔ１４と、１個のキャパシタ（容量素子）Ｃ１とを備えている。また、この単位回路４０は、ゲートロー電圧ＶＧＬ用の入力端子のほか、７個の入力端子４１，４３，４５～４７，４８（１），４８（２）と、１個の出力端子（出力ノード）４９とを有している。単位回路制御信号ＳＴ１を受け取る入力端子には符号４５を付し、単位回路制御信号ＳＴ２を受け取る入力端子には符号４６を付し、シフト方向制御信号ＵＤを受け取る入力端子には符号４８（１）を付し、シフト方向制御信号ＵＤＢを受け取る入力端子には符号４８（２）を付している。
　図２４から把握されるように、本実施形態においては、第１の電荷供給回路４１０は、薄膜トランジスタＴ１，Ｔ５～Ｔ７，およびＴ１４で構成されている。これに関し、この例では第１の実施形態の構成（図１１参照）に薄膜トランジスタＴ１４を付加した構成となっているが、第２の実施形態の構成（図１４参照）あるいは第３の実施形態の構成（図１５参照）に薄膜トランジスタＴ１４を付加した構成を採用することもできる。
　次に、この単位回路４０内における構成要素間の接続関係について説明する。但し、上記第１の実施形態（図１１参照）と異なる点についてのみ説明する。薄膜トランジスタＴ１のソース端子，薄膜トランジスタＴ５のゲート端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ１４のドレイン端子は第３ノードＮＣを介して互いに接続されている。
　薄膜トランジスタＴ１については、ゲート端子は入力端子４５に接続され、ドレイン端子は入力端子４８（１）に接続され、ソース端子は第３ノードＮＣに接続されている。薄膜トランジスタＴ１０については、ゲート端子は入力端子４６に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は入力端子４８（２）に接続されている。薄膜トランジスタＴ１３については、ゲート端子は入力端子４５に接続され、ドレイン端子は入力端子４８（１）に接続され、ソース端子は第１ノードＮＡに接続されている。薄膜トランジスタＴ１４については、ゲート端子は入力端子４６に接続され、ドレイン端子は第３ノードＮＣに接続され、ソース端子は入力端子４８（２）に接続されている。また、本実施形態においては、薄膜トランジスタＴ３のゲート端子はクロック信号ＣＫ３を受け取る入力端子４３に接続され、薄膜トランジスタＴ１２のゲート端子はクロック信号ＣＫ１を受け取る入力端子４１に接続されている。
　単位回路４０内の薄膜トランジスタのサイズに関し、薄膜トランジスタＴ１４については比較的小さなサイズに設定される。これについては、薄膜トランジスタＴ１４のオフリークが小さくなるよう、そのチャネル幅が小さな値に設定されるとともにチャネル長が大きな値に設定される。薄膜トランジスタＴ１４以外の薄膜トランジスタについては、上記第１の実施形態と同様である。
　次に、各構成要素のこの単位回路４０における機能について説明する。なお、ここでも、上記第１の実施形態と異なる点についてのみ説明する。薄膜トランジスタＴ１は、単位回路制御信号ＳＴ１がハイレベルになっているときに、シフト方向制御信号ＵＤの電圧を第３ノードＮＣに与える。より詳しくは、薄膜トランジスタＴ１は、順方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ１がハイレベルになっているときに第３ノードＮＣの電圧をハイレベルに向けて変化させ、逆方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ１がハイレベルになっているときに第３ノードＮＣの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ１０は、単位回路制御信号ＳＴ２がハイレベルになっているときに、シフト方向制御信号ＵＤＢの電圧を第１ノードＮＡに与える。より詳しくは、薄膜トランジスタＴ１０は、順方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ２がハイレベルになっているときに第１ノードＮＡの電圧をローレベルに向けて変化させ、逆方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ２がハイレベルになっているときに第１ノードＮＡの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ１３は、単位回路制御信号ＳＴ１がハイレベルになっているときに、シフト方向制御信号ＵＤの電圧を第１ノードＮＡに与える。より詳しくは、薄膜トランジスタＴ１３は、順方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ１がハイレベルになっているときに第１ノードＮＡの電圧をハイレベルに向けて変化させ、逆方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ１がハイレベルになっているときに第１ノードＮＡの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ１４は、単位回路制御信号ＳＴ２がハイレベルになっているときに、シフト方向制御信号ＵＤＢの電圧を第３ノードＮＣに与える。より詳しくは、薄膜トランジスタＴ１４は、順方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ２がハイレベルになっているときに第３ノードＮＣの電圧をローレベルに向けて変化させ、逆方向でのシフト動作が行われている際には、単位回路制御信号ＳＴ２がハイレベルになっているときに第３ノードＮＣの電圧をハイレベルに向けて変化させる。以上のように、順方向でのシフト動作が行われるときと逆方向でのシフト動作が行われるときとで、薄膜トランジスタＴ１０と薄膜トランジスタＴ１３の機能が入れ替わり、薄膜トランジスタＴ１と薄膜トランジスタＴ１４の機能が入れ替わる。
　なお、本実施形態においては、順方向でのシフト動作が行われるときには、薄膜トランジスタＴ１によって電荷供給制御ノードターンオントランジスタが実現され、薄膜トランジスタＴ１０によって出力制御ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１３によって出力制御ノードターンオントランジスタが実現され、薄膜トランジスタＴ１４によって電荷供給制御ノードターンオフトランジスタが実現されている。逆方向でのシフト動作が行われるときには、薄膜トランジスタＴ１によって電荷供給制御ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１０によって出力制御ノードターンオントランジスタが実現され、薄膜トランジスタＴ１３によって出力制御ノードターンオフトランジスタが実現され、薄膜トランジスタＴ１４によって電荷供給制御ノードターンオントランジスタが実現されている。
＜４．４　単位回路の動作＞
　次に、図２５～図２８を参照しつつ、本実施形態における単位回路４０の動作について説明する。なお、図２５および図２６はシフト方向が順方向であるときの信号波形図であり、図２７および図２８はシフト方向が逆方向であるときの信号波形図である。
＜４．４．１　シフト方向が順方向であるときの動作＞
  まず、シフト方向が順方向であるときの動作について説明する。
＜４．４．１．１　第１ノードの電圧低下を防ぐ必要のある単位回路の動作＞
　図２５は、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（シフト動作停止期間に中途段となっている単位回路）４０の動作について説明するための信号波形図である。時点ｔ１１以前の期間には、単位回路制御信号ＳＴ１はローレベル、単位回路制御信号ＳＴ２はローレベル、出力信号Ｑ（ｎ）はローレベル、第１ノードＮＡの電圧はローレベル、第３ノードＮＣの電圧はローレベルとなっている。第２ノードＮＢの電圧については、クロック信号ＣＫ３およびクロック信号ＣＫ１のクロック動作に基づき、ハイレベルとローレベルとが交互に現れている。
　時点ｔ１１になると、単位回路制御信号ＳＴ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１，Ｔ１３がオン状態となる。このとき、シフト方向制御信号ＵＤはハイレベルとなっているので、第３ノードＮＣの電圧および第１ノードＮＡの電圧が上昇する。第３ノードＮＣの電圧が上昇することによって、薄膜トランジスタＴ５がオン状態となる。また、第１ノードＮＡの電圧が上昇することによって、薄膜トランジスタＴ２，Ｔ９がオン状態となる。薄膜トランジスタＴ２がオン状態となることにより、第２ノードＮＢの電圧がゲートロー電圧ＶＧＬへと引き込まれる。なお、薄膜トランジスタＴ９がオン状態となるが、クロック信号ＣＫ１はローレベルとなっているので、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）が上昇することはない。
　また、時点ｔ１１には、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。なお、クロック信号ＣＫ３がローレベルからハイレベルに変化することによって薄膜トランジスタＴ３もオン状態となるが、薄膜トランジスタＴ２がオン状態となっていることと薄膜トランジスタＴ２のサイズが薄膜トランジスタＴ３のサイズよりも充分に大きいことから、第２ノードＮＢの電圧はローレベルで維持される。
　時点ｔ１３になると、単位回路制御信号ＳＴ１がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１，Ｔ１３はオフ状態となる。また、時点ｔ１３には、クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ３，Ｔ１１はオフ状態となる。
　時点ｔ１４になると、全てのクロック信号のクロック動作が停止し、シフト動作停止期間が始まる。この時点ｔ１４には、電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ６がオン状態となる。また、薄膜トランジスタＴ５のゲート－ドレイン間およびゲート－ソース間の寄生容量の存在に起因して第３ノードＮＣの電圧が更に上昇する。以上より、第１ノードＮＡの電圧が充分に高いレベルで維持されるよう、薄膜トランジスタＴ５，Ｔ６を介して、入力端子４７から第１ノードＮＡへと電荷が供給される。このように第１ノードＮＡへの電荷の供給が行われることにより、シフト動作停止期間中に薄膜トランジスタＴ８，Ｔ１０でオフリークが生じていても、当該シフト動作停止期間を通じて第１ノードＮＡの電圧は高いレベルで維持される。なお、シフト動作停止期間には、第２ノードＮＢの電圧はローレベル、単位回路制御信号ＳＴ２はローレベルとなっているので、薄膜トランジスタＴ８，Ｔ１０がオン状態となることによって第１ノードＮＡの電圧が低下することもない。
　ところで、電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化することによって、薄膜トランジスタＴ４もオン状態となる。しかしながら、このとき薄膜トランジスタＴ２がオン状態となっていることと薄膜トランジスタＴ２のサイズが薄膜トランジスタＴ４のサイズよりも充分に大きいことから、第２ノードＮＢの電圧はローレベルで維持される。このように、中途段の単位回路４０では、第２の電荷供給回路４２０の機能は無効化されている。
　時点ｔ１５になると、シフト動作停止期間が終了し、クロック信号のクロック動作が再開される。詳しくは、時点ｔ１５には、クロック信号ＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９はオン状態となっているので、入力端子４１の電圧の上昇とともに出力端子４９の電圧が上昇する。ここで、図２４に示すように第１ノードＮＡ－出力端子４９間にはキャパシタＣ１が設けられているので、出力端子４９の電圧の上昇とともに第１ノードＮＡの電圧も上昇する（第１ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＴ９のゲート端子には大きな電圧が印加され、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がクロック信号ＣＫ１のハイレベルの電圧にまで上昇する。これにより、この単位回路４０（ｎ）に接続されたゲートバスラインＧＬｎが選択状態となる。また、クロック信号ＣＫ１がローレベルからハイレベルに変化することによって、薄膜トランジスタＴ１２がオン状態となる。これにより、第２ノードＮＢの電圧がゲートロー電圧ＶＧＬへと引き込まれる。なお、時点ｔ１５から時点ｔ１７までの期間には、第２ノードＮＢの電圧はローレベル、単位回路制御信号ＳＴ２はローレベルとなっている。このため、薄膜トランジスタＴ８，Ｔ１０はオフ状態で維持されている。従って、この期間中に第１ノードＮＡの電圧が低下することはない。また、時点ｔ１５から時点ｔ１７までの期間には、クロック信号ＣＫ３はローレベルとなっている。このため、薄膜トランジスタＴ１１はオフ状態で維持されている。従って、この期間中に出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）が低下することはない。
　また、時点ｔ１５には、電荷供給制御信号ＶＴＰがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ６がオフ状態となる。以上より、入力端子４７から第１ノードＮＡへの電荷の供給が停止する。また、入力端子４７の電圧の低下に伴い、薄膜トランジスタＴ５のゲート－ドレイン間およびゲート－ソース間の寄生容量を介して第３ノードＮＣの電圧が低下する。
　時点ｔ１７になると、クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子４１の電圧の低下とともに出力端子４９の電圧が低下する。出力端子４９の電圧が低下することにより、キャパシタＣ１を介して、第１ノードＮＡの電圧も低下する。また、時点ｔ１７には、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となる。以上より、出力信号Ｑ（ｎ）の電圧がローレベルとなる。
　また、時点ｔ１７には、上述のようにクロック信号ＣＫ３がローレベルからハイレベルに変化することによって、薄膜トランジスタＴ３がオン状態となる。これにより、第２ノードＮＢの電圧がハイレベルとなり、薄膜トランジスタＴ７，Ｔ８がオン状態となる。さらに、時点ｔ１７には、単位回路制御信号ＳＴ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０，Ｔ１４がオン状態となる。以上のようにして薄膜トランジスタＴ８，Ｔ１０がオン状態となることによって、第１ノードＮＡの電圧はローレベルとなる。また、薄膜トランジスタＴ７，Ｔ１４がオン状態となることによって、第３ノードＮＣの電圧がローレベルとなる。
　以上のようにして、この単位回路（中途段となっている単位回路）４０ではシフト動作停止期間を通じて第１ノードＮＡの電圧が高いレベルで維持され、シフト動作停止期間が終了すると、この単位回路４０からシフト動作が正常に再開される。
＜４．４．１．２　第１ノードの電圧低下を防ぐ必要のない単位回路の動作＞
　図２６は、第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（シフト動作停止期間に中途段とはなっていない単位回路）４０の動作について説明するための信号波形図である。時点ｔ１１以前の期間には、単位回路制御信号ＳＴ１はローレベル、単位回路制御信号ＳＴ２はローレベル、出力信号Ｑ（ｎ）はローレベル、第１ノードＮＡの電圧はローレベル、第３ノードＮＣの電圧はローレベルとなっている。第２ノードＮＢの電圧については、クロック信号ＣＫ３およびクロック信号ＣＫ１のクロック動作に基づき、ハイレベルとローレベルとが交互に現れている。
　時点ｔ１１になると、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３，Ｔ１１がオン状態となる。薄膜トランジスタＴ３がオン状態となることによって、第２ノードＮＢの電圧がハイレベルとなる。これにより、薄膜トランジスタＴ７，Ｔ８がオン状態となる。薄膜トランジスタＴ７がオン状態となることによって第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれ、薄膜トランジスタＴ８がオン状態となることによって第１ノードＮＡの電圧がゲートロー電圧ＶＧＬへと引き込まれる。また、薄膜トランジスタＴ１１がオン状態となることによって、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ１３になると、クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ３，Ｔ１１はオフ状態となる。
　時点ｔ１４になると、全てのクロック信号のクロック動作が停止し、シフト動作停止期間が始まる。この時点ｔ１４には、電荷供給制御信号ＶＴＰがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となり、入力端子４７から第２ノードＮＢへと電荷が供給される。このように第２ノードＮＢへの電荷の供給が行われることにより、シフト動作停止期間中に薄膜トランジスタＴ２，Ｔ１２でオフリークが生じていても、当該シフト動作停止期間を通じて第２ノードＮＢの電圧は高いレベル（ゲートハイ電圧ＶＧＨよりも薄膜トランジスタの閾値電圧Ｖｔｈ分だけ低いレベル）で維持される。すなわち、シフト動作停止期間を通じて、薄膜トランジスタＴ７，Ｔ８はオン状態で維持される。これにより、第１ノードＮＡおよび第３ノードＮＣの電圧はシフト動作停止期間を通じてゲートロー電圧ＶＧＬへと引き込まれる。また、第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれるので、薄膜トランジスタＴ５はオフ状態で維持される。従って、第１ノードの電圧低下を防ぐ必要のある単位回路４０とは異なり、シフト動作期間中に入力端子４７から第１ノードＮＡに電荷が供給されることはない。
　時点ｔ１５になると、シフト動作停止期間が終了し、クロック信号のクロック動作が再開される。この時点ｔ１５には、電荷供給制御信号ＶＴＰがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ４がオフ状態となる。以上より、入力端子４７から第２ノードＮＢへの電荷の供給が停止する。
　時点ｔ１７になるとクロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　また、時点ｔ１７には、上述のようにクロック信号ＣＫ３がローレベルからハイレベルに変化することによって、薄膜トランジスタＴ３がオン状態となる。これにより、第２ノードＮＢの電圧がハイレベルとなり、薄膜トランジスタＴ７，Ｔ８がオン状態となる。薄膜トランジスタＴ７がオン状態となることによって第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれ、薄膜トランジスタＴ８がオン状態となることによって第１ノードＮＡの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　以上のようにして、この単位回路（中途段とはなっていない単位回路）４０では、シフト動作停止期間を通じて、第２ノードＮＢの電圧がハイレベルで維持されることにより、薄膜トランジスタＴ８，Ｔ７がオン状態で維持される。このため、シフト動作停止期間を通じて第１ノードＮＡの電圧がローレベルで維持される。
＜４．４．２　シフト方向が逆方向であるときの動作＞
  次に、シフト方向が逆方向であるときの動作について説明する。
＜４．４．２．１　第１ノードの電圧低下を防ぐ必要のある単位回路の動作＞
　図２７は、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（シフト動作停止期間に中途段となっている単位回路）４０の動作について説明するための信号波形図である。時点ｔ２１以前の期間には、単位回路制御信号ＳＴ１はローレベル、単位回路制御信号ＳＴ２はローレベル、出力信号Ｑ（ｎ）はローレベル、第１ノードＮＡの電圧はローレベル、第３ノードＮＣの電圧はローレベルとなっている。第２ノードＮＢの電圧については、クロック信号ＣＫ３およびクロック信号ＣＫ１のクロック動作に基づき、ハイレベルとローレベルとが交互に現れている。
　時点ｔ２１になると、単位回路制御信号ＳＴ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０，Ｔ１４がオン状態となる。このとき、シフト方向制御信号ＵＤＢはハイレベルとなっているので、第３ノードＮＣの電圧および第１ノードＮＡの電圧が上昇する。これにより、シフト方向が順方向であるときの時点ｔ１１（図２５参照）と同様の動作が行われる。時点ｔ２３になると、単位回路制御信号ＳＴ２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１０，Ｔ１４はオフ状態となる。時点ｔ２４および時点ｔ２５には、シフト方向が順方向であるときの時点ｔ１４および時点ｔ１５と同様の動作が行われる。
　時点ｔ２７になると、シフト方向が順方向であるときの時点ｔ１７と同様に、出力信号Ｑ（ｎ）の電圧がローレベルとなる。また、時点ｔ２７には、シフト方向が順方向であるときの時点ｔ１７と同様に、薄膜トランジスタＴ７，Ｔ８がオン状態となる。さらに、時点ｔ２７には、単位回路制御信号ＳＴ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１，Ｔ１３がオン状態となる。以上のようにして薄膜トランジスタＴ８，Ｔ１３がオン状態となることによって、第１ノードＮＡの電圧はローレベルとなる。また、薄膜トランジスタＴ１，Ｔ７がオン状態となることによって、第３ノードＮＣの電圧がローレベルとなる。
　以上のようにして、この単位回路（中途段となっている単位回路）４０ではシフト動作停止期間を通じて第１ノードＮＡの電圧が高いレベルで維持され、シフト動作停止期間が終了すると、この単位回路４０からシフト動作が正常に再開される。
＜４．４．２．２　第１ノードの電圧低下を防ぐ必要のない単位回路の動作＞
　図２８は、第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（シフト動作停止期間に中途段とはなっていない単位回路）４０の動作について説明するための信号波形図である。図２８に示すように、単位回路制御信号ＳＴ１，ＳＴ２はローレベルで維持されている。従って、時点２１から時点ｔ２７までの期間を通じて、シフト方向が順方向であるときの時点ｔ１１から時点ｔ１７までの期間（図２６参照）と同様の動作が行われる。すなわち、この単位回路（中途段とはなっていない単位回路）４０では、シフト動作停止期間を通じて、第２ノードＮＢの電圧がハイレベルで維持されることにより、薄膜トランジスタＴ８，Ｔ７がオン状態で維持される。このため、シフト動作停止期間を通じて第１ノードＮＡの電圧がローレベルで維持される。
＜４．５　効果＞
　本実施形態によれば、上記第１の実施形態と同様、シフトレジスタ４０１を構成する単位回路４０には、第１ノードＮＡに電荷を供給するための第１の電荷供給回路４１０と第２ノードＮＢに電荷を供給するための第２の電荷供給回路４２０とが設けられている。また、本実施形態においても、シフトレジスタ４０１内の全ての単位回路４０が同じ構成となっている。さらに、シフトレジスタ４０１は、シフト方向の切り替えが可能なように構成されている。以上より、本実施形態によれば、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできる、シフト方向の切り替えが可能なシフトレジスタ４０１が実現される。
＜４．６　変形例＞
　上記第４の実施形態においては、シフト方向制御信号ＵＤの電圧およびシフト方向制御信号ＵＤＢの電圧はそれぞれシフト方向に応じて一定のレベルで維持されていた。しかしながら、本発明はこれに限定されず、シフト方向制御信号ＵＤまたはシフト方向制御信号ＵＤＢの電圧のレベルをシフト動作停止期間とそれ以外の期間とで変化させるようにしても良い。以下、シフト動作停止期間にシフト方向制御信号ＵＤおよびシフト方向制御信号ＵＤＢの双方の電圧をハイレベルで維持するようにした構成を第１の変形例として説明し、シフト動作停止期間にシフト方向制御信号ＵＤおよびシフト方向制御信号ＵＤＢの双方の電圧をローレベルで維持するようにした構成を第２の変形例として説明する。
＜４．６．１　第１の変形例＞
＜４．６．１．１　第１ノードの電圧低下を防ぐ必要のある単位回路の動作＞
　図２９は、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（シフト動作停止期間に中途段となっている単位回路）４０の動作について説明するための信号波形図である。本変形例においては、上記第４の実施形態とは異なり、シフト動作停止期間を通じてシフト方向制御信号ＵＤＢの電圧がハイレベルで維持される。このため、薄膜トランジスタＴ１０のドレイン－ソース間電圧および薄膜トランジスタＴ１４のドレイン－ソース間電圧が、上記第４の実施形態とは異なる大きさとなる。従って、薄膜トランジスタを介した第１ノードＮＡおよび第３ノードＮＣからのオフリークの生じ方が上記第４の実施形態とは異なる。
＜４．６．１．２　第１ノードの電圧低下を防ぐ必要のない単位回路の動作＞
　図３０は、第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（シフト動作停止期間に中途段とはなっていない単位回路）４０の動作について説明するための信号波形図である。上述したように、本変形例においては、シフト動作停止期間を通じてシフト方向制御信号ＵＤＢの電圧がハイレベルで維持される。このため、中途段となっている単位回路と同様、薄膜トランジスタＴ１０のドレイン－ソース間電圧および薄膜トランジスタＴ１４のドレイン－ソース間電圧が、上記第４の実施形態とは異なる大きさとなる。従って、薄膜トランジスタでのオフリークがシフト動作停止期間中の第１ノードＮＡおよび第３ノードＮＣの電圧に及ぼす影響が上記第４の実施形態とは異なる。
＜４．６．２　第２の変形例＞
＜４．６．２．１　第１ノードの電圧低下を防ぐ必要のある単位回路の動作＞
　図３１は、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（シフト動作停止期間に中途段となっている単位回路）４０の動作について説明するための信号波形図である。本変形例においては、上記第４の実施形態とは異なり、シフト動作停止期間を通じてシフト方向制御信号ＵＤの電圧がローレベルで維持される。このため、薄膜トランジスタＴ１のドレイン－ソース間電圧および薄膜トランジスタＴ１３のドレイン－ソース間電圧が、上記第４の実施形態とは異なる大きさとなる。従って、薄膜トランジスタを介した第１ノードＮＡおよび第３ノードＮＣからのオフリークの生じ方が上記第４の実施形態とは異なる。
＜４．６．２．２　第１ノードの電圧低下を防ぐ必要のない単位回路の動作＞
　図３２は、第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（シフト動作停止期間に中途段とはなっていない単位回路）４０の動作について説明するための信号波形図である。上述したように、本変形例においては、シフト動作停止期間を通じてシフト方向制御信号ＵＤの電圧がローレベルで維持される。このため、中途段となっている単位回路と同様、薄膜トランジスタＴ１のドレイン－ソース間電圧および薄膜トランジスタＴ１３のドレイン－ソース間電圧が、上記第４の実施形態とは異なる大きさとなる。従って、薄膜トランジスタでのオフリークがシフト動作停止期間中の第１ノードＮＡおよび第３ノードＮＣの電圧に及ぼす影響が上記第４の実施形態とは異なる。
＜４．６．３　まとめ＞
　以上のように、シフト動作停止期間中のシフト方向制御信号ＵＤ，ＵＤＢの電圧レベルによって、単位回路４０内の薄膜トランジスタでのオフリークの生じ方が変化する。従って、薄膜トランジスタＴ１，Ｔ１０，Ｔ１３，およびＴ１４のサイズや特性を考慮してシフト動作停止期間中におけるシフト方向制御信号ＵＤ，ＵＤＢの電圧レベルを決定することにより、シフト動作停止期間を通じて第１ノードＮＡおよび第３ノードＮＣの電圧レベルを維持するための動作を最適化することが可能となる。
＜５．第５の実施形態＞
　第５の実施形態について説明する。本実施形態においては、単位回路４０内の第１の電荷供給回路４１０の構成が上記第１の実施形態（図１１参照）とは異なっている。また、上記第１の実施形態においては、１つの電荷供給制御信号ＶＴＰが用いられていたが、本実施形態においては、２つの電荷供給制御信号ＶＴＰ１，ＶＴＰ２が用いられる。なお、電荷供給制御信号ＶＴＰと同様、電荷供給制御信号ＶＴＰ１，ＶＴＰ２のハイレベル側の電圧はゲートハイ電圧ＶＧＨに設定されているものと仮定する。以下、主に上記第１の実施形態と異なる点について説明する。
＜５．１　シフトレジスタの構成＞
　図３３～図３５は、本実施形態におけるゲートドライバ４００内のシフトレジスタ４０１の構成を示すブロック図である。なお、図３３には初段側の構成を示しており、図３４には最終段側の構成を示しており、図３５には初段側・最終段側以外の一部の構成（（ｎ－１）段目から（ｎ＋３）段目までの構成）を示している。
　シフトレジスタ４０１の各段（各単位回路４０）の入力端子に与えられる信号は次のようになっている（図３５参照）。各単位回路４０へのクロック信号ＣＫ１～ＣＫ４，セット信号Ｓ，リセット信号Ｒ，およびゲートロー電圧ＶＧＬの与えられ方については、上記第１の実施形態と同様である。電荷供給制御信号ＶＴＰ１，ＶＴＰ２については、全ての単位回路４０（１）～４０（１２８０）に共通的に与えられる。シフトレジスタ４０１の各段（各単位回路４０）の出力端子から出力される出力信号Ｑについても、上記第１の実施形態と同様である。
　以上のような構成において、シフト動作を開始する際には（図３６参照）、１段目の単位回路４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰ１のパルスが与えられ、２段目の単位回路４０（２）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰ２のパルスが与えられる。これにより、ゲートクロック信号ＧＣＫ１～ＧＣＫ４のクロック動作に基づいて、各単位回路４０から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路４０（１）から１２８０段目の単位回路４０（１２８０）へと順次に転送される。そして、このシフトパルスの転送（シフト動作）に応じて、各単位回路４０から出力される出力信号Ｑ（走査信号Ｇ）が順次にハイレベルとなる。これにより、１２８０本のゲートバスラインＧＬ１～ＧＬ１２８０が順次に選択状態となる。なお、シフト動作が行われている期間には、電荷供給制御信号ＶＴＰ１，ＶＴＰ２はローレベルで維持されている。
　シフト動作を終了する際には（図３７参照）、１２７８段目の単位回路４０（１２７８）にリセット信号Ｒとしてのクリア信号ＣＬＲ１のパルスが与えられ、１２７９段目の単位回路４０（１２７９）にリセット信号Ｒとしてのクリア信号ＣＬＲ２のパルスが与えられ、１２８０段目の単位回路４０（１２８０）にリセット信号Ｒとしてのクリア信号ＣＬＲ３のパルスが与えられる。これにより、全ての単位回路４０（１）～４０（１２８０）から出力される出力信号Ｑ（走査信号Ｇ）はローレベルとなる。
＜５．２　単位回路の構成＞
　図３８は、本実施形態における単位回路４０の構成（シフトレジスタ４０１の一段分の構成）を示す回路図である。図３８に示すように、この単位回路４０は、１６個の薄膜トランジスタＴ２～Ｔ６，Ｔ８～Ｔ１３，Ｔ１５～Ｔ１９と、２個のキャパシタ（容量素子）Ｃ１，Ｃ３とを備えている。また、この単位回路４０は、ゲートロー電圧ＶＧＬ用の入力端子のほか、８個の入力端子４１～４６，４７（１），４７（２）と、１個の出力端子（出力ノード）４９とを有している。なお、電荷供給制御信号ＶＴＰ１を受け取る入力端子には符号４７（１）を付し、電荷供給制御信号ＶＴＰ２を受け取る入力端子には符号４７（２）を付している。図３８から把握されるように、本実施形態においては、薄膜トランジスタＴ５，Ｔ６，およびＴ１５～Ｔ１９とキャパシタＣ３とによって第１の電荷供給回路４１０が構成されている。
　次に、この単位回路４０内における構成要素間の接続関係について説明する。但し、上記第１の実施形態（図１１参照）と異なる点についてのみ説明する。薄膜トランジスタＴ２のゲート端子，薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ８のドレイン端子，薄膜トランジスタＴ９のゲート端子，薄膜トランジスタＴ１０のドレイン端子，薄膜トランジスタＴ１３のソース端子，薄膜トランジスタＴ１５のソース端子，薄膜トランジスタＴ１６のドレイン端子，薄膜トランジスタＴ１７のドレイン端子，薄膜トランジスタＴ１９のソース端子，およびキャパシタＣ１の一端は第１ノードＮＡを介して互いに接続されている。薄膜トランジスタＴ５のゲート端子，薄膜トランジスタＴ１５のドレイン端子，薄膜トランジスタＴ１６のソース端子，およびキャパシタＣ３の一端は第３ノードＮＣを介して互いに接続されている。薄膜トランジスタＴ１７のソース端子，薄膜トランジスタＴ１８のドレイン端子，薄膜トランジスタＴ１９のドレイン端子，およびキャパシタＣ３の他端は互いに接続されている。これらが互いに接続されている領域のことを「第４ノード」という。第４ノードには、符号ＮＤを付している。
　薄膜トランジスタＴ４については、ゲート端子およびドレイン端子は入力端子４７（２）に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮＢに接続されている。薄膜トランジスタＴ１５については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は第３ノードＮＣに接続され、ソース端子は第１ノードＮＡに接続されている。薄膜トランジスタＴ１６については、ゲート端子は入力端子４７（１）に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は第３ノードＮＣに接続されている。薄膜トランジスタＴ１７については、ゲート端子は入力端子４７（２）に接続され、ドレイン端子は第１ノードＮＡに接続され、ソース端子は第４ノードＮＤに接続されている。薄膜トランジスタＴ１８については、ゲート端子は入力端子４７（１）に接続され、ドレイン端子は第４ノードＮＤに接続され、ソース端子はゲートロー電圧ＶＧＬ用の入力端子に接続されている。薄膜トランジスタＴ１９については、ゲート端子は第２ノードＮＢに接続され、ドレイン端子は第４ノードＮＤに接続され、ソース端子は第１ノードＮＡに接続されている。
　次に、各構成要素のこの単位回路４０における機能について説明する。なお、ここでも、上記第１の実施形態と異なる点についてのみ説明する。薄膜トランジスタＴ４は、電荷供給制御信号ＶＴＰ２がハイレベルになっているときに、第２ノードＮＢの電圧をハイレベルに向けて変化させる。薄膜トランジスタＴ１５は、第２ノードＮＢの電圧がハイレベルになっているときに、第３ノードＮＣの電圧を薄膜トランジスタＴ８を介してローレベルに向けて変化させる。薄膜トランジスタＴ１６は、電荷供給制御信号ＶＴＰ１がハイレベルになっているときに、第３ノードＮＣの電圧を第１ノードＮＡの電圧に基づいて制御する。薄膜トランジスタＴ１７は、電荷供給制御信号ＶＴＰ２がハイレベルになっているときに、第４ノードＮＤの電圧を第１ノードＮＡの電圧に基づいて制御する。薄膜トランジスタＴ１８は、電荷供給制御信号ＶＴＰ１がハイレベルになっているときに、第４ノードＮＤの電圧をローレベルに向けて変化させる。薄膜トランジスタＴ１９は、第２ノードＮＢの電圧がハイレベルになっているときに、第４ノードＮＤの電圧を薄膜トランジスタＴ８を介してローレベルに向けて変化させる。
　なお、本実施形態においては、薄膜トランジスタＴ１５によって第２の電荷供給制御ノード制御トランジスタが実現され、薄膜トランジスタＴ１６によって第１の電荷供給制御ノード制御トランジスタが実現され、薄膜トランジスタＴ１７によって第３の電荷供給補助ノード制御トランジスタが実現され、薄膜トランジスタＴ１８によって第２の電荷供給補助ノード制御トランジスタが実現され、薄膜トランジスタＴ１９によって第１の電荷供給補助ノード制御トランジスタが実現されている。また、第４ノードＮＤによって電荷供給補助ノードが実現されている。
＜５．３　単位回路の動作＞
　次に、図３９および図４０を参照しつつ、本実施形態における単位回路４０の動作について説明する。ここでも、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路（すなわち、シフト動作停止期間に中途段となっている単位回路）４０と第１ノードＮＡの電圧低下を防ぐ必要のない単位回路（すなわち、シフト動作停止期間に中途段とはなっていない単位回路）４０とに分けて、動作の説明を行う。
＜５．３．１　第１ノードの電圧低下を防ぐ必要のある単位回路の動作＞
　図３９は、第１ノードＮＡの電圧低下を防ぐ必要のある単位回路４０の動作について説明するための信号波形図である。時点ｔ５１以前の期間には、セット信号Ｓはローレベル、リセット信号Ｒはローレベル、出力信号Ｑ（ｎ）はローレベル、第１ノードＮＡの電圧はローレベル、第３ノードＮＣの電圧はローレベル、第４ノードＮＤの電圧はローレベルとなっている。第２ノードＮＢの電圧については、クロック信号ＣＫ４およびクロック信号ＣＫ２のクロック動作に基づき、ハイレベルとローレベルとが交互に現れている。
　時点ｔ５１になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１３は図３８に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１３がオン状態となり、第１ノードＮＡの電圧が上昇する。詳しくは、第１ノードＮＡの電圧は、ゲートハイ電圧ＶＧＨよりも薄膜トランジスタの閾値電圧Ｖｔｈ分だけ低いレベルにまで上昇する。これにより、薄膜トランジスタＴ２，Ｔ９がオン状態となる。薄膜トランジスタＴ２がオン状態となることにより、第２ノードＮＢの電圧がゲートロー電圧ＶＧＬへと引き込まれる。なお、薄膜トランジスタＴ９がオン状態となるが、クロック信号ＣＫ１はローレベルとなっているので、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）が上昇することはない。
　また、時点ｔ５１には、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ５２になると、クロック信号ＣＫ４がローレベルからハイレベルに変化する。薄膜トランジスタＴ３は図３８に示すようにダイオード接続となっているので、クロック信号ＣＫ４がローレベルからハイレベルに変化することによって薄膜トランジスタＴ３がオン状態となる。しかしながら、このとき薄膜トランジスタＴ２がオン状態となっていることと薄膜トランジスタＴ２のサイズが薄膜トランジスタＴ３のサイズよりも充分に大きいことから、第２ノードＮＢの電圧はローレベルで維持される。従って、薄膜トランジスタＴ８，Ｔ１５，およびＴ１９はオフ状態で維持される。
　時点ｔ５３になると、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１３はオフ状態となる。また、時点ｔ５３には、クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１１はオン状態となる。
　時点ｔ５４になると、全てのクロック信号のクロック動作が停止し、シフト動作停止期間が始まる。この時点ｔ５４には、電荷供給制御信号ＶＴＰ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１６，Ｔ１８がオン状態となる。薄膜トランジスタＴ１６がオン状態となることにより、第１ノードＮＡから第３ノードＮＣへと電荷が供給され、第３ノードＮＣの電圧が上昇する。また、薄膜トランジスタＴ１８がオン状態となることにより、第４ノードＮＤの電圧がゲートロー電圧ＶＧＬへと引き込まれる。その結果、キャパシタＣ３が充電される。
　時点ｔ５５になると、電荷供給制御信号ＶＴＰ１がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１６，Ｔ１８がオフ状態となる。また、時点ｔ５５には、電荷供給制御信号ＶＴＰ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ６，Ｔ１７がオン状態となる。薄膜トランジスタＴ１７がオン状態となることにより、第１ノードＮＡから第４ノードＮＤへと電荷が供給され、第４ノードＮＤの電圧が上昇する。これにより、キャパシタＣ３を介して（すなわち、キャパシタＣ３によるカップリング効果によって）第３ノードＮＣの電圧が更に上昇する。なお、薄膜トランジスタＴ５のゲート－ドレイン間およびゲート－ソース間の寄生容量の存在に起因しても第３ノードＮＣの電圧は上昇する。以上より、第１ノードＮＡの電圧が充分に高いレベルで維持されるよう、薄膜トランジスタＴ５，Ｔ６を介して、入力端子４７（２）から第１ノードＮＡへと電荷が供給される。詳しくは、第１ノードＮＡの電圧が“ＶＧＨ－Ｖｔｈ”以下になりかけると、第１ノードＮＡの電圧が“ＶＧＨ－Ｖｔｈ”で維持されるように、第１ノードＮＡに電荷が供給される。このように第１ノードＮＡへの電荷の供給が行われることにより、シフト動作停止期間中に薄膜トランジスタＴ８，Ｔ１０，およびＴ１３でオフリークが生じていても、当該シフト動作停止期間を通じて第１ノードＮＡの電圧は高いレベルで維持される。なお、シフト動作停止期間には、第２ノードＮＢの電圧はローレベル、リセット信号Ｒはローレベルとなっているので、薄膜トランジスタＴ８，Ｔ１０がオン状態となることによって第１ノードＮＡの電圧が低下することもない。
　ところで、電荷供給制御信号ＶＴＰ２がローレベルからハイレベルに変化することによって、薄膜トランジスタＴ４もオン状態となる。しかしながら、このとき薄膜トランジスタＴ２がオン状態となっていることと薄膜トランジスタＴ２のサイズが薄膜トランジスタＴ４のサイズよりも充分に大きいことから、第２ノードＮＢの電圧はローレベルで維持される。このように、中途段の単位回路４０では、第２の電荷供給回路４２０の機能は無効化されている。
　時点ｔ５６になると、シフト動作停止期間が終了し、クロック信号のクロック動作が再開される。詳しくは、時点ｔ５６には、クロック信号ＣＫ１がローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９はオン状態となっているので、入力端子４１の電圧の上昇とともに出力端子４９の電圧が上昇する。ここで、図３８に示すように第１ノードＮＡ－出力端子４９間にはキャパシタＣ１が設けられているので、出力端子４９の電圧の上昇とともに第１ノードＮＡの電圧も上昇する（第１ノードＮＡがブートストラップされる）。その結果、薄膜トランジスタＴ９のゲート端子には大きな電圧が印加され、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がクロック信号ＣＫ１のハイレベルの電圧にまで上昇する。これにより、この単位回路４０（ｎ）に接続されたゲートバスラインＧＬｎが選択状態となる。なお、時点ｔ５６から時点ｔ５８までの期間には、第２ノードＮＢの電圧はローレベル、リセット信号Ｒはローレベルとなっている。このため、薄膜トランジスタＴ８，Ｔ１０はオフ状態で維持されている。従って、この期間中に第１ノードＮＡの電圧が低下することはない。また、時点ｔ５６から時点ｔ５８までの期間には、クロック信号ＣＫ３はローレベルとなっている。このため、薄膜トランジスタＴ１１はオフ状態で維持されている。従って、この期間中に出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）が低下することはない。
　また、時点ｔ５６には、電荷供給制御信号ＶＴＰ２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ６，Ｔ１７がオフ状態となる。以上より、入力端子４７（２）から第１ノードＮＡへの電荷の供給および第１ノードＮＡから第４ノードＮＤへの電荷の供給が停止する。
　時点ｔ５７になると、クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１２がオン状態となり、第２ノードＮＢの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ５８になると、クロック信号ＣＫ１がハイレベルからローレベルに変化する。これにより、入力端子４１の電圧の低下とともに出力端子４９の電圧が低下する。出力端子４９の電圧が低下することにより、キャパシタＣ１を介して、第１ノードＮＡの電圧も低下する。また、時点ｔ５８には、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となる。以上より、出力信号Ｑ（ｎ）の電圧がローレベルとなる。
　時点ｔ５９になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１０がオン状態となる。また、時点ｔ５９には、クロック信号ＣＫ４がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となり、第２ノードＮＢの電圧がハイレベルとなる。第２ノードＮＢの電圧がハイレベルとなることによって、薄膜トランジスタＴ８，Ｔ１５，およびＴ１９がオン状態となる。以上のようにして薄膜トランジスタＴ８，Ｔ１０がオン状態となることによって第１ノードＮＡの電圧はローレベルとなる。第１ノードＮＡの電圧がこのようにローレベルとなることと薄膜トランジスタＴ１５がオン状態となることによって、第３ノードＮＣの電圧はローレベルとなる。また、第１ノードＮＡの電圧がローレベルとなることと薄膜トランジスタＴ１９がオン状態となることによって、第４ノードＮＤの電圧はローレベルとなる。
　以上のようにして、この単位回路（中途段となっている単位回路）４０ではシフト動作停止期間を通じて第１ノードＮＡの電圧が高いレベルで維持され、シフト動作停止期間が終了すると、この単位回路４０からシフト動作が正常に再開される。
＜５．３．２　第１ノードの電圧低下を防ぐ必要のない単位回路の動作＞
　図４０は、第１ノードＮＡの電圧低下を防ぐ必要のない単位回路４０の動作について説明するための信号波形図である。時点ｔ５１以前の期間には、セット信号Ｓはローレベル、リセット信号Ｒはローレベル、出力信号Ｑ（ｎ）はローレベル、第１ノードＮＡの電圧はローレベル、第３ノードＮＣの電圧はローレベル、第４ノードＮＤの電圧はローレベルとなっている。第２ノードＮＢの電圧については、クロック信号ＣＫ４およびクロック信号ＣＫ２のクロック動作に基づき、ハイレベルとローレベルとが交互に現れている。
　時点ｔ５１になると、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ５２になると、クロック信号ＣＫ４がローレベルからハイレベルに変化する。薄膜トランジスタＴ３は図３８に示すようにダイオード接続となっているので、クロック信号ＣＫ４がローレベルからハイレベルに変化することによって薄膜トランジスタＴ３がオン状態となる。これにより、第２ノードＮＢの電圧がハイレベルとなり、薄膜トランジスタＴ８，Ｔ１５，およびＴ１９がオン状態となる。薄膜トランジスタＴ８がオン状態となることにより、第１ノードＮＡの電圧がゲートロー電圧ＶＧＬへと引き込まれる。薄膜トランジスタＴ８，Ｔ１５がオン状態となることにより、第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれる。薄膜トランジスタＴ８，Ｔ１９がオン状態となることにより、第４ノードＮＤの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ５３になると、クロック信号ＣＫ３がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１１はオフ状態となる。
　時点ｔ５４になると、全てのクロック信号のクロック動作が停止し、シフト動作停止期間が始まる。この時点ｔ５４には、電荷供給制御信号ＶＴＰ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１６，Ｔ１８がオン状態となる。薄膜トランジスタＴ１６がオン状態となることにより、第１ノードＮＡの電圧が第３ノードＮＣに与えられる。このとき第１ノードＮＡの電圧はゲートロー電圧ＶＧＬへと引き込まれているので、第３ノードＮＣの電圧もゲートロー電圧ＶＧＬへと引き込まれる。また、薄膜トランジスタＴ１８がオン状態となることにより、第４ノードＮＤの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ５５になると、電荷供給制御信号ＶＴＰ１がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１６，Ｔ１８がオフ状態となる。また、時点ｔ５５には、電荷供給制御信号ＶＴＰ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となり、入力端子４７（２）から第２ノードＮＢへと電荷が供給される。このように第２ノードＮＢへの電荷の供給が行われることにより、シフト動作停止期間中に薄膜トランジスタＴ２，Ｔ１２でオフリークが生じていても、当該シフト動作停止期間を通じて第２ノードＮＢの電圧は高いレベル（ゲートハイ電圧ＶＧＨよりも薄膜トランジスタの閾値電圧Ｖｔｈ分だけ低いレベル）で維持される。すなわち、シフト動作停止期間を通じて、薄膜トランジスタＴ８，Ｔ１５，およびＴ１９はオン状態で維持される。これにより、第１ノードＮＡ，第３ノードＮＣ，および第４ノードＮＤの電圧はシフト動作停止期間を通じてゲートロー電圧ＶＧＬへと引き込まれる。時点ｔ５５には薄膜トランジスタＴ６，Ｔ１７もオン状態となるが、第１ノードＮＡの電圧がゲートロー電圧ＶＧＬへと引き込まれているので、第４ノードＮＤの電圧が上昇することはない。以上より、薄膜トランジスタＴ５はオフ状態で維持されるので、中途段となっている単位回路（第１ノードの電圧低下を防ぐ必要のある単位回路）４０とは異なり、シフト動作期間中に入力端子４７（２）から第１ノードＮＡに電荷が供給されることはない。このように、中途段とはなっていない単位回路４０では、第１の電荷供給回路４１０の機能は無効化されている。
　時点ｔ５６になると、シフト動作停止期間が終了し、クロック信号のクロック動作が再開される。この時点ｔ５６には、電荷供給制御信号ＶＴＰ２がハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ４がオフ状態となる。以上より、入力端子４７（２）から第２ノードＮＢへの電荷の供給が停止する。
　時点ｔ５７になると、クロック信号ＣＫ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１２がオン状態となり、第２ノードＮＢの電圧がローレベルとなる。
　時点ｔ５８になると、クロック信号ＣＫ３がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１１がオン状態となり、出力信号Ｑ（ｎ）の電圧（出力端子４９の電圧）がゲートロー電圧ＶＧＬへと引き込まれる。
　時点ｔ５９になると、クロック信号ＣＫ４がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ３がオン状態となり、第２ノードＮＢの電圧がハイレベルとなる。第２ノードＮＢの電圧がハイレベルとなることによって、薄膜トランジスタＴ８，Ｔ１５，およびＴ１９がオン状態となる。薄膜トランジスタＴ８がオン状態となることにより、第１ノードＮＡの電圧がゲートロー電圧ＶＧＬへと引き込まれる。薄膜トランジスタＴ８，Ｔ１５がオン状態となることにより、第３ノードＮＣの電圧がゲートロー電圧ＶＧＬへと引き込まれる。薄膜トランジスタＴ８，Ｔ１９がオン状態となることにより、第４ノードＮＤの電圧がゲートロー電圧ＶＧＬへと引き込まれる。
　以上のようにして、この単位回路（中途段とはなっていない単位回路）４０では、シフト動作停止期間を通じて、第２ノードＮＢの電圧がハイレベルで維持されることにより、薄膜トランジスタＴ８，Ｔ１５，およびＴ１９がオン状態で維持される。このため、シフト動作停止期間を通じて第１ノードＮＡの電圧がローレベルで維持される。
＜５．４　効果＞
　本実施形態によれば、単位回路４０には、シフト動作停止期間に第１ノードＮＡから電荷が供給されるように構成された第４ノードＮＤと、第３ノードＮＣに一端が接続され第４ノードＮＤに他端が接続されたキャパシタＣ３とが設けられている。このため、中途段となっている単位回路４０では、シフト動作停止期間において、第３ノードＮＣの電圧が確実に高いレベルにまで高められる。これにより、確実に、薄膜トランジスタＴ５がオン状態となって入力端子４７（２）から第１ノードＮＡへと電荷が供給される。従って、シフト動作停止期間を通じて、より確実に第１ノードＮＡの電圧を高いレベルで維持することが可能となる。以上より、上記第１の実施形態と比較して、薄膜トランジスタでのオフリークに起因する誤動作の発生がより効果的に抑制される。
＜６．その他＞
　本発明は、上記各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記各実施形態では液晶表示装置を例に挙げて説明したが、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の液晶表示装置以外の表示装置にも本発明を適用することができる。
　また、単位回路４０の構成に関し、各ノード（上記第１～第４の実施形態については第１～第３ノード、上記第５の実施形態については第１～第４ノード）を初期化するための薄膜トランジスタを設けるようにしても良い。この場合、その薄膜トランジスタについては、ゲート端子には初期化用の信号が与えられ、ドレイン端子は該当のノードに接続され、ソース端子にはゲートロー電圧ＶＧＬが与えられるようにすれば良い。
＜７．付記＞
　薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできるシフトレジスタおよびそれを備える表示装置の構成として、以下に記す構成が考えられる。
（付記１）
　複数の走査信号線にそれぞれ接続された複数の段からなり、複数のクロック信号に基づいてシフト動作を行うことによって前記複数の段から順次にアクティブな出力信号を出力するシフトレジスタであって、
　初段から最終段までの１以上の途中の段でシフト動作を停止するシフト動作停止期間が生じるように前記複数のクロック信号が与えられ、
　前記複数の段の各段を構成する単位回路は、
　　前記出力信号を出力する出力ノードと、
　　制御端子と、前記複数のクロック信号の１つが与えられる第１の導通端子と、前記出力ノードに接続された第２の導通端子とを有する出力制御トランジスタと、
　　前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
　　他の段の単位回路から出力された出力信号がセット信号として与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有し、前記セット信号に基づいて前記出力制御ノードの電圧をオンレベルに向けて変化させるための出力制御ノードターンオントランジスタと、
　　他の段の単位回路から出力された出力信号がリセット信号として与えられる制御端子と、前記出力制御ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記リセット信号に基づいて前記出力制御ノードの電圧をオフレベルに向けて変化させるための出力制御ノードターンオフトランジスタと、
　　シフト動作を停止した段である中途段に該当するときに、前記シフト動作停止期間に前記出力制御ノードに電荷を供給する第１の電荷供給部と
を含むことを特徴とする、シフトレジスタ。
　付記１に記載の構成によれば、シフトレジスタには、初段から最終段までの途中の段でシフト動作を停止するシフト動作停止期間が生じるように、複数のクロック信号が与えられる。そして、中途段（シフト動作を停止した段）となっている単位回路では、シフト動作停止期間を通じて、第１の電荷供給部から出力制御ノードに電荷が供給される。このため、シフト動作停止期間中に薄膜トランジスタでのオフリークが生じていても、出力制御ノードの電圧は充分に高いレベルで維持される。また、シフトレジスタ内の全ての単位回路は同じ構成となる。従って、中途段とされる単位回路が限定されることはない。以上より、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできるシフトレジスタが実現される。
（付記２）
　前記単位回路は、
　　制御端子と前記出力制御ノードに接続された第１の導通端子とオフレベルの電圧が与えられる第２の導通端子とを有する安定化トランジスタと、前記安定化トランジスタの制御端子に接続された安定化ノードとを含む、前記出力制御ノードの電圧を制御するための安定化部と、
　　前記シフト動作停止期間に前記安定化ノードに電荷を供給する第２の電荷供給部と
を更に含むことを特徴とする、付記１に記載のシフトレジスタ。
　付記２に記載の構成によれば、シフト動作停止期間を通じて、単位回路を構成する安定化部内の安定化ノードに第２の電荷供給部から電荷が供給される。このため、中途段とはなっていない単位回路において、シフト動作停止期間を通じて、安定化ノードの電圧がオンレベルで維持される。これにより、シフト動作停止期間を通じて、安定化トランジスタがオン状態で維持され、出力制御ノードの電圧がオフレベルで維持される。従って、シフト動作停止期間の終了後の異常動作の発生が抑制される。
（付記３）
　前記安定化部は、
　　前記複数のクロック信号のうち前記出力制御トランジスタの第１の導通端子に与えられるクロック信号とは異なるクロック信号が与えられる制御端子および第１の導通端子と、前記安定化ノードに接続された第２の導通端子とを有し、前記安定化ノードの電圧をオンレベルに向けて変化させるための安定化ノードターンオントランジスタと、
　　前記複数のクロック信号のうち前記安定化ノードターンオントランジスタの制御端子および第１の導通端子に与えられるクロック信号とは異なるクロック信号が与えられる制御端子と、前記安定化ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記安定化ノードの電圧をオフレベルに向けて変化させるための第１の安定化ノードターンオフントランジスタと、
　　前記出力制御ノードに接続された制御端子と、前記安定化ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記安定化ノードの電圧をオフレベルに向けて変化させるための第２の安定化ノードターンオフントランジスタと
を更に含むことを特徴とする、付記２に記載のシフトレジスタ。
　付記３に記載の構成によれば、付記２に記載の構成と同様の効果が得られる。
（付記４）
　前記第２の安定化ノードターンオフトランジスタのサイズは、前記安定化ノードターンオントランジスタのサイズよりも大きいことを特徴とする、付記３に記載のシフトレジスタ。
　付記４に記載の構成によれば、第２の安定化ノードターンオフトランジスタと安定化ノードターンオントランジスタとがともにオン状態となったときに、安定化ノードの電圧はオフレベルで維持される。このため、出力制御ノードの電圧がオンレベルで維持されるべき期間中に当該出力制御ノードの電圧が低下することが防止される。
（付記５）
　前記第２の電荷供給部は、前記シフト動作停止期間にオンレベルとなる電荷供給制御信号が与えられる制御端子および第１の導通端子と、前記安定化ノードに接続された第２の導通端子とを有する安定化用電荷供給制御トランジスタを含み、
　前記第２の安定化ノードターンオフトランジスタのサイズは、前記安定化用電荷供給制御トランジスタのサイズよりも大きいことを特徴とする、付記３に記載のシフトレジスタ。
　付記５に記載の構成によれば、第２の安定化ノードターンオフトランジスタと安定化用電荷供給制御トランジスタとがともにオン状態となったときに、安定化ノードの電圧はオフレベルで維持される。このため、出力制御ノードの電圧がオンレベルで維持されるべき期間中に当該出力制御ノードの電圧が低下することが防止される。
（付記６）
　前記第１の電荷供給部は、
　　前記シフト動作停止期間にオンレベルとなる電荷供給制御信号が与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御トランジスタと、
　　制御端子と、前記電荷供給制御信号が与えられる第１の導通端子と、前記第１の電荷供給制御トランジスタの第１の導通端子に接続された第２の導通端子とを有する第２の電荷供給制御トランジスタと、
　　前記第２の電荷供給制御トランジスタの制御端子に接続された電荷供給制御ノードと
を含み、
　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記電荷供給制御ノードの電圧はオンレベルで維持され、前記中途段に該当しない単位回路では、前記電荷供給制御ノードの電圧はオフレベルで維持されることを特徴とする、付記１に記載のシフトレジスタ。
　付記６に記載の構成によれば、付記１に記載の構成と同様の効果が得られる。
（付記７）
　前記第１の電荷供給部は、
　　前記セット信号が与えられる制御端子と、第１の導通端子と、前記電荷供給制御ノードに接続された第２の導通端子とを有し、前記セット信号に基づいて前記電荷供給制御ノードの電圧をオンレベルに向けて変化させるための電荷供給制御ノードターンオントランジスタと、
　　制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、第２の導通端子とを有し、前記電荷供給制御ノードの電圧を制御するための電荷供給制御ノード制御トランジスタと
を更に含み、
　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオフレベルの電圧が与えられ、前記中途段に該当しない単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオンレベルの電圧が与えられることを特徴とする、付記６に記載のシフトレジスタ。
　付記７に記載の構成によれば、付記１に記載の構成と同様の効果が得られる。
（付記８）
　前記電荷供給制御ノードターンオントランジスタの第１の導通端子には、前記セット信号が与えられ、
　前記電荷供給制御ノード制御トランジスタの第２の導通端子には、オフレベルの電圧が与えられることを特徴とする、付記７に記載のシフトレジスタ。
　付記８に記載の構成によれば、付記１に記載の構成と同様の効果を比較的簡易な構成で奏することができる。
（付記９）
　前記第１の電荷供給部は、前記電荷供給制御信号が与えられる第１電極と前記電荷供給制御ノードに接続された第２電極とを有する容量素子を更に含むことを特徴とする、付記８に記載のシフトレジスタ。
　付記９に記載の構成によれば、中途段となっている単位回路において、シフト動作停止期間になった際に電荷供給制御ノードの電圧が効果的に高められる。このため、出力制御ノードに確実かつ充分に電荷が供給される。以上より、薄膜トランジスタでのオフリークに起因する誤動作の発生がより効果的に抑制される。
（付記１０）
　前記電荷供給制御ノードターンオントランジスタの第１の導通端子および前記電荷供給制御ノード制御トランジスタの第２の導通端子は、前記出力制御ノードに接続されていることを特徴とする、付記７に記載のシフトレジスタ。
　付記１０に記載の構成によれば、中途段となっている単位回路において、シフト動作停止期間を通じて、電荷供給制御ノードターンオントランジスタおよび電荷供給制御ノード制御トランジスタでのオフリークが生じていても電荷供給制御ノードの電圧が充分に高いレベルで維持される。これにより、シフト動作停止期間を通じて、より確実に出力制御ノードの電圧を高いレベルで維持することが可能となる。以上より、薄膜トランジスタでのオフリークに起因する誤動作の発生がより効果的に抑制される。
（付記１１）
　前記単位回路には、前記シフト動作停止期間のうちの最初の一部の期間にのみオンレベルとなる第１の電荷供給制御信号と、前記シフト動作停止期間のうち前記第１の電荷供給制御信号がオフレベルで維持される期間にオンレベルとなる第２の電荷供給制御信号とが与えられ、
　前記第１の電荷供給部は、
　　前記第２の電荷供給制御信号が与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御トランジスタと、
　　制御端子と、前記第２の電荷供給制御信号が与えられる第１の導通端子と、前記第１の電荷供給制御トランジスタの第１の導通端子に接続された第２の導通端子とを有する第２の電荷供給制御トランジスタと、
　　前記第２の電荷供給制御トランジスタの制御端子に接続された電荷供給制御ノードと、
　　前記第１の電荷供給制御信号が与えられる制御端子と、前記出力制御ノードに接続された第１の導通端子と、前記電荷供給制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御ノード制御トランジスタと、
　　制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第２の電荷供給制御ノード制御トランジスタと、
　　制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給補助ノード制御トランジスタと、
　　前記第１の電荷供給補助ノード制御トランジスタの第１の導通端子に接続された電荷供給補助ノードと、
　　前記第１の電荷供給制御信号が与えられる制御端子と、前記電荷供給補助ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有する第２の電荷供給補助ノード制御トランジスタと、
　　前記電荷供給制御ノードに接続された第１電極と、前記電荷供給補助ノードに接続された第２電極とを有する容量素子と、
　　前記第２の電荷供給制御信号が与えられる制御端子と、前記出力制御ノードに接続された第１の導通端子と、前記電荷供給補助ノードに接続された第２の導通端子とを有する第３の電荷供給補助ノード制御トランジスタと
を含み、
　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記第２の電荷供給制御ノード制御トランジスタの制御端子および前記第１の電荷供給補助ノード制御トランジスタの制御端子にはオフレベルの電圧が与えられ、前記中途段に該当しない単位回路では、前記第２の電荷供給制御ノード制御トランジスタの制御端子および前記第１の電荷供給補助ノード制御トランジスタの制御端子にはオンレベルの電圧が与えられることを特徴とする、付記１に記載のシフトレジスタ。
　付記１１に記載の構成によれば、単位回路には、シフト動作停止期間に出力制御ノードから電荷が供給されるように構成された電荷供給補助ノードと、電荷供給制御ノードに一端が接続され電荷供給補助ノードに他端が接続された容量素子とが含まれている。このため、中途段となっている単位回路では、シフト動作停止期間において、電荷供給制御ノードの電圧が確実に高いレベルにまで高められる。これにより、出力制御ノードに確実に電荷が供給され、シフト動作停止期間を通じて、より確実に出力制御ノードの電圧を高いレベルで維持することが可能となる。以上より、薄膜トランジスタでのオフリークに起因する誤動作の発生がより効果的に抑制される。
（付記１２）
　前記複数のクロック信号についてのクロックパルスの発生順序を変化させることによって、シフト動作が行われる方向を順方向と逆方向との間で切り替えることが可能に構成されていることを特徴とする、付記１に記載のシフトレジスタ。
　付記１２に記載の構成によれば、薄膜トランジスタでのオフリークに起因する誤動作の発生を抑制することができ、かつ、任意の段でシフト動作を停止することのできる、シフト方向の切り替えが可能なシフトレジスタが実現される。
（付記１３）
　前記第１の電荷供給部は、
　　前記シフト動作停止期間にオンレベルとなる電荷供給制御信号が与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御トランジスタと、
　　制御端子と、前記電荷供給制御信号が与えられる第１の導通端子と、前記第１の電荷供給制御トランジスタの第１の導通端子に接続された第２の導通端子とを有する第２の電荷供給制御トランジスタと、
　　前記第２の電荷供給制御トランジスタの制御端子に接続された電荷供給制御ノードと、
　　前記セット信号が与えられる制御端子と、オンレベルの電圧が与えられる第１の導通端子と、前記電荷供給制御ノードに接続された第２の導通端子とを有し、前記セット信号に基づいて前記電荷供給制御ノードの電圧をオンレベルに向けて変化させるための電荷供給制御ノードターンオントランジスタと、
　　前記リセット信号が与えられる制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記リセット信号に基づいて前記電荷供給制御ノードの電圧をオフレベルに向けて変化させるための電荷供給制御ノードターンオフトランジスタと、
　　制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、第２の導通端子とを有し、前記電荷供給制御ノードの電圧を制御するための電荷供給制御ノード制御トランジスタと
を含み、
　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオフレベルの電圧が与えられ、前記中途段に該当しない単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオンレベルの電圧が与えられることを特徴とする、付記１２に記載のシフトレジスタ。
　付記１３に記載の構成によれば、付記１２に記載の構成と同様の効果が得られる。
（付記１４）
　前記出力制御トランジスタ，前記出力制御ノードターンオントランジスタ，および前記出力制御ノードターンオフトランジスタは、アモルファスシリコンで形成された半導体層を有することを特徴とする、付記１に記載のシフトレジスタ。
　付記１４に記載の構成によれば、アモルファスシリコンで形成された半導体層を有する薄膜トランジスタが用いられることによってシフト動作停止期間中に大量のオフリークが生じても、当該オフリークに起因する誤動作の発生が抑制される。
（付記１５）
　前記複数の走査信号線が配設された表示部と、
　付記１に記載のシフトレジスタと
を備えたことを特徴とする、表示装置。
　付記１５に記載の構成によれば、付記１に記載の構成による効果を奏するシフトレジスタを備えた表示装置が実現される。
＜８．優先権主張に関して＞
　本願は、２０１７年７月１９日に出願された「シフトレジスタおよびそれを備える表示装置」という名称の日本出願２０１７－１３９９６１号に基づく優先権を主張する出願であり、この日本出願の内容は、引用することによって本願の中に含まれる。
　４０，４０（１）～４０（１２８０）…単位回路
　４００…ゲートドライバ（走査信号線駆動回路）
　４０１…シフトレジスタ
　５００…表示部
　Ｇ（１）～Ｇ（１２８０）…走査信号
　ＧＬ，ＧＬ１～ＧＬ１２８０…ゲートバスライン
　Ｔ１～Ｔ１９…（単位回路内の）薄膜トランジスタ
　Ｃ１～Ｃ３…キャパシタ（容量素子）
　ＮＡ，ＮＢ，ＮＣ，ＮＤ…第１ノード，第２ノード，第３ノード，第４ノード
　ＣＫ１～ＣＫ４…クロック信号
　ＧＣＫ，ＧＣＫ１～ＧＣＫ４…ゲートクロック信号
　Ｑ…（単位回路からの）出力信号
　Ｓ…セット信号
　Ｒ…リセット信号
　ＳＡ１，ＳＡ２…初段側制御信号
　ＳＺ１，ＳＺ２…最終段側制御信号
　ＳＴ１，ＳＴ２…単位回路制御信号
　ＵＤ，ＵＤＢ…シフト方向制御信号
　ＶＴＰ，ＶＴＰ１，ＶＴＰ２…電荷供給制御信号

Claims (15)

  1. 　複数の走査信号線にそれぞれ接続された複数の段からなり、複数のクロック信号に基づいてシフト動作を行うことによって前記複数の段から順次にアクティブな出力信号を出力するシフトレジスタであって、
    　初段から最終段までの１以上の途中の段でシフト動作を停止するシフト動作停止期間が生じるように前記複数のクロック信号が与えられ、
    　前記複数の段の各段を構成する単位回路は、
    　　前記出力信号を出力する出力ノードと、
    　　制御端子と、前記複数のクロック信号の１つが与えられる第１の導通端子と、前記出力ノードに接続された第２の導通端子とを有する出力制御トランジスタと、
    　　前記出力制御トランジスタの制御端子に接続された出力制御ノードと、
    　　他の段の単位回路から出力された出力信号がセット信号として与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有し、前記セット信号に基づいて前記出力制御ノードの電圧をオンレベルに向けて変化させるための出力制御ノードターンオントランジスタと、
    　　他の段の単位回路から出力された出力信号がリセット信号として与えられる制御端子と、前記出力制御ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記リセット信号に基づいて前記出力制御ノードの電圧をオフレベルに向けて変化させるための出力制御ノードターンオフトランジスタと、
    　　シフト動作を停止した段である中途段に該当するときに、前記シフト動作停止期間に前記出力制御ノードに電荷を供給する第１の電荷供給部と
    を含むことを特徴とする、シフトレジスタ。
  2. 　前記単位回路は、
    　　制御端子と前記出力制御ノードに接続された第１の導通端子とオフレベルの電圧が与えられる第２の導通端子とを有する安定化トランジスタと、前記安定化トランジスタの制御端子に接続された安定化ノードとを含む、前記出力制御ノードの電圧を制御するための安定化部と、
    　　前記シフト動作停止期間に前記安定化ノードに電荷を供給する第２の電荷供給部と
    を更に含むことを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　前記安定化部は、
    　　前記複数のクロック信号のうち前記出力制御トランジスタの第１の導通端子に与えられるクロック信号とは異なるクロック信号が与えられる制御端子および第１の導通端子と、前記安定化ノードに接続された第２の導通端子とを有し、前記安定化ノードの電圧をオンレベルに向けて変化させるための安定化ノードターンオントランジスタと、
    　　前記複数のクロック信号のうち前記安定化ノードターンオントランジスタの制御端子および第１の導通端子に与えられるクロック信号とは異なるクロック信号が与えられる制御端子と、前記安定化ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記安定化ノードの電圧をオフレベルに向けて変化させるための第１の安定化ノードターンオフントランジスタと、
    　　前記出力制御ノードに接続された制御端子と、前記安定化ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記安定化ノードの電圧をオフレベルに向けて変化させるための第２の安定化ノードターンオフントランジスタと
    を更に含むことを特徴とする、請求項２に記載のシフトレジスタ。
  4. 　前記第２の安定化ノードターンオフトランジスタのサイズは、前記安定化ノードターンオントランジスタのサイズよりも大きいことを特徴とする、請求項３に記載のシフトレジスタ。
  5. 　前記第２の電荷供給部は、前記シフト動作停止期間にオンレベルとなる電荷供給制御信号が与えられる制御端子および第１の導通端子と、前記安定化ノードに接続された第２の導通端子とを有する安定化用電荷供給制御トランジスタを含み、
    　前記第２の安定化ノードターンオフトランジスタのサイズは、前記安定化用電荷供給制御トランジスタのサイズよりも大きいことを特徴とする、請求項３に記載のシフトレジスタ。
  6. 　前記第１の電荷供給部は、
    　　前記シフト動作停止期間にオンレベルとなる電荷供給制御信号が与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御トランジスタと、
    　　制御端子と、前記電荷供給制御信号が与えられる第１の導通端子と、前記第１の電荷供給制御トランジスタの第１の導通端子に接続された第２の導通端子とを有する第２の電荷供給制御トランジスタと、
    　　前記第２の電荷供給制御トランジスタの制御端子に接続された電荷供給制御ノードと
    を含み、
    　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記電荷供給制御ノードの電圧はオンレベルで維持され、前記中途段に該当しない単位回路では、前記電荷供給制御ノードの電圧はオフレベルで維持されることを特徴とする、請求項１に記載のシフトレジスタ。
  7. 　前記第１の電荷供給部は、
    　　前記セット信号が与えられる制御端子と、第１の導通端子と、前記電荷供給制御ノードに接続された第２の導通端子とを有し、前記セット信号に基づいて前記電荷供給制御ノードの電圧をオンレベルに向けて変化させるための電荷供給制御ノードターンオントランジスタと、
    　　制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、第２の導通端子とを有し、前記電荷供給制御ノードの電圧を制御するための電荷供給制御ノード制御トランジスタと
    を更に含み、
    　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオフレベルの電圧が与えられ、前記中途段に該当しない単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオンレベルの電圧が与えられることを特徴とする、請求項６に記載のシフトレジスタ。
  8. 　前記電荷供給制御ノードターンオントランジスタの第１の導通端子には、前記セット信号が与えられ、
    　前記電荷供給制御ノード制御トランジスタの第２の導通端子には、オフレベルの電圧が与えられることを特徴とする、請求項７に記載のシフトレジスタ。
  9. 　前記第１の電荷供給部は、前記電荷供給制御信号が与えられる第１電極と前記電荷供給制御ノードに接続された第２電極とを有する容量素子を更に含むことを特徴とする、請求項８に記載のシフトレジスタ。
  10. 　前記電荷供給制御ノードターンオントランジスタの第１の導通端子および前記電荷供給制御ノード制御トランジスタの第２の導通端子は、前記出力制御ノードに接続されていることを特徴とする、請求項７に記載のシフトレジスタ。
  11. 　前記単位回路には、前記シフト動作停止期間のうちの最初の一部の期間にのみオンレベルとなる第１の電荷供給制御信号と、前記シフト動作停止期間のうち前記第１の電荷供給制御信号がオフレベルで維持される期間にオンレベルとなる第２の電荷供給制御信号とが与えられ、
    　前記第１の電荷供給部は、
    　　前記第２の電荷供給制御信号が与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御トランジスタと、
    　　制御端子と、前記第２の電荷供給制御信号が与えられる第１の導通端子と、前記第１の電荷供給制御トランジスタの第１の導通端子に接続された第２の導通端子とを有する第２の電荷供給制御トランジスタと、
    　　前記第２の電荷供給制御トランジスタの制御端子に接続された電荷供給制御ノードと、
    　　前記第１の電荷供給制御信号が与えられる制御端子と、前記出力制御ノードに接続された第１の導通端子と、前記電荷供給制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御ノード制御トランジスタと、
    　　制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第２の電荷供給制御ノード制御トランジスタと、
    　　制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給補助ノード制御トランジスタと、
    　　前記第１の電荷供給補助ノード制御トランジスタの第１の導通端子に接続された電荷供給補助ノードと、
    　　前記第１の電荷供給制御信号が与えられる制御端子と、前記電荷供給補助ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有する第２の電荷供給補助ノード制御トランジスタと、
    　　前記電荷供給制御ノードに接続された第１電極と、前記電荷供給補助ノードに接続された第２電極とを有する容量素子と、
    　　前記第２の電荷供給制御信号が与えられる制御端子と、前記出力制御ノードに接続された第１の導通端子と、前記電荷供給補助ノードに接続された第２の導通端子とを有する第３の電荷供給補助ノード制御トランジスタと
    を含み、
    　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記第２の電荷供給制御ノード制御トランジスタの制御端子および前記第１の電荷供給補助ノード制御トランジスタの制御端子にはオフレベルの電圧が与えられ、前記中途段に該当しない単位回路では、前記第２の電荷供給制御ノード制御トランジスタの制御端子および前記第１の電荷供給補助ノード制御トランジスタの制御端子にはオンレベルの電圧が与えられることを特徴とする、請求項１に記載のシフトレジスタ。
  12. 　前記複数のクロック信号についてのクロックパルスの発生順序を変化させることによって、シフト動作が行われる方向を順方向と逆方向との間で切り替えることが可能に構成されていることを特徴とする、請求項１に記載のシフトレジスタ。
  13. 　前記第１の電荷供給部は、
    　　前記シフト動作停止期間にオンレベルとなる電荷供給制御信号が与えられる制御端子と、第１の導通端子と、前記出力制御ノードに接続された第２の導通端子とを有する第１の電荷供給制御トランジスタと、
    　　制御端子と、前記電荷供給制御信号が与えられる第１の導通端子と、前記第１の電荷供給制御トランジスタの第１の導通端子に接続された第２の導通端子とを有する第２の電荷供給制御トランジスタと、
    　　前記第２の電荷供給制御トランジスタの制御端子に接続された電荷供給制御ノードと、
    　　前記セット信号が与えられる制御端子と、オンレベルの電圧が与えられる第１の導通端子と、前記電荷供給制御ノードに接続された第２の導通端子とを有し、前記セット信号に基づいて前記電荷供給制御ノードの電圧をオンレベルに向けて変化させるための電荷供給制御ノードターンオントランジスタと、
    　　前記リセット信号が与えられる制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、オフレベルの電圧が与えられる第２の導通端子とを有し、前記リセット信号に基づいて前記電荷供給制御ノードの電圧をオフレベルに向けて変化させるための電荷供給制御ノードターンオフトランジスタと、
    　　制御端子と、前記電荷供給制御ノードに接続された第１の導通端子と、第２の導通端子とを有し、前記電荷供給制御ノードの電圧を制御するための電荷供給制御ノード制御トランジスタと
    を含み、
    　前記シフト動作停止期間を通じて、前記中途段に該当する単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオフレベルの電圧が与えられ、前記中途段に該当しない単位回路では、前記電荷供給制御ノード制御トランジスタの制御端子にはオンレベルの電圧が与えられることを特徴とする、請求項１２に記載のシフトレジスタ。
  14. 　前記出力制御トランジスタ，前記出力制御ノードターンオントランジスタ，および前記出力制御ノードターンオフトランジスタは、アモルファスシリコンで形成された半導体層を有することを特徴とする、請求項１に記載のシフトレジスタ。
  15. 　前記複数の走査信号線が配設された表示部と、
    　請求項１に記載のシフトレジスタと
    を備えたことを特徴とする、表示装置。
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