JP2019070731A - シフトレジスタおよびそれを備えた表示装置 - Google Patents

Abstract

【課題】異常動作を引き起こすことなく任意の段でスキャンの途中停止を行うことができるシフトレジスタを実現する。【解決手段】シフトレジスタの各段を構成する単位回路４は、従来の単位回路とほぼ同様の構成を有する転送部４０１と、スキャンの途中停止が行われた時の転送部４０１内の第１ノードＮ１の状態を記憶するための状態記憶部４０２と、状態記憶部４０２からの出力信号ＱＸに基づく電荷が第１ノードＮ１に供給されるよう状態記憶部４０２と転送部４０１とを接続する接続部４０３とによって構成される。状態記憶部４０２の動作を制御する制御クロック信号ＣＫＸ，ＣＫＸＢのクロック動作は、ゲートクロック信号のクロック動作が停止しているときに行われる。【選択図】図１

Description

以下の開示は、シフトレジスタに関し、特に、タッチパネルを備えた表示装置に設けられるシフトレジスタに関する。

従来より、複数本のソースバスライン（映像信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えたアクティブマトリクス型の液晶表示装置が知られている。このような液晶表示装置に関し、従来、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、液晶パネルを構成する２枚のガラス基板のうちの一方の基板であるＴＦＴ基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。

アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスラインと、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

画素電圧値を示す映像信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。そして、シフトレジスタの各段から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

なお、本明細書においては、シフトレジスタの各段を構成する回路のことを「単位回路」という。また、１行目のゲートバスラインから最終行目のゲートバスラインまでを１本ずつ順次に選択することを単に「スキャン」といい、１行目から最終行目までの途中でスキャンを停止することを「スキャンの途中停止」という。さらに、スキャンが停止されている期間のことを「休止期間」という。

図２９は、従来の単位回路の一構成例を示す回路図である。図２９に示す単位回路では、セット信号Ｓがローレベルからハイレベルに変化すると、プリチャージによって第１ノードＮ１の電位が上昇する。このように第１ノードＮ１がプリチャージされた状態のときに入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化することによって、第１ノードＮ１の電位が大きく上昇し、出力信号Ｑがハイレベルとなる。これにより、この単位回路に接続されたゲートバスラインが選択状態となる。以上のような動作がシフトレジスタの１段目から最終段目まで順次に行われることにより、表示部に設けられている複数本のゲートバスラインが所定期間ずつ順次に選択状態となる。

ところで、近年、タッチパネルと液晶パネルとが一体化した構成の液晶表示装置が普及しつつある。このような液晶表示装置では、スキャンが行われていない時にタッチパネルの処理（例えば、タッチ位置を検出する処理）を行う必要がある。これに関し、従来の液晶表示装置では、１行目のゲートバスラインが選択された後、最終行目のゲートバスラインが選択されるまでは、スキャンを停止することができなかった。この理由は次のとおりである。スキャンの途中停止後にスキャンの停止位置からスキャンを再開しようとする場合、スキャンの停止位置（再開位置）に対応する単位回路では、休止期間を通じて第１ノードＮ１（図２９参照）がプリチャージされた状態を維持する必要がある。しかしながら、薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６の閾値電圧が低いと、休止期間中にそれら薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６で電荷のリークが生じ得る。電荷のリークが生じると、例えば図３０に示すように休止期間中に第１ノードＮ１の電位が低下する。このような場合、休止期間の終了後に入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化しても、出力信号Ｑの電位は充分に上昇しない。その結果、異常動作が引き起こされる。このように、従来の液晶表示装置では、異常動作を引き起こすことなくスキャンの途中停止を行うことはできなかった。

そこで、特開２０１４−１８２２０３号公報には、スキャンの途中停止を行いたい位置に対応する単位回路（特開２０１４−１８２２０３号公報では「転送回路」と記載）の構成を入力されたシフト信号（シフトパルス）の電位を長期間保持することのできる構成とすることによりスキャンの途中停止を可能にしたシフトレジスタについての発明が開示されている。

特開２０１４−１８２２０３号公報

ところが、特開２０１４−１８２２０３号公報に開示されたシフトレジスタによれば、スキャンの途中停止を行うことができるのは特定の位置のみであって、任意の位置でスキャンの途中停止を行うことはできない。このように、特開２０１４−１８２２０３号公報に開示されたシフトレジスタは汎用性に欠ける。このため、例えば、タッチパネルと液晶パネルとが一体化した構成の液晶表示装置においてタッチ位置を検出する処理を速やかに行うということができない。特に、近年、共通電極をタッチ位置検出用の電極として利用するフルインセルタイプのタッチパネルの開発が盛んであり、任意の位置でスキャンの途中停止を行うことが不可欠となりつつある。

そこで、以下の開示は、異常動作を引き起こすことなく任意の段でスキャンの途中停止を行うことができるシフトレジスタを実現することを目的とする。

いくつかの実施形態によるシフトレジスタは、複数のクロック信号からなるシフトクロック信号群に基づいてシフト動作を行う、複数の段で構成されたシフトレジスタであって、
各段を構成する単位回路は、
オンレベルの出力信号を出力するために電荷を保持するための第１電荷保持ノードを有し、前記第１電荷保持ノードのレベルがオンレベルであるときに前記シフトクロック信号群に含まれる複数のクロック信号の１つに基づいてオンレベルの出力信号を出力する転送部と、
オンレベルの電荷供給信号を出力するために電荷を保持するための第２電荷保持ノードを有し、前記第２電荷保持ノードのレベルがオンレベルであるときに第１制御クロック信号に基づいてオンレベルの電荷供給信号を出力する状態記憶部と、
オンレベルの電荷供給信号に基づいて前記第１電荷保持ノードに電荷が供給されるよう、前記状態記憶部と前記転送部とを接続する接続部と
を含み、
前記転送部は、
前記出力信号を出力する第１出力ノードと、
前記第１電荷保持ノードに接続された制御端子と、前記シフトクロック信号群に含まれる複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
先行する段の単位回路から出力される出力信号をセット信号として受け取り、セット信号に基づいて前記第１電荷保持ノードのレベルをオンレベルに向けて変化させる第１電荷保持ノードターンオン部と、
後続の段の単位回路から出力される出力信号をリセット信号として受け取り、リセット信号に基づいて前記第１電荷保持ノードのレベルをオフレベルに向けて変化させる第１電荷保持ノードターンオフ部と
を含み、
前記状態記憶部は、
前記電荷供給信号を出力する第２出力ノードと、
前記第２電荷保持ノードに接続された制御端子と、前記第１制御クロック信号が与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと、
先行する段の単位回路から出力される出力信号をセット信号として受け取り、セット信号に基づいて前記第２電荷保持ノードのレベルをオンレベルに向けて変化させる第２電荷保持ノードターンオン部と、
後続の段の単位回路から出力される出力信号をリセット信号として受け取り、リセット信号に基づいて前記第２電荷保持ノードのレベルをオフレベルに向けて変化させる第２電荷保持ノードターンオフ部と
を含み、
前記第１制御クロック信号のクロック動作は、前記シフトクロック信号群のクロック動作が停止しているときに行われる。

いくつかの実施形態によるシフトレジスタによれば、スキャンの途中停止が行われた時の転送部内の第１電荷保持ノードの状態が状態記憶部に保持される。このため、スキャンが停止されている休止期間中に単位回路の転送部内の薄膜トランジスタで電荷のリークが生じても、第１制御クロック信号のクロック動作に基づいて休止期間を通じて所定期間毎に第１電荷保持ノードに電荷が供給される。従って、休止期間を通じて第１電荷保持ノードのレベルは所望のレベルで維持される。その結果、休止期間の終了後に停止段（スキャンの停止位置に相当する段）から正常にスキャンを再開することが可能となる。以上のように、異常動作を引き起こすことなく任意の段でスキャンの途中停止を行うことができるシフトレジスタが実現される。

第１の実施形態における単位回路の概略構成を示す図である。 上記第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成について説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作について説明するための信号波形図である。 上記第１の実施形態において、単位回路内の状態記憶部の具体的な構成を示す回路図である。 上記第１の実施形態において、単位回路内の転送部の具体的な構成を示す回路図である。 上記第１の実施形態において、スキャンの途中停止が行われるときのラッチ段における動作の一例について説明するための信号波形図である。 上記第１の実施形態において、スキャンの途中停止が行われるときのラッチ段以外の段における動作の一例について説明するための信号波形図である。 上記第１の実施形態において、スキャンの途中停止が行われないときのラッチ段における動作の一例について説明するための信号波形図である。 上記第１の実施形態において、スキャンの途中停止が行われないときのラッチ段以外の段における動作の一例について説明するための信号波形図である。 上記第１の実施形態において、スキャンの途中停止が行われないときの転送部の動作について説明するための信号波形図である。 上記第１の実施形態において、スキャンの途中停止が行われるときの転送部の動作について説明するための信号波形図である。 上記第１の実施形態において、第１ノードの電位が高いレベルで維持されることについて説明するための信号波形図である。 上記第１の実施形態に関し、Ｋ段目を停止段とするシミュレーションで得られた信号波形図である。 上記第１の実施形態に関し、Ｋ段目を停止段とするシミュレーションで得られた信号波形図である。 上記第１の実施形態に関し、Ｋ段目を停止段とするシミュレーションで得られた信号波形図である。 上記第１の実施形態に関し、Ｋ段目を停止段とするシミュレーションで得られた信号波形図である。 上記第１の実施形態に関し、Ｋ段目を停止段とするシミュレーションで得られた信号波形図である。 上記第１の実施形態における効果について説明するための図である。 上記第１の実施形態の変形例における単位回路の概略構成を示す図である。 上記第１の実施形態の変形例における動作の一例を示す信号波形図である。 第２の実施形態における動作の一例について説明するための信号波形図である。 上記第２の実施形態における動作の別の例について説明するための信号波形図である。 上記第２の実施形態において、制御クロック信号ＣＫＸが最初に立ち上がるタイミングについて説明するための信号波形図である。 上記第２の実施形態において、制御クロック信号ＣＫＸが最初に立ち上がるタイミングについて説明するための信号波形図である。 上記第２の実施形態において、制御クロック信号ＣＫＸが最後に立ち下がるタイミングについて説明するための信号波形図である。 上記第２の実施形態において、制御クロック信号ＣＫＸが最後に立ち下がるタイミングについて説明するための信号波形図である。 従来の単位回路の一構成例を示す回路図である。 従来例に関し、スキャンの停止後にスキャンを再開したときに異常動作が起こることについて説明するための図である。

以下、実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１導通端子に相当し、ソース端子（ソース電極）は第２導通端子に相当する。また、これに関し、ｎチャネル型トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図２は、第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるＴＦＴ基板）上に形成されている。すなわち、本実施形態におけるゲートドライバ４００は、モノリシックゲートドライバである。なお、本実施形態においては、表示部６００を構成する液晶パネルはタッチパネルと一体化しているものと仮定する。但し、タッチパネルは本発明に直接に関係するわけではないのでその説明および図示を省略する。

表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、それら複数本のソースバスラインＳＬ１〜ＳＬｊと複数本のゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明に直接に関係するわけではないのでその説明および図示を省略する。また、本実施形態においては、薄膜トランジスタ６０はｎチャネル型である。

ところで、薄膜トランジスタ６０としては、半導体層にアモルファスシリコンを用いた薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ），半導体層に微結晶シリコンを用いた薄膜トランジスタ，半導体層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ），半導体層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）などを採用することができる。酸化物ＴＦＴとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、ゲートドライバ４００内の薄膜トランジスタについても同様である。

電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、その電源電圧からソースドライバ３００およびゲートドライバ４００を動作させるための直流電圧（直流電源電圧ＶＤＤおよび直流電源電圧ＶＳＳ）を生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに共通電極駆動電圧Ｖｃｏｍを与える。

表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するためのゲート制御信号ＧＣＴＬとを出力する。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，およびラッチストローブ信号が含まれている。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号などが含まれている。

ソースドライバ３００は、表示制御部１００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用映像信号Ｓ（１）〜Ｓ（ｊ）として全てのソースバスラインＳＬ１〜ＳＬｊに一斉に印加される。

ゲートドライバ４００は、表示制御部１００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号Ｇ（１）〜Ｇ（ｉ）の各ゲートバスラインＧＬ１〜ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。すなわち、ゲートドライバ４００は、ゲートバスラインＧＬ１〜ＧＬｉのスキャンを行う。但し、タッチパネルの処理が行われる時にスキャンの途中停止が行われる。このゲートドライバ４００についての詳しい説明は後述する。

以上のようにして、ソースバスラインＳＬ１〜ＳＬｊに駆動用映像信号Ｓ（１）〜Ｓ（ｊ）が印加され、ゲートバスラインＧＬ１〜ＧＬｉに走査信号Ｇ（１）〜Ｇ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

＜１．２ ゲートドライバ＞
図３は、本実施形態におけるゲートドライバ４００の構成について説明するためのブロック図である。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。すなわち、シフトレジスタ４１０にはｉ個の単位回路４（１）〜４（ｉ）が含まれている。以下、ゲートドライバ４００の構成および動作について詳しく説明する。

＜１．２．１ シフトレジスタ全体の構成および動作＞
図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の単位回路４（１）〜４（ｉ）で構成されている。なお、図４には、（ｎ−２）段目から（ｎ＋３）段目までの単位回路４（ｎ−２）〜４（ｎ＋３）を示している。以下においては、ｉ個の単位回路４（１）〜４（ｉ）を互いに区別する必要がない場合には単位回路に符号４を付す。

シフトレジスタ４１０には、ゲート制御信号ＧＣＴＬとして、ゲートスタートパルス信号ＧＳＰ（図４では不図示）と、クリア信号ＣＬＲ（図４では不図示）と、ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂと、制御クロック信号ＣＫＸ，ＣＫＸＢとが与えられる。また、シフトレジスタ４１０には、直流電源電圧ＶＳＳも与えられる。ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂは、４相のクロック信号である。それら４相のクロック信号のうち各単位回路４に入力されるクロック信号（以下、「入力クロック信号」という。）には符号ＣＬＫｉｎを付している。制御クロック信号ＣＫＸ，ＣＫＸＢは２相のクロック信号である。なお、本実施形態においては、ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂによってシフトクロック信号群が実現され、制御クロック信号ＣＫＸによって第１制御クロック信号が実現され、制御クロック信号ＣＫＸＢによって第２制御クロック信号が実現されている。

シフトレジスタ４１０の各段（各単位回路４）の入力端子に与えられる信号は次のようになっている（図４参照）。ゲートクロック信号に関しては、（ｎ−２）段目の単位回路４（ｎ−２）にはゲートクロック信号ＣＬＫ２が与えられ、（ｎ−１）段目の単位回路４（ｎ−１）にはゲートクロック信号ＣＬＫ１Ｂが与えられ、ｎ段目の単位回路４（ｎ）にはゲートクロック信号ＣＬＫ２Ｂが与えられ、（ｎ＋１）段目の単位回路４（ｎ＋１）にはゲートクロック信号ＣＬＫ１が与えられる。このような構成が、シフトレジスタ４１０の全ての段を通して４段ずつ繰り返される。なお、ゲートクロック信号ＣＬＫ１とゲートクロック信号ＣＬＫ１Ｂとは位相が１８０度ずれていて、ゲートクロック信号ＣＬＫ２とゲートクロック信号ＣＬＫ２Ｂとは位相が１８０度ずれていて、ゲートクロック信号ＣＬＫ１の位相はゲートクロック信号ＣＬＫ２の位相よりも９０度進んでいる。また、任意の段（ここではｋ段目とする：ｋは１以上ｉ以下の整数である）の単位回路４（ｋ）について、２段前の単位回路４（ｋ−２）から出力される出力信号Ｑ（ｋ−２）がセット信号Ｓとして与えられ、３段後の単位回路４（ｋ＋３）から出力される出力信号Ｑ（ｋ＋３）がリセット信号Ｒとして与えられる。制御クロック信号ＣＫＸ，ＣＫＸＢおよび直流電源電圧ＶＳＳについては、全ての単位回路４（１）〜４（ｉ）に共通的に与えられる。

シフトレジスタ４１０の各段（各単位回路４）の出力端子からは出力信号Ｑが出力される（図４参照）。任意の段（ここではｋ段目とする：ｋは１以上ｉ以下の整数である）から出力される出力信号Ｑは、走査信号Ｇ（ｋ）としてゲートバスラインＧＬ（ｋ）に与えられるほか、リセット信号Ｒとして３段前の単位回路４（ｋ−３）に与えられるとともに、セット信号Ｓとして２段後の単位回路４（ｋ＋２）に与えられる。

図５は、ゲートドライバ４００の動作について説明するための信号波形図である。以上のような構成において、時点ｔ００にシフトレジスタ４１０にゲートスタートパルス信号ＧＳＰのパルスが与えられると、ゲートクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，およびＣＬＫ２Ｂのクロック動作に基づいて、各単位回路４から出力される出力信号Ｑに含まれるシフトパルスが１段目の単位回路４（１）からｉ段目の単位回路４（ｉ）へと順次に転送される（すなわち、シフト動作が行われる）。そして、このシフトパルスの転送に応じて、各単位回路４から出力される出力信号Ｑが順次にハイレベルとなる。これにより、図５に示すように、所定期間ずつ順次にハイレベル（アクティブ）となる走査信号Ｇ（１）〜Ｇ（ｉ）が表示部６００内のゲートバスラインＧＬ１〜ＧＬｉに与えられる。すなわち、ｉ本のゲートバスラインＧＬ１〜ＧＬｉが順次に選択状態となる。

ところで、本実施形態においては、スキャンの途中停止が可能となっている。図５に示す例では、時点ｔ０１から時点ｔ０２までの期間がスキャンが停止される休止期間である。休止期間には、ゲートクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，およびＣＬＫ２Ｂのクロック動作が停止し、制御クロック信号ＣＫＸ，ＣＫＸＢのクロック動作が行われる。休止期間にこのような動作が行われることおよび各単位回路４が後述のように構成されていることにより、図５に示すように休止期間の終了後にスキャンが再開される。なお、休止期間には、タッチパネルの処理（例えば、タッチ位置を検出する処理）が行われる。

＜１．２．２ 単位回路＞
＜１．２．２．１ 概略＞
図１は、本実施形態における単位回路４の概略構成を示す図である。図１に示すように、本実施形態における単位回路４は、転送部４０１と状態記憶部４０２と接続部４０３とによって構成されている。この単位回路４は、直流電源電圧ＶＳＳ用の入力端子のほか、セット信号Ｓを受け取る入力端子４１と、リセット信号Ｓを受け取る入力端子４２と、入力クロック信号ＣＬＫｉｎを受け取る入力端子４３と、制御クロック信号ＣＫＸを受け取る入力端子４４と、制御クロック信号ＣＫＸＢを受け取る入力端子４５と、出力信号Ｑを出力する出力端子４９とを有している。転送部４０１には、薄膜トランジスタＴ１１とキャパシタ（容量素子）Ｃ１と第１ノードＮ１と第１ノードセット部４３１と第１ノードリセット部４３２と安定化部４３３とが含まれている。安定化部４３３には、第１ノード安定化部４３３ａと出力ノード安定化部４３３ｂとが含まれている。接続部４０３には、薄膜トランジスタＴ３０が含まれている。なお、転送部４０１および状態記憶部４０２の詳細な構成については後述する。

第１ノードセット部４３１は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。第１ノードリセット部４３２は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。第１ノード安定化部４３３ａは、第１ノードＮ１の電位の上昇に起因する異常パルスの出力が防止されるよう、第１ノードＮ１の電位がローレベルで維持されるべき期間に第１ノードＮ１の電位をローレベルへと引き込む。出力ノード安定化部４３３ｂは、異常パルスの出力が防止されるよう、出力端子４９の電位がローレベルで維持されるべき期間に出力端子４９の電位をローレベルへと引き込む。

接続部４０３内の薄膜トランジスタＴ３０については、ゲート端子およびドレイン端子には状態記憶部４０２からの出力信号ＱＸが与えられ、ソース端子は転送部４０１内の第１ノードＮ１に接続されている。このような構成により、出力信号ＱＸがハイレベルとなっている時に薄膜トランジスタＴ３０はオン状態となる。そして、薄膜トランジスタＴ３０がオン状態となった時に、ハイレベルの出力信号ＱＸに基づいて第１ノードＮ１に電荷が供給される。このように、接続部４０３は、状態記憶部４０２から出力されたハイレベル（オンレベル）の出力信号ＱＸに基づく電荷が転送部４０１内の第１ノードＮ１に供給されるよう、状態記憶部４０２と転送部４０１とを接続している。なお、本実施形態においては、出力信号ＱＸによって電荷供給信号が実現されている。

＜１．２．２．２ 状態記憶部の構成＞
図６は、単位回路４内の状態記憶部４０２の具体的な構成を示す回路図である。図６に示すように、状態記憶部４０２は、５個の薄膜トランジスタＴ２１〜Ｔ２５と、１個のキャパシタ（容量素子）Ｃ２とを備えている。また状態記憶部４０２は、直流電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４２１〜４２４および１個の出力端子４２９を有している。ここで、セット信号ＳＸを受け取る入力端子には符号４２１を付し、リセット信号ＲＸを受け取る入力端子には符号４２２を付し、制御クロック信号ＣＫＸを受け取る入力端子には符号４２３を付し、制御クロック信号ＣＫＸＢを受け取る入力端子には符号４２４を付している。

なお、単位回路４に与えられるセット信号Ｓと状態記憶部４０２に与えられるセット信号ＳＸとは同じ信号であるが、状態記憶部４０２に与えられるセット信号には便宜上符号ＳＸを付している。また、入力端子４２１は実質的には図１における入力端子４１と同じ端子であり、入力端子４２２は実質的には図１における入力端子４２と同じ端子であり、入力端子４２３は実質的には図１における入力端子４４と同じ端子であり、入力端子４２４は実質的には図１における入力端子４５と同じ端子である。

次に、状態記憶部４０２内における構成要素間の接続関係について説明する。薄膜トランジスタＴ２１のゲート端子，薄膜トランジスタＴ２２のソース端子，薄膜トランジスタＴ２３のドレイン端子，薄膜トランジスタＴ２４のドレイン端子，およびキャパシタＣ２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第３ノード」という。第３ノードには符号Ｎ３を付す。

薄膜トランジスタＴ２１については、ゲート端子は第３ノードＮ３に接続され、ドレイン端子は入力端子４２３に接続され、ソース端子は出力端子４２９に接続されている。薄膜トランジスタＴ２２については、ゲート端子およびドレイン端子は入力端子４２１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第３ノードＮ３に接続されている。薄膜トランジスタＴ２３については、ゲート端子は入力端子４２２に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ２４については、ゲート端子は入力端子４２３に接続され、ドレイン端子は第３ノードＮ３に接続され、ソース端子は出力端子４２９に接続されている。薄膜トランジスタＴ２５については、ゲート端子は入力端子４２４に接続され、ドレイン端子は出力端子４２９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣ２については、一端は第３ノードＮ３に接続され、他端は出力端子４２９に接続されている。

次に、各構成要素の機能について説明する。薄膜トランジスタＴ２１は、第３ノードＮ３の電位がハイレベルになっているときに、制御クロック信号ＣＫＸの電位を出力端子４２９に与える。薄膜トランジスタＴ２２は、セット信号ＳＸがハイレベルになっているときに、第３ノードＮ３の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ２３は、リセット信号ＲＸがハイレベルになっているときに、第３ノードＮ３の電位をローレベルに向けて変化させる。薄膜トランジスタＴ２４は、制御クロック信号ＣＫＸがハイレベルになっているときに、第３ノードＮ３の電位を出力端子４２９の電位（出力信号ＱＸの電位）と同電位にする。薄膜トランジスタＴ２５は、制御クロック信号ＣＫＸＢがハイレベルになっているときに、出力端子４２９の電位（出力信号ＱＸの電位）をローレベルに向けて変化させる。キャパシタＣ２は、第３ノードＮ３の電位を上昇させるためのブートストラップ容量として機能する。

なお、本実施形態においては、第３ノードＮ３によって第２電荷保持ノードが実現され、出力端子４２９によって第２出力ノードが実現されている。また、薄膜トランジスタＴ２１によって第２出力制御トランジスタが実現され、薄膜トランジスタＴ２２によって第２電荷保持ノードターンオン部および第２電荷保持ノードターンオントランジスタが実現され、薄膜トランジスタＴ２３によって第２電荷保持ノードターンオフ部および第２電荷保持ノードターンオフトランジスタが実現され、薄膜トランジスタＴ２４によって第２電荷保持ノード安定化トランジスタが実現され、薄膜トランジスタＴ２５によって第２出力ノードターンオフトランジスタが実現されている。

＜１．２．２．３ 転送部の構成＞
図７は、単位回路４内の転送部４０１の具体的な構成を示す回路図である。図７に示すように、転送部４０１は、７個の薄膜トランジスタＴ１１〜Ｔ１７と、１個のキャパシタ（容量素子）Ｃ１とを備えている。また、転送部４０１は、直流電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１１〜４１４および１個の出力端子４１９を有している。ここで、セット信号Ｓを受け取る入力端子には符号４１１を付し、リセット信号Ｒを受け取る入力端子には符号４１２を付し、入力クロック信号ＣＬＫｉｎを受け取る入力端子には符号４１３を付し、状態記憶部４０２からの出力信号ＱＸを受け取る入力端子には符号４１４を付している。

なお、入力端子４１１は実質的には図１における入力端子４１と同じ端子であり、入力端子４１２は実質的には図１における入力端子４２と同じ端子であり、入力端子４１３は実質的には図１における入力端子４３と同じ端子であり、出力端子４１９は実質的には図１における出力端子４９と同じ端子である。

ところで、図７と図２９とを比較することにより、従来の単位回路（図２９）に対して状態記憶部４０２からの出力信号ＱＸを第１ノードＮ１に与えるようにした構成が本実施形態における転送部４０１の構成であることが把握される。

次に、転送部４０１内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１１のゲート端子，薄膜トランジスタＴ１２のソース端子，薄膜トランジスタＴ１３のドレイン端子，薄膜トランジスタＴ１５のドレイン端子，薄膜トランジスタＴ１６のドレイン端子，入力端子４１４，およびキャパシタＣ１の一端は第１ノードＮ１を介して互いに接続されている。薄膜トランジスタＴ１４のソース端子，薄膜トランジスタＴ１５のドレイン端子，薄膜トランジスタＴ１６のゲート端子，および薄膜トランジスタＴ７のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第２ノード」という。第２ノードには符号Ｎ２を付す。

薄膜トランジスタＴ１１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４１３に接続され、ソース端子は出力端子４１９に接続されている。薄膜トランジスタＴ１２については、ゲート端子およびドレイン端子は入力端子４１１に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ１３については、ゲート端子は入力端子４１２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１４については、ゲート端子およびドレイン端子は入力端子４１３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ１５については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１６については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１７については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子４１９に接続され、ソース端子は直流電源電圧ＶＳＳ用の入力端子に接続されている。キャパシタＣ１については、一端は第１ノードＮ１に接続され、他端は出力端子４１９に接続されている。

次に、各構成要素の機能について説明する。薄膜トランジスタＴ１１は、第１ノードＮ１の電位がハイレベルになっているときに、入力クロック信号ＣＬＫｉｎの電位を出力端子４１９に与える。薄膜トランジスタＴ１２は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ１３は、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ１４は、入力クロック信号ＣＬＫｉｎがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ１５は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。薄膜トランジスタＴ１６は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ１７は、第２ノードＮ２の電位がハイレベルになっているときに、出力端子４１９の電位（出力信号Ｑの電位）をローレベルに向けて変化させる。キャパシタＣ１は、第１ノードＮ１の電位を上昇させるためのブートストラップ容量として機能する。

なお、本実施形態においては、第１ノードＮ１によって第１電荷保持ノードが実現され、出力端子４１９によって第１出力ノードが実現されている。また、薄膜トランジスタＴ１１によって第１出力制御トランジスタが実現され、薄膜トランジスタＴ１２によって第１電荷保持ノードターンオン部が実現され、薄膜トランジスタＴ１３によって第１電荷保持ノードターンオフ部が実現されている。

＜１．２．２．４ 状態記憶部の動作＞
次に、図８〜図１１を参照しつつ、状態記憶部４０２の動作について説明する。まず、スキャンの途中停止が行われるときの動作について説明し、その後、スキャンの途中停止が行われないときの動作について説明する。なお、以下においては、シフトレジスタ４１０を構成する複数の段（ｉ個の段）のうち休止期間中に電荷のリークによる第１ノードＮ１の電位の低下を防ぐ必要のある段のことを便宜上「ラッチ段」という。ラッチ段には、スキャンの停止位置に相当する段（以下、「停止段」という。）および停止段近傍の段が含まれる。

図８は、スキャンの途中停止が行われるときのラッチ段における動作の一例について説明するための信号波形図である。時点ｔ１０にセット信号ＳＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２２は図６に示すようにダイオード接続となっているので、このセット信号ＳＸのパルスによって薄膜トランジスタＴ２２がオン状態となり、キャパシタＣ２が充電される。これにより、第３ノードＮ３の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ２１がオン状態となる。

その後、時点ｔ１１に制御クロック信号ＣＫＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２１がオン状態となっているので、入力端子４２３の電位の上昇とともに出力端子４２９の電位が上昇する。ここで、図６に示すように第３ノードＮ３−出力端子４２９間にはキャパシタＣ２が設けられているので、出力端子４２９の電位の上昇とともに第３ノードＮ３の電位も上昇する（第３ノードＮ３がブートストラップされる）。その結果、薄膜トランジスタＴ２１のゲート端子には大きな電圧が印加され、出力端子４２９の電位は大きく上昇する。すなわち、出力信号ＱＸがハイレベルとなる。その結果、接続部４０３内の薄膜トランジスタＴ３０がオン状態となり、転送部４０１内の第１ノードＮ１に電荷が供給される。

時点ｔ１２になると、制御クロック信号ＣＫＸがハイレベルからローレベルに変化する。これにより、入力端子４２３の電位の低下とともに出力端子４２９の電位（出力信号ＱＸの電位）は低下する。また、時点ｔ１２には、制御クロック信号ＣＫＸＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２５がオン状態となり、出力信号ＱＸはローレベルとなる。そして、キャパシタＣ２を介して、第３ノードＮ３の電位が低下する。

時点ｔ１３以降には、制御クロック信号ＣＫＸ，ＣＫＸＢのクロック動作に基づき、上述した時点ｔ１１および時点ｔ１２における動作と同様の動作が繰り返される。すなわち、第３ノードＮ３の電位に関して、時点ｔ１０における充電電位を起点として、プルアップとプルダウンとが繰り返される。その際、図８から把握されるように、第３ノードＮ３の電位がプルアップした時に出力信号ＱＸがローレベルからハイレベルへと変化する。

その後、時点ｔ１４になってリセット信号ＲＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２３がオン状態となる。これにより、第３ノードＮ３の電位はローレベルにまで低下する。これにより、時点ｔ１４以降の期間には、出力信号ＱＸはローレベルで維持される。

図９は、スキャンの途中停止が行われるときのラッチ段以外の段における動作の一例について説明するための信号波形図である。図９に示すように、ラッチ段以外の段ではセット信号ＳＸはローレベルで維持されるので、第３ノードＮ３の電位はローレベルで維持される。但し、制御クロック信号ＣＫＸのクロック動作と薄膜トランジスタＴ２１の寄生容量の存在とに起因して、第３ノードＮ３の電位に変動が生じ得る。すなわち、出力信号ＱＸの電位が不必要に上昇し得る。そこで、この状態記憶部４０２には、図６に示したように薄膜トランジスタＴ２４が設けられている。薄膜トランジスタＴ２４が設けられていることにより、制御クロック信号ＣＫＸがハイレベルになった時には、第３ノードＮ３の電位は出力端子４２９の電位と同じ電位へと引き込まれる。また、薄膜トランジスタＴ２５は、制御クロック信号ＣＫＸとは逆位相の制御クロック信号ＣＫＸＢに基づいてオン状態となる。薄膜トランジスタＴ２５がオン状態になると出力端子４２９の電位（出力信号ＱＸの電位）はローレベルとなるので、電荷の蓄積に起因する出力信号ＱＸの電位の上昇が防止される。

図１０は、スキャンの途中停止が行われないときのラッチ段における動作の一例について説明するための信号波形図である。時点ｔ２０にセット信号ＳＸがローレベルからハイレベルに変化すると、薄膜トランジスタＴ２２がオン状態となり、キャパシタＣ２が充電される。これにより、第３ノードＮ３の電位はローレベルからハイレベルに変化する。スキャンの途中停止が行われないときには、図１０に示すように制御クロック信号ＣＫＸはローレベルで維持される。このため、入力端子４２３の電位が上昇することはなく、出力信号ＱＸはローレベルで維持される。時点ｔ２１になると、リセット信号ＲＸがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２３がオン状態となり、第３ノードＮ３の電位はローレベルとなる。

図１１は、スキャンの途中停止が行われないときのラッチ段以外の段における動作の一例について説明するための信号波形図である。図１１に示すように、ラッチ段以外の段ではセット信号ＳＸはローレベルで維持されるので、第３ノードＮ３の電位はローレベルで維持される。また、スキャンの途中停止が行われないときには、制御クロック信号ＣＫＸ，ＣＫＸＢもローレベルで維持される。以上より、図１１から把握されるように、ラッチ段以外の段では、状態記憶部４０２は停止した状態で維持される。

＜１．２．２．５ 転送部の動作＞
次に、図１２〜図１４を参照しつつ、シフト動作が行われる際の転送部４０１の動作について説明する。まず、スキャンの途中停止が行われないときの動作について説明する（図１２参照）。時点ｔ３０以前の期間には、セット信号Ｓはローレベル、第１ノードＮ１の電位はローレベル、第２ノードＮ２の電位はハイレベル、出力信号Ｑはローレベル、状態記憶部４０２からの出力信号ＱＸはローレベル、リセット信号Ｒはローレベルとなっている。入力クロック信号ＣＬＫｉｎについては、ハイレベルとローレベルとを交互に繰り返している。ところで、転送部４０１内の薄膜トランジスタＴ１１には寄生容量が存在する。このため、時点ｔ３０以前の期間には、入力クロック信号ＣＬＫｉｎのクロック動作と薄膜トランジスタＴ１１の寄生容量の存在とに起因して、第１ノードＮ１の電位に変動が生じ得る。従って、出力端子４１９の電位（出力信号Ｑの電位）すなわちゲートバスラインＧＬに与えられる走査信号Ｇの電位が上昇し得る。しかしながら、第２ノードＮ２の電位がハイレベルで維持されている期間には薄膜トランジスタＴ１６，Ｔ１７はオン状態で維持される。従って、時点ｔ３０以前の期間には、薄膜トランジスタＴ１６，Ｔ１７はオン状態で維持され、第１ノードＮ１の電位および出力端子４１９の電位（出力信号Ｑの電位）は確実にローレベルで維持される。以上より、入力クロック信号ＣＬＫｉｎのクロック動作に起因するノイズが第１ノードＮ１に混入しても、対応する走査信号Ｇの電位が上昇することはない。これにより、入力クロック信号ＣＬＫｉｎのクロック動作に起因する異常動作の発生が防止される。

時点ｔ３０になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１２は図７に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ１２がオン状態となり、キャパシタＣ１が充電される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１１がオン状態となる。しかしながら、時点ｔ３０には入力クロック信号ＣＬＫｉｎはローレベルとなっているので、出力信号Ｑはローレベルで維持される。また、第１ノードＮ１の電位がローレベルからハイレベルに変化することにより、薄膜トランジスタＴ１５がオン状態となる。これにより、第２ノードＮ２の電位はローレベルとなり、薄膜トランジスタＴ１６がオフ状態となる。なお、時点ｔ３０から時点ｔ３１までの期間には、リセット信号Ｒはローレベルで維持されている。従って、この期間中に、第１ノードＮ１の電位が低下することはない。

時点ｔ３１になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１１はオン状態となっているので、入力端子４１３の電位の上昇とともに出力端子４１９の電位が上昇する。ここで、図７に示すように第１ノードＮ１−出力端子４１９間にはキャパシタＣ１が設けられているので、出力端子４１９の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１１のゲート端子には大きな電圧が印加され、この転送部４０１の出力端子４１９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。なお、時点ｔ３１から時点ｔ３２までの期間には、リセット信号Ｒはローレベルで維持され、かつ、第２ノードＮ２の電位もローレベルで維持される。従って、この期間中に、第１ノードＮ１の電位および出力端子４１９の電位（出力信号Ｑの電位）が低下することはない。

時点ｔ３２になると、入力クロック信号ＣＬＫｉｎがハイレベルからローレベルに変化する。これにより、入力端子４１３の電位の低下とともに出力端子４９の電位（出力信号Ｑの電位）は低下する。出力端子４９の電位が低下すると、キャパシタＣ１を介して、第１ノードＮ１の電位も低下する。

時点ｔ３３になると、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ１３はオン状態となる。その結果、第１ノードＮ１の電位がローレベルにまで低下する。

時点ｔ３４になると、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化する。薄膜トランジスタＴ１４は図７に示すようにダイオード接続となっているので、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化することによって、第２ノードＮ２の電位はハイレベルとなる。これにより、薄膜トランジスタＴ１６，Ｔ１７がオン状態となる。そして、時点ｔ３４以降の期間には、時点ｔ３０以前の期間と同様の動作が行われる。

以上のような動作が各単位回路４で行われることによって、この液晶表示装置に設けられている複数本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）が順次に選択状態となり、画素容量への書き込みが順次に行われる。

次に、スキャンの途中停止が行われるときの動作（すなわち、停止段の動作）について説明する（図１３，図１４参照）。なお、時点ｔ４１〜ｔ４２の期間が休止期間であると仮定する。時点ｔ４１以前の期間には、スキャンの途中停止が行われないときの時点ｔ３１（図１２参照）以前の期間と同様の動作が行われる。

このケースでは、時点ｔ４１になっても、入力クロック信号ＣＬＫｉｎはローレベルで維持される。その代わりに、時点ｔ４１には、状態記憶部４０２からの出力信号ＱＸがローレベルからハイレベルに変化する。これにより、入力端子４１４を介して出力信号ＱＸに基づく電荷が第１ノードＮ１に供給される。

時点ｔ４１から時点ｔ４２までの期間には、状態記憶部４０２からの出力信号ＱＸはハイレベルとローレベルとを交互に繰り返す。これにより、出力信号ＱＸがローレベルからハイレベルに変化する都度、入力端子４１４を介して出力信号ＱＸに基づく電荷が第１ノードＮ１に供給される。このため、薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６での電荷のリークに起因して第１ノードＮ１の電位が低下しても、図１４に示すように、出力信号ＱＸがローレベルからハイレベルに変化する都度、第１ノードＮ１の電位は上昇する。従って、薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６で電荷のリークが生じていても、第１ノードＮ１の電位は高いレベルで維持される。

時点ｔ４２になり、入力クロック信号ＣＬＫｉｎがローレベルからハイレベルに変化すると、スキャンの途中停止が行われないときの時点ｔ３１（図１２参照）と同様の動作が行われる。これにより、この転送部４０１の出力端子４１９に接続されているゲートバスラインＧＬが選択状態となるのに充分なレベルにまで出力信号Ｑの電位が上昇する。時点ｔ４３以降の期間には、スキャンの途中停止が行われないときの時点ｔ３２（図１２参照）以降の期間と同様の動作が行われる。

以上のように、停止段では、休止期間を通じて第１ノードＮ１の電位は高いレベルで維持される。そして、休止期間の終了後に、入力クロック信号ＣＬＫｉｎのクロック動作に基づいて出力信号Ｑがハイレベルとなる。このようにして、休止期間の終了後に、停止段からスキャンが再開される。

＜１．３ 効果＞
図１５〜図１９は、Ｋ段目を停止段とするシミュレーションで得られた信号波形図である。図１５は、各種の入力信号の波形を示している。図１６は、停止段近傍の段の第３ノードＮ３の電位の波形を示している。図１７は、停止段近傍の段の出力信号ＱＸの波形を示している。図１８は、停止段近傍の段の第１ノードＮ１の電位の波形を示している。図１９は、停止段近傍の段の出力信号Ｑの波形を示している。なお、図１５〜図１９では、時点ｔ５０〜ｔ５１の期間が休止期間である。

図１６に示すように、休止期間を通じて、（Ｋ−３）段目から（Ｋ＋１）段目までの単位回路４（Ｋ−３）〜４（Ｋ＋１）では、第３ノードＮ３の電位に関して、充電電位を起点としてプルアップとプルダウンとが繰り返されている。これにより、図１７に示すように、休止期間を通じて、（Ｋ−３）段目から（Ｋ＋１）段目までの単位回路４（Ｋ−３）〜４（Ｋ＋１）では、状態記憶部４０２からの出力信号ＱＸに関してローレベルからハイレベルへの変化とハイレベルからローレベルへの変化とが繰り返されている。すなわち、（Ｋ−３）段目から（Ｋ＋１）段目までの単位回路４（Ｋ−３）〜４（Ｋ＋１）においては、休止期間を通じて、所定期間毎に転送部４０１内の第１ノードＮ１への電荷の供給が行われている。これにより、図１８から把握されるように、（Ｋ−３）段目から（Ｋ＋１）段目までの単位回路４（Ｋ−３）〜４（Ｋ＋１）では、第１ノードＮ１の電位が休止期間に低下することが防止されている。その結果、図１９から把握されるように、休止期間の終了後に停止段から正常にスキャンが再開されている。

本実施形態によれば、ゲートドライバ４００内のシフトレジスタ４１０の各段を構成する単位回路４は、従来の単位回路とほぼ同様の構成を有する転送部４０１と、スキャンの途中停止が行われた時の転送部４０１内の第１ノードＮ１の状態を記憶するための状態記憶部４０２と、状態記憶部４０２からの出力信号ＱＸに基づく電荷が第１ノードＮ１に供給されるよう状態記憶部４０２と転送部４０１とを接続する接続部４０３とによって構成されている。このため、スキャンの途中停止が行われて休止期間中に単位回路４を構成する転送部４０１内の薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６で電荷のリークが生じても、休止期間を通じて所定期間毎に第１ノードＮ１に電荷が供給される。従って、休止期間中に図２０で符号７０を付した太点線で示すように第１ノードＮ１の電位が低下することはなく、第１ノードＮ１の電位は図２０で符号７１を付した実線で示すように休止期間を通じて高いレベルで維持される。その結果、休止期間の終了後に停止段から正常にスキャンを再開することが可能となる。以上のように、本実施形態によれば、異常動作を引き起こすことなく任意の段でスキャンの途中停止を行うことができるシフトレジスタが実現される。

また、状態記憶部４０２内の薄膜トランジスタＴ２１，Ｔ２４，およびＴ２５（図６参照）に関し、バイアスがかかるのは休止期間のみである。しかも、制御クロック信号ＣＫＸ，ＣＫＸＢのデューティ比は２分の１であるので、休止期間のうちのほぼ半分の期間のみにそれら薄膜トランジスタＴ２１，Ｔ２４，およびＴ２５にバイアスがかかる。このため薄膜トランジスタＴ２１，Ｔ２４，およびＴ２５の閾値シフト（閾値電圧が変動すること）が抑制され、長寿命化の効果が得られる。

＜１．４ 変形例＞
上記第１の実施形態においては、単位回路４を構成する接続部４０３内の薄膜トランジスタＴ３０はダイオード接続となっていた。しかしながら、これには限定されず、図２１に示すように薄膜トランジスタＴ３０のゲート端子に外部から制御信号ＲＳＭを与える構成（本変形例の構成）を採用することもできる。すなわち、本変形例においては、接続部４０３内の薄膜トランジスタＴ３０については、ゲート端子には制御信号ＲＳＭが与えられ、ドレイン端子には状態記憶部４０２からの出力信号ＱＸが与えられ、ソース端子は転送部４０１内の第１ノードＮ１に接続される。

本変形例によれば、特定のタイミングでのみ出力信号ＱＸに基づく電荷を転送部４０１内の第１ノードＮ１に供給するということが可能となる。上記第１の実施形態においてはラッチ段において制御クロック信号ＣＫＸがローレベルからハイレベルに変化する都度、第１ノードＮ１への電荷の供給が行われていたが、本変形例においては、例えば図２２に示すように一部の期間（時点ｔ６０〜ｔ６１の期間）のみに第１ノードＮ１への電荷の供給が行われるようにすることが可能となる。

＜２．第２の実施形態＞
＜２．１ 概略および構成＞
本発明の第２の実施形態について説明する。上記第１の実施形態においては、単位回路４内の転送部４０１に与えられる入力クロック信号ＣＬＫｉｎの周波数（すなわち、ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂの周波数）と単位回路４内の状態記憶部４０２に与えられる制御クロック信号ＣＫＸ，ＣＫＸＢの周波数とは同じであった。これに対して、本実施形態においては、入力クロック信号ＣＬＫｉｎの周波数と制御クロック信号ＣＫＸ，ＣＫＸＢの周波数とは異なっている。なお、液晶表示装置の全体構成およびゲートドライバ４００の構成（シフトレジスタ４１０の構成，単位回路４の構成，転送部４０１の構成，状態記憶部４０２の構成，および接続部４０３の構成を含む）については上記第１の実施形態と同様である（図１，図２，図３，図４，図６，および図７を参照）。

＜２．２ 制御クロック信号の波形＞
以下、図２３〜図２８を参照しつつ、本実施形態における制御クロック信号ＣＫＸ，ＣＫＸＢの波形について説明する。なお、Ｋ段目が停止段であると仮定している。図２３は、本実施形態における動作の一例について説明するための信号波形図である。図２３から把握されるように、本実施形態においては、制御クロック信号ＣＫＸ，ＣＫＸＢの周波数はゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂの周波数よりも低くなっている。制御クロック信号ＣＫＸのデューティ比および制御クロック信号ＣＫＸＢのデューティ比はいずれも２分の１となっている。

なお、図２３に示した例では休止期間を通じて制御クロック信号ＣＫＸおよび制御クロック信号ＣＫＸＢのいずれか一方がハイレベルとなっているが、図２４に示すように制御クロック信号ＣＫＸおよび制御クロック信号ＣＫＸＢの双方がローレベルとなっている期間が休止期間中に存在していても良い。すなわち、制御クロック信号ＣＫＸおよび制御クロック信号ＣＫＸＢの双方がハイレベルとなる期間が存在しなければ、制御クロック信号ＣＫＸのレベルが変化するタイミングと制御クロック信号ＣＫＸＢのレベルが変化するタイミングとの関係は特に限定されない。

ここで、図２３において、制御クロック信号ＣＫＸが最初に立ち上がるタイミング（ローレベルからハイレベルに変化するタイミング）に着目する。すると、図２３より、停止段の２段前の単位回路４（Ｋ−２）から出力される出力信号Ｑ（Ｋ−２）が立ち下がるタイミングで制御クロック信号ＣＫＸが最初に立ち上がっていることが把握される。このようなタイミングで制御クロック信号ＣＫＸが最初に立ち上げられる理由は以下のとおりである。

まず、出力信号Ｑ（Ｋ−２）の立ち下がりよりも遅れたタイミングで制御クロック信号ＣＫＸが最初に立ち上がると仮定する。例えば、図２５に示すように、時点ｔ７２に出力信号Ｑ（Ｋ−２）が立ち下がった後、時点ｔ７３になって制御クロック信号ＣＫＸが最初に立ち上がると仮定する。Ｋ段目の単位回路４（Ｋ）には（Ｋ−２）段目の単位回路４（Ｋ−２）から出力される出力信号Ｑ（Ｋ−２）がセット信号Ｓとして与えられる。従って、時点ｔ７０に出力信号Ｑ（Ｋ−２）が立ち上がると、当該時点ｔ７０にＫ段目の単位回路４（Ｋ−２）の状態記憶部４０２内の第３ノードＮ３の電位がローレベルからハイレベルに変化する。その後、時点ｔ７２になって出力信号Ｑ（Ｋ−２）が立ち下がると、Ｋ段目の単位回路４（Ｋ−２）の状態記憶部４０２内の第３ノードＮ３への電荷の供給が停止される。このため、薄膜トランジスタＴ２１，Ｔ２４，およびＴ２５での電荷のリークに起因して、時点ｔ７２以降に当該第３ノードＮ３の電位が図２５において符号７２を付した部分に示すように徐々に低下する。これにより、時点ｔ７３に制御クロック信号ＣＫＸが立ち上がっても、Ｋ段目の単位回路４（Ｋ）において出力信号ＱＸ（Ｋ）が正常に立ち上がらない。その結果、Ｋ段目の単位回路４（Ｋ）において、転送部４０１内の第１ノードＮ１への電荷の供給が行われない。それ故、休止期間の終了後にスキャンが正常に再開されない。すなわち、異常動作が生じる。

これに対して、出力信号Ｑ（Ｋ−２）が立ち下がるタイミングで制御クロック信号ＣＫＸが最初に立ち上がる場合、例えば、図２６に示すように、時点ｔ７７に出力信号Ｑ（Ｋ−２）が立ち下がるとともに制御クロック信号ＣＫＸが最初に立ち上がる場合には、以下に記すように異常動作は生じない。時点ｔ７５に出力信号Ｑ（Ｋ−２）が立ち上がると、当該時点ｔ７５にＫ段目の単位回路４（Ｋ−２）の状態記憶部４０２内の第３ノードＮ３の電位がローレベルからハイレベルに変化する。その後、時点ｔ７７になって出力信号Ｑ（Ｋ−２）が立ち下がると、Ｋ段目の単位回路４（Ｋ−２）の状態記憶部４０２内の第３ノードＮ３への薄膜トランジスタＴ２２を介した電荷の供給が停止される。しかしながら、時点ｔ７７には、制御クロック信号ＣＫＸが最初に立ち上がるので、ブートストラップによって当該第３ノードＮ３の電位は上昇する。これにより、Ｋ段目の単位回路４（Ｋ）では、出力信号ＱＸ（Ｋ）が正常に立ち上がる。その後、所定期間毎に制御クロック信号ＣＫＸが立ち上がるので、薄膜トランジスタＴ２１，Ｔ２４，およびＴ２５での電荷のリークが生じても、当該第３ノードＮ３の電位は高いレベルで維持される。従って、所定期間毎に出力信号ＱＸ（Ｋ）が立ち上がり、Ｋ段目の単位回路４（Ｋ）において、転送部４０１内の第１ノードＮ１への電荷の供給が正常に行われる。その結果、休止期間の終了後にスキャンが正常に再開される。

なお、ここでは各単位回路が２段前の単位回路から出力される出力信号Ｑをセット信号Ｓとして受け取る例を挙げて説明しているが、各単位回路がＰ段前（Ｐは１以上の整数）の単位回路から出力される出力信号Ｑをセット信号Ｓとして受け取る場合、次のように制御クロック信号ＣＫＸのレベルを制御すれば良い。ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂのクロック動作が停止する際、次にハイレベル（オンレベル）の出力信号Ｑを出力すべき段のＰ段前の単位回路から出力される出力信号Ｑがハイレベル（オンレベル）からローレベル（オフレベル）に変化するタイミングとほぼ同じタイミングで制御クロック信号ＣＫＸのレベルをローレベル（オフレベル）からハイレベル（オンレベル）に変化させる。

次に、図２３において、制御クロック信号ＣＫＸが最後に立ち下がるタイミング（ハイレベルからローレベルに変化するタイミング）に着目する。すると、図２３より、（Ｋ＋１）段目の単位回路４（Ｋ＋１）に入力クロック信号ＣＬＫｉｎとして与えられるゲートクロック信号ＣＬＫ２が立ち上がるタイミングで制御クロック信号ＣＫＸが最後に立ち下がっていることが把握される。このようなタイミングで制御クロック信号ＣＫＸが最後に立ち下げられる理由は以下のとおりである。

まず、ゲートクロック信号ＣＬＫ２の立ち上がりよりも早いタイミングで制御クロック信号ＣＫＸが最後に立ち下がると仮定する。例えば、図２７に示すように、ゲートクロック信号ＣＬＫ２が立ち上がる時点ｔ８２よりも早い時点である時点ｔ８１に制御クロック信号ＣＫＸが最後に立ち下がると仮定する。時点ｔ８０に制御クロック信号ＣＫＸが立ち上がると、出力信号ＱＸ（Ｋ）が立ち上がることによってＫ段目の単位回路４（Ｋ）において転送部４０１内の第１ノードＮ１への電荷の供給が行われ、出力信号ＱＸ（Ｋ＋１）が立ち上がることによって（Ｋ＋１）段目の単位回路４（Ｋ＋１）において転送部４０１内の第１ノードＮ１への電荷の供給が行われる。時点ｔ８１に制御クロック信号ＣＫＸが立ち下がると、出力信号ＱＸ（Ｋ），ＱＸ（Ｋ＋１）が立ち下がる。また、時点ｔ８１にゲートクロック信号ＣＬＫ１が立ち上がると、当該ゲートクロック信号ＣＬＫ１はＫ段目の単位回路４（Ｋ）に入力クロック信号ＣＬＫｉｎとして与えられるので、Ｋ段目の単位回路４（Ｋ）において第１ノードＮ１の電位がブートストラップによって上昇し、出力信号Ｑ（Ｋ）が立ち上がる。時点ｔ８１〜ｔ８２の期間には、出力信号ＱＸ（Ｋ＋１）はローレベルとなっているので、（Ｋ＋１）段目の単位回路４（Ｋ＋１）において転送部４０１内の第１ノードＮ１への電荷の供給は行われない。このため、薄膜トランジスタＴ１２，Ｔ１３，およびＴ１６での電荷のリークに起因して、時点ｔ８１〜ｔ８２の期間に当該第１ノードＮ１の電位が図２７において符号８１を付した部分に示すように徐々に低下する。これにより、時点ｔ８２にゲートクロック信号ＣＬＫ２が立ち上がっても、（Ｋ＋１）段目の単位回路４（Ｋ＋１）において出力信号Ｑ（Ｋ＋１）が正常に立ち上がらない。その結果、異常動作が生じる。

これに対して、ゲートクロック信号ＣＬＫ２が立ち上がるタイミングで制御クロック信号ＣＫＸが最後に立ち下がる場合、例えば、図２８に示すように、時点ｔ８２にゲートクロック信号ＣＬＫ２が立ち上がるとともに制御クロック信号ＣＫＸが最後に立ち下がる場合には、以下に記すように異常動作は生じない。時点ｔ８５に制御クロック信号ＣＫＸが立ち上がると、出力信号ＱＸ（Ｋ）が立ち上がることによってＫ段目の単位回路４（Ｋ）において転送部４０１内の第１ノードＮ１への電荷の供給が行われ、出力信号ＱＸ（Ｋ＋１）が立ち上がることによって（Ｋ＋１）段目の単位回路４（Ｋ＋１）において転送部４０１内の第１ノードＮ１への電荷の供給が行われる。時点ｔ８６にゲートクロック信号ＣＬＫ１が立ち上がると、Ｋ段目の単位回路４（Ｋ）において第１ノードＮ１の電位がブートストラップによって上昇し、出力信号Ｑ（Ｋ）が立ち上がる。ここで、時点ｔ８６には制御クロック信号ＣＫＸは立ち下がらない。このため、時点ｔ８６〜ｔ８７の期間には、出力信号ＱＸ（Ｋ＋１）はハイレベルで維持される。それ故、時点ｔ８６〜ｔ８７の期間には、（Ｋ＋１）段目の単位回路４（Ｋ＋１）において第１ノードＮ１の電位は高いレベルで維持される。これにより、時点ｔ８７にゲートクロック信号ＣＬＫ２が立ち上がると、（Ｋ＋１）段目の単位回路４（Ｋ＋１）において第１ノードＮ１の電位がブートストラップによって上昇し、出力信号Ｑ（Ｋ＋１）が正常に立ち上がる。

以上のように、ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂのクロック動作が再開する際、次のように制御クロック信号ＣＫＸのレベルを制御することによって異常動作の発生が防止されている。ゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂのうち次にオンレベルの出力信号Ｑを出力すべき段の次の段の単位回路４の転送部４０１に含まれる薄膜トランジスタＴ１１のドレイン端子に与えられる信号（入力クロック信号ＣＬＫｉｎ）がローレベル（オフレベル）からハイレベル（オンレベル）に変化するタイミングとほぼ同じタイミングで制御クロック信号ＣＫＸのレベルをハイレベル（オンレベル）からローレベル（オフレベル）に変化させる。

＜２．３ 効果＞
本実施形態によれば、制御クロック信号ＣＫＸの最初の立ち上がりのタイミングおよび最後の立ち下がりのタイミングが好適に制御されることにより、単位回路４内の薄膜トランジスタでの電荷のリークが効果的に防止される。このため、単位回路４内の薄膜トランジスタの閾値電圧が低い場合であっても、シフトレジスタ４１０は、異常動作を引き起こすことなく任意の段でスキャンの途中停止を行うことが可能となる。ところで、一般に、回路における消費電力は、回路内の容量と電圧（振幅）の２乗と周波数との積に比例する。本実施形態においては制御クロック信号ＣＫＸ，ＣＫＸＢの周波数がゲートクロック信号ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，およびＣＬＫ２Ｂの周波数よりも低くなっているので、上記第１の実施形態と比較して、状態記憶部４０２の動作に起因する消費電力が低減される。また、図２４に示したように制御クロック信号ＣＫＸ，ＣＫＸＢのオンデューティを小さくすることにより、状態記憶部４０２内の薄膜トランジスタＴ２１および転送部４０１内の薄膜トランジスタＴ１１にバイアスがかかる時間が短くなり、薄膜トランジスタＴ２１，Ｔ１１の閾値シフトを抑制することが可能となる。

＜３．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

また、単位回路４，転送部４０１，および状態記憶部４０２の構成については、上記で説明した構成（図１，図７，および図６）には限定されない。例えば、状態記憶部４０２の構成を転送部４０１と同様の構成とすることもできる。また、例えば、転送部４０１内の薄膜トランジスタＴ１６，Ｔ１７の閾値シフトが抑制されるよう、入力クロック信号ＣＬＫｉｎの反転クロック信号に基づいて第２ノードＮ２の電位をローレベルに向けて変化させるための薄膜トランジスタを転送部４０１内に設けるようにしても良い。また、上記各実施形態においては、ゲートクロック信号として４相のクロック信号を用いる例を示したが、これには限定されない。４相以外の相数のクロック信号をゲートクロック信号として用いることもできる。

さらに、上記各実施形態ではスキャンの停止中にタッチパネルの処理が行われるものとしているが、これには限定されない。スキャンの停止中にタッチパネルの処理以外の処理が行われても良い。

４，４（１）〜４（ｉ）…単位回路
４００…ゲートドライバ（走査信号線駆動回路）
４０１…転送部
４０２…状態記憶部
４０３…接続部
４１０…シフトレジスタ
ＣＫＸ，ＣＫＸＢ…制御クロック信号
ＣＬＫ１，ＣＬＫ１Ｂ，ＣＬＫ２，ＣＬＫ２Ｂ…ゲートクロック信号
ＣＬＫｉｎ…入力クロック信号（転送部に入力されるゲートクロック信号）
ＧＬ（１）〜ＧＬ（ｉ）…ゲートバスライン
Ｔ１１〜Ｔ１７…転送部内の薄膜トランジスタ
Ｔ２１〜Ｔ２４，Ｔ２８…状態記憶部内の薄膜トランジスタ
Ｔ３０…接続部内の薄膜トランジスタ
Ｑ…単位回路（転送部）からの出力信号
ＱＸ…状態記憶部からの出力信号
Ｒ，ＲＸ…リセット信号
Ｓ，ＳＸ…セット信号

Claims (10)

1. 複数のクロック信号からなるシフトクロック信号群に基づいてシフト動作を行う、複数の段で構成されたシフトレジスタであって、
   各段を構成する単位回路は、
   オンレベルの出力信号を出力するために電荷を保持するための第１電荷保持ノードを有し、前記第１電荷保持ノードのレベルがオンレベルであるときに前記シフトクロック信号群に含まれる複数のクロック信号の１つに基づいてオンレベルの出力信号を出力する転送部と、
   オンレベルの電荷供給信号を出力するために電荷を保持するための第２電荷保持ノードを有し、前記第２電荷保持ノードのレベルがオンレベルであるときに第１制御クロック信号に基づいてオンレベルの電荷供給信号を出力する状態記憶部と、
   オンレベルの電荷供給信号に基づいて前記第１電荷保持ノードに電荷が供給されるよう、前記状態記憶部と前記転送部とを接続する接続部と
   を含み、
   前記転送部は、
   前記出力信号を出力する第１出力ノードと、
   前記第１電荷保持ノードに接続された制御端子と、前記シフトクロック信号群に含まれる複数のクロック信号の１つが与えられる第１導通端子と、前記第１出力ノードに接続された第２導通端子とを有する第１出力制御トランジスタと、
   先行する段の単位回路から出力される出力信号をセット信号として受け取り、セット信号に基づいて前記第１電荷保持ノードのレベルをオンレベルに向けて変化させる第１電荷保持ノードターンオン部と、
   後続の段の単位回路から出力される出力信号をリセット信号として受け取り、リセット信号に基づいて前記第１電荷保持ノードのレベルをオフレベルに向けて変化させる第１電荷保持ノードターンオフ部と
   を含み、
   前記状態記憶部は、
   前記電荷供給信号を出力する第２出力ノードと、
   前記第２電荷保持ノードに接続された制御端子と、前記第１制御クロック信号が与えられる第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２出力制御トランジスタと、
   先行する段の単位回路から出力される出力信号をセット信号として受け取り、セット信号に基づいて前記第２電荷保持ノードのレベルをオンレベルに向けて変化させる第２電荷保持ノードターンオン部と、
   後続の段の単位回路から出力される出力信号をリセット信号として受け取り、リセット信号に基づいて前記第２電荷保持ノードのレベルをオフレベルに向けて変化させる第２電荷保持ノードターンオフ部と
   を含み、
   前記第１制御クロック信号のクロック動作は、前記シフトクロック信号群のクロック動作が停止しているときに行われることを特徴とする、シフトレジスタ。
2. 前記状態記憶部は、
   一端が前記第２電荷保持ノードに接続され、他端が前記第２出力ノードに接続された容量素子と、
   前記第１制御クロック信号とは逆位相の第２制御クロック信号が与えられる制御端子と、前記第２出力ノードに接続された第１導通端子と、オフレベルの直流電圧が与えられる第２導通端子とを有する第２出力ノードターンオフトランジスタと、
   前記第１制御クロック信号が与えられる制御端子と、前記第２電荷保持ノードに接続された第１導通端子と、前記第２出力ノードに接続された第２導通端子とを有する第２電荷保持ノード安定化トランジスタと
   を更に含み、
   前記第２電荷保持ノードターンオン部は、セット信号が与えられる制御端子および第１導通端子と、前記第２電荷保持ノードに接続された第２導通端子とを有する第２電荷保持ノードターンオントランジスタを含み、
   前記第２電荷保持ノードターンオフ部は、リセット信号が与えられる制御端子と、前記第２電荷保持ノードに接続された第１導通端子と、オフレベルの直流電圧が与えられる第２導通端子とを有する第２電荷保持ノードターンオフトランジスタを含むことを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記第１制御クロック信号のクロック動作と前記シフトクロック信号群に含まれる複数のクロック信号のクロック動作とは独立に行われることを特徴とする、請求項１に記載のシフトレジスタ。
4. 前記転送部にセット信号として与えられる信号と前記状態記憶部にセット信号として与えられる信号とは同一の信号であり、
   前記転送部にリセット信号として与えられる信号と前記状態記憶部にリセット信号として与えられる信号とは同一の信号であることを特徴とする、請求項１に記載のシフトレジスタ。
5. 前記接続部は、前記第２出力ノードに接続された制御端子および第１導通端子と、前記第１電荷保持ノードに接続された第２導通端子とを有する接続トランジスタを含むことを特徴とする、請求項１に記載のシフトレジスタ。
6. 前記接続部は、前記第２出力ノードに接続された制御端子と、前記第１電荷保持ノードへの電荷の供給を制御する電荷供給制御信号が与えられる第１導通端子と、前記第１電荷保持ノードに接続された第２導通端子とを有する接続トランジスタを含むことを特徴とする、請求項１に記載のシフトレジスタ。
7. 前記第１制御クロック信号の周波数は、前記シフトクロック信号群に含まれる複数のクロック信号の周波数よりも低いことを特徴とする、請求項１に記載のシフトレジスタ。
8. 各単位回路は、Ｐ段前（Ｐは１以上の整数）の単位回路から出力される出力信号をセット信号として受け取り、
   前記シフトクロック信号群のクロック動作が停止する際、次にオンレベルの出力信号を出力すべき段のＰ段前の単位回路から出力される出力信号がオンレベルからオフレベルに変化するタイミングとほぼ同じタイミングで前記第１制御クロック信号がオフレベルからオンレベルに変化することを特徴とする、請求項１に記載のシフトレジスタ。
9. 前記シフトクロック信号群のクロック動作が再開する際、前記シフトクロック信号群に含まれる複数のクロック信号のうち次にオンレベルの出力信号を出力すべき段の次の段の単位回路の転送部に含まれる第１出力制御トランジスタの第１導通端子に与えられるクロック信号がオフレベルからオンレベルに変化するタイミングとほぼ同じタイミングで前記第１制御クロック信号がオンレベルからオフレベルに変化することを特徴とする、請求項１に記載のシフトレジスタ。
10. 表示装置であって、
    複数の走査信号線が配設された表示部と、
    前記複数の走査信号線を駆動する走査信号線駆動回路と
    を備え、
    前記走査信号線駆動回路は、前記複数の走査信号線と１対１で対応するように前記複数の段が設けられた請求項１に記載のシフトレジスタを含むことを特徴とする、表示装置。

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