WO2011036911A1 - 液晶表示装置 - Google Patents

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WO2011036911A1
WO2011036911A1 PCT/JP2010/056573 JP2010056573W WO2011036911A1 WO 2011036911 A1 WO2011036911 A1 WO 2011036911A1 JP 2010056573 W JP2010056573 W JP 2010056573W WO 2011036911 A1 WO2011036911 A1 WO 2011036911A1
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metal
metal film
main wiring
electrode
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PCT/JP2010/056573
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Inventor
田中　信也
菊池　哲郎
純也 嶋田
卓哉 渡部
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シャープ株式会社
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Publication date
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device including a monolithic gate driver.
  • a gate bus line (scanning signal line) is provided.
  • a gate driver for driving is mounted as an IC (Integrated Circuit) chip on the periphery of the substrate constituting the panel.
  • IC Integrated Circuit
  • a gate driver is formed directly on the substrate.
  • Such a gate driver is called a “monolithic gate driver”.
  • a panel having a monolithic gate driver is called a “gate driver monolithic panel”.
  • FIG. 11 is a block diagram showing a configuration example of a gate driver (monolithic gate driver) in a liquid crystal display device employing a gate driver monolithic panel.
  • the gate driver includes a shift register 400 having a plurality of stages (stages equal to the number of gate bus lines). Each stage of the shift register 400 is in one of two states (first state and second state) at each time point, and outputs a signal indicating the state as a scanning signal GOUT. It is a stabilization circuit SR. That is, the shift register 400 includes a plurality of bistable circuits SR.
  • Each bistable circuit SR has an input terminal for receiving a two-phase clock signal CKA (hereinafter referred to as “first clock”) and CKB (hereinafter referred to as “second clock”), and a low-level power supply voltage.
  • the scanning signal GOUT output from each stage (bistable circuit) is given to the corresponding gate bus line GL, is given to the next stage as a set signal SET, and is given to the previous stage as a reset signal RESET.
  • a region where the bistable circuit SR constituting the shift register 400 is formed is referred to as a “drive circuit region”.
  • a main wiring (stem wiring) for a gate start pulse signal GSP which is a signal to be given as a set signal SET to the first stage bistable circuit SR, a low level power supply Main wiring for voltage VSS, main wiring for first gate clock signal CLK1, which is a signal to be given to each bistable circuit SR as first clock CKA or second clock CKB, and first clock for each bistable circuit SR
  • GSP gate start pulse signal
  • CLK1 main wiring for first gate clock signal
  • first clock for each bistable circuit SR A main wiring for the second gate clock signal CLK2, which is a signal to be given as CKA or the second clock CKB, and a main wiring for the clear signal CLR are formed.
  • a region in which the above-described signal wiring for transmitting a signal for causing the shift register 400 to perform a shift operation is referred to as a “driving signal main wiring region”.
  • a display unit for displaying an image is provided on the right side of the drive circuit region.
  • a pixel circuit including a gate bus line GL, an auxiliary capacitance line CSL, and the like is formed in the display portion.
  • the display unit is also referred to as a “display region”.
  • a storage capacitor main line CSML for transmitting a voltage signal to be applied to each storage capacitor line CSL in the display section is formed between the drive circuit region and the display region.
  • FIG. 12 is a circuit diagram showing a configuration example of one stage of the shift register 400 constituting the monolithic gate driver, that is, the bistable circuit SR.
  • the bistable circuit includes five thin film transistors (TFTs) T41, T42, T43, T44, and T45, and a capacitor Cap.
  • the bistable circuit has five input terminals 41 to 45 and one output terminal (output node) 46 in addition to the input terminal for the low-level power supply voltage VSS.
  • the source terminal of the thin film transistor T41, the drain terminal of the thin film transistor T42, and the gate terminal of the thin film transistor T43 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netA” for convenience.
  • the gate terminal and the drain terminal are connected to the input terminal 41 (that is, diode connection), and the source terminal is connected to netA.
  • the gate terminal is connected to the input terminal 42, the drain terminal is connected to netA, and the source terminal is connected to the power supply voltage VSS.
  • the gate terminal is connected to netA, the drain terminal is connected to the input terminal 43, and the source terminal is connected to the output terminal 46.
  • the thin film transistor T44 the gate terminal is connected to the input terminal 44, the drain terminal is connected to the output terminal 46, and the source terminal is connected to the power supply voltage VSS.
  • the gate terminal is connected to the input terminal 45, the drain terminal is connected to the output terminal 46, and the source terminal is connected to the power supply voltage VSS.
  • the capacitor Cap has one end connected to the netA and the other end connected to the output terminal 46.
  • the thin film transistor T43 among the five thin film transistors described above functions as an output transistor in the bistable circuit.
  • An output transistor is a transistor in which one of the conduction terminals (here, the source terminal) is connected to the output terminal in the bistable circuit, and the potential of the control terminal (here, the gate terminal) of the transistor varies. This means a transistor for controlling the potential of the scanning signal.
  • the input terminal 43 is supplied with a first clock CKA that becomes high level every other horizontal scanning period.
  • the input terminal 44 is supplied with a second clock CKB that is 180 degrees out of phase with the first clock CKA.
  • the potential of netA and the potential of the scanning signal GOUT are at a low level.
  • a pulse of the set signal SET is given to the input terminal 41.
  • the time point t0 is a timing at which the gate bus line GL connected to the previous stage is selected. Since the thin film transistor T41 is diode-connected as shown in FIG. 12, the thin film transistor T41 is turned on by the pulse of the set signal SET, and the capacitor Cap is charged. As a result, the potential of netA changes from the low level to the high level, and the thin film transistor T43 is turned on.
  • the first clock CKA is at a low level. Therefore, the scanning signal GOUT is maintained at a low level during this period. Further, since the reset signal RESET is at a low level during this period, the thin film transistor T42 is maintained in an off state. For this reason, the potential of netA does not decrease during this period.
  • the first clock CKA changes from low level to high level.
  • the thin film transistor T43 since the thin film transistor T43 is in an on state, the potential of the output terminal 46 increases as the potential of the input terminal 43 increases.
  • the capacitor Cap since the capacitor Cap is formed between the netA-output terminal 46, the potential of the netA rises as the potential of the output terminal 46 rises (netA is bootstrapped).
  • a large voltage is applied to the gate terminal of the thin film transistor T43, and the potential of the scanning signal GOUT rises to the high level potential of the first clock CKA.
  • the gate bus line GL connected to the output terminal 46 of the bistable circuit is selected.
  • the second clock CKB and the clear signal CLR are at a low level. Therefore, since the thin film transistors T44 and T45 are maintained in the off state, the potential of the scanning signal GOUT does not decrease during this period.
  • the first clock CKA changes from high level to low level.
  • the potential of the output terminal 46 decreases as the potential of the input terminal 43 decreases, and the potential of netA also decreases via the capacitor Cap.
  • a pulse of the reset signal RESET is given to the input terminal.
  • the thin film transistor T42 is turned on.
  • the potential of netA changes from the high level to the low level.
  • the second clock CKB changes from the low level to the high level.
  • the thin film transistor T44 is turned on.
  • the potential of the output terminal 46 that is, the potential of the scanning signal GOUT becomes low level.
  • the scanning signal GOUT output from each stage is given to the next stage as a set signal as shown in FIG.
  • the plurality of gate bus lines GL provided in the display unit are sequentially selected by one horizontal scanning period.
  • the clear signal CLR is set to a high level at the start of the operation of the liquid crystal display device or at the start of each vertical scanning period.
  • the clear signal CLR becomes high level, the thin film transistor T45 is turned on in all bistable circuits, and the potential of the output terminal 46, that is, the potential of the scanning signal GOUT becomes low level.
  • a capacitor Cap is formed between the netA-output terminal 46, that is, between the gate and source of the thin film transistor T43.
  • the capacitor Cap functions as a bootstrap capacitor for increasing the potential of netA as the potential of the output terminal 46 increases.
  • the output transistor (FIG. 12) can be generated in a short time so as to generate a potential at a level higher than the power supply potential and to reduce the output loss as much as possible by adopting the configuration including the bootstrap capacitor in this way. Then, the thin film transistor T43) is changed from the off state to the on state.
  • Japanese Unexamined Patent Application Publication No. 2005-50502 discloses a shift register configuration using a bootstrap capacitor with respect to a monolithic gate driver.
  • Japanese National Publication No. 2005-527856 discloses a layout diagram of a monolithic gate driver.
  • FIG. 14 is a partial cross-sectional view of an array substrate in a conventional configuration. As shown in FIG. 14, a metal film 802, a protective film 812, a metal film 801, and a protective film 811 are stacked on a glass substrate 800. The metal film 801 is used for forming a source electrode (and a drain electrode) of a thin film transistor provided in a gate driver or a pixel circuit.
  • such a metal film 801 is referred to as “source metal” 801.
  • the metal film 802 is used to form the gate electrode of the thin film transistor. Therefore, hereinafter, such a metal film 802 is referred to as “gate metal” 802.
  • the protective film 811 formed so as to cover the source metal 801 is hereinafter referred to as a “first protective film” 811
  • the protective film 812 formed so as to cover the gate metal 802 is hereinafter referred to as “ This is referred to as a “second protective film 812”.
  • the source metal 801 and the gate metal 802 are not only used as an electrode of a thin film transistor but also used as a wiring pattern (for various signals) formed in a gate driver or a pixel circuit.
  • the bootstrap capacitance in the bistable circuit is realized by the capacitance formed between the gate metal 802 and the source metal 801. Further, as shown in FIG. 15, the bootstrap capacitor is formed in a region adjacent to a region where an output transistor is formed (hereinafter referred to as “output transistor region”) in the drive circuit region.
  • output transistor region a region adjacent to a region where an output transistor is formed
  • the bootstrap capacitor is formed in a region adjacent to a region where an output transistor is formed (hereinafter referred to as “output transistor region”) in the drive circuit region.
  • the gate driver monolithic panel As the gate load capacity increases, it is necessary to increase the bootstrap capacity (capacitance value).
  • the area of the bootstrap capacity region shown in FIG. 15 must be increased. For this reason, as the gate load capacity increases, the frame area of the panel increases. However, there is a strong demand for downsizing of the apparatus, and it is not preferable that the frame area of the panel becomes large.
  • an object of the present invention is to achieve downsizing in a liquid crystal display device having a monolithic gate driver by reducing the frame area of the panel as compared with the conventional case.
  • a first aspect of the present invention is a liquid crystal display device, A substrate, A pixel circuit formed in a display region for displaying an image of the region on the substrate; A plurality of scanning signal lines formed in the display region and constituting a part of the pixel circuit; Based on a plurality of clock signals input from the outside, which are formed in a region outside the display region, and are formed of a plurality of bistable circuits having a first state and a second state and connected in series with each other.
  • a bistable circuit including a shift register that sequentially enters a first state, and a scanning signal line driving circuit that selectively drives the plurality of scanning signal lines
  • the substrate includes a first metal film forming a wiring pattern including a source electrode of a thin film transistor provided in the pixel circuit and the scanning signal line driving circuit, and a second metal forming a wiring pattern including a gate electrode of the thin film transistor.
  • a layer structure including a film and a third metal film formed in a region outside the display region; The third metal film is electrically connected to at least one of the first metal film or the second metal film through a contact provided in a region outside the display region.
  • Each bistable circuit is An output node connected to a corresponding scanning signal line and outputting a scanning signal representing either the first state or the second state;
  • a first electrode which is a gate electrode, a drain electrode or a source electrode, a second electrode to which any one of the plurality of clock signals is applied, and the other electrode of the drain electrode or the source electrode and the output
  • An output control thin film transistor comprising a third electrode connected to a node and controlling a potential of the third electrode based on a voltage applied to the first electrode;
  • the third metal film is electrically connected through the contact.
  • Pixel electrodes provided in a matrix in the display area; A plurality of auxiliary capacitance lines formed in the display area to form auxiliary capacitance between the pixel electrodes; A storage capacitor main line that transmits a voltage signal to be applied to the plurality of storage capacitor lines formed by the first metal film or the second metal film in a region outside the display region; A power supply voltage main wiring for transmitting a reference potential signal so that a predetermined reference potential is applied to the plurality of bistable circuits; The main wiring for power supply voltage is formed of the third metal film in an upper layer or a lower layer in a region where the auxiliary capacitance main wiring is formed.
  • a drive signal main wiring formed in a region outside the display region, which transmits a plurality of control signals to be given to the plurality of bistable circuits to cause the shift register to perform a shift operation;
  • the drive signal main wiring is formed of the third metal film in an upper layer or a lower layer of a region where the plurality of bistable circuits are formed.
  • the drive signal main wiring includes the plurality of clock signal main wirings, a start signal main wiring for instructing start of a shift operation in the shift register, and the plurality of bistable circuits.
  • the main wiring for clear signal for making the state 2 is included.
  • Pixel electrodes provided in a matrix in the display area; A plurality of storage capacitor lines formed in the display region so that storage capacitors are formed between the pixel electrodes; A storage capacitor main line that transmits a voltage signal to be applied to the plurality of storage capacitor lines formed by the first metal film or the second metal film in a region outside the display region; A power supply voltage main wiring for transmitting a reference potential signal so that a predetermined reference potential is applied to the plurality of bistable circuits; A drive signal main wiring formed in a region outside the display region, which transmits a plurality of control signals to be given to the plurality of bistable circuits to cause the shift register to perform a shift operation; The power supply voltage main wiring is formed of the third metal film on an upper layer or a lower layer of the region where the auxiliary capacitance main wiring is formed, The drive signal main wiring is formed of the third metal film in an upper layer or a lower layer of a region where the plurality of bistable circuit
  • the third metal film is formed of the same type of metal as the first metal film or the second metal film.
  • Amorphous silicon is used for a semiconductor layer of a thin film transistor provided in the pixel circuit and the scanning signal line driver circuit.
  • a substrate on which a pixel circuit and a scanning signal line drive circuit are formed that is, an array substrate
  • a third metal film is formed in addition to the first metal film forming the wiring pattern including the electrode and the second metal film forming the wiring pattern including the gate electrode of the thin film transistor.
  • the third metal film is electrically connected to the first metal film or the second metal film through a contact.
  • the frame area of the panel can be reduced as compared with the conventional configuration, and the liquid crystal display device including the monolithic gate driver can be downsized.
  • a region where an output control thin film transistor is formed (hereinafter referred to as “output control thin film transistor region”). Due to the capacitance formed between the second metal film and the third metal film in the upper layer or the lower layer, the potential of the first electrode increases as the potential (source potential) of the third electrode of the output control thin film transistor increases. A so-called bootstrap capacity for increasing (gate potential) is realized. For this reason, the region required around the output control thin film transistor region in order to form the bootstrap capacitor in the conventional configuration becomes unnecessary. As a result, the area of the drive circuit region (region where the bistable circuit is formed) can be made smaller than before. Therefore, the frame area of the panel can be reduced as compared with the conventional configuration.
  • the power supply voltage main wiring for applying the reference potential to the bistable circuit is formed by the third metal film in the upper layer or lower layer of the region where the auxiliary capacitance main wiring is formed. Is done. Since the conventional power supply voltage main wiring and auxiliary capacity main wiring are arranged in the horizontal direction on the array substrate, the frame area of the panel is reduced as compared with the conventional configuration.
  • the bistable circuit constituting the shift register and the drive signal main wiring for transmitting the control signal for operating the shift register are arranged in the vertical direction on the array substrate.
  • the bistable circuit constituting the shift register and the main wiring for various control signals for operating the shift register are arranged in the vertical direction on the array substrate. For this reason, compared with the conventional structure, the frame area of a panel can be reduced more effectively.
  • the main line for power supply voltage for applying the reference potential to the bistable circuit is an upper layer in the region where the auxiliary capacitor main line is formed.
  • the third metal film is formed in the lower layer.
  • the bistable circuit constituting the shift register and the drive signal main wiring for transmitting the control signal for operating the shift register are arranged in the vertical direction on the array substrate. Is done. As described above, the frame area of the panel is significantly reduced as compared with the conventional configuration.
  • a liquid crystal display that exhibits the same effect as the first aspect of the present invention without preparing a new kind of metal for the third metal film in the manufacturing process of the array substrate. A device is realized.
  • the frame area can be made smaller than before, and downsizing is realized.
  • FIG. 6 is a partial cross-sectional view (cross-sectional view taken along line AA in FIG. 5) of the array substrate in the active matrix liquid crystal display device according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram illustrating a configuration of a pixel formation unit in the first embodiment.
  • FIG. 3 is a layout diagram showing a part of an output transistor region in the first embodiment. It is a figure for demonstrating the effect in the said 1st Embodiment.
  • FIG. 3 is a circuit diagram illustrating a configuration of a pixel formation unit in the first embodiment.
  • FIG. 3 is a layout diagram showing a part of an output transistor region in the first embodiment. It is a figure for demonstrating the effect in the said 1st Embodiment.
  • FIG. 3 is a layout diagram showing a part of an output transistor region in the first embodiment. It is a figure for demonstrating the effect in the said 1st Embodiment.
  • FIG. 6 is a layout diagram in the vicinity of a gate driver in an active matrix liquid crystal display device according to a second embodiment of the present invention.
  • FIG. 8 is a sectional view taken along line BB in FIG.
  • FIG. 10 is a layout diagram in the vicinity of a gate driver in a conventional configuration.
  • FIG. 6 is a layout diagram in the vicinity of a gate driver in an active matrix liquid crystal display device according to a third embodiment of the present invention. It is a block diagram which shows one structural example of a monolithic gate driver. It is a circuit diagram which shows the structural example of the one stage (bistable circuit) of the shift register which comprises a monolithic gate driver. 6 is a timing chart for explaining the operation of the shift register.
  • FIG. 5 is a partial cross-sectional view of an array substrate when a positive stagger type a-Si TFT is employed.
  • FIG. 2 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention.
  • the liquid crystal display device includes a display unit 10, a display control circuit 20, a source driver (video signal line driving circuit) 30, an auxiliary capacitance driver (auxiliary capacitance driving circuit) 32, and a gate driver (scanning signal line). Drive circuit) 40.
  • the display control circuit 20 is formed on the control board 2.
  • the source driver 30 and the auxiliary capacitor driver 32 are formed on the flexible substrate 3.
  • the gate driver 40 is formed on the array substrate 4 which is one of the two substrates constituting the liquid crystal panel. That is, the gate driver 40 in this embodiment is a monolithic gate driver.
  • liquid crystal panel an “a-Si TFT liquid crystal panel” using amorphous silicon for the semiconductor layer of the thin film transistor is employed.
  • a liquid crystal display device is also provided with a common driver for driving a common electrode, which will be described later.
  • the common driver is not directly related to the present invention, its description and illustration are omitted.
  • the display unit 10 includes a plurality (m) of source bus lines (video signal lines) SL1 to SLm, a plurality (n) of gate bus lines (scanning signal lines) GL1 to GLn, and their source buses.
  • a plurality of (n ⁇ m) pixel forming portions provided corresponding to the intersections of the lines SL1 to SLm and the gate bus lines GL1 to GLn are included.
  • FIG. 3 is a circuit diagram illustrating a configuration of the pixel formation portion. As shown in FIG. 3, each pixel forming portion includes a TFT 100 having a gate electrode connected to a gate bus line GL passing through a corresponding intersection and a source electrode connected to a source bus line SL passing through the intersection.
  • the pixel electrode 101 connected to the drain electrode of the TFT 100, the common electrode EC and the auxiliary capacitance line CSL provided in common in the plurality of pixel forming portions, and the pixel electrode 101 and the common electrode EC.
  • the display control circuit 20 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a source start pulse for controlling image display on the display unit 10.
  • the signal SSP, the source clock signal SCK, the latch strobe signal LS, the gate start pulse signal GSP, the first gate clock signal CLK1, the second gate clock signal CLK2, the clear signal CLR, and the operation of the auxiliary capacitor driver 32 are controlled.
  • the auxiliary capacitor driver control signal HC is output.
  • the auxiliary capacity driver 32 outputs an auxiliary capacity drive signal CS based on the auxiliary capacity driver control signal HC output from the display control circuit 20.
  • the auxiliary capacitance drive signal CS is transmitted to the auxiliary capacitance lines CSL1 to CSLn via the auxiliary capacitance main line CSML.
  • the source driver 30 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 20, and supplies the driving video signal S to the source bus lines SL1 to SLm. (1) to S (m) are applied.
  • the gate driver 40 includes a gate start pulse signal GSP output from the display control circuit 20, a first gate clock signal CLK1, a second gate clock signal CLK2, and a clear signal CLR, and a predetermined power supply circuit (not shown). Based on the applied power supply voltage VSS, application of the active scanning signals GOUT (1) to GOUT (n) to the gate bus lines GL1 to GLn is repeated with one vertical scanning period as a cycle. Note that the potential of the power supply voltage VSS corresponds to the potential of the scanning signal when the gate bus line GL is brought into a non-selected state.
  • the driving video signals S (1) to S (m) are applied to the source bus lines SL1 to SLm, and the scanning signals GOUT (1) to GOUT (n) are applied to the gate bus lines GL1 to GLn. Is applied, an image based on the image signal DAT sent from the outside is displayed on the display unit 10.
  • the gate driver 40 includes an n-stage shift register 400.
  • a pixel matrix of n rows ⁇ m columns is formed in the display unit 10, and each stage of the shift register 400 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis.
  • Each stage of the shift register 400 is in one of two states (first state and second state) at each time point, and scans a signal (state signal) indicating the state. It is a bistable circuit that outputs as a signal.
  • the shift register 400 includes n bistable circuits SR (1) to SR (n).
  • the circuit configuration of the shift register 400 is the same as the conventional one. That is, the configuration between bistable circuits is as shown in FIG. 11, and the specific circuit configuration within the bistable circuit is as shown in FIG. Therefore, as in the prior art, in each bistable circuit, a capacitor Cap is formed between the gate and source of the output transistor (thin film transistor T43 in FIG. 12).
  • the capacitor Cap functions as a bootstrap capacitor for increasing the potential of netA as the potential of the output terminal 46 increases.
  • an output control thin film transistor is realized by the thin film transistor T43, and an output node is realized by the output terminal 46.
  • the gate electrode (gate terminal) of the thin film transistor T43 corresponds to the first electrode
  • the drain electrode (drain terminal) corresponds to the second electrode
  • the source electrode (source terminal) corresponds to the third electrode.
  • FIG. 5 is a layout diagram showing a part of the output transistor region.
  • a source metal 501 is formed in the output transistor region as shown in FIG.
  • the source metal 501 includes a portion 501d for forming the drain electrode of the output transistor and a portion 501s for forming the source electrode.
  • FIG. 1 is a cross-sectional view taken along line AA in FIG.
  • the array substrate 4 includes a source metal 501, a gate metal 502, and a third metal 503.
  • the source metal 501 is used to form a wiring pattern including a source electrode of a thin film transistor provided in the gate driver 40 or the pixel circuit.
  • the gate metal 502 is used to form a wiring pattern including the gate electrode of the thin film transistor.
  • the third metal 503 is provided only in the region on the array substrate 4 outside the display region (the region outside the region where the sealing material is applied).
  • the source metal 501 and the gate metal 502 specifically, chromium (Cr), molybdenum (Mo), tantalum (Ta), titanium (Ti), aluminum (Al), or the like is used as a material.
  • Cr chromium
  • Mo molybdenum
  • Ta tantalum
  • Ti titanium
  • Al aluminum
  • the third metal 503. the first metal film is realized by the source metal 501
  • the second metal film is realized by the gate metal 502
  • the third metal film is realized by the third metal 503. .
  • the wiring formed in the drive signal main wiring region and the auxiliary capacitance main wiring CSML are formed by the gate metal 502 or the source metal 501, and the gate bus line GL and the auxiliary capacitance wiring CSL are formed by the gate metal 502. Is done.
  • the bootstrap capacitance is realized by the capacitance formed between the gate metal and the source metal.
  • a bootstrap capacitor is realized by a capacitor formed between the gate metal 502 and the third metal 503. That is, in the bistable circuit having the configuration shown in FIG. 12, the capacitor Cap is formed by the gate metal 502 and the third metal 503 in the output transistor region. Since the other end of the capacitor Cap should be connected to the source terminal of the output transistor (thin film transistor T43) as can be understood from FIG. 12, the third metal 503 is electrically connected to the source metal 501 through a contact. Connected.
  • the third metal 503 is formed on the array substrate 4 constituting the panel as a metal film in addition to the source metal 501 and the gate metal 502. .
  • the capacitance formed between the gate metal 502 and the third metal 503 in the output transistor region causes an increase in the source potential of the output transistor.
  • a bootstrap capacitor for raising the gate potential of the output transistor is realized.
  • the capacitance between the gate metal 502 and the third metal 503 is realized by using a lower layer portion of the gate metal 502 in the stacked structure forming the array substrate 4 in the output transistor region.
  • the area (bootstrap capacity area in FIG. 15) required for forming the bootstrap capacity in the conventional configuration becomes unnecessary. Therefore, as shown in FIG. 6, the area of the drive circuit region can be made smaller than in the prior art. As described above, in the liquid crystal display device including the monolithic gate driver, the frame area of the panel can be reduced as compared with the conventional configuration, and the miniaturization is realized.
  • FIG. 7 is a layout diagram in the vicinity of the gate driver 40 in the present embodiment.
  • a drive signal main wiring region is provided on the left side of the drive circuit region.
  • the drive signal main wiring region includes a main wiring for the gate start pulse signal GSP, a main wiring for the first gate clock signal CLK1, a main wiring for the second gate clock signal CLK2, and a main wiring for the clear signal CLR. Wiring is formed. All of these wirings are formed by the gate metal 502.
  • Each bistable circuit in the shift register 400 and the main wiring for the clear signal CLR are connected by a wiring formed of the gate metal 502.
  • Each bistable circuit in the shift register 400, the main wiring for the first gate clock signal CLK1, and the main wiring for the second gate clock signal CLK2 are connected via a contact CT formed in the main wiring region for driving signals.
  • the main wiring for the gate start pulse signal GSP only the first-stage bistable circuit in the shift register 400 is connected to the source metal via a contact (not shown) formed in the driving signal main wiring region. They are connected by wiring formed at 501.
  • a storage capacitor main wiring CSML and a main wiring for the low-level power supply voltage VSS are formed between the drive circuit area and the display area.
  • the auxiliary capacitance main wiring CSML is formed on the upper layer side, and the main wiring for the power supply voltage VSS is formed on the lower layer side.
  • the auxiliary capacitance main wiring CSML is formed by the gate metal 502, and the main wiring for the power supply voltage VSS is formed by the third metal 503.
  • a gate bus line GL and a storage capacitor line CSL are formed.
  • Both the gate bus line GL and the auxiliary capacitance line CSL are formed of the gate metal 502. Note that although the source bus line SL, the pixel electrode 101, the common electrode EC, and the like are also formed in the display region, they are omitted in FIG. 7 because they are not directly related to the present invention.
  • Each bistable circuit in the shift register 400 and the gate bus line GL are connected by a wiring formed of the source metal 501 through a contact CT formed between the drive circuit region and the display region.
  • Each bistable circuit in the shift register 400 and the main wiring for the power supply voltage VSS are connected by a wiring formed of the gate metal 502 via a contact CT formed between the driving circuit region and the display region. ing.
  • FIG. 8 is a cross-sectional view taken along line BB in FIG. Also in this embodiment, three metal films (metal layers) of a source metal 501, a gate metal 502, and a third metal 503 are formed in the stacked structure forming the array substrate 4 as in the first embodiment. Is provided. However, the source metal 501 is not formed in the BB line portion of FIG. Specifically, in the regions indicated by reference numerals P1 and P2 in FIG. 8, the third metal 503, the third protective film 513, the gate metal 502, the second protective film 512, and the first protective film on the glass substrate 500. 511 are stacked. However, the gate metal 502 and the third metal 503 are connected in a part of the region indicated by the symbol P2. The third metal 503 is provided only in a region outside the display region in the region on the array substrate 4 as in the first embodiment.
  • the layout in the vicinity of the gate driver 40 is as shown in FIG.
  • the main wiring for the power supply voltage VSS is formed in the driving signal main wiring region.
  • the main wiring for the power supply voltage VSS is a main wiring for the gate start pulse signal GSP, a main wiring for the first gate clock signal CLK1, and a second wiring for the second gate clock signal CLK2. It was formed in the same layer as the main wiring and the main wiring for the clear signal CLR.
  • the main wiring for the power supply voltage VSS is formed below the storage capacitor main wiring CSML in a region between the drive circuit region and the display region. That is, the main wiring for the power supply voltage VSS and the auxiliary capacitance main wiring CSML are arranged in the horizontal direction on the array substrate 4 in the conventional configuration, but in the present embodiment in the vertical direction on the array substrate 4. Has been placed.
  • the third metal 503 is formed on the array substrate 4 constituting the panel as a metal film in addition to the source metal 501 and the gate metal 502. .
  • the main wiring for the power supply voltage VSS which has been formed in the conventional driving signal main wiring area, is an area between the driving circuit area and the display area, and below the auxiliary capacitance main wiring CSML formed by the gate metal 502.
  • the third metal 503 is formed. Therefore, the area of the drive signal main wiring region can be made smaller than before.
  • the frame area of the panel can be reduced as compared with the conventional configuration, and the miniaturization is realized.
  • FIG. 10 is a layout diagram in the vicinity of the gate driver 40 in the present embodiment. As shown in FIG.
  • the main wiring for the gate start pulse signal GSP, the main wiring for the first gate clock signal CLK1, and the second gate clock signal CLK2 are provided below the shift register 400.
  • Main wiring and a main wiring for the clear signal CLR are formed.
  • each bistable circuit constituting the shift register 400 is formed by the gate metal 502 and the source metal 501 as in the conventional case, and is used for the main wiring for the gate start pulse signal GSP and the first gate clock signal CLK1.
  • the main wiring for the second gate clock signal CLK2 and the main wiring for the clear signal CLR are formed of the third metal 503.
  • Each bistable circuit in the shift register 400 and each drive signal main wiring are connected via a contact.
  • the bistable circuit and the drive signal main wiring constituting the shift register 400 are arranged in the horizontal direction on the array substrate 4 in the conventional configuration, but in the present embodiment, on the array substrate 4. In the vertical direction.
  • the main wiring for the power supply voltage VSS is formed by the third metal 503 below the storage capacitor main wiring CSML in the region between the drive circuit region and the display region, as in the second embodiment. Yes.
  • the third metal 503 is formed on the array substrate 4 constituting the panel as a metal film in addition to the source metal 501 and the gate metal 502. .
  • the main wiring for the power supply voltage VSS which has been formed in the conventional driving signal main wiring area, is an area between the driving circuit area and the display area, and below the auxiliary capacitance main wiring CSML formed by the gate metal 502.
  • the third metal 503 is formed.
  • the drive signal main wiring formed on the left side of the conventional drive circuit area is formed by the third metal 503 below the shift register 400.
  • the main wiring for the gate start pulse signal GSP the main wiring for the first gate clock signal CLK1, the main wiring for the second gate clock signal CLK2, and the main wiring for the clear signal CLR.
  • the description has been made on the assumption that the wiring is formed by the gate metal 502, these wirings may be formed by the source metal 501.
  • each bistable circuit is connected to the main wiring for the first gate clock signal CLK1 and the main wiring for the second gate clock signal CLK2 by a wiring formed of the gate metal 502.
  • the description is made on the assumption that the auxiliary capacitance main wiring CSML is formed by the gate metal 502.
  • the auxiliary capacitance main wiring CSML is formed by the source metal 501. May be.
  • the gate bus line GL extends directly from each bistable circuit to the display unit without passing through the contact CT.
  • the main wiring for the power supply voltage VSS is formed in the lower layer of the auxiliary capacitance main wiring CSML.
  • the main wiring for the power supply voltage VSS is the same as the main wiring for the gate start pulse signal GSP.
  • the main wiring may be formed below the shift register 400.
  • the main wiring for the gate start pulse signal GSP, the main wiring for the first gate clock signal CLK1, and the main wiring for the second gate clock signal CLK2 are provided below the shift register 400.
  • the main wiring for the clear signal CLR are formed, but any of these main wirings may be formed below the shift register 400.
  • a liquid crystal display device employing an a-Si TFT liquid crystal panel is described as an example.
  • the present invention is also applied to a liquid crystal display device employing a panel other than the a-Si TFT liquid crystal panel. Can be applied.
  • an example in which an inverted stagger type a-Si TFT is used has been described.
  • the present invention is also applied to a case where a normal stagger type a-Si TFT is used. can do.
  • a partial cross-sectional view of the array substrate 4 in the first embodiment is as shown in FIG. That is, when attention is paid only to the metal film (metal layer) in the laminated structure on the glass substrate 500, each metal is formed in the order of the source metal 501, the gate metal 502, and the third metal 503 from the lower layer to the upper layer.

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Abstract

　モノリシックゲートドライバを備えた液晶表示装置において、従来よりもパネルの額縁面積を小さくして、小型化を実現する。　アレイ基板上の領域のうちの表示領域外の領域に、金属膜として、画素回路やゲートドライバに設けられる薄膜トランジスタのソース電極を含む配線パターンを形成するためのソースメタル(５０１)および上記薄膜トランジスタのゲート電極を含む配線パターンを形成するためのゲートメタル(５０２)に加えて第３のメタル(５０３)が形成される。第３のメタル(５０３)は、コンタクトを介して、ソースメタル(５０１)またはゲートメタル(５０２)の少なくとも一方と電気的に接続される。

Description

液晶表示装置
　本発明は、液晶表示装置に関し、より詳しくは、モノリシック化されたゲートドライバを備える液晶表示装置に関する。
　従来、ａ－ＳｉＴＦＴ液晶パネル（薄膜トランジスタの半導体層にアモルファスシリコンを用いた液晶パネル）を採用した液晶表示装置においては、アモルファスシリコンの移動度が比較的小さいため、ゲートバスライン（走査信号線）を駆動するためのゲートドライバは、パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されていた。ところが、近年、装置の小型化や低コスト化などを図るために、基板上に直接的にゲートドライバを形成することが行われている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。また、モノリシックゲートドライバを備えたパネルは「ゲートドライバモノリシックパネル」などと呼ばれている。
　図１１は、ゲートドライバモノリシックパネルを採用した液晶表示装置におけるゲートドライバ（モノリシックゲートドライバ）の一構成例を示すブロック図である。図１１に示すように、ゲートドライバには複数段（ゲートバスラインの本数に等しい段）からなるシフトレジスタ４００が含まれている。シフトレジスタ４００の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号を走査信号ＧＯＵＴとして出力する双安定回路ＳＲとなっている。すなわち、シフトレジスタ４００は複数個の双安定回路ＳＲで構成されている。各双安定回路ＳＲには、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、セット信号ＳＥＴを受け取るための入力端子と、リセット信号ＲＥＳＥＴを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。各段（双安定回路）から出力される走査信号ＧＯＵＴは、対応するゲートバスラインＧＬに与えられるほか、セット信号ＳＥＴとして次段に与えられるとともに、リセット信号ＲＥＳＥＴとして前段に与えられる。なお、以下においては、シフトレジスタ４００を構成する双安定回路ＳＲが形成されている領域のことを「駆動回路領域」という。
　図１１において、駆動回路領域の左方には、１段目の双安定回路ＳＲにセット信号ＳＥＴとして与えられるべき信号であるゲートスタートパルス信号ＧＳＰ用の主配線（幹配線），ローレベルの電源電圧ＶＳＳ用の主配線，各双安定回路ＳＲに第１クロックＣＫＡまたは第２クロックＣＫＢとして与えられるべき信号である第１のゲートクロック信号ＣＬＫ１用の主配線，各双安定回路ＳＲに第１クロックＣＫＡまたは第２クロックＣＫＢとして与えられるべき信号である第２のゲートクロック信号ＣＬＫ２用の主配線，およびクリア信号ＣＬＲ用の主配線が形成されている。なお、以下においては、シフトレジスタ４００にシフト動作を行わせるための信号を伝達する上述のような信号配線が形成されている領域のことを「駆動信号用主配線領域」という。図１１において、駆動回路領域の右方には、画像を表示するための表示部が設けられている。表示部には、ゲートバスラインＧＬや補助容量配線ＣＳＬなどを含む画素回路が形成されている。なお、以下においては、表示部のことを「表示領域」ともいう。駆動回路領域と表示領域との間には、表示部内の各補助容量配線ＣＳＬに印加されるべき電圧信号を伝達するための補助容量主配線ＣＳＭＬが形成されている。
　図１２は、モノリシックゲートドライバを構成するシフトレジスタ４００の一段分すなわち双安定回路ＳＲの構成例を示す回路図である。図１２に示すように、双安定回路は、５個の薄膜トランジスタ（ＴＦＴ）Ｔ４１，Ｔ４２，Ｔ４３，Ｔ４４，およびＴ４５と、キャパシタＣａｐとを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、５個の入力端子４１～４５と１個の出力端子（出力ノード）４６とを有している。薄膜トランジスタＴ４１のソース端子，薄膜トランジスタＴ４２のドレイン端子，および薄膜トランジスタＴ４３のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。薄膜トランジスタＴ４１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ４２については、ゲート端子は入力端子４２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ４３については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子４６に接続されている。薄膜トランジスタＴ４４については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子４６に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ４５については、ゲート端子は入力端子４５に接続され、ドレイン端子は出力端子４６に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣａｐについては、一端はｎｅｔＡに接続され、他端は出力端子４６に接続されている。
　ところで、上述した５個の薄膜トランジスタのうち薄膜トランジスタＴ４３は、この双安定回路において出力トランジスタとして機能する。なお、出力トランジスタとは、双安定回路内において導通端子の一方（ここではソース端子）が出力端子に接続されているトランジスタであって、当該トランジスタの制御端子（ここではゲート端子）の電位を変動させることによって走査信号の電位を制御するためのトランジスタのことを意味する。
　次に、図１２および図１３を参照しつつ、シフトレジスタ４００の各段（双安定回路）の動作について説明する。入力端子４３には、１水平走査期間おきにハイレベルとなる第１クロックＣＫＡが与えられる。入力端子４４には、第１クロックＣＫＡとは位相が１８０度ずれた第２クロックＣＫＢが与えられる。時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴ（出力端子４６）の電位はローレベルとなっている。
　時点ｔ０になると、入力端子４１にセット信号ＳＥＴのパルスが与えられる。なお、時点ｔ０は、前段に接続されたゲートバスラインＧＬが選択状態になるタイミングである。薄膜トランジスタＴ４１は図１２に示すようにダイオード接続となっているので、セット信号ＳＥＴのパルスによって薄膜トランジスタＴ４１はオン状態となり、キャパシタＣａｐが充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ４３はオン状態となる。ここで、ｔ０～ｔ１の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、リセット信号ＲＥＳＥＴはローレベルとなっているので、薄膜トランジスタＴ４２はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。
　時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ４３はオン状態となっているので、入力端子４３の電位の上昇とともに出力端子４６の電位は上昇する。ここで、図１２に示すようにｎｅｔＡ－出力端子４６間にはキャパシタＣａｐが形成されているので、出力端子４６の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ４３のゲート端子には大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子４６に接続されているゲートバスラインＧＬが選択状態となる。なお、ｔ１～ｔ２の期間中、第２クロックＣＫＢおよびクリア信号ＣＬＲはローレベルとなっている。このため、薄膜トランジスタＴ４４およびＴ４５はオフ状態で維持されるので、この期間中に走査信号ＧＯＵＴの電位が低下することはない。
　時点ｔ２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子４６の電位は低下し、キャパシタＣａｐを介してｎｅｔＡの電位も低下する。また、時点ｔ２には、入力端子４２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ４２はオン状態となる。その結果、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、時点ｔ２には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４４はオン状態となる。その結果、出力端子４６の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。
　以上のようにして各段（双安定回路）から出力される走査信号ＧＯＵＴは、図１１に示すように、セット信号として次段に与えられる。これにより、表示部に設けられている複数本のゲートバスラインＧＬが１水平走査期間ずつ順次に選択状態となる。なお、クリア信号ＣＬＲについては、この液晶表示装置の動作開始時あるいは各垂直走査期間の開始時などにハイレベルにされる。クリア信号ＣＬＲがハイレベルになることによって、全ての双安定回路において、薄膜トランジスタＴ４５がオン状態となり、出力端子４６の電位すなわち走査信号ＧＯＵＴの電位がローレベルとなる。
　ここで、図１２に示した双安定回路の構成に着目すると、ｎｅｔＡ－出力端子４６間すなわち薄膜トランジスタＴ４３のゲート－ソース間にキャパシタＣａｐが形成されている。そのキャパシタＣａｐは、出力端子４６の電位の上昇とともにｎｅｔＡの電位も上昇させるためのブートストラップ容量として機能している。モノリシックゲートドライバにおいては、このようにブートストラップ容量を備える構成とすることによって、電源電位よりも高いレベルの電位を生成することや、できる限り出力ロスが小さくなるよう短時間で出力トランジスタ（図１２では薄膜トランジスタＴ４３）をオフ状態からオン状態に変化させることがなされている。
　なお、本件発明に関連して、以下の先行技術文献が知られている。日本の特開２００５－５０５０２号公報には、モノリシックゲートドライバに関し、ブートストラップ容量を用いたシフトレジスタの構成が開示されている。また、日本の特表２００５－５２７８５６号公報には、モノリシックゲートドライバのレイアウト図が開示されている。
日本の特開２００５－５０５０２号公報 日本の特表２００５－５２７８５６号公報
　ところで、液晶パネルを構成する２枚の基板のうち一方の基板は「アレイ基板」などと呼ばれている。ゲートドライバや画素回路は、このアレイ基板に形成される。このような回路を形成すべくアレイ基板は積層構造となっており、その積層構造内には２つの金属膜（金属層）が含まれている。図１４は、従来の構成におけるアレイ基板の部分断面図である。図１４に示すように、ガラス基板８００上に金属膜８０２，保護膜８１２，金属膜８０１，および保護膜８１１が積層されている。金属膜８０１は、ゲートドライバや画素回路に設けられる薄膜トランジスタのソース電極（およびドレイン電極）を形成するために用いられている。そこで、以下、このような金属膜８０１のことを「ソースメタル」８０１という。金属膜８０２は、上記薄膜トランジスタのゲート電極を形成するために用いられている。そこで、以下、このような金属膜８０２のことを「ゲートメタル」８０２という。また、ソースメタル８０１を覆うように形成されている保護膜８１１のことを以下「第１の保護膜」８１１といい、ゲートメタル８０２を覆うように形成されている保護膜８１２のことを以下「第２の保護膜８１２」という。なお、ソースメタル８０１およびゲートメタル８０２については、薄膜トランジスタの電極として利用されるだけではなく、ゲートドライバ内あるいは画素回路内に形成される（各種信号用の）配線パターンとしても利用される。
　以上のような構成において、双安定回路内のブートストラップ容量は、ゲートメタル８０２とソースメタル８０１との間に形成される容量によって実現されている。また、ブートストラップ容量は、図１５に示すように、駆動回路領域内において出力トランジスタが形成されている領域（以下「出力トランジスタ領域」という。）に隣接する領域に形成されている。ここで、ゲートドライバモノリシックパネルにおいては、ゲート負荷容量が大きくなると、ブートストラップ容量（容量値）を大きくする必要がある。従来の構成によれば、ブートストラップ容量を大きくするためには、図１５に示すブートストラップ容量領域の面積を大きくしなければならない。このため、ゲート負荷容量が大きくなるにつれて、パネルの額縁面積が大きくなる。しかしながら、装置の小型化への要求が強く、パネルの額縁面積が大きくなることは好ましくない。
　そこで本発明は、モノリシックゲートドライバを備えた液晶表示装置において、従来よりもパネルの額縁面積を小さくして、小型化を実現することを目的とする。
　本発明の第１の局面は、液晶表示装置であって、
　基板と、
　前記基板上の領域のうち画像を表示するための表示領域に形成された画素回路と、
　前記表示領域に形成され、前記画素回路の一部を構成する複数の走査信号線と、
　前記表示領域外の領域に形成され、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり外部から入力される複数のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタを含み、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
　前記基板は、前記画素回路および前記走査信号線駆動回路に設けられる薄膜トランジスタのソース電極を含む配線パターンを形成する第１の金属膜，前記薄膜トランジスタのゲート電極を含む配線パターンを形成する第２の金属膜，および前記表示領域外の領域に形成された第３の金属膜を含む層構造を有し、
　前記第３の金属膜は、前記表示領域外の領域に設けられたコンタクトを介して、前記第１の金属膜または前記第２の金属膜の少なくとも一方と電気的に接続されていることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　各双安定回路は、
　　対応する走査信号線に接続され、前記第１の状態または前記第２の状態のいずれかの状態を表す走査信号を出力する出力ノードと、
　　ゲート電極である第１電極，ドレイン電極またはソース電極の一方の電極であって前記複数のクロック信号のいずれかが与えられる第２電極，およびドレイン電極またはソース電極の他方の電極であって前記出力ノードに接続された第３電極からなり、前記第１電極に印加される電圧に基づいて前記第３電極の電位を制御する出力制御用薄膜トランジスタと、
　　前記第１電極と前記第３電極との間に形成される容量と
を含み、
　前記容量は、前記出力制御用薄膜トランジスタが形成されている領域の上層または下層に、前記第１電極を形成する前記第２の金属膜と、前記第３電極を形成する前記第１の金属膜に前記コンタクトを介して電気的に接続された前記第３の金属膜とによって形成されていることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記表示領域にマトリクス状に設けられた画素電極と、
　前記画素電極との間に補助容量を形成するために前記表示領域に形成された複数の補助容量配線と、
　前記表示領域外の領域に前記第１の金属膜または前記第２の金属膜によって形成された、前記複数の補助容量配線に印加されるべき電圧信号を伝達する補助容量主配線と、
　前記複数の双安定回路に所定の基準電位が与えられるよう基準電位信号を伝達する電源電圧用主配線と
を更に備え、
　前記電源電圧用主配線は、前記補助容量主配線が形成されている領域の上層または下層に、前記第３の金属膜によって形成されていることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記シフトレジスタにシフト動作を行わせるために前記複数の双安定回路に与えられるべき複数の制御信号を伝達する、前記表示領域外の領域に形成された駆動信号用主配線を更に備え、
　前記駆動信号用主配線は、前記複数の双安定回路が形成されている領域の上層または下層に、前記第３の金属膜によって形成されていることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記駆動信号用主配線には、前記複数のクロック信号用の主配線，前記シフトレジスタにおけるシフト動作の開始を指示するための開始信号用の主配線，および前記複数の双安定回路をすべて前記第２の状態にするためのクリア信号用の主配線が含まれていることを特徴とする。
　本発明の第６の局面は、本発明の第１の局面において、
　前記表示領域にマトリクス状に設けられた画素電極と、
　前記画素電極との間に補助容量が形成されるよう前記表示領域に形成された複数の補助容量配線と、
　前記表示領域外の領域に前記第１の金属膜または前記第２の金属膜によって形成された、前記複数の補助容量配線に印加されるべき電圧信号を伝達する補助容量主配線と、
　前記複数の双安定回路に所定の基準電位が与えられるよう基準電位信号を伝達する電源電圧用主配線と、
　前記シフトレジスタにシフト動作を行わせるために前記複数の双安定回路に与えられるべき複数の制御信号を伝達する、前記表示領域外の領域に形成された駆動信号用主配線とを更に備え、
　前記電源電圧用主配線は、前記補助容量主配線が形成されている領域の上層または下層に、前記第３の金属膜によって形成され、
　前記駆動信号用主配線は、前記複数の双安定回路が形成されている領域の上層または下層に、前記第３の金属膜によって形成されていることを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記第３の金属膜は、前記第１の金属膜または前記第２の金属膜と同じ種類の金属によって形成されていることを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記画素回路および前記走査信号線駆動回路に設けられる薄膜トランジスタの半導体層にアモルファスシリコンが用いられていることを特徴とする。
　本発明の第１の局面によれば、モノリシック化されたゲートドライバを備える液晶表示装置において、画素回路や走査信号線駆動回路が形成される基板すなわちアレイ基板には、金属膜として、薄膜トランジスタのソース電極を含む配線パターンを形成する第１の金属膜および薄膜トランジスタのゲート電極を含む配線パターンを形成する第２の金属膜に加えて第３の金属膜が形成される。また、その第３の金属膜は、コンタクトを介して、第１の金属膜または第２の金属膜と電気的に接続される。これにより、従来第１の金属膜または第２の金属膜を用いて実現されていた構成を第３の金属膜を用いて実現することが可能となる。その際、アレイ基板上において水平方向に配置せざるを得なかった複数の構成要素を、アレイ基板上において垂直方向に配置することができる。このため、従来の構成と比較してパネルの額縁面積を小さくすることができ、モノリシック化されたゲートドライバを備える液晶表示装置の小型化が実現される。
　本発明の第２の局面によれば、走査信号線駆動回路を構成するシフトレジスタの各双安定回路において、出力制御用薄膜トランジスタが形成されている領域（以下「出力制御用薄膜トランジスタ領域」という。）の上層または下層で第２の金属膜と第３の金属膜との間に形成される容量によって、出力制御用薄膜トランジスタの第３電極の電位（ソース電位）の上昇に伴って第１電極の電位（ゲート電位）を上昇させるためのいわゆるブートストラップ容量が実現される。このため、従来の構成においてブートストラップ容量を形成するために出力制御用薄膜トランジスタ領域の周辺に必要とされていた領域が不要となる。これにより、駆動回路領域（双安定回路が形成されている領域）の面積を従来よりも小さくすることができる。従って、従来の構成と比較して、パネルの額縁面積を小さくすることができる。
　本発明の第３の局面によれば、双安定回路に基準電位を与えるための電源電圧用主配線が、補助容量主配線が形成されている領域の上層または下層で第３の金属膜によって形成される。従来電源電圧用主配線と補助容量主配線とはアレイ基板上において水平方向に配置されていたので、従来の構成と比較して、パネルの額縁面積が小さくなる。
　本発明の第４の局面によれば、シフトレジスタを構成する双安定回路と当該シフトレジスタを動作させるための制御信号を伝達する駆動信号用主配線とが、アレイ基板上において垂直方向に配置される。従来駆動信号用主配線は駆動回路領域の周辺領域に形成されていたので、従来の構成と比較して、パネルの額縁面積が小さくなる。
　本発明の第５の局面によれば、シフトレジスタを構成する双安定回路と当該シフトレジスタを動作させるための様々な制御信号用の主配線とが、アレイ基板上において垂直方向に配置される。このため、従来の構成と比較して、より効果的にパネルの額縁面積を小さくすることができる。
　本発明の第６の局面によれば、本発明の第３の局面と同様、双安定回路に基準電位を与えるための電源電圧用主配線が、補助容量主配線が形成されている領域の上層または下層で第３の金属膜によって形成される。また、本発明の第４の局面と同様、シフトレジスタを構成する双安定回路と当該シフトレジスタを動作させるための制御信号を伝達する駆動信号用主配線とが、アレイ基板上において垂直方向に配置される。以上より、従来の構成と比較して、パネルの額縁面積が顕著に小さくなる。
　本発明の第７の局面によれば、アレイ基板の製造工程において第３の金属膜用に新たな種類の金属を用意することなく、本発明の第１の局面と同様の効果を奏する液晶表示装置が実現される。
　本発明の第８の局面によれば、比較的小型化が困難であるａ－ＳｉＴＦＴ液晶パネルを採用した液晶表示装置において、従来よりも額縁面積を小さくすることが可能となり、小型化が実現される。
本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置におけるアレイ基板の部分断面図（図５のＡ－Ａ線断面図）である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、画素形成部の構成を示す回路図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、出力トランジスタ領域の一部を示すレイアウト図である。 上記第１の実施形態における効果について説明するための図である。 本発明の第２の実施形態に係るアクティブマトリクス型の液晶表示装置におけるゲートドライバ近傍のレイアウト図である。 図７のＢ－Ｂ線断面図である。 従来の構成におけるゲートドライバ近傍のレイアウト図である。 本発明の第３の実施形態に係るアクティブマトリクス型の液晶表示装置におけるゲートドライバ近傍のレイアウト図である。 モノリシックゲートドライバの一構成例を示すブロック図である。 モノリシックゲートドライバを構成するシフトレジスタの一段分（双安定回路）の構成例を示す回路図である。 シフトレジスタの動作を説明するためのタイミングチャートである。 従来の構成におけるアレイ基板の部分断面図である。 従来の構成において、ブートストラップ容量が形成される領域について説明するための図である。 正スタガ型のａ－ＳｉＴＦＴが採用された場合のアレイ基板の部分断面図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１　全体構成＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１０と表示制御回路２０とソースドライバ（映像信号線駆動回路）３０と補助容量ドライバ（補助容量駆動回路）３２とゲートドライバ（走査信号線駆動回路）４０とを備えている。表示制御回路２０は、コントロール基板２上に形成されている。ソースドライバ３０および補助容量ドライバ３２は、フレキシブル基板３上に形成されている。ゲートドライバ４０は、液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板４上に形成されている。すなわち、本実施形態におけるゲートドライバ４０は、モノリシックゲートドライバである。液晶パネルについては、薄膜トランジスタの半導体層にアモルファスシリコンを用いた「ａ－ＳｉＴＦＴ液晶パネル」が採用されている。なお、通常、液晶表示装置には後述する共通電極を駆動するためのコモンドライバも設けられるが、コモンドライバは本発明には直接に関係しないのでその説明および図示を省略する。
　表示部１０には、複数本（ｍ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｍと、複数本（ｎ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｎと、それらのソースバスラインＳＬ１～ＳＬｍとゲートバスラインＧＬ１～ＧＬｎとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。図３は、画素形成部の構成を示す回路図である。図３に示すように、各画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート電極が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース電極が接続されたＴＦＴ１００と、そのＴＦＴ１００のドレイン電極に接続された画素電極１０１と、上記複数個の画素形成部に共通的に設けられた共通電極ＥＣおよび補助容量配線ＣＳＬと、画素電極１０１と共通電極ＥＣとによって形成される液晶容量１０２と、画素電極１０１と補助容量配線ＣＳＬとによって形成される補助容量１０３とが含まれている。また、液晶容量１０２と補助容量１０３とによって画素容量ＣＰが形成されている。そして、各ＴＦＴ１００のゲート電極がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該ＴＦＴ１００のソース電極がソースバスラインＳＬから受ける映像信号に基づいて、画素容量ＣＰに画素値を示す電圧が保持される。
　表示制御回路２０は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部１０における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，第１のゲートクロック信号ＣＬＫ１，第２のゲートクロック信号ＣＬＫ２，およびクリア信号ＣＬＲと、補助容量ドライバ３２の動作を制御するための補助容量ドライバ制御信号ＨＣとを出力する。補助容量ドライバ３２は、表示制御回路２０から出力される補助容量ドライバ制御信号ＨＣに基づいて、補助容量駆動信号ＣＳを出力する。その補助容量駆動信号ＣＳは、補助容量主配線ＣＳＭＬを介して各補助容量配線ＣＳＬ１～ＣＳＬｎに伝達される。
　ソースドライバ３０は、表示制御回路２０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｍに駆動用映像信号Ｓ（１）～Ｓ（ｍ）を印加する。ゲートドライバ４０は、表示制御回路２０から出力されるゲートスタートパルス信号ＧＳＰ，第１のゲートクロック信号ＣＬＫ１，第２のゲートクロック信号ＣＬＫ２，およびクリア信号ＣＬＲと、所定の電源回路（不図示）から与えられる電源電圧ＶＳＳとに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｎ）の各ゲートバスラインＧＬ１～ＧＬｎへの印加を１垂直走査期間を周期として繰り返す。なお、電源電圧ＶＳＳの電位は、ゲートバスラインＧＬを非選択状態にするときの走査信号の電位に相当する。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｍに駆動用映像信号Ｓ（１）～Ｓ（ｍ）が印加され、各ゲートバスラインＧＬ１～ＧＬｎに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｎ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１０に表示される。
＜１．２　ゲートドライバの構成＞
　次に、図４，図１１，および図１２を参照しつつ、本実施形態におけるゲートドライバ４０の構成について説明する。図４に示すように、ゲートドライバ４０はｎ段のシフトレジスタ４００によって構成されている。表示部１０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４００の各段が設けられている。また、シフトレジスタ４００の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ４００はｎ個の双安定回路ＳＲ（１）～ＳＲ（ｎ）で構成されている。
　シフトレジスタ４００の回路構成については、従来と同様の構成となっている。すなわち、双安定回路間の構成は図１１に示すとおりであり、双安定回路内の具体的な回路構成は図１２に示すとおりである。従って、従来と同様、各双安定回路において、出力トランジスタ（図１２の薄膜トランジスタＴ４３）のゲート－ソース間にはキャパシタＣａｐが形成されている。そして、そのキャパシタＣａｐは、出力端子４６の電位の上昇とともにｎｅｔＡの電位も上昇させるためのブートストラップ容量として機能している。
　なお、本実施形態においては、薄膜トランジスタＴ４３によって出力制御用薄膜トランジスタが実現され、出力端子４６によって出力ノードが実現されている。また、薄膜トランジスタＴ４３のゲート電極（ゲート端子）が第１電極に相当し、ドレイン電極（ドレイン端子）が第２電極に相当し、ソース電極（ソース端子）が第３電極に相当する。
＜１．３　ブートストラップ容量＞
　次に、本実施形態においてブートストラップ容量がどのように実現されているかについて説明する。図５は、出力トランジスタ領域の一部を示すレイアウト図である。出力トランジスタ領域には、平面視で図５に示すようにソースメタル５０１が形成されている。そのソースメタル５０１には、出力トランジスタのドレイン電極を形成する部分５０１ｄとソース電極を形成する部分５０１ｓとが含まれている。
　図１は、図５のＡ－Ａ線断面図である。図１において、ガラス基板５００上の積層構造のうち金属膜（金属層）のみに着目すると、アレイ基板４には、ソースメタル５０１とゲートメタル５０２と第３のメタル５０３とが含まれている。ソースメタル５０１は、ゲートドライバ４０や画素回路に設けられる薄膜トランジスタのソース電極を含む配線パターンを形成するために用いられている。ゲートメタル５０２は、上記薄膜トランジスタのゲート電極を含む配線パターンを形成するために用いられている。
　ところで、従来の構成においては、アレイ基板４を形成する積層構造内には２つの金属膜（ソースメタル８０１およびゲートメタル８０２）のみが設けられていたが（図１４を参照）、本実施形態においては、更にもう１つの金属膜として第３のメタル５０３が設けられている。すなわち、本実施形態においては、図１に示すように、ガラス基板５００上に第３のメタル５０３，（第３のメタル５０３を覆うように形成された）第３の保護膜５１３，ゲートメタル５０２，第２の保護膜５１２，ソースメタル５０１，および第１の保護膜５１１が積層されている。但し、第３のメタル５０３については、アレイ基板４上の領域のうち表示領域外の領域（シール材が塗布される領域よりも外側の領域）のみに設けられる。ソースメタル５０１およびゲートメタル５０２については、具体的には、クロム（Ｃｒ），モリブデン（Ｍｏ），タンタル（Ｔａ），チタン（Ｔｉ），アルミニウム（Ａｌ）などが材料として用いられる。第３のメタル５０３についても同様である。なお、本実施形態においては、ソースメタル５０１によって第１の金属膜が実現され、ゲートメタル５０２によって第２の金属膜が実現され、第３のメタル５０３によって第３の金属膜が実現されている。
　本実施形態においては、駆動信号用主配線領域に形成される配線および補助容量主配線ＣＳＭＬはゲートメタル５０２またはソースメタル５０１によって形成され、ゲートバスラインＧＬおよび補助容量配線ＣＳＬはゲートメタル５０２によって形成される。
　上述したように、従来の構成においては、ゲートメタルとソースメタルとの間に形成される容量によってブートストラップ容量が実現されていた。これに対し、本実施形態においては、ゲートメタル５０２と第３のメタル５０３との間に形成される容量によってブートストラップ容量が実現される。すなわち、図１２に示した構成の双安定回路において、キャパシタＣａｐは、出力トランジスタ領域でゲートメタル５０２と第３のメタル５０３とによって形成される。なお、図１２から把握されるようにキャパシタＣａｐの他端は出力トランジスタ（薄膜トランジスタＴ４３）のソース端子に接続されるべきであるので、第３のメタル５０３は、コンタクトを介してソースメタル５０１と電気的に接続されている。
＜１．４　効果＞
　本実施形態によれば、モノリシックゲートドライバを備えた液晶表示装置において、パネルを構成するアレイ基板４には、金属膜としてソースメタル５０１およびゲートメタル５０２に加えて第３のメタル５０３が形成される。そして、ゲートドライバ４０を構成するシフトレジスタ４００の各双安定回路ＳＲにおいて、出力トランジスタ領域でゲートメタル５０２－第３のメタル５０３間に形成される容量によって、出力トランジスタのソース電位の上昇に伴って当該出力トランジスタのゲート電位を上昇させるためのブートストラップ容量が実現される。ここで、ゲートメタル５０２－第３のメタル５０３間の容量は、出力トランジスタ領域において、アレイ基板４を形成する積層構造のうちゲートメタル５０２の下層の部分を用いて実現される。このため、従来の構成においてブートストラップ容量を形成するために必要とされていた領域（図１５のブートストラップ容量領域）が不要となる。従って、図６に示すように、駆動回路領域の面積を従来よりも小さくすることができる。このように、モノリシックゲートドライバを備えた液晶表示装置において、従来の構成と比較してパネルの額縁面積を小さくすることが可能となり、小型化が実現される。
＜２．第２の実施形態＞
＜２．１　レイアウト＞
　次に、本発明の第２の実施形態について説明する。全体構成およびゲートドライバの構成については、上記第１の実施形態と同様であるので、説明を省略する（図２，図３，図４，図１２を参照）。図７は、本実施形態におけるゲートドライバ４０近傍のレイアウト図である。図７において、駆動回路領域の左方には、駆動信号用主配線領域が設けられている。駆動信号用主配線領域には、ゲートスタートパルス信号ＧＳＰ用の主配線，第１のゲートクロック信号ＣＬＫ１用の主配線，第２のゲートクロック信号ＣＬＫ２用の主配線，およびクリア信号ＣＬＲ用の主配線が形成されている。これらの配線は、いずれもゲートメタル５０２によって形成されている。シフトレジスタ４００内の各双安定回路とクリア信号ＣＬＲ用の主配線とは、ゲートメタル５０２で形成された配線によって接続されている。シフトレジスタ４００内の各双安定回路と第１のゲートクロック信号ＣＬＫ１用の主配線および第２のゲートクロック信号ＣＬＫ２用の主配線とは、駆動信号用主配線領域に形成されたコンタクトＣＴを介して、ソースメタル５０１で形成された配線によって接続されている。なお、ゲートスタートパルス信号ＧＳＰ用の主配線については、シフトレジスタ４００内の１段目の双安定回路とのみ、駆動信号用主配線領域に形成されたコンタクト（不図示）を介して、ソースメタル５０１で形成された配線によって接続されている。
　次に、図７において、駆動回路領域の右方に着目する。駆動回路領域と表示領域との間には、補助容量主配線ＣＳＭＬとローレベルの電源電圧ＶＳＳ用の主配線とが形成されている。両者の位置関係については、アレイ基板４を形成する積層構造内において、より上層側に補助容量主配線ＣＳＭＬが形成され、より下層側に電源電圧ＶＳＳ用の主配線が形成されている。具体的には、補助容量主配線ＣＳＭＬはゲートメタル５０２によって形成され、電源電圧ＶＳＳ用の主配線は第３のメタル５０３によって形成されている。表示領域には、ゲートバスラインＧＬと補助容量配線ＣＳＬとが形成されている。ゲートバスラインＧＬと補助容量配線ＣＳＬとは、いずれもゲートメタル５０２によって形成されている。なお、表示領域にはソースバスラインＳＬ，画素電極１０１，共通電極ＥＣなども形成されているが、本発明には直接に関係しないので、図７ではそれらを省略している。シフトレジスタ４００内の各双安定回路とゲートバスラインＧＬとは、駆動回路領域と表示領域との間に形成されたコンタクトＣＴを介して、ソースメタル５０１で形成された配線によって接続されている。シフトレジスタ４００内の各双安定回路と電源電圧ＶＳＳ用の主配線とは、駆動回路領域と表示領域との間に形成されたコンタクトＣＴを介して、ゲートメタル５０２で形成された配線によって接続されている。
　図８は、図７のＢ－Ｂ線断面図である。本実施形態においても、上記第１の実施形態と同様、アレイ基板４を形成する積層構造内にはソースメタル５０１，ゲートメタル５０２，および第３のメタル５０３の３つの金属膜（金属層）が設けられている。但し、図７のＢ－Ｂ線の部分については、ソースメタル５０１は形成されていない。詳しくは、図８で符号Ｐ１，Ｐ２で示す領域では、ガラス基板５００上に第３のメタル５０３，第３の保護膜５１３，ゲートメタル５０２，第２の保護膜５１２，および第１の保護膜５１１が積層されている。但し、符号Ｐ２で示す領域のうちの一部の領域において、ゲートメタル５０２と第３のメタル５０３とが接続されている。なお、第３のメタル５０３については、上記第１の実施形態と同様、アレイ基板４上の領域のうち表示領域外の領域のみに設けられている。
　ところで、従来の構成においては、ゲートドライバ４０近傍のレイアウトは図９に示すようなものであった。図９から把握されるように、従来の構成においては、電源電圧ＶＳＳ用の主配線は駆動信号用主配線領域に形成されていた。また、駆動信号用主配線領域において、電源電圧ＶＳＳ用の主配線は、ゲートスタートパルス信号ＧＳＰ用の主配線，第１のゲートクロック信号ＣＬＫ１用の主配線，第２のゲートクロック信号ＣＬＫ２用の主配線，およびクリア信号ＣＬＲ用の主配線と同じ層に形成されていた。これに対し、本実施形態においては、電源電圧ＶＳＳ用の主配線は、駆動回路領域と表示領域との間の領域で、補助容量主配線ＣＳＭＬの下層に形成されている。すなわち、電源電圧ＶＳＳ用の主配線と補助容量主配線ＣＳＭＬとは、従来の構成においてはアレイ基板４上で水平方向に配置されていたが、本実施形態においてはアレイ基板４上で垂直方向に配置されている。
＜２．２　効果＞
　本実施形態によれば、モノリシックゲートドライバを備えた液晶表示装置において、パネルを構成するアレイ基板４には、金属膜としてソースメタル５０１およびゲートメタル５０２に加えて第３のメタル５０３が形成される。そして、従来駆動信号用主配線領域に形成されていた電源電圧ＶＳＳ用の主配線が、駆動回路領域と表示領域との間の領域で、ゲートメタル５０２によって形成された補助容量主配線ＣＳＭＬの下層に第３のメタル５０３によって形成される。このため、駆動信号用主配線領域の面積を従来よりも小さくすることができる。このように、モノリシックゲートドライバを備えた液晶表示装置において、従来の構成と比較してパネルの額縁面積を小さくすることが可能となり、小型化が実現される。
＜３．第３の実施形態＞
＜３．１　レイアウト＞
　次に、本発明の第３の実施形態について説明する。全体構成およびゲートドライバの構成については、上記第１および第２の実施形態と同様であるので、説明を省略する（図２，図３，図４，図１２を参照）。また、上記第１および第２の実施形態と同様、アレイ基板４を形成する積層構造内にはソースメタル５０１，ゲートメタル５０２，および第３のメタル５０３の３つの金属膜（金属層）が設けられている（図１，図８を参照）。図１０は、本実施形態におけるゲートドライバ４０近傍のレイアウト図である。図１０に示すように、本実施形態においては、シフトレジスタ４００の下層に、ゲートスタートパルス信号ＧＳＰ用の主配線，第１のゲートクロック信号ＣＬＫ１用の主配線，第２のゲートクロック信号ＣＬＫ２用の主配線，およびクリア信号ＣＬＲ用の主配線が形成されている。詳しくは、シフトレジスタ４００を構成する各双安定回路については、従来と同様に、ゲートメタル５０２およびソースメタル５０１によって形成され、ゲートスタートパルス信号ＧＳＰ用の主配線，第１のゲートクロック信号ＣＬＫ１用の主配線，第２のゲートクロック信号ＣＬＫ２用の主配線，およびクリア信号ＣＬＲ用の主配線については、従来とは異なり、第３のメタル５０３によって形成されている。シフトレジスタ４００内の各双安定回路と各駆動信号用主配線とは、コンタクトを介して接続されている。このように、シフトレジスタ４００を構成する双安定回路と駆動信号用主配線とは、従来の構成においてはアレイ基板４上で水平方向に配置されていたが、本実施形態においてはアレイ基板４上で垂直方向に配置されている。また、電源電圧ＶＳＳ用の主配線は、上記第２の実施形態と同様、駆動回路領域と表示領域との間の領域で、補助容量主配線ＣＳＭＬの下層に第３のメタル５０３によって形成されている。
＜３．２　効果＞
　本実施形態によれば、モノリシックゲートドライバを備えた液晶表示装置において、パネルを構成するアレイ基板４には、金属膜としてソースメタル５０１およびゲートメタル５０２に加えて第３のメタル５０３が形成される。そして、従来駆動信号用主配線領域に形成されていた電源電圧ＶＳＳ用の主配線が、駆動回路領域と表示領域との間の領域で、ゲートメタル５０２によって形成された補助容量主配線ＣＳＭＬの下層に第３のメタル５０３によって形成される。さらに、従来駆動回路領域の左方に形成されていた駆動信号用主配線は、シフトレジスタ４００の下層に第３のメタル５０３によって形成される。以上より、モノリシックゲートドライバを備えた液晶表示装置において、従来の構成と比較してパネルの額縁面積を顕著に小さくすることが可能となり、小型化が実現される。
＜４．変形例など＞
　上記第２の実施形態においては、ゲートスタートパルス信号ＧＳＰ用の主配線，第１のゲートクロック信号ＣＬＫ１用の主配線，第２のゲートクロック信号ＣＬＫ２用の主配線，およびクリア信号ＣＬＲ用の主配線がゲートメタル５０２によって形成されていることを前提に説明しているが、それらの配線はソースメタル５０１によって形成されていても良い。但し、この場合、各双安定回路と第１のゲートクロック信号ＣＬＫ１用の主配線および第２のゲートクロック信号ＣＬＫ２用の主配線とは、ゲートメタル５０２で形成された配線によって接続される。また、上記第２および第３の実施形態においては、補助容量主配線ＣＳＭＬがゲートメタル５０２によって形成されていることを前提に説明しているが、補助容量主配線ＣＳＭＬはソースメタル５０１によって形成されていても良い。但し、この場合、ゲートバスラインＧＬは、各双安定回路から表示部へと、コンタクトＣＴを介さずに直接延びることになる。
　さらに、上記第３の実施形態においては、電源電圧ＶＳＳ用の主配線は補助容量主配線ＣＳＭＬの下層に形成されているが、ゲートスタートパルス信号ＧＳＰ用の主配線などと同様に電源電圧ＶＳＳ用の主配線についてもシフトレジスタ４００の下層に形成される構成としても良い。また、上記第３の実施形態においては、シフトレジスタ４００の下層にゲートスタートパルス信号ＧＳＰ用の主配線，第１のゲートクロック信号ＣＬＫ１用の主配線，第２のゲートクロック信号ＣＬＫ２用の主配線，およびクリア信号ＣＬＲ用の主配線が形成されているが、それら主配線のうちのいずれかがシフトレジスタ４００の下層に形成される構成としても良い。
　さらにまた、上記各実施形態においては、ａ－ＳｉＴＦＴ液晶パネルを採用した液晶表示装置を例に挙げて説明しているが、ａ－ＳｉＴＦＴ液晶パネル以外のパネルを採用した液晶表示装置にも本発明を適用することができる。また、上記各実施形態においては、逆スタガ型のａ－ＳｉＴＦＴが採用されている例に挙げて説明しているが、正スタガ型のａ－ＳｉＴＦＴが採用されている場合にも本発明を適用することができる。この場合、例えば上記第１の実施形態におけるアレイ基板４の部分断面図は、図１６に示すようなものとなる。すなわち、ガラス基板５００上の積層構造のうち金属膜（金属層）のみに着目すると、下層から上層に向かって、ソースメタル５０１，ゲートメタル５０２，第３のメタル５０３の順で各メタルが形成される。
　４…アレイ基板
　１０…表示部
　４０…ゲートドライバ（走査信号線駆動回路）
　４００…シフトレジスタ
　５００，８００…ガラス基板
　５０１，８０１…ソースメタル
　５０２，８０２…ゲートメタル
　５０３…第３のメタル
　Ｃａｐ…キャパシタ
　ＣＬＫ１…第１のゲートクロック信号
　ＣＬＫ２…第２のゲートクロック信号
　ＣＬＲ…クリア信号
　ＣＳ…補助容量駆動信号
　ＣＳＬ…補助容量配線
　ＣＳＭＬ…補助容量主配線
　ＣＴ…コンタクト
　ＧＬ…ゲートバスライン
　ＧＳＰ…ゲートスタートパルス信号
　ＧＯＵＴ…走査信号
　ＳＲ…双安定回路
　Ｔ４１～Ｔ４５…薄膜トランジスタ（ＴＦＴ）
　ＶＳＳ…ローレベルの電源電圧

Claims (8)

  1. 　液晶表示装置であって、
    　基板と、
    　前記基板上の領域のうち画像を表示するための表示領域に形成された画素回路と、
    　前記表示領域に形成され、前記画素回路の一部を構成する複数の走査信号線と、
    　前記表示領域外の領域に形成され、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり外部から入力される複数のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタを含み、前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
    を備え、
    　前記基板は、前記画素回路および前記走査信号線駆動回路に設けられる薄膜トランジスタのソース電極を含む配線パターンを形成する第１の金属膜，前記薄膜トランジスタのゲート電極を含む配線パターンを形成する第２の金属膜，および前記表示領域外の領域に形成された第３の金属膜を含む層構造を有し、
    　前記第３の金属膜は、前記表示領域外の領域に設けられたコンタクトを介して、前記第１の金属膜または前記第２の金属膜の少なくとも一方と電気的に接続されていることを特徴とする、液晶表示装置。
  2. 　各双安定回路は、
    　　対応する走査信号線に接続され、前記第１の状態または前記第２の状態のいずれかの状態を表す走査信号を出力する出力ノードと、
    　　ゲート電極である第１電極，ドレイン電極またはソース電極の一方の電極であって前記複数のクロック信号のいずれかが与えられる第２電極，およびドレイン電極またはソース電極の他方の電極であって前記出力ノードに接続された第３電極からなり、前記第１電極に印加される電圧に基づいて前記第３電極の電位を制御する出力制御用薄膜トランジスタと、
    　　前記第１電極と前記第３電極との間に形成される容量と
    を含み、
    　前記容量は、前記出力制御用薄膜トランジスタが形成されている領域の上層または下層に、前記第１電極を形成する前記第２の金属膜と、前記第３電極を形成する前記第１の金属膜に前記コンタクトを介して電気的に接続された前記第３の金属膜とによって形成されていることを特徴とする、請求項１に記載の液晶表示装置。
  3. 　前記表示領域にマトリクス状に設けられた画素電極と、
    　前記画素電極との間に補助容量を形成するために前記表示領域に形成された複数の補助容量配線と、
    　前記表示領域外の領域に前記第１の金属膜または前記第２の金属膜によって形成された、前記複数の補助容量配線に印加されるべき電圧信号を伝達する補助容量主配線と、
    　前記複数の双安定回路に所定の基準電位が与えられるよう基準電位信号を伝達する電源電圧用主配線と
    を更に備え、
    　前記電源電圧用主配線は、前記補助容量主配線が形成されている領域の上層または下層に、前記第３の金属膜によって形成されていることを特徴とする、請求項１に記載の液晶表示装置。
  4. 　前記シフトレジスタにシフト動作を行わせるために前記複数の双安定回路に与えられるべき複数の制御信号を伝達する、前記表示領域外の領域に形成された駆動信号用主配線を更に備え、
    　前記駆動信号用主配線は、前記複数の双安定回路が形成されている領域の上層または下層に、前記第３の金属膜によって形成されていることを特徴とする、請求項１に記載の液晶表示装置。
  5. 　前記駆動信号用主配線には、前記複数のクロック信号用の主配線，前記シフトレジスタにおけるシフト動作の開始を指示するための開始信号用の主配線，および前記複数の双安定回路をすべて前記第２の状態にするためのクリア信号用の主配線が含まれていることを特徴とする、請求項４に記載の液晶表示装置。
  6. 　前記表示領域にマトリクス状に設けられた画素電極と、
    　前記画素電極との間に補助容量を形成するために前記表示領域に形成された複数の補助容量配線と、
    　前記表示領域外の領域に前記第１の金属膜または前記第２の金属膜によって形成された、前記複数の補助容量配線に印加されるべき電圧信号を伝達する補助容量主配線と、
    　前記複数の双安定回路に所定の基準電位が与えられるよう基準電位信号を伝達する電源電圧用主配線と、
    　前記シフトレジスタにシフト動作を行わせるために前記複数の双安定回路に与えられるべき複数の制御信号を伝達する、前記表示領域外の領域に形成された駆動信号用主配線とを更に備え、
    　前記電源電圧用主配線は、前記補助容量主配線が形成されている領域の上層または下層に、前記第３の金属膜によって形成され、
    　前記駆動信号用主配線は、前記複数の双安定回路が形成されている領域の上層または下層に、前記第３の金属膜によって形成されていることを特徴とする、請求項１に記載の液晶表示装置。
  7. 　前記第３の金属膜は、前記第１の金属膜または前記第２の金属膜と同じ種類の金属によって形成されていることを特徴とする、請求項１に記載の液晶表示装置。
  8. 　前記画素回路および前記走査信号線駆動回路に設けられる薄膜トランジスタの半導体層にアモルファスシリコンが用いられていることを特徴とする、請求項１に記載の液晶表示装置。
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