CN114170985B - 显示面板及电子装置 - Google Patents
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Abstract
本申请提供一种显示面板及电子装置,该电子装置包括显示面板,显示面板包括显示区和非显示区,显示面板还包括栅极驱动单元、第一辅助驱动单元以及扫描线,通过第一辅助驱动单元快速拉低扫描线中传输的扫描信号的下降沿,以使扫描线的下降沿延时降低,如此可以减少显示面板中栅极驱动单元的数量,从而减小显示面板及电子装置的边框的宽度。
Description
技术领域
本申请涉及显示技术领域,尤其涉及一种显示面板及电子装置。
背景技术
目前,显示面板作为电子设备的显示部件已经广泛应用于各中电子产品中,栅极驱动电路是显示面板中的一个重要组成部分。阵列基板行驱动(gatedriveronarray,GOA)是利用现有薄膜晶体管阵列制程将栅极驱动电路制作在阵列基板上,实现对薄膜晶体管栅极逐行扫描的驱动方式的一项技术。随着当前显示应用的不断发展,显示面板的外观、尺寸也在不断地突破,越来越多的应用场景对显示面板的需求也越发多样。然而,当前显示面板的主流驱动架构还是由源极驱动芯片驱动的数据输入端和栅极驱动芯片或栅极驱动电路驱动的栅极驱动端完成显示数据的更新。
目前,显示面板的信号驱动端一般分布在显示面板的显示区外围,随着显示面板尺寸的不断扩大,信号传输的延时也越来越大,当前一般达到中尺寸及以上的产品都会采用GOA双驱的驱动方式,即扫描线的两端都设计栅极驱动电路来驱动扫描线,以降低信号的延时。然而,在扫描线的两端都设计栅极驱动电路会导致显示面板的左右边框宽度增加,这与当前消费者对窄边框的需求是相背的。
综上所述,现有显示面板及电子装置存在采用GOA双驱的驱动架构导致显示面板边框宽度增加的问题。故,有必要提供一种显示面板及电子装置来改善这一缺陷。
发明内容
本申请实施例提供一种显示面板及电子装置,用于解决现有显示面板及电子装置存在的采用GOA双驱的驱动架构导致显示面板边框宽度增加的问题。
本申请实施例提供一种显示面板,包括显示区和设置于所述显示区外围的非显示区,所述显示面板还包括:
多个级联的栅极驱动单元,设置于所述非显示区;
多个级联的第一辅助驱动单元,设置于所述非显示区;
多条扫描线,至少部分设置于所述显示区;以及
其中,所述第N级栅极驱动单元与第N条扫描线的第一端电性连接,所述第N级第一辅助驱动单元的输出端与所述第N条扫描线的第二端电性连接,所述第N级第一辅助驱动单元的输入端电性连接于驱动源信号线,所述第N级第一辅助驱动单元的控制端与第(N+M)条扫描线电性连接,N和M均为正整数。
根据本申请一实施例,所述第N级栅极驱动单元与第(N+1)级栅极驱动单元分别设置于所述显示区的相对侧,并且沿行方向错开设置,所述第(N+1)级栅极驱动单元与所述第N级第一辅助驱动单元设置于所述显示区的同一侧,所述第N级第一辅助驱动单元在列方向上设置于所述第(N+1)级栅极驱动单元的靠近所述第N级栅极驱动单元的一侧。
根据本申请一实施例,所述第一辅助驱动单元包括第一薄膜晶体管;
其中,所述第N级第一辅助驱动单元中,所述第一薄膜晶体管的源极和漏极中的一个与所述第N条扫描线的所述第二端电性连接,所述第一薄膜晶体管的源极和漏极中的另一个电性连接于所述驱动源信号线,所述第一薄膜晶体管的栅极与所述第(N+M)条扫描线电性连接。
根据本申请一实施例,所述第一薄膜晶体管为N沟道型薄膜晶体管,所述驱动源信号线传输的信号为恒压低电位信号,所述驱动源信号线垂直于多条所述扫描线。
根据本申请一实施例,所述第一薄膜晶体管为N沟道型薄膜晶体管,所述驱动源信号线为第(N+X)条扫描线;
其中,X为大于或等于M+1的正整数。
根据本申请一实施例,所述显示面板还包括至少一组设置于所述显示区内的第二辅助驱动单元,每组所述第二辅助驱动单元具有多个级联的所述第二辅助驱动单元,所述第N条扫描线的所述第一端与所述第二端之间具有至少一个连接节点;
其中,所述第N级第二辅助驱动单元的输出端与所述第N条扫描线的所述连接节点电性连接,所述第N级第二辅助驱动单元的输入端电性连接于所述驱动源信号线,所述第N级第二辅助驱动单元的控制端与所述第(N+M)条扫描线电性连接。
根据本申请一实施例,所述第二辅助驱动单元包括第二薄膜晶体管;
其中,所述第N级第二辅助驱动单元中,所述第二薄膜晶体管的源极和漏极中的一个与所述第N条扫描线的所述连接节点电性连接,所述第二薄膜晶体管的源极和漏极中的另一个电性连接于所述驱动源信号线,所述第二薄膜晶体管的栅极与所述第(N+M)条扫描线电性连接。
根据本申请一实施例,所述第二薄膜晶体管与所述第一薄膜晶体管的类型相同。
根据本申请一实施例,所述显示面板还包括位于所述显示区内的像素驱动电路,所述像素驱动电路包括多个薄膜晶体管,所述第二薄膜晶体管与所述像素驱动电路中的至少一个所述薄膜晶体管同层设置。
本申请实施例还提供一种电子装置,包括如上述的显示面板。
本申请实施例的有益效果:本申请实施例提供一种显示面板及电子装置,所述电子装置包括所述显示面板,所述显示面板包括显示区和设置于所述显示区外围的非显示区,所述显示面板还包括多个级联的栅极驱动单元、多个级联的第一辅助驱动单元、多条扫描线以及至少一条驱动源信号线,所述栅极驱动单元和所述第一辅助驱动单元均设置于所述非显示区,所述扫描线至少部分设置于所述显示区,所述第N级栅极驱动单元与第N条扫描线的第一端电性连接,所述第N级第一辅助驱动单元的输出端与所述第N条扫描线的第二端电性连接,所述第N级第一辅助驱动单元的输入端与所述驱动源信号线电性连接,所述第N级第一辅助驱动单元的控制端与第(N+M)条扫描线电性连接,以此通过第一辅助驱动单元快速拉低扫描线中传输的扫描信号的下降沿,以使扫描线的下降沿延时降低,以达到或接近GOA双驱的驱动效果,如此可以减少显示面板中栅极驱动单元的数量,从而减小显示面板及电子装置的边框的宽度。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单介绍,显而易见地,下面描述中的附图仅仅是申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的显示面板的整体结构示意图;
图2为本申请实施例提供的第一种显示面板的结构示意图;
图3为本申请实施例提供的第N级栅极驱动单元;
图4为本申请实施例提供的栅极驱动单元与辅助驱动单元的电路结构示意图;
图5为本申请实施例提供的第二种显示面板的结构示意图;
图6为本申请实施例提供的第三种显示面板的结构示意图;
图7为本申请实施例提供的第四种显示面板的结构示意图;
图8为本申请实施例提供的第五种显示面板的结构示意图;
图9为本申请实施例提供的栅极驱动信号的时序图;
图10为本申请实施例提供的改善后的栅极驱动信号与传统栅极驱动信号的仿真对比图。
具体实施方式
以下各实施例的说明是参考附加的图示,用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语,例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本申请,而非用以限制本申请。在图中,结构相似的单元是用以相同标号表示。
下面结合附图和具体实施例对本申请做进一步的说明。
本申请实施例提供一种显示面板及电子装置,所述电子装置包括所述显示面板,所述电子装置可以是移动终端,例如智能手机、平板电脑、笔记本电脑等,电子装置也可以是可穿戴式终端,例如智能手表、智能手环、智能眼镜、增强现实设备等,电子装置还可以是固定终端,例如台式电脑、电视等。
所述显示面板可以是液晶显示面板,也可以是有机发光二极管显示面板或者微发光二极管显示面板中的任意一种。
如图1所示,图1为本申请实施例提供的显示面板的整体结构示意图,所述显示面板包括显示区AA和非显示区NA,所述非显示区NA设置于所述显示区AA的外围,所述显示面板包括多个级联的栅极驱动单元100以及多条扫描线SL。
如图2所示,图2为本申请实施例提供的第一种显示面板的结构示意图,第N级栅极驱动单元110用于传输第N级栅极驱动信号Gate(N),扫描线SL至少部分位于显示面板的显示区AA,其中,第N级栅极驱动单元110的输出端与第N条扫描线SL的第一端电性连接,N为正整数。
显示面板还包括多个级联的第一辅助驱动单元200,多个所述第一辅助驱动单元200均设置于所述非显示区NA,其中,第N级第一辅助驱动单元210的输出端与第N条扫描线SL的第二端电性连接,第N级第一辅助驱动单元210的输入端接收驱动源信号,第N级第一辅助驱动单元210的控制端与第(N+M)条扫描线电性连接,以拉低第N级栅极驱动信号Gate(N)的下降沿,M为正整数。级联的每个栅极驱动单元可以输出频率相同且相位不同的驱动信号。例如,第N级栅极驱动信号Gate(N)的下降沿可以与第(N+1)级栅极驱动信号Gate(N+1)的上升沿同步,或者第(N+1)级栅极驱动信号Gate(N+1)的上升沿略微滞后于第N级栅极驱动信号Gate(N)的下降沿。
在本申请实施例中,如图1所示,非显示区NA可以包括第一非显示子区NA1、第二非显示子区NA2、第三非显示子区NA3以及第四非显示子区NA4。当正面俯视该显示面板时,第一非显示子区NA1可以位于显示区AA的上侧,第二非显示子区NA2可以位于显示区AA的下侧,第三非显示子区NA3可以位于显示区AA的左侧,第四非显示子区NA4可以位于显示区AA的右侧。
显示面板还可以包括源极驱动器300和多条数据线DL,源极驱动器300与多条数据线DL电性连接。该源极驱动器300可以位于第二显示子区NA2,数据线DL可以从第二非显示子区NA2延伸至显示区AA。源极驱动器300可以为源极驱动集成电路,用于输出对应的数据信号。
进一步的,所述第N级栅极驱动单元与第N条扫描线的第一端电性连接,所述第N级第一辅助驱动单元的输出端与所述第N条扫描线的第二端电性连接,所述第N级第一辅助驱动单元的输入端接收驱动源信号,所述第N级第一辅助驱动单元的控制端与第(N+M)条扫描线电性连接,N和M均为正整数。
如图2所示,在其中一个实施例中,显示面板可以包括第N级栅极驱动单元110、第(N+1)级栅极驱动单元120、第(N+2)级栅极驱动单元130以及第(N+3)级栅极驱动单元140,其中,N为正整数,M=1。
第N级栅极驱动单元110用于传输第N级栅极驱动信号Gate(N),第N级栅极驱动单元110的输出端与第N条扫描线的第一端连接;第(N+1)级栅极驱动单元120用于传输第(N+1)级栅极驱动信号Gate(N+1),第(N+1)级栅极驱动单元120的输出端与第(N+1)条扫描线的第一端连接;第(N+2)级栅极驱动单元130用于传输第(N+2)级栅极驱动信号Gate(N+2),第(N+2)级栅极驱动单元130的输出端与第(N+2)条扫描线的第一端连接;第(N+3)级栅极驱动单元140用于传输第(N+3)级栅极驱动信号Gate(N+3),第(N+3)级栅极驱动单元140的输出端与第(N+3)条扫描线的第一端连接。
第N级第一辅助驱动单元210的输出端与第N条扫描线的第二端连接,第N级第一辅助驱动单元210的控制端与第(N+1)条扫描线连接,第N级栅极驱动信号Gate(N)的下降沿与第(N+1)级栅极驱动信号Gate(N+1)的上升沿位于同一时刻,或者,第(N+1)级栅极驱动信号Gate(N+1)的上升沿略微滞后于第N级栅极驱动信号Gate(N)的下降沿。第(N+1)级第一辅助驱动单元220的输出端与第(N+1)条扫描线的第二端连接,第(N+1)级第一辅助驱动单元220的控制端与第(N+2)条扫描线连接,第(N+1)级栅极驱动信号Gate(N+1)的下降沿与第(N+2)级栅极驱动信号Gate(N+2)的上升沿位于同一时刻,或者,第(N+2)级栅极驱动信号Gate(N+2)的上升沿略微滞后于第(N+1)级栅极驱动信号Gate(N+1)的下降沿;第(N+2)级第一辅助驱动单元230的输出端与第(N+2)条扫描线的第二端连接,第(N+2)级第一辅助驱动单元230的控制端与第(N+3)条扫描线连接,第(N+2)级栅极驱动信号Gate(N+2)的下降沿与第(N+3)级栅极驱动信号Gate(N+3)的上升沿位于同一时刻,或者,第(N+3)级栅极驱动信号Gate(N+3)的上升沿略微滞后于第(N+2)级栅极驱动信号Gate(N+2)的下降沿。
所述显示面板还可以包括驱动源信号线DDL,多条所述驱动源信号线DDL垂直于多条所述扫描线SL,驱动源信号线DDL与第N级第一辅助驱动单元210的输入端和/或第(N+1)级第一辅助驱动单元220的输入端连接。驱动源信号线DDL可以用于传输驱动源信号,该驱动源信号至少存在部分的低电位状态。
进一步的,第N级栅极驱动单元与第(N+1)级栅极驱动单元分别设置于所述显示区AA的相对侧,并且沿行方向x错开设置,所述第(N+1)级栅极驱动单元与第N级第一辅助驱动单元设置于所述显示区的同一侧,所述第N级第一辅助驱动单元在列方向y上设置于所述第(N+1)级栅极驱动单元的靠近所述第N级栅极驱动单元的一侧,其中,所述行方向x为水平方向,所述列方向y为垂直于所述行方向x的竖直方向。如图2所示,第N级栅极驱动单元110位于显示区AA左侧的第三非显示子区NA3,第(N+1)级栅极驱动单元120设置于显示区AA右侧的第四非显示子区NA4,第N级栅极驱动单元110与第(N+1)级栅极驱动单元120在所述行方向x上相互错开设置,第N级第一辅助驱动单元210与第(N+1)级栅极驱动单元120均设置于显示区AA右侧的第四非显示子区,并且第N级第一辅助驱动单元210在列方向y上设置于第(N+1)级栅极驱动单元的靠近第N级栅极驱动单元的一侧。
需要说明的是,由于各条扫描线中,远离栅极驱动单元的栅极驱动信号的传输延时大于靠近栅极驱动单元的栅极驱动信号的传输延时,若将各个级联的栅极驱动单元都设置于显示区AA的同一侧,会使得显示区AA中远离栅极驱动单元的区域与靠近栅极驱动单元区域的栅极驱动信号存在较大的传输延时差,导致显示区AA存在横向的显示差异。通过将任意相邻两级栅极驱动单元分别设置于显示区AA的相对侧,可以使显示区AA的靠近栅极驱动单元的区域与远离栅极驱动单元的区域的栅极驱动信号的传输延时一致,从而改善显示区AA存在的横向显示差异的问题。
以第N级第一辅助驱动单元210的工作逻辑为例,当第N级栅极驱动信号开启下降沿时,第(N+1)级栅极驱动信号G(N+1)开启上升沿,此时第(N+1)级栅极驱动信号G(N+1)控制的第N级第一辅助驱动单元210开启,此时第N级第一辅助驱动单元210开启对应的驱动源信号处于低电位,第N级第一辅助驱动单元210将驱动源信号输出至第N条扫描线,以使第N条扫描线传输的第N级栅极驱动信号Gate(N)快速下降,从而降低第N条扫描线中远离第N级栅极驱动单元110的栅极驱动信号的传输延时,使得一个第N级栅极驱动单元110能够使其达到或接近两个相对设置的第N级栅极驱动单元110双驱的驱动效果。以此类推,其他级第一辅助驱动单元的工作逻辑与第N级第一辅助驱动单元的工作逻辑相同,此处不做赘述。通过多个级联的第一辅助驱动单元对各自对应的扫描线中栅极驱动信号的快速下拉作用,可以在降低栅极驱动信号传输延时的同时,还可以减少非显示区NA中设置的栅极驱动单元的数量,从而减小显示面板的边框的宽度。
在其中一个实施例中,如图3所示,图3为本申请实施例提供的第N级栅极驱动单元的结构示意图,第N级栅极驱动单元110包括正反向扫描控制模块101、节点信号控制模块102、输出控制模块103、稳压模块104、第一下拉模块105、第二下拉模块106、第三下拉模块107、第四下拉模块108、上拉模块109、以及第一电容C1和第二电容C2,N≥1。
正反向扫描控制模块101用于根据正向扫描控制信号U2D或反向扫描控制信号D2U控制第N级栅极驱动单元进行正向扫描或反向扫描。
正反向扫描控制模块101包括第四薄膜晶体管T4和第五薄膜晶体管T5,第四薄膜晶体管T4的源极接入正向扫描控制信号U2D,漏极连接于第一节点Q,当N等于1时,第四薄膜晶体管T4的栅极接入第一启动信号STV1,当N等于2时,第四薄膜晶体管T4的栅极接入第二启动信号STV2,当N大于或等于3时,第四薄膜晶体管T4的栅极接入第(N-2)级栅极驱动信号Gate(N-2)。第五薄膜晶体管T5的源极接入反向扫描信号D2U,漏极连接于第一节点Q,栅极接入第(N+2)级栅极驱动信号Gate(N+2)。
节点信号控制模块102用于根据第(N+1)级时钟信号CK(N+1)和第(N-1)级时钟信号CK(N-1)控制本级栅极驱动单元在非工作阶段输出低电位的栅极驱动信号。
节点信号控制模块102包括第六薄膜晶体管T6、第七薄膜晶体管T7和第十一薄膜晶体管T11,第六薄膜晶体管T6的源极接入第(N+1)级时钟信号CK(N+1),第六薄膜晶体管T6的漏极与第七薄膜晶体管T7的漏极以及第十一薄膜晶体管T11的栅极连接,第六薄膜晶体管T6的栅极接入正向扫描控制信号U2D,第七薄膜晶体管T7的漏极接入第(N-1)级时钟信号CK(N-1),第七薄膜晶体管T7的栅极接入反向扫描信号D2U,第十一薄膜晶体管T11的源极接入恒压高电位信号VGH,第十一薄膜晶体管T11的漏极与第二节点P连接。
输出控制模块103用于根据本级时钟信号(即第N级时钟信号CK(N))控制本级栅极驱动信号的输出,稳压模块104用于维持第一节点Q的电平。
输出控制模块103包括第十二薄膜晶体管T12,稳压模块104包括第十薄膜晶体管T10,第十薄膜晶体管T10的源极连接于第一节点Q,第十薄膜晶体管T10的漏极与第十二薄膜晶体管T12的栅极连接,第十薄膜晶体管T10的栅极接入恒压高电位信号VGH。第十二薄膜晶体管的源极接入第N级时钟信号CK(N)。
第一下拉模块105用于下拉所述第一节点Q的电平。第一下拉模块105包括第八薄膜晶体管T8,第八薄膜晶体管T8的源极连接于第一节点Q,第八薄膜晶体管T8的漏极接入恒压低电位信号VGL,第八薄膜晶体管T8的栅极连接于第二节点P。
第二下拉模块106用于下拉第二节点P的电平。第二下拉模块106包括第九薄膜晶体管T9,第九薄膜晶体管T9的源极连接于第二节点P,第九薄膜晶体管T9的接入恒压低电位信号VGL,第九薄膜晶体管T9的栅极与第五薄膜晶体管T5的漏极连接。
第三下拉模块107用于下拉本级栅极驱动信号Gate(N)的电平。第三下拉模块107包括第十三薄膜晶体管T13,第十三薄膜晶体管T13栅极连接于第二节点P,第十三薄膜晶体管T13的漏极接入恒压低电位信号VGL。
第四下拉模块108用于根据第二全局信号GAS2在显示面板处于第二工作状态时下拉本级栅极驱动信号Gate(N)的电平。第四下拉模块108包括第十六薄膜晶体管T16,第十六薄膜晶体管T16的栅极接入第二全局信号GAS2,第十六薄膜晶体管T16的漏极接入恒压低电位信号VGL。
上拉模块109用于根据第一全局信号GAS1在显示面板处于第一工作状态时控制本级GOA单元输出高电平的栅极驱动信号。上拉模块109包括第十四薄膜晶体管T14和第十五薄膜晶体管T15,第十四薄膜晶体管T14的源极和栅极均与第十五薄膜晶体管T15的栅极连接,第十五薄膜晶体管T15的栅极接入第一全局信号GAS1,第十四薄膜晶体管T14的漏极与第十二薄膜晶体管T12的漏极、第十三薄膜晶体管T13的漏极以及第十六薄膜晶体管T16的漏极连接。第十五薄膜晶体管T15的源极与第二节点P连接,第十五薄膜晶体管T15的漏极接入恒压低电位信号VGL。
第一电容C1的一端与第一节点Q连接,另一端接入恒压低电位信号VGL。第二电容的一端与第二节点P连接,另一端接入恒压低电位信号VGL。
需要说明的是,所述第一工作状态为黑屏触控工作期间或者异常断电时。可以理解的,当显示面板处于第一工作状态时,第一全局信号GAS1为高电平,所有GOA单元都输出高电平的栅极驱动信号。所述第二工作状态为显示触控工作期间,此时第二全局信号GAS2为高电平。
需要说明的是,其他各级栅极驱动单元的电路结构与第N级栅极驱动单元的电路结构相同,此处不做赘述。
进一步的,所述第一辅助驱动单元均包括第一薄膜晶体管T1。如图4所示,图4为本申请实施例提供的栅极驱动单元与辅助驱动单元的电路结构示意图,图4仅示意了,第N级栅极驱动单元110至第(N+3)级栅极驱动单元140与第N级辅助驱动单元210至第(N+3)级辅助驱动单元240的连接关系。
以第N级第一辅助驱动单元210为例,第一辅助驱动单元210包括第一薄膜晶体管T1,第N条扫描线SL(N)的第一端与第十四薄膜晶体管T14的漏极连接,以接收并传递第N级栅极驱动信号Gate(N),第一薄膜晶体管T1的源极和漏极中的一个与第N条扫描线SL(N)的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接,并接入驱动源信号,该驱动源信号为恒压低电位信号VGL,第一薄膜晶体管T1的栅极与第(N+1)条扫描线电性连接,所述恒压低电位信号VGL用于在第一薄膜晶体管T1开启时,迅速拉低第N级栅极驱动信号Gate(N)的电位,以此降低第N级栅极驱动信号Gate(N)的下降延时。
第N级栅极驱动信号Gate(N)的下降沿与第(N+1)级栅极驱动信号Gate(N+1)的上升沿位于同一时刻,或者,第(N+1)级栅极驱动信号Gate(N+1)的上升沿滞后于第N级栅极驱动信号Gate(N)的下降沿。第一薄膜晶体管T1为N沟道型薄膜晶体管,驱动源信号线DDL传输的驱动源信号为恒压低电位信号VGL。
当第N级栅极驱动信号开启下降沿时,第(N+1)级栅极驱动信号G(N+1)开启上升沿,此时第(N+1)级栅极驱动信号Gate(N+1)控制的第N级第一辅助驱动单元210中的第一薄膜晶体管T1开启,第N级第一辅助驱动单元210将驱动源信号输出至第N条扫描线,以使第N条扫描线传输的第N级栅极驱动信号Gate(N)快速下降,从而降低第N条扫描线中远离第N级栅极驱动单元110的栅极驱动信号的传输延时。
第(N+1)级第一辅助驱动单元220中,第一驱动薄膜晶体管T1的源极和漏极中的一个与第(N+1)条扫描线连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第一薄膜晶体管T1的栅极与第(N+2)条扫描线连接。第(N+2)级第一辅助驱动单元230中,第一驱动薄膜晶体管T1的源极和漏极中的一个与第(N+2)条扫描线连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第一薄膜晶体管T1的栅极与第(N+3)条扫描线连接。第(N+3)级第一辅助驱动单元240中,第一驱动薄膜晶体管T1的源极和漏极中的一个与第(N+3)条扫描线连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第一薄膜晶体管T1的栅极与第(N+4)条扫描线连接。
需要说明的是,上述实施例中,仅以第N级第一辅助驱动单元210的电路结构以及工作逻辑为例进行说明,所述显示面板中各个级联的第一辅助驱动单元的电路结构与第N级第一辅助驱动单元210的电路结构相同,此处不做赘述。
在本申请实施例中,所述显示面板为4CK架构,以2个栅极驱动单元为最小重复单元进行循环,如图4所示,第N级栅极驱动单元110和第(N+1)级栅极驱动单元120可以构成一个栅极驱动重复单元。
如图4所示,显示面板的栅极驱动单元中共有4个时钟信号CK,分别为第一时钟信号CK1至第四时钟信号CK4,当第N级栅极驱动单元110的本级时钟信号CK(N)为第一时钟信号CK1时,第N级栅极驱动单元110的下一级时钟信号为第二时钟信号CK2,第N级栅极驱动单元110的上一级时钟信号为第四时钟信号CK4;当第(N+2)级栅极驱动单元130的本级时钟信号为第三时钟信号CK3时,第(N+2)级栅极驱动单元130的下一级时钟信号为第四时钟信号CK4,第(N+2)级栅极驱动单元130的上一级时钟信号为第一时钟信号CK1。
可以理解的是,如果第N级栅极驱动单元110的节点信号控制模块102对应接入的是第二时钟信号CK2和第四时钟信号CK4,输出控制模块103接入的是第一时钟信号CK1,那么第(N+1)级栅极驱动单元120的节点信号控制模块102接入的就是第一时钟信号CK1和第三时钟信号CK3,输出控制模块103接入的是第二时钟信号CK2。当然显示面板也可使用8CK架构,GOA电路以4个基本单元为最小重复单元进行循环。
在其中一个实施例中,第一薄膜晶体管T1的型不仅限于N沟道型薄膜晶体管,第一薄膜晶体管T1也可以是P沟道型薄膜晶体管。当第一薄膜晶体管T1为P沟道型薄膜晶体管时,驱动源信号可以是恒压高电位信号,或者驱动源信号也可以为交流信号,且当第一薄膜晶体管T1开启时,驱动源信号为高电位信号。
在其中一个实施例中,如图5所示,图5为本申请实施例提供的第二种显示面板的结构示意图,各个所述第一辅助驱动单元均包括第一薄膜晶体管T1和第三薄膜晶体管T3。
以第N级第一辅助驱动单元210为例,第一辅助驱动单元210包括第一薄膜晶体管T1和第二薄膜晶体管T1。第一薄膜晶体管T1的源极和漏极中的一个与第N条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第一薄膜晶体管T1的栅极与第(N+1)条扫描线电性连接。第三薄膜晶体管T3的源极和漏极中的一个与第N条扫描线的第二端电性连接,第三薄膜晶体管T3的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第三薄膜晶体管T3的栅极接入与第(N+1)级栅极驱动单元对应的第(N+1)级输出时钟信号CK(N+1)。所述第三薄膜晶体管T3的类型与所述第一薄膜晶体管T1的类型相同,均为N沟道型薄膜晶体管,驱动源信号线DDL传输的驱动源信号为恒压低电位信号。在第(N+1)级输出时钟信号CK(N+1)的控制下,可以周期性的对第N条扫描线传输的第N级栅极驱动信号Gate(N)的电位进行下拉,以保持第N级栅极驱动信号Gate(N)的稳定性。
第(N+1)级第一辅助驱动单元220中,第一驱动薄膜晶体管T1的源极和漏极中的一个与第(N+1)条扫描线连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第一薄膜晶体管T1的栅极与第(N+2)条扫描线连接。第三薄膜晶体管T3的源极和漏极中的一个与第(N+1)条扫描线连接,第三薄膜晶体管T3的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第三薄膜晶体管T3的栅极接入第(N+2)级输出时钟信号CK(N+2)。
第(N+2)级第一辅助驱动单元230中,第一驱动薄膜晶体管T1的源极和漏极中的一个与第(N+2)条扫描线连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第一薄膜晶体管T1的栅极与第(N+3)条扫描线连接。第三薄膜晶体管T3的源极和漏极中的一个与第(N+2)条扫描线连接,第三薄膜晶体管T3的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第三薄膜晶体管T3的栅极接入第(N+3)级输出时钟信号CK(N+3)。
第(N+3)级第一辅助驱动单元240中,第一驱动薄膜晶体管T1的源极和漏极中的一个与第(N+3)条扫描线连接,第一薄膜晶体管T1的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第一薄膜晶体管T1的栅极与第(N+4)条扫描线连接。第三薄膜晶体管T3的源极和漏极中的一个与第(N+3)条扫描线连接,第三薄膜晶体管T3的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第三薄膜晶体管T3的栅极接入第(N+4)级输出时钟信号CK(N+4)。
需要说明的是,上述实施例中,仅以第N级第一辅助驱动单元210的电路结构以及工作逻辑为例进行说明,所述显示面板中各个级联的第一辅助驱动单元的电路结构与第N级第一辅助驱动单元210的电路结构相同,此处不做赘述。图5所述的第二种显示面板中的第一辅助驱动单元的电路结构同样也适用于图6至图8中显示面板中的第一辅助驱动单元以及第二辅助驱动单元的电路结构,并且图3所示的各级栅极驱动单元的电路结构同样适用于图5所示的各级栅极驱动单元的电路结构,此处不做赘述。
第一薄膜晶体管T1为N沟道型薄膜晶体管,所述驱动源信号不仅限于上述的恒压低电位信号,也可以为交流信号,并且当第一薄膜晶体管T1打开时,所述驱动源信号为低电位信号。
在其中一个实施例中,如图6所示,图6为本申请实施例提供的第三种显示面板的结构示意图,显示面板可以包括第N级栅极驱动单元110、第(N+1)级栅极驱动单元120、第(N+2)级栅极驱动单元130以及第(N+3)级栅极驱动单元140,其中,N为正整数,M=1。
第N级第一辅助驱动单元210中,第一薄膜晶体管T1的源极和漏极中的一个与第N条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+2)条扫描线连接,并接入第(N+2)级栅极驱动信号Gate(N+2),第一薄膜晶体管T1的栅极与第(N+1)条扫描线电性连接。其中,第(N+2)级栅极驱动信号Gate(N+2)即为第N级第一辅助驱动单元210对应的驱动源信号。
第N级栅极驱动信号Gate(N)的下降沿与第(N+1)级栅极驱动信号Gate(N+1)的上升沿位于同一时刻,或者,第(N+1)级栅极驱动信号Gate(N+1)的上升沿滞后于第N级栅极驱动信号Gate(N)的下降沿。第(N+1)级栅极驱动信号Gate(N+1)的下降沿与第(N+2)级栅极驱动信号Gate(N+2)的上升沿位于同一时刻,或者,第(N+2)级栅极驱动信号Gate(N+2)的上升沿滞后于第N级栅极驱动信号Gate(N+1)的下降沿。
第(N+1)级第一辅助驱动单元220中,第一薄膜晶体管T1的源极和漏极中的一个与第(N+1)条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+3)条扫描线电性连接,并接入第(N+3)级栅极驱动信号Gate(N+3),第一薄膜晶体管T1的栅极与第(N+2)条扫描线电性连接。其中,第(N+3)级栅极驱动信号Gate(N+3)即为第(N+1)级第一辅助驱动单元220对应的驱动源信号。
第(N+2)级第一辅助驱动单元230中,第一薄膜晶体管T1的源极和漏极中的一个与第(N+2)条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+4)条扫描线电性连接,并接入第(N+4)级栅极驱动信号Gate(N+4),第一薄膜晶体管T1的栅极与第(N+3)条扫描线电性连接。其中,第(N+4)级栅极驱动信号Gate(N+4)即为第(N+2)级第一辅助驱动单元230对应的驱动源信号。
第(N+3)级第一辅助驱动单元240中,第一薄膜晶体管T1的源极和漏极中的一个与第(N+3)条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+5)条扫描线电性连接,并接入第(N+5)级栅极驱动信号Gate(N+5),第一薄膜晶体管T1的栅极与第(N+4)条扫描线电性连接。其中,第(N+5)级栅极驱动信号Gate(N+5)即为第(N+3)级第一辅助驱动单元240对应的驱动源信号。
在其中一个实施例中,如图7所示,图7为本申请实施例提供的第四种显示面板的结构示意图,显示面板可以包括第N级栅极驱动单元110、第(N+1)级栅极驱动单元120、第(N+2)级栅极驱动单元130以及第(N+3)级栅极驱动单元140,其中,N为正整数,M=2。
第N级第一辅助驱动单元210中,第一薄膜晶体管T1的源极和漏极中的一个与第N条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+3)条扫描线连接,并接入第(N+3)级栅极驱动信号Gate(N+3),第一薄膜晶体管T1的栅极与第(N+2)条扫描线电性连接。其中,第(N+3)级栅极驱动信号Gate(N+3)即为第N级第一辅助驱动单元210对应的驱动源信号。
第N级栅极驱动信号Gate(N)的下降沿与第(N+2)级栅极驱动信号Gate(N+2)的上升沿位于同一时刻,或者,第(N+2)级栅极驱动信号Gate(N+2)的上升沿滞后于第N级栅极驱动信号Gate(N)的下降沿。当第N级栅极驱动信号Gate(N)的开启下降沿时,第(N+3)级栅极驱动信号Gate(N+3)为低电位信号。
第(N+1)级第一辅助驱动单元220中,第一薄膜晶体管T1的源极和漏极中的一个与第(N+1)条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+4)条扫描线电性连接,并接入第(N+4)级栅极驱动信号Gate(N+4),第一薄膜晶体管T1的栅极与第(N+3)条扫描线电性连接。其中,第(N+4)级栅极驱动信号Gate(N+4)即为第(N+1)级第一辅助驱动单元220对应的驱动源信号。
第(N+2)级第一辅助驱动单元230中,第一薄膜晶体管T1的源极和漏极中的一个与第(N+2)条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+5)条扫描线电性连接,并接入第(N+5)级栅极驱动信号Gate(N+5),第一薄膜晶体管T1的栅极与第(N+4)条扫描线电性连接。其中,第(N+5)级栅极驱动信号Gate(N+5)即为第(N+2)级第一辅助驱动单元230对应的驱动源信号。
第(N+3)级第一辅助驱动单元240中,第一薄膜晶体管T1的源极和漏极中的一个与第(N+3)条扫描线的第二端电性连接,第一薄膜晶体管T1的源极和漏极中的另一个与第(N+6)条扫描线电性连接,并接入第(N+6)级栅极驱动信号Gate(N+6),第一薄膜晶体管T1的栅极与第(N+5)条扫描线电性连接。其中,第(N+6)级栅极驱动信号Gate(N+6)即为第(N+3)级第一辅助驱动单元240对应的驱动源信号。
需要说明的是,上述实施例中,仅以第N级第一辅助驱动单元210的电路结构以及工作逻辑为例进行说明,所述显示面板中各个级联的第一辅助驱动单元的电路结构与第N级第一辅助驱动单元210的电路结构相同,此处不做赘述。
在实际应用中,当M=1时,第N级第一辅助驱动单元210对应的源极驱动信号可以为第(N+2)条扫描线传输的第(N+2)级栅极驱动信号Gate(N+2)、第(N+3)条扫描线传输的第(N+3)级栅极驱动信号Gate(N+3)……以及第(N+X)级栅极驱动信号Gate(N+X),其中X为大于或等于M+1的正整数。
当M=2时,第N级第一辅助驱动单元210对应的源极驱动信号可以为第N级栅极驱动信号Gate(N)、第(N+3)级栅极驱动信号Gate(N+3)……以及第(N+X)级栅极驱动信号Gate(N+X),其中X等于0,或者为大于或等于M+1的正整数。
需要说明的是,图3所示的各级栅极驱动单元的电路结构同样适用于图6和图7中的各级栅极驱动单元的电路结构,此处不做赘述。
在其中一个实施例中,所述显示面板还包括至少一组设置于所述显示区内的第二辅助驱动单元,每组所述第二辅助驱动单元具有多个级联的所述第二辅助驱动单元,所述第N条扫描线的所述第一端与所述第二端之间具有至少一个连接节点。其中,所述第N级第二辅助驱动单元的输出端与所述第N条扫描线的所述连接节点电性连接,所述第N级第二辅助驱动单元的输入端与所述驱动源信号电性连接,所述第N级第二辅助驱动单元的控制端与第(N+M)条扫描线电性连接。
如图8所示,图8为本申请实施例提供的第五种显示面板的结构示意图,图8所示的第五种显示面板与图2所示的第一种显示面板的结构大致相同,区别在于,图8所示的显示面板还包括一组设置于显示区内的第二辅助驱动单元,该组所述第二辅助驱动单元包括级联的第N级第二辅助驱动单元410、第(N+1)级第二辅助驱动单元420、第(N+2)级第二辅助驱动单元430以及第(N+3)级第二辅助驱动单元440。
以第N级第二辅助驱动单元410为例,第N条扫描线具有设置于第一端和第二端之间的一个连接节点,第N级第二辅助驱动单元410的输出端与第N条扫描线的连接节点电性连接,第N级第二辅助驱动单元410的输入端与驱动源信号线DDL电性连接,并接入驱动源信号,第N级第二辅助驱动单元410的控制端与第(N+1)条扫描线电性连接。
进一步的,第二辅助驱动单元的电路结构与第一辅助驱动单元200的电路结构相同。
以第N级第二辅助驱动单元410为例,第N级第二辅助驱动单元包括第二薄膜晶体管T2,第二薄膜晶体管T2的源极和漏极中的一个与第N条扫描线的连接节点电性连接,第二薄膜晶体管T2的源极和漏极中的另一个与驱动源信号线DDL连接并接入驱动源信号,第二薄膜晶体管T2的栅极与第(N+1)条扫描线电性连接。
当第N级栅极驱动信号开启下降沿时,第(N+1)级栅极驱动信号G(N+1)开启上升沿,此时第(N+1)级栅极驱动信号Gate(N+1)控制的第N级第二辅助驱动单元410中的第二薄膜晶体管T2开启,第N级第二辅助驱动单元410将驱动源信号输出至第N条扫描线,以使第N条扫描线传输的第N级栅极驱动信号Gate(N)快速下降,从而降低第N条扫描线中远离第N级栅极驱动单元110的栅极驱动信号的传输延时。
第(N+1)级第二辅助驱动单元420的输出端与第(N+1)条扫描线的连接节点电性连接,第(N+1)级第二辅助驱动单元420的输入端与驱动源信号线DDL电性连接,并接入驱动源信号,第(N+1)级第二辅助驱动单元420的控制端与第(N+2)条扫描线电性连接。
第(N+2)级第二辅助驱动单元430的输出端与第(N+2)条扫描线的连接节点电性连接,第(N+2)级第二辅助驱动单元430的输入端与驱动源信号线DDL电性连接,并接入驱动源信号,第(N+2)级第二辅助驱动单元430的控制端与第(N+3)条扫描线电性连接。
第(N+3)级第二辅助驱动单元440的输出端与第(N+3)条扫描线的连接节点电性连接,第(N+3)级第二辅助驱动单元440的输入端与驱动源信号线DDL电性连接,并接入驱动源信号,第(N+3)级第二辅助驱动单元440的控制端与第(N+4)条扫描线电性连接。
需要说明的是,上述实施例中,仅以第N级第一辅助驱动单元210的电路结构以及工作逻辑为例进行说明,所述显示面板中各个级联的第一辅助驱动单元的电路结构与第N级第一辅助驱动单元210的电路结构相同,并且在本申请实施例中,各级所述栅极驱动单元的电路结构可以与图4所示的栅极驱动单元的电路结构相同,此处不做赘述。
在正面俯视显示面板的视角下,当显示区AA的横向宽度过大时,仅通过设置于非显示区NA的第N级第一辅助驱动单元210,无法快速拉低距离第N级第一辅助驱动单元210较远的栅极驱动信号的电位。通过在显示区AA设置第N级第二辅助驱动单元410,可以拉低第N条扫描线的中间区域或者位于第N条扫描线的第一端和第二端之间的其他区域的第N级栅极驱动信号Gate(N)的电位,以此进一步降低第N条扫描线中第N级栅极驱动信号Gate(N)的传输延时。
在实际应用中,显示区AA内不仅可以设置一组多个级联第二辅助驱动单元,对于显示区AA在横向宽度较大的显示面板而言,还可以设置2组及以上的多个级联的第二辅助驱动单元,如此可以进一步降低栅极驱动信号的传输延时。
进一步的,所述显示面板还包括位于所述显示区AA内的像素驱动电路,所述像素驱动电路包括多个薄膜晶体管,所述第二薄膜晶体管T2与所述像素驱动电路中的至少一个所述薄膜晶体管同层设置,如此可以利用像素驱动电路的制程同时制备形成所述第二薄膜晶体管T2,避免增加制程的复杂程度。
如图9所示,图9为本申请实施例提供的栅极驱动信号的时序图,其中P1为栅极驱动信号的理想波形图、P2为栅极驱动信号的常规波形图,P3为本申请实施例中改善后的栅极驱动信号的波形图。在理想波形图P1、常规波形图P2和改善后的波形图P3中,分别提供了第N级栅极驱动信号Gate(N)、第(N+1)级栅极驱动信号Gate(N+1)以及第(N+2)级栅极驱动信号Gate(N+2)的波形。
在理想波形图P1中,第N级驱动信号G(N)、第N+1级驱动信号G(N+1)以及第N+2级驱动信号G(N+2)的上升沿或者下降沿均是直线状态,或者均是在同一时刻进行的上升或者下降,这种波形是显示面板所需的理想型波形,但是受限于容抗和/或阻抗的影响,总是会存在一定的延时。
将常规波形图P2与改善后的波形图P3的对比可知,常规波形图P2中第N级栅极驱动信号Gate(N)、第(N+1)级栅极驱动信号Gate(N+1)以及第(N+2)级栅极驱动信号Gate(N+2)的下降沿比改善后的波形图P3中对应的第N级栅极驱动信号Gate(N)、第(N+1)级栅极驱动信号Gate(N+1)以及第(N+2)级栅极驱动信号Gate(N+2)的下降沿经历了更长时间后才得以下拉至低电位。换句话说,上述实施例可以使得栅极驱动信号的下降沿快速拉低,已改善驱动信号在显示区AA中受到容抗和/或阻抗导致的延迟。
如10所示,图10为本申请实施例提供的改善后的栅极驱动信号与传统栅极驱动信号的仿真对比图,其中,栅极驱动信号S1为传统技术方案中的栅极驱动信号,栅极驱动信号S2为上述实施例中的驱动信号,栅极驱动信号S3为较为理想状态的栅极驱动信号;横轴可以表示为时间T,其单位可以为微秒(μs),纵轴可以表示电压值U,其单位可以为伏特(V)。
其中,栅极驱动信号S3的上升沿的上升速度明显高于栅极驱动信号S1的上升沿的上升速度和栅极驱动信号S2的上升沿的上升速度,而栅极驱动信号S1的上升沿的上升速度与栅极驱动信号S2的上升沿的上升速度相近或者近似。栅极驱动信号S3的下降沿的下降速度明显高于栅极驱动信号S1的下降沿的下降速度和栅极驱动信号S2的下降沿的下降速度;而栅极驱动信号S1的下降沿的下降速度明显低于栅极驱动信号S2的下降沿的下降速度;同时,在一些可能的情况下,栅极驱动信号S1的低电位状态由于未受到第一辅助驱动单元的持续下拉作用,会容易出现一些比低电位状态稍高的一些电位状态,这会更加重栅极驱动信号S1的波形恶化,进而影响显示面板的稳定性。
本申请实施例的有益效果:本申请实施例提供一种显示面板及电子装置,所述电子装置包括所述显示面板,所述显示面板包括显示区和设置于所述显示区外围的非显示区,所述显示面板还包括多个级联的栅极驱动单元、多个级联的第一辅助驱动单元以及多条扫描线,所述栅极驱动单元和所述第一辅助驱动单元均设置于所述非显示区,所述扫描线至少部分设置于所述显示区,所述第N级栅极驱动单元与第N条扫描线的第一端电性连接,所述第N级第一辅助驱动单元的输出端与所述第N条扫描线的第二端电性连接,所述第N级第一辅助驱动单元的输入端接收驱动源信号,所述第N级第一辅助驱动单元的控制端与第(N+M)条扫描线电性连接,以此通过第一辅助驱动单元快速拉低扫描线中传输的扫描信号的下降沿,以使扫描线的下降沿延时降低,以达到或接近GOA双驱的驱动效果,如此可以减少显示面板中栅极驱动单元的数量,从而减小显示面板及电子装置的边框的宽度。
综上所述,虽然本申请以优选实施例揭露如上,但上述优选实施例并非用以限制本申请,本领域的普通技术人员,在不脱离本申请的精神和范围内,均可作各种更动与润饰,因此本申请的保护范围以权利要求界定的范围为基准。
Claims (9)
1.一种显示面板,其特征在于,包括显示区和设置于所述显示区外围的非显示区,所述显示面板还包括:
多个级联的栅极驱动单元,设置于所述非显示区;
多个级联的第一辅助驱动单元,设置于所述非显示区;
至少一组第二辅助驱动单元,每组所述第二辅助驱动单元包括多个级联的所述第二辅助驱动单元,所述第二辅助驱动单元设置于所述显示区;
多条扫描线,至少部分设置于所述显示区;以及
其中,第N级栅极驱动单元与第N条扫描线的第一端电性连接,第N级第一辅助驱动单元的输出端与所述第N条扫描线的第二端电性连接,所述第N级第一辅助驱动单元的输入端电性连接于驱动源信号线,所述第N级第一辅助驱动单元的控制端与第(N+M)条扫描线电性连接,N和M均为正整数;
所述第N条扫描线的所述第一端与所述第二端之间具有至少一个连接节点,第N级第二辅助驱动单元的输出端与所述第N条扫描线的所述连接节点电性连接,所述第N级第二辅助驱动单元的输入端电性连接于所述驱动源信号线,所述第N级第二辅助驱动单元的控制端与所述第(N+M)条扫描线电性连接。
2.如权利要求1所述的显示面板,其特征在于,所述第N级栅极驱动单元与第(N+1)级栅极驱动单元分别设置于所述显示区的相对侧,并且沿行方向错开设置,所述第(N+1)级栅极驱动单元与所述第N级第一辅助驱动单元设置于所述显示区的同一侧,所述第N级第一辅助驱动单元在列方向上设置于所述第(N+1)级栅极驱动单元的靠近所述第N级栅极驱动单元的一侧。
3.如权利要求1所述的显示面板,其特征在于,所述第一辅助驱动单元包括第一薄膜晶体管;
其中,所述第N级第一辅助驱动单元中,所述第一薄膜晶体管的源极和漏极中的一个与所述第N条扫描线的所述第二端电性连接,所述第一薄膜晶体管的源极和漏极中的另一个电性连接于所述驱动源信号线,所述第一薄膜晶体管的栅极与所述第(N+M)条扫描线电性连接。
4.如权利要求3所述的显示面板,其特征在于,所述第一薄膜晶体管为N沟道型薄膜晶体管,所述驱动源信号线传输的信号为恒压低电位信号,所述驱动源信号线垂直于多条所述扫描线。
5.如权利要求3所述的显示面板,其特征在于,所述第一薄膜晶体管为N沟道型薄膜晶体管,所述驱动源信号线为第(N+X)条扫描线;
其中,X为大于或等于M+1的正整数。
6.如权利要求3所述的显示面板,其特征在于,所述第二辅助驱动单元包括第二薄膜晶体管;
其中,所述第N级第二辅助驱动单元中,所述第二薄膜晶体管的源极和漏极中的一个与所述第N条扫描线的所述连接节点电性连接,所述第二薄膜晶体管的源极和漏极中的另一个电性连接于所述驱动源信号线,所述第二薄膜晶体管的栅极与所述第(N+M)条扫描线电性连接。
7.如权利要求6所述的显示面板,其特征在于,所述第二薄膜晶体管与所述第一薄膜晶体管的类型相同。
8.如权利要求6所述的显示面板,其特征在于,所述显示面板还包括位于所述显示区内的像素驱动电路,所述像素驱动电路包括多个薄膜晶体管,所述第二薄膜晶体管与所述像素驱动电路中的至少一个所述薄膜晶体管同层设置。
9.一种电子装置,其特征在于,包括如权利要求1至8任一项所述的显示面板。
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